JPH11284610A - Phase adjusting circuit - Google Patents
Phase adjusting circuitInfo
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- JPH11284610A JPH11284610A JP10086530A JP8653098A JPH11284610A JP H11284610 A JPH11284610 A JP H11284610A JP 10086530 A JP10086530 A JP 10086530A JP 8653098 A JP8653098 A JP 8653098A JP H11284610 A JPH11284610 A JP H11284610A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、データ信号とクロ
ック信号との相対的な位相を調整する位相調整回路に関
し、特に数GHzの超高周波帯において位相調整の高速
化を図った位相調整回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase adjustment circuit for adjusting a relative phase between a data signal and a clock signal, and more particularly to a phase adjustment circuit for speeding up phase adjustment in an ultra-high frequency band of several GHz. .
【0002】本発明は、データ通信等の分野において、
クロック信号とそれに同期して入力されるデータ信号を
解析する符号誤り測定装置やロジックアナライザ等のデ
ィジタル信号解析装置、またデータ信号とクロック信号
とを同期して出力しなければならないパターン発生器等
に用いられる。[0002] The present invention relates to the field of data communication and the like.
Digital signal analyzers such as code error measurement devices and logic analyzers that analyze clock signals and data signals input in synchronization with them, and pattern generators that must output data signals and clock signals in synchronization. Used.
【0003】[0003]
【従来の技術】符号誤り測定装置やロジックアナライザ
等のディジタル信号解析装置は、外部から入力されたデ
ータ信号をコンパレータで波形整形して振幅のゆらぎ成
分を取り除き、そしてその波形整形されたディジタル信
号を識別器でクロック信号に基づいて識別(すなわち2
値レベルの符号判定)して位相のゆらぎ成分を取り除い
た後に、そのデータ信号の符号誤り測定、ロジック解析
等の解析を行うようにしている。2. Description of the Related Art Digital signal analyzers such as a code error measuring device and a logic analyzer form a waveform of a data signal inputted from the outside by a comparator to remove a fluctuation component of an amplitude, and then convert the waveform-shaped digital signal. The discriminator discriminates based on the clock signal (ie, 2
After determining the sign of the value level) and removing the phase fluctuation component, the data signal is subjected to analysis such as code error measurement and logic analysis.
【0004】上記のように、データ信号をクロック信号
に基づいて識別する場合には、データ信号の2値レベル
が最も安定しているタイミングで識別されるように、識
別器に入力されるデータ信号とクロック信号との相対的
な位相(タイミング)を調整する必要がある。即ち、図
7中に波形(a)及び波形(b)の(ロ)に示すよう
に、データ信号のアイパターンの状態遷移点,のほ
ぼ中間点(位相余裕が最も大きい点)にクロック信号
の立上りタイミングが位置するようにする。As described above, when a data signal is identified based on a clock signal, the data signal input to the classifier is identified so that the binary level of the data signal is identified at the most stable timing. It is necessary to adjust the relative phase (timing) between the clock and the clock signal. That is, as shown in (b) of the waveforms (a) and (b) in FIG. 7, the clock signal is almost at the middle point (the point where the phase margin is the largest) of the state transition point of the eye pattern of the data signal. The rising timing is positioned.
【0005】そこで、本発明の出願人は、識別器の出力
の直流平均値が、(イ)波形整形回路(コンパレータ)
において、入力データ信号を波形整形するための参照電
圧を入力データ信号のレベルのどの位置に設定するか、
(ロ)識別器において、クロック信号がデータ信号を識
別するタイミングを識別器に入力されるデータ信号の時
間方向のどの位置に設定するか、の条件によって変化す
ること、そして、このことを利用して、データ信号のア
イパターンの状態遷移点(前述の図7中の波形(a)に
対して,で示す)を特異点として検出し、この結果
から設定したい可変遅延器の遅延量を特定できることに
着目して、図8に示すように、入力データ信号を参照電
圧と比較し波形整形して出力する波形整形回路15と、
前記参照電圧を変化させるための参照電圧発生器2と、
入力クロック信号を受けて遅延させる可変遅延器2と、
前記波形整形回路から出力されたデータ信号を前記可変
遅延器から出力されたクロック信号のタイミングで符号
判定して出力する識別器4と、該識別器で符号判定され
た前記波形整形回路からのデータ信号の直流平均値を検
出する直流平均値検出器18と、該直流平均値検出器の
出力を受けて前記可変遅延器の遅延量を変化させる制御
回路20とを備えた位相調整回路を、特開平8−886
25号公報として提案している。Therefore, the applicant of the present invention has proposed that the DC average value of the output of the discriminator can be obtained by (a) a waveform shaping circuit (comparator).
In which position of the level of the input data signal the reference voltage for shaping the input data signal is set,
(B) In the discriminator, the timing at which the clock signal discriminates the data signal is changed according to the condition of which position in the time direction of the data signal input to the discriminator is set, and this is utilized. The state transition point of the eye pattern of the data signal (indicated by the waveform (a) in FIG. 7) is detected as a singular point, and the delay amount of the variable delay to be set can be specified from the result. 8, a waveform shaping circuit 15 for comparing an input data signal with a reference voltage and shaping and outputting the waveform, as shown in FIG.
A reference voltage generator 2 for changing the reference voltage;
A variable delay device 2 for receiving and delaying an input clock signal;
A discriminator 4 for sign-determining and outputting the data signal output from the waveform shaping circuit at the timing of the clock signal output from the variable delay unit, and data from the waveform shaping circuit whose sign is determined by the discriminator A phase adjustment circuit including a DC average value detector 18 for detecting a DC average value of a signal, and a control circuit 20 for receiving an output of the DC average value detector and changing a delay amount of the variable delay device is provided. Kaihei 8-886
No. 25 is proposed.
【0006】ここで、上記(イ)及び(ロ)に示した内
容、即ち識別器の出力の直流平均値がどのように変化す
るかを、図8及び図9を用いて説明する。波形整形回路
15へ入力される入力データ信号が、図9に波形(a)
のアイパターンで示されるように、ハイレベルとロウレ
ベルの割合が同じ(即ちマーク率が1/2)であり、ま
た、波形整形回路15へ入力される参照電圧が、この波
形(a)に関して示されるように、入力データ信号の
の位置(ハイレベルとロウレベルとの中間の電圧),
の位置(中間の電圧より高い電圧)及びの位置(中間
の電圧より低い電圧)に可変されて設定されたとする
と、波形整形回路15から出力されるデータ信号は、参
照電圧,,に対応して、それぞれ図9に波形
(b)の(イ),(ロ),(ハ)で示すようになる。Here, the contents shown in the above (a) and (b), that is, how the DC average value of the output of the discriminator changes will be described with reference to FIGS. 8 and 9. The input data signal input to the waveform shaping circuit 15 is shown in FIG.
As shown by the eye pattern, the ratio between the high level and the low level is the same (that is, the mark ratio is 1 /), and the reference voltage input to the waveform shaping circuit 15 is shown with respect to this waveform (a). The position of the input data signal (intermediate voltage between high level and low level),
(Variable and set to the position (voltage higher than the intermediate voltage) and the position (voltage lower than the intermediate voltage)), the data signal output from the waveform shaping circuit 15 corresponds to the reference voltage,. FIG. 9 shows waveforms (b) shown by (a), (b), and (c), respectively.
【0007】波形整形回路15からのデータ信号は、そ
れぞれ識別器4に入力されて、可変遅延器3からのクロ
ック信号(入力クロック信号が図9中の波形(c)で示
すように遅延されたもの)によって識別される。The data signal from the waveform shaping circuit 15 is input to the discriminator 4, and the clock signal from the variable delay unit 3 (the input clock signal is delayed as shown by a waveform (c) in FIG. 9). ).
【0008】そして、識別器4からの識別出力は、それ
ぞれ直流平均値検出器18に入力されて、直流平均値が
検出される。検出された直流平均値は、参照電圧,
,に対応して、それぞれ図9中に波形(d)の
(イ),(ロ),(ハ)で示すようになる。即ち、参照
電圧がの場合には、図9中に波形(d)の(イ)で示
すように、直流平均値は状態遷移点を除いて理想的には
入力クロック信号の遅延量に関わらず識別出力の中間値
となる。の場合には、波形(d)の(ロ)に示すよう
に、入力データ信号の状態遷移点においては上記中間値
より低い電圧となる。また、の場合には、波形(d)
の(ハ)に示すように、の場合とは逆に、入力データ
信号の状態遷移点においては上記中間値より高い電圧と
なる。[0008] The discrimination output from the discriminator 4 is input to a DC average value detector 18, and a DC average value is detected. The detected DC average is the reference voltage,
9 correspond to waveforms (a), (b), and (c) of waveform (d) in FIG. That is, when the reference voltage is, the DC average value is ideally irrespective of the delay amount of the input clock signal except for the state transition point, as shown by (a) in the waveform (d) in FIG. It becomes the intermediate value of the identification output. In this case, as shown in (b) of the waveform (d), the voltage becomes lower than the above-mentioned intermediate value at the state transition point of the input data signal. Also, in the case of the waveform (d)
As shown in (c), at the state transition point of the input data signal, the voltage becomes higher than the intermediate value.
【0009】以上から、波形整形回路15に入力される
参照電圧を入力データ信号のハイレベルとロウレベルと
の中間の電圧から少しずらした電圧に設定し、かつ、識
別器4へ入力されるクロック信号の位相を入力データ信
号の状態遷移点を検出できる程度に可変することによっ
て、識別出力の直流平均値の変動で上記状態遷移点を特
異点(図9中の波形(d)参照)として認識できること
が分かる。As described above, the reference voltage input to the waveform shaping circuit 15 is set to a voltage slightly shifted from the intermediate voltage between the high level and the low level of the input data signal, and the clock signal input to the discriminator 4 is set. Is changed to such an extent that the state transition point of the input data signal can be detected, so that the state transition point can be recognized as a singular point (see waveform (d) in FIG. 9) due to a change in the DC average value of the identification output. I understand.
【0010】したがって、上記のようにして特異点を認
識し、かつ、認識したその特異点に基づいて上記状態遷
移点間のほぼ中間点を求め、この中間点に可変遅延器3
の遅延量を設定することによって、入力データ信号と入
力クロック信号との相対的な位相を最適に調整できるよ
うにしたということが、上記公報に開示された位相調整
回路の特徴である。Therefore, the singular point is recognized as described above, and a substantially intermediate point between the state transition points is obtained based on the recognized singular point.
The characteristic of the phase adjustment circuit disclosed in the above-mentioned publication is that the relative phase between the input data signal and the input clock signal can be adjusted optimally by setting the delay amount.
【0011】ここで、識別器4の出力の直流平均値が図
9中に波形(d)で示すように変動する理由を、図8及
び図10を用いて説明する。なお、図10に示す各波形
は、図9のアイパターンで示したものとは違って、デー
タ周期に同期して変化する様子を示している。The reason why the DC average value of the output of the discriminator 4 fluctuates as shown by a waveform (d) in FIG. 9 will be described with reference to FIGS. Note that the waveforms shown in FIG. 10 are different from those shown by the eye pattern in FIG. 9 and show how they change in synchronization with the data cycle.
【0012】図10中に波形(a)で示す入力データ信
号が波形整形回路15へ入力されて、この波形(a)に
おける,,の位置に示される参照電圧によって波
形整形されると、波形整形回路15から出力されるデー
タ信号は、参照電圧,,に対応して、それぞれ図
10中に波形(b)の(イ),(ロ),(ハ)で示すよ
うに変化する。When an input data signal indicated by a waveform (a) in FIG. 10 is input to a waveform shaping circuit 15, the waveform is shaped by a reference voltage indicated by a, in the waveform (a). The data signal output from the circuit 15 changes as shown by waveforms (a), (b), and (c) in FIG.
【0013】これらのデータ信号が識別器4へ入力され
て識別される場合において、まず、識別器4へ入力され
るクロック信号の遅延量が入力データ信号の状態遷移点
間の中央にくるように可変遅延器3によって設定される
(即ち、図10中に波形(c)の(イ)に示すようにク
ロック信号の立上りのタイミングが状態遷移点間の中央
にくるように調整される)と、識別器4からの出力は、
図10における波形(c)の( ロ) の実線に示すよう
に、入力データ信号に対して遅延されるだけでマーク率
には変化が生じない。そのため直流平均値検出器18で
検出される直流平均値は、図10における波形(c)の
(ロ)の点線に示すように、識別出力のハイレベル及び
ロウレベル電圧の中間値となる。In the case where these data signals are inputted to the discriminator 4 and discriminated, first, the delay amount of the clock signal inputted to the discriminator 4 is set so as to be at the center between the state transition points of the input data signal. When set by the variable delay unit 3 (that is, the rising timing of the clock signal is adjusted to be at the center between the state transition points as shown in (a) of the waveform (c) in FIG. 10), The output from the discriminator 4 is
As shown by the solid line (b) of the waveform (c) in FIG. 10, the mark ratio does not change only by being delayed with respect to the input data signal. Therefore, the DC average value detected by the DC average value detector 18 is an intermediate value between the high-level voltage and the low-level voltage of the identification output, as shown by the dotted line (b) in the waveform (c) in FIG.
【0014】次に、識別器4へ入力されるクロック信号
の遅延量が入力データ信号の状態遷移点に可変遅延器3
によって設定される(即ち、図10における波形(d)
の(イ)に示すようにクロック信号の立上りのタイミン
グが状態遷移点にくるように調整される)と、識別器4
の出力は、参照電圧,,に対応して次のように変
化する。即ち、参照電圧がの場合には、識別出力は状
態が特定されず、直流平均値は不定の電圧となる。の
場合には、図10における波形(d)の(ロ)に示すよ
うに、識別出力のハイレベルの割合が少なくなり、直流
平均値は識別出力の上記中間値より小さくなる。また、
の場合には、図10における波形(d)の(ハ)に示
すように、の場合とは逆に、識別出力のハイレベルの
割合が多くなり、直流平均値は識別出力の上記中間値よ
り大きくなる。Next, the amount of delay of the clock signal input to the discriminator 4 is set at the state transition point of the input data signal.
(Ie, waveform (d) in FIG. 10)
(A), the rising timing of the clock signal is adjusted so as to come to the state transition point).
Changes according to the reference voltages, as follows. That is, when the reference voltage is, the state of the identification output is not specified, and the DC average value is an indefinite voltage. In the case of (1), as shown in (b) of the waveform (d) in FIG. 10, the ratio of the high level of the identification output decreases, and the DC average value becomes smaller than the intermediate value of the identification output. Also,
In the case of (3), as shown in (c) of the waveform (d) in FIG. 10, contrary to the case (2), the ratio of the high level of the discrimination output increases, and the DC average value is larger than the intermediate value of the discrimination output. growing.
【0015】したがって、以上のことから、図10にお
ける波形(c)及び(d)に示した直流平均値をアイパ
ターンの形で示すと、図9中に波形(d)で示したよう
な直流平均値の変動となる。Therefore, from the above, if the DC average values shown in waveforms (c) and (d) in FIG. 10 are shown in the form of an eye pattern, the DC average value shown in waveform (d) in FIG. The average value changes.
【0016】なお、以上マーク率が1/2の場合につい
て、参照電圧とクロック信号の位相とを変化させること
によって、識別器4の出力の直流平均値を変動させるこ
とができることを説明したが、これは、ハイレベルとロ
ウレベルの割合が同率でない(すなわちマーク率が1/
2でない)場合にも適用することができる。その場合、
マーク率の変化に応じて、識別器の出力の直流平均値も
ハイレベル側又はロウレベル側に片寄るので、クロック
信号の遅延量を変化させた場合の直流平均値の変動量は
小さくなる。しかしながら、この場合でも、直流平均値
の変動が認識できることはもちろんである。It has been described above that the DC average value of the output of the discriminator 4 can be changed by changing the reference voltage and the phase of the clock signal when the mark ratio is 1/2. This is because the ratio between the high level and the low level is not the same (that is, the mark ratio is 1 /
2) can also be applied. In that case,
The DC average value of the output of the discriminator also shifts to the high level side or the low level side according to the change in the mark rate. Therefore, the variation amount of the DC average value when the delay amount of the clock signal is changed becomes small. However, even in this case, it is needless to say that the fluctuation of the DC average value can be recognized.
【0017】以上のように、特開平8−88625号公
報に開示された位相調整回路は、波形整形回路へ入力さ
れる参照電圧を変化させることと、識別器から出力され
る識別出力の直流平均値を検出をすることとによって、
入力データ信号の状態遷移点を検出して、入力データ信
号と入力クロック信号との相対的な位相を調整するよう
にしたことにより、 誤り率に基づいて位相調整を行っていないので、同
期引き込み動作に要する時間が不要となり、位相調整の
時間が短縮できる、 入力データ信号のパターンの周期長に依存しないの
で、例え、パターンの周期長が数Mビット以上になった
としても、位相調整に要する時間は一定で短い、 波形整形回路から出力されるデータ信号を分岐する
必要がないので、データ信号のファンアウトを増加させ
て、データ信号の波形を劣化させることもない、 回路規模も非常に小さなもので実現でき、かつコス
ト低減もできる、 という優れた効果を奏するものである。As described above, the phase adjustment circuit disclosed in Japanese Patent Application Laid-Open No. 8-88625 changes the reference voltage input to the waveform shaping circuit and performs the DC averaging of the identification output output from the identifier. By detecting the value,
Since the state transition point of the input data signal is detected and the relative phase between the input data signal and the input clock signal is adjusted, the phase adjustment is not performed based on the error rate. The time required for phase adjustment can be shortened, and the time required for phase adjustment can be shortened. It does not depend on the cycle length of the pattern of the input data signal. Is constant and short, it is not necessary to branch the data signal output from the waveform shaping circuit, so the fanout of the data signal does not increase and the waveform of the data signal does not deteriorate, and the circuit scale is very small. It has the excellent effect that it can be realized at the same time and the cost can be reduced.
【0018】[0018]
【発明が解決しようとする課題】しかし、このような特
開平8−88625号公報に開示された位相調整回路
は、数GHzの超高周波帯の信号に適用されるため、識
別器4の出力を処理する直流平均値検出器18等におい
て、そのような高周波数での使用に適した高価な部品を
用いることが必要であり、その点を解消して、よりコス
ト低減を図ることが望まれている。However, since the phase adjustment circuit disclosed in Japanese Patent Application Laid-Open No. 8-88625 is applied to a signal in an ultra-high frequency band of several GHz, the output of the discriminator 4 is used. It is necessary to use expensive parts suitable for use at such a high frequency in the DC average value detector 18 and the like to be processed, and it is desired to eliminate this point and to further reduce the cost. I have.
【0019】本発明は、上記の点に鑑みてなされたもの
で、上記特開平8−88625号公報に開示された位相
調整回路が有する効果を損ねることなく、高周波用の高
価な部品を使用しないで、より安価な位相調整回路を提
供できるようにすることである。The present invention has been made in view of the above points, and does not impair the effects of the phase adjustment circuit disclosed in Japanese Patent Application Laid-Open No. 8-88625 and does not use expensive high-frequency components. Therefore, it is possible to provide a less expensive phase adjustment circuit.
【0020】[0020]
【課題を解決するための手段】本発明の発明者は、上記
特開平8−88625号公報に開示された位相調整回路
が例えば符号誤り測定装置等に適用される場合、上記識
別器4の識別出力をデマルチプレクサにより1/Nの周
期のN個のデータとしてデマルチプレクスした後、符号
誤り測定等を行っていることから、このデマルチプレク
サの出力に着目したところ、このデマルチプレクサの出
力が、そのデマルチプレクス前の識別器4の識別信号に
おける状態遷移点の関係をそのまま保持しているという
ことを発見した。SUMMARY OF THE INVENTION The inventor of the present invention has proposed that when the phase adjusting circuit disclosed in Japanese Patent Application Laid-Open No. 8-88625 is applied to, for example, a code error measuring device or the like, the discriminator 4 is identified. Since the output is demultiplexed by the demultiplexer as N data having a period of 1 / N, code error measurement and the like are performed. Therefore, focusing on the output of the demultiplexer, the output of the demultiplexer is It has been discovered that the relationship between state transition points in the identification signal of the identifier 4 before the demultiplexing is maintained as it is.
【0021】したがって、本発明の位相調整回路は、図
1の基本構成図に示すように、入力データ信号を参照電
圧と比較し波形整形して出力する波形整形回路15と、
前記参照電圧を変化させるための参照電圧発生器2と、
入力クロック信号を受けて遅延させる可変遅延器3と、
前記波形整形回路から出力されたデータ信号を前記可変
遅延器から出力されたクロック信号のタイミングで符号
判定して出力する識別器4と、該識別器で符号判定され
た前記波形整形回路からのデータ信号を1/Nの周波数
のN個のデータ信号にデマルチプレクスするデマルチプ
レクサ100と、該デマルチプレクサのN個の出力デー
タ信号のうちの少なくとも一個のデータ信号の直流平均
値を検出する直流平均値検出器18と、該直流平均値検
出器の出力を受けて前記可変遅延器の遅延量を変化させ
る制御回路20とを備えている。Therefore, as shown in the basic configuration diagram of FIG. 1, the phase adjusting circuit of the present invention comprises a waveform shaping circuit 15 for comparing an input data signal with a reference voltage and shaping and outputting the waveform.
A reference voltage generator 2 for changing the reference voltage;
A variable delay device 3 for receiving and delaying an input clock signal;
A discriminator 4 for sign-determining and outputting the data signal output from the waveform shaping circuit at the timing of the clock signal output from the variable delay unit, and data from the waveform shaping circuit whose sign is determined by the discriminator A demultiplexer 100 for demultiplexing a signal into N data signals having a frequency of 1 / N, and a DC average for detecting a DC average value of at least one of the N output data signals of the demultiplexer. A value detector 18 and a control circuit 20 that receives the output of the DC average value detector and changes the delay amount of the variable delay device.
【0022】ここで、デマルチプレクサの出力が、その
デマルチプレクス前の信号における状態遷移の関係をそ
のまま保持する理由を、図2を参照して説明する。な
お、この図は、デマルチプレクサが1:4のデマルチプ
レクスを行う場合を示している。Here, the reason why the output of the demultiplexer retains the state transition relation in the signal before demultiplexing as it is will be described with reference to FIG. This figure shows a case where the demultiplexer performs 1: 4 demultiplexing.
【0023】図2中に波形(a)で示すようなハイレベ
ルの割合が多いデータ信号を1:4のデマルチプレクス
した場合、図2中に波形(c)の(イ),(ロ),
(ハ),(ニ)として示すような4個のデマルチプレク
サ出力信号(DEMUX信号)が得られる。When a data signal having a high ratio of high level as shown by the waveform (a) in FIG. 2 is demultiplexed at 1: 4, the waveforms (a) and (b) of the waveform (c) in FIG. ,
Four demultiplexer output signals (DEMUX signals) as shown in (c) and (d) are obtained.
【0024】ここで、図2における波形(a)で示すよ
うなハイレベルの割合が多いデータ信号に対して、図2
中に波形(b)で示すようにクロック信号を遅延させい
ていった場合を考える。Here, a data signal having a high ratio of high level as shown by the waveform (a) in FIG.
Consider a case where the clock signal is delayed as shown by the waveform (b).
【0025】図2中に波形(a)で示すデータ信号の値
は、のタイミングにクロック信号の立ち上がりがあっ
たとき、「1」(ハイレベル)の確率は例えば80%、
「0」(ロウレベル)の確率は20%である。よって、
図2中に波形(c)で示すようなDEMUX信号の値
も、こののタイミングでは、「1」の確率は80%、
「0」の確率は20%となる。The value of the data signal indicated by the waveform (a) in FIG. 2 is such that when the clock signal rises at the timing of, the probability of "1" (high level) is 80%, for example.
The probability of "0" (low level) is 20%. Therefore,
At this timing, the value of the DEMUX signal as shown by the waveform (c) in FIG.
The probability of "0" is 20%.
【0026】以下同様に、のタイミングにクロック信
号の立ち上がりがあったとき、図2中に波形(a)で示
すデータ信号の値は「1」の確率が例えば90%、
「0」の確率が10%であり、よって、図2中に波形
(c)で示すようなDEMUX信号の値も、こののタ
イミングでは、「1」の確率は90%、「0」の確率は
10%となり、のタイミングにクロック信号の立ち上
がりがあったときには、図2中に波形(a)で示すデー
タ信号の値は「1」の確率が80%、「0」の確率が2
0%であり、よって、図2中に波形(c)で示すような
DEMUX信号の値も、こののタイミングでは、
「1」の確率は80%、「0」の確率は20%となる。
のタイミングにクロック信号の立ち上がりがあったと
きには、図2中に波形(a)で示すデータ信号の値は
「1」,「0」の確率が両方とも50%であり、よっ
て、図2中に波形(c)で示すようなDEMUX信号の
値も、こののタイミングでは、「1」,「0」共20
%の確率となる。Similarly, when the clock signal rises at the timing, the value of the data signal shown by the waveform (a) in FIG.
The probability of “0” is 10%, and therefore the value of the DEMUX signal as shown by the waveform (c) in FIG. Is 10%, and when the clock signal rises at the timing, the value of the data signal shown by the waveform (a) in FIG. 2 has a probability of “1” of 80% and a probability of “0” of 2
0%. Therefore, the value of the DEMUX signal as shown by the waveform (c) in FIG.
The probability of “1” is 80% and the probability of “0” is 20%.
When the clock signal rises at the timing shown in FIG. 2, the values of the data signal indicated by the waveform (a) in FIG. 2 have a probability of 50% for both "1" and "0". At this timing, the value of the DEMUX signal as shown by the waveform (c) is also “20” for both “1” and “0”.
% Probability.
【0027】そして、のタイミングにクロック信号の
立ち上がりがあったときには、図2中に波形(a)で示
すデータ信号の値は「1」の確率が80%、「0」の確
率が20%であり、このとき、図2中に波形(c)で示
すようなDEMUX信号の値も、確率的にはそれと同
じ、つまり「1」は80%、「0」は20%の確率とな
る。以下同様に、のタイミングにクロック信号の立ち
上がりがあったときには、図2中に波形(a)で示すデ
ータ信号の値は「1」の確率が90%、「0」の確率が
10%であり、よって、図2中に波形(c)で示すよう
なDEMUX信号の値も、こののタイミングでは、
「1」の確率は90%、「0」の確率は10%となる。
そして、のタイミングにクロック信号の立ち上がりが
あったときには、図2中に波形(a)で示すデータ信号
の値は「1」の確率が80%、「0」の確率が20%で
あり、よって、図2中に波形(c)で示すようなDEM
UX信号の値も、こののタイミングでは、「1」の確
率は80%、「0」の確率は20%となる。When the clock signal rises at the timing, the value of the data signal shown by the waveform (a) in FIG. 2 has a probability of "1" of 80% and a probability of "0" of 20%. At this time, the value of the DEMUX signal as shown by the waveform (c) in FIG. 2 is also stochastically the same, that is, “1” has a probability of 80% and “0” has a probability of 20%. Similarly, when the clock signal rises at the timing, the value of the data signal shown by the waveform (a) in FIG. 2 has a probability of “1” of 90% and a probability of “0” of 10%. Therefore, the value of the DEMUX signal as shown by the waveform (c) in FIG.
The probability of “1” is 90%, and the probability of “0” is 10%.
Then, when the clock signal rises at the timing, the value of the data signal shown by the waveform (a) in FIG. 2 has a probability of “1” of 80% and a probability of “0” of 20%. , DEM as shown by waveform (c) in FIG.
At this timing, the value of the UX signal has a probability of “1” of 80% and a probability of “0” of 20%.
【0028】このように、デマルチプリクス前のデータ
信号の値が「1」,「0」となる確率がそのまま、マル
チプレクス後のDEMUX信号の「1」,「0」の値の
確率となる。従って、このでマルチプレクス後のDEM
UX信号の直流平均値の変動は、そのままデマルチプリ
クス前のデータ信号の直流平均値の変動を表すこととな
る。As described above, the probability that the value of the data signal before demultiplexing becomes "1" or "0" becomes the probability of the value of "1" or "0" of the DEMUX signal after multiplexing. . Therefore, the DEM after multiplexing
The fluctuation of the DC average value of the UX signal directly indicates the fluctuation of the DC average value of the data signal before demultiplexing.
【0029】以上から、デマルチプレクスされた信号の
直流平均の変動で、デマルチプレクス前の識別出力の直
流平均の変動と同様に、状態遷移点を特異点として認識
できるので、この認識したその特異点に基づいて、上記
特開平8−88625号公報に開示したようにして、入
力データ信号と入力クロック信号との相対的な位相を最
適に調整できる。従って、デマルチプレクス前の高い周
波数である識別出力ではなくて、符号誤り測定装置20
0等のためにデマルチプレクスした低い周波数の信号に
対して直流平均値を求めれば良いので、高周波数での使
用に適した高価な部品を用いる必要がなくなり、結果と
して、位相調整回路のコスト低減を達成できる。As described above, the state transition point can be recognized as a singular point in the same manner as the fluctuation of the DC average of the discrimination output before demultiplexing by the fluctuation of the DC average of the demultiplexed signal. Based on the singular point, the relative phase between the input data signal and the input clock signal can be adjusted optimally as disclosed in Japanese Patent Application Laid-Open No. 8-88625. Therefore, not the identification output which is a high frequency before demultiplexing, but the code error measuring device 20
Since it is sufficient to obtain a DC average value for a low-frequency signal demultiplexed for 0 or the like, it is not necessary to use expensive parts suitable for use at high frequencies, and as a result, the cost of the phase adjustment circuit is reduced. Reduction can be achieved.
【0030】[0030]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 (第1の実施の形態)図3は、特開平8−88625号
公報における第1実施例に本発明を適用した場合の位相
調整回路のブロック構成図である。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 3 is a block diagram of a phase adjustment circuit in the case where the present invention is applied to the first embodiment in JP-A-8-88625.
【0031】ここで、波形整形回路を構成するコンパレ
ータ1は、超高周波用の半導体素子(例えばガリウムヒ
素型FET)等で構成されており、入力データ信号を可
変直流電源2aからの参照電圧と比較して、即ち波形整
形して出力する。なお、可変直流電源2aは、図9中の
波形(a)に関して示す,,等の参照電圧を出力
できる参照電圧発生器である。Here, the comparator 1 constituting the waveform shaping circuit is composed of an ultra-high frequency semiconductor element (for example, a gallium arsenide type FET) or the like, and compares an input data signal with a reference voltage from the variable DC power supply 2a. That is, the waveform is shaped and output. Note that the variable DC power supply 2a is a reference voltage generator capable of outputting a reference voltage such as that shown in relation to the waveform (a) in FIG.
【0032】可変遅延器3は、入力クロック信号を制御
回路20からの制御信号に応じて遅延し、入力データ信
号に対する入力クロック信号の位相を相対的に可変す
る。なお、超高周波用の可変遅延器3としては、信号線
路長をスラグ可変することによって、その遅延量を可変
する可変長スラブライン構造のものが用いられる。信号
線路長は、サーボモータ等の駆動装置で摺動される。The variable delay unit 3 delays the input clock signal in accordance with a control signal from the control circuit 20, and changes the phase of the input clock signal relative to the input data signal. As the variable delay device 3 for ultra-high frequency, a variable delay device having a variable length slab line structure in which the signal line length is varied by slug to vary the delay amount is used. The signal line length is slid by a driving device such as a servomotor.
【0033】識別器4は、例えばDタイプのフリップフ
ロップで構成されており、コンパレータ1から出力され
てD端子に入力されるデータ信号のレベルを、可変遅延
器3から出力されてCP端子に入力されるクロック信号
の立上り(又は立下り)のタイミングで符号判定し、そ
の識別出力をDEMUX101に出力する。The discriminator 4 is composed of, for example, a D-type flip-flop, and outputs the level of the data signal output from the comparator 1 and input to the D terminal, output from the variable delay unit 3 and input to the CP terminal. The code is determined at the rising (or falling) timing of the clock signal to be output, and the identification output is output to the DEMUX 101.
【0034】DEMUX101は、入力信号を1/4の
周波数の信号4個にデマルチプレクスする1:4デマル
チプレクサである。このDEMUX101の4個の出力
信号及び上記可変遅延器3から出力されたクロック信号
を1/4の周波数に分周したクロックCKを符号誤り測
定装置200に供給する。また、上記4個のデマルチプ
レクス出力信号のうちの一つを直流平均値検出器18へ
出力する。The DEMUX 101 is a 1: 4 demultiplexer for demultiplexing an input signal into four signals having a frequency of 1/4. The clock signal CK obtained by dividing the four output signals of the DEMUX 101 and the clock signal output from the variable delay unit 3 into a quarter frequency is supplied to the code error measuring device 200. Further, it outputs one of the four demultiplex output signals to the DC average value detector 18.
【0035】直流平均値検出器18は、抵抗R1とコン
デンサC1によって積分回路を構成しており、上記一つ
のデマルチプレクス出力信号の平均直流電圧(直流平均
値)を検出して制御回路20へ出力する。The DC average value detector 18 constitutes an integrating circuit by the resistor R1 and the capacitor C1, detects the average DC voltage (DC average value) of the one demultiplex output signal, and sends it to the control circuit 20. Output.
【0036】制御回路20は、A/D変換器21,第1
のメモリ22,特異点検出手段23,第1の遅延量設定
手段24及びD/A変換器25で構成されており、主に
可変遅延器3の遅延量を順次可変しつつ直流平均値検出
器18からの直流平均値を記憶して特異点を検出し、そ
の特異点に基づいて可変遅延器3の遅延量を最適値に設
定する。なお、特異点検出手段23及び第1の遅延量設
定手段24は、主にマイクロプロセッサ(CPU)によ
って実現される。The control circuit 20 includes an A / D converter 21 and a first
, A singular point detecting means 23, a first delay amount setting means 24, and a D / A converter 25. The DC average value detector mainly varies the delay amount of the variable delay 3 sequentially. The DC average value from 18 is stored to detect a singular point, and the delay amount of the variable delay unit 3 is set to an optimum value based on the singular point. Note that the singular point detecting means 23 and the first delay amount setting means 24 are mainly realized by a microprocessor (CPU).
【0037】直流平均値検出器18から出力された直流
平均値は、A/D変換器21でディジタルデータに変換
された後に、第1の遅延量設定手段24から出力される
アドレス値に対応して第1のメモリ22に順次記憶され
る。The DC average value output from the DC average value detector 18 corresponds to the address value output from the first delay amount setting means 24 after being converted into digital data by the A / D converter 21. Are sequentially stored in the first memory 22.
【0038】特異点検出手段23は、第1のメモリ22
からデータを読出して、直流平均値検出器18から出力
された直流平均値の電圧の特異点(即ち、図9中の波形
(d)における(ロ)又は(ハ)に示す特異点)をメモ
リのアドレス値の情報として検出し、第1の遅延量設定
手段24へ出力する。The singular point detecting means 23 includes a first memory 22
Data is read out from the memory and the singular point of the voltage of the DC average value output from the DC average value detector 18 (that is, the singular point shown in (b) or (c) in the waveform (d) in FIG. 9) is stored in the memory. And outputs it to the first delay amount setting means 24.
【0039】この第1の遅延量設定手段24は、次の二
つの処理を行う。第一の処理は、可変遅延器3の遅延量
を入力クロック信号の一周期分の時間範囲にわたって所
定時間間隔、例えば一周期分の時間(T)を20分割し
た時間(T/20)間隔で順次設定するための信号を出
力すると共に、その順次設定される遅延量に対応するよ
うに第1のメモリ22のアドレス値を発生させて出力す
る。第1のメモリ22は、このアドレス値を受けて、前
述のように、A/D変換された直流平均値を順次記憶す
る。The first delay amount setting means 24 performs the following two processes. In the first process, the delay amount of the variable delay device 3 is set at predetermined time intervals over a time range of one cycle of the input clock signal, for example, at a time interval (T / 20) obtained by dividing the time (T) of one cycle by 20. A signal for sequentially setting is output, and an address value of the first memory 22 is generated and output so as to correspond to the sequentially set delay amount. The first memory 22 receives the address value and sequentially stores the A / D converted DC average value as described above.
【0040】第二の処理は、特異点検出手段23から前
述の特異点に対応するアドレス値の情報を受けて、この
アドレス値の情報から特異点に対応する可変遅延器3の
遅延量を特定すると共に、その遅延量に入力クロック信
号のほぼ半周期分の時間(T/2)を加減した遅延量
(即ち、図9中の波形(a)に関して示す状態遷移点の
ほぼ中間点に対応する遅延量)を求めて、可変遅延器3
をその遅延量に設定するための信号を出力する。なお、
第1の遅延量設定手段24は、このように遅延量が特定
できるように、第1のメモリ22のアドレス値と可変遅
延器3の遅延量との関係(図4参照)を把握し記憶して
いる。In the second process, the information of the address value corresponding to the above-mentioned singular point is received from the singular point detecting means 23, and the delay amount of the variable delay unit 3 corresponding to the singular point is specified from the address value information. At the same time, a delay amount obtained by adding or subtracting the time (T / 2) for approximately half a cycle of the input clock signal to the delay amount (that is, the delay amount substantially corresponds to the middle point of the state transition point shown in the waveform (a) in FIG. Delay amount) to obtain the variable delay 3
Is output for setting the delay amount to the delay amount. In addition,
The first delay amount setting means 24 grasps and stores the relationship between the address value of the first memory 22 and the delay amount of the variable delay unit 3 (see FIG. 4) so that the delay amount can be specified in this manner. ing.
【0041】第1の遅延量設定手段24から出力された
可変遅延器3の遅延量を設定するための信号は、D/A
変換器25でアナログ信号に変換された後に、可変遅延
器3の駆動装置(サーボモータ等)に制御信号として供
給される。The signal for setting the delay amount of the variable delay unit 3 output from the first delay amount setting means 24 is D / A
After being converted into an analog signal by the converter 25, it is supplied as a control signal to a driving device (servo motor or the like) of the variable delay unit 3.
【0042】ここで、入力データ信号と入力クロック信
号との位相調整を行う手順を説明する。 ステップ1: 入力データ信号をオシロスコープでモニ
タして、図9中の波形(a)に示すハイレベル及びロウ
レベルの電圧を予め測定する。そして、ハイレベルとロ
ウレベルとの中間の電圧(波形(a)におけるに対
応)をコンパレータ1にとっての最適値として算出し、
さらにこの最適値から45%位ずれた電圧(波形(a)
における又はに対応)を算出する。Here, a procedure for adjusting the phase of the input data signal and the input clock signal will be described. Step 1: The input data signal is monitored by an oscilloscope, and the high-level and low-level voltages shown in waveform (a) in FIG. 9 are measured in advance. Then, an intermediate voltage between the high level and the low level (corresponding to the waveform (a)) is calculated as an optimum value for the comparator 1, and
Further, a voltage (waveform (a)) deviated by about 45% from the optimum value
Is calculated.
【0043】ステップ2: 参照電圧が、上記最適値か
ら45%位ずれた電圧(波形(a)におけるに対応)
になるように可変直流電源2aを調整する。これは、前
述したように、直流平均値検出器18の出力から特異点
を検出できるようにするためである。Step 2: A voltage at which the reference voltage is shifted by about 45% from the above optimum value (corresponding to the waveform (a))
The variable DC power supply 2a is adjusted so that This is to make it possible to detect a singular point from the output of the DC average value detector 18 as described above.
【0044】なお、この参照電圧としては、波形(a)
におけるに対応する電圧でもよいが、以下を例に説
明する。 ステップ3: 可変遅延器3の遅延量を0にし、この状
態から、遅延量をT/20間隔でTになるまで順次増加
させると共に、この遅延量の増加に対応して発生される
アドレス値にしたがって、直流平均値のディジタルデー
タを第1のメモリ22に順次記憶する。なお、Tは前述
の入力クロック信号の一周期分の時間である。The reference voltage is represented by waveform (a)
Although a voltage corresponding to the above may be used, the following will be described as an example. Step 3: The delay amount of the variable delay unit 3 is set to 0, and from this state, the delay amount is sequentially increased at intervals of T / 20 until it reaches T, and the address value generated in response to the increase in the delay amount is Therefore, the digital data of the DC average value is sequentially stored in the first memory 22. Here, T is the time for one cycle of the input clock signal.
【0045】ステップ4: 第1のメモリ22からデー
タを読出して、直流平均値の最大の電圧(図9中の波形
(d)の(ハ)において示す特異点)をメモリのアドレ
ス値の情報として検出する。Step 4: The data is read from the first memory 22, and the maximum voltage of the DC average value (the singular point indicated by (c) in the waveform (d) in FIG. 9) is used as information on the address value of the memory. To detect.
【0046】ステップ5: このアドレス値の情報から
特異点における可変遅延器3の遅延量を特定し、その遅
延量からT/2増加した遅延量を求めて、可変遅延器3
に設定する。すなわち、上記波形(d)の(ハ)におい
て示す遅延量τ0 を特定し、次にτi を求めて可変遅延
器3に設定する。なお、この場合、T/2増加した遅延
量を求める代わりに、相隣合う特異点の中間の遅延量を
求めるようにしてもよい。Step 5: The delay amount of the variable delay unit 3 at the singular point is specified from the information of the address value, and a delay amount increased by T / 2 from the delay amount is obtained.
Set to. That is, the delay amount .tau.0 shown in (c) of the waveform (d) is specified, and .tau.i is obtained and set in the variable delay unit 3. In this case, instead of obtaining the delay amount increased by T / 2, an intermediate delay amount between adjacent singular points may be obtained.
【0047】ステップ6: 参照電圧を上記中間の電圧
(最適値)に設定する。即ち、位相調整が済んだ後は、
コンパレータ1の参照電圧を最適な状態にする。なお、
上記において、特異点を検出するために、参照電圧を
「最適値から45%ずれた電圧」とし、また可変する遅
延量の間隔を「T/20」としたが、これらの値は、入
力データ信号の振幅が0.25Vでマーク率が1/8〜
7/8の場合、特異点の電圧として最大値5mV〜20
0mVが検出できる値であり、経験的に求めたものであ
る。Step 6: The reference voltage is set to the intermediate voltage (optimum value). That is, after the phase adjustment,
The reference voltage of the comparator 1 is set to an optimum state. In addition,
In the above description, in order to detect a singular point, the reference voltage is set to “voltage shifted by 45% from the optimum value”, and the interval of the variable delay amount is set to “T / 20”. Signal amplitude is 0.25V and mark rate is 1/8 ~
In the case of 7/8, the maximum value of the singular point voltage is 5 mV to 20 mV.
0 mV is a detectable value and is empirically determined.
【0048】なお、符号誤り測定装置200において
は、DEMUX101から供給されたクロック信号CK
に応じて基準データを発生し、その基準データとDEM
UX101からの4個のデマルチプレクサ出力信号との
符号比較を行うものである。In the code error measuring device 200, the clock signal CK supplied from the DEMUX 101
The reference data is generated according to the
The sign comparison is performed with the four demultiplexer output signals from the UX 101.
【0049】このように、識別器4の識別出力をDEM
UX101によりデマルチプレクスして得られる4個の
デマルチプレクス出力の内の一つを直流平均値検出器1
8に与える構成は、特開平8−88625号公報におけ
る第2乃至第4の実施例、即ち、その公報における図
3,図4,及び図5の構成にも同様に適用できる。 (第2の実施の形態)次に、本発明の第2の実施の形態
を説明する。As described above, the identification output of the identifier 4 is
One of the four demultiplexed outputs obtained by demultiplexing by the UX 101 is used as a DC average value detector 1
8 can be similarly applied to the second to fourth embodiments in JP-A-8-88625, that is, the configurations shown in FIGS. 3, 4, and 5 in that publication. (Second Embodiment) Next, a second embodiment of the present invention will be described.
【0050】上記第1の実施の形態は、4個のデマルチ
プレクス出力の内の一つを直流平均値検出器18に与え
る構成としているが、本実施の形態は、それら4個のデ
マルチプレクス出力を全て直流平均値検出器18に与え
るものである。In the first embodiment, one of the four demultiplexed outputs is provided to the DC average value detector 18. In this embodiment, the four demultiplexed outputs are provided. All the plex outputs are supplied to the DC average value detector 18.
【0051】即ち、図5に示すように、DEMUX10
1の4個のデマルチプレクス出力信号それぞれの直流平
均値を直流平均値検出器18−1〜18−4により検出
し、それを加算器102により加算して制御回路20へ
与えるようにする。That is, as shown in FIG.
The DC average value of each of the four demultiplexed output signals of 1 is detected by DC average value detectors 18-1 to 18-4, and these are added by an adder 102 and supplied to the control circuit 20.
【0052】このような構成とする理由は、上記第1の
実施の形態のように、何れか1個を検出するようにした
場合、タイミングによってはそれがロウレベルのままと
して検出されることがあるため、そのような場合に他の
デマルチプレクス出力により補えるようにするためであ
る。従って、このような構成とすることにより、より確
実に位相調整を行えるようになる。The reason for adopting such a configuration is that if any one is detected as in the first embodiment, it may be detected that it remains at low level depending on the timing. Therefore, in such a case, another demultiplex output is used to make up for this. Therefore, with this configuration, the phase adjustment can be performed more reliably.
【0053】図6は、この第2の実施の形態の変形例を
示す図である。即ち、DEMUX101の4個のデマル
チプレクス出力信号それぞれを抵抗R1乃至R4を介し
てオペアンプ103の−入力端に与えると共に、該オペ
アンプ103の出力を抵抗R5を介して該−入力端に帰
還させ、該オペアンプの+端には接地電位を与えること
で、該オペアンプの出力として上記DEMUX101の
4個のデマルチプレクス出力信号を加算した直流値平均
値を得る。これは、オペアンプの動作速度が遅いため、
「1」,「0」の判定を行うことができず、その
「1」,「0」の割合に応じたハイレベルとロウレベル
の間の出力となるという特性を利用して、上記直流平均
値検出器18−1〜18−4及び加算器102を置き換
えたものである。FIG. 6 is a diagram showing a modification of the second embodiment. That is, each of the four demultiplex output signals of the DEMUX 101 is applied to the negative input terminal of the operational amplifier 103 via the resistors R1 to R4, and the output of the operational amplifier 103 is fed back to the negative input terminal via the resistor R5. By applying a ground potential to the positive terminal of the operational amplifier, an average DC value obtained by adding the four demultiplex output signals of the DEMUX 101 to the output of the operational amplifier is obtained. This is because the operational speed of the operational amplifier is slow,
The above DC average value is utilized by making use of the characteristic that the judgment of “1” or “0” cannot be made and the output is between a high level and a low level according to the ratio of “1” and “0”. The detectors 18-1 to 18-4 and the adder 102 are replaced.
【0054】このように、識別器4の識別出力をDEM
UX101によりデマルチプレクスして得られる4個の
デマルチプレクス出力の直流平均値の合計を制御回路2
0に与える構成は、特開平8−88625号公報におけ
る第1乃至第4の実施例、即ち、その公報における図
2,図3,図4,及び図5の構成に同様に適用できるも
のである。As described above, the discrimination output of the discriminator 4 is represented by the DEM.
The control circuit 2 calculates the sum of the DC average values of the four demultiplex outputs obtained by demultiplexing by the UX 101.
The configuration given to 0 can be similarly applied to the first to fourth embodiments in JP-A-8-88625, that is, the configurations in FIGS. 2, 3, 4, and 5 in that publication. .
【0055】[0055]
【発明の効果】以上のように、本発明によれば、特開平
8−88625号公報に開示された位相調整回路が有す
る、誤り率に基づいて位相調整を行っていないので、
同期引き込み動作に要する時間が不要となり、位相調整
の時間が短縮できるという効果、入力データ信号のパ
ターンの周期長に依存しないので、例え、パターンの周
期長が数Mビット以上になったとしても、位相調整に要
する時間は一定で短いという効果、波形整形回路から
出力されるデータ信号を分岐する必要がないので、デー
タ信号のファンアウトを増加させて、データ信号の波形
を劣化させることもないという効果、及び回路規模も
非常に小さなもので実現でき、かつコスト低減もできる
という効果を損ねることなく、しかも、高周波用の高価
な部品を使用しないで、より安価な位相調整回路を提供
することができる。As described above, according to the present invention, the phase adjustment is not performed based on the error rate in the phase adjustment circuit disclosed in JP-A-8-88625.
The time required for the synchronization pull-in operation becomes unnecessary, and the time required for the phase adjustment can be reduced. Further, since it does not depend on the cycle length of the pattern of the input data signal, even if the cycle length of the pattern becomes several M bits or more, The time required for the phase adjustment is constant and short, and there is no need to branch the data signal output from the waveform shaping circuit, so that the fanout of the data signal is increased and the waveform of the data signal is not deteriorated. It is possible to provide a less expensive phase adjustment circuit without deteriorating the effect that the effect and the circuit scale can be realized with a very small one and can also reduce the cost, and without using expensive components for high frequency. it can.
【図1】本発明の位相調整回路の基本構成を示すブロッ
ク図である。FIG. 1 is a block diagram illustrating a basic configuration of a phase adjustment circuit according to the present invention.
【図2】デマルチプレクサの出力が、そのデマルチプレ
クス前の信号における状態遷移の関係をそのまま保持す
る理由を説明するための図である。FIG. 2 is a diagram for explaining the reason why the output of a demultiplexer retains the state transition relation in a signal before demultiplexing as it is;
【図3】本発明の第1の実施の形態にかかる位相調整回
路のブロック構成図である。FIG. 3 is a block diagram of a phase adjustment circuit according to the first embodiment of the present invention.
【図4】図3中の第1の遅延量設定手段を説明するため
の図である。FIG. 4 is a diagram illustrating a first delay amount setting unit in FIG. 3;
【図5】本発明の第2の実施の形態にかかる位相調整回
路の特徴部分の構成を示す図である。FIG. 5 is a diagram illustrating a configuration of a characteristic portion of a phase adjustment circuit according to a second embodiment of the present invention;
【図6】本発明の第2の実施の形態にかかる位相調整回
路の特徴部分の別の構成を示す図である。FIG. 6 is a diagram illustrating another configuration of a characteristic portion of the phase adjustment circuit according to the second embodiment of the present invention;
【図7】従来の位相調整回路の動作を説明するための図
である。FIG. 7 is a diagram for explaining an operation of a conventional phase adjustment circuit.
【図8】従来の位相調整回路の構成を示すブロック図で
ある。FIG. 8 is a block diagram illustrating a configuration of a conventional phase adjustment circuit.
【図9】識別器の出力の直流平均値の変化を説明するた
めの図である。FIG. 9 is a diagram for explaining a change in a DC average value of an output of a discriminator.
【図10】識別器の出力の直流平均値が変化する理由を
説明するための図である。FIG. 10 is a diagram for explaining the reason why the DC average value of the output of the discriminator changes.
1 コンパレータ 2 参照電圧発生器 3 可変遅延器 4 識別器 15 波形整形回路 18,18- 1,18- 2,18- 3,18−4 直流
平均値検出器 20 制御回路 22 第1のメモリ 23 特異点検出手段 24 第1の遅延量設定手段 100,101 デマルチプレクサ(DEMUX) 102 加算器 103 オペアンプReference Signs List 1 comparator 2 reference voltage generator 3 variable delay unit 4 discriminator 15 waveform shaping circuit 18, 18-1, 18-2, 18-3, 18-4 DC average value detector 20 control circuit 22 first memory 23 peculiar Point detecting means 24 First delay amount setting means 100, 101 Demultiplexer (DEMUX) 102 Adder 103 Operational amplifier
【手続補正書】[Procedure amendment]
【提出日】平成10年9月29日[Submission date] September 29, 1998
【手続補正1】[Procedure amendment 1]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図1[Correction target item name] Fig. 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図1】 ─────────────────────────────────────────────────────
FIG. ────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成11年3月5日[Submission date] March 5, 1999
【手続補正1】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正2】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0021[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【0021】したがって、本発明の位相調整回路は、図
1の基本構成図に示すように、入力データ信号を参照電
圧と比較し波形整形して出力する波形整形回路15と、
前記参照電圧を変化させるための参照電圧発生器2と、
入力クロック信号を受けて遅延させる可変遅延器3と、
前記波形整形回路から出力されたデータ信号を前記可変
遅延器から出力されたクロック信号のタイミングで符号
判定して出力する識別器4と、該識別器で符号判定され
た前記波形整形回路からのデータ信号を、前記可変遅延
器からのクロック信号に同期して1/Nの周波数のN個
のデータ信号にデマルチプレクスするデマルチプレクサ
100と、該デマルチプレクサのN個の出力データ信号
のうちの少なくとも一個のデータ信号の直流平均値を検
出する直流平均値検出器18と、該直流平均値検出器の
出力を受けて前記可変遅延器の遅延量を、前記識別器が
データ信号の2値レベルが最も安定しているタイミング
で符号判定するよう変化させる制御回路20とを備えて
いる。Therefore, as shown in the basic configuration diagram of FIG. 1, the phase adjusting circuit of the present invention comprises a waveform shaping circuit 15 for comparing an input data signal with a reference voltage and shaping and outputting the waveform.
A reference voltage generator 2 for changing the reference voltage;
A variable delay device 3 for receiving and delaying an input clock signal;
A discriminator 4 for sign-determining and outputting the data signal output from the waveform shaping circuit at the timing of the clock signal output from the variable delay unit, and data from the waveform shaping circuit whose sign is determined by the discriminator Signal with the variable delay
A demultiplexer 100 for demultiplexing into N data signals having a frequency of 1 / N in synchronism with a clock signal from a demultiplexer, and a DC signal of at least one of the N output data signals of the demultiplexer. a DC average value detector 18 for detecting an average value, the delay amount of the variable delay unit in response to an output of the DC mean value detector, said discriminator
Timing when the binary level of the data signal is most stable
And a control circuit 20 that changes the code so as to determine the sign .
Claims (2)
整形して出力する波形整形回路(15)と、 前記参照電圧を変化させるための参照電圧発生器(2)
と、 入力クロック信号を受けて遅延させる可変遅延器(3)
と、 前記波形整形回路から出力されたデータ信号を前記可変
遅延器から出力されたクロック信号のタイミングで符号
判定して出力する識別器(4)と、 該識別器で符号判定された前記波形整形回路からのデー
タ信号を1/Nの周波数のN個のデータ信号にデマルチ
プレクスするデマルチプレクサ(100)と、 該デマルチプレクサのN個の出力データ信号のうちの少
なくとも一個のデータ信号の直流平均値を検出する直流
平均値検出器(18)と、 該直流平均値検出器の出力を受けて前記可変遅延器の遅
延量を変化させる制御回路(20)とを備え、 前記参照電圧を変化させることと、前記直流平均値検出
器からの出力に基づいて入力クロック信号を遅延させる
こととによって、入力データ信号と入力クロック信号と
の相対的な位相を調整するようにしたことを特徴とする
位相調整回路。1. A waveform shaping circuit (15) for comparing an input data signal with a reference voltage and shaping and outputting a waveform, and a reference voltage generator (2) for changing the reference voltage
And a variable delay device (3) for receiving and delaying an input clock signal
A discriminator (4) for sign-determining and outputting the data signal output from the waveform shaping circuit at the timing of the clock signal output from the variable delay unit; and the waveform shaping determined for the sign by the discriminator. A demultiplexer (100) for demultiplexing a data signal from the circuit into N data signals having a frequency of 1 / N; and a DC average of at least one of the N output data signals of the demultiplexer. A DC average value detector (18) for detecting a value, and a control circuit (20) for receiving an output of the DC average value detector and changing a delay amount of the variable delay device, and changing the reference voltage. Adjusting the relative phase between the input data signal and the input clock signal by delaying the input clock signal based on the output from the DC average value detector. Phase adjustment circuit, characterized in that the the to.
整形して出力する波形整形回路(15)と、 前記参照電圧を変化させるための参照電圧発生器(2)
と、 入力クロック信号を受けて遅延させる可変遅延器(3)
と、 前記波形整形回路から出力されたデータ信号を前記可変
遅延器から出力されたクロック信号のタイミングで符号
判定して出力する識別器(4)と、 該識別器で符号判定された前記波形整形回路からのデー
タ信号を1/Nの周波数のN個のデータ信号にデマルチ
プレクスするデマルチプレクサ(100)と、 該デマルチプレクサのN個の出力データ信号の直流平均
値を検出するN個の直流平均値検出器(18−1,18
−2,…)と、 これらN個の直流平均値検出器の出力を加算する加算器
(102)と、 該加算器の出力を受けて前記可変遅延器の遅延量を変化
させる制御回路(20)とを備え、 前記参照電圧を変化させることと、前記N個の直流平均
値検出器からの出力に基づいて入力クロック信号を遅延
させることとによって、入力データ信号と入力クロック
信号との相対的な位相を調整するようにしたことを特徴
とする位相調整回路。2. A waveform shaping circuit (15) for comparing an input data signal with a reference voltage and shaping and outputting a waveform, and a reference voltage generator (2) for changing the reference voltage.
And a variable delay device (3) for receiving and delaying an input clock signal
A discriminator (4) for sign-determining and outputting the data signal output from the waveform shaping circuit at the timing of the clock signal output from the variable delay unit; and the waveform shaping determined for the sign by the discriminator. A demultiplexer (100) for demultiplexing a data signal from the circuit into N data signals having a frequency of 1 / N; and N DC signals for detecting a DC average value of N output data signals of the demultiplexer. Average value detector (18-1, 18)
,...), And an adder (102) for adding the outputs of the N DC average value detectors; and a control circuit (20) for receiving the output of the adder and changing the delay amount of the variable delay unit. ), By changing the reference voltage, and by delaying the input clock signal based on the output from the N DC average value detectors, the relative relationship between the input data signal and the input clock signal is increased. A phase adjustment circuit for adjusting a phase.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10086530A JP2961101B1 (en) | 1998-03-31 | 1998-03-31 | Phase adjustment circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10086530A JP2961101B1 (en) | 1998-03-31 | 1998-03-31 | Phase adjustment circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2961101B1 JP2961101B1 (en) | 1999-10-12 |
JPH11284610A true JPH11284610A (en) | 1999-10-15 |
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1998
- 1998-03-31 JP JP10086530A patent/JP2961101B1/en not_active Expired - Fee Related
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Publication number | Publication date |
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