JPH11282767A - Data processor and fault recovery method therefor - Google Patents
Data processor and fault recovery method thereforInfo
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- JPH11282767A JPH11282767A JP10083761A JP8376198A JPH11282767A JP H11282767 A JPH11282767 A JP H11282767A JP 10083761 A JP10083761 A JP 10083761A JP 8376198 A JP8376198 A JP 8376198A JP H11282767 A JPH11282767 A JP H11282767A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、24時間連続運転
される伝送装置等のデータ処理装置およびその障害回復
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing apparatus such as a transmission apparatus that operates continuously for 24 hours and a method for recovering from a failure.
【0002】[0002]
【従来の技術】産業用伝送装置の中には、データの欠落
が生じないよう24時間連続運転による運用形態をとる
ものがある。このような24時間連続運用の伝送装置で
は、いかなる事情においてもシステムの電源を落して運
用を停止することは避けなければならない。2. Description of the Related Art Some industrial transmission apparatuses operate in a continuous operation for 24 hours so that data is not lost. In such a transmission device operating continuously for 24 hours, it is necessary to avoid shutting down the system by turning off the power supply of the system under any circumstances.
【0003】このような無停止伝送装置において、CP
Uやメモリ等が実装されたCPU基板には、周辺機器と
の間でデータを入出力する通信用、ディジタル入出力
用、アナログ入出力用の各種の入出力基板がバスライン
を介して接続され、このバスラインを通じてCPU基板
との間で相互にデータを入出力するように構成されてい
る。In such a non-stop transmission device, the CP
Various input / output boards for communication for inputting / outputting data to / from peripheral devices, digital input / output, and analog input / output are connected to the CPU board on which the U and the memory are mounted via bus lines. It is configured to mutually input and output data with the CPU board through this bus line.
【0004】このような無停止伝送装置では、システム
起動時に、各入出力基板に関する構成情報(入出力基板
の種類やアクセスの方法を定義する情報など)を、CP
U基板に実装されたRAM等の記憶部に記憶し、この記
憶された構成情報に基づいてシステムを動作させてい
る。すなわち、CPUは、構成情報を参照しつつ、目的
の入出力基板への定期的なアクセスタイミングを生成
し、このアクセスタイミングに従って各入出力基板との
間でデータを入出力する。[0004] In such a non-stop transmission device, at the time of system startup, configuration information on each input / output board (such as information defining the type of the input / output board and the access method) is stored in the CP.
The information is stored in a storage unit such as a RAM mounted on the U board, and the system is operated based on the stored configuration information. That is, the CPU generates periodic access timing to the target input / output board while referring to the configuration information, and inputs / outputs data to / from each input / output board according to the access timing.
【0005】ところで、このような無停止伝送装置にお
いて、システムの運用中にある入出力基板が保守・交換
等のため抜き取られた場合、システムが参照する実装基
板の構成情報と実際の基板実装状態との食い違いによ
り、その抜き取られた入出力基板へのアクセスに対する
応答が戻らず、タイムアウトによるバスエラーが発生す
る。そこで、入出力基板からCPUに割込み信号を送
り、CPUがこの割込み信号によって実装されているこ
とが確認できた入出力基板に対してデータの入出力を行
う方式が採られている。In such a non-stop transmission device, when an input / output board during operation of the system is removed for maintenance or replacement, the configuration information of the mounting board referenced by the system and the actual board mounting state Therefore, no response is returned to the access to the extracted input / output board, and a bus error occurs due to a timeout. Therefore, a method is used in which an interrupt signal is sent from the input / output board to the CPU, and data is input / output to / from the input / output board that has been confirmed to be mounted by the interrupt signal.
【0006】しかしながら、この方式によっても、CP
Uが入出力基板の実装を確認してからその基板へのアク
セスを開始するまでの間にその入出力基板が抜き取られ
た場合は同様にバスエラーが発生してしまう。このよう
にバスエラーが発生した場合、一旦システムを停止さ
せ、障害の要因を取り除いた後、システムを再起動させ
ることによって障害を回復する必要がある。このため、
伝送装置の完全な無停止化は実現困難とされていた。However, even with this method, the CP
If the I / O board is removed before U starts to access the board after confirming the mounting of the I / O board, a bus error similarly occurs. When a bus error occurs in this way, it is necessary to stop the system once, remove the cause of the failure, and then restart the system to recover from the failure. For this reason,
It has been considered difficult to completely stop the transmission device.
【0007】[0007]
【発明が解決しようとする課題】このように、24時間
完全に無停止で運用することを目的とする伝送装置等の
データ処理装置においては、システム運用中での入出力
基板の挿脱作業によってバスエラーが発生し、そのバス
エラーからの回復のため、システムを一旦停止させてか
ら再起動させる必要がある。このため、完全な無停止運
転を実現することが困難であった。As described above, in a data processing apparatus such as a transmission apparatus which is intended to operate completely without interruption for 24 hours, the insertion / removal work of the input / output board during the system operation is performed. When a bus error occurs, it is necessary to temporarily stop and restart the system in order to recover from the bus error. Therefore, it has been difficult to realize complete non-stop operation.
【0008】本発明はこのような課題を解決するための
もので、システム運用を停止させることなく、入出力基
板の抜き取りに伴って発生したバスライン障害からの回
復を行うことのできるデータ処理装置およびその障害回
復方法の提供を目的としている。The present invention has been made to solve such a problem, and a data processing apparatus capable of recovering from a bus line failure caused by removal of an input / output board without stopping system operation. And a method for recovering from the failure.
【0009】[0009]
【課題を解決するための手段】上記した目的を達成する
ために、本発明のデータ処理装置は、少なくとも中央処
理装置が搭載されたメイン基板と、周辺機器との入出力
を行う複数の入出力基板と、前記メイン基板と前記各入
出力基板との間でデータを転送するバスラインとを備
え、前記中央処理装置は、実装されている前記入出力基
板に関する構成情報に基づいて前記入出力基板とのデー
タの入出力を行うデータ処理装置において、前記バスラ
インの障害が発生したとき、割込み処理によって、前記
各入出力基板の実装の有無をそれぞれ確認し、実装され
ていない入出力基板に関する構成情報を全体から削除す
る手段を有することを特徴とする。In order to achieve the above object, a data processing apparatus according to the present invention comprises at least a main board on which a central processing unit is mounted, and a plurality of input / output terminals for inputting / outputting peripheral devices. A board, and a bus line for transferring data between the main board and each of the input / output boards, wherein the central processing unit is configured to control the input / output board based on configuration information regarding the mounted input / output boards. In a data processing device for inputting and outputting data, when a failure occurs in the bus line, the presence / absence of each of the input / output boards is checked by interrupt processing, and a configuration relating to the input / output boards not mounted is provided. It is characterized by having means for deleting information from the whole.
【0010】本発明では、入出力基板の抜き取り等によ
りバスラインの障害が発生したとき、割込み処理によっ
て、個々の入出力基板の実装の有無を確認し、その確認
結果に基づいて、実装されていない入出力基板に関する
構成情報を全体から削除することによって、システムを
再起動させて各入出力基板に関する構成情報を再構築す
ることなくバスラインの障害回復を行うことができ、2
4時間連続運用を目的とするデータ処理装置の信頼性の
向上を図ることができる。According to the present invention, when a failure occurs in a bus line due to removal of an input / output board or the like, the presence or absence of mounting of the individual input / output boards is confirmed by interrupt processing, and mounting is performed based on the confirmation result. By deleting the configuration information relating to the non-existent I / O boards from the entire system, it is possible to recover the bus line without restarting the system and reconstructing the configuration information relating to each I / O board.
It is possible to improve the reliability of the data processing device for continuous operation for four hours.
【0011】[0011]
【発明の実施の形態】以下、本発明の干渉除去受信機の
実施形態を図面を参照しつつ説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of an interference cancellation receiver according to the present invention.
【0012】図1は本発明の実施形態である24時間無
停止による連続運用を目的とした伝送装置の構成を示す
図である。FIG. 1 is a diagram showing a configuration of a transmission apparatus according to an embodiment of the present invention for continuous operation without interruption for 24 hours.
【0013】同図に示すように、この伝送装置は、CP
Uやメモリ等が実装されたCPU基板1と、このCPU
基板1とバスライン2および割込み信号ライン3を介し
て接続された各種の入出力基板、例えば、通信インター
フェース基板4,5、ディジタル入出力基板6,アナロ
グ入出力基板7等から構成されている。As shown in FIG. 1, this transmission device has a CP
CPU board 1 on which U, memory, etc. are mounted, and this CPU
It comprises various input / output boards connected to the board 1 via a bus line 2 and an interrupt signal line 3, for example, communication interface boards 4 and 5, a digital input / output board 6, an analog input / output board 7, and the like.
【0014】CPU基板1と各入出力基板4,5,6,
7との間のデータ伝送はバスライン2を用いて行われ
る。また、CPUは割込み信号ライン3を介して個々の
入出力基板4,5,6,7から個々に送られる割込み信
号に基づいて入出力基板の実装の有無を確認し、実装さ
れていることを確認した入出力基板に対してデータの入
出力を行う。The CPU board 1 and the input / output boards 4, 5, 6,
7 is performed using the bus line 2. Further, the CPU checks whether or not the input / output board is mounted on the basis of the interrupt signals individually sent from the individual input / output boards 4, 5, 6, 7 via the interrupt signal line 3, and confirms that the input / output board is mounted. Input / output data to / from the confirmed input / output board.
【0015】この伝送装置では、システム起動時に、各
入出力基板4,5,6,7に関する情報(たとえば基板
の種類、アクセスの方法を定義する情報など)を、CP
U基板1に実装されたRAM等の記憶部に構成情報とし
て記憶し、この構成情報に基づいてシステムを動作させ
る。すなわち、図2に示すように、CPUは、構成情報
に基づいて各入出力基板4,5,6,7に対する定期的
なアクセスタイミングを生成し、このアクセスタイミン
グに従い、構成情報上に定義されかつ各入出力基板4,
5,6,7からの割込み信号により実装されていること
が確認できた入出力基板をアクセスしてこの入出力基板
との間でデータを入出力する。In this transmission device, when the system is started, information on each of the input / output boards 4, 5, 6, and 7 (for example, information defining the type of the board and the access method) is transmitted to the CP.
The configuration information is stored in a storage unit such as a RAM mounted on the U board 1, and the system is operated based on the configuration information. That is, as shown in FIG. 2, the CPU generates periodic access timings for each of the input / output boards 4, 5, 6, and 7 based on the configuration information. Each input / output board 4,
The input / output board, which has been confirmed to be mounted by the interrupt signals from 5, 6, and 7, is accessed to input and output data to and from the input / output board.
【0016】次に、本実施形態の伝送装置において、入
出力基板の抜き取り等によるバスエラー、特にCPUが
ある入出力基板へのアクセスを開始してからその応答が
帰ってくるまでの間にバスライン2の障害が発生した場
合の障害回復動作を図3のフローチャートを参照して説
明する。Next, in the transmission apparatus of the present embodiment, a bus error due to the removal of the input / output board, particularly, the bus error between the time when the CPU starts accessing the certain input / output board and the time when the response is returned. The failure recovery operation when a failure occurs in line 2 will be described with reference to the flowchart in FIG.
【0017】バスライン2の障害が発生し(ステップ3
1)、CPUのバスエラー信号がアサートされると、C
PUは障害要因の特定のための第2の割込み信号を生成
し(ステップ32)、この第2の割込み信号を割込み信
号ライン3を通じて各入出力基板4,5,6,7に送る
(ステップ33)。CPUは、この割込み信号の送達に
対する各入出力基板4,5,6,7から応答の有無を確
認し、この応答の戻らない入出力基板のアクセスアドレ
スをバスエラーの発生要因として特定する(ステップ3
4)。A failure of the bus line 2 occurs (step 3).
1) When the CPU bus error signal is asserted, C
The PU generates a second interrupt signal for specifying the cause of the fault (step 32), and sends the second interrupt signal to each of the input / output boards 4, 5, 6, and 7 via the interrupt signal line 3 (step 33). ). The CPU confirms whether or not there is a response from each of the input / output boards 4, 5, 6, and 7 in response to the transmission of the interrupt signal, and specifies the access address of the input / output board to which this response does not return as a cause of the bus error (step 3
4).
【0018】続いてCPUは、バスエラーの発生要因と
して特定された入出力基板のアクセスアドレスから該当
する入出力基板に関する不要な構成情報を記憶部から削
除する(ステップ35)。これで割込み処理が終了とな
り、この割込み処理の終了とともに、CPUは更新され
た構成情報に基づいて入出力基板へのアクセスを再開す
る(ステップ36)。Subsequently, the CPU deletes unnecessary configuration information related to the input / output board from the storage unit from the access address of the input / output board specified as the cause of the bus error (step 35). This completes the interrupt processing, and upon completion of the interrupt processing, the CPU resumes access to the input / output board based on the updated configuration information (step 36).
【0019】このように本実施形態では、バスエラーの
発生時に、割込み処理にて、その障害の要因となった入
出力基板を特定し、その入出力基板に関する構成情報を
未定義化するために元の全体の構成情報から削除するこ
とによって、システムを再起動させて入出力基板に関す
る構成情報を再構築することなくシステムの運用を再開
することができ、24時間無停止による連続運用を目的
とする伝送装置の信頼性を向上させることができる。As described above, in the present embodiment, when a bus error occurs, the input / output board which caused the failure is specified by the interrupt processing, and the configuration information relating to the input / output board is undefined. By deleting from the original overall configuration information, the system can be restarted without restarting the system and reconstructing the configuration information on the I / O board. The reliability of the transmission device can be improved.
【0020】なお、以上は、本発明を伝送装置に適用し
た実施形態であるが、本発明は、データ伝送のための装
置のみならず、その他のさまざまなデータ処理装置たと
えばパーソナルコンピュータ等のデータ処理装置にも適
用できることは言うまでもない。Although the above is an embodiment in which the present invention is applied to a transmission apparatus, the present invention is not limited to a data transmission apparatus, but may be any other data processing apparatus such as a personal computer. It goes without saying that the present invention can be applied to an apparatus.
【0021】[0021]
【発明の効果】以上説明したように本発明によれば、入
出力基板の抜き取り等によりバスラインの障害が発生し
たとき、割込み処理によって、個々の入出力基板の実装
の有無を確認し、その確認結果に基づいて、実装されて
いない入出力基板に関する構成情報を全体から削除する
ことによって、システムを再起動させて各入出力基板に
関する構成情報を再構築することなくバスラインの障害
回復を行うことができ、24時間連続運用を目的とする
データ処理装置の信頼性の向上を図ることができる。As described above, according to the present invention, when a bus line failure occurs due to removal of an input / output board or the like, whether or not each input / output board is mounted is confirmed by interrupt processing. Based on the confirmation result, the configuration information on the unmounted I / O boards is deleted from the whole, so that the system is restarted and the failure recovery of the bus line is performed without reconstructing the configuration information on each I / O board. Therefore, it is possible to improve the reliability of the data processing device intended for continuous operation for 24 hours.
【図1】本発明の実施形態である24時間無停止の運用
を目的とする伝送装置の構成を示す図である。FIG. 1 is a diagram illustrating a configuration of a transmission apparatus according to an embodiment of the present invention for non-stop operation for 24 hours.
【図2】図1の伝送装置における入出力基板へのアクセ
スの手順を示すフローチャートである。FIG. 2 is a flowchart illustrating a procedure of accessing an input / output board in the transmission device of FIG. 1;
【図3】図1の伝送装置におけるバスライン障害からの
回復手順輪を示すフローチャートである。FIG. 3 is a flowchart illustrating a procedure for recovering from a bus line failure in the transmission apparatus of FIG. 1;
1 CPU基板 2 バスライン 3 割込み信号ライン 4,5 通信インターフェース基板 6 ディジタル入出力基板 7 アナログ入出力基板 DESCRIPTION OF SYMBOLS 1 CPU board 2 Bus line 3 Interrupt signal line 4, 5 Communication interface board 6 Digital input / output board 7 Analog input / output board
Claims (2)
イン基板と、周辺機器との入出力を行う複数の入出力基
板と、前記メイン基板と前記各入出力基板との間でデー
タを転送するバスラインとを備え、前記中央処理装置
は、実装されている前記入出力基板に関する構成情報に
基づいて前記各入出力基板とのデータの入出力を行うデ
ータ処理装置において、 前記バスラインの障害が発生したとき、割込み処理によ
って、前記各入出力基板の実装の有無をそれぞれ確認
し、実装されていない入出力基板に関する構成情報を全
体から削除する手段を有することを特徴とするデータ処
理装置。1. A main board on which at least a central processing unit is mounted; a plurality of input / output boards for inputting / outputting to / from peripheral devices; and a bus for transferring data between the main board and each of the input / output boards. Wherein the central processing unit is configured to input / output data to / from each of the input / output boards based on configuration information regarding the mounted input / output boards. The data processing device further comprises means for confirming whether or not each of the input / output boards is mounted by interrupt processing, and deleting the configuration information relating to the unmounted input / output boards from the whole.
イン基板と、周辺機器との入出力を行う複数の入出力基
板と、前記メイン基板と前記各入出力基板との間でデー
タを転送するバスラインとを備え、前記中央処理装置
は、実装されている前記各入出力基板に関する構成情報
に基づいて前記各入出力基板とのデータの入出力を行う
データ処理装置の障害回復方法において、 前記バスラインの障害が発生したとき、割込み処理によ
って、前記各入出力基板の実装の有無をそれぞれ確認
し、実装されていない入出力基板に関する構成情報を全
体から削除することにより前記バスラインの障害を回復
することを特徴とするデータ処理装置の障害回復方法。2. A main board on which at least a central processing unit is mounted; a plurality of input / output boards for inputting / outputting with peripheral devices; and a bus for transferring data between the main board and each of the input / output boards. A central processing unit, wherein the central processing unit is configured to perform input / output of data with respect to each of the input / output boards based on configuration information regarding the mounted input / output boards. When a line failure occurs, the presence / absence of each of the I / O boards is confirmed by interrupt processing, and the bus line failure is recovered by deleting the configuration information relating to the unmounted I / O boards from the whole. Recovery method for a data processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10083761A JPH11282767A (en) | 1998-03-30 | 1998-03-30 | Data processor and fault recovery method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10083761A JPH11282767A (en) | 1998-03-30 | 1998-03-30 | Data processor and fault recovery method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11282767A true JPH11282767A (en) | 1999-10-15 |
Family
ID=13811569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10083761A Pending JPH11282767A (en) | 1998-03-30 | 1998-03-30 | Data processor and fault recovery method therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11282767A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001063424A1 (en) * | 2000-02-24 | 2001-08-30 | Fujitsu Limited | Input/output controller, device identification method, and input/output control method |
JP2003085005A (en) * | 2001-09-14 | 2003-03-20 | Nec Corp | Computer system configuration automatic changing system |
-
1998
- 1998-03-30 JP JP10083761A patent/JPH11282767A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4953541B2 (en) * | 2000-02-24 | 2012-06-13 | 富士通株式会社 | I / O control device, device identification method, and storage system |
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