JPH11282674A - プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ＶＬＩＷ方式のような静的な並列スケジュー
リングを前提としたプロセッサにおいて、コードサイズ
の削減を図る。また、可変長命令方式におけるハードウ
ェア複雑化の問題点を克服し、性能向上とコード効率向
上の両立を図る。 【解決手段】 命令構成要素内にフォーマット情報を持
ち、それを参照することによりいくつの命令構成要素を
連結して一つの命令を構成するのかを決定する。ハード
ウェア簡単化のため、命令構成要素内のフォーマット情
報を参照することにより、後続する命令構成要素の命令
としての解読を無効化する機構を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサに関
し、特に並列処理による実行サイクル数の削減とコード
効率の向上を図る技術に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサ応用製品の高
機能化及び高速化に伴い、高い処理性能を持つマイクロ
プロセッサ（以下、単に「プロセッサ」という。）が望
まれている。そして、これを実現する技術の１つとして
１サイクルに複数の命令を同時に実行するものがあり、
ＶＬＩＷ（Very Long Instruction Word）方式のプロセ
ッサもその技術の１つである。

【０００３】このＶＬＩＷ方式のプロセッサは、実行コ
ード生成時にコンパイラ等により静的に命令間の依存関
係を解析し、命令コードの移動を行って実行効率の良い
命令ストリームを生成するものである。この方式は、動
的に命令間の依存関係を解析するスーパースカラ方式の
プロセッサと比べてハードウェアを簡略化でき、このた
め動作周波数を上げやすいという長所を有する。

【０００４】しかし、ＶＬＩＷ方式では、一般に命令を
固定長として取り扱うため、次のような問題がある。

【０００５】すなわち、長い定数を扱う命令の指定には
多くのビット数を必要とするが、レジスタ間演算命令の
指定にはそれほど多くのビット数を必要としない等、命
令毎に指定に必要なビット数にばらつきがある。ところ
が、ＶＬＩＷ方式では命令を固定長として取り扱うた
め、短いビット数しか必要としない命令を指定するのに
必要以上のビット数を用いざるを得ず、コードサイズが
大きくなってしまう。

【０００６】そして、この問題を解決する１つの手段と
して、命令長を可変とすることが考えられる。

【０００７】図１３は、１つの命令が１個または２個の
命令構成要素（ここでは「ユニット」と呼ぶ）にて構成
され、３つの命令を同時実行可能なプロセッサの命令レ
ジスタ周辺の構成を示すブロック図である。同図におい
て、破線は制御信号を表している。図１３においてユニ
ットキュー５０は、ユニットの並びであり、命令メモリ
等から供給された順にユニットを命令レジスタに転送し
ていく。

【０００８】この構成では、命令レジスタＡ５２ａと命
令レジスタＢ５２ｂ、命令レジスタＣ５２ｃと命令レジ
スタＤ５２ｄ、命令レジスタＥ５２ｅと命令レジスタＦ
５２ｆがそれぞれ対になっており、命令は常に命令レジ
スタＡ５２ａ、命令レジスタＣ５２ｃ又は命令レジスタ
Ｅ５２ｅの３つのレジスタのいずれかを先頭として命令
レジスタに格納され、２つのユニットを連結して１つの
命令を構成する場合にのみ、対となっているもう一方の
命令レジスタにユニットが転送される。したがって、命
令レジスタＡ５２ａに転送されたユニットがそのユニッ
ト単体で命令を構成する場合には、命令レジスタＢ５２
ｂにはユニットが転送されないことになる。

【０００９】図１３を見るとわかるように、この構成で
はユニットキュー５０の各ユニットがいずれの命令レジ
スタに転送されるのかが一意に決まっていない。また、
各命令レジスタへ転送されるユニットがユニットキュー
５０のいずれのユニットなのかが一意に決まっていな
い。そこで、セレクタ５１ａ〜５１ｄを制御して転送す
るユニットを選択することになる。さらに、これらのセ
レクタの制御は全体を一度に決定することができず、ま
ずセレクタ５１ａ、セレクタ５１ｂの制御が決定され、
命令レジスタＣへ転送されるユニットが決定してから、
このユニット内の命令長に関する情報を参照して、図中
破線で示すようにセレクタ５１ｃ、セレクタ５１ｄの制
御を決定する。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のプロセッサでは、ユニットキューから命令レジスタ
への転送の際の遅延が大幅に大きくなるという問題点が
あった。これは、先行する命令レジスタに転送されたユ
ニット内の命令長に関する情報を参照しなければ、当該
命令レジスタに関するセレクタの制御を決定できないか
らである。また、並列度が増すに従って、転送すべき命
令レジスタの数が増加するので、この遅延はさらに大き
くなっていく。

【００１１】一方、ユニットキュー内のユニットと命令
レジスタとの対応を一対一とし、図１３に示したプロセ
ッサで問題となっていたユニットキューから命令レジス
タへの転送におけるセレクタによる遅延の問題を解消す
る技術として、図１４に示すものがある。このプロセッ
サでは、命令を構成する可能性のある全てのユニットの
組み合わせについてデコードしておき、先行する命令デ
コーダから出力される命令長の情報によって、デコード
結果を選択して使用する。具体的には、図中破線で示す
ように、第１命令デコーダ５３ｄが出力する情報により
セレクタ５１ｅの制御を決定し、上記情報と第２命令デ
コーダ５３ｅまたは第３命令デコーダ５３ｆが出力する
情報によりセレクタ５１ｆの制御を決定する。

【００１２】ところが、３つの命令を同時実行するため
に、２ユニット長の命令を解読するデコーダを５つも必
要とし、ハードウェアが非常に大きくなるという問題点
がある。

【００１３】そこで、本発明はかかる問題点を鑑みてな
されたものであり、命令レベルの並列実行に際して、ハ
ードウェア複雑化の問題を克服しつつ、性能向上とコー
ド効率向上を両立するプロセッサを提供することを目的
とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載のプロセッサは、一語が複数でかつ所定
数の語素からなる複合命令を実行するＶＬＩＷ方式のプ
ロセッサであって、実行の単位となる単位命令が一また
は複数の前記語素から構成され、かつ前記単位命令を構
成する前記語素の数が少なくとも二通りあることを特徴
とする。

【００１５】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができ、コードサイズを削減することができ
る。

【００１６】ここで請求項２記載のプロセッサは、請求
項１記載のプロセッサにおいて、前記単位命令を構成す
る前記語素の数に関する語数情報が、前記単位命令内に
明示的に含まれることを特徴とする。

【００１７】これによって、命令の発行制御部におい
て、命令長を特定することが容易になり、命令発行制御
を行うハードウェアを単純化することができる。

【００１８】また上記目的を達成するために請求項３記
載のプロセッサは、一語が複数の語素からなる複合命令
を実行し、実行の単位となる単位命令が一または複数の
前記語素から構成され、かつ前記単位命令を構成する前
記語素の数が少なくとも二通りあるプロセッサであっ
て、記憶装置から前記複合命令を読み出す複合命令読み
出し手段と、前記複合命令読み出し手段により読み出さ
れた前記複合命令中の前記語素から、いずれかの前記語
素内に含まれる前記単位命令を構成する前記語素の数に
関する語数情報に基づいて、前記単位命令を組み立てて
解読する解読手段とを備えることを特徴とする。

【００１９】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができ、コードサイズを削減することができ
る。

【００２０】また請求項４記載のプロセッサは、請求項
３記載のプロセッサにおいて、前記解読手段は、前記語
素の一定数ごとに区切られた前記複合命令をそれぞれ解
読する複数の単位解読手段と、前記語数情報に基づいて
前記単位解読手段のいくつかの解読を無効化する解読制
御手段とから構成されることを特徴とする。

【００２１】これによって、命令の発行部のハードウェ
アを単純化することができ、命令長を可変とすることに
よりハードウェアが複雑になり、遅延が増大して性能が
低下するという問題点を克服している。

【００２２】また請求項５記載のプロセッサは、請求項
４記載のプロセッサにおいて、前記解読制御手段は、前
記語数情報に基づいて、命令中のオペレーションに関す
る記述を解読していない前記単位解読手段に対して前記
無効化を行うことを特徴とする。

【００２３】これによって、命令の発行部のハードウェ
アを単純化することができ、命令長を可変とすることに
よりハードウェアが複雑になり、遅延が増大して性能が
低下する、という問題点を克服している。

【００２４】さらに請求項６記載のプロセッサは、請求
項５記載のプロセッサにおいて、前記一定数は、前記単
位命令を構成する前記語素の最小の数であることを特徴
とする。

【００２５】また請求項７記載のプロセッサは、請求項
３から請求項６のいずれか１項に記載のプロセッサにお
いて、一語が複数でかつ所定数の語素からなる複合命令
を実行するＶＬＩＷ方式のプロセッサであって、さら
に、前記複合命令が一語に含み得る前記単位命令の数に
等しい数の、前記単位命令を実行する実行手段を備える
ことを特徴とする。

【００２６】また請求項８記載のプロセッサは、請求項
１から請求項７のいずれか１項に記載のプロセッサにお
いて、前記単位命令は、第１の数の前記語素から構成さ
れる単位命令と、前記第１の数より大きい第２の数の前
記語素から構成される単位命令とがあり、前記第２の数
の前記語素から構成される単位命令の内にあって、前記
第１の数の前記語素から構成される単位命令に相当する
部分からはみ出す部分の語素には、命令中の数値に関す
る記述のみが配置されることを特徴とする。

【００２７】これによって、命令解読器の入力ビット幅
を短くすることができ、ハードウェアを単純化すること
ができる。

【００２８】さらに請求項９記載のプロセッサは、請求
項１または請求項２記載のプロセッサにおいて、前記複
合命令中の前記単位命令と該単位命令に後続する単位命
令とが並列に実行できるか否かを示す並列実行情報が、
前記複合命令内に明示的に含まれることを特徴とする。

【００２９】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができると共に、一般のＶＬＩＷなどで並列実
行可能な命令が存在しない場合に挿入される無動作命令
の挿入が不要となり、コードサイズを削減することがで
きる。

【００３０】また請求項１０記載のプロセッサは、請求
項９記載のプロセッサにおいて、前記並列実行情報が、
並列に実行できる前記単位命令の群と後続する前記群と
の境界に関する情報であることを特徴とする。

【００３１】さらに請求項１１記載のプロセッサは、請
求項９または請求項１０記載のプロセッサにおいて、記
憶装置から前記複合命令を読み出す複合命令読み出し手
段と、前記複合命令読み出し手段により読み出された前
記複合命令中の前記語素から、前記語数情報と前記並列
実行情報とに基づいて前記命令単位を組み立てて解読す
る解読手段とを備えることを特徴とする。

【００３２】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができると共に、一般のＶＬＩＷなどで並列実
行可能な命令が存在しない場合に挿入される無動作命令
の挿入が不要となり、コードサイズを削減することがで
きる。

【００３３】また請求項１２記載のプロセッサは、請求
項１１記載のプロセッサにおいて、前記解読手段は、前
記語素の一定数ごとに区切られた前記複合命令をそれぞ
れ解読する複数の単位解読手段と、前記語数情報と前記
並列実行情報とに基づいて前記単位解読手段のいくつか
の解読を無効化する解読制御手段とから構成されること
を特徴とする。

【００３４】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができると共に、一般のＶＬＩＷなどで並列実
行可能な命令が存在しない場合に挿入される無動作命令
の挿入が不要となり、コードサイズを削減することがで
きる。さらに、命令の発行部のハードウェアを単純化す
ることができ、命令長を可変とすることによりハードウ
ェアが複雑になり、遅延が増大して性能が低下するとい
う問題点を克服している。

【００３５】

【発明の実施の形態】以下、本発明に係るプロセッサの
実施の形態について、図面を用いて詳細に説明する。 （命令フォーマットとアーキテクチャの概要）まず、本
プロセッサが解読実行する命令（特許請求の範囲に記載
する「単位命令」に相当する。）の構造について説明す
る。

【００３６】図１（ａ）〜図１（ｅ）は本プロセッサの
命令フォーマットを示す図である。本プロセッサの各命
令は、２１ビットの命令構成要素（ここでは「ユニッ
ト」と呼ぶ。特許請求の範囲に記載する「語素」に相当
する。）にて構成されており、ユニット１つで構成され
る２１ビット命令とユニット２つで構成される４２ビッ
ト命令の２種類の命令フォーマットが存在する。各命令
がいずれの長さの命令であるかは、１ビットのフォーマ
ット情報１１によって決定される。具体的には、フォー
マット情報１１が“０”の時はそのユニット単体で２１
ビット命令となり、フォーマット情報１１が“１”の時
はそのユニットとそれに後続するユニットとを連結して
４２ビット命令となる。

【００３７】また、各命令には１ビットの並列実行境界
情報１０を持たせてある。この情報は、この命令とそれ
に後続する命令との間に並列実行の境界が存在するか否
かを示すものである。具体的には、並列実行境界情報１
０が“１”の時はその命令と後続命令の間に並列実行の
境界が存在し、並列実行境界情報１０が“０”の時には
並列実行の境界が存在しないことになる。この情報の利
用方法については後で述べる。

【００３８】各命令の命令長からフォーマット情報１１
と並列実行境界情報１０を除いた部分にてオペレーショ
ンを指定する。２１ビット命令では１９ビット、４２ビ
ット命令では４０ビットの長さを使用することができる
ことになる。具体的には、“Ｏｐ１”、“Ｏｐ２”、
“Ｏｐ３”のフィールドでは、オペレーションの種類を
表すオペコードを、“Ｒｓ”のフィールドでは、ソース
オペランドとなるレジスタのレジスタ番号を、“Ｒｄ”
のフィールドでは、デスティネーションオペランドとな
るレジスタのレジスタ番号を指定する。また、“ｉｍｍ
５”及び“ｉｍｍ３２”のフィールドでは、それぞれ５
ビットと３２ビットの演算用定数オペランドを指定す
る。そして、“ｄｉｓｐ１３”及び“ｄｉｓｐ３１”の
フィールドでは、それぞれ１３ビットと３１ビットの変
位（ディスプレースメント）を指定する。

【００３９】３２ビットの定数などの長い定数を扱う転
送命令や演算命令、大きなディスプレースメントを指定
する分岐命令は４２ビット命令で定義され、それらを除
くほとんどの命令は２１ビット命令で定義されている。
なお、図１を見てわかるように、４２ビット命令の構成
要素である２つのユニットのうち、後ろの方のユニット
すなわち２番目のユニットには、長い定数やディスプレ
ースメントの一部のみが配置され、オペコードは配置さ
れない。

【００４０】次に、本プロセッサのアーキテクチャの概
要について説明する。本プロセッサは、静的な並列スケ
ジューリングを前提としたプロセッサであって、命令の
供給と発行の概念は図２のようになる。

【００４１】命令の供給は、同図（ａ）に示すように毎
サイクル６４ビット固定長の命令供給単位（ここでは
「パケット」と呼ぶ。特許請求の範囲に記載する「複合
命令」に相当する。）でユニットを３個ずつ供給する。
ユニット３個分の長さは６３ビットであるが、残りの１
ビットについては使用しない。そして、命令の実行は、
同図（ｂ）に示すように１サイクルで並列実行の境界ま
でのユニット（ここでは「実行単位」と呼ぶ）を同時実
行する。つまり、各サイクルにおいて並列実行境界情報
１０が“１”である命令までの命令を並列実行すること
になる。供給されながら実行されずに残ったユニット
は、命令バッファに蓄積され、次のサイクル以降で実行
の対象となる。

【００４２】つまり、このアーキテクチャでは、固定長
のパケット単位で命令を供給しておき、静的に求めた情
報を元に、各サイクルにおいて並列度に応じた適切な数
のユニットを発行していく、ということになる。この手
法をとることにより、通常の固定長命令のＶＬＩＷ方式
で発生していた無動作命令（ｎｏｐ命令）が全く無くな
り、コードサイズを削減することができる。

【００４３】また、命令内のフォーマット情報１１の値
によって、２つのユニットを１命令として実行する場合
と１つのユニットを１命令として実行する場合がある。
この手法をとることにより、命令の指定に多くのビット
数を必要とする一部の命令に対してのみ長い命令フォー
マットを使用し、他のほとんどの命令については短い命
令フォーマットで指定することができるので、さらにコ
ードサイズを削減することができる。具体例については
後に述べる。 （プロセッサのハードウェア構成）次に、本プロセッサ
のハードウェア構成を説明する。

【００４４】図３は、本発明に係るプロセッサのハード
ウェア構成を示すブロック図である。

【００４５】本プロセッサは、１サイクルに最大３つの
命令を並列実行するプロセッサであり、大きく分けて、
命令供給発行部２０、解読部３０、実行部４０から構成
される。

【００４６】命令供給発行部２０は、図示されていない
外部メモリから命令群を供給し、解読部３０に出力する
ものであり、命令フェッチ部２１、命令バッファ２２及
び命令レジスタ２３からなる。

【００４７】命令フェッチ部２１は、３２ビットのＩＡ
（インストラクションアドレス）バス及び６４ビットの
ＩＤ（インストラクションデータ）バスを通じて図示さ
れていない外部メモリからユニットのブロックをフェッ
チし、内部の命令キャッシュに保持すると共に、ＰＣ部
４２から出力されたアドレスに相当するユニット群を命
令バッファ２２に供給する。

【００４８】命令バッファ２２は、６３ビットのバッフ
ァを２個備えており、命令フェッチ部２１によって供給
されたユニットを蓄積しておくために用いられる。命令
バッファ２２へは、命令フェッチ部２１から６４ビット
単位でパケットが供給される。ここで、パケットの最上
位の１ビットの情報は使用されない。命令バッファ２２
に蓄積されたユニットは、命令レジスタ２３の適切なレ
ジスタに出力される。なお、命令バッファ２２について
は、別の図面においてさらに詳細な構成を示している。

【００４９】命令レジスタ２３は、４個の２１ビットレ
ジスタからなり、命令バッファ２２から送られてきたユ
ニットを保持するためのものである。命令レジスタ２３
周辺については、別の図面においてさらに詳細な構成を
示している。

【００５０】解読部３０は、命令レジスタ２３に保持さ
れた命令を解読し、その解読結果に応じた制御信号を実
行部４０に出力するものであり、大きく分けて、命令発
行制御部３１と命令デコーダ３２からなる。

【００５１】命令発行制御部３１は、命令レジスタ２３
の４個のレジスタに保持されたユニットに対して、ユニ
ット内の並列実行境界情報１０とフォーマット情報１１
を参照することによって、２つのユニットを１つの命令
として扱うように制御したり、並列実行の境界を越えた
ユニットについては、そのユニットの発行を無効化した
りといった発行に関する制御を行う。なお、命令発行制
御部３１については、別の図面においてさらに詳細な動
作説明を行う。

【００５２】命令デコーダ３２は、命令レジスタ２３に
格納された命令群を解読する装置であり、第１命令デコ
ーダ３３、第２命令デコーダ３４及び第３命令デコーダ
３５からなる。これらのデコーダは、基本的に１サイク
ルに１つの命令を解読し、実行部４０に制御信号を与え
る。また、命令内に置かれた定数オペランドについて
は、各命令デコーダから実行部４０のデータバス４８に
転送される。

【００５３】実行部４０は、解読部３０での解読結果に
基づいて、最大３つの命令を並列実行する回路ユニット
であり、実行制御部４１、ＰＣ部４２、レジスタファイ
ル４３、第１演算部４４、第２演算部４５、第３演算部
４６、オペランドアクセス部４７及びデータバス４８、
４９からなる。

【００５４】実行制御部４１は、解読部３０での解読結
果に基づいて実行部４０の各構成要素４２〜４９を制御
する制御回路や配線の総称であり、タイミング制御、動
作許可禁止制御、ステータス管理、割り込み制御等の回
路を有する。

【００５５】ＰＣ（プログラムカウンタ）部４２は、次
に解読実行すべき命令が置かれている図示されていない
外部メモリ上のアドレスを命令供給発行部２０の命令フ
ェッチ部２１に出力する。

【００５６】レジスタファイル４３は、Ｒ０〜Ｒ３１の
３２個の３２ビットレジスタから構成される。これらの
レジスタに格納された値は、第１命令デコーダ３３、第
２命令デコーダ３４及び第３命令デコーダ３５での解読
結果に基づいて、データバス４８を経由して第１演算部
４４、第２演算部４５及び第３演算部４６に転送され、
そこで演算が施され、又はそこを単に通過した後に、デ
ータバス４９を経由してレジスタファイル４３またはオ
ペランドアクセス部４７に送られる。

【００５７】第１演算部４４、第２演算部４５及び第３
演算部４６は、それぞれ２個の３２ビットデータに対し
て算術論理演算を行うＡＬＵや乗算器と、シフト演算を
行うバレルシフタを内部に有し、実行制御部４１による
制御の下で演算を実行する。

【００５８】オペランドアクセス部４７は、レジスタフ
ァイル４３と図示されていない外部メモリとの間でオペ
ランドの転送を行う回路である。具体的には、例えば、
命令内で、オペコードとして“ｌｄ”（ロード）が置か
れていた場合には、外部メモリに置かれていた１ワード
（３２ビット）のデータがオペランドアクセス部４７を
経てレジスタファイル４３の指定されたレジスタにロー
ドされ、また、オペコードとして“ｓｔ”（ストア）が
置かれていた場合には、レジスタファイル４３の指定さ
れたレジスタの格納値が外部メモリにストアされる。

【００５９】上記ＰＣ部４２、レジスタファイル４３、
第１演算部４４、第２演算部４５、第３演算部４６及び
オペランドアクセス部４７は、図示されるように、デー
タバス４８（Ｌ１バス、Ｒ１バス、Ｌ２バス、Ｒ２バ
ス、Ｌ３バス、Ｒ３バス）及びデータバス４９（Ｄ１バ
ス、Ｄ２バス、Ｄ３バス）で接続されている。なお、Ｌ
１バス及びＲ１バスはそれぞれ第１演算部４４の２つの
入力ポートに、Ｌ２バス及びＲ２バスはそれぞれ第２演
算部４５の２つの入力ポートに、Ｌ３バス及びＲ３バス
はそれぞれ第３演算部４６の２つの入力ポートに、Ｄ１
バス、Ｄ２バス及びＤ３バスはそれぞれ第１演算部４
４、第２演算部４５及び第３演算部４６の出力ポートに
接続されている。 （命令バッファの詳細な構成）次に、命令バッファ２２
の詳細な構成を説明する。

【００６０】図４は、命令バッファ２２の詳細な構成を
示すブロック図である。命令バッファ２２は命令バッフ
ァＡ２２１及び命令バッファＢ２２２の２個の６３ビッ
トのバッファからなり、それぞれ３個ずつのユニットを
保持することができる。命令バッファＡ２２１はバッフ
ァＡ０、Ａ１及びＡ２からなり、それぞれ１個ずつのユ
ニットを保持することができる。同様に、命令バッファ
ＢはバッファＢ０、Ｂ１及びＢ２からなる。

【００６１】命令バッファ２２には、命令フェッチ部２
１から６４ビット単位でパケットが供給される。ただ
し、パケットの最上位の１ビットの情報は使用されな
い。この際、命令バッファＡ２２１と命令バッファＢ２
２２にまたがって供給されることはなく、いずれかのバ
ッファに６３ビット単位で供給されることになる。命令
バッファ２２に蓄えられたユニットは供給された順序を
保っており、その順序やいずれのバッファが有効である
かについては命令バッファ制御部２２３により、状態と
して管理されている。

【００６２】命令バッファ制御部２２３は、毎サイクル
バッファ内の有効なユニットを順に命令レジスタ２３に
転送するため、セレクタ２２４ａ〜２２４ｄの制御を行
う。この制御により、命令バッファ２２内の先頭の４つ
のユニットが命令レジスタ２３に転送される。さらに、
命令レジスタ２３に転送したユニットの中でどれだけの
ユニットが発行されずに残ったか、という解読部３０の
命令発行制御部３１からの情報と、命令フェッチ部２１
から転送されてきたユニットの内いずれのユニットが有
効かという情報とを元に、命令バッファ２２の状態の更
新を行う。

【００６３】具体的には、まず命令バッファ２２が空の
状態で、あるパケットの２番目のユニットに分岐した場
合には、命令フェッチ部２１からそのパケットが供給さ
れ、供給されたパケットは命令バッファＡ２２１に転送
される。そのパケットの先頭のユニットは無効なので、
命令バッファ制御部２２３の制御により、命令バッファ
２２の状態としてバッファＡ１及びバッファＡ２のみが
有効な状態となる。

【００６４】次のサイクルで命令バッファ２２から命令
レジスタ２３に転送したユニットが全く発行されず、命
令フェッチ部２１から６４ビットの有効なパケットが供
給された場合には、そのパケットは命令バッファＢ２２
２に転送され、命令バッファ２２の状態は、バッファＡ
１、Ａ２、Ｂ０、Ｂ１及びＢ２が有効な状態となる。

【００６５】さらに、次のサイクルでは、命令バッファ
２２に空きがないので、命令フェッチ部２１からの供給
は受け付けず、命令レジスタ２３へは、順にバッファＡ
１、バッファＡ２、バッファＢ０、バッファＢ１のユニ
ットを転送する。

【００６６】このように、命令バッファ２２に６３ビッ
ト単位で空きがある場合にのみ命令フェッチ部２１から
パケットの供給を行い、供給された順を管理しておき、
各サイクルにおいて、供給された順に先頭の４つのユニ
ットを命令レジスタ２３に転送していく。 （命令レジスタ２３周辺の構成と命令発行制御部３１の
動作）次に、命令レジスタ２３周辺の構成を示し、命令
発行制御部３１の詳細な動作を説明する。

【００６７】図５は、命令レジスタ２３周辺の構成を示
すブロック図である。図中、破線の矢印は制御信号を表
す。

【００６８】命令レジスタ２３は命令レジスタＡ２３
１、命令レジスタＢ２３２、命令レジスタＣ２３３及び
命令レジスタＤ２３４の４個の２１ビットレジスタから
なる。命令レジスタ２３には、命令バッファ２２からユ
ニットが供給されるわけだが、わかりやすくするために
命令バッファ２２から供給されるユニットの並びである
ユニットキュー５０という概念を考える。そして、ここ
では命令レジスタ２３にはユニットキュー５０からユニ
ットが供給されると考える。

【００６９】図５を見るとわかるように、あるユニット
がいずれの命令レジスタ２３に転送されるかどうかは、
ユニットキュー５０での位置（順序）によって一意に決
まる。つまり、ユニット１は命令レジスタＡ２３１へ、
ユニット２は命令レジスタＢ２３２へ転送されることに
なる。これにより、ユニットキュー５０から命令レジス
タ２３への転送を行う際に、図１３の従来例において存
在したようなユニットの選択を行うセレクタが不要とな
り、ハードウェアが単純化されており、遅延も最小限に
抑えられている。

【００７０】図中３３〜３５の各命令デコーダは、２１
ビットのユニットを入力とし、それを解読して、そのユ
ニットが構成する命令の動作に関する制御信号を実行制
御部４１に出力するとともに、ユニット内に配置された
定数オペランドを出力する。図１の命令フォーマットか
らわかるように、４２ビット命令を構成する２つのユニ
ットのうち、２番目のユニットには定数オペランドの一
部しか配置されない。つまり、このユニットにはオペコ
ードが存在しないため、命令デコーダに入力する必要が
ない。そこで、各命令の定数オペランドは、図５に示さ
れるように、命令デコーダが出力したユニット内の定数
と、命令レジスタから無条件に直接転送された定数とを
連結したものということになる。図５の６０〜６２が各
命令の定数オペランドである。

【００７１】また、各命令デコーダには、制御信号とし
て１ビットの無動作命令フラグが入力される。このフラ
グを“１”にセットすると、そのデコーダは出力として
無動作命令を出力する。つまり、無動作命令フラグをセ
ットすることにより、その命令デコーダの命令としての
デコードを無効化することができる。

【００７２】ここで、命令レジスタ２３に格納されたユ
ニットを組み合わせて命令として発行する制御を行う命
令発行制御部３１の動作について説明する。

【００７３】命令発行制御部３１は、命令レジスタＡ２
３１及び命令レジスタＢ２３２に格納された各ユニット
の並列実行境界情報１０とフォーマット情報１１を参照
することにより命令デコーダの制御を行う。

【００７４】まず、これらの情報から、命令レジスタ２
３に格納されたユニットの内どこまでをこのサイクルで
発行するのかを求める。そして、どれだけのユニットが
発行されずに残ったのかの情報を命令バッファ２２内の
命令バッファ制御部２２３に伝達する。

【００７５】次に命令デコーダ３２を制御し、このサイ
クルで発行される命令についてのみ解読を行うように制
御する。図５からわかるように、命令としてデコードさ
れる可能性のあるユニットは、命令レジスタＡ２３１、
命令レジスタＢ２３２及び命令レジスタＣ２３３に格納
されたユニットのみである。そこで、ユニット内の情報
を参照して、これらのユニットの中で、４２ビット命令
の２ユニット目にあたるものや発行されずに残るものに
関しては、そのユニットの命令としてのデコードを無効
化する。４２ビット命令の２ユニット目にあたるユニッ
トは、直前のユニットが構成する命令の定数オペランド
の一部として直接出力される。

【００７６】具体的には、命令レジスタＡ２３１のユニ
ット（ユニット１）のフォーマット情報１１が“１”の
ときには、ユニット１と命令レジスタＢ２３２のユニッ
ト（ユニット２）とを連結して４２ビット命令となるの
で、ユニット２の命令としてのデコードを無効化する、
すなわち第２命令デコーダ３４の無動作命令フラグを
“１”にセットする。図５において、命令発行制御部３
１から第２命令デコーダ３４への破線がこの動作に相当
する。ユニット２は、ユニット１が構成する命令の定数
オペランド６０の一部として直接出力される。

【００７７】また、ユニット１のフォーマット情報１１
が“０”、ユニット２のフォーマット情報が“１”の時
は、ユニット２と命令レジスタＣ２３３のユニット（ユ
ニット３）とを連結して４２ビット命令となるので、ユ
ニット３の命令としてのデコードをキャンセルする、す
なわち第３命令デコーダ３５の無動作命令フラグを
“１”にセットする。図５において、命令発行制御部３
１から第３命令デコーダ３５への破線がこの動作に相当
する。ユニット３は、ユニット２が構成する命令の定数
オペランド６１の一部として直接出力される。

【００７８】このように、フォーマット情報１１を参照
することにより、必要に応じて命令デコーダの無動作フ
ラグを設定し、命令としてのデコードを無効化する。

【００７９】それから、ユニット１の並列実行境界情報
１０が“１”、フォーマット情報１１が“０”のとき
は、このサイクルではユニット１までしか発行されない
ので、ユニット２とユニット３の命令としてのデコード
を無効化する、すなわち第２命令デコーダ３４と第３命
令デコーダ３５の無動作命令フラグを共に“１”にセッ
トする。図５において、命令発行制御部３１から第２命
令デコーダ３４と第３命令デコーダ３５への破線がこの
動作に相当する。

【００８０】また、ユニット１の並列実行境界情報１０
が“０”、ユニット２の並列実行境界情報１０が
“１”、フォーマット情報１１が共に“０”のときは、
このサイクルではユニット２までしか発行されないの
で、ユニット３の命令としてのデコードを無効化する、
すなわち第３命令デコーダ３５の無動作命令フラグを共
に“１”にセットする。図５において、命令発行制御部
３１から第３命令デコーダ３５への破線がこの動作に相
当する。

【００８１】このように、並列実行境界情報１０を参照
することにより、必要に応じて命令デコーダの無動作フ
ラグを設定し、命令としてのデコードを無効化する。

【００８２】以上のような命令発行制御を実現する命令
発行制御部３１とその周辺回路の構成を図６に示す。

【００８３】前述のように命令発行制御部３１は命令レ
ジスタＡ２３１及び命令レジスタＢ２３２に格納された
ユニットの並列実行境界情報１０とフォーマット情報１
１を参照し、第２命令デコーダ３４及び第３命令デコー
ダ３５の命令としてのデコードを無効化するかどうかを
決定する無動作命令フラグとなる制御信号を出力する。

【００８４】図６のような回路構成をとることにより、
第２命令デコーダ３４は、命令レジスタＡ２３１に格納
されたユニットの並列実行境界情報１０が“１”である
か、またはそのユニットのフォーマット情報１１が
“１”であるときに無効化される。また、第３命令デコ
ーダ３５は、命令レジスタＡ２３１に格納されたユニッ
トもしくは命令レジスタＢ２３２に格納されたユニット
の並列実行境界情報１０が“１”であるか、または命令
レジスタＢ２３２に格納されたユニットのフォーマット
情報１１が“１”であるときに無効化される。

【００８５】このように、図１に示したような命令フォ
ーマットをとり、図６に示したような単純な回路を用意
するだけで、必要最低限の情報を参照して高速な命令発
行制御を行うことができる。

【００８６】以上で述べたような命令発行制御の方法を
とることにより、１サイクルで同時発行可能な命令の命
令長の組み合わせに多少の制限が生じる。本プロセッサ
で同時発行可能な命令の命令長の組み合わせを図７に示
す。

【００８７】図７を見るとわかるように、本プロセッサ
では、ユニットの並びの先頭から３つ目までのユニット
についてのみ命令としてデコードすることができる。つ
まり、図中（ａ）〜（ｈ）のパターンについて発行する
ことができる。最大で４つのユニットを同時に発行でき
ることになる。ただし、４つのユニットを発行するパタ
ーンの内、図中（ｉ）、（ｊ）のパターンについては同
時発行することができない。 （従来の命令発行制御方法との比較）ここで、本実施形
態のプロセッサと本発明によらない従来のプロセッサと
の比較を行う。

【００８８】まず、図１３に示した従来例において、ユ
ニットキュー５０から命令レジスタへの転送において、
セレクタによる遅延が問題となっていたが、本発明のプ
ロセッサでは、ユニットキュー５０内のユニットと各命
令レジスタが一対一に対応しているため、図１３におい
て存在していたセレクタ５１ａ〜５１ｄが不要となり、
上記遅延の問題が解決されている。

【００８９】また、図１３の構成では、並列度が増して
転送すべき命令レジスタが増加していくに従って、セレ
クタが増加し遅延がさらに大きくなっていくのに対し
て、本発明のプロセッサでは、ユニットキュー５０と命
令レジスタの対応は一対一なので、遅延が大きくなるこ
とはない。

【００９０】一方、この可変長命令方式をスーパースカ
ラ方式にて並列実行を行うプロセッサに適用したものも
提案されている。例えば、論文 The Approach to Multi
pleInstruction Execution in the GMICRO/400 Process
or （PROCEEDINGS, The Eighth TRON Project Symposiu
m(International), 1991参照）にて開示されているＧＭ
ＩＣＲＯ／４００がある。この技術は、図１４の概念を
とりながらもハードウェアを削減するために制限を設け
ている。

【００９１】図１５は、ＧＭＩＣＲＯ／４００で採用さ
れている命令発行制御方法をとった場合の命令レジスタ
周辺の構成を示すブロック図である。図１５において、
破線は制御信号を表し、５４ａ及び５４ｂは命令内に指
定された定数オペランドを表す。命令デコーダは、入力
された命令を解読し、その結果その命令の実行を制御す
る信号を実行制御部に出力すると共に、命令内に指定さ
れた定数オペランドを出力する。

【００９２】ＧＭＩＣＲＯ／４００の命令発行制御方法
では、ユニット１とユニット２を連結したもの、ユニッ
ト２及びユニット３をそれぞれ一旦デコードしておき、
第１命令デコーダ５３ｉの解読によって１番目の命令が
１ユニット長の命令なのか２ユニット長の命令なのかが
判明した時点で、セレクタ５１ｇおよびセレクタ５１ｈ
を制御することにより、第２命令デコーダ５３ｊもしく
は第３命令デコーダ５３ｋの解読結果を選択して使用す
る。

【００９３】図１５を見るとわかるように、ＧＭＩＣＲ
Ｏ／４００では、図１４の構成に対して、同時実行可能
な命令数を３から２に減らすことにより、第４命令デコ
ーダ５３ｇと第５命令デコーダ５３ｈを削除している。
また、第２命令デコーダ５３ｊと第３命令デコーダｋ
は、入力ビット幅を１ユニット長とし、ハードウェア削
減を図っている。しかし、これによって、同時実行され
る２番目の命令は１ユニット長の命令のみという制限が
発生する。

【００９４】以上のようなハードウェア削減を図って
も、２命令同時発行を可能にするために３つの命令デコ
ーダを必要としており、依然としてハードウェア量が多
いという問題点がある。

【００９５】また、図１５の構成では、第１命令デコー
ダ５３ｉの解読が完了するまでセレクタ５１ｇ、５１ｈ
の制御を決定することができない。このセレクタの制御
が決定するまで、２番目の命令として第２命令デコーダ
５３ｊと第３命令デコーダ５３ｋのいずれの解読結果を
用いるかを決定できず、オペランドとなるレジスタの格
納値の読み出しを開始できない。オペランドとなる可能
性のある全てのレジスタの格納値を先行的に読み出して
おき、それを選択して使用する方法も考えられるが、レ
ジスタファイルの読み出しポート数が増加するため実用
的ではない。このように、図１５の構成では読み出すレ
ジスタを確定するまでの遅延が大きくなる。実際、ＧＭ
ＩＣＲＯ／４００では命令解読ステージの直後のステー
ジでは演算の実行は行わず、オペランドを読み出すステ
ージとしている。

【００９６】さらに、図１５の構成にて並列度が増して
同時発行可能なユニット数が増加していくと、セレクタ
の数が増し、制御が複雑化するという問題点がある。

【００９７】以上に述べたように、スタティックスケジ
ューリングによってさらなる並列化を実現し、性能向上
を図ることができるが、コードサイズが大きくなるとい
う問題点がある。また、コードサイズを削減する手段と
して可変長命令方式があるが、ハードウェアが複雑にな
るという問題点がある。

【００９８】そして、図１５に示したＧＭＩＣＲＯ／４
００の例においては、命令デコーダを３つ用意しても最
大２命令しが同時実行できないのに対して、本発明のプ
ロセッサの命令発行制御方法を用いると、３つの命令デ
コーダにて最大３命令を同時実行することができる。逆
に、本発明において、最大２命令を同時発行する構成を
想定した場合、２個の命令デコーダにて構成することが
できる。具体的な命令レジスタ周辺の構成は図１６のよ
うになる。これにより、ハードウェアを削減することが
できる。

【００９９】また、図１５の構成では、第１命令デコー
ダ５３ｉの解読が完了するまでセレクタ５１ｇ、５１ｈ
の制御を決定することができず、２番目の命令として第
２命令デコーダ５３ｊと第３命令デコーダ５３ｋのいず
れの解読結果を用いるかを決定できない。そのため、オ
ペランドとなるレジスタを確定するまでの遅延が大きく
なる。これに対して、本発明のプロセッサの構成では、
他のデコーダの解読結果を待たずに、オペランドとなる
レジスタを確定することができるため、解読ステージの
前半にオペランドとなるレジスタの読み出しを開始する
ことができる。その結果、解読ステージの完了時点で、
オペランドとなるレジスタの読み出しも完了させておく
ことができる。これによって、解読ステージの直後のス
テージで演算を実行することができ、実行効率を高める
ことができる。

【０１００】さらに、本発明の構成では、同時発行可能
なユニット数が増加しても単純にデコーダの数を増して
いけばよいのに対して、図１５の構成では、同時発行可
能なユニット数が増加していくと、セレクタの数が増し
て制御が複雑化するという問題点がある。

【０１０１】それから、命令フォーマットの違いによる
差異として次のものがある。本発明では図１のように、
２ユニット長の命令の２番目のユニットには定数オペラ
ンドの一部のみが配置されるため、図５のように２番目
のユニットは命令デコーダには入力されずに直接オペラ
ンドとして出力される。このため、すべての命令デコー
ダは１ユニット長の命令を解読するだけでよい。これに
対して、ＧＭＩＣＲＯ／４００では、２ユニット長の命
令の２番目のユニットにもオペコードが配置されるた
め、図１５の構成で第１命令デコーダ５３ｉは２ユニッ
ト長の命令を解読する必要があり、本発明の構成に比べ
てハードウェアが増加している。 （プロセッサの動作）次に、具体的な命令を解読実行し
た場合の本実施形態のプロセッサの動作について説明す
る。

【０１０２】図８は、３２ビットの定数を扱う処理の一
例を示すフローチャートである。本図に示されている処
理は、３２ビットの定数“０ｘ８７６５４３２１”をレ
ジスタＲ１に転送し（ステップＳ１００）、レジスタＲ
５の格納値をレジスタＲ０に転送し（ステップＳ１０
１）、レジスタＲ０の格納値にレジスタＲ１の格納値を
加え（ステップＳ１０２）、レジスタＲ３の格納値にレ
ジスタＲ２の格納値を加え（ステップＳ１０３）、レジ
スタＲ０の格納値をメモリ内のレジスタＲ４の格納値で
示されるアドレスに格納し（ステップＳ１０４）、レジ
スタＲ０の格納値をレジスタＲ６に転送し（ステップＳ
１０５）、最後にレジスタＲ３の格納値をレジスタＲ７
に転送する（ステップＳ１０６）というものである。

【０１０３】図９は、図８に示された処理を本プロセッ
サに行わせるプログラムの実行コードの例と実行イメー
ジを示す図である。

【０１０４】このプログラムは、７個の命令で構成され
ており、命令供給単位としては３個のパケット７０〜７
２から構成されている。各命令の処理内容は、実行コー
ドの各フィールドに置かれたニーモニックで表現されて
いる。具体的には、ニーモニック“ｍｏｖ”は、定数及
びレジスタの格納値のレジスタへの転送を表し、ニーモ
ニック“ａｄｄ”は、定数及びレジスタの格納値とレジ
スタの格納値との加算を表し、ニーモニック“ｓｔ”
は、レジスタの格納値のメモリへの転送を表している。

【０１０５】なお、定数は１６進数で表現されている。
また、“Ｒｎ（ｎ＝０〜３１）”はレジスタファイル４
３の中の一つのレジスタを示す。そして、各命令の並列
実行境界情報１０とフォーマット情報１１についても
“０”又は“１”で示してある。

【０１０６】図９（ｂ）を用いて、図８に示された処理
における各実行単位ごとの本プロセッサの動作を説明す
る。 （実行単位１）パケット７０がメモリから供給され、パ
ケット７０内のユニットが順に命令レジスタ２３に転送
される。次に、命令発行制御部３１が各ユニットの並列
実行境界情報１０とフォーマット情報１１を参照して発
行を制御する。具体的には、１番目のユニットのフォー
マット情報１１が“１”であるので、１番目のユニット
と２番目のユニットを連結して１つの命令として扱う。
つまり、第２命令デコーダ３４の無動作命令フラグを
“１”にセットして、命令としてのデコードを無効化す
る。また、１番目のユニットの並列実行境界情報１０が
“０”であり、３番目のユニットの並列実行境界情報１
０が“１”であるので、３番目のユニットまでの２個の
命令を発行する。供給されたすべてのユニットを発行す
るため、命令バッファ２２にはユニットは蓄積されな
い。

【０１０７】実行部４０では、レジスタＲ１に定数“０
ｘ８７６５４３２１”が転送され、レジスタＲ５の格納
値がレジスタＲ０に転送される。 （実行単位２）パケット７１がメモリから供給され、パ
ケット７１内のユニットが順に命令レジスタ２３に転送
される。３個のユニット共フォーマット情報１１が
“０”であるので、いずれのユニットも２１ビット命令
となる。また、１番目のユニットの並列実行境界情報１
０が“０”であり、２番目のユニットの並列実行境界情
報１０が“１”であるので、２番目のユニットまでの２
個の命令を発行する。３番目のユニットは、発行されず
に残ったので命令バッファ２２に蓄積される。

【０１０８】実行部４０では、レジスタＲ０の格納値に
レジスタＲ１の格納値が加えられてレジスタＲ０に格納
され、レジスタＲ３の格納値にレジスタＲ２の格納値が
加えられてレジスタＲ３に格納される。 （実行単位３）パケット７２がメモリから供給され、命
令バッファ２２に蓄積されていた１個のユニットとパケ
ット７２内の２個のユニットとが順に命令レジスタ２３
に転送される。３個のユニット共フォーマット情報１１
が“０”であるので、いずれのユニットも２１ビット命
令となる。また、１番目のユニットの並列実行境界情報
１０と２番目のユニットの並列実行境界情報が“０”で
あり、３番目のユニットの並列実行境界情報１０が
“１”であるので、３番目のユニットまでの３個の命令
を発行する。これで、供給されたユニットはすべて発行
されたことになる。

【０１０９】実行部４０では、レジスタＲ０の格納値が
メモリ内のレジスタＲ４の格納値で示されるアドレスに
転送され、レジスタＲ０の格納値がレジスタＲ６に転送
され、レジスタＲ３の格納値がレジスタＲ７に転送され
る。

【０１１０】以上のようにして、本プロセッサにおいて
図８に示した処理を行うプログラムは３つの実行単位で
実行される。実行コードは、４２ビット命令が１個と２
１ビット命令が６個で構成されていたので、コードサイ
ズは１６８ビットである。 （従来の固定長ＶＬＩＷ方式のプロセッサとの比較）次
に、図８に示した処理を、従来技術の１つとして挙げた
命令長が固定のＶＬＩＷ方式のプロセッサに行わせた場
合を仮定して、本発明に係るプロセッサの場合と比較す
る。

【０１１１】毎サイクル固定長の命令を固定個数発行す
る単純なＶＬＩＷ方式では、３２ビットの定数を転送す
る命令を１命令で指定できるような命令長にすると、非
常にコードサイズが大きくなってしまうため、命令長は
３２ビットとし、３２ビットの定数の転送は１６ビット
ずつ２命令に分けて行うことにする。

【０１１２】図１０は、図８に示された処理を、命令長
が３２ビット固定のＶＬＩＷ方式のプロセッサに行わせ
るプログラムの実行コードの例と実行イメージを示す図
である。

【０１１３】このプログラムは、４個のパケット７３〜
７６から構成されている。各命令の処理内容は、図９に
示したコードと同様に、各フィールドに置かれたニーモ
ニックで表現されている。ただし、ニーモニック“ｓｅ
ｔｈｉ”は、１６ビットの定数をレジスタの上位１６ビ
ットに格納することを表し、ニーモニック“ｓｅｔｌ
ｏ”は、１６ビットの定数をレジスタの下位１６ビット
に格納することを表し、ニーモニック“ｎｏｐ”は、何
もしない命令であることを表している。

【０１１４】図１０（ａ）の実行コードと同図（ｂ）の
実行イメージとを比較するとわかるように、ＶＬＩＷ方
式では、各サイクル供給された命令がそのまま発行され
る。つまり、毎サイクル３２ビット命令が３個発行され
ることになる。並列実行可能な命令が存在しない場合
は、あらかじめソフトウェアで“ｎｏｐ”命令を挿入し
ておく必要がある。そのため、この例でも４個の“ｎｏ
ｐ”命令が挿入されて、コードサイズは３２ビット命令
が１２個なので３８４ビットとなっており、本発明に係
るプロセッサの場合のコードサイズよりも大幅に大きい
ものになっている。

【０１１５】また、３２ビットの定数のレジスタへの転
送を２命令に分けて行っているために新たな依存関係が
生じ、実行単位の数が４つとなっている。どのような命
令並べ替えを行っても実行単位の数を減らすことはでき
ない。これによって、本発明に係るプロセッサの場合に
比べて実行サイクル数が１サイクル増加する。 （従来の並列実行境界の情報を固定長命令内に持つプロ
セッサとの比較）次に、図８に示した処理を、従来技術
の１つとして挙げた命令長が固定であり並列実行の境界
であるか否かの情報を命令内に持つ方式のプロセッサに
行わせた場合を仮定して、本発明に係るプロセッサの場
合と比較する。

【０１１６】この方式では、命令長が３２ビットのモデ
ルと４０ビットのモデルを考える。命令長が３２ビット
のモデルでは、図１０のＶＬＩＷ方式の場合と同様に、
３２ビットの定数のレジスタへの転送は２命令に分けて
行う。それに対して命令長が４０ビットのモデルでは、
３２ビットの定数のレジスタへの転送を含むすべての種
類の演算を１命令で指定することができる。

【０１１７】図１１は、図８に示された処理を、命令長
が３２ビット固定であり並列実行の境界の情報を命令内
に持つ方式のプロセッサに行わせるプログラムの実行コ
ードの例と実行イメージを示す図である。

【０１１８】このプログラムは、８個の命令で構成され
ており、命令供給単位としては３個のパケット７７〜７
９から構成されている。各命令の処理内容は、実行コー
ドの各フィールドに置かれたニーモニックで表現されて
いる。３２ビットの定数のレジスタへの転送は、図１０
の命令長３２ビット固定のＶＬＩＷ方式の場合と同様に
１６ビットずつ２個の命令に分けて行う。

【０１１９】図１１を見ると分かるように、このモデル
でも図１０のＶＬＩＷ方式の場合と同様に３２ビットの
定数のレジスタへの転送を２命令に分けて実行している
ため、新たな依存関係が生じ、実行サイクル数が本発明
に係るプロセッサの場合に比べて１サイクル増加してい
る。

【０１２０】コードサイズに関しては、“ｎｏｐ”命令
の挿入が発生しないため、図１０のＶＬＩＷ方式の場合
のコードサイズから丁度“ｎｏｐ”命令の分だけ削減さ
れており、３２ビット命令が８個で２５６ビットとなっ
ている。しかし、依然として本発明に係るプロセッサの
場合のコードサイズに比べると大きい。

【０１２１】次に、命令長を４０ビット固定としたモデ
ルとの比較を行う。図１２は、図８に示された処理を、
命令長が４０ビット固定であり並列実行の境界の情報を
命令内に持つ方式のプロセッサに行わせるプログラムの
実行コードの例と実行イメージを示す図である。

【０１２２】このプログラムは、７個の命令で構成され
ており、命令供給単位としては３個のパケット８０〜８
２から構成されている。各命令の処理内容は、実行コー
ドの各フィールドに置かれたニーモニックで表現されて
いる。３２ビットの定数のレジスタへの転送について
も、１命令で指定することが可能である。

【０１２３】図１２を見ると分かるように、このモデル
では３２ビットの定数のレジスタへの転送を１命令で指
定することができるため、実行単位の数は３つであり、
実行サイクル数は本発明に係るプロセッサの場合と同じ
である。

【０１２４】命令数は本発明に係るプロセッサの場合と
同じだが、本発明に係るプロセッサの場合は長いビット
数を必要としない命令については２１ビット命令で指定
できるのに対し、このモデルではすべての命令を４０ビ
ット命令で指定する必要があるため、コードサイズは４
０ビット命令が７個で２８０ビットとなっており、本発
明に係るプロセッサの場合に比べて大きくなっている。

【０１２５】以上、本発明に係るプロセッサについて、
実施形態に基づいて説明したが、本発明はこれらの実施
形態に限られないことは勿論である。即ち、 （１）上記実施の形態では、静的なスケジューリングを
前提としていたが、本発明はこれに限定されるものでは
ない。つまり、スーパースカラ方式のように動的なスケ
ジューリングを行うプロセッサにも適用することができ
る。この場合は、命令フォーマット内の並列実行境界情
報を無くし、解読部の中に動的に並列実行可能か否かを
検出する並列実行可否検出装置を持たせ、本実施形態に
おいて命令発行制御部にて並列実行境界情報を参照して
行っていた制御を、並列実行可否検出装置の出力を参照
して行えばよい。このような構成にしても、可変長命令
方式においてハードウェアを簡単化できるという本発明
の有意性は保たれる。 （２）上記実施の形態では、３個の命令を同時実行する
ように構成していたが、本発明はこの同時実行命令数に
限定されるものではない。例えば、２個の命令を同時発
行する構成にしてもよい。この場合は、解読部と命令レ
ジスタ周辺の構成を図１６のブロック図に示すように変
更し、実行部の演算器の構成を適宜変更すればよい。 （３）上記実施の形態では、図１の命令フォーマットか
らわかるように、ユニット１個または２個にて１個の命
令を構成していたが、本発明はこのユニット数に限定さ
れるものではない。つまり、３個以上のユニットを連結
して１個の命令を構成するような命令フォーマットを定
義してもよい。例えば、１〜４個の単位命令にて命令を
構成する場合には、命令内のフォーマット情報を２ビッ
トにすればよい。 （４）上記実施の形態では、図１の命令フォーマットか
らわかるように、ユニット１個または２個にて１個の命
令を構成していたが、必ずしもユニット単体で構成され
る命令が存在する必要はない。例えば、１命令が２個ま
たは３個のユニットから構成されるとしてもよい。この
場合には、命令レジスタと命令デコーダおよび定数オペ
ランドを結ぶ配線を変更すればよい。 （５）上記実施の形態では、図１の命令フォーマットか
らわかるように、命令内に並列実行の境界であるか否か
の情報を持たせていたが、この情報は必ずしも必要では
ない。つまり、命令内にはフォーマットに関する情報の
みをもち、並列実行可能な命令が存在しない場合には
“ｎｏｐ”命令を配置するという方法をとってもよい。
この場合においても、各命令の指定に必要な長さの命令
フォーマットにて命令を指定することができるという本
発明の有意性が保たれる。 （６）上記実施の形態では、図１の命令フォーマットか
らわかるように、４２ビット命令を構成する２つのユニ
ットのうち２番目のユニットには定数オペランドの一部
のみを配置するようになっていたが、このユニットにオ
ペコードを配置しても構わない。そのためには、図５に
おいて直接定数オペランドの一部として出力していたユ
ニットを命令デコーダへ入力するように変更し、命令デ
コーダの入力ビット幅を増加させればよい。 （７）上記実施の形態では、命令バッファの構成として
図４に示すものとしたが、本発明はこの構成およびバッ
ファのサイズに限定されるものではない。例えば、一本
の単純なキュー構造の命令バッファを用いてもよい。

【０１２６】

【発明の効果】以上の説明から明らかなように、本発明
のプロセッサは、一語が複数でかつ所定数の語素からな
る複合命令を実行するＶＬＩＷ方式のプロセッサであっ
て、実行の単位となる単位命令が一または複数の前記語
素から構成され、かつ前記単位命令を構成する前記語素
の数が少なくとも二通りあることを特徴とする。

【０１２７】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができ、コードサイズを削減することができ
る。

【０１２８】また本発明のプロセッサは、一語が複数で
かつ所定数の語素からなる複合命令を実行するＶＬＩＷ
方式のプロセッサであって、実行の単位となる単位命令
が一または複数の前記語素から構成され、かつ前記単位
命令を構成する前記語素の数が少なくとも二通りあり、
前記複合命令中の前記単位命令と該単位命令に後続する
単位命令とが並列に実行できるか否かを示す並列実行情
報が、前記複合命令内に明示的に含まれることを特徴と
する。

【０１２９】これによって、各命令の指定に必要なビッ
ト数に応じた命令長の命令フォーマットにて命令を指定
することができると共に、一般のＶＬＩＷなどで並列実
行可能な命令が存在しない場合に挿入される無動作命令
の挿入が不要となり、コードサイズを削減することがで
きる。

【０１３０】また本発明のプロセッサは、一語が複数の
語素からなる複合命令を実行し、実行の単位となる単位
命令が一または複数の前記語素から構成され、かつ前記
単位命令を構成する前記語素の数が少なくとも二通りあ
るプロセッサであって、記憶装置から前記複合命令を読
み出す複合命令読み出し手段と、前記複合命令読出し手
段により読出された前記複合命令中の前記語素から、い
ずれかの前記語素内に含まれ前記単位命令を構成する前
記語素の数に関する語数情報に基づいて、前記命令単位
を組み立てて解読する解読手段とを備え、前記単位命令
は、第１の数の前記語素から構成される単位命令と、前
記第１の数より大きい第２の数の前記語素から構成され
る単位命令とがあり、前記第２の数の前記語素から構成
される単位命令の内にあって、前記第１の数の前記語素
から構成される単位命令に相当する部分からはみ出す部
分の語素には、命令中の数値に関する記述のみが配置さ
れることを特徴とする。

【０１３１】これによって、数値に関する記述に関して
は命令デコーダに入力せず、直接定数オペランドとして
出力することができ、命令デコーダを簡単化することが
できる。これにより、ハードウェアを単純化することが
できる。

【０１３２】また本発明のプロセッサは、一語が複数の
語素からなる複合命令を実行し、実行の単位となる単位
命令が一または複数の前記語素から構成され、かつ前記
単位命令を構成する前記語素の数が少なくとも二通りあ
るプロセッサであって、記憶装置から前記複合命令を読
み出す複合命令読み出し手段と、前記複合命令読出し手
段により読出された前記複合命令中の前記語素から、い
ずれかの前記語素内に含まれ前記単位命令を構成する前
記語素の数に関する語数情報に基づいて、前記命令単位
を組み立てて解読する解読手段とを備え、前記解読手段
は、前記語素の一定数ごとに区切られた前記複合命令を
それぞれ解読する複数の単位解読手段と、前記語数情報
に基づいて前記単位解読手段のいくつかの解読を無効化
する解読制御手段とから構成されることを特徴とする。

【０１３３】これによって、命令の供給部から命令の発
行部への単位命令の転送の際のセレクタによる遅延を解
消し、またハードウェアを単純化することができる。よ
って、命令長を可変とすることによりハードウェアが複
雑になり、遅延が増大して性能が低下する、という問題
点を克服している。さらに、この命令発行制御方法で
は、並列度が増して同時発行可能な命令数が増えても、
単位命令の命令レジスタへの転送の遅延が増加しないと
いうメリットがある。

【０１３４】さらに、ＧＭＩＣＲＯ／４００で採用され
ている構成に対してデコーダの数を減らすことができ
る。また、解読ステージの前半にオペランドの読み出し
を開始することができるため、解読ステージが完了する
時点でオペランドの読み出しを完了させておくことがで
き、実行効率を高めることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るプロセッサが実行する
命令の構造を示す図

【図２】同プロセッサにおける命令の供給と発行の概念
を示す図

【図３】同プロセッサのハードウェア構成を示すブロッ
ク図

【図４】同プロセッサの命令バッファ２２の詳細な構成
を示すブロック図

【図５】同プロセッサの命令レジスタ２３周辺の構成を
示すブロック図

【図６】同プロセッサの命令発行制御部３１とその周辺
の回路構成を示す図

【図７】同プロセッサが同時発行可能な命令群の命令長
の組み合わせを示す図

【図８】３２ビットの定数を扱う処理の一例を示すフロ
ーチャート

【図９】図８に示された処理を図３のプロセッサに行わ
せるプログラムの実行コードの例と実行イメージを示す
図

【図１０】図８に示された処理を命令長が３２ビット固
定のＶＬＩＷ方式の従来のプロセッサに行わせるプログ
ラムの実行コードの例と実行イメージを示す図

【図１１】図８に示された処理を、命令長３２ビット固
定で命令内に並列実行境界の情報を持たせる方式の従来
のプロセッサに行わせるプログラムの実行コードの例と
実行イメージを示す図

【図１２】図８に示された処理を、命令長４０ビット固
定で命令内に並列実行境界の情報を持たせる方式の従来
のプロセッサに行わせるプログラムの実行コードの例と
実行イメージを示す図

【図１３】従来のプロセッサにおける命令レジスタ周辺
の構成を示すブロック図

【図１４】従来のプロセッサにおける命令レジスタ周辺
の構成を示すブロック図

【図１５】従来のプロセッサの一例であるＧＭＩＣＲＯ
／４００における命令レジスタ周辺の構成を示すブロッ
ク図

【図１６】本発明の別の実施形態のプロセッサにおける
命令レジスタ２３周辺の構成を示すブロック図

【符号の説明】

１０ 並列実行境界情報 １１ フォーマット情報 ２０ 命令供給発行部 ２１ 命令フェッチ部 ２２ 命令バッファ ２３ 命令レジスタ ３０ 解読部 ３１ 命令発行制御部 ３２ 命令デコーダ ３３ 第１命令デコーダ ３４ 第２命令デコーダ ３５ 第３命令デコーダ ４０ 実行部 ４１ 実行制御部 ４２ ＰＣ部 ４３ レジスタファイル ４４ 第１演算部 ４５ 第２演算部 ４６ 第３演算部 ４７ オペランドアクセス部 ４８、４９ データバス ５０ ユニットキュー ２２１ 命令バッファＡ ２２２ 命令バッファＢ ２２３ 命令バッファ制御部 ２２４ａ〜２２４ｄ セレクタ ２３１ 命令レジスタＡ ２３２ 命令レジスタＢ ２３３ 命令レジスタＣ ２３４ 命令レジスタＤ

フロントページの続き (72)発明者 高山 秀一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小谷 謙介 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 一語が複数でかつ所定数の語素からなる
   複合命令を実行するＶＬＩＷ方式のプロセッサであっ
   て、 実行の単位となる単位命令が一または複数の前記語素か
   ら構成され、かつ前記単位命令を構成する前記語素の数
   が少なくとも二通りあることを特徴とするプロセッサ。
2. 【請求項２】 前記単位命令を構成する前記語素の数に
   関する語数情報が、前記単位命令内に明示的に含まれる
   ことを特徴とする請求項１記載のプロセッサ。
3. 【請求項３】 一語が複数の語素からなる複合命令を実
   行し、実行の単位となる単位命令が一または複数の前記
   語素から構成され、かつ前記単位命令を構成する前記語
   素の数が少なくとも二通りあるプロセッサであって、 記憶装置から前記複合命令を読み出す複合命令読み出し
   手段と、 前記複合命令読み出し手段により読み出された前記複合
   命令中の前記語素から、いずれかの前記語素内に含まれ
   る前記単位命令を構成する前記語素の数に関する語数情
   報に基づいて、前記単位命令を組み立てて解読する解読
   手段とを備えることを特徴とするプロセッサ。
4. 【請求項４】 前記解読手段は、 前記語素の一定数ごとに区切られた前記複合命令をそれ
   ぞれ解読する複数の単位解読手段と、 前記語数情報に基づいて前記単位解読手段のいくつかの
   解読を無効化する解読制御手段とから構成されることを
   特徴とする請求項３記載のプロセッサ。
5. 【請求項５】 前記解読制御手段は、前記語数情報に基
   づいて、命令中のオペレーションに関する記述を解読し
   ていない前記単位解読手段に対して前記無効化を行うこ
   とを特徴とする請求項４記載のプロセッサ。
6. 【請求項６】 前記一定数は、前記単位命令を構成する
   前記語素の最小の数であることを特徴とする請求項５記
   載のプロセッサ。
7. 【請求項７】 前記プロセッサは、一語が複数でかつ所
   定数の語素からなる複合命令を実行するＶＬＩＷ方式の
   プロセッサであって、 さらに、前記複合命令が一語に含み得る前記単位命令の
   数に等しい数の、前記単位命令を実行する実行手段を備
   えることを特徴とする請求項３から６のいずれか１項に
   記載のプロセッサ。
8. 【請求項８】 前記単位命令は、第１の数の前記語素か
   ら構成される単位命令と、前記第１の数より大きい第２
   の数の前記語素から構成される単位命令とがあり、 前記第２の数の前記語素から構成される単位命令の内に
   あって、前記第１の数の前記語素から構成される単位命
   令に相当する部分からはみ出す部分の語素には、命令中
   の数値に関する記述のみが配置されることを特徴とする
   請求項１から７のいずれか１項に記載のプロセッサ。
9. 【請求項９】 前記複合命令中の前記単位命令と該単位
   命令に後続する単位命令とが並列に実行できるか否かを
   示す並列実行情報が、前記複合命令内に明示的に含まれ
   ることを特徴とする請求項１または２記載のプロセッ
   サ。
10. 【請求項１０】 前記並列実行情報が、並列に実行でき
    る前記単位命令の群と後続する前記群との境界に関する
    情報であることを特徴とする請求項９記載のプロセッ
    サ。
11. 【請求項１１】 前記プロセッサは、 記憶装置から前記複合命令を読み出す複合命令読み出し
    手段と、 前記複合命令読み出し手段により読み出された前記複合
    命令中の前記語素から、前記語数情報と前記並列実行情
    報とに基づいて前記命令単位を組み立てて解読する解読
    手段とを備えることを特徴とする請求項９または１０記
    載のプロセッサ。
12. 【請求項１２】 前記解読手段は、 前記語素の一定数ごとに区切られた前記複合命令をそれ
    ぞれ解読する複数の単位解読手段と、 前記語数情報と前記並列実行情報とに基づいて前記単位
    解読手段のいくつかの解読を無効化する解読制御手段と
    から構成されることを特徴とする請求項１１記載のプロ
    セッサ。