JPH11275029A - 光インターコネクション装置 - Google Patents
光インターコネクション装置Info
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- JPH11275029A JPH11275029A JP10069872A JP6987298A JPH11275029A JP H11275029 A JPH11275029 A JP H11275029A JP 10069872 A JP10069872 A JP 10069872A JP 6987298 A JP6987298 A JP 6987298A JP H11275029 A JPH11275029 A JP H11275029A
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Abstract
(57)【要約】
【課題】 配線レイアウト領域の大幅な増大を生ずるこ
となく、駆動電流偏差を抑制するための技術を提供する
ことにある。 【解決手段】 電流源トランジスタ（Ｑ１−１〜Ｑ１−
ｎ）と、上記電流源トランジスタに直列接続された電流
源抵抗（Ｒ１〜Ｒｎ）とを含んで上記電流源を形成し、
電源パッドを介して各チャネルに電流を供給するための
複数の電源抵抗を直列接続するとともに、その直列接続
された抵抗の端子に、対応する上記電流源抵抗の他端を
結合し、各電流源トランジスタから見た電流条件が互い
に等しくなるように、上記電源抵抗と電流源抵抗との値
を設定する。それにより、各電流源に流れる電流値を全
て等しくして、駆動電流偏差を抑制する。
となく、駆動電流偏差を抑制するための技術を提供する
ことにある。 【解決手段】 電流源トランジスタ（Ｑ１−１〜Ｑ１−
ｎ）と、上記電流源トランジスタに直列接続された電流
源抵抗（Ｒ１〜Ｒｎ）とを含んで上記電流源を形成し、
電源パッドを介して各チャネルに電流を供給するための
複数の電源抵抗を直列接続するとともに、その直列接続
された抵抗の端子に、対応する上記電流源抵抗の他端を
結合し、各電流源トランジスタから見た電流条件が互い
に等しくなるように、上記電源抵抗と電流源抵抗との値
を設定する。それにより、各電流源に流れる電流値を全
て等しくして、駆動電流偏差を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、光インターコネク
ション装置、さらにはそれにおける発光素子の駆動電流
偏差を抑制するための技術に関する。
ション装置、さらにはそれにおける発光素子の駆動電流
偏差を抑制するための技術に関する。
【０００２】
【従来の技術】大容量交換機や超並列計算機等の高度情
報処理装置では、電気的な配線がその性能向上のボトル
ネックになっている。装置間あるいはボード間での信号
のやり取りを光によって行う技術は光インターコネクシ
ョンと称され、高速高密度配線を実現するキーテクノロ
ジーとして、研究開発が活発である。
報処理装置では、電気的な配線がその性能向上のボトル
ネックになっている。装置間あるいはボード間での信号
のやり取りを光によって行う技術は光インターコネクシ
ョンと称され、高速高密度配線を実現するキーテクノロ
ジーとして、研究開発が活発である。
【０００３】光インターコネクション技術は、情報処理
装置の階層に応じて幅広い適用範囲を持ち、このため、
様々なシステム及びデバイス技術が必要である。近年で
は、光ファイバの広帯域、低損失、軽量、細径で耐ＥＭ
Ｉ性に優れ、接地フリーな配線に適した特性を利用し、
情報処理装置の高性能化、コンパクト化、スマート化を
図るため、接続距離１０〜１００ｍ程度、固定接続、空
間多重装置間・ボード間光インターコネクトの研究開発
が活発である。
装置の階層に応じて幅広い適用範囲を持ち、このため、
様々なシステム及びデバイス技術が必要である。近年で
は、光ファイバの広帯域、低損失、軽量、細径で耐ＥＭ
Ｉ性に優れ、接地フリーな配線に適した特性を利用し、
情報処理装置の高性能化、コンパクト化、スマート化を
図るため、接続距離１０〜１００ｍ程度、固定接続、空
間多重装置間・ボード間光インターコネクトの研究開発
が活発である。
【０００４】尚、光インターコネクト技術について記載
された文献の例としては、電子通信学会、信学技報、ED
95-58,OPE95-30,LQE95-34(1995-07)がある。
された文献の例としては、電子通信学会、信学技報、ED
95-58,OPE95-30,LQE95-34(1995-07)がある。
【０００５】
【発明が解決しようとする課題】光インターコネクショ
ン送信モジュールにおいて、ＬＤ（発光素子）駆動電流
偏差（チャネル間偏差）を抑制する必要がある。
ン送信モジュールにおいて、ＬＤ（発光素子）駆動電流
偏差（チャネル間偏差）を抑制する必要がある。
【０００６】電流偏差はプロセスばらつき及び電流源に
付加する配線抵抗による電圧降下により生ずる。通常、
ＬＤ駆動電流は絶対値が大きいために配線抵抗による電
圧降下が無視できない大きさとなり、配線抵抗による電
圧降下が電流誤差の原因となる。つまり、電源供給電源
パッドから距離が離れるほど、配線寄生抵抗が大きくな
る。
付加する配線抵抗による電圧降下により生ずる。通常、
ＬＤ駆動電流は絶対値が大きいために配線抵抗による電
圧降下が無視できない大きさとなり、配線抵抗による電
圧降下が電流誤差の原因となる。つまり、電源供給電源
パッドから距離が離れるほど、配線寄生抵抗が大きくな
る。
【０００７】その対策として、各チャネル毎に電源パッ
ドから電源配線をレイアウトし、各チャネル毎に電源を
供給する第１の方法や、配線幅を十分広くして配線抵抗
を無視できる程度に小さくする第２の方法が考えられ
る。
ドから電源配線をレイアウトし、各チャネル毎に電源を
供給する第１の方法や、配線幅を十分広くして配線抵抗
を無視できる程度に小さくする第２の方法が考えられ
る。
【０００８】しかしながら、上記第１の方法及び第２方
法とも、配線レイアウト領域に大面積が必要となってし
まうため、チップ面積の増大やコスト増大を招いてしま
う。
法とも、配線レイアウト領域に大面積が必要となってし
まうため、チップ面積の増大やコスト増大を招いてしま
う。
【０００９】本発明の目的は、配線レイアウト領域の大
幅な増大を生ずることなく、駆動電流偏差を抑制するた
めの技術を提供することにある。
幅な増大を生ずることなく、駆動電流偏差を抑制するた
めの技術を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、複数チャネル分の発光素子（Ｌ
Ｄ１〜ＬＤｎ）と、上記発光素子に対応して配置され、
入力データに基づいて対応する発光素子を駆動するため
の複数の駆動回路（１１２，１１３）と、対応する駆動
回路に上記発光素子を駆動するための電流を供給する複
数の電流源（１１４）とを含んで光インターコネクショ
ン装置が形成されるとき、電流源トランジスタ（Ｑ１−
１〜Ｑ１−ｎ）と、上記電流源トランジスタに直列接続
された電流源抵抗（Ｒ１〜Ｒｎ）とを含んで上記電流源
が形成され、電源パッドを介して各チャネルに電流を供
給するための複数の電源抵抗が直列接続されるととも
に、その直列接続された抵抗の端子に、対応する上記電
流源抵抗の他端が結合され、各電流源トランジスタから
見た電流条件が互いに等しくなるように、上記電源抵抗
と電流源抵抗との値が設定されて成る。
Ｄ１〜ＬＤｎ）と、上記発光素子に対応して配置され、
入力データに基づいて対応する発光素子を駆動するため
の複数の駆動回路（１１２，１１３）と、対応する駆動
回路に上記発光素子を駆動するための電流を供給する複
数の電流源（１１４）とを含んで光インターコネクショ
ン装置が形成されるとき、電流源トランジスタ（Ｑ１−
１〜Ｑ１−ｎ）と、上記電流源トランジスタに直列接続
された電流源抵抗（Ｒ１〜Ｒｎ）とを含んで上記電流源
が形成され、電源パッドを介して各チャネルに電流を供
給するための複数の電源抵抗が直列接続されるととも
に、その直列接続された抵抗の端子に、対応する上記電
流源抵抗の他端が結合され、各電流源トランジスタから
見た電流条件が互いに等しくなるように、上記電源抵抗
と電流源抵抗との値が設定されて成る。
【００１３】上記した手段によれば、各電流源トランジ
スタから見た電流条件が互いに等しくなるように、上記
電源抵抗と電流源抵抗との値が設定されて成ることで、
各電流源に流れる電流値を全て等しくすることができ、
このことが、駆動電流偏差を抑制する、という本発明の
目的を達成する。しかも、各チャネル毎に電源パッドか
ら電源配線をレイアウトする方法や、配線幅を十分に広
くして配線抵抗を無視できる程度に小さくする方法と異
なり、配線レイアウト面積の増大を招くことがない。
スタから見た電流条件が互いに等しくなるように、上記
電源抵抗と電流源抵抗との値が設定されて成ることで、
各電流源に流れる電流値を全て等しくすることができ、
このことが、駆動電流偏差を抑制する、という本発明の
目的を達成する。しかも、各チャネル毎に電源パッドか
ら電源配線をレイアウトする方法や、配線幅を十分に広
くして配線抵抗を無視できる程度に小さくする方法と異
なり、配線レイアウト面積の増大を招くことがない。
【００１４】また、複数チャネル分の電流源トランジス
タと、上記電流源トランジスタに直列接続された電流源
抵抗とを含んで上記電流源が形成され、電源パッドを介
して各チャネルに電流を供給するための複数の電源抵抗
が直列接続されるとともに、その直列接続された抵抗の
端子に、対応する上記電流源抵抗の他端が結合されて成
り、電源抵抗をＲ０とし、１チャネル目の電流源抵抗を
Ｒ１とし、ｋ（ｋ＝２，３，４，…，ｎ−１，ｎ）チャ
ネル目の電流源抵抗をＲｋとするとき、ｋチャネル目の
電流源抵抗を、
タと、上記電流源トランジスタに直列接続された電流源
抵抗とを含んで上記電流源が形成され、電源パッドを介
して各チャネルに電流を供給するための複数の電源抵抗
が直列接続されるとともに、その直列接続された抵抗の
端子に、対応する上記電流源抵抗の他端が結合されて成
り、電源抵抗をＲ０とし、１チャネル目の電流源抵抗を
Ｒ１とし、ｋ（ｋ＝２，３，４，…，ｎ−１，ｎ）チャ
ネル目の電流源抵抗をＲｋとするとき、ｋチャネル目の
電流源抵抗を、
【００１５】
【数３】
【００１６】によって決定することができる。
【００１７】さらに、それぞれエミッタ接地された複数
チャネル分の電流源トランジスタと、上記電流源トラン
ジスタにカスコード接続されて上記電源トランジスタを
バイアスするためのカスコードバイアス回路とを含んで
上記電流源が形成されるとき、上記カスコードバイアス
回路は、複数チャネル分のトランジスタと、各トランジ
スタのエミッタ電極に結合されたカスコードバイアス電
流源抵抗とを含んで成り、電源パッドを介して上記カス
コードバイアス電流源抵抗に電流を供給するための複数
の電源抵抗が直列接続され、その直列接続された抵抗の
端子に、対応するカスコードバイアス電流源抵抗の他端
が結合されて成り、ΔＶ１を電流源配線の寄生抵抗と
し、ΔＶ２をカスコード電源配線に挿入した抵抗による
電圧降下とし、Ｉ１を電流源電流とし、Ｉ２をカスコー
ドバイアス回路電流とし、Ｒｃをカスコードバイアス生
成抵抗とし、ＶＣＳ２をカスコードバイアス回路電流源
バイアスとし、ＶＡをアーリー電圧とし、ｋをボルツマ
ン定数とし、Ｔを温度とし、ｑを電荷とするとき、
チャネル分の電流源トランジスタと、上記電流源トラン
ジスタにカスコード接続されて上記電源トランジスタを
バイアスするためのカスコードバイアス回路とを含んで
上記電流源が形成されるとき、上記カスコードバイアス
回路は、複数チャネル分のトランジスタと、各トランジ
スタのエミッタ電極に結合されたカスコードバイアス電
流源抵抗とを含んで成り、電源パッドを介して上記カス
コードバイアス電流源抵抗に電流を供給するための複数
の電源抵抗が直列接続され、その直列接続された抵抗の
端子に、対応するカスコードバイアス電流源抵抗の他端
が結合されて成り、ΔＶ１を電流源配線の寄生抵抗と
し、ΔＶ２をカスコード電源配線に挿入した抵抗による
電圧降下とし、Ｉ１を電流源電流とし、Ｉ２をカスコー
ドバイアス回路電流とし、Ｒｃをカスコードバイアス生
成抵抗とし、ＶＣＳ２をカスコードバイアス回路電流源
バイアスとし、ＶＡをアーリー電圧とし、ｋをボルツマ
ン定数とし、Ｔを温度とし、ｑを電荷とするとき、
【００１８】
【数４】
【００１９】が成立するように各部の定数を設定すると
良い。
良い。
【００２０】
【発明の実施の形態】図１には本発明にかかる光インタ
ーコネクション装置の全体的な構成例が示される。
ーコネクション装置の全体的な構成例が示される。
【００２１】図１に示されるように光インターコネクシ
ョン装置１は、特に制限されないが、二つの装置間で光
によるデータ通信を可能とし、送信側装置としてのトラ
ンスミッタ１０、受信側装置としてのレシーバ３０、及
び上記トランスミッタ１０と上記レシーバ３０とを結合
することによって光情報の伝達を可能とする光ファイバ
アレイ２０とを含む。特に制限されないが、ｃｈ１〜ｃ
ｈｎで示されるように情報伝達のためのチャネル数はｎ
とされ、それに対応して上記光ファイバアレイ２０はｎ
本の光ファイバが束ねられて成る。
ョン装置１は、特に制限されないが、二つの装置間で光
によるデータ通信を可能とし、送信側装置としてのトラ
ンスミッタ１０、受信側装置としてのレシーバ３０、及
び上記トランスミッタ１０と上記レシーバ３０とを結合
することによって光情報の伝達を可能とする光ファイバ
アレイ２０とを含む。特に制限されないが、ｃｈ１〜ｃ
ｈｎで示されるように情報伝達のためのチャネル数はｎ
とされ、それに対応して上記光ファイバアレイ２０はｎ
本の光ファイバが束ねられて成る。
【００２２】トランスミッタ１０は、ｎ個のチャネルｃ
ｈ１〜ｃｈｎに対応して配置された発光素子ＬＤ１〜Ｌ
Ｄｎを有し、各発光素子ＬＤ１〜ＬＤｎ毎に、それぞれ
対応する素子を駆動するための駆動回路が設けられる。
発光素子はレーザダイオードとされる。
ｈ１〜ｃｈｎに対応して配置された発光素子ＬＤ１〜Ｌ
Ｄｎを有し、各発光素子ＬＤ１〜ＬＤｎ毎に、それぞれ
対応する素子を駆動するための駆動回路が設けられる。
発光素子はレーザダイオードとされる。
【００２３】発光素子ＬＤ１を駆動するための駆動回路
１１０−１は、特に制限されないが、入力端子からの入
力データを取り込むための入力バッファ１１１−１と、
その後段に配置されたｎｐｎ型バイポーラトランジスタ
１１２−１，１１３−１を含む。トランジスタ１１２−
１，１１３−１のエミッタは定電流源１１４−１を介し
て低電位側電源ＶＥＥに結合されることで、差動結合さ
れている。トランジスタ１１２−１のベース電極には上
記入力バッファ１１１−１の正転出力端子からの出力信
号が入力され、トランジスタ１１３−１のベース電極に
は上記入力バッファ１１１−１の反転出力端子からの出
力信号が入力されるようになっている。トランジスタ１
１２−１のコレクタ電極は高電位側電源Ｖｃｃに結合さ
れ、トランジスタ１１３−１のコレクタ電極は発光素子
ＬＤ１のカソード電極に結合される。発光素子ＬＤ１の
点灯の高速化を図るため、発光素子ＬＤ１に所定のバイ
アス電流を流すための定電流源１１５−１が設けられて
いる。
１１０−１は、特に制限されないが、入力端子からの入
力データを取り込むための入力バッファ１１１−１と、
その後段に配置されたｎｐｎ型バイポーラトランジスタ
１１２−１，１１３−１を含む。トランジスタ１１２−
１，１１３−１のエミッタは定電流源１１４−１を介し
て低電位側電源ＶＥＥに結合されることで、差動結合さ
れている。トランジスタ１１２−１のベース電極には上
記入力バッファ１１１−１の正転出力端子からの出力信
号が入力され、トランジスタ１１３−１のベース電極に
は上記入力バッファ１１１−１の反転出力端子からの出
力信号が入力されるようになっている。トランジスタ１
１２−１のコレクタ電極は高電位側電源Ｖｃｃに結合さ
れ、トランジスタ１１３−１のコレクタ電極は発光素子
ＬＤ１のカソード電極に結合される。発光素子ＬＤ１の
点灯の高速化を図るため、発光素子ＬＤ１に所定のバイ
アス電流を流すための定電流源１１５−１が設けられて
いる。
【００２４】尚、発光素子ＬＤ２〜ＬＤｎに対応する駆
動回路も同様に構成される。
動回路も同様に構成される。
【００２５】上記レシーバ３０は、上記光ファイバアレ
イ２０におけるｎ本の光ファイバに対応して受光素子Ｐ
Ｄ１〜ＰＤｎが設けられる。受光素子ＰＤ１〜ＰＤｎに
対応して、それぞれ受光素子ＰＤ１〜ＰＤｎで得られた
電気信号を増幅するための受信回路が設けられる。受信
回路は各チャネル毎に設けられ、互いに同一構成とされ
る。
イ２０におけるｎ本の光ファイバに対応して受光素子Ｐ
Ｄ１〜ＰＤｎが設けられる。受光素子ＰＤ１〜ＰＤｎに
対応して、それぞれ受光素子ＰＤ１〜ＰＤｎで得られた
電気信号を増幅するための受信回路が設けられる。受信
回路は各チャネル毎に設けられ、互いに同一構成とされ
る。
【００２６】受光素子ＰＤ１に対応する受信回路３１０
−１は、特に制限されないが、受光素子ＰＤ１によって
得られた電流信号を電流電圧変換するためのプリアンプ
３１１−１、そのプリアンプ出力を増幅するポストアン
プ３１３−１、参照電圧Ｖｒｅｆに基づいて上記ポスト
アンプ３１３−１の出力信号の論理を判定するためのコ
ンパレータ３１４−１、上記コンパレータ３１４−１の
出力信号に基づいて外部負荷を駆動するためのｎｐｎ型
バイポーラトランジスタ３１５−１とを含む。
−１は、特に制限されないが、受光素子ＰＤ１によって
得られた電流信号を電流電圧変換するためのプリアンプ
３１１−１、そのプリアンプ出力を増幅するポストアン
プ３１３−１、参照電圧Ｖｒｅｆに基づいて上記ポスト
アンプ３１３−１の出力信号の論理を判定するためのコ
ンパレータ３１４−１、上記コンパレータ３１４−１の
出力信号に基づいて外部負荷を駆動するためのｎｐｎ型
バイポーラトランジスタ３１５−１とを含む。
【００２７】上記トランスミッタ１０における定電流源
１１４について説明する。
１１４について説明する。
【００２８】図３に示されるように、ｎチャネル分の定
電流源１１４−１〜１１４−ｎは、互いに並行するよう
に配置されている。通常各チャネル間は、ＰＡＤ１を介
して各定電流源に電流を供給するための電源抵抗Ｒ０が
設けられている。
電流源１１４−１〜１１４−ｎは、互いに並行するよう
に配置されている。通常各チャネル間は、ＰＡＤ１を介
して各定電流源に電流を供給するための電源抵抗Ｒ０が
設けられている。
【００２９】図４には上記各定電流源１１４−１〜１１
４−ｎの構成例が示される。
４−ｎの構成例が示される。
【００３０】定電流源１１４−１〜１１４−ｎは、それ
ぞれ電流源トランジスタＱ１−１〜Ｑ１−ｎとそれに直
列接続された電流源抵抗Ｒ１〜Ｒｎとを含む。ｎ個の電
源抵抗Ｒ０は互いに直列接続され、各抵抗Ｒ０の端子
に、対応する電流源抵抗Ｒ１〜Ｒｎの他端が結合され
る。ＰＡＤ１には低電位側電源ＶＥＥが供給される。上
記電流源トランジスタＱ１−１〜Ｑ１−ｎはｎｐｎ型バ
イポーラトランジスタとされ、そのコレクタ電極は対応
する駆動回路に結合される。また、電流源トランジスタ
Ｑ１−１〜Ｑ１−ｎのベース電極には、所定のバイアス
電圧ＶＣＳが供給されるようになっている。
ぞれ電流源トランジスタＱ１−１〜Ｑ１−ｎとそれに直
列接続された電流源抵抗Ｒ１〜Ｒｎとを含む。ｎ個の電
源抵抗Ｒ０は互いに直列接続され、各抵抗Ｒ０の端子
に、対応する電流源抵抗Ｒ１〜Ｒｎの他端が結合され
る。ＰＡＤ１には低電位側電源ＶＥＥが供給される。上
記電流源トランジスタＱ１−１〜Ｑ１−ｎはｎｐｎ型バ
イポーラトランジスタとされ、そのコレクタ電極は対応
する駆動回路に結合される。また、電流源トランジスタ
Ｑ１−１〜Ｑ１−ｎのベース電極には、所定のバイアス
電圧ＶＣＳが供給されるようになっている。
【００３１】ここで、ｎ個の電源抵抗Ｒ０は、図２に示
されるように複数の定電流源１１４−１〜１１４−ｎ間
が配線されている場合の当該定電流源間の配線寄生抵抗
の値に比べて十分に大きいものとする。特に制限されな
いが、３桁以上大きいことが望ましい。そのように大き
な抵抗値を有する電源抵抗Ｒ０が各チャネル間に設けら
れ、各電流源トランジスタＱ１−１〜Ｑ１−ｎから見た
電流条件が互いに等しくなるように電源抵抗Ｒ０及び電
流源抵抗Ｒ１〜Ｒｎの定数が設定されることにより、チ
ャネル間の電流のばらつきが抑えられる。具体的には次
式の関係が成立するように電源抵抗Ｒ０及び電流源抵抗
Ｒ１〜Ｒｎの定数を設定する。
されるように複数の定電流源１１４−１〜１１４−ｎ間
が配線されている場合の当該定電流源間の配線寄生抵抗
の値に比べて十分に大きいものとする。特に制限されな
いが、３桁以上大きいことが望ましい。そのように大き
な抵抗値を有する電源抵抗Ｒ０が各チャネル間に設けら
れ、各電流源トランジスタＱ１−１〜Ｑ１−ｎから見た
電流条件が互いに等しくなるように電源抵抗Ｒ０及び電
流源抵抗Ｒ１〜Ｒｎの定数が設定されることにより、チ
ャネル間の電流のばらつきが抑えられる。具体的には次
式の関係が成立するように電源抵抗Ｒ０及び電流源抵抗
Ｒ１〜Ｒｎの定数を設定する。
【００３２】
【数５】
【００３３】ここで、Ｒ０はチャネル間電源抵抗、ＲＫ
はｋチャネル目の電流源抵抗である。
はｋチャネル目の電流源抵抗である。
【００３４】例えば図２に示されるように複数の定電流
源１１４−１〜１１４−ｎ間が配線されている場合の当
該定電流源間の配線寄生抵抗ｒ０が０．５Ωとし、電源
パッドＰＡＤ１から電源を供給すると、図７に示される
ように、各チャネルの電流がばらつく。ただし、ＶＣＳ
＝１．２Ｖ、ＶＥＥ＝０Ｖ、Ｖｂｅ＝０．８Ｖとする。
また、電流源抵抗Ｒｎ＝４００Ωで設計電流Ｉ＝２ｍＡ
とする。
源１１４−１〜１１４−ｎ間が配線されている場合の当
該定電流源間の配線寄生抵抗ｒ０が０．５Ωとし、電源
パッドＰＡＤ１から電源を供給すると、図７に示される
ように、各チャネルの電流がばらつく。ただし、ＶＣＳ
＝１．２Ｖ、ＶＥＥ＝０Ｖ、Ｖｂｅ＝０．８Ｖとする。
また、電流源抵抗Ｒｎ＝４００Ωで設計電流Ｉ＝２ｍＡ
とする。
【００３５】一方、同様の条件で全チャネルの電流を２
ｍＡとするには、図８に示されるように抵抗値を設定す
る。すなわち、電源抵抗Ｒ０を１０Ω、電流源抵抗Ｒ１
〜Ｒ５をそれぞれ１５０Ω、１１０Ω、８０Ω、６０
Ω、５０Ωに設定することで、各チャネルの電流は２ｍ
Ａとなり、チャネル間の電流ばらつきが排除される。
ｍＡとするには、図８に示されるように抵抗値を設定す
る。すなわち、電源抵抗Ｒ０を１０Ω、電流源抵抗Ｒ１
〜Ｒ５をそれぞれ１５０Ω、１１０Ω、８０Ω、６０
Ω、５０Ωに設定することで、各チャネルの電流は２ｍ
Ａとなり、チャネル間の電流ばらつきが排除される。
【００３６】尚、数１は電源を片側から供給する場合の
関係式であるが、両側から供給する場合には、チャネル
数が半分になると考えれば良く、同様に抵抗値を設定す
ることができる。つまり、電源パッドが複数の定電流源
１１４−１〜１１４−ｎの両側に設けられるとき、左半
分の定電流源には左側の電源パッドから電流供給を行
い、右半分の定電流源には右側の電源パッドから電流が
供給されるものと考え、それぞれ数１が成立するように
定数設定を行えば良い。
関係式であるが、両側から供給する場合には、チャネル
数が半分になると考えれば良く、同様に抵抗値を設定す
ることができる。つまり、電源パッドが複数の定電流源
１１４−１〜１１４−ｎの両側に設けられるとき、左半
分の定電流源には左側の電源パッドから電流供給を行
い、右半分の定電流源には右側の電源パッドから電流が
供給されるものと考え、それぞれ数１が成立するように
定数設定を行えば良い。
【００３７】本発明の別の例を説明する。
【００３８】光インターコネクト装置の場合、発光素子
の温度特性に合わせて駆動電源に温度特性を持たせると
良い。例えば図５に示されるように、エミッタ接地電流
源５０とカスコードバイアス回路６０とを組み合わせる
と、温度が上昇するに従い、電流値が指数関数的に増加
する特性を得ることができ、そのような回路を定電流源
１１４−１〜１１４ｎに適用することができる。
の温度特性に合わせて駆動電源に温度特性を持たせると
良い。例えば図５に示されるように、エミッタ接地電流
源５０とカスコードバイアス回路６０とを組み合わせる
と、温度が上昇するに従い、電流値が指数関数的に増加
する特性を得ることができ、そのような回路を定電流源
１１４−１〜１１４ｎに適用することができる。
【００３９】上記エミッタ接地電流源５０は、ｎｐｎ型
バイポーラトランジスタＱ１−１〜Ｑ１−３を含んで成
る。トランジスタＱ１−１〜Ｑ１−３のベース電極には
所定のバイアス電圧ＶＣＳ１が供給される。また、トラ
ンジスタＱ１−１〜Ｑ１−３のエミッタ電極は、配線に
より電源パッドＰＡＤ１に結合されている。この電源パ
ッドＰＡＤ１は低電位側電源ＶＥＥに結合される。
バイポーラトランジスタＱ１−１〜Ｑ１−３を含んで成
る。トランジスタＱ１−１〜Ｑ１−３のベース電極には
所定のバイアス電圧ＶＣＳ１が供給される。また、トラ
ンジスタＱ１−１〜Ｑ１−３のエミッタ電極は、配線に
より電源パッドＰＡＤ１に結合されている。この電源パ
ッドＰＡＤ１は低電位側電源ＶＥＥに結合される。
【００４０】カスコードバイアス回路６０は次のように
構成される。
構成される。
【００４１】上記トランジスタＱ１−１〜Ｑ１−３のコ
レクタ電極と、図示されない駆動回路との間には、それ
ぞれｎｐｎ型バイポーラトランジスタＱ２−１、Ｑ２−
２、Ｑ２−３が設けられている。このトランジスタＱ２
−１、Ｑ２−２、Ｑ２−３のベース電極は、ｎｐｎ型バ
イポーラトランジスタＱ３−１，Ｑ３−２、Ｑ３−３の
コレクタ電極が結合されている。トランジスタＱ３−
１，Ｑ３−２、Ｑ３−３のコレクタ電極は、カスコード
バイアス生成抵抗Ｒｃを介して高電位側電源ＶＣＣに結
合される。また、トランジスタＱ３−１，Ｑ３−２、Ｑ
３−３のエミッタ電極には、抵抗Ｒ１、Ｒ２，Ｒ３が設
けられる。複数の電源抵抗Ｒ０が直列接続され、その電
源抵抗Ｒ０の端子に、対応する抵抗Ｒ１、Ｒ２，Ｒ３の
他端が結合される。電源パッドＰＡＤ２は低電位側電源
ＶＥＥに結合される。
レクタ電極と、図示されない駆動回路との間には、それ
ぞれｎｐｎ型バイポーラトランジスタＱ２−１、Ｑ２−
２、Ｑ２−３が設けられている。このトランジスタＱ２
−１、Ｑ２−２、Ｑ２−３のベース電極は、ｎｐｎ型バ
イポーラトランジスタＱ３−１，Ｑ３−２、Ｑ３−３の
コレクタ電極が結合されている。トランジスタＱ３−
１，Ｑ３−２、Ｑ３−３のコレクタ電極は、カスコード
バイアス生成抵抗Ｒｃを介して高電位側電源ＶＣＣに結
合される。また、トランジスタＱ３−１，Ｑ３−２、Ｑ
３−３のエミッタ電極には、抵抗Ｒ１、Ｒ２，Ｒ３が設
けられる。複数の電源抵抗Ｒ０が直列接続され、その電
源抵抗Ｒ０の端子に、対応する抵抗Ｒ１、Ｒ２，Ｒ３の
他端が結合される。電源パッドＰＡＤ２は低電位側電源
ＶＥＥに結合される。
【００４２】上記の構成において、エミッタ寄生配線抵
抗による電圧降下が起こり、電流が減少する。
抗による電圧降下が起こり、電流が減少する。
【００４３】一方、カスコードバイアス回路の低電位側
電源ＶＥＥ間に電源抵抗Ｒ０を挿入し、強制的にカスコ
ードバイアス回路電流源の電流値を減少させることで、
バイアスレベルを上昇させ、電流源トランジスタＱ１−
１〜Ｑ１−３のエミッタ・コレクタ間バイアスが上昇す
る。
電源ＶＥＥ間に電源抵抗Ｒ０を挿入し、強制的にカスコ
ードバイアス回路電流源の電流値を減少させることで、
バイアスレベルを上昇させ、電流源トランジスタＱ１−
１〜Ｑ１−３のエミッタ・コレクタ間バイアスが上昇す
る。
【００４４】図６に示されるように、トランジスタのベ
ース電圧を一定とした場合、エミッタ・コレクタ電圧を
増加させると、アーリー電圧に依存した傾きを持つ。従
って、カスコードバイアスを上昇させることで、電流は
増加する。バイアス上昇の効果で、配線寄生抵抗ｒ０に
よる電流源電流減少を補うことができ、チャネル間ばら
つきを無くすことができる。
ース電圧を一定とした場合、エミッタ・コレクタ電圧を
増加させると、アーリー電圧に依存した傾きを持つ。従
って、カスコードバイアスを上昇させることで、電流は
増加する。バイアス上昇の効果で、配線寄生抵抗ｒ０に
よる電流源電流減少を補うことができ、チャネル間ばら
つきを無くすことができる。
【００４５】電流の変化を相殺するには次式が成立する
ように定数設定を行う。
ように定数設定を行う。
【００４６】
【数６】
【００４７】ここで、ΔＶ１は電流源電源配線寄生抵抗
による電圧降下、Ｖ２はカスコード電源配線に挿入した
抵抗による電圧降下、Ｉ１は電流源電流、Ｉ２はカスコ
ードバイアス回路電流、Ｒｃはカスコードバイアス回路
電流、ＶＣＳ２はカスコードバイアス回路電流源バイア
ス、ｋはボルツマン定数、Ｔは温度、ｑは電荷である。
による電圧降下、Ｖ２はカスコード電源配線に挿入した
抵抗による電圧降下、Ｉ１は電流源電流、Ｉ２はカスコ
ードバイアス回路電流、Ｒｃはカスコードバイアス回路
電流、ＶＣＳ２はカスコードバイアス回路電流源バイア
ス、ｋはボルツマン定数、Ｔは温度、ｑは電荷である。
【００４８】数６を変形すると、
【００４９】
【数７】
【００５０】となる。
【００５１】具体的には、ｑ／ｋｔ＝２６ｍＶ、ＶＡ＝
５０Ｖ、Ｒｃ＝１ｋΩ、Ｉ１＝２ｍＡ、Ｉ２＝５０μ
Ａ、ＶＣＳ２−Ｖｂｅ＝０．４Ｖとすると、ｒ０／Ｒ０
＝９．６×１０-3となる。
５０Ｖ、Ｒｃ＝１ｋΩ、Ｉ１＝２ｍＡ、Ｉ２＝５０μ
Ａ、ＶＣＳ２−Ｖｂｅ＝０．４Ｖとすると、ｒ０／Ｒ０
＝９．６×１０-3となる。
【００５２】今、チャネル間の配線抵抗を０．５Ωとす
ると、Ｒ０＝２０８Ωとすることで、チャネル間ばらつ
きを是正することができる。実際には、チャネル間ばら
つきが最高となる使用最高温度のポイントにて設計する
ことで、使用温度範囲のチャネル間ばらつきを抑制す
る。
ると、Ｒ０＝２０８Ωとすることで、チャネル間ばらつ
きを是正することができる。実際には、チャネル間ばら
つきが最高となる使用最高温度のポイントにて設計する
ことで、使用温度範囲のチャネル間ばらつきを抑制す
る。
【００５３】また、カスコードバイアス回路６０は、基
本的には図４に示される定電流源と同等の構成となって
いる。ゆえに、このカスコードバイアス回路６０におい
て抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３の関係が数５を満たすよ
うに定数設定行うようにしてもよい。
本的には図４に示される定電流源と同等の構成となって
いる。ゆえに、このカスコードバイアス回路６０におい
て抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３の関係が数５を満たすよ
うに定数設定行うようにしてもよい。
【００５４】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００５５】（１）チャネル間電源配線に抵抗素子を挿
入することで、各電流源から見た抵抗値を全て同じにす
ることが可能となり、各電流源に流れる電流値を全て同
じにすることができ、電流源のチャネル間偏差を低減す
ることができる。
入することで、各電流源から見た抵抗値を全て同じにす
ることが可能となり、各電流源に流れる電流値を全て同
じにすることができ、電流源のチャネル間偏差を低減す
ることができる。
【００５６】通常、抵抗素子（単位面積当たり数十Ω〜
数Ω程度）は、配線寄生抵抗（単位面積当たり数十Ω程
度）に比較して３桁以上大きいため、配線に付加した抵
抗Ｒ０に合わせて電流源の抵抗素子Ｒ１〜Ｒｎを制御す
ることができる（逆に、配線抵抗に合わせて電流源の抵
抗率が３桁以上大きい抵抗素子を調整することは不可能
である）。
数Ω程度）は、配線寄生抵抗（単位面積当たり数十Ω程
度）に比較して３桁以上大きいため、配線に付加した抵
抗Ｒ０に合わせて電流源の抵抗素子Ｒ１〜Ｒｎを制御す
ることができる（逆に、配線抵抗に合わせて電流源の抵
抗率が３桁以上大きい抵抗素子を調整することは不可能
である）。
【００５７】（２）チャネル間の抵抗のばらつきを制御
するために配線幅を大きくすると、電源配線のチップ占
有面積が大きくなってしまうが、抵抗Ｒ０をチャネル間
電源配線に挿入することにより、配線抵抗を必要以上に
幅広化することが不要である。そのためにチップ面積の
縮小化が可能であり、コスト低下を図ることができる。
するために配線幅を大きくすると、電源配線のチップ占
有面積が大きくなってしまうが、抵抗Ｒ０をチャネル間
電源配線に挿入することにより、配線抵抗を必要以上に
幅広化することが不要である。そのためにチップ面積の
縮小化が可能であり、コスト低下を図ることができる。
【００５８】（３）電流源のチャネル間偏差と光ファイ
バアレイ２０の長さとはデータスキューに影響する。上
記のように電流源のチャネル間偏差が低減されるため、
データスキューの許容範囲内であることを条件に光ファ
イバアレイ２０を長くすることができる。
バアレイ２０の長さとはデータスキューに影響する。上
記のように電流源のチャネル間偏差が低減されるため、
データスキューの許容範囲内であることを条件に光ファ
イバアレイ２０を長くすることができる。
【００５９】（４）発光素子に流れる電流調整は、組立
行程にて外付け抵抗を調整することにより行われる。チ
ャネル間のばらつきが制御されればターゲットとなる電
流特性内に納めることが容易となり、調整の精度を下げ
ることができる。調整の精度を下げることは、工数の低
減の削減につながるため、低コスト化が可能となる。
行程にて外付け抵抗を調整することにより行われる。チ
ャネル間のばらつきが制御されればターゲットとなる電
流特性内に納めることが容易となり、調整の精度を下げ
ることができる。調整の精度を下げることは、工数の低
減の削減につながるため、低コスト化が可能となる。
【００６０】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
【００６１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である、装置
間結合のための光インターコネクション装置に本発明を
適用した場合について説明したが、本発明はそれに限定
されるものではなく、例えばボード間結合のための光イ
ンターコネクション装置に適用することができる。
なされた発明をその背景となった利用分野である、装置
間結合のための光インターコネクション装置に本発明を
適用した場合について説明したが、本発明はそれに限定
されるものではなく、例えばボード間結合のための光イ
ンターコネクション装置に適用することができる。
【００６２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６３】すなわち、電流源トランジスタと、上記電
流源トランジスタに直列接続された電流源抵抗とを含ん
で上記電流源を形成し、電源パッドを介して各チャネル
に電流を供給するための複数の電源抵抗を直列接続する
とともに、その直列接続された抵抗の端子に、対応する
上記電流源抵抗の他端を結合し、各電流源トランジスタ
から見た電流条件が互いに等しくなるように、上記電源
抵抗と電流源抵抗との値を設定することにより、各電流
源に流れる電流値を全て等しくして、駆動電流偏差を抑
制することができる。
流源トランジスタに直列接続された電流源抵抗とを含ん
で上記電流源を形成し、電源パッドを介して各チャネル
に電流を供給するための複数の電源抵抗を直列接続する
とともに、その直列接続された抵抗の端子に、対応する
上記電流源抵抗の他端を結合し、各電流源トランジスタ
から見た電流条件が互いに等しくなるように、上記電源
抵抗と電流源抵抗との値を設定することにより、各電流
源に流れる電流値を全て等しくして、駆動電流偏差を抑
制することができる。
【図１】本発明にかかる光インターコネクション装置の
構成例回路図である。
構成例回路図である。
【図２】一般的な光インターコネクション装置における
トランスミッタのレイアウト説明図である。
トランスミッタのレイアウト説明図である。
【図３】図１に示される光インターコネクション装置に
おけるトランスミッタのレイアウト説明図である。
おけるトランスミッタのレイアウト説明図である。
【図４】図１に示される光インターコネクション装置に
おけるトランスミッタの主要部の構成例回路図である。
おけるトランスミッタの主要部の構成例回路図である。
【図５】図１に示される光インターコネクション装置に
おけるトランスミッタの主要部の別の構成例回路図であ
る。
おけるトランスミッタの主要部の別の構成例回路図であ
る。
【図６】図５に示される回路の特性図である。
【図７】配線寄生抵抗による電流誤差の説明図である。
【図８】図５に示される回路における各定数の具体例説
明図である。
明図である。
１ 光インターコネクション装置 １０ トランスミッタ ２０ 光ファイバアレイ ３０ レシーバ １１４−１〜１１４−ｎ 定電流源 Ｒ０ 電源抵抗 Ｒ１〜Ｒｎ 電流源抵抗 Ｑ１−１〜Ｑ１−ｎ ｎｐｎ型バイポーラトランジスタ Ｑ２−１〜Ｑ２−３ ｎｐｎ型バイポーラトランジスタ Ｑ３−１〜Ｑ３−３ ｎｐｎ型バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 卓 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 金山 正文 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内
Claims (4)
- 【請求項１】 複数チャネル分の発光素子と、上記発光
素子に対応して配置され、入力データに基づいて対応す
る発光素子を駆動するための複数の駆動回路と、対応す
る駆動回路に上記発光素子を駆動するための電流を供給
する複数の電流源とを含み、上記発光素子から発せられ
た光による通信を可能にする光インターコネクション装
置において、 電流源トランジスタと、上記電流源トランジスタに直列
接続された電流源抵抗とを含んで上記電流源が形成さ
れ、 電源パッドを介して各チャネルに電流を供給するための
複数の電源抵抗が直列接続されるとともに、その直列接
続された抵抗の端子に、対応する上記電流源抵抗の他端
が結合され、 各電流源トランジスタから見た電流条件が互いに等しく
なるように、上記電源抵抗と電流源抵抗との値が設定さ
れて成ることを特徴とする光インターコネクション装
置。 - 【請求項２】 複数チャネル分の発光素子と、上記発光
素子に対応して配置され、入力データに基づいて対応す
る発光素子を駆動するための複数の駆動回路と、対応す
る駆動回路に上記発光素子を駆動するための電流を供給
する複数の電流源とを含み、上記発光素子から発せられ
た光による通信を可能にする光インターコネクション装
置において、 複数チャネル分の電流源トランジスタと、上記電流源ト
ランジスタに直列接続された電流源抵抗とを含んで上記
電流源が形成され、 電源パッドを介して各チャネルに電流を供給するための
複数の電源抵抗が直列接続されるとともに、その直列接
続された抵抗の端子に、対応する上記電流源抵抗の他端
が結合されて成り、 電源抵抗をＲ０とし、１チャネル目の電流源抵抗をＲ１
とし、ｋ（ｋ＝２，３，４，…，ｎ−１，ｎ）チャネル
目の電流源抵抗をＲｋとするとき、ｋチャネル目の電流
源抵抗は、 【数１】 によって決定されて成ることを特徴とする光インターコ
ネクション装置。 - 【請求項３】 複数チャネル分の発光素子と、上記発光
素子に対応して配置され、入力データに基づいて対応す
る発光素子を駆動するための複数の駆動回路と、対応す
る駆動回路に上記発光素子を駆動するための電流を供給
する電流源とを含み、上記発光素子から発せられた光に
よる通信を可能にする光インターコネクション装置にお
いて、 それぞれエミッタ接地された複数チャネル分の電流源ト
ランジスタと、上記電流源トランジスタにカスコード接
続されて上記電源トランジスタをバイアスするためのカ
スコードバイアス回路とを含んで上記電流源が形成され
るとき、 上記カスコードバイアス回路は、複数チャネル分のトラ
ンジスタと、各トランジスタのエミッタ電極に結合され
たカスコードバイアス電流源抵抗とを含んで成り、 電源パッドを介して上記カスコードバイアス電流源抵抗
に電流を供給するための複数の電源抵抗が直列接続さ
れ、その直列接続された抵抗の端子に、対応するカスコ
ードバイアス電流源抵抗の他端が結合されて成り、 ΔＶ１を電流源配線の寄生抵抗とし、ΔＶ２をカスコー
ド電源配線に挿入した抵抗による電圧降下とし、Ｉ１を
電流源電流とし、Ｉ２をカスコードバイアス回路電流と
し、Ｒｃをカスコードバイアス生成抵抗とし、ＶＣＳ２
をカスコードバイアス回路電流源バイアスとし、ＶＡを
アーリー電圧とし、ｋをボルツマン定数とし、Ｔを温度
とし、ｑを電荷とするとき、 【数２】 が成立するように各部の定数が設定されて成ることを特
徴とする光インターコネクション装置。 - 【請求項４】 上記発光素子から発せられた光を伝達さ
せるための光ファイバと、 上記光ファイバを介して伝達された光を電気信号に変換
するための受光素子とを含む請求項１乃至３のいずれか
１項記載の光インターコネクション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069872A JPH11275029A (ja) | 1998-03-19 | 1998-03-19 | 光インターコネクション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069872A JPH11275029A (ja) | 1998-03-19 | 1998-03-19 | 光インターコネクション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11275029A true JPH11275029A (ja) | 1999-10-08 |
Family
ID=13415323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069872A Withdrawn JPH11275029A (ja) | 1998-03-19 | 1998-03-19 | 光インターコネクション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11275029A (ja) |
-
1998
- 1998-03-19 JP JP10069872A patent/JPH11275029A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |