JPH11272373A - 情報処理装置及びコネクタ - Google Patents

Abstract

(57)【要約】 【課題】 終端手段を内蔵する複数のカートリッジの内
の特定のカートリッジを未実装にしてシステムを動作さ
せる場合に終端ボードの実装を行うことなくシステムバ
スでの波形歪を緩和することが可能な技術を提供する。 【解決手段】 システムバスの終端手段を有した複数の
カートリッジを接続する情報処理装置において、前記カ
ートリッジがシステムバスに接続されていないときにシ
ステムバスでの波形歪みを緩和する終端手段と、前記カ
ートリッジがシステムバスに接続されているかどうかを
検出する検出手段と、前記検出手段により前記カートリ
ッジがシステムバスに接続されていることを検出したと
きに前記終端手段を切り離す切り替え手段とを備えるも
のである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速信号伝達を行う
バスを備える情報処理装置及びそのコネクタに関し、特
に終端抵抗を内蔵した複数のＣＰＵカートリッジを接続
するシステムバスを有する情報処理装置及びそのコネク
タに適用して有効な技術に関するものである。

【０００２】

【従来の技術】近年、処理性能の向上が益々要求される
パーソナルコンピュータ（以下、ＰＣと記載する）やワ
ークステーションに代表される情報処理装置において、
ディジタル信号回路間の信号伝送を高速に行う為の技術
が重要となっている。

【０００３】この様な高速信号伝達を実現する手段とし
て、信号振幅を１Ｖ程度とした信号伝送技術（以下これ
を低振幅インタフェースと呼ぶ）が今日広く用いられて
いる。この低振幅インタフェースについては、例えば日
経エレクトロニクス１９９３年９月２７日号（Ｎｏ．５
９１）Ｐ２６９〜２９０（日経ＢＰ社、平成５年発行）
に詳しく記載されており、この低振幅インタフェース技
術は、今日ＰＣやワークステーションのＣＰＵのバスイ
ンタフェース信号にも用いられている。

【０００４】前記低振幅インタフェースを用いた伝送線
路の様に高速信号伝達を行うバス上に複数のモジュール
を接続する場合には、バス端点での反射といったインピ
ーダンスの不整合による波形歪みを緩和する為に、バス
を伝送線路のインピーダンスで終端するいわゆる整合終
端が必要になる。

【０００５】図６は従来の整合終端の基本構成を示す図
である。図６に示す様に従来のシステムボード６００
は、モジュール６０１〜６０４と、システムバス６０５
と、終端電圧電源６２０と、終端抵抗６２１及び６２２
とを有している。

【０００６】モジュール６０１〜６０４はシステムバス
６０５を介して相互に信号を送受信して特定の動作を行
う回路である。システムバス６０５は低振幅インタフェ
ースでモジュール６０１〜６０４を相互に接続する伝送
線路である。

【０００７】終端電圧電源６２０はシステムボード６０
０上で終端抵抗６２１及び６２２に電圧を供給する電源
である。終端抵抗６２１及び６２２はシステムバス６０
５での波形歪みを緩和する為にシステムボード６００上
に実装された終端手段である。

【０００８】図６に示す様にシステムボード６００では
低振幅インタフェースのシステムバス６０５上にモジュ
ール６０１〜６０４が接続されており、システムバス６
０５の両端は終端抵抗６２１及び６２２により終端され
ている。

【０００９】モジュール６０１〜６０４等の接続数によ
り、バスの終端抵抗値を変化させる方法は様々な手段が
あり、例えばバスの使用状態に応じてバスの終端を行う
バス終端装置については特開平７−１１４４３３号公報
に記載されている。

【００１０】その概要は、バックプレーンと信号処理並
びに通信用の送受信用回路を搭載したパッケージからな
る情報処理装置において、信号配線に接続する前記パッ
ケージの枚数や電気特性により決まるバスの特性インピ
ーダンスに応じて、信号配線両端の終端に用いる抵抗の
値を変えることを特徴とするものである。この従来技術
による情報処理装置は、終端用の抵抗が実装されたパッ
ケージを必ずバス端点に実装して使用する事を想定した
ものである。

【００１１】一方、最近ではカセット状のユニットの中
にプリント基板を実装し、コネクタに装着するタイプの
ＣＰＵが世の中に出始めた（以下このタイプのＣＰＵを
ＣＰＵカートリッジと呼ぶ）。このＣＰＵカートリッジ
はカートリッジ内部に終端用の抵抗を内蔵している。

【００１２】図７は従来のＣＰＵカートリッジを搭載す
るシステムの典型的なブロック構成を示す図である。図
７に示す様に従来のシステムは、システムボード７００
と、ＣＰＵカートリッジ７１０と、ＣＰＵカートリッジ
７２０と、ＣＰＵコネクタ７３１及び７３２とを有して
いる。

【００１３】システムボード７００はＣＰＵカートリッ
ジ７１０及びＣＰＵカートリッジ７２０を搭載するボー
ドである。ＣＰＵカートリッジ７１０はＣＰＵ７１１、
終端抵抗７１２及び終端電圧電源７１３を内蔵し、ＣＰ
Ｕコネクタ７３１を介してシステムバス７０３に接続さ
れるカートリッジである。

【００１４】ＣＰＵカートリッジ７２０はＣＰＵ７２
１、終端抵抗７２２及び終端電圧電源７２３を内蔵し、
ＣＰＵコネクタ７３２を介してシステムバス７０３に接
続されるカートリッジである。ＣＰＵコネクタ７３１及
び７３２はそれぞれＣＰＵカートリッジ７１０及びＣＰ
Ｕカートリッジ７２０をシステムボード７００に接続す
るコネクタである。

【００１５】システムボード７００は、モジュール７０
１及び７０２と、システムバス７０３とを有している。

【００１６】モジュール７０１及び７０２はシステムバ
ス７０３に接続されるメモリコントローラやバスブリッ
ジ等の回路である。システムバス７０３はＣＰＵカート
リッジ７１０及びＣＰＵカートリッジ７２０内のＣＰＵ
７１１及びＣＰＵ７２１並びにモジュール７０１及び７
０２を相互に接続する伝送線路である。

【００１７】ＣＰＵカートリッジ７１０は、ＣＰＵ７１
１と、終端抵抗７１２と、終端電圧電源７１３と、ＣＰ
Ｕカートリッジ伝送線路７１４とを有している。

【００１８】ＣＰＵ７１１はＣＰＵカートリッジ７１０
を搭載する情報処理装置全体の動作を制御するプロセッ
サである。終端抵抗７１２はシステムバス７０３での波
形歪みを緩和する為にＣＰＵカートリッジ７１０内に内
蔵された終端手段である。

【００１９】終端電圧電源７１３はＣＰＵカートリッジ
７１０内の終端抵抗７１２に電圧を供給する電源であ
る。ＣＰＵカートリッジ伝送線路７１４はＣＰＵ７１１
とＣＰＵコネクタ７３１との間で信号を伝送する伝送線
路である。

【００２０】ＣＰＵカートリッジ７２０は、ＣＰＵ７２
１と、終端抵抗７２２と、終端電圧電源７２３と、ＣＰ
Ｕカートリッジ伝送線路７２４とを有している。

【００２１】ＣＰＵ７２１はＣＰＵカートリッジ７２０
を搭載する情報処理装置全体の動作を制御するプロセッ
サである。終端抵抗７２２はシステムバス７０３での波
形歪みを緩和する為にＣＰＵカートリッジ７２０内に内
蔵された終端手段である。

【００２２】終端電圧電源７２３はＣＰＵカートリッジ
７２０内の終端抵抗７２２に電圧を供給する電源であ
る。ＣＰＵカートリッジ伝送線路７２４はＣＰＵ７２１
とＣＰＵコネクタ７３２との間で信号を伝送する伝送線
路である。

【００２３】図７に示す様に２個のＣＰＵカートリッジ
７１０及びＣＰＵカートリッジ７２０をシステムボード
７００に接続する場合には、ＣＰＵカートリッジ７１０
及びＣＰＵカートリッジ７２０をシステムバス７０３の
両端に配置し、モジュール７０１及び７０２を挟み込む
構成にすることにより、図６に示した整合終端が可能に
なる。

【００２４】図７ではデュアルプロセッサの構成例とし
てＣＰＵカートリッジ７１０及びＣＰＵカートリッジ７
２０を２個接続する場合を示したが、仮にシングルプロ
セッサ構成で使用することを考えると、前述の構成のシ
ステムにて例えばＣＰＵカートリッジ７２０が装着され
ていないときには、ＣＰＵコネクタ７３２には終端抵抗
７２２が実装された終端ボードを実装する必要がある
（以下、終端用の抵抗が実装されているボードを終端ボ
ードと呼ぶ）。

【００２５】

【発明が解決しようとする課題】従来の情報処理装置に
おいて図７に示した様な複数のＣＰＵカートリッジを搭
載可能なシステムをシングルプロセッサ構成で使用する
場合、整合終端により波形歪みを抑える為に終端ボード
を用いてシステムバスを終端する必要がある。ところが
ＰＣのエンドユーザーは、システムバスに終端ボードが
必要であるという専門的知識を有しない為、エンドユー
ザーが終端ボードを装着し忘れることが考えられる。

【００２６】この様に図７に示した様な複数のＣＰＵカ
ートリッジを搭載可能な情報処理装置では、終端ボード
を実装せずに電源を投入することによりシステムが不安
定動作をする為、データ破損や故障が発生するという問
題がある。

【００２７】また従来の情報処理装置において終端ボー
ドを使用する場合は、ＣＰＵコネクタへの終端ボードの
挿抜を繰り返すことにより、ＣＰＵコネクタのコネクタ
ピン及び終端ボードのカードエッジ（接触子）の劣化が
起こるという問題もある。

【００２８】更に従来の情報処理装置において終端ボー
ドを使用する場合は、エンドユーザーが終端ボードを挿
入する際に中途半端な挿入や逆向き挿入或いはシステム
通電中の挿入といった誤った操作が予想され、エラー、
事故及び故障が発生するという問題がある。

【００２９】また前記の特開平７−１１４４３３号公報
に記載されている方式では、負荷数によるインピーダン
ス変動を補正する為に終端抵抗の値を調整することは記
載されているものの、バス端点の終端抵抗が実装された
負荷パッケージを外して使用する状況は考慮しておら
ず、上記に示す様なエンドユーザーの不慮の操作による
システムの誤動作を防ぐことができない。

【００３０】本発明の目的は上記問題を解決し、終端手
段を内蔵する複数のカートリッジの内の特定のカートリ
ッジを未実装にしてシステムを動作させる場合に終端ボ
ードの実装を行うことなくシステムバスでの波形歪を緩
和することが可能な技術を提供することにある。

【００３１】本発明の他の目的はシステムバスでの波形
歪をできるだけ抑えることが可能な技術を提供すること
にある。

【００３２】

【課題を解決するための手段】本発明はシステムバスの
終端手段を有した複数のカートリッジを接続する情報処
理装置において、前記カートリッジがシステムバスに接
続されているかどうかに応じてシステムバスに予め備え
られた終端手段の接続を切り替えるものである。

【００３３】本発明の情報処理装置ではシステムボード
上またはコネクタ内に、前記カートリッジがシステムバ
スに接続されていないときにシステムバスでの波形歪み
を緩和する終端手段を備え、前記検出手段により前記カ
ートリッジがシステムバスに接続されているかどうかを
検出する。

【００３４】前記検出手段により前記カートリッジのシ
ステムバスへの接続が検出されない場合には、前記シス
テムボード上またはコネクタ内に予め備えられた終端手
段によりインピーダンスの整合を行ってシステムバスで
の波形歪を緩和する。

【００３５】前記検出手段により前記カートリッジのシ
ステムバスへの接続が検出された場合には、前記切り替
え手段により前記システムボード上またはコネクタ内の
終端手段を切り離し、前記カートリッジに内蔵された終
端手段によりインピーダンスの整合を行ってシステムバ
スでの波形歪を緩和する。

【００３６】前記の様に本発明の情報処理装置では前記
カートリッジの装着の際に終端ボードの挿抜を必要とし
ないので、終端ボードを実装せずに電源を投入すること
によるシステムの不安定動作、データ破損や故障は発生
せず、また終端ボードの挿抜を繰り返すことによるコネ
クタピン及び終端ボードのカードエッジ（接触子）の劣
化、或いはエンドユーザーが終端ボードを挿入する際の
中途半端な挿入や逆向き挿入或いはシステム通電中の挿
入といった誤った操作を防止することができる。

【００３７】以上の様に本発明の情報処理装置によれ
ば、終端手段を内蔵するカートリッジがシステムバスに
接続されているかどうかを検出してシステムバスに予め
接続されている終端手段の切り替えを行うので、終端手
段を内蔵する複数のカートリッジの内の特定のカートリ
ッジを未実装にしてシステムを動作させる場合に終端ボ
ードの実装を行うことなくシステムバスでの波形歪を緩
和することが可能である。

【００３８】

【発明の実施の形態】（実施形態１）以下に終端抵抗を
内蔵したＣＰＵカートリッジの有無に応じてシステムボ
ード上の終端抵抗の接続を切り替える実施形態１の情報
処理装置について説明する。

【００３９】図１は本実施形態の情報処理装置の概略構
成を示す図である。図１に示す様に本実施形態の情報処
理装置は、ＣＰＵカートリッジ１ａと、ＣＰＵカートリ
ッジ１ｂと、システムボード２と、ＣＰＵコネクタ３１
及び３２とを有している。

【００４０】ＣＰＵカートリッジ１ａはＣＰＵ４１、Ｃ
ＰＵ電圧制御信号生成回路３ａ、終端抵抗２１及び終端
電圧電源３０１を内蔵し、ＣＰＵコネクタ３１を介して
システムバス１００に接続されるカートリッジである。

【００４１】ＣＰＵカートリッジ１ｂはＣＰＵ４２、Ｃ
ＰＵ電圧制御信号生成回路３ｂ、終端抵抗２２及び終端
電圧電源３０２を内蔵し、ＣＰＵコネクタ３２を介して
システムバス１００に接続されるカートリッジである。

【００４２】システムボード２はＣＰＵカートリッジ１
ａ及び１ｂを搭載するボードである。ＣＰＵコネクタ３
１及び３２はＣＰＵカートリッジ１ａ及び１ｂそれぞれ
をシステムボード２に接続するコネクタである。

【００４３】システムボード２は、ＣＰＵ有無検出回路
４と、切り替えスイッチ５と、外部電源モジュール６ａ
及び６ｂと、プルアップ抵抗群８と、プルアップ電源９
と、終端抵抗２４と、モジュール４３ａ及び４３ｂと、
システムバス１００と、ＣＰＵ電圧制御信号２００と、
終端電圧電源３００と、切り替えスイッチ制御信号４０
０とを有している。

【００４４】ＣＰＵ有無検出回路４はＣＰＵカートリッ
ジ１ｂがシステムバス１００に接続されているかどうか
を検出する検出手段であり、ＣＰＵカートリッジ１ｂ内
のＣＰＵ４２に供給される電圧を制御するＣＰＵ電圧制
御信号２００の値によってＣＰＵカートリッジ１ｂがシ
ステムバス１００に接続されているかどうかを検出する
回路である。

【００４５】切り替えスイッチ５はＣＰＵ有無検出回路
４によりＣＰＵカートリッジ１ｂがシステムバス１００
に接続されていることを検出したときにシステムバス１
００上の終端抵抗２４を切り離す切り替え手段である。

【００４６】外部電源モジュール６ａ及び６ｂはそれぞ
れＣＰＵ４１及びＣＰＵ４２に電圧を供給する回路であ
る。プルアップ抵抗群８はＣＰＵカートリッジ１ｂがシ
ステムボード２に実装されていない場合にＣＰＵ電圧制
御信号２００をプルアップする回路である。

【００４７】プルアップ電源９はＣＰＵカートリッジ１
ｂがシステムボード２に実装されていない場合にＣＰＵ
電圧制御信号２００をプルアップする為の電源である。
終端抵抗２４はＣＰＵカートリッジ１ｂがシステムバス
１００に接続されていないときにシステムバス１００で
の波形歪みを緩和する為にシステムボード２上に実装さ
れた終端手段である。

【００４８】モジュール４３ａ及び４３ｂはシステムバ
ス１００に接続されるメモリコントローラやバスブリッ
ジ等の回路である。システムバス１００はＣＰＵカート
リッジ１ａ及び１ｂ内のＣＰＵ４１及びＣＰＵ４２並び
にモジュール４３ａ及び４３ｂを相互に接続する伝送線
路である。

【００４９】ＣＰＵ電圧制御信号２００は外部電源モジ
ュール６ｂからＣＰＵ４２に供給される電圧を制御する
信号である。終端電圧電源３００はシステムボード２上
で終端抵抗２４に電圧を供給する電源である。切り替え
スイッチ制御信号４００はＣＰＵカートリッジ１ｂがシ
ステムボード２に実装されているかどうかに応じて切り
替えスイッチ５を制御してシステムボード２上の終端抵
抗２４の切り替えを行う信号である。

【００５０】ＣＰＵカートリッジ１ａは、終端抵抗２１
と、ＣＰＵ電圧制御信号生成回路３ａと、ＣＰＵ４１
と、ＣＰＵ電源線５０ａと、ＣＰＵグランド線６０ａ
と、ＣＰＵカートリッジ伝送線路１０１と、終端電圧電
源３０１とを有している。

【００５１】終端抵抗２１はシステムバス１００での波
形歪みを緩和する為にＣＰＵカートリッジ１ａ内に内蔵
された終端手段である。ＣＰＵ電圧制御信号生成回路３
ａはＣＰＵ４１に与える電圧を外部電源モジュール６ａ
から供給する際にその電圧を制御する信号を生成する回
路である。

【００５２】ＣＰＵ４１はＣＰＵカートリッジ１ａを搭
載する情報処理装置全体の動作を制御するプロセッサで
ある。ＣＰＵ電源線５０ａは外部電源モジュール６ａか
らＣＰＵ４１への電源線である。ＣＰＵグランド線６０
ａは外部電源モジュール６ａからＣＰＵ４１へのグラン
ド線である。

【００５３】ＣＰＵカートリッジ伝送線路１０１はＣＰ
Ｕ４１とＣＰＵコネクタ３１とを接続する伝送線路であ
る。終端電圧電源３０１はＣＰＵカートリッジ１ａで終
端抵抗２１に電圧を供給する電源である。

【００５４】ＣＰＵカートリッジ１ｂは、終端抵抗２２
と、ＣＰＵ電圧制御信号生成回路３ｂと、ＣＰＵ４２
と、ＣＰＵ電源線５０ｂと、ＣＰＵグランド線６０ｂ
と、ＣＰＵカートリッジ伝送線路１０２と、終端電圧電
源３０２とを有している。

【００５５】終端抵抗２２はシステムバス１００での波
形歪みを緩和する為にＣＰＵカートリッジ１ｂ内に内蔵
された終端手段である。ＣＰＵ電圧制御信号生成回路３
ｂはＣＰＵ４２に与える電圧を外部電源モジュール６ｂ
から供給する際にその電圧を制御するＣＰＵ電圧制御信
号２００を生成する回路である。

【００５６】ＣＰＵ４２はＣＰＵカートリッジ１ｂを搭
載する情報処理装置全体の動作を制御するプロセッサで
ある。ＣＰＵ電源線５０ｂは外部電源モジュール６ｂか
らＣＰＵ４２への電源線である。ＣＰＵグランド線６０
ｂは外部電源モジュール６ｂからＣＰＵ４２へのグラン
ド線である。

【００５７】ＣＰＵカートリッジ伝送線路１０２はＣＰ
Ｕ４２とＣＰＵコネクタ３２とを接続する伝送線路であ
る。終端電圧電源３０２はＣＰＵカートリッジ１ｂで終
端抵抗２２に電圧を供給する電源である。

【００５８】また図１に示す様に本実施形態の情報処理
装置ではモジュール４３ａにメモリが接続され、モジュ
ール４３ｂにはＶＧＡ（Video Graphics Array）カー
ド、ＰＣＩ（Peripheral Component Interconnect）バ
ススロット及びＩ／Ｏコントローラが接続されており、
ＶＧＡカードにはディスプレイ装置が、またＩ／Ｏコン
トローラにはキーボード、マウス及びＨＤＤ（Hard Dis
k Drive）が接続されている。

【００５９】本実施形態の情報処理装置の特徴は、従来
の構成にＣＰＵ有無検出回路４、切り替えスイッチ５及
び終端抵抗２４を付加したことである。以下、これらの
構成要素について詳しく説明する。

【００６０】ＣＰＵカートリッジ１ａ及び１ｂ上には、
ＣＰＵ電圧制御信号生成回路３ａ及び３ｂが搭載されて
いる。このＣＰＵ電圧制御信号生成回路３ａ及び３ｂ
は、ＣＰＵ４１及びＣＰＵ４２に与える電圧を外部電源
モジュール６ａ及び６ｂから供給する際に用いる回路で
ある。すなわち、ＣＰＵ電圧制御信号生成回路３ａ及び
３ｂから出力される信号を観測することにより、ＣＰＵ
カートリッジ１ａ及び１ｂの有無を検出することが可能
となる。

【００６１】システムボード２上では、ＣＰＵコネクタ
３１及び３２がシステムバス１００に接続されている。
またシステムバス１００は、切り替えスイッチ５を介し
て終端抵抗２４に接続されており、終端抵抗２４はシス
テムボード２上において終端電圧電源３００に接続され
ている。切り替えスイッチ５は、切り替えスイッチ制御
信号４００の状態により、システムバス１００と終端抵
抗２４間を接続・遮断する働きを持つ回路である。

【００６２】まず本実施形態の情報処理装置において、
システムボード２上にＣＰＵカートリッジ１ａが実装さ
れ、ＣＰＵカートリッジ１ｂが未実装状態である場合の
動作を説明する。

【００６３】システムボード２上にＣＰＵカートリッジ
１ａが実装され、ＣＰＵカートリッジ１ｂが未実装の状
態では、ＣＰＵカートリッジ１ａ上の終端抵抗２１によ
りシステムバス１００の片方の端点は終端されている
が、もう一方の端点であるＣＰＵコネクタ３２の点で
は、終端されていない状態にある。

【００６４】ここでＣＰＵ有無検出回路４は、ＣＰＵ電
圧制御信号２００によりＣＰＵカートリッジ１ｂが未実
装であることを識別し、切り替えスイッチ制御信号４０
０を介して切り替えスイッチ５に終端抵抗２４の接続を
指示する。この為、終端抵抗２４はシステムバス１００
に接続され、システムバス１００のもう一方の端点が正
しく終端される。

【００６５】次に図１においてシステムボード２にＣＰ
Ｕカートリッジ１ａ及び１ｂが実装されている場合の動
作を説明する。

【００６６】システムボード２上にＣＰＵカートリッジ
１ａ及び１ｂが共に実装されている状態では、ＣＰＵ有
無検出回路４はＣＰＵ電圧制御信号２００により、ＣＰ
Ｕカートリッジ１ｂの実装を認識し、切り替えスイッチ
制御信号４００を介して切り替えスイッチ５に終端抵抗
２４の遮断を指示する。この為、システムボード２上の
終端抵抗２４はシステムバス１００から電気的に切り離
され、ＣＰＵカートリッジ１ａ上の終端抵抗２１及びＣ
ＰＵカートリッジ１ｂ上の終端抵抗２２により、システ
ムバス１００の両端が終端される。

【００６７】なお図１のＣＰＵ有無検出回路４はＮＡＮ
Ｄゲート等の組み合わせ論理回路を使って容易に構成す
ることができる。ＣＰＵカートリッジ１ｂの有無を確認
する為の信号は、ＣＰＵカートリッジ１ｂの装着時にＣ
ＰＵコネクタ３２に一定のレベルを出力する信号であれ
ば良い。

【００６８】ここではＣＰＵカートリッジ１ｂの有無を
確認する為の信号として、ＣＰＵカートリッジ１ｂがシ
ステムボード２に対してＣＰＵカートリッジ１ｂ自身の
動作電圧値を指定する信号を仮定し、前述のＣＰＵ電圧
制御信号生成回路３ｂ及びＣＰＵ電圧制御信号２００を
用いてＣＰＵカートリッジ１ｂの有無を検出するＣＰＵ
有無検出回路４の動作を図１を用いて説明する。

【００６９】図１においてＣＰＵカートリッジ１ｂ上の
ＣＰＵ電圧制御信号生成回路３ｂはハイレベルまたはロ
ーレベルのｎビット信号（ｎは１以上の自然数）を出力
する回路であり、ＣＰＵ電圧制御信号生成回路３ｂから
出力された信号はＣＰＵコネクタ３２を経由してｎビッ
トのＣＰＵ電圧制御信号２００として外部電源モジュー
ル６ｂへ入力される。ＣＰＵ電圧制御信号２００を受け
取った外部電源モジュール６ｂは、指定された電源電圧
を生成し、ＣＰＵ４２に供給する。

【００７０】ＣＰＵカートリッジ１ｂが装着されない場
合には、ＣＰＵ電圧制御信号生成回路３はＣＰＵ電圧制
御信号２００の信号線に接続されない。この為、システ
ムボード２上のプルアップ抵抗群８によりＣＰＵ電圧制
御信号２００をプルアップすることで、ＣＰＵカートリ
ッジ１ｂの未装着時のｎビットのＣＰＵ電圧制御信号２
００の信号レベルは全て“ハイ”となる。

【００７１】すなわちＣＰＵ電圧制御信号２００にＣＰ
Ｕカートリッジ１ｂの未装着を示す信号レベルが入力さ
れた場合にのみ、切り替えスイッチ制御信号４００が
“ロー”レベルになり、これ以外のＣＰＵ電圧制御信号
２００のビットの組み合わせの時には、信号レベルは
“ハイ”レベルとなる。切り替えスイッチ５は、切り替
えスイッチ制御信号４００が“ロー”レベルの場合に切
断、“ハイ”レベルの場合には導通状態となる。

【００７２】以上の動作ではＣＰＵカートリッジ１ｂの
実装認識の手段としてＣＰＵ電圧制御信号２００を用い
た例を説明したが、ＣＰＵカートリッジ１ｂの実装を認
識する為の信号として他の信号を用いても良く、ＣＰＵ
カートリッジ１ｂの実装／非実装時に異なるレベルを示
す信号であれば種類を問わない。また、ユーザーによる
ジャンパ切り替え等の手操作によってＣＰＵカートリッ
ジ１ｂの実装状態を示すものであっても良い。

【００７３】また本実施形態の情報処理装置では２個の
ＣＰＵカートリッジ１ａ及び１ｂをシステムボード２に
接続する場合について説明したが、複数組のＣＰＵコネ
クタ３２、ＣＰＵ有無検出回路４及び切り替えスイッチ
５を備え、３個以上のカートリッジをシステムボード２
に接続してシステムボード２上の各終端抵抗を切り替え
るものとしても良い。

【００７４】以上説明した様に本実施形態の情報処理装
置によれば、終端手段を内蔵するカートリッジがシステ
ムバスに接続されているかどうかを検出してシステムバ
スに予め接続されている終端手段の切り替えを行うの
で、終端手段を内蔵する複数のカートリッジの内の特定
のカートリッジを未実装にしてシステムを動作させる場
合に終端ボードの実装を行うことなくシステムバスでの
波形歪を緩和することが可能である。

【００７５】（実施形態２）以下に終端抵抗を内蔵した
ＣＰＵカートリッジの有無に応じてＣＰＵコネクタ内の
終端抵抗の接続を切り替える実施形態２の情報処理装置
について説明する。

【００７６】図２は本実施形態のコネクタの概略構成を
示す図である。ＣＰＵコネクタ３３はシステムバス１０
０を終端する為の終端抵抗５００を内蔵し、ＣＰＵカー
トリッジ１ｂをシステムボード２に接続するコネクタで
ある。接続端子７２はシステムボード２とＣＰＵコネク
タ３３とを接続する端子の１つで、終端電圧電源３０４
を接続し、終端抵抗５００に終端電圧電源３０４の電圧
を供給する端子である。

【００７７】接続端子８１ａはシステムボード２とＣＰ
Ｕコネクタ３３とを接続する端子の１つで、終端抵抗５
００とシステムバス１００との接続またはＣＰＵカート
リッジ１ｂの基板とシステムバス１００との接続を行う
端子である。

【００７８】終端電圧電源３０４はＣＰＵコネクタ３３
の終端抵抗５００に電圧を供給する電源である。終端抵
抗５００はＣＰＵカートリッジ１ｂがＣＰＵコネクタ３
３に装着されていないときにシステムバス１００での波
形歪みを緩和する為にＣＰＵコネクタ３３の側面或いは
内部に実装された終端手段である。

【００７９】本実施形態の情報処理装置では、ＣＰＵコ
ネクタ３３の機械的な構造を利用してＣＰＵカートリッ
ジ１ｂが未実装の際に自動的にシステムバス１００を終
端する構成を表している。

【００８０】図２に示す様に本実施形態の情報処理装置
によるＣＰＵコネクタ３３は、ＣＰＵカートリッジ１ｂ
の挿入により機械的な機構を用いてバス線路を切り替え
る機能を持ち、またコネクタ内部に終端抵抗５００を内
蔵し、この終端抵抗５００に終端電圧電源３０４を供給
する構成となっている。

【００８１】図３は本実施形態のＣＰＵコネクタ３３の
外観を示す図である。図４は本実施形態のＣＰＵカート
リッジ１ｂ未実装時のＣＰＵコネクタ３３のＡ−Ａ断面
を示す図である。接続端子７１はシステムバス１００に
接続する接続端子８１ａと終端抵抗５００とを接続する
端子である。接続端子８１ｂはＣＰＵカートリッジ１ｂ
の終端を必要としない信号を接続する端子である。接触
部分８２ａ及び８２ｂはＣＰＵカートリッジ１ｂがＣＰ
Ｕコネクタ３３に実装されたときにＣＰＵカートリッジ
１ｂの基板が接触する部分である。

【００８２】スイッチ接触部８３はＣＰＵカートリッジ
１ｂがＣＰＵコネクタ３３に実装されていないときに接
続端子８１ａが接続端子７１に接触する部分である。外
枠５０１はＣＰＵコネクタ３３の外側の枠である。

【００８３】図５は本実施形態のＣＰＵカートリッジ１
ｂ実装時のＣＰＵコネクタ３３のＡ−Ａ断面を示す図で
ある。ＣＰＵカートリッジ基板９１はＣＰＵコネクタ３
３内に挿入されるＣＰＵカートリッジ１ｂ上の基板であ
る。ＣＰＵカートリッジ信号エッジ９２ａ及び９２ｂは
ＣＰＵカートリッジ基板９１上に露出している信号端子
である。

【００８４】図４及び図５は図３に示したＣＰＵコネク
タ３３のＡ−Ａ断面を示した図であり、図４はＣＰＵカ
ートリッジ１ｂが未実装の状態、図５はＣＰＵカートリ
ッジ１ｂが実装された状態を示している。

【００８５】本実施形態の情報処理装置において、接続
端子８１ａ、接触部分８２ａ及びスイッチ接触部８３
は、ＣＰＵカートリッジ１ｂのＣＰＵカートリッジ基板
９１の挿入により可動するばね構造を持った導電性の物
質である。

【００８６】次に図５を用いてＣＰＵカートリッジ１ｂ
をＣＰＵコネクタ３３に実装した際の動作を説明する。
ＣＰＵカートリッジ１ｂをＣＰＵコネクタ３３へ挿入す
ることにより、ＣＰＵカートリッジ基板９１がばね特性
を持つ接触部分８２ａを断面図中央から外側に向かって
押し出し、図５に示される様に接続端子７１と接続端子
８１ａのスイッチ接触部８３との接続が切り離される。

【００８７】すなわち本実施形態の情報処理装置では図
１におけるＣＰＵ有無検出回路４の機能は接触部分８２
ａ、切り替えスイッチ５はスイッチ接触部８３及び接続
端子７１に相当している。従って接触部分８２ａは、Ｃ
ＰＵカートリッジ１ｂのＣＰＵコネクタ３３への物理的
な接触によりＣＰＵカートリッジ１ｂがＣＰＵコネクタ
３３に装着されているかどうかを検出する検出手段に、
またスイッチ接触部８３及び接続端子７１は、接触部分
８２ａによりＣＰＵカートリッジ１ｂがＣＰＵコネクタ
３３に装着されていることを検出したときに終端抵抗５
００を切り離す切り替え手段に相当している。

【００８８】接続端子７１と接続端子８１ａとの接続が
切り離されると、ＣＰＵコネクタ３３内の終端抵抗５０
０は使用されず、ＣＰＵカートリッジ１ａ上の終端抵抗
２１及びＣＰＵカートリッジ１ｂ上の終端抵抗２２によ
り、システムバス１００の両端を２点で終端する構成に
なる。

【００８９】一方、ＣＰＵカートリッジ１ｂを抜くこと
により、接触部分８２ａは接続端子８１ａの部分を軸と
して金属のばね特性により移動し、図４に示す様にスイ
ッチ接触部８３と接続端子７１が接触する。この為、接
触部分８２ａと接続端子７１間が導通状態となり、電気
的に終端抵抗５００の一端がシステムバス１００に接続
された状態となる。これによってＣＰＵカートリッジ１
ｂが無い状態においても、終端抵抗５００によってシス
テムバス１００が終端される。

【００９０】本実施形態の情報処理装置ではＣＰＵコネ
クタ３３に終端抵抗５００を実装しているので、ＣＰＵ
カートリッジ１ｂがＣＰＵコネクタ３３に装着されてい
ないときに用いられる終端抵抗５００とシステムバス１
００との間の配線距離が短くなって、システムボード２
上に実装した終端抵抗２４を用いる場合よりも波形歪の
緩和効果が高くなり、システムバス１００の波形歪をで
きるだけ抑えることが可能になる。

【００９１】以上は、ＣＰＵコネクタ３３の左側だけに
終端抵抗５００を実装した例を述べたが、終端抵抗５０
０をＣＰＵコネクタ３３の右側に実装したり或いは終端
抵抗５００をＣＰＵコネクタ３３の両側に実装しても良
い。

【００９２】また本実施形態の情報処理装置では２個の
ＣＰＵカートリッジ１ａ及び１ｂをシステムボード２に
接続する場合について説明したが、複数組のＣＰＵコネ
クタ３３を備え、３個以上のカートリッジをシステムボ
ード２に接続してＣＰＵコネクタ３３内の各終端抵抗を
切り替えるものとしても良い。

【００９３】また本実施形態の情報処理装置ではＣＰＵ
カートリッジ１ａ及び１ｂをシステムバス１００に接続
する場合について説明したが、システムバス１００に接
続されるカートリッジとしては終端を必要とする回路を
有するものならば種類を問わない。

【００９４】以上説明した様に本実施形態の情報処理装
置によれば、終端手段を内蔵するカートリッジがシステ
ムバスに接続されているかどうかを検出してシステムバ
スに予め接続されている終端手段の切り替えを行うの
で、終端手段を内蔵する複数のカートリッジの内の特定
のカートリッジを未実装にしてシステムを動作させる場
合に終端ボードの実装を行うことなくシステムバスでの
波形歪を緩和することが可能である。

【００９５】また本実施形態の情報処理装置によれば、
終端手段を内蔵する特定のカートリッジの未実装時にシ
ステムバスに近接するコネクタ内の終端手段を用いてシ
ステムバスでの波形歪を緩和するので、システムバスで
の波形歪をできるだけ抑えることが可能である。

【００９６】

【発明の効果】本発明によれば終端手段を内蔵するカー
トリッジがシステムバスに接続されているかどうかを検
出してシステムバスに予め接続されている終端手段の切
り替えを行うので、終端手段を内蔵する複数のカートリ
ッジの内の特定のカートリッジを未実装にしてシステム
を動作させる場合に終端ボードの実装を行うことなくシ
ステムバスでの波形歪を緩和することが可能である。

【図面の簡単な説明】

【図１】実施形態１の情報処理装置の概略構成を示す図
である。

【図２】実施形態２のコネクタの概略構成を示す図であ
る。

【図３】実施形態２のＣＰＵコネクタ３３の外観を示す
図である。

【図４】実施形態２のＣＰＵカートリッジ１ｂ未実装時
のＣＰＵコネクタ３３のＡ−Ａ断面を示す図である。

【図５】実施形態２のＣＰＵカートリッジ１ｂ実装時の
ＣＰＵコネクタ３３のＡ−Ａ断面を示す図である。

【図６】従来の整合終端の基本構成を示す図である。

【図７】従来のＣＰＵカートリッジを搭載するシステム
の典型的なブロック構成を示す図である。

【符号の説明】

１ａ…ＣＰＵカートリッジ、１ｂ…ＣＰＵカートリッ
ジ、２…システムボード、３１及び３２…ＣＰＵコネク
タ、４…ＣＰＵ有無検出回路、５…切り替えスイッチ、
６ａ及び６ｂ…外部電源モジュール、８…プルアップ抵
抗群、９…プルアップ電源、２４…終端抵抗、４３ａ及
び４３ｂ…モジュール、１００…システムバス、２００
…ＣＰＵ電圧制御信号、３００…終端電圧電源、４００
…切り替えスイッチ制御信号、２１…終端抵抗、３ａ…
ＣＰＵ電圧制御信号生成回路、４１…ＣＰＵ、５０ａ…
ＣＰＵ電源線、６０ａ…ＣＰＵグランド線、１０１…Ｃ
ＰＵカートリッジ伝送線路、３０１…終端電圧電源、２
２…終端抵抗、３ｂ…ＣＰＵ電圧制御信号生成回路、４
２…ＣＰＵ、５０ｂ…ＣＰＵ電源線、６０ｂ…ＣＰＵグ
ランド線、１０２…ＣＰＵカートリッジ伝送線路、３０
２…終端電圧電源、３３…ＣＰＵコネクタ、７２…接続
端子、８１ａ…接続端子、３０４…終端電圧電源、５０
０…終端抵抗、７１…接続端子、８１ｂ…接続端子、８
２ａ及び８２ｂ…接触部分、８３…スイッチ接触部、５
０１…外枠、９１…ＣＰＵカートリッジ基板、９２ａ及
び９２ｂ…ＣＰＵカートリッジ信号エッジ、６００…シ
ステムボード、６０１〜６０４…モジュール、６０５…
システムバス、６２０…終端電圧電源、６２１及び６２
２…終端抵抗、７００…システムボード、７１０…ＣＰ
Ｕカートリッジ、７２０…ＣＰＵカートリッジ、７３１
及び７３２…ＣＰＵコネクタ、７０１及び７０２…モジ
ュール、７０３…システムバス、７１１…ＣＰＵ、７１
２…終端抵抗、７１３…終端電圧電源、７１４…ＣＰＵ
カートリッジ伝送線路、７２１…ＣＰＵ、７２２…終端
抵抗、７２３…終端電圧電源、７２４…ＣＰＵカートリ
ッジ伝送線路。

フロントページの続き (72)発明者 鈴木 新一 神奈川県川崎市幸区鹿島田890番地 株式 会社日立製作所情報・通信開発本部内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 システムバスの終端手段を有した複数の
   カートリッジを接続する情報処理装置において、 前記カートリッジがシステムバスに接続されていないと
   きにシステムバスでの波形歪みを緩和する終端手段と、
   前記カートリッジがシステムバスに接続されているかど
   うかを検出する検出手段と、前記検出手段により前記カ
   ートリッジがシステムバスに接続されていることを検出
   したときに前記終端手段を切り離す切り替え手段とを備
   えることを特徴とする情報処理装置。
2. 【請求項２】 前記カートリッジは当該情報処理装置全
   体の動作を制御するＣＰＵを内蔵し、前記検出手段は前
   記カートリッジ内のＣＰＵに供給される電圧を制御する
   ＣＰＵ電圧制御信号の値によって前記カートリッジがシ
   ステムバスに接続されているかどうかを検出するもので
   あることを特徴とする請求項１に記載された情報処理装
   置。
3. 【請求項３】 システムバスの終端手段を有した複数の
   カートリッジをシステムバスに接続するコネクタにおい
   て、 前記カートリッジが当該コネクタに装着されていないと
   きにシステムバスでの波形歪みを緩和する終端手段と、
   前記カートリッジが当該コネクタに装着されているかど
   うかを検出する検出手段と、前記検出手段により前記カ
   ートリッジが当該コネクタに装着されていることを検出
   したときに前記終端手段を切り離す切り替え手段とを備
   えることを特徴とするコネクタ。
4. 【請求項４】 前記検出手段は前記カートリッジの当該
   コネクタへの物理的な接触により前記カートリッジが当
   該コネクタに装着されているかどうかを検出するもので
   あることを特徴とする請求項３に記載されたコネクタ。