JPH11261396A - High-frequency switch device - Google Patents
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- JPH11261396A JPH11261396A JP10056941A JP5694198A JPH11261396A JP H11261396 A JPH11261396 A JP H11261396A JP 10056941 A JP10056941 A JP 10056941A JP 5694198 A JP5694198 A JP 5694198A JP H11261396 A JPH11261396 A JP H11261396A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＲＦ（Ｒａｄｉｏ
Ｆｒｅｑｕｅｎｃｙ）送受信機の送信または受信モー
ドの際、ＲＦ信号の入出力経路を切り替える高周波スイ
ッチ装置に関する。TECHNICAL FIELD The present invention relates to an RF (Radio Radio)
Frequency) The present invention relates to a high-frequency switch device that switches an input / output path of an RF signal in a transmission or reception mode of a transceiver.
【０００２】[0002]
【従来の技術】自動車電話／携帯電話／ＰＨＳ（Ｐｅｒ
ｓｏｎａｌ Ｈａｎｄｙ ＰｈｏｎｅＳｙｓｔｅｍ）等
のシステムにおける高周波スイッチ装置について見る
と、従来はＰＩＮダイオードによるオン／オフを利用し
た回路構成が主流であったが、近年のデバイスの要求で
ある小形化には不向きであるため、ＦＥＴから構成され
るシングルポールデュアルスルー（ＳＰＤＴ）スイッチ
が主流となってきている。さらにはシステム設計の負担
を軽くするために制御端子を１つにしたスイッチ回路が
注目されている。図３に従来のインバータ回路８０が内
蔵された１制御端子型高周波スイッチ装置を示す。この
高周波スイッチ装置は正電源電圧の単電源動作するＳＰ
ＤＴスイッチを有している。ＳＰＤＴスイッチの場合、
伝送経路が２つなので、互いに反転した制御信号が２つ
必要である。そのためインバータ回路８０を内蔵し、１
制御端子型高周波スイッチ装置を実現している。図３に
おいて、高周波信号の入出力端子２は、ＦＥＴ１１を介
して信号入出力端子３と接続され、この信号入出力端子
３はＦＥＴ１３を介して電源端子６に接続される。ま
た、信号入出力端子２はＦＥＴ１２を介して信号入出力
端子４と接続され、この信号入出力端子４はＦＥＴ１４
を介して電源端子６に接続される。以下ではＦＥＴ１
１，１２をスルーＦＥＴ、ＦＥＴ１３，１４をシャント
ＦＥＴと呼ぶ。電源端子６はデカップリング容量４０を
介して接地される。以上の構成をシャント型スイッチ回
路と言う。2. Description of the Related Art Automobile / mobile phone / PHS (Per)
In the case of a high-frequency switch device in a system such as a personal handy phone system, a circuit configuration using on / off by a PIN diode has been mainly used in the past, but is not suitable for miniaturization, which is a requirement of recent devices. , A single pole dual through (SPDT) switch composed of an FET has become mainstream. Further, a switch circuit having one control terminal has been attracting attention in order to reduce the burden of system design. FIG. 3 shows a conventional one-terminal-type high-frequency switch device incorporating an inverter circuit 80. This high-frequency switch device is a single power supply operation SP having a positive power supply voltage.
It has a DT switch. In case of SPDT switch,
Since there are two transmission paths, two control signals inverted from each other are required. Therefore, an inverter circuit 80 is built in and 1
This realizes a control terminal type high frequency switch device. 3, an input / output terminal 2 for a high-frequency signal is connected to a signal input / output terminal 3 via an FET 11, and the signal input / output terminal 3 is connected to a power supply terminal 6 via an FET 13. Further, the signal input / output terminal 2 is connected to the signal input / output terminal 4 via the FET 12, and the signal input / output terminal 4 is connected to the FET 14
Is connected to the power supply terminal 6 via the. In the following, FET1
The FETs 1 and 12 are called through FETs, and the FETs 13 and 14 are called shunt FETs. The power supply terminal 6 is grounded via a decoupling capacitor 40. The above configuration is called a shunt type switch circuit.
【０００３】制御端子７０は、インバータ回路８０の入
力端子であり、ゲート抵抗３５を介してシャントＦＥＴ
１４のゲートと、ゲート抵抗３２を介してスルーＦＥＴ
１１のゲートと各々接続される。また、インバータ回路
８０の出力端子７はゲート抵抗３４を介してシャントＦ
ＥＴ１３のゲートと、ゲート抵抗３３を介してスルーＦ
ＥＴ１２のゲートと各々接続される。なお、電源端子６
は抵抗３１を介して入出力端子２に接続される。抵抗３
１〜３５は数ＫΩの高抵抗である。A control terminal 70 is an input terminal of an inverter circuit 80, and a shunt FET via a gate resistor 35.
Through-gate via gate 14 and gate resistor 32
11 gates. The output terminal 7 of the inverter circuit 80 is connected to the shunt F via the gate resistor 34.
Through gate F of ET13 and through resistor F via gate resistor 33
Each is connected to the gate of ET12. The power terminal 6
Is connected to the input / output terminal 2 via the resistor 31. Resistance 3
1 to 35 are high resistances of several KΩ.
【０００４】インバータ回路８０はドライバＦＥＴ８１
と負荷ＦＥＴ８２とで構成される。また以上の高周波ス
イッチ装置において、ＦＥＴ１１〜１４、８２はデプレ
ッション型ＦＥＴ、ＦＥＴ８１はエンハンスメント型Ｆ
ＥＴである。The inverter circuit 80 includes a driver FET 81
And a load FET 82. In the above high-frequency switch device, FETs 11 to 14 and 82 are depletion type FETs, and FET 81 is an enhancement type F
ET.
【０００５】デジタルコードレス電話機のアンテナを送
信または受信状態に切換えるスイッチを想定して、例え
ば信号入出力端子２をアンテナ信号端子、信号入出力端
子３を送信側の電力伝送経路の端子、信号入出力端子４
を受信側の小信号伝送経路の端子とする。電源電圧３Ｖ
で単電源動作するＳＰＤＴスイッチにおいて、例えば制
御信号電圧が３Ｖの場合、送信側のＦＥＴ１１はＯＮ状
態に受信側のＦＥＴ１２はＯＦＦ状態になり、送信モー
ドとなる。制御信号電圧が０Ｖの場合、送信側のＦＥＴ
１１はＯＦＦ状態に受信側のＦＥＴ１２はＯＮ状態にな
り、送信モードとなる。以上のようにインバータ回路８
０を内蔵した高周波スイッチ装置は１端子で制御可能で
ある。Assuming a switch for switching an antenna of a digital cordless telephone between a transmitting state and a receiving state, for example, a signal input / output terminal 2 is an antenna signal terminal, a signal input / output terminal 3 is a terminal of a power transmission path on a transmission side, and a signal input / output. Terminal 4
Is the terminal of the small signal transmission path on the receiving side. Power supply voltage 3V
For example, when the control signal voltage is 3 V in the SPDT switch that operates with a single power supply, the transmission-side FET 11 is turned on and the reception-side FET 12 is turned off, and the transmission mode is set. When the control signal voltage is 0V, the transmission side FET
11 is OFF, the FET 12 on the receiving side is ON, and the transmission mode is set. As described above, the inverter circuit 8
The high-frequency switch device incorporating 0 can be controlled by one terminal.
【０００６】[0006]
【発明が解決しようとする課題】しかし、上述のインバ
ータ回路８０では十分なハイレベルとローレベルが確保
できないという問題があった。ここでの“ハイレベル”
“ローレベル”は、インバータ回路８０の出力電圧にお
いて、制御端子７０に印加される入力信号が“０”の場
合の出力電圧（端子７の電圧）を、“ハイレベル”、入
力信号が“１”の場合の出力電圧を“ローレベル”と定
義する。However, there has been a problem that the above-described inverter circuit 80 cannot secure a sufficient high level and low level. “High level” here
The “low level” indicates that the output voltage (the voltage of the terminal 7) when the input signal applied to the control terminal 70 is “0” in the output voltage of the inverter circuit 80 is “high level”, and the input signal is “1”. Is defined as "low level".
【０００７】図４にインバータ回路８０の入出力特性を
示す。入力電圧がショットキー電圧よりも大きくなると
電流が流れてＦＥＴ８１のソース抵抗によりローレベル
が浮き上がる。入力３Ｖのときの出力電圧は０．８Ｖで
ある。ローレベルの浮き上がりは大信号入力時に線型出
力が得られず歪むという問題を有する。FIG. 4 shows the input / output characteristics of the inverter circuit 80. When the input voltage becomes higher than the Schottky voltage, a current flows and the low level rises due to the source resistance of the FET 81. The output voltage when the input is 3V is 0.8V. The low-level floating has a problem in that a linear output cannot be obtained when a large signal is input, resulting in distortion.
【０００８】この問題を説明するために今、送信側の端
子３から信号が入力し、オン状態のスルーＦＥＴ１１を
介してアンテナ端子２に出力される場合を考える。図５
に、オフ状態にあるスルーＦＥＴ１２のゲート・ソース
間電圧（Ｖｇｓ）と電流の関係を示す。電源電圧を３Ｖ
とし、ＦＥＴ１１のゲート端子に３Ｖ、ＦＥＴ１２のゲ
ート端子に０Ｖが与えられた場合、ＦＥＴ１２のゲート
・ソース間電圧Ｖｇｓは−３Ｖの状態にある。送信側か
らＡＣ信号が入力するとゲート・ソース間電圧Ｖｇｓは
入力電力に応じた振幅を持ち、大信号が入力して図５の
波線で示すようにＦＥＴ１２におけるしきい値電圧Ｖｔ
ｈを上回り、オフ状態にあったスルーＦＥＴ１２がＡＣ
的にオンしてしまう場合がある。ローレベルの浮き上が
りは、オフ状態にあるスルーＦＥＴ１２のゲート・ソー
ス間Ｖｇｓを浮き上がり電圧分だけ＋側へシフトする状
態にするので、より小さい入力電力でオン状態になって
しまう。オン状態になると電流が受信側へ流れ始め、信
号の波形がくずれて基本波以外の第２高調波スプリアス
および第３高調波スプリアスなどの雑音電波が発生し、
システムとして障害を起こす可能性がある。To explain this problem, consider a case where a signal is input from the terminal 3 on the transmitting side and output to the antenna terminal 2 via the through FET 11 in the ON state. FIG.
5 shows a relationship between the gate-source voltage (Vgs) of the through FET 12 in the off state and the current. Power supply voltage 3V
When 3V is applied to the gate terminal of the FET 11 and 0V is applied to the gate terminal of the FET 12, the gate-source voltage Vgs of the FET 12 is in the state of -3V. When an AC signal is input from the transmission side, the gate-source voltage Vgs has an amplitude corresponding to the input power, and when a large signal is input, the threshold voltage Vt of the FET 12 as shown by the broken line in FIG.
h, and the through FET 12 that was in the off state exceeds AC
May be turned on. The low-level floating shifts the Vgs between the gate and the source of the through FET 12 in the off state to a state shifted to the + side by the floating voltage. When turned on, current starts to flow to the receiving side, the waveform of the signal is distorted, and noise radio waves such as second harmonic spurious and third harmonic spurious other than the fundamental wave are generated.
The system may fail.
【０００９】本発明はこのような点に鑑みなされたもの
で、誤動作が可及的に少ないインバータ回路を内蔵し
た、低歪みの高周波スイッチ装置を実現することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to realize a low-distortion high-frequency switch device incorporating an inverter circuit with as few malfunctions as possible.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に本発明による高周波スイッチ装置は、受信側の伝送経
路をＯＮ、ＯＦＦする第１のＦＥＴと、送信側の伝送経
路をＯＮ、ＯＦＦする第２のＦＥＴと、制御信号が入力
される少なくとも１個の制御信号入力端子とを有するＳ
ＰＤＴスイッチ回路と、ＦＥＴから構成されるインバー
タと、このインバータの後段に設けられて前記インバー
タのハイレベルとローレベルの遷移領域を小さくする、
ＦＥＴから構成されるプッシュプル回路と、前記インバ
ータの前段に設けられて、前記インバータおよび前記プ
ッシュプル回路のＦＥＴのゲートに印加されるゲート電
圧の最大値がショットキー電圧を超えないように前記ゲ
ート電圧をレベルシフトする、ＦＥＴから構成されるソ
ースフォロア回路と、前記ソースフォロア回路に接続さ
れた入力端子と、前記プッシュプル回路に接続された出
力端子と、を有するインバータ回路部と、を備えている
ことを特徴とする。In order to solve the above-mentioned problems, a high-frequency switch device according to the present invention comprises a first FET for turning on and off a transmission path on a reception side, and an on and off switch for a transmission path on a transmission side. S having a second FET and at least one control signal input terminal to which a control signal is input
A PDT switch circuit, an inverter including an FET, and a high-level and low-level transition region of the inverter provided downstream of the inverter,
A push-pull circuit comprising an FET; and a gate provided before the inverter so that a maximum value of a gate voltage applied to a gate of the FET of the inverter and the push-pull circuit does not exceed a Schottky voltage. A level shifter for voltage, a source follower circuit including an FET, an input terminal connected to the source follower circuit, and an inverter circuit unit having an output terminal connected to the push-pull circuit; It is characterized by being.
【００１１】なお、前記ＳＰＤＴスイッチ回路の前記制
御信号入力端子は、前記インバータ回路部の前記入力端
子と、前記第１のＦＥＴのゲートに接続され、前記イン
バータ回路部の前記出力端子は前記第１のＦＥＴのゲー
トに接続されるように構成されることが好ましい。The control signal input terminal of the SPDT switch circuit is connected to the input terminal of the inverter circuit and the gate of the first FET, and the output terminal of the inverter circuit is connected to the first terminal. Is preferably connected to the gate of the FET.
【００１２】なお、前記インバータ回路部の前記入力端
子および出力端子は各々デカップリングコンデンサを介
して接地されることが好ましい。It is preferable that each of the input terminal and the output terminal of the inverter circuit is grounded via a decoupling capacitor.
【００１３】[0013]
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。本発明による高周波スイッチ装置の一実
施の形態の構成を図１に示す。この実施の形態の高周波
スイッチ装置１は、デジタルコードレス電話機のアンテ
ナスイッチに用いられるものであって、スイッチ回路部
１０と、インバータ回路部５０とを備えている。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows the configuration of an embodiment of the high-frequency switch device according to the present invention. The high-frequency switch device 1 according to the present embodiment is used for an antenna switch of a digital cordless telephone, and includes a switch circuit unit 10 and an inverter circuit unit 50.
【００１４】スイッチ回路部１０は、ＳＰＤＴスイッチ
回路であって、送信側スルーＦＥＴ（図示せず）、受信
側スルーＦＥＴ（図示せず）、アンテナ信号端子Ａｎ
ｔ、送信側の電力伝送経路の端子Ｔｘ、受信側の小信号
伝送経路の端子Ｒｘ、上記送信側スルーＦＥＴのＯＮ、
ＯＦＦをコントロールする制御端子Ｖｃ−Ｔｘ、上記受
信側スルーＦＥＴのＯＮ、ＯＦＦをコントロールする制
御端子Ｖｃ−Ｒｘ、電源端子Ｖｄｄ−ｓｗ、およびＧＮ
Ｄ端子ＧＮＤ−ｓｗを備えている。The switch circuit section 10 is an SPDT switch circuit, and includes a transmission-side through FET (not shown), a reception-side through FET (not shown), and an antenna signal terminal An.
t, terminal Tx of the power transmission path on the transmission side, terminal Rx of the small signal transmission path on the reception side, ON of the transmission side through FET,
A control terminal Vc - Tx for controlling OFF, a control terminal Vc - Rx for controlling ON and OFF of the receiving side through FET, a power supply terminal Vdd - sw, and GN
It has a D terminal GND - sw.
【００１５】インバータ回路部５０は、ソースフォロア
回路５２と、インバータ５４と、プッシュプル回路５６
と、デカップリングコンデンサ６２，６４とを備えてい
る。The inverter circuit section 50 includes a source follower circuit 52, an inverter 54, and a push-pull circuit 56.
And decoupling capacitors 62 and 64.
【００１６】ソースフォロア回路５２は、縦続接続され
たデプレッション型ＭＯＳトランジスタ５２ａ，５２
ｂ，５２ｃ，５２ｄを有している。トランジスタ５２ａ
はソースがインバータ回路部５０の電源端子Ｖｄｄ−Ｉ
ＮＶに接続され、ゲートが制御入力端子ＩＮに接続さ
れ、ドレインがトランジスタ５２ｂのソースおよびゲー
トに接続された構成となっている。トランジスタ５２ｃ
はゲートとソースがともにトランジスタ５２ｂのドレイ
ンに接続され、ドレインがトランジスタ５２ｄのソース
に接続された構成となっている。また、トランジスタ５
２ｄはゲートとドレインがインバータ回路部５０の接地
端子ＧＮＤ−ＩＮＶに接続されるとともにデカップリン
グコンデンサ６２の一方の端子に接続された構成となっ
ている。なお、デカップリングコンデンサ６２の他方の
端子は制御入力端子ＩＮに接続されている。The source follower circuit 52 includes cascaded depletion type MOS transistors 52a and 52a.
b, 52c and 52d. Transistor 52a
Is the power supply terminal Vdd - I of the inverter circuit unit 50
It has a configuration in which it is connected to NV, its gate is connected to the control input terminal IN, and its drain is connected to the source and gate of the transistor 52b. Transistor 52c
Has a configuration in which both the gate and the source are connected to the drain of the transistor 52b, and the drain is connected to the source of the transistor 52d. In addition, transistor 5
2d has a configuration in which the gate and the drain are connected to the ground terminal GND - INV of the inverter circuit unit 50 and to one terminal of the decoupling capacitor 62. Note that the other terminal of the decoupling capacitor 62 is connected to the control input terminal IN.
【００１７】一方、インバータ５４はデプレッション型
ＭＯＳトランジスタ５４ａと、エンハンスメント型ＭＯ
Ｓトランジスタ５４ｂとを備えている。トランジスタ５
４ａはソースがインバータ回路部５０の電源端子Ｖｄｄ
−ＩＮＶに接続され、ゲートおよびドレインがトランジ
スタ５４ｂのドレインに接続される構成となっている。
トランジスタ５４ｂは、ゲートがトランジスタ５２ｄの
ソースに接続され、ソースがインバータ回路部５０の接
地端子ＧＮＤ−ＩＮＶに接続される構成となっている。On the other hand, the inverter 54 includes a depletion type MOS transistor 54a and an enhancement type MO transistor.
And an S transistor 54b. Transistor 5
4a is a power source terminal Vdd of the inverter circuit unit 50.
- is connected to INV, gate and drain are configured to be connected to the drain of the transistor 54b.
The transistor 54b has a configuration in which the gate is connected to the source of the transistor 52d and the source is connected to the ground terminal GND - INV of the inverter circuit unit 50.
【００１８】また、プッシュプル回路５６は直列に接続
されたエンハンスメント型ＭＯＳトランジスタ５６ａ，
５６ｂを有している。トランジスタ５６ａはドレインが
インバータ回路部５０の電源端子Ｖｄｄ−ＩＮＶに接続
され、ゲートがトランジスタ５４ａのゲートおよびドレ
インに接続され、ソースがトランジスタ５６ｂのドレイ
ンに接続されるとともにデカップリングコンデンサ６４
の一方の端子に接続された構成となっている。トランジ
スタ５６ｂは、ゲートがトランジスタ５２ｄのソースに
接続され、ソースがインバータ回路部５０の接地端子Ｇ
ＮＤ−ＩＮＶに接続されるとともに、デカップリングコ
ンデンサ６４の他方の端子に接続された構成となってい
る。なお、デカップリングコンデンサ６４の上記一方の
端子は制御端子Ｖｃ−Ｔｘに接続される。また、制御入
力端子ＩＮは制御端子Ｖｃ−Ｒｘに接続される。The push-pull circuit 56 includes enhancement-type MOS transistors 56a, connected in series.
56b. The transistor 56a has a drain connected to the power supply terminal Vdd - INV of the inverter circuit unit 50, a gate connected to the gate and drain of the transistor 54a, a source connected to the drain of the transistor 56b, and a decoupling capacitor 64.
Is connected to one of the terminals. The transistor 56b has a gate connected to the source of the transistor 52d, and a source connected to the ground terminal G of the inverter circuit unit 50.
It is configured to be connected to ND - INV and to the other terminal of the decoupling capacitor 64. The one terminal of the decoupling capacitor 64 is connected to the control terminal Vc - Tx. Further, the control input terminal IN is connected to the control terminal Vc - Rx.
【００１９】このように構成された本実施の形態の高周
波スイッチ装置においては、ソースフォロア回路５２は
インバータ５４のＦＥＴ５４ｂ、プッシュプル回路５６
のＦＥＴ５６ｂに入る電圧の最大値がショットキー電圧
を超えないようにレベルシフトする。このため、本実施
の形態においてはＦＥＴ５２ｂ，５２ｃの２個でシフト
量を決めているが、電源電圧によって個数が変わること
は云うまでもない。図２に本実施の形態にかかるインバ
ータ５４の入出力特性を示す。ショットキー電圧を越え
ることがないので、インバータ５４のローレベルは０．
０５Ｖである。プッシュプル回路５６はインバータ５４
のハイレベルとローレベルの遷移領域を小さくする働き
がある。従って信号電圧の変動に対してマージンが大き
くなる効果がある。さらにインバータ回路部５０の入力
端子ＩＮおよび出力端子１１０にデカップリング容量６
２，６４が付加されているので、信号線の揺らぎを抑え
ることができる。In the high-frequency switch device according to the present embodiment thus configured, the source follower circuit 52 includes the FET 54b of the inverter 54, the push-pull circuit 56
The level is shifted so that the maximum value of the voltage input to the FET 56b does not exceed the Schottky voltage. For this reason, in the present embodiment, the shift amount is determined by the two FETs 52b and 52c. However, it goes without saying that the number varies depending on the power supply voltage. FIG. 2 shows input / output characteristics of the inverter 54 according to the present embodiment. Since the Schottky voltage is not exceeded, the low level of the inverter 54 is set to 0.
05V. The push-pull circuit 56 includes an inverter 54
Has the function of reducing the transition region between the high level and the low level. Therefore, there is an effect that the margin for the fluctuation of the signal voltage is increased. Further, the decoupling capacitance 6 is connected to the input terminal IN and the output terminal 110 of the inverter circuit unit 50.
Since 2 and 64 are added, the fluctuation of the signal line can be suppressed.
【００２０】インバータ回路部５０の入力端子ＩＮは直
接スイッチ回路部１０の受信側スルーＦＥＴのＯＮ、Ｏ
ＦＦをコントロールする端子Ｖｃ−Ｒｘに接続され、イ
ンバータ回路部の出力端子１１０は送信側スルーＦＥＴ
のＯＮ、ＯＦＦをコントロールする端子Ｖｃ−Ｔｘに接
続される。一般にインバータのローレベルはＦＥＴのソ
ース抵抗による浮き上がりがあるため０Ｖにすることは
難しい。より歪みが問題となるのは送信モードの場合な
ので受信側をコントロールする制御端子Ｖｃ−Ｒｘには
確実に“０”信号を与える必要がある。The input terminal IN of the inverter circuit unit 50 is directly connected to the ON and O of the receiving side through FET of the switch circuit unit 10.
Connected to the terminal Vc - Rx for controlling the FF, the output terminal 110 of the inverter circuit section is a transmission-side through FET.
Is connected to a terminal Vc - Tx for controlling ON and OFF of the terminal. Generally, it is difficult to set the low level of the inverter to 0 V because of the floating due to the source resistance of the FET. Since the distortion is more problematic in the case of the transmission mode, it is necessary to reliably supply a "0" signal to the control terminal Vc - Rx for controlling the receiving side.
【００２１】そこで本実施の形態においては直接受信側
をコントロールする制御端子Ｖｃ−Ｒｘに制御信号を与
えるよう制御入力端子ＩＮを接続している。Therefore, in the present embodiment, the control input terminal IN is connected so as to supply a control signal to the control terminal Vc - Rx for directly controlling the receiving side.
【００２２】なお、本実施の形態においては、スイッチ
回路部１０とインバータ回路部５０の接地電源ＧＮＤ
と、駆動電源Ｖｄｄは別々に設ける構成となっているた
め、接地電源ＧＮＤと駆動電源Ｖｄｄを介した信号のカ
ップリングによる誤動作や性能劣化を防ぐことができ
る。In this embodiment, the ground power supply GND of the switch circuit section 10 and the inverter circuit section 50 is provided.
And the drive power supply Vdd are provided separately, so that malfunction and performance degradation due to coupling of signals via the ground power supply GND and the drive power supply Vdd can be prevented.
【００２３】本実施の形態の高周波スイッチ装置のスイ
ッチ回路部１０として、図３に示す従来の高周波スイッ
チ装置からインバータ回路８０を除いたＳＰＤＴスイッ
チ回路を用いた場合の高周波スイッチ装置と、図３に示
す従来の高周波スイッチ装置との性能を比較すると次の
ようになる。電源電圧Ｖｄｄが３Ｖで送信モードの場
合、従来の高周波スイッチ装置ではスプリアスが−５０
ｄＢｃ以下を満たす出力電力の最大値が２１ｄＢｍであ
ったのに対し、本実施の形態の高周波スイッチ装置では
２６ｄＢｍであった。このため従来の場合に比べて５ｄ
Ｂｍ改善され、ＰＨＳのＲＣＲ ＳＴＤ−２８における
規格（２１ｄＢｍ以上）に対して実用面を考慮した十分
なマージンを有することが可能となった。A high-frequency switch device in which an SPDT switch circuit obtained by removing the inverter circuit 80 from the conventional high-frequency switch device shown in FIG. 3 is used as the switch circuit section 10 of the high-frequency switch device of the present embodiment, and FIG. The performance of the conventional high-frequency switch device shown in FIG. When the power supply voltage Vdd is 3 V and the transmission mode, the spurious is -50 in the conventional high-frequency switch device.
The maximum value of the output power satisfying dBc or less was 21 dBm, whereas the maximum value of the output power was 26 dBm in the high-frequency switch device of the present embodiment. For this reason, 5d compared to the conventional case
Bm is improved, and it becomes possible to have a sufficient margin in consideration of the practical aspect with respect to the standard (21 dBm or more) in RCR STD-28 of PHS.
【００２４】以上説明したように本実施の形態によれ
ば、インバータ５４は、前段にソースフォロア回路５
２、後段にプッシュプル回路５６を有する構成であるの
で、ハイレベル・ローレベルともに十分に確保される。
従ってインバータ５４によるスイッチの線形特性の劣化
を引き起こすことがない。また制御入力端子ＩＮが直接
受信側をコントロールする制御端子Ｖｃ−Ｒｘに接続さ
れ確実に“０”信号を与えることができるので送信モー
ドでの歪みを抑えることができる。さらに入出力端子が
デカップリングコンデンサ６２，６４を介して接地され
るので、信号の揺らぎによる誤動作がない。As described above, according to the present embodiment, the inverter 54 is connected to the source follower circuit 5 in the preceding stage.
2. Since the push-pull circuit 56 is provided at the subsequent stage, both the high level and the low level are sufficiently secured.
Therefore, the linear characteristic of the switch is not degraded by the inverter 54. Further, since the control input terminal IN is directly connected to the control terminal Vc - Rx for directly controlling the receiving side, it is possible to reliably supply the "0" signal, so that distortion in the transmission mode can be suppressed. Further, since the input / output terminals are grounded via the decoupling capacitors 62 and 64, there is no malfunction due to signal fluctuation.
【００２５】なお、本実施の形態の高周波スイッチ装置
の性能の良さを説明するのにスイッチ回路部１０として
図３に示す従来のシャント型スイッチ回路を用いた場合
について説明したが、本発明はこれに限られるものでは
ない。例えば図３に示す従来のシャント型スイッチ回路
のスルーＦＥＴ１１，１２に各々インダクタを並列に接
続した共振回路タイプのスイッチ回路をスイッチ回路部
１０として用いても同様の効果を得ることができる。ま
た、スイッチ回路部１０は電源端子とＧＮＤ端子を含む
場合について述べたが両者およびどちらかの端子を含ま
ない構成の場合でも同様な効果が得られるのは、言うま
でもない。In order to explain the good performance of the high-frequency switch device according to the present embodiment, the case where the conventional shunt type switch circuit shown in FIG. 3 is used as the switch circuit section 10 has been described. It is not limited to. For example, the same effect can be obtained by using a resonance circuit type switch circuit in which inductors are connected in parallel to the through FETs 11 and 12 of the conventional shunt type switch circuit shown in FIG. Also, the case where the switch circuit unit 10 includes the power supply terminal and the GND terminal has been described, but it is needless to say that the same effect can be obtained even in the case where the switch circuit unit 10 does not include either or both terminals.
【００２６】[0026]
【発明の効果】以上述べたように本発明によれば、誤動
作が可及的に少ないインバータ回路を内蔵した、抵抗歪
みの高周波スイッチ装置を得ることができる。As described above, according to the present invention, it is possible to obtain a high-frequency switch device with resistance distortion, which incorporates an inverter circuit with as few malfunctions as possible.
【図１】本発明による高周波スイッチ装置の一実施の形
態構成を示すブロック図。FIG. 1 is a block diagram showing an embodiment of a high-frequency switch device according to the present invention.
【図２】図１に示す実施の形態にかかるインバータ回路
の入出力特性を示すグラフ。FIG. 2 is a graph showing input / output characteristics of the inverter circuit according to the embodiment shown in FIG.
【図３】従来の高周波スイッチ装置の構成を示すブロッ
ク図。FIG. 3 is a block diagram showing a configuration of a conventional high-frequency switch device.
【図４】従来の高周波スイッチ装置に用いられるインバ
ータ回路の入出力特性を示すグラフ。FIG. 4 is a graph showing input / output characteristics of an inverter circuit used in a conventional high-frequency switch device.
【図５】従来の高周波スイッチ装置の問題点を説明する
説明図。FIG. 5 is an explanatory diagram for explaining a problem of a conventional high-frequency switch device.
１ 高周波スイッチ装置 １０ スイッチ回路部 ５０インバータ回路部 ５２ ソースフォロア回路 ５４ インバータ ５６ プッシュプル回路 ６２ デカップリングコンデンサ ６４ デカップリングコンデンサ １１０ 出力端子 ＩＮ 制御入力端子 DESCRIPTION OF SYMBOLS 1 High frequency switch device 10 Switch circuit part 50 Inverter circuit part 52 Source follower circuit 54 Inverter 56 Push-pull circuit 62 Decoupling capacitor 64 Decoupling capacitor 110 Output terminal IN Control input terminal
Claims (3)
のＦＥＴと、送信側の伝送経路をＯＮ、ＯＦＦする第２
のＦＥＴと、制御信号が入力される少なくとも１個の制
御信号入力端子とを有するＳＰＤＴスイッチ回路と、 ＦＥＴから構成されるインバータと、このインバータの
後段に設けられて前記インバータのハイレベルとローレ
ベルの遷移領域を小さくする、ＦＥＴから構成されるプ
ッシュプル回路と、前記インバータの前段に設けられ
て、前記インバータおよび前記プッシュプル回路のＦＥ
Ｔのゲートに印加されるゲート電圧の最大値がショット
キー電圧を超えないように前記ゲート電圧をレベルシフ
トする、ＦＥＴから構成されるソースフォロア回路と、
前記ソースフォロア回路に接続された入力端子と、前記
プッシュプル回路に接続された出力端子と、を有するイ
ンバータ回路部と、 を備えていることを特徴とする高周波スイッチ装置。1. A first method for turning on / off a transmission path on a receiving side.
And the second for turning on and off the transmission path on the transmission side
And an SPDT switch circuit having at least one control signal input terminal to which a control signal is input, an inverter including an FET, and a high level and a low level of the inverter provided at a subsequent stage of the inverter. And a push-pull circuit composed of an FET for reducing the transition region of the inverter and an FE of the inverter and the push-pull circuit provided before the inverter.
A source follower circuit comprising an FET, which level-shifts the gate voltage so that the maximum value of the gate voltage applied to the gate of T does not exceed the Schottky voltage;
A high-frequency switch device comprising: an inverter circuit unit having an input terminal connected to the source follower circuit and an output terminal connected to the push-pull circuit.
入力端子は、前記インバータ回路部の前記入力端子と前
記第１のＦＥＴのゲートに接続され、前記インバータ回
路部の前記出力端子は前記第２のＦＥＴのゲートに接続
されることを特徴とする請求項１記載の高周波スイッチ
装置。2. The control signal input terminal of the SPDT switch circuit is connected to the input terminal of the inverter circuit unit and the gate of the first FET, and the output terminal of the inverter circuit unit is connected to the second terminal. 2. The high-frequency switch device according to claim 1, wherein the high-frequency switch device is connected to a gate of the FET.
び出力端子は各々デカップリングコンデンサを介して接
地されることを特徴とする請求項１または２記載の高周
波スイッチ装置。3. The high-frequency switch device according to claim 1, wherein the input terminal and the output terminal of the inverter circuit unit are each grounded via a decoupling capacitor.
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3350437B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164772A (en) * | 2000-11-28 | 2002-06-07 | New Japan Radio Co Ltd | Semiconductor switch integrated circuit |
| JP2008109591A (en) * | 2006-10-27 | 2008-05-08 | New Japan Radio Co Ltd | Semiconductor switch integrated circuit |
| JP2008283277A (en) * | 2007-05-08 | 2008-11-20 | New Japan Radio Co Ltd | Semiconductor switch circuit |
-
1998
- 1998-03-09 JP JP05694198A patent/JP3350437B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2008283277A (en) * | 2007-05-08 | 2008-11-20 | New Japan Radio Co Ltd | Semiconductor switch circuit |
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| Publication number | Publication date |
|---|---|
| JP3350437B2 (en) | 2002-11-25 |
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