JPH11261082A - Voltage control variable capacitor device - Google Patents

Voltage control variable capacitor device

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JPH11261082A
JPH11261082A JP5852198A JP5852198A JPH11261082A JP H11261082 A JPH11261082 A JP H11261082A JP 5852198 A JP5852198 A JP 5852198A JP 5852198 A JP5852198 A JP 5852198A JP H11261082 A JPH11261082 A JP H11261082A
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JP
Japan
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voltage
capacitor
controlled variable
variable capacitance
silicon semiconductor
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Application number
JP5852198A
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Inventor
Hidenori Takahashi
英紀 高橋
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Japan Radio Co Ltd
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Japan Radio Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To prevent a parasitic capacitance from being generated at a series connection point between the cathode of a voltage control variable capacitor diode and a direct current blocking capacitor, in a semiconductor integrated circuit as a voltage control variable device composed of a parallel flat-type capacitor as the direct current blocking capacitor and the voltage control variable capacitor diode. SOLUTION: The one electrode 18A of a parallel flat-type capacitor C4A is connected to the cathode 24A of a voltage control variable capacitor diode CD1A confronting it, and the diode CD1A and the capacitor C4A are laid overlapping with each other to constitute a voltage control variable capacitor device, so that a parasitic capacitor where an insulator 16 located between the lower electrode 18A of the capacitor C4A and the semiconductor substrate 12 is made to serve as a dielectric body can be structually removed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、無線機器等の発
振回路等に適用して好適であり、直流阻止用コンデンサ
と電圧制御可変容量ダイオードとが半導体集積回路とし
て形成された電圧制御可変容量素子に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is suitable for application to an oscillation circuit or the like of a radio device or the like, and is a voltage-controlled variable capacitance element in which a DC blocking capacitor and a voltage-controlled variable capacitance diode are formed as a semiconductor integrated circuit. About.

【0002】[0002]

【従来の技術】従来から、電圧制御可変容量ダイオード
(バラクタダイオードともいう。)は、電圧制御発振回
路等に採用されている。
2. Description of the Related Art Conventionally, a voltage-controlled variable capacitance diode (also referred to as a varactor diode) has been employed in a voltage-controlled oscillation circuit or the like.

【0003】図2は、電圧制御可変容量ダイオードCD
1が使用された一般的なコルピッツ型電圧制御発振回路
2の構成例を示している。
FIG. 2 shows a voltage-controlled variable capacitance diode CD.
1 shows a configuration example of a general Colpitts-type voltage-controlled oscillation circuit 2 in which No. 1 is used.

【0004】ここで、まず、図2例のコルピッツ型電圧
制御発振回路2について説明する。このコルピッツ型電
圧制御発振回路2は、抵抗器R1,R2,R3とバイポ
ーラトランジスタQ1と直流電圧源V1とにより構成さ
れたコレクタ接地増幅回路4と、コンデンサC1,C
2,C3,C4と電圧制御可変容量ダイオードCD1と
インダクタL1とにより構成された帰還回路6と、抵抗
器R4と可変直流電圧源V2とにより構成された電圧印
加回路8とを備えている。
Here, the Colpitts type voltage controlled oscillation circuit 2 of FIG. 2 will be described first. This Colpitts-type voltage controlled oscillator circuit 2 includes a common collector amplifier circuit 4 including resistors R1, R2, R3, a bipolar transistor Q1, and a DC voltage source V1, and capacitors C1, C
2, a feedback circuit 6 composed of C3, C4, a voltage-controlled variable capacitance diode CD1, and an inductor L1, and a voltage application circuit 8 composed of a resistor R4 and a variable DC voltage source V2.

【0005】バイポーラトランジスタQ1のコレクタと
接地(GND)間に接続されている直流電圧源V1の電
圧が、抵抗器R1,R2により分圧され、バイポーラト
ランジスタQ1のベースに直流バイアス電圧として供給
されている。バイポーラトランジスタQ1のエミッタと
接地間に挿入された抵抗器R3は、コレクタ電流または
エミッタ電流を決める直流バイアス用フィードバック抵
抗であり、コレクタ接地増幅回路4の負荷抵抗も兼ねて
いる。
The voltage of the DC voltage source V1 connected between the collector of the bipolar transistor Q1 and ground (GND) is divided by the resistors R1 and R2 and supplied to the base of the bipolar transistor Q1 as a DC bias voltage. I have. The resistor R3 inserted between the emitter of the bipolar transistor Q1 and the ground is a feedback resistor for DC bias that determines the collector current or the emitter current, and also serves as the load resistance of the common collector amplifier circuit 4.

【0006】なお、コレクタ接地増幅回路4において、
直流電圧源V1は、理想電圧源と考えれば、インダクタ
値がゼロ値であるので、バイポーラトランジスタQ1の
コレクタが交流的に接地される。しかし、実際上、直流
電圧源V1自体のインピーダンスと、該直流電圧源V1
の両端の配線が有限となることを原因とするインピーダ
ンスが存在するので、バイポーラトランジスタQ1のコ
レクタの近くと接地間にバイパスコンデンサが挿入され
る場合が多い。
In the common collector amplifier circuit 4,
Assuming that the DC voltage source V1 is an ideal voltage source, the inductor value is zero, so that the collector of the bipolar transistor Q1 is AC grounded. However, in practice, the impedance of the DC voltage source V1 itself and the DC voltage source V1
, There is an impedance due to the finite number of wirings at both ends of the bipolar transistor Q1, so that a bypass capacitor is often inserted between the vicinity of the collector of the bipolar transistor Q1 and the ground.

【0007】一端がバイポーラトランジスタQ1のベー
スに接続され、他端がインダクタL1とコンデンサC4
の共通接続点に接続されるコンデンサC1は、バイポー
ラトランジスタQ1のベース電圧がインダクタL1を通
じて接地に短絡されるのを防止するために挿入された直
流阻止用コンデンサである。
One end is connected to the base of bipolar transistor Q1, and the other end is connected to inductor L1 and capacitor C4.
Is a DC blocking capacitor inserted to prevent the base voltage of the bipolar transistor Q1 from being short-circuited to ground through the inductor L1.

【0008】一端がコンデンサC4と電圧制御可変容量
ダイオードCD1の共通接続点に接続され、他端が可変
直流電圧源V2の正端子に接続された抵抗器R4は、直
流電圧源V2の電圧を電圧制御可変容量ダイオードCD
1のカソードに与えるとともに、電圧印加回路8のイン
ピーダンスを発振信号に対しては高くする。
A resistor R4 having one end connected to the common connection point of the capacitor C4 and the voltage-controlled variable capacitance diode CD1, and the other end connected to the positive terminal of the variable DC voltage source V2, controls the voltage of the DC voltage source V2. Controlled variable capacitance diode CD
1 and the impedance of the voltage application circuit 8 is increased with respect to the oscillation signal.

【0009】コンデンサC4は直流阻止用のコンデンサ
であり、電圧制御可変容量ダイオードCD1のカソード
に電圧印加回路8から印加された電圧が、インダクタL
1により接地に対して短絡されるのを防止する。
The capacitor C4 is a DC blocking capacitor, and the voltage applied from the voltage application circuit 8 to the cathode of the voltage controlled variable capacitance diode CD1 is applied to the inductor L.
1 prevents short circuit to ground.

【0010】図2例のコルピッツ型電圧制御発振回路2
において、バイポーラトランジスタQ1のベースから左
側を見たインピーダンス、すなわち、コンデンサC1,
C4、インダクタL1および電圧制御可変容量ダイオー
ドCD1の空乏層容量からなる直並列接続回路のインピ
ーダンスが誘導性となる周波数範囲においては、前記直
並列接続回路をインダクタとみなすことができるので、
いわゆるコルピッツ型発振回路となる。
The Colpitts type voltage controlled oscillator circuit 2 shown in FIG.
, The impedance when the left side is viewed from the base of the bipolar transistor Q1, that is, the capacitor C1,
In a frequency range where the impedance of the series-parallel connection circuit composed of C4, the inductor L1, and the depletion layer capacitance of the voltage-controlled variable capacitance diode CD1 is inductive, the series-parallel connection circuit can be regarded as an inductor.
This is a so-called Colpitts oscillation circuit.

【0011】コルピッツ型電圧制御発振回路2の発振周
波数は、前記直並列接続回路のインピーダンスとコンデ
ンサC2,C3により決定されることから、可変直流電
圧源V2の電圧を変化させ電圧制御可変容量ダイオード
CD1の容量値を変化させることで前記発振周波数を変
化させることができる。
Since the oscillation frequency of the Colpitts type voltage controlled oscillation circuit 2 is determined by the impedance of the series-parallel connection circuit and the capacitors C2 and C3, the voltage of the variable DC voltage source V2 is changed to change the voltage of the voltage controlled variable capacitance diode CD1. The oscillation frequency can be changed by changing the capacitance value of.

【0012】この場合、発振周波数を決定するリアクタ
ンス素子である、コンデンサC1,C2,C3,C4、
インダクタL1および電圧制御可変容量ダイオードCD
1のインピーダンスには、実際上、損失成分が存在する
が、この損失が大きい場合には、雑音特性や良さの指数
Q等、コルピッツ型電圧制御発振回路2の特性に重大な
劣化を与える。
In this case, capacitors C1, C2, C3, C4, which are reactance elements for determining the oscillation frequency,
Inductor L1 and voltage-controlled variable capacitance diode CD
The impedance of 1 actually has a loss component, but when the loss is large, the characteristics of the Colpitts-type voltage controlled oscillation circuit 2 such as the noise characteristics and the index of goodness Q are seriously degraded.

【0013】図2例のコルピッツ型電圧制御発振回路2
から理解されるように、電圧制御可変容量ダイオードC
D1は、直流逆バイアス電圧を印加して使用する。そこ
で、このバイアス電圧が他の回路に影響を与えないよう
にするため、あるいは他の回路のバイアス電圧等の影響
を受けないようにするために、一般には、電圧制御可変
容量ダイオードCD1に対して直流阻止用コンデンサC
4を直列に接続して使用に供される。
The Colpitts type voltage controlled oscillator circuit 2 shown in FIG.
As can be understood from FIG.
D1 is used by applying a DC reverse bias voltage. In order to prevent this bias voltage from affecting other circuits or from being affected by the bias voltage of other circuits, generally, the voltage-controlled variable capacitance diode CD1 is DC blocking capacitor C
4 are connected for use in series.

【0014】図3は、シリコン半導体集積回路に形成さ
れた電圧制御可変容量ダイオードCD1と直列接続され
た直流阻止用コンデンサC4からなる電圧制御可変容量
素子10の従来技術例の断面構成を示している。
FIG. 3 shows a cross-sectional structure of a prior art example of a voltage-controlled variable capacitance element 10 comprising a DC-blocking capacitor C4 connected in series with a voltage-controlled variable capacitance diode CD1 formed in a silicon semiconductor integrated circuit. .

【0015】図3において、P型のシリコン半導体基体
(サブストレート)12に、N型のシリコン半導体領域
14がエピタキシャル成長等により形成され、該N型の
シリコン半導体領域14の内部にトランジスタ等の素子
が不純物のドーピング等のプロセスにより形成される。
トランジスタ等の素子が形成されるN型シリコン半導体
領域14は、P型シリコン半導体基体12により囲まれ
た島のようになっており、このP型シリコン半導体基体
12を全体回路中の最低電位、例えば、通常、図3に示
すように接地(GND)電位に接続することにより、N
型シリコン半導体領域14の内部に形成される各素子
は、P型シリコン半導体基体12とN型シリコン半導体
領域14によるPN接続の逆バイアスのインピーダンス
により電気的に分離(絶縁)される。
In FIG. 3, an N-type silicon semiconductor region 14 is formed on a P-type silicon semiconductor substrate (substrate) 12 by epitaxial growth or the like, and an element such as a transistor is provided inside the N-type silicon semiconductor region 14. It is formed by a process such as doping of impurities.
The N-type silicon semiconductor region 14 in which elements such as transistors are formed is like an island surrounded by the P-type silicon semiconductor substrate 12, and the P-type silicon semiconductor substrate 12 is connected to the lowest potential in the entire circuit, for example, Normally, by connecting to a ground (GND) potential as shown in FIG.
Each element formed inside the silicon semiconductor region 14 is electrically separated (insulated) by the impedance of the reverse bias of the PN connection by the P-type silicon semiconductor substrate 12 and the N-type silicon semiconductor region 14.

【0016】P型シリコン半導体基体12とN型シリコ
ン半導体領域14を含む各素子の表面は酸化膜等の絶縁
体16により覆われ、この絶縁体16中、端子とする部
分のみに窓(開口)が形成され、金属等の導体配線(単
に、導体ともいう。)18、20とオーミック接続され
ている。
The surface of each element including the P-type silicon semiconductor substrate 12 and the N-type silicon semiconductor region 14 is covered with an insulator 16 such as an oxide film. Are formed, and are ohmically connected to conductor wirings 18 and 20 of metal or the like.

【0017】空乏層容量である電圧制御可変容量ダイオ
ードCD1は、島として分離されたN型シリコン半導体
領域14内に形成されたP型シリコン半導体領域22を
アノードとし、さらにそのP型シリコン半導体領域22
内に形成されたN型シリコン半導体領域24をカソード
として形成したものである。
The voltage-controlled variable capacitance diode CD1, which is a depletion layer capacitor, uses a P-type silicon semiconductor region 22 formed in an N-type silicon semiconductor region 14 isolated as an island as an anode, and further uses the P-type silicon semiconductor region 22 as an anode.
The N-type silicon semiconductor region 24 formed therein is formed as a cathode.

【0018】電圧制御可変容量ダイオードCD1と電気
的に直列に接続される直流阻止用コンデンサC4は、前
記P型シリコン半導体基体12の表面上の絶縁体16上
に導体18と絶縁体26および導体28から形成される
平行平板型コンデンサである。図3から分かるように、
平行平板型コンデンサである直流阻止用コンデンサC4
は、下部電極として上記電圧制御可変容量ダイオードC
D1のカソードであるN型シリコン半導体領域24に接
続された配線用の導体18を使用し、この配線用の導体
18上に誘電体としての絶縁体26を形成し、この絶縁
体26上に上部電極としての導体28を形成することで
構成される。
The DC blocking capacitor C4, which is electrically connected in series with the voltage-controlled variable capacitance diode CD1, comprises a conductor 18, an insulator 26 and a conductor 28 on the insulator 16 on the surface of the P-type silicon semiconductor substrate 12. Is a parallel plate type capacitor. As can be seen from FIG.
DC blocking capacitor C4 which is a parallel plate type capacitor
Is a voltage-controlled variable capacitance diode C as a lower electrode.
A conductor 18 for wiring connected to the N-type silicon semiconductor region 24 serving as the cathode of D1 is used. An insulator 26 as a dielectric is formed on the conductor 18 for wiring, and an upper part is formed on the insulator 26. It is formed by forming a conductor 28 as an electrode.

【0019】[0019]

【発明が解決しようとする課題】このように上記従来技
術に係る電圧制御可変容量素子10は、電圧制御可変容
量ダイオードCD1と、これに直列に接続される直流阻
止用コンデンサC4が平面的に離れた位置に形成され
る。
As described above, in the voltage-controlled variable capacitance element 10 according to the prior art, the voltage-controlled variable capacitance diode CD1 and the DC blocking capacitor C4 connected in series to the diode are separated in a plane. It is formed in the position where it was.

【0020】しかしながら、電圧制御可変容量ダイオー
ドCD1と直流阻止用コンデンサC4とが平面的に離れ
た位置に形成された図3例の電圧制御可変容量素子10
においては、目的とする平行平板型コンデンサ(目的と
する容量)からなる直流阻止用コンデンサC4の下部電
極である導体18とP型シリコン半導体基体12との間
に存在する絶縁体16からなるコンデンサが寄生容量C
pとして存在する。この寄生容量Cpの容量値は、平行
平板型コンデンサの下部電極の下側に存在する絶縁体2
6の厚みと比誘電率に依存するが、通常、目的とする容
量の数10%になる場合があるという問題がある。
However, the voltage-controlled variable-capacitance element 10 of FIG. 3 in which the voltage-controlled variable-capacitance diode CD1 and the DC blocking capacitor C4 are formed at positions separated in a plane.
In the above, a capacitor comprising an insulator 16 existing between a conductor 18 which is a lower electrode of a DC blocking capacitor C4 comprising a target parallel plate type capacitor (target capacitance) and a P-type silicon semiconductor substrate 12 is formed. Parasitic capacitance C
exists as p. The capacitance value of the parasitic capacitance Cp depends on the insulator 2 existing below the lower electrode of the parallel plate type capacitor.
Although it depends on the thickness and relative dielectric constant of No. 6, there is usually a problem that it may be several tens of percent of the target capacity.

【0021】しかも、この寄生容量Cpは、P型シリコ
ン半導体基体12を介して接地電位に接続されるため、
きわめて損失の大きいコンデンサであるという問題があ
る。
Moreover, since the parasitic capacitance Cp is connected to the ground potential via the P-type silicon semiconductor substrate 12,
There is a problem that the capacitor has an extremely large loss.

【0022】その上、電圧制御可変容量ダイオードCD
1と直流阻止用コンデンサC4とが離れた位置に形成さ
れるため、この間を接続するための導体18の損失(主
に、寄生インダクタンス)も増加するという問題もあ
る。
In addition, a voltage-controlled variable capacitance diode CD
Since the DC blocking capacitor 1 and the DC blocking capacitor C4 are formed apart from each other, there is also a problem that the loss (mainly, parasitic inductance) of the conductor 18 for connecting between them increases.

【0023】上記寄生容量Cpが存在する場合、結果と
して、図2例のコルピッツ型電圧制御発振回路2におい
ては、バイポーラトランジスタQ1のベースから左側を
見たインピーダンス、すなわち、コンデンサC1,C
4、インダクタL1および電圧制御可変容量ダイオード
CD1からなる直並列接続回路のインピーダンス中での
損失が増大し、上述したようにコルピッツ型電圧制御発
振回路2の雑音特性等が劣化するという問題がある。
When the parasitic capacitance Cp exists, as a result, in the Colpitts type voltage controlled oscillation circuit 2 of FIG. 2, the impedance seen from the base of the bipolar transistor Q1 to the left, that is, the capacitors C1 and C1
4. There is a problem that the loss in the impedance of the series-parallel connection circuit including the inductor L1 and the voltage-controlled variable capacitance diode CD1 increases, and the noise characteristics and the like of the Colpitts-type voltage-controlled oscillation circuit 2 deteriorate as described above.

【0024】この発明は、このような課題を考慮してな
されたものであって、平行平板型コンデンサと電圧制御
可変容量ダイオードのカソードの直列接続点に寄生容量
の発生しない電圧制御可変容量素子を提供することを目
的とする。
The present invention has been made in view of such a problem, and provides a voltage-controlled variable capacitance element which does not generate parasitic capacitance at a series connection point between a parallel plate type capacitor and a cathode of a voltage-controlled variable capacitance diode. The purpose is to provide.

【0025】また、この発明は、電圧制御可変容量ダイ
オードと直流阻止用コンデンサとの直列接続間の寄生イ
ンダクタンスの極めて小さい電圧制御可変容量素子を提
供することを目的とする。
Another object of the present invention is to provide a voltage controlled variable capacitance element having a very small parasitic inductance between a series connection of a voltage controlled variable capacitance diode and a DC blocking capacitor.

【0026】さらに、この発明は、小形の電圧制御可変
容量素子を提供することを目的とする。
Still another object of the present invention is to provide a small voltage-controlled variable capacitance element.

【0027】[0027]

【課題を解決するための手段】この発明では、半導体基
体に形成された電圧制御可変容量ダイオードのカソード
に平行平板型コンデンサを重ねて形成するようにしたの
で、形状が小形となり、平行平板型コンデンサと半導体
基体間の寄生容量が除去され、さらに平行平板型コンデ
ンサと電圧制御可変容量ダイオードのカソード間の寄生
インダクタンスがきわめて小さくなる。
According to the present invention, a parallel plate type capacitor is formed by superposing a parallel plate type capacitor on a cathode of a voltage controlled variable capacitance diode formed on a semiconductor substrate. The parasitic capacitance between the capacitor and the semiconductor substrate is eliminated, and the parasitic inductance between the parallel plate type capacitor and the cathode of the voltage controlled variable capacitance diode becomes extremely small.

【0028】[0028]

【発明の実施の形態】以下、この発明の一実施の形態に
ついて図面を参照して説明する。なお、以下に参照する
図面において、上記図2、図3に示したものと対応する
ものには同一の符号または同一の符号に符号「A」を付
け、その説明は簡潔にする。また、2度掲載する繁雑さ
を避けるために、必要に応じて上記図2、図3をも参照
して説明する。
An embodiment of the present invention will be described below with reference to the drawings. In the drawings referred to below, those corresponding to those shown in FIGS. 2 and 3 are denoted by the same reference numerals or the same reference numerals, and the description thereof will be simplified. In addition, in order to avoid the complexity of posting twice, description will be made with reference to FIGS. 2 and 3 as needed.

【0029】図1は、この発明の一実施の形態のシリコ
ン半導体集積回路に形成された電圧制御可変容量素子1
0Aの断面構成を示している。この電圧制御可変容量素
子10Aは、基本的に、電圧制御可変容量ダイオードC
D1Aと、これに電気的に直列に接続された平行平板型
コンデンサとしての直流阻止用コンデンサ(以下、平行
平板型コンデンサともいう。)C4Aとを有している。
FIG. 1 shows a voltage-controlled variable capacitance element 1 formed in a silicon semiconductor integrated circuit according to an embodiment of the present invention.
The cross-sectional configuration at 0A is shown. This voltage-controlled variable capacitance element 10A basically includes a voltage-controlled variable capacitance diode C
D1A, and a DC blocking capacitor (hereinafter, also referred to as a parallel plate capacitor) C4A as a parallel plate capacitor electrically connected in series to the D1A.

【0030】図1において、P型のシリコン半導体基体
(サブストレート)12に、N型シリコン半導体領域1
4がエピタキシャル成長等により形成され、該N型シリ
コン半導体領域14の内部にトランジスタ等の素子が不
純物のドーピング等のプロセスにより形成される。トラ
ンジスタ等の素子が形成されるN型シリコン半導体領域
14は、P型シリコン半導体基体12により囲まれた島
のようになっており、このP型シリコン半導体基体12
を全体回路中の最低電位、例えば、通常、接地(GN
D)電位に接続することにより、N型シリコン半導体領
域14の内部に形成される各素子は、P型シリコン半導
体基体12とN型シリコン半導体領域14によるPN接
続の逆バイアスのインピーダンスにより電気的に分離
(絶縁)される。
In FIG. 1, an N-type silicon semiconductor region 1 is provided on a P-type silicon semiconductor substrate (substrate) 12.
4 is formed by epitaxial growth or the like, and an element such as a transistor is formed inside the N-type silicon semiconductor region 14 by a process such as impurity doping. The N-type silicon semiconductor region 14 in which elements such as transistors are formed is like an island surrounded by the P-type silicon semiconductor substrate 12.
Is the lowest potential in the whole circuit, for example, usually ground (GN
D) By being connected to the potential, each element formed inside the N-type silicon semiconductor region 14 is electrically connected to the reverse bias impedance of the PN connection between the P-type silicon semiconductor substrate 12 and the N-type silicon semiconductor region 14. Separated (insulated).

【0031】P型シリコン半導体基体12とN型シリコ
ン半導体領域14を含む各素子の表面は酸化膜等の絶縁
体16により覆われ、この絶縁体16中、端子あるいは
電極とする部分のみに窓(開口)が形成され、金属等の
導体配線18A,20とオーミック接続される。
The surface of each element including the P-type silicon semiconductor substrate 12 and the N-type silicon semiconductor region 14 is covered with an insulator 16 such as an oxide film. (Opening) is formed, and is ohmically connected to the conductor wirings 18A and 20 made of metal or the like.

【0032】PN接合部の空乏層容量を容量とする電圧
制御可変容量ダイオードCD1Aは、島として分離され
たN型シリコン半導体領域14内に形成されたP型シリ
コン半導体領域22をアノードとし、さらにそのP型シ
リコン半導体領域22内に形成されたN型シリコン半導
体領域24Aをカソードとして形成したものである。
The voltage-controlled variable capacitance diode CD1A having the capacitance of the depletion layer capacitance at the PN junction has a P-type silicon semiconductor region 22 formed in the N-type silicon semiconductor region 14 isolated as an island as an anode, The N-type silicon semiconductor region 24A formed in the P-type silicon semiconductor region 22 is formed as a cathode.

【0033】電圧制御可変容量ダイオードCD1Aのカ
ソードと電気的に直列に接続される平行平板型コンデン
サである直流阻止用コンデンサC4Aは、上部電極とし
ての外部導体28と、この外部導体28の下側に配置さ
れる誘電体からなる内部絶縁体26と、この内部絶縁体
26の下側に配置される導体18Aとから構成され、該
直流阻止用コンデンサC4Aの下部電極としての導体1
8Aの下部面が、電圧制御可変容量ダイオードCD1A
のカソードに対向配置され、N型シリコン半導体領域2
4Aの表面にオーミック接続により接続され、導体18
Aがカソード電極を兼用する構成とされている。
A DC blocking capacitor C4A, which is a parallel plate type capacitor electrically connected in series with the cathode of the voltage-controlled variable capacitance diode CD1A, has an outer conductor 28 as an upper electrode and a lower side of the outer conductor 28. A conductor 1A as a lower electrode of the DC blocking capacitor C4A, comprising an internal insulator 26 made of a dielectric material disposed and a conductor 18A disposed below the internal insulator 26;
8A is a voltage-controlled variable capacitance diode CD1A.
N-type silicon semiconductor region 2
4A is connected by ohmic connection to the surface of
A is configured to also serve as a cathode electrode.

【0034】このように、電圧制御可変容量素子10A
として、電圧制御可変容量ダイオードCD1Aのカソー
ド(N型シリコン半導体領域)24Aに平行平板型コン
デンサC4Aの一方の電極としての導体18Aを対向さ
せて接続し、電圧制御可変容量ダイオードCD1Aと平
行平板型コンデンサC4Aとを重ねて形成する構成とし
たので、図3例の電圧制御可変容量素子10と比較し
て、平面的にみて、形状を小形にすることができる。ま
た、図3を参照して説明したような、平行平板型コンデ
ンサC4の下部電極としての導体18とシリコン半導体
基体12間の絶縁体16を誘電体とする寄生容量Cpを
構造的(本質的)に除去することができる。さらに、電
圧制御可変容量ダイオードCD1Aのカソード(N型シ
リコン半導体領域)24Aの電極と平行平板型コンデン
サC4Aの下部電極とが兼用されているので、この間の
直列接続インピーダンスを略ゼロ値にすることができ
る。
As described above, the voltage-controlled variable capacitance element 10A
The conductor 18A as one electrode of the parallel plate type capacitor C4A is connected to the cathode (N-type silicon semiconductor region) 24A of the voltage control variable capacitance diode CD1A so as to face the same, and the voltage control variable capacitance diode CD1A and the parallel plate type capacitor are connected. Since the C4A and the C4A are formed so as to be overlapped with each other, the shape can be reduced in a plan view as compared with the voltage controlled variable capacitance element 10 of FIG. In addition, as described with reference to FIG. 3, the parasitic capacitance Cp having the conductor 18 as the lower electrode of the parallel plate type capacitor C4 and the insulator 16 between the silicon semiconductor substrate 12 as a dielectric is structurally (essentially). Can be removed. Furthermore, since the electrode of the cathode (N-type silicon semiconductor region) 24A of the voltage-controlled variable capacitance diode CD1A is also used as the lower electrode of the parallel plate type capacitor C4A, the series connection impedance between them can be made substantially zero. it can.

【0035】このように形成した電圧制御可変容量素子
10Aを図2に示すコルピッツ型電圧制御発振回路2に
適用することにより、バイポーラトランジスタQ1のベ
ースから左側を見たインピーダンス、すなわち、コンデ
ンサC1,C4A、インダクタL1および電圧制御可変
容量ダイオードCD1Aからなる直並列接続回路のイン
ピーダンス中での損失の増加がなく、雑音特性等が劣化
することのない高性能な発振回路を実現することができ
る。
By applying the thus formed voltage-controlled variable capacitance element 10A to the Colpitts-type voltage-controlled oscillation circuit 2 shown in FIG. 2, the impedance of the bipolar transistor Q1 as viewed from the base to the left, that is, the capacitors C1 and C4A. Thus, a high-performance oscillation circuit can be realized in which the loss in the impedance of the series-parallel connection circuit including the inductor L1 and the voltage-controlled variable capacitance diode CD1A does not increase and the noise characteristics and the like do not deteriorate.

【0036】なお、この発明は、上述の実施の形態に限
らず、この発明の要旨を逸脱することなく、種々の構成
を採り得ることはもちろんである。
It should be noted that the present invention is not limited to the above-described embodiment, but can adopt various configurations without departing from the gist of the present invention.

【0037】[0037]

【発明の効果】以上説明したように、この発明によれ
ば、半導体基体に形成された電圧制御可変容量ダイオー
ドのカソードに平行平板型コンデンサを重ねて形成する
ようにしているので、形状が小形となり、平行平板型コ
ンデンサと半導体基体間の寄生容量が除去され、さらに
平行平板型コンデンサと電圧制御可変容量ダイオードの
カソード間の寄生インダクタンスがきわめて小さくな
る。
As described above, according to the present invention, since the parallel plate type capacitor is formed by overlapping the cathode of the voltage controlled variable capacitance diode formed on the semiconductor substrate, the shape becomes small. The parasitic capacitance between the parallel plate type capacitor and the semiconductor substrate is eliminated, and the parasitic inductance between the parallel plate type capacitor and the cathode of the voltage-controlled variable capacitance diode becomes extremely small.

【0038】平行平板型コンデンサを直流阻止用コンデ
ンサとして使用した場合、該直流阻止用コンデンサの損
失を低減でき、電圧制御可変容量ダイオードと直流阻止
用コンデンサ間のインダクタをほぼ除去することができ
ることから直列接続インピーダンスの損失も低減でき
る。このような低損失な電圧制御可変容量素子を電圧制
御発振回路等に応用することにより、該電圧制御発振回
路の雑音特性等を向上させることができる。
When a parallel plate type capacitor is used as a DC blocking capacitor, the loss of the DC blocking capacitor can be reduced, and the inductor between the voltage-controlled variable capacitance diode and the DC blocking capacitor can be almost eliminated. Connection impedance loss can also be reduced. By applying such a low-loss voltage-controlled variable capacitance element to a voltage-controlled oscillation circuit or the like, noise characteristics and the like of the voltage-controlled oscillation circuit can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明に係る電圧制御可変容量素子の一実施
の形態の構成を示す概略的な断面図である。
FIG. 1 is a schematic cross-sectional view showing a configuration of an embodiment of a voltage-controlled variable capacitance element according to the present invention.

【図2】電圧制御可変容量素子を使用した一般的なコル
ピッツ型電圧制御発振回路の構成例を示す回路図であ
る。
FIG. 2 is a circuit diagram showing a configuration example of a general Colpitts type voltage controlled oscillation circuit using a voltage controlled variable capacitance element.

【図3】従来技術に係る電圧制御可変容量素子の構成例
を示す概略的な断面図である。
FIG. 3 is a schematic cross-sectional view illustrating a configuration example of a voltage-controlled variable capacitance element according to the related art.

【符号の説明】[Explanation of symbols]

2…コルピッツ型電圧制御発振回路 4…コレクタ
接地増幅回路 6…帰還回路 8…電圧印加
回路 10(10A)…電圧制御可変容量素子 12…P型シ
リコン半導体基体 14…N型シリコン半導体領域 16、26…
絶縁体 18、18A、20、28…導体(電極) 22…アノード(P型シリコン半導体領域) 24(24A)…カソード(N型シリコン半導体領域) CD1(CD1A)…電圧制御可変容量ダイオード C4(C4A)…平行平板型コンデンサ(直流阻止用コ
ンデンサ) Cp…寄生容量
2 Colpitts-type voltage-controlled oscillator circuit 4 Collector-grounded amplifier circuit 6 Feedback circuit 8 Voltage application circuit 10 (10A) Voltage-controlled variable capacitance element 12 P-type silicon semiconductor substrate 14 N-type silicon semiconductor region 16, 26 …
Insulators 18, 18A, 20, 28: Conductor (electrode) 22: Anode (P-type silicon semiconductor region) 24 (24A): Cathode (N-type silicon semiconductor region) CD1 (CD1A): Voltage-controlled variable capacitance diode C4 (C4A) ) ... Parallel plate type capacitor (DC blocking capacitor) Cp ... Parasitic capacitance

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】半導体基体に、空乏層容量を使用した電圧
制御可変容量ダイオードと該電圧制御可変容量ダイオー
ドのカソードに直列に接続される平行平板型コンデンサ
とを形成した電圧制御可変容量素子において、 前記電圧制御可変容量ダイオードのカソードに前記平行
平板型コンデンサの一方の電極を対向させて接続し、前
記電圧制御可変容量ダイオードと前記平行平板型コンデ
ンサとを重ねて形成したことを特徴とする電圧制御可変
容量素子。
1. A voltage-controlled variable-capacitance element in which a semiconductor substrate is provided with a voltage-controlled variable-capacitance diode using a depletion layer capacitance and a parallel plate capacitor connected in series to a cathode of the voltage-controlled variable-capacitance diode. Voltage control, wherein one electrode of the parallel plate type capacitor is connected to the cathode of the voltage controlled variable capacitance diode so as to face the voltage controlled variable capacitance diode, and the voltage control variable capacitance diode and the parallel plate type capacitor are formed in an overlapping manner. Variable capacitance element.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100530739B1 (en) * 2001-06-28 2005-11-28 한국전자통신연구원 Variable passive device and manufacturing method the device

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