JP2004260301A - Voltage-controlled oscillator with differential frequency control terminal - Google Patents

Voltage-controlled oscillator with differential frequency control terminal Download PDF

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Koji Takinami
浩二 滝波
Hisashi Adachi
寿史 足立
Junji Ohara
淳史 大原
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem of a conventional voltage-controlled oscillator having first and second frequency control terminals integrated on a semiconductor substrate that a substrate loss caused by a parasitic component with the semiconductor substrate is increased when the frequency gets higher resulting in deteriorating the phase noise characteristic. <P>SOLUTION: Varactor elements 108, 109 are formed so that a parasitic capacitance with respect to the substrate is connected to the cathodes of the elements and varactor elements 110, 111 are formed so that a parasitic capacitance with respect to the substrate is connected to the anodes of the elements. Thus, leakage of a high frequency signal to the substrate can be prevented. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器に関し、より特定的には、半導体基板上に形成される電圧制御発振器に関する。
【０００２】
【従来の技術】
電圧制御発振器は、無線通信機における局部発振信号を発生させるための手段として広く使用されている。図２０は、従来の電圧制御発振器の構成例を示す図である。
【０００３】
図２０において、電圧制御発振器は、発振トランジスタ１５，１６と、インダクタ１１，１２と、ＰＮダイオード１３，１４と、電源端子８と、電流源９と、周波数制御端子１０とを含む。なお、図２０において、バイアス回路および出力端子は省略されている。以下、図２０を参照しながら、従来の電圧制御発振器の動作について説明する。
【０００４】
ＰＮダイオード１３，１４は、可変容量ダイオードである。その接合容量は、その両端に加える電位差に応じて変化する。インダクタ１１，１２とＰＮダイオード１３，１４とは、並列共振回路を構成する。図２１は、周波数制御端子１０に加える電圧（Ｖｔ）に対するＰＮダイオード１３，１４の容量変化特性を示す図である。
【０００５】
周波数制御端子１０に加える電圧を変化させることによって、ＰＮダイオード１３，１４の接合容量を変化させることができるので、インダクタ１１，１２とＰＮダイオード１３，１４とからなる並列共振回路の共振周波数を変化させることができる。電圧制御発振器は共振回路の共振周波数近傍で発振するので、周波数制御電圧を変えることで、発振周波数を所望の周波数に設定することが可能となる。発振トランジスタ１５，１６は、増幅回路として機能し、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させる。
【０００６】
しかし、このような電圧制御発振器では、（１）周波数制御ライン（すなわち周波数制御端子１０に至るライン）、または（２）電源ライン（すなわち電源端子８に至るライン）にノイズが重畳するとＰＮダイオード１３，１４の両端の電位差が変化することとなるので、発振周波数が変動してしまうという課題があった。
【０００７】
そこで、上記課題（１）、（２）を解決するために、図２２に示す回路が使用されることがある（例えば、非特許文献１参照）。図２２に示す電圧制御発振器では、ＰＮダイオード１３，１４からなる直列回路と、これらとそれぞれ逆向きのＰＮダイオード２１，２２からなる直列回路とが並列に接続される。さらに、ＰＮダイオード２１とＰＮダイオード２２との間には、第２の周波数制御端子２０が接続される。
【０００８】
本電圧制御発振器では、周波数制御電圧の増減に対して、ＰＮダイオード１３，１４の接合容量とＰＮダイオード２１，２２の接合容量とが互いに逆方向に変化する。これにより、周波数制御端子１０および２０から入力する信号の電位差に応じて発振周波数が調整されることとなる。以下、本電圧制御発振器の原理について少し詳しく説明する。
【０００９】
はじめに、上述の課題（１）について考える。周波数制御端子１０および２０に至るラインにノイズが重畳し電圧が高くなった場合、ノイズ電圧はＰＮダイオード１３，１４にとって逆バイアス方向に作用するので、ＰＮダイオード１３，１４の容量は減少する。一方、この場合、ＰＮダイオード２１，２２にとって順バイアス方向に作用するので、ＰＮダイオード２１，２２の容量は増加する。逆に、周波数制御端子１０および２０の電圧が低くなった場合、ＰＮダイオード１３，１４にとって順バイアス方向に作用するので、ＰＮダイオード１３，１４の容量は増加し、ＰＮダイオード２１，２２によって逆バイアス方向に作用するので、ＰＮダイオード２１，２２の容量は減少する。結局、周波数制御端子１０および２０に至るラインにノイズが重畳して電圧が変化したとしても、ＰＮダイオード１３，１４およびＰＮダイオード２１，２２で構成される並列回路の総容量値は変化しないこととなる。
【００１０】
図２３は、図２２に示すＰＮダイオード１３，１４，２１，２２の作用を説明するための図である。図２３において、横軸はＰＮダイオードのカソード（ｎ型半導体側）に対するアノード（ｐ型半導体側）の電圧（Ｖｐｎ）を示し、縦軸はＰＮダイオードの容量値を示す。図２３から分かるように、ＰＮダイオード１３，１４の容量とＰＮダイオード２１，２２の容量とは、重畳されるノイズ電圧に対して互いに逆方向に変動する。したがって、ノイズが重畳したとしても、ＰＮダイオード１３，１４，２１，２２による容量値の総和は、変化しないこととなる。
【００１１】
次に、課題（２）について考える。電源端子８に至るラインにノイズが重畳し、電圧が高くなった場合、ＰＮダイオード１３，１４に対して順バイアス方向に作用するので、ＰＮダイオード１３，１４の容量は増加し、ＰＮダイオード２１，２２に対して逆バイアス方向に作用するので、ＰＮダイオード２１，２２の容量は減少する。結果、容量値の総和は変わらない。逆に、周波数制御端子１０および２０の電圧が低くなった場合、ＰＮダイオード１３，１４の容量は減少し、ＰＮダイオード２１，２２の容量は増加するので、やはり容量値の総和は変わらない。
【００１２】
このように、図２２に示した電圧制御発振器は、課題（１）、（２）に挙げたノイズによる周波数変動を抑えることが可能となる。
【００１３】
【非特許文献１】
Ｌｉ Ｌｉｎ、Ｌｕｎｓ Ｔｅｅ、Ｐａｕｌ Ｒ． Ｇｒａｙ著、「Ａ １．４ＧＨｚ Ｄｉｆｆｅｒａｎｔｉａｌ Ｌｏｗ−Ｎｏｉｓｅ ＣＭＯＳＦｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｕｓｉｎｇ ａ Ｗｉｄｅｂａｎｄ ＰＬＬ Ａｒｃｈｉｔｅｃｔｕｒｅ」、２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、ｐｐ．２０４−２０５
【００１４】
【発明が解決しようとする課題】
上記従来の電圧制御発振器を用いれば、課題（１）、（２）の解決が可能である。しかし、上記従来の電圧制御発振器を半導体基板上に集積化した場合、半導体基板での高周波信号の損失が増えてしまい、電圧制御発振器にとって最も重要な位相雑音特性が劣化するという課題が新たに生じる。
【００１５】
以下、位相雑音特性が劣化する理由について詳細に説明する。
図２４（ａ）は、シリコン基板上に構成されるＰＮダイオードのシンボルを示す図である。図２４（ｂ）は、このシンボルに対応したシリコン基板上の断面構造を示す図である。図２４（ｂ）において、ＰＮダイオードは、アノード端子３０と、カソード端子３１と、ｐ型半導体３２と、ｎ型半導体３３と、ｎ型半導体からなるｎ型ウェル３４と、ｐ型シリコン基板３５とを有する。
【００１６】
ｐ型半導体３２とｎ型半導体３３とは、引き出し配線との接続抵抗を下げるために、高濃度にドーピングされている。ｐ型半導体３２とｎ型ウェル３４とは直接接触しているので、その界面にＰＮ接合が形成され、これらがＰＮダイオードとして作用する。
【００１７】
ところで、近年、携帯電話に代表される無線通信機が扱う周波数は年々高くなってきている。それに伴って、電圧制御発振器が取り扱う発振周波数も数百ＭＨｚから数十ＧＨｚという非常に高い周波数帯になってきている。取り扱う周波数が高くなると、素子と半導体基板との間の寄生容量成分の影響が無視できなくなるので、基板で生じる信号損失が大きくなる。そこで、この問題について詳述する。
【００１８】
図２５（ａ）は、図２４（ｂ）に示したＰＮダイオードの等価回路を示す図である。図２５（ａ）に示すように、当該等価回路は、配線抵抗などによる通常数Ω程度の値を有する直列抵抗成分４２，４３と、ＰＮ接合により構成される可変容量部分４４と、寄生容量４０と、基板抵抗４１とを有する。図２５（ｂ）は、断面構造における寄生容量４０および基板抵抗４１の対応関係を示す図である。
【００１９】
このように、ＰＮダイオードでは、ｐ型半導体３２の周りをｎ型ウェル３４が取り囲んでいるので、ｎ型ウェル３４とシリコン基板３５との接触面の面積が大きくなり、この接触部分に大きな寄生容量４０が生じる。したがって、可変容量部分４４のカソード端子３１側のグランドとの間に、寄生容量４０と基板抵抗４１とによる直列回路が、寄生成分として接続される。このように、半導体基板上に構成されるＰＮダイオードはプレーナ（層）構造を有するので、カソード側に寄生容量成分が接続されるという方向性を必ず有することとなる。
【００２０】
次に、図２４（ｂ）に示す断面構造を有するＰＮダイオードを図２２に示す電圧制御発振器に適用した場合の問題点について説明する。図２６は、図２２に示した従来の電圧制御発振器について、ＰＮダイオード部分を図２４（ｂ）に示す断面構造を有するＰＮダイオードとした場合において、寄生成分がどのように接続されるかを示した図である。図２６に示すように、ＰＮダイオード１３のカソード側には寄生成分５０が、ＰＮダイオード１４のカソード側には寄生成分５１が、ＰＮダイオード２１のカソード側には寄生成分５２が、ＰＮダイオード２２のカソード側には寄生成分５３が接続される。
【００２１】
図２２に示す電圧制御発振器は周波数制御端子間の電位差に応じて容量を変化させる差動回路であり、かつ図２５（ａ）に示す等価回路における直列抵抗４３は数Ω程度と非常に小さいので、ＰＮダイオード１３とＰＮダイオード１４との接続点は近似的に仮想接地点とみなすことができる。したがって、この接続点の電位はほとんど変動しないので、この接続点近傍に寄生成分５０および５１が接続されていたとしても、電圧制御発振器の動作時に寄生成分５０および５１には高周波信号が流れることがない。したがって、寄生成分５０および５１を原因とする信号損失は小さくなる。
【００２２】
一方、ＰＮダイオード２１のカソード側およびＰＮダイオード２２のカソード側は電位が大きく変動するので、これらに寄生成分５２および寄生成分５３が接続される状況にあっては、当該寄生成分を介して、シリコン基板に信号が漏洩することとなる。したがって、寄生成分５２および５３を原因とする信号損失が大きくなる。信号損失が生じると、電圧制御発振器を構成する並列共振回路の周波数選択特性が著しく劣化し、その結果、電圧制御発振器で重要となる位相雑音特性が悪化することとなる。
【００２３】
このように、半導体基板上に集積化する際、ＰＮダイオードのカソード側に寄生容量成分が接続するという方向性が生まれるので、従来の電圧制御発振器には、位相雑音特性が劣化するという課題があった。
【００２４】
それゆえ、本発明の目的は、半導体基板上に集積したとしても位相雑音特性が劣化することのない電圧制御発振器を提供することである。
【００２５】
【課題を解決するための手段および発明の効果】
第１の発明は、半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
第１および第２の制御端子間の電位差に応じて容量が変化し、誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
可変容量回路は、
一方の端子が誘導性回路の一方の端子に接続され、他方の端子が第１の制御端子に接続される第１の可変容量素子と、
一方の端子が第１の可変容量素子の他方の端子および第１の制御端子に接続され、他方の端子が誘導性回路の他方の端子に接続される第２の可変容量素子と、
一方の端子が誘導性回路の一方の端子に接続され、他方の端子が第２の制御端子に接続される第３の可変容量素子と、
一方の端子が第３の可変容量素子の他方の端子および第２の制御端子に接続され、他方の端子が誘導性回路の他方の端子に接続される第４の可変容量素子とを含み、
第１および第２の可変容量素子は、第１のデバイス構造を有しており、
第３および第４の可変容量素子は、第１のデバイス構造と異なる第２のデバイス構造を有しており、
第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
第１および第２のデバイス構造は、共に、半導体基板との間の寄生容量を制御端子側に発生させる構造であることを特徴とする。
【００２６】
第１の発明によれば、相異なる二つのデバイス構造を用いることによって、互いに逆の容量変化特性を有し、かつ仮想接地点近傍に可変容量素子の寄生容量を発生させることとか可能となるので、高周波信号の基板への漏洩を防止することができる。したがって、半導体基板上に集積したとしても位相雑音特性が劣化することとのない電圧制御発振器が提供されることとなる。
【００２７】
第２の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、ｐ型半導体と、ｐ型半導体の周囲を取り囲むｎ型半導体とからなるＰＮダイオードで構成され、
第２のデバイス構造は、ｎ型半導体と、ｎ型半導体の周囲を取り囲むｐ型半導体とからなるＰＮダイオードで構成され、
第１および第２の可変容量素子のカソード同士が接続され、第３および第４の可変容量素子のアノード同士が接続されていることを特徴とする。
【００２８】
第２の発明によれば、第１および第２の可変容量素子を構成するＰＮダイオードのカソード側に寄生容量が接続され、第３および第４の可変容量素子を構成するＰＮダイオードのアノード側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００２９】
第３の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
ｎ型半導体上に第１の酸化膜を介して接触する第１の導電体層と、
第１の導電体層に電気的に接続する第１の端子と、
ｎ型半導体に電気的に接続する第２の端子とからなり、
第２のデバイス構造は、
ｐ型半導体上に第２の酸化膜を介して接触する第２の導電体層と、
第２の導電体層に電気的に接続する第３の端子と、
ｐ型半導体に電気的に接続する第４の端子とからなり、
第１および第２の可変容量素子の第２の端子同士が接続され、第３および第４の可変容量素子の第４の端子同士が接続されていることを特徴とする。
【００３０】
第３の発明によれば、第１および第２の可変容量素子の第２の端子側に寄生容量が接続され、第３および第４の可変容量素子の第４の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３１】
第４の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
第２のデバイス構造は、
半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
第１および第２の可変容量素子の第１の端子同士が接続され、第３および第４の可変容量素子の第３の端子同士が接続されていることを特徴とする。
【００３２】
第４の発明によれば、第１および第２の可変容量素子の第１の端子側に寄生容量が接続され、第３および第４の可変容量素子の第３の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３３】
第５の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
ｎ型半導体上に酸化膜を介して接触する導電体層と、
導電体層に電気的に接続する第１の端子と、
ｎ型半導体に電気的に接続する第２の端子とからなり、
第２のデバイス構造は、
半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
第１および第２の可変容量素子の第２の端子同士が接続され、第３および第４の可変容量素子の第３の端子同士が接続されていることを特徴とする。
【００３４】
第５の発明によれば、第１および第２の可変容量素子の第２の端子側に寄生容量が接続され、第３および第４の可変容量素子の第３の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３５】
第６の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
第２のデバイス構造は、
ｐ型半導体上に酸化膜を介して接触する導電体層と、
導電体層に電気的に接続した第３の端子と、
ｐ型半導体に電気的に接続する第４の端子とからなり、
第１および第２の可変容量素子の第１の端子同士が接続され、第３および第４の可変容量素子の第４の端子同士が接続されていることを特徴とする。
【００３６】
第６の発明によれば、第１および第２の可変容量素子の第１の端子側に寄生容量が接続され、第３および第４の可変容量素子の第１の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３７】
第７の発明は、第１〜６のいずれかの発明に従属する発明であって、第１および第２の可変容量素子による容量変化量と、第３および第４の可変容量素子による容量変化量とが実質的に等しいことを特徴とする。
【００３８】
第７の発明によれば、制御端子や電源からのラインにノイズが重畳したとしても、総容量が変化しないので、ノイズによる発振周波数への影響を防止することとが可能となる。
【００３９】
第８の発明は、第７の発明に従属する発明であって、さらに、可変容量回路は、第１および第２の可変容量素子による直列回路、または第３および第４の可変容量素子による直列回路の少なくとも一方の直列回路の両端に挿入されており、直流分を遮断する二つのコンデンサを含み、
二つのコンデンサが接続される直列回路の両端に所定の基準電位が入力されることを特徴とする。
【００４０】
第８の発明によれば、当該二つのコンデンサの容量値を調整することによって、容量変化特性を変えることが可能となる。また、電源からのノイズが可変容量素子に漏れ込むのを防止することが可能となる。
【００４１】
第９の発明は、第８の発明に従属する発明であって、さらに、可変容量回路は、二つのコンデンサと半導体基板との間に挿入されている導電体層を含む。
【００４２】
第９の発明によれば、基板への高周波信号の漏洩を防止することが可能となる。
【００４３】
第１０の発明は、第１〜６のいずれかの発明に従属する発明であって、さらに、可変容量回路は、
第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第２のコンデンサと、
第１および第２の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第１の直列可変容量回路と、
各第１の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第３のコンデンサと、
第３および第４の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第２の直列可変容量回路と、
各第２の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第４のコンデンサとを備え、
第１および第２の可変容量素子による直列回路、各第１の直列可変容量回路、第３および第４の可変容量素子による直列回路、および各第２の直列可変容量回路の両端に所定の基準電位が入力され、
各第１の直列可変容量回路の中点に第１の制御端子が接続され、
各第２の直列可変容量回路の中点に第２の制御端子が接続され、
第１および第２の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の第１の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっており、
第３および第４の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の第２の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっていることを特徴とする。
【００４４】
第１０の発明によれば、容量変化特性が異なる直列可変容量回路が並列に接続されることとなるので、回路全体の容量変化特性の線形性を高めることが可能となる。したがって、制御ラインや電源ラインに重畳するノイズの影響をより防止することが可能となる。
【００４５】
第１１の発明は、半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
第１および第２の制御端子間の電位差に応じて容量が変化し、誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
可変容量回路は、
一方の端子が誘導性回路の一方の端子および第１の制御端子に接続され、他方の端子が所定の基準電位を入力するための第１の基準電位端子に接続される第１の可変容量素子と、
一方の端子が第１の可変容量素子の他方の端子および第１の基準電位端子に接続され、他方の端子が誘導性回路の他方の端子および第１の制御端子に接続される第２の可変容量素子と、
第１および第２の可変容量素子による直列回路と並列に接続されており、第１および第２の可変容量素子と同一の二つの可変容量素子が直列に接続され、第１の制御端子がその両端に接続され、その接続点に第２の制御端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
各第１の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第２のコンデンサと、
一方の端子が誘導性回路の一方の端子および第２の制御端子に接続され、他方の端子が所定の基準電位を入力するための第３の基準電位端子に接続される第３の可変容量素子と、
一方の端子が第３の可変容量素子の他方の端子および第３の基準電位端子に接続され、他方の端子が誘導性回路の他方の端子および第２の制御端子に接続される第４の可変容量素子と、
第３および第４の可変容量素子による直列回路と並列に接続されており、第３および第４の可変容量素子と同一の二つの可変容量素子が直列に接続され、第２の制御端子がその両端に接続され、その接続点に第４の基準電位端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第３のコンデンサと、
各第２の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第４のコンデンサとを含み、
第１および第２の可変容量素子は、第１のデバイス構造を有しており、
第３および第４の可変容量素子は、第１のデバイス構造と異なる第２のデバイス構造を有しており、
第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
第１および第２のデバイス構造は、共に、半導体基板との間の寄生容量を基準電位端子側に発生させる構造であり、
第１および第２の基準電位端子に入力される基準電位が異なっており、
第３および第４の基準電位端子に入力される基準電位が異なっていることを特徴とする。
【００４６】
第１１の発明によれば、第１の発明と同様の効果を有するのに加え、第１０の発明と同様の効果を有することとなる。
【００４７】
第１２の発明は、第１１の発明に従属する発明であって、第１および第２のデバイス構造は、第２〜６のいずれかの発明に係る第１および第２のデバイス構造であることを特徴とする。
【００４８】
第１３の発明は、送信回路、受信回路、およびアンテナを備える通信機器であって、送信回路および／または受信回路は、第１〜１１のいずれかの発明に係る電圧制御発振器を有することを特徴とする。
【００４９】
第１３の発明によれば、位相雑音特性が劣化することのない通信機器が提供されることとなる。
【００５０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電圧制御発振器の回路構成を示す図である。なお、図１において、バイアス回路や出力回路は省略している。図１において、電圧制御発振器は、発振トランジスタ１０６，１０７と、誘導性素子であるインダクタ１０４，１０５と、電源端子１００と、電流源１０１と、周波数制御端子１０２，１０３と、可変容量素子１０８，１０９，１１０，１１１とを備える。
【００５１】
インダクタ１０４とインダクタ１０５とは、直列に接続される。その接続点には、電源端子１００が接続する。可変容量素子１０８と可変容量素子１０９とは直列に接続される。その接続点には、周波数制御端子１０２が接続される。可変容量素子１１０と可変容量素子１１１とは直列に接続される。その接続点には、周波数制御端子１０３が接続される。可変容量素子１０８および１０９による直列回路と可変容量素子１１０および１１１による直列回路とは、並列に接続される。この並列回路とインダクタ１０４および１０５による直列回路が並列に接続され、並列共振回路を構成する。
【００５２】
当該並列共振回路の両端には、出力端子（図示せず）が接続され、この出力端子から発振信号が出力される。
【００５３】
当該並列共振回路の一端には、発振トランジスタ１０６のドレインおよび発振トランジスタ１０７のゲートが接続される。当該並列共振回路の他端には、発振トランジスタ１０６のゲートおよび発振トランジスタ１０７のドレインが接続される。発振トランジスタ１０６のソースと発振トランジスタ１０７のソースとが接続され、それに並列に電流源１０１が接続されて接地されている。
【００５４】
可変容量素子１０８，１０９，１１０，１１１は、ＰＮダイオードからなる。
【００５５】
周波数制御端子１０２は、可変容量素子１０８，１０９の容量を変化させるための電圧を加えるための端子である。周波数制御端子１０３は、可変容量素子１１０，１１１の容量を変化させるための電圧を加えるための端子である。周波数制御端子１０２，１０３は、差動周波数制御端子として機能し、これらの電位差を変化させることによって、可変容量素子１０８，１０９および可変容量素子１１０，１１１の接合容量を変化させることができる。これにより、並列共振回路の共振周波数を変化させることが可能となる。
【００５６】
可変容量素子１０８，１０９と可変容量素子１１０，１１１とは、逆向きに接続されているので、可変容量素子１０８，１０９の接合容量と可変容量素子１１０，１１１の接合容量とは、周波数制御電圧の増減に対して、互いに逆方向に変化する特性を有する。これにより、周波数制御ライン（周波数制御端子１０２，１０３に至るライン）や電源ライン（電源端子１００に至るライン）にノイズが重畳したとしても、並列回路の総容量値が変化しないこととなる。
【００５７】
発振トランジスタ１０６，１０７は、増幅回路として機能し、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させる。
【００５８】
電圧制御発振器は共振回路の共振周波数近傍で発振するので、周波数制御電圧を変えることで、発振周波数を所望の周波数に設定することが可能となる。
【００５９】
図２（ａ）は、半導体基板上に可変容量素子１０８を形成した場合の断面構造、および可変容量素子１０９を形成した場合の断面構造を示す図である。図２（ｂ）は、半導体基板上に可変容量素子１０８を形成した場合の等価回路、および可変容量素子１０９を形成した場合の等価回路を示す図である。可変容量素子１０８と可変容量素子１０９とは同一の構造であるので、以下、代表して可変容量素子１０８について説明する。可変容量素子１０８は、アノード端子２００と、カソード端子２０１と、ｐ型半導体２０２と、ｎ型半導体２０３と、ｎ型ウェル２０４と、ｐ型シリコン基板２０５とを含む。
【００６０】
ｐ型半導体２０２およびｎ型半導体２０３は、引き出し配線との接続抵抗を下げるために、高濃度にドーピングされている。ｐ型半導体２０２とｎ型ウェル２０４とが接触する部分にＰＮ接合が形成され、この部分がＰＮダイオードとして動作する。
【００６１】
図２（ｂ）に示すように、可変容量素子１０８は、可変容量２１２と、寄生容量２１３と、基板抵抗２１４と、通常数Ω程度と小さい直列抵抗成分２１０，２１１とを有する。可変容量素子１０８はｐ型半導体２０２の周りをｎ型ウェル２０４で取り囲んでいるので、可変容量２１２のカソード端子２０１側に、寄生容量２１３と基板抵抗２１４との直列回路が並列接続される。
【００６２】
図３（ａ）は、半導体基板上に可変容量素子１１０を形成した場合の断面構造、および可変容量素子１１１を形成した場合の断面構造を示す図である。図３（ｂ）は、半導体基板上に可変容量素子１１０を形成した場合の等価回路、および可変容量素子１１１を形成した場合の等価回路を示す図である。可変容量素子１１０と可変容量素子１１１とは同一の構造であるので、以下、代表して可変容量素子１１０について説明する。可変容量素子１１０は、アノード端子３００と、カソード端子３０１と、ｐ型半導体３０２と、ｎ型半導体３０３と、ｐ型ウェル３０４と、ｎ型ウェル３０５と、ｐ型シリコン基板２０５とを含む。
【００６３】
ｐ型半導体３０２およびｎ型半導体３０３は、引き出し配線との接続抵抗を下げるために、高濃度にドーピングされている。
【００６４】
通常、ｐ型シリコン基板２０５はグランド電位であるので、ｎ型ウェル３０５は電源（図示せず）に接続される。したがって、ｐ型シリコン基板２０５とｎ型ウェル３０５とのＰＮ接合は、逆バイアスとなり、寄生容量が形成される。図３（ａ）に示す可変容量素子１１０，１１１では、ｐ型ウェル３０４とｎ型半導体３０３とが接触する部分にＰＮ接合が形成され、この部分がＰＮダイオードとして動作する。
【００６５】
図３（ｂ）に示すように、可変容量素子１１０は、可変容量３１２と、寄生容量３１３と、基板抵抗３１４と、通常数Ω程度と小さい直列抵抗成分２１０，２１１とを有する。可変容量素子１１０はｎ型半導体３０３の周りをｐ型ウェル３０４が取り囲んでいるので、可変容量３１２のアノード端子３００側に、寄生容量３１３と基板抵抗３１４との直列回路が並列接続される。
【００６６】
上記に示すように、第１の実施形態では、可変容量素子１０８，１０９として、図２（ａ）に示した断面構造のＰＮダイオードを用い、可変容量素子１１０，１１１として、図３（ａ）に示した断面構造のＰＮダイオードを用いる。
【００６７】
図４は、図１に示した電圧制御発振器における可変容量素子部分に、寄生成分を合わせて示した図である。図４において、寄生成分３１０ａ〜３１３ａは、それぞれ、可変容量素子１０８〜１１１の寄生成分を示している。
【００６８】
図２（ｂ）に示したように、可変容量素子１０８，１０９のカソード側に寄生容量および基板抵抗が並列接続されるので、図４に示すように、可変容量素子１０８，１０９のカソード側である周波数制御端子１０２の接続点側に寄生成分３１０ａ，３１１ａが並列接続される。
【００６９】
また、図３（ｂ）に示したように、可変容量素子１１０，１１１のアノード側に寄生容量および基板抵抗が並列接続されるので、図４に示すように、可変容量素子１１０，１１１のアノード側である周波数制御端子１０３の接続点側に寄生成分３１２ａ，３１３ａが並列接続される。
【００７０】
図１に示す電圧制御発振器は周波数制御端子間の電位差に応じて容量を変化させる差動回路であり、かつ図２（ｂ）に示す等価回路における直列抵抗２１１は数Ω程度と非常に小さいので、可変容量素子１０８と可変容量素子１０９との接続点は、近似的に仮想接地点とみなすことができる。同様に、可変容量素子１１０と可変容量素子１１１との接続点は、近似的に仮想接地点とみなすことができる。仮想接地点は、電圧制御発振器の動作時であっても、電位がほとんど変動しないので、寄生成分が接続されても信号の損失が生じない。
【００７１】
このように、第１の実施形態に係る電圧制御発振器は、相異なる二つのデバイス構造の可変容量素子を用い、かつ互いに逆関係に接続することによって、ノイズの重畳による影響を防止すると共に半導体基板との間の寄生容量を仮想接地点側に発生させることとが可能となるので、信号の損失を生じない。したがって、共振回路の周波数選択特性が劣化しないので、位相雑音特性の優れた電圧制御発振器を提供することが可能となる。
【００７２】
なお、ノイズによる周波数変動の抑圧効果を高めるために、可変容量素子１０８，１０９と可変容量素子１１０，１１１とは、周波数制御電圧に対して、逆方向かつ同一の容量変化量を有することが望ましい。図５は、この場合の可変容量特性を示す図である。図５（ａ）は、可変容量素子１０８，１０９の可変容量変化特性を示す図である。図５（ｂ）は、可変容量素子１１０，１１１の可変容量変化特性を示す図である。
【００７３】
図５に示すように、可変容量素子１０８，１０９の容量変化量ΔＣ１と可変容量素子１１０，１１１の容量変化量ΔＣ２とが等しくなるように、可変容量素子１０８，１０９，１１０，１１１のデバイスサイズが適切に選択すれば、ノイズ電圧が増減した場合、可変容量素子１０８，１０９の容量と可変容量素子１１０，１１１の容量とが同一の割合で逆方向に変化することとなるので、ノイズによる周波数変動の抑圧効果を高めることが可能となる。
【００７４】
なお、容量の変化量を調整するための構成は、上記に限られない。図６は、容量の変化量を調整するための他の構成を示す図である。図６に示す電圧制御発振器は、図１に示した可変容量素子１０８および１０９からなる直列回路の両端にコンデンサ４０５，４０６を接続し、これらの間に抵抗４０７，４０８を並列接続し、抵抗４０７，４０８の一端にバイアス端子４０２を接続する。
【００７５】
可変容量素子１１０，１１１側も、可変容量素子１１０および１１１からなる直列回路の両端にコンデンサを接続し、これらの間に二つの抵抗をそれぞれ並列接続し、バイアス端子を接続することによって、同様に構成されるが、ここでは、図示を省略する。
【００７６】
バイアス端子４０２での電位は、予め設定された値に固定されている。
【００７７】
図７は、図６に示したコンデンサ４０５，４０６を半導体基板上に形成した場合の断面構造を示す図である。図７に示すように、コンデンサ４０５，４０６を形成した半導体基板は、絶縁層４１０，４１１，４１２と、シリコン基板４１３と、コンデンサの上部電極４２０，４２１と、コンデンサの下部電極４２２，４２３と、導電体層４２４とを含む。コンデンサ４０５は、上部電極４２０と下部電極４２２とで構成される。コンデンサ４０６は、上部電極４２１と下部電極４２３とで構成される。導電体層４２４は、コンデンサ４０５，４０６とシリコン基板４１３との間に挿入されている。
【００７８】
ここで、可変容量素子１０８，１０９の容量値をそれぞれＣ１とし、コンデンサ４０５，４０６の容量値をそれぞれＣ２とする。この場合、可変容量素子１０８，１０９とコンデンサ４０５，４０６との直列回路の合計容量Ｃｔｏｔａｌは、
Ｃｔｏｔａｌ＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）
となる。
【００７９】
このとき、Ｃ２の値を適切に選択すればＣｔｏｔａｌの変化量を調整できる。たとえば、Ｃ１の値がその両端の電位差によって０．５ｐＦから１．０ｐＦまで変化する場合、Ｃ２として０．５ｐＦを選べばＣｔｏｔａｌの変化は０．２５から０．３３ｐＦと小さくできる。さらに、本構成によればコンデンサ４０５とコンデンサ４０６とによって、可変容量素子１０８，１０９の端子に漏れ込む電源からのノイズを小さくする効果も得られる。
【００８０】
次に、図７の断面構造において、コンデンサ４０５，４０６とシリコン基板４１３との間に挿入した導電体層４２４の効果について説明する。図８（ａ）は、導電体層４２４がない場合の寄生成分を示す図である。図８（ｂ）は、導電体層４２４が存在する場合の寄生成分を示す図である。
【００８１】
図８（ａ）に示すように、導電体層４２４がない場合の寄生成分としては、下部電極４２２とシリコン基板４１３との間に発生する寄生容量４３０、下部電極４２３とシリコン基板４１３との間に発生する寄生容量４３１、および基板抵抗４３２が存在する。導電体層４２４がない場合、寄生容量４３０，４３１を介して、基板抵抗４３２に高周波信号が漏洩し、信号損失が生じることとなる。
【００８２】
一方、図８（ｂ）に示すように、導電体層４２４が存在する場合の寄生成分としては、下部電極４２２と導電体層４２４との間に発生する寄生容量４３０ａ、および下部電極４２３と導電体層４２４との間に発生する寄生容量４３１ａが存在する。この場合、導電体層４２４の抵抗値は非常に小さく実質上短絡と見なせるので、寄生容量４３０ａおよび４３１ａは、導電体層４２４によって接続される。したがって、高周波信号が基板に漏洩することはない。このように、導電体層４２４を用いることで、半導体基板での信号損失を低減でき、電圧制御発振器の位相雑音特性をさらに向上させることが可能となる。
【００８３】
（第２の実施形態）
図９（ａ）は、本発明の第２の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図９（ｂ）は、図９（ａ）に示す可変容量素子の等価回路を示す図である。図９（ａ）に示す第１および第２の可変容量素子は、第１の実施形態における可変容量素子１０８および１０９に相当する。第１の可変容量素子と第２可変容量素子との構造は同一であるので、代表して、第１の可変容量素子について説明する。なお、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。
【００８４】
図９（ａ）において、第１の可変容量素子は、ｎ型半導体５０５と、バルク端子５２０と、ｎ型ウェル５０６と、ゲート端子５００と、ゲート電極５０９と、ゲート酸化膜５０８と、ｐ型シリコン基板５０７とを含む。
【００８５】
ｎ型半導体５０５は、配線との接続抵抗を下げるために高濃度にドーピングされている。バルク端子５２０は、ｎ型半導体５０５を介して、ｎ型ウェル５０６に接続される。ゲート電極５０９は、ゲート酸化膜５０８を介してｎ型ウェル５０６と接触すると共に、ゲート端子５００に電気的に接続される。
【００８６】
図９（ａ）に示す第１の可変容量素子において、ゲート端子５００の電位をバルク端子５２０より高くすると、ｎ型ウェル５０６内部の自由電子が増える。その結果、ゲート端子５００とバルク端子５２０との間の直列容量が減少する。このように、ゲート端子５００に加える電位を変化させることによって、ゲート端子５００とバルク端子５２０との間の直列容量を変化させることができるので、ゲート端子５００側に可変容量５１２が形成される。したがって、可変容量５１２はｎ型ウェル５０６で囲まれた領域に形成されることとなるので、寄生成分である寄生容量５１３および基板抵抗５１４は、可変容量５１２に対してバルク端子５２０側に並列に接続されることとなる。
【００８７】
第１の可変容量素子のバルク端子と第２の可変容量素子のバルク端子とが接続され、直列回路を構成する。
【００８８】
図１０は、図１に示す回路において可変容量素子１０８と可変容量素子１０９とから成る直列回路を、図９（ａ）に示す可変容量素子のバルク端子５２０同士を接続した直列回路で置き換えた場合のＶｔ１に対する容量変化を示す図である。
【００８９】
図１１（ａ）は、本発明の第２の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図１１（ｂ）は、図１１（ａ）に示す可変容量素子の等価回路を示す図である。図１１（ａ）に示す第３および第４の可変容量素子は、第１の実施形態における可変容量素子１１０および１１１に相当する。第３の可変容量素子と第４可変容量素子との構造は同一であるので、代表して、第３の可変容量素子について説明する。図１１において、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。また、図９に示した部分と同一の部分については、同一の参照符号を付し、説明を省略する。
【００９０】
図１１（ａ）において、第３の可変容量素子は、ｐ型半導体５２５と、バルク端子５２１と、ｐ型ウェル５２６と、ｎ型ウェル５２７と、ゲート端子５２２と、ゲート電極５２４と、ゲート酸化膜５２３と、ｐ型シリコン基板５０７とを含む。
【００９１】
ｐ型半導体５２５は、配線との接続抵抗を下げるために、高濃度にドーピングされている。バルク端子５２１は、ｐ型半導体５２５を介して、ｐ型ウェル５２６に接続される。ゲート電極５２４は、ゲート酸化膜５２３を介してｐ型ウェル５２６と接触すると共に、ゲート端子５２２に電気的に接続される。
【００９２】
図１１（ａ）に示す第３の可変容量素子において、ゲート端子５２２の電位をバルク端子５２１より高くすると、ｐ型ウェル５２６内部のホールが増える。その結果、ゲート端子５２２とバルク端子５２１との間の直列容量が減少する。このように、ゲート端子５２２に加える電位を変化させることによって、ゲート端子５２２とバルク端子５２１との間の直列容量を変化させることができるので、ゲート端子側に可変容量５３２が形成される。したがって、可変容量５３２はｐ型ウェル５２６に囲まれた領域に形成されることとなるので、寄生成分である寄生容量５３３および基板抵抗５３４は、可変容量５３２に対してバルク端子５２１側に並列に接続されることとなる。
【００９３】
第３の可変容量素子のバルク端子と第４の可変容量素子のバルク端子とが接続され、直列回路を構成する。
【００９４】
図１２は、図１に示す回路において可変容量素子１１０と可変容量素子１１１とから成る直列回路を、図１１（ａ）に示す可変容量素子のバルク端子５２１同士を接続した直列回路で置き換えた場合のＶｔ２に対する容量変化を示す図である。
【００９５】
図１０および図１２に示すように、第１および第２の可変容量素子と第３および第４の可変容量素子とは、周波数制御電圧の増幅に対して互いに逆方向の容量変化特性を有する。第２の実施形態では、第１の実施形態と異なり、制御電圧を入力する端子は、ゲート端子に限られるので、第１の実施形態のように、可変容量素子を逆方向に接続するといったことは行わない。しかし、第１および第２の可変容量素子を形成するためのデバイス構造と第３および第４の可変容量素子を形成するためのデバイス構造とが相異なるデバイス構造となっており、かつ制御電圧に対して互いに逆の容量変化を示すこととなるので、ノイズが重畳することによる影響を防止することが可能となる。
【００９６】
このように、第２の実施形態では、図１における可変容量素子１０８および可変容量素子１０９を図９（ａ）に示した可変容量素子で置き換えると共に、可変容量素子１１０および可変容量素子１１１を図１１（ａ）に示した可変容量素子で置き換え、各可変容量素子のバルク端子が向かい合うように接続する。このとき、第１から第４の可変容量素子は、いずれもバルク端子側（周波数制御端子１０２，１０３が接続される側）に大きな寄生成分を接続することとなる。第１の実施形態で説明したように、この接続点は電圧制御発振器の仮想接地点であるので、動作時であっても電位はほとんど変動しない。したがって、寄生成分が接続されても信号の損失を小さくすることができるので、半導体基板における信号損失を低減でき、位相雑音特性の優れた電圧制御発振器を提供することが可能となる。
【００９７】
（第３の実施形態）
図１３（ａ）は、本発明の第３の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図１３（ｂ）は、図１３（ａ）に示す可変容量素子の等価回路を示す図である。図１３（ａ）に示す第１および第２の可変容量素子は、第１の実施形態における可変容量素子１０８および１０９に相当する。第１の可変容量素子と第２可変容量素子との構造は同一であるので、代表して、第１の可変容量素子について説明する。なお、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。
【００９８】
図１３（ａ）において、第１の可変容量素子は、ゲート端子６００と、ドレイン・ソース端子６０１と、ｐ型半導体６０３，６０４と、ｎ型ウェル６０６と、ｐ型シリコン基板６０７と、ゲート酸化膜６０８と、ゲート電極６０９と、チャネル（反転層）６１０とを含む。第１の可変容量素子は、ｐ型ＭＯＳトランジスタである。
【００９９】
ｐ型半導体６０３，６０４は、配線との接続抵抗を下げるために、高濃度にドーピングされている。ドレイン・ソース端子６０１は、ｐ型半導体６０４を介して、ｎ型ウェル６０６に接続される。ゲート電極６０９は、ゲート酸化膜６０８を介して、ｎ型ウェル６０６と接触すると共に、ゲート端子６００に電気的に接続される。
【０１００】
図１３（ａ）に示す第１の可変容量素子において、ゲート端子６００とドレイン・ソース端子６０１と間の電位差を変化させると、その電位差に応じてチャネル６１０の幅が変化する。すなわち、ゲート端子６００側の電位を下げると、チャネルが減少して、ゲート端子６００とドレイン・ソース端子６０１との間の直列容量が大きくなる。逆に、ゲート端子６００側の電位を上げると、チャネルが増加して、ゲート端子６００とドレイン・ソース端子６０１との間の直列容量が小さくなる。このように、第１の可変容量素子はｎ型ウェル６０６で囲まれたチャネル６１０の増減によって容量値を変化させることとなるので、ゲート端子６００側に可変容量６１２が形成される。グランドとの間の寄生容量６１３および基板抵抗６１４による寄生成分は、可変容量６１２に対して、ドレイン・ソース端子６０１側に接続されることとなる。
【０１０１】
第１の可変容量素子のドレイン・ソース端子と第２の可変容量素子のドレイン・ソース端子とが接続され、直列回路を構成する。
【０１０２】
図１４は、図１に示す回路において可変容量素子１０８と可変容量素子１０９とから成る直列回路を、図１３（ａ）に示す可変容量素子のドレイン・ソース端子６０１同士を接続した直列回路で置き換えた場合のＶｔ１に対する容量変化を示す図である。
【０１０３】
図１５（ａ）は、本発明の第３の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図１５（ｂ）は、図１５（ａ）に示す可変容量素子の等価回路を示す図である。図１５（ａ）に示す第３および第４の可変容量素子は、第１の実施形態における可変容量素子１１０および１１１に相当する。第３の可変容量素子と第４可変容量素子との構造は同一であるので、代表して、第３の可変容量素子について説明する。図１５において、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。また、図１３に示した部分と同一の部分については、同一の参照符号を付し、説明を省略する。
【０１０４】
図１５（ａ）において、第３の可変容量素子は、ゲート端子６３０と、ドレイン・ソース端子６３１と、ｎ型半導体６４０，６４１と、ｐ型ウェル６３４と、ｐ型シリコン基板６０７と、ゲート酸化膜６３８と、ゲート電極６３９と、チャネル（反転層）６３２とを含む。第３の可変容量素子は、ｎ型ＭＯＳトランジスタである。
【０１０５】
ｎ型半導体６４０，６４１は、配線との接続抵抗を下げるために、高濃度にドーピングされている。ドレイン・ソース端子６３１は、ｎ型半導体６４１を介して、ｐ型ウェル６３４に接続される。ゲート電極６３９は、ゲート酸化膜６３８を介して、ｐ型ウェル６３４と接触すると共に、ゲート端子６３０に電気的に接続される。
【０１０６】
図１５（ａ）に示す第３の可変容量素子において、ゲート端子６３０とドレイン・ソース端子６３１との間の電位差を変化させると、その電位差に応じてチャネル６３２の幅が変化する。すなわち、ゲート端子６３０側の電位を下げると、チャネルが増加して、ゲート端子６３０とドレイン・ソース端子６３１と間の直列容量が小さくなる。逆に、ゲート端子６３０側の電位を上げると、チャネルが減少して、ゲート端子６３０とドレイン・ソース端子６３１との間の直列容量が大きくなる。このように、第３の可変容量素子は、ｐ型ウェル６３４で囲まれたチャネル６３２の増減によって容量値を変化させることとなるので、ゲート端子６３０側に可変容量６４２が形成される。グランドとの間の寄生容量６４３および基板抵抗６４４による寄生成分は、可変容量６４２に対して、ドレイン・ソース端子６３１側に接続されることとなる。
【０１０７】
第３の可変容量素子のドレイン・ソース端子と第４の可変容量素子のドレイン・ソース端子とが接続され、直列回路を構成する。
【０１０８】
図１６は、図１に示す回路において可変容量素子１１０と可変容量素子１１１とから成る直列回路を、図１５（ａ）に示す可変容量素子のドレイン・ソース端子６３１同士を接続した直列回路で置き換えた場合のＶｔ２に対する容量変化を示す図である。
【０１０９】
図１４および図１６に示すように、第１および第２の可変容量素子と第３および第４の可変容量素子とは、周波数制御電圧の増減に対して互いに逆方向の容量変化特性を有する。第３の実施形態においても、第２の実施形態と同様、可変容量素子を逆方向に接続するといったことは行わない。しかし、第１および第２の可変容量素子を形成するためのデバイス構造と第３および第４の可変容量素子を形成するためのデバイス構造とが相異なるデバイス構造となっており、かつ制御電圧に対して互いに逆の容量変化を示すこととなるので、ノイズが重畳することによる影響を防止することが可能となる。
【０１１０】
このように、第３の実施形態では、図１における可変容量素子１０８および可変容量素子１０９を図１３（ａ）に示した可変容量素子で置き換えると共に、可変容量素子１１０および可変容量素子１１１を図１５（ａ）に示した可変容量素子で置き換え、各可変容量素子のドレイン・ソース端子が向かい合うように接続する。このとき、第１から第４の可変容量素子は、いずれもドレイン・ソース端子側（周波数制御端子１０２，１０３が接続される側）に大きな寄生成分がつくこととなる。第１の実施形態で説明したように、この接続点は電圧制御発振器の仮想接地点であるので、動作時であっても電位はほとんど変動しない。したがって、寄生成分が接続されても信号の損失を小さくすることができるので、半導体基板における信号損失を低減でき、位相雑音特性の優れた電圧制御発振器を提供することが可能となる。
【０１１１】
なお、可変容量素子１０８および可変容量素子１０９を図１３に示す可変容量素子で置き換え、可変容量素子１１０および可変容量素子１１１を図９に示す可変容量素子で置き換えても良い。また、その逆であってもよい。
【０１１２】
なお、可変容量素子１０８および可変容量素子１０９を図１５に示す可変容量素子で置き換え、可変容量素子１１０および可変容量素子１１１を図１１に示す可変容量素子で置き換えても良い。また、その逆であってもよい。
【０１１３】
なお、第１〜第３の実施形態において、第１および第２の可変容量素子を同一のウェル上に構成してもよいし、第３および第４の可変容量素子を同一のウェル上に構成してもよい。
【０１１４】
なお、第２および第３の実施形態で説明した可変容量素子は、第１の実施形態のおける可変容量素子とを見比べれば、ＰＮダイオードに比べ周波数制御電圧に対する容量変化の非線形性が大きい（図５および図１０，１２，１４，１６比較参照）。したがって、第１および第２の可変容量素子と第３および第４の可変容量素子との容量変化特性を等しくすることが困難である。容量変化特性が異なると、ノイズによる周波数変動の抑圧効果が小さくなる。このような場合、図１７に示す構成を用いて、容量変化特性の線形性を改善するようにしてもよい。
【０１１５】
図１７は、第２および第３の実施形態における可変容量素子の容量変化特性の線形性を改善するための回路を示す図である。図１７では、第１および第２の可変容量素子側の構成のみを示す。第３および第４の可変容量素子側の構成については、同様である。
【０１１６】
図１７において、当該回路は、コンデンサ６０１ａ，６０２ａ，６０１ｂ，６０２ｂと、抵抗６０３ａ，６０４ａ，６０３ｂ，６０４ｂと、可変容量素子６１０ａ，６１１ａ，６１０ｂ，６１１ｂと、バイアス端子６０５ａ，６０５ｂとを含む。図１７において、可変容量回路６２０ａが第１の可変容量素子に相当し、可変容量回路６２０ｂが第２の可変容量素子に相当する。
【０１１７】
バイアス端子６０５ａとバイアス端子６０５ｂとの電位差がＶｄとなるような所定のバイアス電圧を両端子に加えると、可変容量回路６２０ａおよび可変容量回路６２０ｂは、それぞれ、図１８（ａ）に示す容量変化特性を有することとなる。ただし、図１８では、バイアス端子６０５ｂの電位がバイアス端子６０５ａよりもＶｄ高い場合だけを例にして示している。
【０１１８】
このとき、可変容量回路６２０ａと可変容量回路６２０ｂとは並列に接続されているので、それらの合計容量は、２つの可変容量部分の和となり、図１８（ｂ）に示すように、滑らかに変化する。
【０１１９】
したがって、図１７に示す構成によれば、各可変容量素子の容量変化の非線形性が大きな場合であっても、全体として容量変化を滑らかにすることができるので、容易に、容量変化特性を等しくすることが可能となる。
【０１２０】
なお、図１７の構成において、周波数制御端子１０２に所定のバイアス電圧を加え、バイアス端子６０５ａ，６０５ｂから容量を変化させるための制御電圧を加えるようにしてもよい。この場合の回路を図１９に示す。この場合も、可変容量素子６１０ａおよび６１１ａの接続点、ならびに可変容量素子６１０ｂおよび６１１ｂの接続点が仮想接地点となるので、高周波信号が基板上に漏洩するのを防止することが可能となる。
【０１２１】
なお、ここでは、２つの可変容量回路６２０ａ，６２０ｂを並列に接続して、容量変化を滑らかにすることとしたが、３つ以上の可変容量回路を並列に接続して容量変化をより滑らかにするようにしてもよいことは言うまでもない。
【０１２２】
なお、第３の実施形態では、負性抵抗を発生させる手段としてＭＯＳトランジスタを用いていることとしたが、他の構成を用いても良く、例えば発振トランジスタ１０６，１０７としてバイポーラトランジスタを用いることとしても良い。
【０１２３】
以上のように、本発明の実施形態によれば、デバイス構造の異なる２種類の可変容量素子を用いることで、ノイズの重畳による影響を防止すると共に、寄生容量に起因する高周波信号の損失を抑えることを可能とするので、位相雑音特性の優れた電圧制御発振器を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る電圧制御発振器の回路構成を示す図である。
【図２】半導体基板上に可変容量素子１０８，１０９を形成した場合の断面構造および等価回路を示す図である。
【図３】半導体基板上に可変容量素子１１０，１１１を形成した場合の断面構造および等価回路を示す図である。
【図４】図１に示した電圧制御発振器における可変容量素子部分に、寄生成分を合わせて示した図である。
【図５】可変容量素子１０８，１０９，１１０，１１１の可変容量変化特性を示す図である。
【図６】容量の変化量を調整するための他の構成を示す図である。
【図７】図６に示すコンデンサ４０５，４０６を半導体基板上に形成した場合の断面構造を示す図である。
【図８】導電体層４２４がない場合の寄生成分、および導電体層４２４が存在する場合の寄生成分を示す図である。
【図９】第２の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１０】第２の実施形態における第１および第２の可変容量素子による容量変化を示す図である。
【図１１】第２の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１２】第２の実施形態における第３および第４の可変容量素子による容量変化を示す図である。
【図１３】第３の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１４】第３の実施形態における第１および第２の可変容量素子による容量変化を示す図である。
【図１５】第３の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１６】第３の実施形態における第３および第４の可変容量素子による容量変化を示す図である。
【図１７】第２および第３の実施形態における可変容量素子の容量変化特性の線形性を改善するための回路を示す図である。
【図１８】図１７に示す回路の容量変化特性を説明するための図である。
【図１９】図１７の回路に対し、周波数制御端子に所定のバイアス電圧を加え、バイアス端子から容量を変化させるための制御電圧を加える場合の回路を示す図である。
【図２０】従来の電圧制御発振器の構成例を示す図である。
【図２１】周波数制御端子１０に加える電圧（Ｖｔ）に対するＰＮダイオード１３，１４の容量変化特性を示す図である。
【図２２】従来の電圧制御発振器の構成例を示す図である。
【図２３】図２１に示すＰＮダイオード１３，１４，２１，２２の作用を説明するための図である。
【図２４】シリコン基板上に構成されるＰＮダイオードのシンボルおよび断面構造を示す図である。
【図２５】図２３（ｂ）に示したＰＮダイオードの等価回路、および断面構造における寄生容量４０および基板抵抗４１の対応関係を示す図である。
【図２６】図２１に示した従来の電圧制御発振器について、寄生成分がどのように接続されるかを示す図である。
【符号の説明】
１００ 電源端子
１０１ 電流源
１０２、１０３ 周波数制御端子
１０６、１０７ 発振トランジスタ
１０４、１０５ インダクタ
１０８、１０９、１１０、１１１ 可変容量素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a voltage controlled oscillator, and more particularly, to a voltage controlled oscillator formed on a semiconductor substrate.
[0002]
[Prior art]
A voltage controlled oscillator is widely used as a means for generating a local oscillation signal in a wireless communication device. FIG. 20 is a diagram illustrating a configuration example of a conventional voltage controlled oscillator.
[0003]
20, the voltage controlled oscillator includes oscillation transistors 15, 16, inductors 11, 12, PN diodes 13, 14, power supply terminal 8, current source 9, and frequency control terminal 10. In FIG. 20, the bias circuit and the output terminal are omitted. Hereinafter, the operation of the conventional voltage controlled oscillator will be described with reference to FIG.
[0004]
The PN diodes 13 and 14 are variable capacitance diodes. The junction capacitance changes according to the potential difference applied to both ends. The inductors 11 and 12 and the PN diodes 13 and 14 form a parallel resonance circuit. FIG. 21 is a diagram showing the capacitance change characteristics of the PN diodes 13 and 14 with respect to the voltage (Vt) applied to the frequency control terminal 10.
[0005]
By changing the voltage applied to the frequency control terminal 10, the junction capacitance of the PN diodes 13 and 14 can be changed, so that the resonance frequency of the parallel resonance circuit including the inductors 11 and 12 and the PN diodes 13 and 14 is changed. Can be done. Since the voltage controlled oscillator oscillates near the resonance frequency of the resonance circuit, the oscillation frequency can be set to a desired frequency by changing the frequency control voltage. The oscillating transistors 15 and 16 function as an amplifier circuit, generate a negative resistance, cancel the loss due to the parasitic resistance component of the resonance circuit, and satisfy the oscillating condition.
[0006]
However, in such a voltage controlled oscillator, when noise is superimposed on (1) the frequency control line (that is, the line reaching the frequency control terminal 10) or (2) the power supply line (that is, the line reaching the power supply terminal 8), the PN diode 13 , 14 changes, the oscillation frequency fluctuates.
[0007]
In order to solve the above problems (1) and (2), a circuit shown in FIG. 22 may be used (for example, see Non-Patent Document 1). In the voltage controlled oscillator shown in FIG. 22, a series circuit composed of PN diodes 13 and 14 and a series circuit composed of PN diodes 21 and 22 having opposite directions are connected in parallel. Further, a second frequency control terminal 20 is connected between the PN diode 21 and the PN diode 22.
[0008]
In this voltage controlled oscillator, the junction capacitances of the PN diodes 13 and 14 and the junction capacitances of the PN diodes 21 and 22 change in opposite directions with respect to increase and decrease of the frequency control voltage. As a result, the oscillation frequency is adjusted according to the potential difference between the signals input from the frequency control terminals 10 and 20. Hereinafter, the principle of the voltage controlled oscillator will be described in some detail.
[0009]
First, the above-mentioned problem (1) will be considered. When noise is superimposed on the lines reaching the frequency control terminals 10 and 20 and the voltage increases, the noise voltage acts on the PN diodes 13 and 14 in a reverse bias direction, and the capacitance of the PN diodes 13 and 14 decreases. On the other hand, in this case, since the PN diodes 21 and 22 act in the forward bias direction, the capacitance of the PN diodes 21 and 22 increases. Conversely, when the voltage of the frequency control terminals 10 and 20 decreases, the PN diodes 13 and 14 act in a forward bias direction, so that the capacitance of the PN diodes 13 and 14 increases, and the PN diodes 21 and 22 cause the reverse bias. Acting in the direction, the capacitance of the PN diodes 21 and 22 decreases. As a result, the total capacitance value of the parallel circuit composed of the PN diodes 13 and 14 and the PN diodes 21 and 22 does not change even if noise is superimposed on the lines reaching the frequency control terminals 10 and 20 and the voltage changes. Become.
[0010]
FIG. 23 is a diagram for explaining the operation of the PN diodes 13, 14, 21, 22 shown in FIG. In FIG. 23, the horizontal axis shows the voltage (Vpn) of the anode (p-type semiconductor side) with respect to the cathode (n-type semiconductor side) of the PN diode, and the vertical axis shows the capacitance value of the PN diode. As can be seen from FIG. 23, the capacitances of the PN diodes 13 and 14 and the capacitances of the PN diodes 21 and 22 fluctuate in opposite directions with respect to the superimposed noise voltage. Therefore, even if noise is superimposed, the sum of the capacitance values of the PN diodes 13, 14, 21, 22 does not change.
[0011]
Next, the problem (2) will be considered. When noise is superimposed on the line reaching the power supply terminal 8 and the voltage increases, the voltage acts on the PN diodes 13 and 14 in a forward bias direction, so that the capacitance of the PN diodes 13 and 14 increases and the PN diodes 21 and 22 acts in the reverse bias direction, the capacitance of the PN diodes 21 and 22 decreases. As a result, the sum of the capacitance values does not change. Conversely, when the voltages of the frequency control terminals 10 and 20 decrease, the capacitances of the PN diodes 13 and 14 decrease and the capacitances of the PN diodes 21 and 22 increase, so that the sum of the capacitance values does not change.
[0012]
As described above, the voltage controlled oscillator shown in FIG. 22 can suppress the frequency fluctuation due to the noise described in the problems (1) and (2).
[0013]
[Non-patent document 1]
Li Lin, Luns Tee, Paul R. By Gray, "A 1.4 GHz Differential Low-Noise CMOS Frequency Synthesizer using a Wideband PLL Architecture", 2000 IEEE International Solid-State Corp. 204-205
[0014]
[Problems to be solved by the invention]
The problems (1) and (2) can be solved by using the above-described conventional voltage controlled oscillator. However, when the above-described conventional voltage controlled oscillator is integrated on a semiconductor substrate, the loss of a high-frequency signal in the semiconductor substrate increases, and a new problem that the phase noise characteristic, which is the most important for the voltage controlled oscillator, deteriorates arises. .
[0015]
Hereinafter, the reason why the phase noise characteristic deteriorates will be described in detail.
FIG. 24A is a diagram showing symbols of a PN diode formed on a silicon substrate. FIG. 24B is a diagram showing a cross-sectional structure on the silicon substrate corresponding to this symbol. In FIG. 24B, the PN diode includes an anode terminal 30, a cathode terminal 31, a p-type semiconductor 32, an n-type semiconductor 33, an n-type well 34 made of an n-type semiconductor, and a p-type silicon substrate 35. Having.
[0016]
The p-type semiconductor 32 and the n-type semiconductor 33 are heavily doped to reduce the connection resistance with the lead-out wiring. Since the p-type semiconductor 32 and the n-type well 34 are in direct contact, a PN junction is formed at the interface, and these function as a PN diode.
[0017]
By the way, in recent years, the frequency handled by a wireless communication device represented by a mobile phone has been increasing year by year. Along with this, the oscillation frequency handled by the voltage controlled oscillator has also become a very high frequency band from several hundred MHz to several tens GHz. When the frequency to be handled is increased, the influence of the parasitic capacitance component between the element and the semiconductor substrate cannot be ignored, and the signal loss generated in the substrate increases. Therefore, this problem will be described in detail.
[0018]
FIG. 25A is a diagram showing an equivalent circuit of the PN diode shown in FIG. As shown in FIG. 25A, the equivalent circuit includes series resistance components 42 and 43 having a value of about several Ω due to wiring resistance and the like, a variable capacitance portion 44 composed of a PN junction, and a parasitic capacitance 40. And a substrate resistance 41. FIG. 25B is a diagram showing the correspondence between the parasitic capacitance 40 and the substrate resistance 41 in the cross-sectional structure.
[0019]
As described above, in the PN diode, since the n-type well 34 surrounds the p-type semiconductor 32, the area of the contact surface between the n-type well 34 and the silicon substrate 35 is increased, and a large parasitic capacitance is formed at the contact portion. 40 results. Therefore, a series circuit including the parasitic capacitance 40 and the substrate resistance 41 is connected as a parasitic component between the variable capacitance portion 44 and the ground on the cathode terminal 31 side. As described above, since the PN diode formed on the semiconductor substrate has a planar (layer) structure, it always has a direction in which a parasitic capacitance component is connected to the cathode side.
[0020]
Next, a problem when the PN diode having the cross-sectional structure shown in FIG. 24B is applied to the voltage controlled oscillator shown in FIG. 22 will be described. FIG. 26 shows how the parasitic components are connected when the PN diode portion of the conventional voltage controlled oscillator shown in FIG. 22 is a PN diode having a sectional structure shown in FIG. FIG. As shown in FIG. 26, the parasitic component 50 is provided on the cathode side of the PN diode 13, the parasitic component 51 is provided on the cathode side of the PN diode 14, the parasitic component 52 is provided on the cathode side of the PN diode 21, and the parasitic component 52 of the PN diode 22 is provided. The parasitic component 53 is connected to the cathode side.
[0021]
The voltage-controlled oscillator shown in FIG. 22 is a differential circuit that changes the capacitance according to the potential difference between the frequency control terminals, and the series resistance 43 in the equivalent circuit shown in FIG. , The connection point between the PN diode 13 and the PN diode 14 can be approximately regarded as a virtual ground point. Therefore, since the potential at this connection point hardly fluctuates, even if the parasitic components 50 and 51 are connected near this connection point, a high-frequency signal may flow through the parasitic components 50 and 51 during operation of the voltage controlled oscillator. Absent. Therefore, signal loss due to the parasitic components 50 and 51 is reduced.
[0022]
On the other hand, since the potentials of the cathode side of the PN diode 21 and the cathode side of the PN diode 22 fluctuate greatly, in a situation where the parasitic components 52 and 53 are connected to these, the silicon is connected through the parasitic components. The signal will leak to the substrate. Therefore, the signal loss due to the parasitic components 52 and 53 increases. When a signal loss occurs, the frequency selection characteristics of the parallel resonance circuit that constitutes the voltage-controlled oscillator significantly deteriorate, and as a result, phase noise characteristics that are important in the voltage-controlled oscillator deteriorate.
[0023]
As described above, when integrated on a semiconductor substrate, a direction in which a parasitic capacitance component is connected to the cathode side of the PN diode is created. Therefore, the conventional voltage controlled oscillator has a problem that the phase noise characteristic is deteriorated. Was.
[0024]
Therefore, an object of the present invention is to provide a voltage controlled oscillator in which the phase noise characteristic does not deteriorate even when integrated on a semiconductor substrate.
[0025]
Means for Solving the Problems and Effects of the Invention
A first invention is a voltage-controlled oscillator formed on a semiconductor substrate, wherein an oscillation frequency changes in accordance with a potential difference between first and second control terminals to which a control voltage is externally applied,
An inductive circuit for generating electromagnetic induction,
A variable capacitance circuit having a capacitance that changes according to a potential difference between the first and second control terminals and that is connected in parallel with the inductive circuit to form a parallel resonance circuit;
The variable capacitance circuit
A first variable capacitance element having one terminal connected to one terminal of the inductive circuit and the other terminal connected to the first control terminal;
A second variable capacitance element having one terminal connected to the other terminal of the first variable capacitance element and the first control terminal, and the other terminal connected to the other terminal of the inductive circuit;
A third variable capacitance element having one terminal connected to one terminal of the inductive circuit and the other terminal connected to the second control terminal;
A fourth variable capacitance element having one terminal connected to the other terminal of the third variable capacitance element and the second control terminal, and the other terminal connected to the other terminal of the inductive circuit;
The first and second variable capacitance elements have a first device structure,
The third and fourth variable capacitance elements have a second device structure different from the first device structure,
The first and second device structures have opposite capacitance change characteristics with respect to the control voltage,
The first and second device structures are both characterized in that a parasitic capacitance between the first and second device structures is generated on the control terminal side.
[0026]
According to the first aspect of the present invention, by using two different device structures, it is possible to have opposite capacitance change characteristics and to generate a parasitic capacitance of a variable capacitance element near a virtual ground point. In addition, it is possible to prevent high-frequency signals from leaking to the substrate. Therefore, a voltage-controlled oscillator that does not deteriorate the phase noise characteristics even when integrated on a semiconductor substrate is provided.
[0027]
A second invention is an invention according to the first invention, wherein the first device structure includes a PN diode including a p-type semiconductor and an n-type semiconductor surrounding the periphery of the p-type semiconductor,
The second device structure includes a PN diode including an n-type semiconductor and a p-type semiconductor surrounding the periphery of the n-type semiconductor,
The cathodes of the first and second variable capacitance elements are connected to each other, and the anodes of the third and fourth variable capacitance elements are connected to each other.
[0028]
According to the second aspect, the parasitic capacitance is connected to the cathodes of the PN diodes constituting the first and second variable capacitance elements, and the parasitic capacitance is connected to the anodes of the PN diodes constituting the third and fourth variable capacitance elements. Since the parasitic capacitance is connected, the parasitic capacitance is connected near the virtual ground point.
[0029]
A third invention is an invention according to the first invention, wherein the first device structure is:
a first conductor layer in contact with the n-type semiconductor via a first oxide film;
A first terminal electrically connected to the first conductor layer;
a second terminal electrically connected to the n-type semiconductor,
The second device structure is
a second conductor layer in contact with the p-type semiconductor via a second oxide film;
A third terminal electrically connected to the second conductor layer;
a fourth terminal electrically connected to the p-type semiconductor,
The second terminals of the first and second variable capacitance elements are connected to each other, and the fourth terminals of the third and fourth variable capacitance elements are connected to each other.
[0030]
According to the third aspect, the parasitic capacitance is connected to the second terminal side of the first and second variable capacitance elements, and the parasitic capacitance is connected to the fourth terminal side of the third and fourth variable capacitance elements. Therefore, a parasitic capacitance is connected near the virtual ground point.
[0031]
A fourth invention is an invention according to the first invention, wherein the first device structure is:
A p-type MOS transistor formed on a semiconductor substrate;
a first connection terminal for electrically connecting a drain and a source of the p-type MOS transistor;
a second terminal connected to the gate of the p-type MOS transistor,
The second device structure is
An n-type MOS transistor formed on a semiconductor substrate;
a third connection terminal for electrically connecting a drain and a source of the n-type MOS transistor;
a fourth terminal connected to the gate of the n-type MOS transistor,
The first terminals of the first and second variable capacitance elements are connected to each other, and the third terminals of the third and fourth variable capacitance elements are connected to each other.
[0032]
According to the fourth aspect, the parasitic capacitance is connected to the first terminal side of the first and second variable capacitance elements, and the parasitic capacitance is connected to the third terminal side of the third and fourth variable capacitance elements. Therefore, a parasitic capacitance is connected near the virtual ground point.
[0033]
A fifth invention is an invention according to the first invention, wherein the first device structure is:
a conductor layer in contact with the n-type semiconductor via an oxide film;
A first terminal electrically connected to the conductor layer;
a second terminal electrically connected to the n-type semiconductor,
The second device structure is
An n-type MOS transistor formed on a semiconductor substrate;
a third connection terminal for electrically connecting a drain and a source of the n-type MOS transistor;
a fourth terminal connected to the gate of the n-type MOS transistor,
The second terminals of the first and second variable capacitance elements are connected to each other, and the third terminals of the third and fourth variable capacitance elements are connected to each other.
[0034]
According to the fifth aspect, the parasitic capacitance is connected to the second terminal side of the first and second variable capacitance elements, and the parasitic capacitance is connected to the third terminal side of the third and fourth variable capacitance elements. Therefore, a parasitic capacitance is connected near the virtual ground point.
[0035]
A sixth invention is an invention according to the first invention, wherein the first device structure is:
A p-type MOS transistor formed on a semiconductor substrate;
a first connection terminal for electrically connecting a drain and a source of the p-type MOS transistor;
a second terminal connected to the gate of the p-type MOS transistor,
The second device structure is
a conductor layer in contact with the p-type semiconductor via an oxide film;
A third terminal electrically connected to the conductor layer;
a fourth terminal electrically connected to the p-type semiconductor,
The first terminals of the first and second variable capacitance elements are connected to each other, and the fourth terminals of the third and fourth variable capacitance elements are connected to each other.
[0036]
According to the sixth aspect, a parasitic capacitance is connected to the first terminal side of the first and second variable capacitance elements, and a parasitic capacitance is connected to the first terminal side of the third and fourth variable capacitance elements. Therefore, a parasitic capacitance is connected near the virtual ground point.
[0037]
A seventh invention is an invention according to any one of the first to sixth inventions, wherein a capacitance change amount by the first and second variable capacitance elements and a capacitance change amount by the third and fourth variable capacitance elements Characterized in that the amounts are substantially equal.
[0038]
According to the seventh aspect, even if noise is superimposed on the line from the control terminal or the power supply, the total capacitance does not change, so that it is possible to prevent the noise from affecting the oscillation frequency.
[0039]
An eighth invention is an invention according to the seventh invention, wherein the variable capacitance circuit further includes a series circuit including the first and second variable capacitance elements, or a series circuit including the third and fourth variable capacitance elements. It includes two capacitors that are inserted at both ends of at least one series circuit of the circuit and block DC components,
A predetermined reference potential is input to both ends of a series circuit to which two capacitors are connected.
[0040]
According to the eighth aspect, the capacitance change characteristics can be changed by adjusting the capacitance values of the two capacitors. Further, it is possible to prevent noise from the power supply from leaking into the variable capacitance element.
[0041]
A ninth invention is the invention according to the eighth invention, and the variable capacitance circuit further includes a conductor layer inserted between the two capacitors and the semiconductor substrate.
[0042]
According to the ninth aspect, it is possible to prevent the leakage of the high-frequency signal to the substrate.
[0043]
A tenth invention is an invention according to any one of the first to sixth inventions, further comprising a variable capacitance circuit,
Two first capacitors that are inserted at both ends of a series circuit of first and second variable capacitance elements and block DC components;
Two second capacitors inserted at both ends of a series circuit of third and fourth variable capacitance elements for blocking DC components;
N (n is 1 or more) first series variable capacitance circuits having the same configuration as the series circuit including the first and second variable capacitance elements and connected in parallel with the series circuit;
Two third capacitors inserted at both ends of each first series variable capacitance circuit for blocking a DC component;
N (n is 1 or more) second series variable capacitance circuits having the same configuration as the series circuit including the third and fourth variable capacitance elements and connected in parallel with the series circuit;
Two fourth capacitors inserted at both ends of each of the second series variable capacitance circuits to cut off a DC component;
A predetermined reference is provided at both ends of the series circuit composed of the first and second variable capacitance elements, each first series variable capacitance circuit, the series circuit composed of the third and fourth variable capacitance elements, and each second series variable capacitance circuit. Potential is input,
A first control terminal is connected to a midpoint of each first series variable capacitance circuit,
A second control terminal is connected to a midpoint of each second series variable capacitance circuit,
At least two reference potentials are different from the reference potentials input to both ends of the series circuit including the first and second variable capacitance elements and the reference potentials input to both ends of the n first series variable capacitance circuits. And
At least two reference potentials differ from the reference potentials input to both ends of the series circuit including the third and fourth variable capacitance elements and the reference potentials input to both ends of the n second series variable capacitance circuits. It is characterized by having.
[0044]
According to the tenth aspect, since the series variable capacitance circuits having different capacitance change characteristics are connected in parallel, it is possible to improve the linearity of the capacitance change characteristics of the entire circuit. Therefore, it is possible to further prevent the influence of noise superimposed on the control line and the power supply line.
[0045]
An eleventh invention is a voltage-controlled oscillator formed on a semiconductor substrate, wherein an oscillation frequency changes in accordance with a potential difference between first and second control terminals to which a control voltage is externally applied,
An inductive circuit for generating electromagnetic induction,
A variable capacitance circuit having a capacitance that changes according to a potential difference between the first and second control terminals and that is connected in parallel with the inductive circuit to form a parallel resonance circuit;
The variable capacitance circuit
A first variable capacitance element having one terminal connected to one terminal of the inductive circuit and the first control terminal and the other terminal connected to a first reference potential terminal for inputting a predetermined reference potential; When,
A second variable terminal having one terminal connected to the other terminal of the first variable capacitance element and the first reference potential terminal and the other terminal connected to the other terminal of the inductive circuit and the first control terminal; A capacitive element;
The first and second variable capacitance elements are connected in parallel with a series circuit including the first and second variable capacitance elements, and the same two variable capacitance elements as the first and second variable capacitance elements are connected in series. N (n is 1 or more) first series variable capacitance circuits connected to both ends and connected to a second control terminal at the connection point;
Two first capacitors that are inserted at both ends of a series circuit of first and second variable capacitance elements and block DC components;
Two second capacitors inserted at both ends of each first series variable capacitance circuit for blocking a DC component;
A third variable capacitance element having one terminal connected to one terminal and the second control terminal of the inductive circuit and the other terminal connected to a third reference potential terminal for inputting a predetermined reference potential; When,
A fourth variable terminal having one terminal connected to the other terminal of the third variable capacitance element and a third reference potential terminal and the other terminal connected to the other terminal and the second control terminal of the inductive circuit. A capacitive element;
The third and fourth variable capacitance elements are connected in parallel to a series circuit, and the same two variable capacitance elements as the third and fourth variable capacitance elements are connected in series. N (n is 1 or more) first series variable capacitance circuits connected to both ends and connected to a fourth reference potential terminal at the connection point;
Two third capacitors inserted at both ends of a series circuit including third and fourth variable capacitance elements and blocking DC components;
Two fourth capacitors inserted at both ends of each second series variable capacitance circuit and blocking a DC component,
The first and second variable capacitance elements have a first device structure,
The third and fourth variable capacitance elements have a second device structure different from the first device structure,
The first and second device structures have opposite capacitance change characteristics with respect to the control voltage,
Both the first and second device structures are structures that generate a parasitic capacitance between the semiconductor device and the semiconductor substrate on the side of the reference potential terminal.
The reference potentials input to the first and second reference potential terminals are different,
The third and fourth reference potential terminals have different reference potentials.
[0046]
According to the eleventh invention, in addition to having the same effect as the first invention, it has the same effect as the tenth invention.
[0047]
A twelfth invention is an invention according to the eleventh invention, wherein the first and second device structures are the first and second device structures according to any of the second to sixth inventions. It is characterized by.
[0048]
A thirteenth invention is a communication device including a transmission circuit, a reception circuit, and an antenna, wherein the transmission circuit and / or the reception circuit includes the voltage-controlled oscillator according to any one of the first to eleventh inventions. And
[0049]
According to the thirteenth aspect, a communication device that does not deteriorate the phase noise characteristic is provided.
[0050]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
FIG. 1 is a diagram showing a circuit configuration of the voltage controlled oscillator according to the first embodiment of the present invention. In FIG. 1, a bias circuit and an output circuit are omitted. 1, the voltage controlled oscillator includes oscillation transistors 106 and 107, inductors 104 and 105 as inductive elements, a power supply terminal 100, a current source 101, frequency control terminals 102 and 103, a variable capacitance element 108, 109, 110, and 111.
[0051]
Inductor 104 and inductor 105 are connected in series. The power supply terminal 100 is connected to the connection point. The variable capacitance element 108 and the variable capacitance element 109 are connected in series. The frequency control terminal 102 is connected to the connection point. Variable capacitance element 110 and variable capacitance element 111 are connected in series. The frequency control terminal 103 is connected to the connection point. The series circuit including the variable capacitance elements 108 and 109 and the series circuit including the variable capacitance elements 110 and 111 are connected in parallel. This parallel circuit and a series circuit formed by inductors 104 and 105 are connected in parallel to form a parallel resonance circuit.
[0052]
An output terminal (not shown) is connected to both ends of the parallel resonance circuit, and an oscillation signal is output from the output terminal.
[0053]
The drain of the oscillation transistor 106 and the gate of the oscillation transistor 107 are connected to one end of the parallel resonance circuit. The other end of the parallel resonance circuit is connected to the gate of the oscillation transistor 106 and the drain of the oscillation transistor 107. The source of the oscillation transistor 106 and the source of the oscillation transistor 107 are connected, and the current source 101 is connected in parallel to the source and grounded.
[0054]
The variable capacitance elements 108, 109, 110, 111 are formed of PN diodes.
[0055]
The frequency control terminal 102 is a terminal for applying a voltage for changing the capacitance of the variable capacitance elements 108 and 109. The frequency control terminal 103 is a terminal for applying a voltage for changing the capacitance of the variable capacitance elements 110 and 111. The frequency control terminals 102 and 103 function as differential frequency control terminals, and the junction capacitance of the variable capacitance elements 108 and 109 and the variable capacitance elements 110 and 111 can be changed by changing these potential differences. This makes it possible to change the resonance frequency of the parallel resonance circuit.
[0056]
Since the variable capacitance elements 108 and 109 and the variable capacitance elements 110 and 111 are connected in opposite directions, the junction capacitance of the variable capacitance elements 108 and 109 and the junction capacitance of the variable capacitance elements 110 and 111 are equal to the frequency control voltage. Has the characteristic of changing in the opposite direction with respect to the increase or decrease. Thus, even if noise is superimposed on the frequency control line (the line reaching the frequency control terminals 102 and 103) or the power supply line (the line reaching the power supply terminal 100), the total capacitance value of the parallel circuit does not change.
[0057]
The oscillation transistors 106 and 107 function as an amplifier circuit, generate a negative resistance, cancel the loss due to the parasitic resistance component of the resonance circuit, and satisfy the oscillation condition.
[0058]
Since the voltage controlled oscillator oscillates near the resonance frequency of the resonance circuit, the oscillation frequency can be set to a desired frequency by changing the frequency control voltage.
[0059]
FIG. 2A is a diagram illustrating a cross-sectional structure when a variable capacitance element 108 is formed on a semiconductor substrate and a cross-sectional structure when a variable capacitance element 109 is formed. FIG. 2B is a diagram showing an equivalent circuit when the variable capacitance element 108 is formed on the semiconductor substrate and an equivalent circuit when the variable capacitance element 109 is formed. Since the variable capacitance element 108 and the variable capacitance element 109 have the same structure, the variable capacitance element 108 will be described below as a representative. The variable capacitance element 108 includes an anode terminal 200, a cathode terminal 201, a p-type semiconductor 202, an n-type semiconductor 203, an n-type well 204, and a p-type silicon substrate 205.
[0060]
The p-type semiconductor 202 and the n-type semiconductor 203 are heavily doped to reduce the connection resistance with the lead wiring. A PN junction is formed at a portion where the p-type semiconductor 202 and the n-type well 204 are in contact, and this portion operates as a PN diode.
[0061]
As shown in FIG. 2B, the variable capacitance element 108 has a variable capacitance 212, a parasitic capacitance 213, a substrate resistance 214, and series resistance components 210 and 211 which are small, typically about several Ω. Since the variable capacitance element 108 surrounds the p-type semiconductor 202 with the n-type well 204, a series circuit of a parasitic capacitance 213 and a substrate resistance 214 is connected in parallel to the cathode terminal 201 side of the variable capacitance 212.
[0062]
FIG. 3A is a diagram illustrating a cross-sectional structure when a variable capacitance element 110 is formed on a semiconductor substrate and a cross-sectional structure when a variable capacitance element 111 is formed. FIG. 3B is a diagram illustrating an equivalent circuit when the variable capacitance element 110 is formed on the semiconductor substrate and an equivalent circuit when the variable capacitance element 111 is formed. Since the variable capacitance element 110 and the variable capacitance element 111 have the same structure, the variable capacitance element 110 will be described below as a representative. The variable capacitance element 110 includes an anode terminal 300, a cathode terminal 301, a p-type semiconductor 302, an n-type semiconductor 303, a p-type well 304, an n-type well 305, and a p-type silicon substrate 205.
[0063]
The p-type semiconductor 302 and the n-type semiconductor 303 are heavily doped to reduce the connection resistance with the lead wiring.
[0064]
Normally, the p-type silicon substrate 205 is at the ground potential, so the n-type well 305 is connected to a power supply (not shown). Therefore, the PN junction between the p-type silicon substrate 205 and the n-type well 305 is reverse biased, and a parasitic capacitance is formed. In the variable capacitance elements 110 and 111 shown in FIG. 3A, a PN junction is formed at a portion where the p-type well 304 and the n-type semiconductor 303 are in contact, and this portion operates as a PN diode.
[0065]
As shown in FIG. 3B, the variable capacitance element 110 has a variable capacitance 312, a parasitic capacitance 313, a substrate resistance 314, and series resistance components 210 and 211 which are small, usually about several Ω. Since the p-type well 304 surrounds the n-type semiconductor 303 of the variable capacitance element 110, a series circuit of the parasitic capacitance 313 and the substrate resistance 314 is connected in parallel to the anode terminal 300 side of the variable capacitance 312.
[0066]
As described above, in the first embodiment, the PN diodes having the cross-sectional structure shown in FIG. 2A are used as the variable capacitance elements 108 and 109, and the variable capacitance elements 110 and 111 are used as the variable capacitance elements 110 and 111 in FIG. The PN diode having the sectional structure shown in FIG.
[0067]
FIG. 4 is a diagram showing a variable capacitance element portion in the voltage controlled oscillator shown in FIG. 1 together with a parasitic component. In FIG. 4, parasitic components 310a to 313a indicate parasitic components of the variable capacitance elements 108 to 111, respectively.
[0068]
As shown in FIG. 2B, since the parasitic capacitance and the substrate resistance are connected in parallel to the cathode sides of the variable capacitance elements 108 and 109, as shown in FIG. Parasitic components 310a and 311a are connected in parallel to the connection point side of a certain frequency control terminal 102.
[0069]
Also, as shown in FIG. 3B, the parasitic capacitance and the substrate resistance are connected in parallel to the anode sides of the variable capacitance elements 110 and 111, so that the anodes of the variable capacitance elements 110 and 111 are connected as shown in FIG. Components 312a and 313a are connected in parallel to the side of the connection point of the frequency control terminal 103 that is the side.
[0070]
The voltage controlled oscillator shown in FIG. 1 is a differential circuit that changes the capacitance according to the potential difference between the frequency control terminals, and the series resistance 211 in the equivalent circuit shown in FIG. The connection point between the variable capacitance element 108 and the variable capacitance element 109 can be approximately regarded as a virtual ground point. Similarly, the connection point between the variable capacitance element 110 and the variable capacitance element 111 can be approximately regarded as a virtual ground point. The potential of the virtual ground point hardly fluctuates even during the operation of the voltage-controlled oscillator, so that signal loss does not occur even if a parasitic component is connected.
[0071]
As described above, the voltage controlled oscillator according to the first embodiment uses the variable capacitance elements having two different device structures and is connected in an inverse relationship to each other to prevent the influence of superimposition of noise and to reduce the influence of the semiconductor substrate. Is generated on the side of the virtual ground point, so that no signal loss occurs. Therefore, since the frequency selection characteristics of the resonance circuit do not deteriorate, it is possible to provide a voltage controlled oscillator having excellent phase noise characteristics.
[0072]
In order to enhance the effect of suppressing frequency fluctuation due to noise, it is desirable that the variable capacitance elements 108 and 109 and the variable capacitance elements 110 and 111 have the same amount of capacitance change in the opposite direction to the frequency control voltage. . FIG. 5 is a diagram showing the variable capacitance characteristics in this case. FIG. 5A is a diagram showing the variable capacitance change characteristics of the variable capacitance elements 108 and 109. FIG. 5B is a diagram showing the variable capacitance change characteristics of the variable capacitance elements 110 and 111.
[0073]
As shown in FIG. 5, the device sizes of the variable capacitance elements 108, 109, 110, and 111 are set such that the capacitance change amount ΔC1 of the variable capacitance elements 108 and 109 is equal to the capacitance change amount ΔC2 of the variable capacitance elements 110 and 111. Is appropriately selected, when the noise voltage increases or decreases, the capacitances of the variable capacitance elements 108 and 109 and the capacitances of the variable capacitance elements 110 and 111 change in the opposite direction at the same rate, so that the frequency due to the noise It is possible to enhance the effect of suppressing fluctuation.
[0074]
The configuration for adjusting the amount of change in capacitance is not limited to the above. FIG. 6 is a diagram showing another configuration for adjusting the amount of change in capacitance. In the voltage controlled oscillator shown in FIG. 6, capacitors 405 and 406 are connected to both ends of a series circuit composed of the variable capacitance elements 108 and 109 shown in FIG. 1, and resistors 407 and 408 are connected in parallel between them. , 408 is connected to a bias terminal 402.
[0075]
On the variable capacitance elements 110 and 111 side, similarly, by connecting a capacitor to both ends of a series circuit composed of the variable capacitance elements 110 and 111, connecting two resistors in parallel between them, and connecting a bias terminal, similarly. Although it is configured, illustration is omitted here.
[0076]
The potential at the bias terminal 402 is fixed at a preset value.
[0077]
FIG. 7 is a diagram showing a cross-sectional structure when the capacitors 405 and 406 shown in FIG. 6 are formed on a semiconductor substrate. As shown in FIG. 7, the semiconductor substrate on which the capacitors 405 and 406 are formed includes insulating layers 410 and 411 and 412, a silicon substrate 413, upper electrodes 420 and 421 of the capacitors, lower electrodes 422 and 423 of the capacitors, A conductor layer 424. The capacitor 405 includes an upper electrode 420 and a lower electrode 422. The capacitor 406 includes an upper electrode 421 and a lower electrode 423. The conductor layer 424 is inserted between the capacitors 405 and 406 and the silicon substrate 413.
[0078]
Here, the capacitance values of the variable capacitance elements 108 and 109 are respectively C1, and the capacitance values of the capacitors 405 and 406 are each C2. In this case, the total capacitance Ctotal of the series circuit of the variable capacitance elements 108 and 109 and the capacitors 405 and 406 is
Ctotal = C1 · C2 / (C1 + C2)
It becomes.
[0079]
At this time, if the value of C2 is appropriately selected, the amount of change in Ctotal can be adjusted. For example, if the value of C1 changes from 0.5 pF to 1.0 pF due to the potential difference between both ends, if 0.5 pF is selected as C2, the change in Ctotal can be reduced from 0.25 to 0.33 pF. Further, according to this configuration, the effect of reducing noise from the power supply leaking into the terminals of the variable capacitance elements 108 and 109 can be obtained by the capacitors 405 and 406.
[0080]
Next, the effect of the conductor layer 424 inserted between the capacitors 405 and 406 and the silicon substrate 413 in the sectional structure of FIG. 7 will be described. FIG. 8A is a diagram showing a parasitic component when the conductor layer 424 is not provided. FIG. 8B is a diagram illustrating a parasitic component when the conductor layer 424 exists.
[0081]
As shown in FIG. 8A, the parasitic components when the conductor layer 424 is not provided include a parasitic capacitance 430 generated between the lower electrode 422 and the silicon substrate 413, and a parasitic component between the lower electrode 423 and the silicon substrate 413. The parasitic capacitance 431 and the substrate resistance 432. If the conductor layer 424 is not provided, a high-frequency signal leaks to the substrate resistance 432 via the parasitic capacitances 430 and 431, and a signal loss occurs.
[0082]
On the other hand, as shown in FIG. 8B, as the parasitic components when the conductor layer 424 is present, the parasitic capacitance 430a generated between the lower electrode 422 and the conductor layer 424, and the lower electrode 423 There is a parasitic capacitance 431a generated between itself and the body layer 424. In this case, the resistance of the conductor layer 424 is very small and can be considered as a short circuit substantially, so that the parasitic capacitances 430a and 431a are connected by the conductor layer 424. Therefore, the high frequency signal does not leak to the substrate. Thus, by using the conductor layer 424, signal loss in the semiconductor substrate can be reduced, and the phase noise characteristics of the voltage controlled oscillator can be further improved.
[0083]
(Second embodiment)
FIG. 9A is a diagram showing a cross-sectional structure in a case where first and second variable capacitance elements in a voltage controlled oscillator according to a second embodiment of the present invention are formed on a semiconductor substrate. FIG. 9B is a diagram illustrating an equivalent circuit of the variable capacitance element illustrated in FIG. The first and second variable capacitance elements shown in FIG. 9A correspond to the variable capacitance elements 108 and 109 in the first embodiment. Since the structures of the first variable capacitance element and the second variable capacitance element are the same, the first variable capacitance element will be described as a representative. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0084]
9A, the first variable capacitance element includes an n-type semiconductor 505, a bulk terminal 520, an n-type well 506, a gate terminal 500, a gate electrode 509, a gate oxide film 508, and a p-type semiconductor. And a silicon substrate 507.
[0085]
The n-type semiconductor 505 is heavily doped to reduce the connection resistance with the wiring. The bulk terminal 520 is connected to the n-type well 506 via the n-type semiconductor 505. Gate electrode 509 is in contact with n-type well 506 via gate oxide film 508, and is electrically connected to gate terminal 500.
[0086]
In the first variable capacitance element shown in FIG. 9A, when the potential of the gate terminal 500 is higher than that of the bulk terminal 520, free electrons in the n-type well 506 increase. As a result, the series capacitance between the gate terminal 500 and the bulk terminal 520 decreases. In this manner, by changing the potential applied to the gate terminal 500, the series capacitance between the gate terminal 500 and the bulk terminal 520 can be changed, so that the variable capacitance 512 is formed on the gate terminal 500 side. Therefore, since the variable capacitance 512 is formed in the region surrounded by the n-type well 506, the parasitic capacitance 513 and the substrate resistance 514, which are the parasitic components, are provided in parallel with the variable capacitance 512 on the bulk terminal 520 side. It will be connected.
[0087]
The bulk terminal of the first variable capacitance element and the bulk terminal of the second variable capacitance element are connected to form a series circuit.
[0088]
FIG. 10 illustrates a case where the series circuit including the variable capacitance element 108 and the variable capacitance element 109 in the circuit illustrated in FIG. 1 is replaced with a series circuit in which the bulk terminals 520 of the variable capacitance elements illustrated in FIG. FIG. 4 is a diagram showing a change in capacitance with respect to Vt1.
[0089]
FIG. 11A is a diagram showing a cross-sectional structure in a case where third and fourth variable capacitance elements in a voltage controlled oscillator according to a second embodiment of the present invention are formed on a semiconductor substrate. FIG. 11B is a diagram illustrating an equivalent circuit of the variable capacitance element illustrated in FIG. The third and fourth variable capacitance elements shown in FIG. 11A correspond to the variable capacitance elements 110 and 111 in the first embodiment. Since the structures of the third and fourth variable capacitance elements are the same, the third variable capacitance element will be described as a representative. In FIG. 11, the same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted. Also, the same portions as those shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
[0090]
In FIG. 11A, a third variable capacitance element includes a p-type semiconductor 525, a bulk terminal 521, a p-type well 526, an n-type well 527, a gate terminal 522, a gate electrode 524, and a gate oxide. It includes a film 523 and a p-type silicon substrate 507.
[0091]
The p-type semiconductor 525 is heavily doped to reduce the connection resistance with the wiring. The bulk terminal 521 is connected to the p-type well 526 via the p-type semiconductor 525. Gate electrode 524 is in contact with p-type well 526 via gate oxide film 523 and is electrically connected to gate terminal 522.
[0092]
In the third variable capacitance element shown in FIG. 11A, when the potential of the gate terminal 522 is higher than that of the bulk terminal 521, the number of holes in the p-type well 526 increases. As a result, the series capacitance between the gate terminal 522 and the bulk terminal 521 decreases. In this manner, by changing the potential applied to the gate terminal 522, the series capacitance between the gate terminal 522 and the bulk terminal 521 can be changed, so that the variable capacitance 532 is formed on the gate terminal side. Therefore, since the variable capacitance 532 is formed in the region surrounded by the p-type well 526, the parasitic capacitance 533 and the substrate resistance 534, which are the parasitic components, are arranged in parallel with the variable capacitance 532 on the bulk terminal 521 side. It will be connected.
[0093]
The bulk terminal of the third variable capacitance element and the bulk terminal of the fourth variable capacitance element are connected to form a series circuit.
[0094]
FIG. 12 illustrates a case where the series circuit including the variable capacitance element 110 and the variable capacitance element 111 in the circuit illustrated in FIG. 1 is replaced with a series circuit in which the bulk terminals 521 of the variable capacitance elements illustrated in FIG. FIG. 7 is a diagram showing a change in capacitance with respect to Vt2 of FIG.
[0095]
As shown in FIGS. 10 and 12, the first and second variable capacitance elements and the third and fourth variable capacitance elements have capacitance change characteristics that are opposite to each other with respect to amplification of the frequency control voltage. In the second embodiment, unlike the first embodiment, the terminal for inputting the control voltage is limited to the gate terminal. Therefore, as in the first embodiment, the variable capacitance element is connected in the reverse direction. Is not performed. However, the device structure for forming the first and second variable capacitance elements is different from the device structure for forming the third and fourth variable capacitance elements, and the control voltage is On the other hand, since the capacitance changes are opposite to each other, it is possible to prevent the influence due to the superposition of noise.
[0096]
As described above, in the second embodiment, the variable capacitance element 108 and the variable capacitance element 109 in FIG. 1 are replaced with the variable capacitance element shown in FIG. The variable capacitance elements shown in FIG. 11A are replaced with each other so that the bulk terminals of the respective variable capacitance elements face each other. At this time, all of the first to fourth variable capacitance elements connect a large parasitic component to the bulk terminal side (the side to which the frequency control terminals 102 and 103 are connected). As described in the first embodiment, since this connection point is a virtual ground point of the voltage controlled oscillator, the potential hardly changes even during operation. Therefore, even if a parasitic component is connected, the loss of the signal can be reduced, so that the signal loss in the semiconductor substrate can be reduced and a voltage controlled oscillator having excellent phase noise characteristics can be provided.
[0097]
(Third embodiment)
FIG. 13A is a diagram showing a cross-sectional structure in a case where first and second variable capacitance elements in a voltage controlled oscillator according to a third embodiment of the present invention are formed on a semiconductor substrate. FIG. 13B is a diagram illustrating an equivalent circuit of the variable capacitance element illustrated in FIG. The first and second variable capacitance elements shown in FIG. 13A correspond to the variable capacitance elements 108 and 109 in the first embodiment. Since the structures of the first variable capacitance element and the second variable capacitance element are the same, the first variable capacitance element will be described as a representative. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0098]
In FIG. 13A, a first variable capacitance element includes a gate terminal 600, a drain / source terminal 601, p-type semiconductors 603 and 604, an n-type well 606, a p-type silicon substrate 607, and a gate oxide. It includes a film 608, a gate electrode 609, and a channel (inversion layer) 610. The first variable capacitance element is a p-type MOS transistor.
[0099]
The p-type semiconductors 603 and 604 are heavily doped to reduce the connection resistance with the wiring. The drain / source terminal 601 is connected to the n-type well 606 via the p-type semiconductor 604. Gate electrode 609 is in contact with n-type well 606 via gate oxide film 608, and is electrically connected to gate terminal 600.
[0100]
In the first variable capacitance element illustrated in FIG. 13A, when the potential difference between the gate terminal 600 and the drain / source terminal 601 is changed, the width of the channel 610 changes according to the potential difference. That is, when the potential on the gate terminal 600 side is lowered, the channel is reduced and the series capacitance between the gate terminal 600 and the drain / source terminal 601 is increased. Conversely, when the potential on the gate terminal 600 side is increased, the channel increases, and the series capacitance between the gate terminal 600 and the drain / source terminal 601 decreases. As described above, since the first variable capacitance element changes the capacitance value by increasing or decreasing the channel 610 surrounded by the n-type well 606, the variable capacitance 612 is formed on the gate terminal 600 side. A parasitic component between the parasitic capacitance 613 and the ground and the substrate resistance 614 is connected to the drain / source terminal 601 with respect to the variable capacitance 612.
[0101]
The drain / source terminal of the first variable capacitance element and the drain / source terminal of the second variable capacitance element are connected to form a series circuit.
[0102]
FIG. 14 shows a circuit in which the series circuit including the variable capacitance element 108 and the variable capacitance element 109 in the circuit shown in FIG. 1 is replaced with a series circuit in which the drain / source terminals 601 of the variable capacitance element shown in FIG. FIG. 6 is a diagram showing a change in capacitance with respect to Vt1 when the voltage is changed.
[0103]
FIG. 15A is a diagram showing a cross-sectional structure in a case where third and fourth variable capacitance elements are formed on a semiconductor substrate in the voltage controlled oscillator according to the third embodiment of the present invention. FIG. 15B is a diagram illustrating an equivalent circuit of the variable capacitance element illustrated in FIG. The third and fourth variable capacitance elements shown in FIG. 15A correspond to the variable capacitance elements 110 and 111 in the first embodiment. Since the structures of the third and fourth variable capacitance elements are the same, the third variable capacitance element will be described as a representative. In FIG. 15, the same portions as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted. Also, the same portions as those shown in FIG. 13 are denoted by the same reference numerals, and description thereof will be omitted.
[0104]
In FIG. 15A, a third variable capacitance element includes a gate terminal 630, a drain / source terminal 631, n-type semiconductors 640 and 641, a p-type well 634, a p-type silicon substrate 607, and a gate oxide. A film 638, a gate electrode 639, and a channel (inversion layer) 632 are included. The third variable capacitance element is an n-type MOS transistor.
[0105]
The n-type semiconductors 640 and 641 are heavily doped to reduce the connection resistance with the wiring. The drain / source terminal 631 is connected to the p-type well 634 via the n-type semiconductor 641. Gate electrode 639 is in contact with p-type well 634 via gate oxide film 638, and is electrically connected to gate terminal 630.
[0106]
In the third variable capacitance element illustrated in FIG. 15A, when the potential difference between the gate terminal 630 and the drain / source terminal 631 is changed, the width of the channel 632 changes according to the potential difference. That is, when the potential of the gate terminal 630 is lowered, the channel increases, and the series capacitance between the gate terminal 630 and the drain / source terminal 631 decreases. Conversely, when the potential on the gate terminal 630 side is increased, the channel is reduced and the series capacitance between the gate terminal 630 and the drain / source terminal 631 is increased. As described above, since the third variable capacitance element changes the capacitance value by increasing or decreasing the channel 632 surrounded by the p-type well 634, the variable capacitance 642 is formed on the gate terminal 630 side. The parasitic capacitance 643 between the ground and the parasitic component due to the substrate resistance 644 is connected to the drain / source terminal 631 with respect to the variable capacitance 642.
[0107]
The drain / source terminal of the third variable capacitance element and the drain / source terminal of the fourth variable capacitance element are connected to form a series circuit.
[0108]
FIG. 16 shows a circuit in which the series circuit including the variable capacitance element 110 and the variable capacitance element 111 in the circuit shown in FIG. 1 is replaced with a series circuit in which the drain / source terminals 631 of the variable capacitance element shown in FIG. FIG. 6 is a diagram showing a change in capacitance with respect to Vt2 when the voltage is changed.
[0109]
As shown in FIGS. 14 and 16, the first and second variable capacitance elements and the third and fourth variable capacitance elements have capacitance change characteristics that are opposite to each other with respect to increase and decrease of the frequency control voltage. In the third embodiment, as in the second embodiment, the connection of the variable capacitance elements in the reverse direction is not performed. However, the device structure for forming the first and second variable capacitance elements is different from the device structure for forming the third and fourth variable capacitance elements, and the control voltage is On the other hand, since the capacitance changes are opposite to each other, it is possible to prevent the influence due to the superposition of noise.
[0110]
As described above, in the third embodiment, the variable capacitance element 108 and the variable capacitance element 109 in FIG. 1 are replaced with the variable capacitance element shown in FIG. The variable capacitance elements shown in FIG. 15A are replaced with each other so that the drain and source terminals of each variable capacitance element face each other. At this time, each of the first to fourth variable capacitance elements has a large parasitic component on the drain / source terminal side (the side to which the frequency control terminals 102 and 103 are connected). As described in the first embodiment, since this connection point is a virtual ground point of the voltage controlled oscillator, the potential hardly changes even during operation. Therefore, even if a parasitic component is connected, the loss of the signal can be reduced, so that the signal loss in the semiconductor substrate can be reduced and a voltage controlled oscillator having excellent phase noise characteristics can be provided.
[0111]
Note that the variable capacitance element 108 and the variable capacitance element 109 may be replaced with the variable capacitance element shown in FIG. 13, and the variable capacitance element 110 and the variable capacitance element 111 may be replaced with the variable capacitance element shown in FIG. Alternatively, the reverse may be applied.
[0112]
Note that the variable capacitance element 108 and the variable capacitance element 109 may be replaced with the variable capacitance element shown in FIG. 15, and the variable capacitance element 110 and the variable capacitance element 111 may be replaced with the variable capacitance element shown in FIG. Alternatively, the reverse may be applied.
[0113]
In the first to third embodiments, the first and second variable capacitance elements may be configured on the same well, or the third and fourth variable capacitance elements may be configured on the same well. May be.
[0114]
It should be noted that the variable capacitance elements described in the second and third embodiments have a larger non-linearity in the capacitance change with respect to the frequency control voltage than the PN diode when compared with the variable capacitance element in the first embodiment ( See FIG. 5 and FIGS. 10, 12, 14, 16). Therefore, it is difficult to equalize the capacitance change characteristics of the first and second variable capacitance elements and the third and fourth variable capacitance elements. If the capacitance change characteristics are different, the effect of suppressing frequency fluctuation due to noise is reduced. In such a case, the linearity of the capacitance change characteristic may be improved by using the configuration shown in FIG.
[0115]
FIG. 17 is a diagram illustrating a circuit for improving the linearity of the capacitance change characteristic of the variable capacitance element according to the second and third embodiments. FIG. 17 shows only the configuration on the first and second variable capacitance element sides. The configuration on the third and fourth variable capacitance element sides is the same.
[0116]
In FIG. 17, the circuit includes capacitors 601a, 602a, 601b, 602b, resistors 603a, 604a, 603b, 604b, variable capacitance elements 610a, 611a, 610b, 611b, and bias terminals 605a, 605b. In FIG. 17, the variable capacitance circuit 620a corresponds to a first variable capacitance element, and the variable capacitance circuit 620b corresponds to a second variable capacitance element.
[0117]
When a predetermined bias voltage such that the potential difference between the bias terminal 605a and the bias terminal 605b becomes Vd is applied to both terminals, the variable capacitance circuit 620a and the variable capacitance circuit 620b each have a capacitance change characteristic shown in FIG. Will be provided. However, FIG. 18 shows only an example in which the potential of the bias terminal 605b is higher than the bias terminal 605a by Vd.
[0118]
At this time, since the variable capacitance circuit 620a and the variable capacitance circuit 620b are connected in parallel, their total capacitance becomes the sum of the two variable capacitance portions, and changes smoothly as shown in FIG. I do.
[0119]
Therefore, according to the configuration shown in FIG. 17, even when the nonlinearity of the capacitance change of each variable capacitance element is large, the capacitance change can be made smooth as a whole, so that the capacitance change characteristics can be easily equalized. It is possible to do.
[0120]
In the configuration of FIG. 17, a predetermined bias voltage may be applied to the frequency control terminal 102, and a control voltage for changing the capacitance may be applied from the bias terminals 605a and 605b. FIG. 19 shows a circuit in this case. Also in this case, since the connection point between the variable capacitance elements 610a and 611a and the connection point between the variable capacitance elements 610b and 611b are virtual ground points, it is possible to prevent a high-frequency signal from leaking onto the substrate.
[0121]
Here, the two variable capacitance circuits 620a and 620b are connected in parallel to make the capacitance change smooth. However, three or more variable capacitance circuits are connected in parallel to make the capacitance change more smooth. Needless to say, it may be done.
[0122]
In the third embodiment, a MOS transistor is used as a means for generating a negative resistance. However, another configuration may be used. For example, a bipolar transistor may be used as the oscillation transistors 106 and 107. Is also good.
[0123]
As described above, according to the embodiment of the present invention, by using two types of variable capacitance elements having different device structures, the effect of superimposition of noise is prevented, and the loss of a high-frequency signal caused by parasitic capacitance is suppressed. This makes it possible to provide a voltage controlled oscillator having excellent phase noise characteristics.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a circuit configuration of a voltage controlled oscillator according to a first embodiment.
FIG. 2 is a diagram showing a cross-sectional structure and an equivalent circuit when variable capacitance elements 108 and 109 are formed on a semiconductor substrate.
FIG. 3 is a diagram showing a cross-sectional structure and an equivalent circuit when variable capacitance elements 110 and 111 are formed on a semiconductor substrate.
FIG. 4 is a diagram showing a variable capacitance element portion in the voltage controlled oscillator shown in FIG. 1 together with a parasitic component.
FIG. 5 is a diagram showing variable capacitance change characteristics of variable capacitance elements 108, 109, 110, and 111.
FIG. 6 is a diagram showing another configuration for adjusting the amount of change in capacitance.
7 is a diagram showing a cross-sectional structure when capacitors 405 and 406 shown in FIG. 6 are formed on a semiconductor substrate.
FIG. 8 is a diagram showing a parasitic component when there is no conductor layer 424 and a parasitic component when there is a conductor layer 424;
FIG. 9 is a diagram showing a cross-sectional structure and an equivalent circuit when a first and a second variable capacitance element in a voltage controlled oscillator according to a second embodiment are formed on a semiconductor substrate.
FIG. 10 is a diagram illustrating a change in capacitance caused by first and second variable capacitance elements according to the second embodiment.
FIG. 11 is a diagram showing a cross-sectional structure and an equivalent circuit in a case where third and fourth variable capacitance elements in a voltage controlled oscillator according to a second embodiment are formed on a semiconductor substrate.
FIG. 12 is a diagram illustrating a change in capacitance caused by third and fourth variable capacitance elements according to the second embodiment.
FIG. 13 is a diagram showing a cross-sectional structure and an equivalent circuit when a first and a second variable capacitance element in a voltage controlled oscillator according to a third embodiment are formed on a semiconductor substrate.
FIG. 14 is a diagram illustrating a change in capacitance caused by first and second variable capacitance elements according to the third embodiment.
FIG. 15 is a diagram showing a cross-sectional structure and an equivalent circuit when third and fourth variable capacitance elements in a voltage controlled oscillator according to a third embodiment are formed on a semiconductor substrate.
FIG. 16 is a diagram illustrating a change in capacitance caused by third and fourth variable capacitance elements according to the third embodiment.
FIG. 17 is a diagram illustrating a circuit for improving the linearity of the capacitance change characteristic of the variable capacitance element according to the second and third embodiments.
18 is a diagram for explaining a capacitance change characteristic of the circuit shown in FIG.
19 is a diagram showing a circuit in a case where a predetermined bias voltage is applied to the frequency control terminal and a control voltage for changing the capacitance is applied from the bias terminal to the circuit of FIG. 17;
FIG. 20 is a diagram illustrating a configuration example of a conventional voltage controlled oscillator.
FIG. 21 is a diagram showing a change characteristic of capacitance of the PN diodes 13 and 14 with respect to a voltage (Vt) applied to the frequency control terminal 10.
FIG. 22 is a diagram illustrating a configuration example of a conventional voltage controlled oscillator.
FIG. 23 is a diagram for explaining the operation of the PN diodes 13, 14, 21, 22 shown in FIG. 21;
FIG. 24 is a diagram showing a symbol and a sectional structure of a PN diode formed on a silicon substrate.
FIG. 25 is a diagram showing an equivalent circuit of the PN diode shown in FIG. 23 (b), and a correspondence relationship between a parasitic capacitance 40 and a substrate resistance 41 in a sectional structure.
FIG. 26 is a diagram showing how parasitic components are connected in the conventional voltage controlled oscillator shown in FIG. 21;
[Explanation of symbols]
100 power terminal
101 current source
102, 103 Frequency control terminal
106, 107 oscillation transistor
104, 105 Inductor
108, 109, 110, 111 Variable capacitance element

Claims (13)

半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
前記第１および第２の制御端子間の電位差に応じて容量が変化し、前記誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
前記可変容量回路は、
一方の端子が前記誘導性回路の一方の端子に接続され、他方の端子が前記第１の制御端子に接続される第１の可変容量素子と、
一方の端子が前記第１の可変容量素子の他方の端子および前記第１の制御端子に接続され、他方の端子が前記誘導性回路の他方の端子に接続される第２の可変容量素子と、
一方の端子が前記誘導性回路の一方の端子に接続され、他方の端子が前記第２の制御端子に接続される第３の可変容量素子と、
一方の端子が前記第３の可変容量素子の他方の端子および前記第２の制御端子に接続され、他方の端子が前記誘導性回路の他方の端子に接続される第４の可変容量素子とを含み、
前記第１および第２の可変容量素子は、第１のデバイス構造を有しており、
前記第３および第４の可変容量素子は、前記第１のデバイス構造と異なる第２のデバイス構造を有しており、
前記第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
前記第１および第２のデバイス構造は、共に、前記半導体基板との間の寄生容量を前記制御端子側に発生させる構造であることを特徴とする、電圧制御発振器。A voltage-controlled oscillator formed on a semiconductor substrate, wherein an oscillation frequency changes according to a potential difference between first and second control terminals to which a control voltage is externally applied,
An inductive circuit for generating electromagnetic induction,
A variable capacitance circuit whose capacitance changes in accordance with a potential difference between the first and second control terminals, and which is connected in parallel with the inductive circuit to form a parallel resonance circuit;
The variable capacitance circuit,
A first variable capacitance element having one terminal connected to one terminal of the inductive circuit and the other terminal connected to the first control terminal;
A second variable capacitance element having one terminal connected to the other terminal of the first variable capacitance element and the first control terminal, and the other terminal connected to the other terminal of the inductive circuit;
A third variable capacitance element having one terminal connected to one terminal of the inductive circuit and the other terminal connected to the second control terminal;
A fourth variable capacitance element having one terminal connected to the other terminal of the third variable capacitance element and the second control terminal and the other terminal connected to the other terminal of the inductive circuit; Including
The first and second variable capacitance elements have a first device structure,
The third and fourth variable capacitance elements have a second device structure different from the first device structure,
The first and second device structures have opposite capacitance change characteristics with respect to a control voltage,
The voltage controlled oscillator according to claim 1, wherein the first and second device structures both have a structure in which a parasitic capacitance between the first and second device structures is generated on the control terminal side. 前記第１のデバイス構造は、ｐ型半導体と、前記ｐ型半導体の周囲を取り囲むｎ型半導体とからなるＰＮダイオードで構成され、
前記第２のデバイス構造は、ｎ型半導体と、前記ｎ型半導体の周囲を取り囲むｐ型半導体とからなるＰＮダイオードで構成され、
前記第１および第２の可変容量素子のカソード同士が接続され、前記第３および第４の可変容量素子のアノード同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。The first device structure includes a PN diode including a p-type semiconductor and an n-type semiconductor surrounding a periphery of the p-type semiconductor;
The second device structure includes a PN diode including an n-type semiconductor and a p-type semiconductor surrounding the periphery of the n-type semiconductor,
The voltage controlled oscillator according to claim 1, wherein the cathodes of the first and second variable capacitance elements are connected to each other, and the anodes of the third and fourth variable capacitance elements are connected to each other. . 前記第１のデバイス構造は、
ｎ型半導体上に第１の酸化膜を介して接触する第１の導電体層と、
前記第１の導電体層に電気的に接続する第１の端子と、
前記ｎ型半導体に電気的に接続する第２の端子とからなり、
前記第２のデバイス構造は、
ｐ型半導体上に第２の酸化膜を介して接触する第２の導電体層と、
前記第２の導電体層に電気的に接続する第３の端子と、
前記ｐ型半導体に電気的に接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第２の端子同士が接続され、前記第３および第４の可変容量素子の前記第４の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。The first device structure includes:
a first conductor layer in contact with the n-type semiconductor via a first oxide film;
A first terminal electrically connected to the first conductor layer;
A second terminal electrically connected to the n-type semiconductor;
The second device structure includes:
a second conductor layer in contact with the p-type semiconductor via a second oxide film;
A third terminal electrically connected to the second conductor layer;
A fourth terminal electrically connected to the p-type semiconductor;
The second terminals of the first and second variable capacitance elements are connected to each other, and the fourth terminals of the third and fourth variable capacitance elements are connected to each other. Item 2. The voltage controlled oscillator according to item 1. 前記第１のデバイス構造は、
前記半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
前記ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
前記ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
前記第２のデバイス構造は、
前記半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
前記ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
前記ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第１の端子同士が接続され、前記第３および第４の可変容量素子の前記第３の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。The first device structure includes:
A p-type MOS transistor formed on the semiconductor substrate;
A first connection terminal for electrically connecting a drain and a source of the p-type MOS transistor;
A second terminal connected to the gate of the p-type MOS transistor,
The second device structure includes:
An n-type MOS transistor formed on the semiconductor substrate;
A third connection terminal for electrically connecting a drain and a source of the n-type MOS transistor;
A fourth terminal connected to the gate of the n-type MOS transistor,
The first terminal of the first and second variable capacitance elements are connected to each other, and the third terminal of the third and fourth variable capacitance elements are connected to each other. Item 2. The voltage controlled oscillator according to item 1. 前記第１のデバイス構造は、
ｎ型半導体上に酸化膜を介して接触する導電体層と、
前記導電体層に電気的に接続する第１の端子と、
前記ｎ型半導体に電気的に接続する第２の端子とからなり、
前記第２のデバイス構造は、
前記半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
前記ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
前記ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第２の端子同士が接続され、前記第３および第４の可変容量素子の前記第３の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。The first device structure includes:
a conductor layer in contact with the n-type semiconductor via an oxide film;
A first terminal electrically connected to the conductor layer;
A second terminal electrically connected to the n-type semiconductor;
The second device structure includes:
An n-type MOS transistor formed on the semiconductor substrate;
A third connection terminal for electrically connecting a drain and a source of the n-type MOS transistor;
A fourth terminal connected to the gate of the n-type MOS transistor,
The second terminals of the first and second variable capacitance elements are connected to each other, and the third terminals of the third and fourth variable capacitance elements are connected to each other. Item 2. The voltage controlled oscillator according to item 1. 前記第１のデバイス構造は、
前記半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
前記ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
前記ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
前記第２のデバイス構造は、
ｐ型半導体上に酸化膜を介して接触する導電体層と、
前記導電体層に電気的に接続した第３の端子と、
前記ｐ型半導体に電気的に接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第１の端子同士が接続され、前記第３および第４の可変容量素子の前記第４の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。The first device structure includes:
A p-type MOS transistor formed on the semiconductor substrate;
A first connection terminal for electrically connecting a drain and a source of the p-type MOS transistor;
A second terminal connected to the gate of the p-type MOS transistor,
The second device structure includes:
a conductor layer in contact with the p-type semiconductor via an oxide film;
A third terminal electrically connected to the conductor layer;
A fourth terminal electrically connected to the p-type semiconductor;
The first terminal of the first and second variable capacitance elements are connected to each other, and the fourth terminal of the third and fourth variable capacitance elements are connected to each other. Item 2. The voltage controlled oscillator according to item 1. 前記第１および第２の可変容量素子による容量変化量と、前記第３および第４の可変容量素子による容量変化量とが実質的に等しいことを特徴とする、請求項１〜６のいずれかに記載の電圧制御発振器。7. The capacitance change amount of the first and second variable capacitance elements is substantially equal to the capacitance change amount of the third and fourth variable capacitance elements. 2. The voltage controlled oscillator according to 1. さらに、前記可変容量回路は、前記第１および第２の可変容量素子による直列回路、または前記第３および第４の可変容量素子による直列回路の少なくとも一方の直列回路の両端に挿入されており、直流分を遮断する二つのコンデンサを含み、
前記二つのコンデンサが接続される前記直列回路の両端に所定の基準電位が入力されることを特徴とする、請求項７に記載の電圧制御発振器。Further, the variable capacitance circuit is inserted at both ends of at least one of a series circuit including the first and second variable capacitance elements or a series circuit including the third and fourth variable capacitance elements, Includes two capacitors that block DC components,
The voltage controlled oscillator according to claim 7, wherein a predetermined reference potential is input to both ends of the series circuit to which the two capacitors are connected. さらに、前記可変容量回路は、前記二つのコンデンサと前記半導体基板との間に挿入されている導電体層を含む、請求項８に記載の電圧制御発振器。9. The voltage controlled oscillator according to claim 8, wherein said variable capacitance circuit includes a conductor layer inserted between said two capacitors and said semiconductor substrate. さらに、前記可変容量回路は、
前記第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
前記第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第２のコンデンサと、
前記第１および第２の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第１の直列可変容量回路と、
各前記第１の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第３のコンデンサと、
前記第３および第４の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第２の直列可変容量回路と、
各前記第２の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第４のコンデンサとを備え、
前記第１および第２の可変容量素子による直列回路、各前記第１の直列可変容量回路、前記第３および第４の可変容量素子による直列回路、および各前記第２の直列可変容量回路の両端に所定の基準電位が入力され、
各前記第１の直列可変容量回路の中点に前記第１の制御端子が接続され、
各前記第２の直列可変容量回路の中点に前記第２の制御端子が接続され、
前記第１および第２の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の前記第１の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっており、
前記第３および第４の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の前記第２の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっていることを特徴とする、請求項１〜６のいずれかに記載の電圧制御発振器。Further, the variable capacitance circuit includes:
Two first capacitors that are inserted at both ends of a series circuit formed by the first and second variable capacitance elements and that cut off a DC component;
Two second capacitors that are inserted at both ends of the series circuit formed by the third and fourth variable capacitance elements and block DC components;
N (n is 1 or more) first series variable capacitance circuits having the same configuration as the series circuit formed by the first and second variable capacitance elements and connected in parallel with the series circuit;
Two third capacitors inserted at both ends of each of the first series variable capacitance circuits for blocking a DC component;
N (n is 1 or more) second series variable capacitance circuits having the same configuration as the series circuit including the third and fourth variable capacitance elements and connected in parallel with the series circuit;
And two fourth capacitors inserted at both ends of each of the second series variable capacitance circuits to cut off a DC component,
A series circuit including the first and second variable capacitance elements, the first series variable capacitance circuit, a series circuit including the third and fourth variable capacitance elements, and both ends of the second series variable capacitance circuit A predetermined reference potential is input to
The first control terminal is connected to a middle point of each of the first series variable capacitance circuits,
The second control terminal is connected to a midpoint of each of the second series variable capacitance circuits,
At least two reference potentials out of a reference potential input to both ends of a series circuit including the first and second variable capacitance elements and a reference potential input to both ends of the n first series variable capacitance circuits. Are different,
At least two reference potentials out of a reference potential input to both ends of a series circuit including the third and fourth variable capacitance elements and a reference potential input to both ends of the n second series variable capacitance circuits. The voltage controlled oscillator according to any one of claims 1 to 6, wherein is different from each other. 半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
前記第１および第２の制御端子間の電位差に応じて容量が変化し、前記誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
前記可変容量回路は、
一方の端子が前記誘導性回路の一方の端子および前記第１の制御端子に接続され、他方の端子が所定の基準電位を入力するための第１の基準電位端子に接続される第１の可変容量素子と、
一方の端子が前記第１の可変容量素子の他方の端子および前記第１の基準電位端子に接続され、他方の端子が前記誘導性回路の他方の端子および前記第１の制御端子に接続される第２の可変容量素子と、
前記第１および第２の可変容量素子による直列回路と並列に接続されており、前記第１および第２の可変容量素子と同一の二つの可変容量素子が直列に接続され、前記第１の制御端子がその両端に接続され、その接続点に第２の制御端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
前記第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
各前記第１の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第２のコンデンサと、
一方の端子が前記誘導性回路の一方の端子および前記第２の制御端子に接続され、他方の端子が前記所定の基準電位を入力するための第３の基準電位端子に接続される第３の可変容量素子と、
一方の端子が前記第３の可変容量素子の他方の端子および前記第３の基準電位端子に接続され、他方の端子が前記誘導性回路の他方の端子および前記第２の制御端子に接続される第４の可変容量素子と、
前記第３および第４の可変容量素子による直列回路と並列に接続されており、前記第３および第４の可変容量素子と同一の二つの可変容量素子が直列に接続され、前記第２の制御端子がその両端に接続され、その接続点に第４の基準電位端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
前記第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第３のコンデンサと、
各前記第２の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第４のコンデンサとを含み、
前記第１および第２の可変容量素子は、第１のデバイス構造を有しており、
前記第３および第４の可変容量素子は、前記第１のデバイス構造と異なる第２のデバイス構造を有しており、
前記第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
前記第１および第２のデバイス構造は、共に、前記半導体基板との間の寄生容量を前記基準電位端子側に発生させる構造であり、
前記第１および第２の基準電位端子に入力される基準電位が異なっており、
前記第３および第４の基準電位端子に入力される基準電位が異なっていることを特徴とする、電圧制御発振器。A voltage-controlled oscillator formed on a semiconductor substrate, wherein an oscillation frequency changes according to a potential difference between first and second control terminals to which a control voltage is externally applied,
An inductive circuit for generating electromagnetic induction,
A variable capacitance circuit whose capacitance changes in accordance with a potential difference between the first and second control terminals, and which is connected in parallel with the inductive circuit to form a parallel resonance circuit;
The variable capacitance circuit,
A first variable terminal having one terminal connected to one terminal of the inductive circuit and the first control terminal and the other terminal connected to a first reference potential terminal for inputting a predetermined reference potential; A capacitive element;
One terminal is connected to the other terminal of the first variable capacitance element and the first reference potential terminal, and the other terminal is connected to the other terminal of the inductive circuit and the first control terminal. A second variable capacitance element;
The first and second variable capacitance elements are connected in parallel with a series circuit of the first and second variable capacitance elements, and the same two variable capacitance elements as the first and second variable capacitance elements are connected in series; N (where n is 1 or more) first series variable capacitance circuits having terminals connected to both ends thereof and a connection point connected to a second control terminal;
Two first capacitors that are inserted at both ends of a series circuit formed by the first and second variable capacitance elements and that cut off a DC component;
Two second capacitors inserted at both ends of each of the first series variable capacitance circuits and blocking a DC component;
A third terminal having one terminal connected to one terminal of the inductive circuit and the second control terminal and the other terminal connected to a third reference potential terminal for inputting the predetermined reference potential; A variable capacitance element,
One terminal is connected to the other terminal of the third variable capacitance element and the third reference potential terminal, and the other terminal is connected to the other terminal of the inductive circuit and the second control terminal. A fourth variable capacitance element;
The second variable capacitance element is connected in parallel with a series circuit of the third and fourth variable capacitance elements, and the same two variable capacitance elements as the third and fourth variable capacitance elements are connected in series. N (where n is 1 or more) first series variable capacitance circuits whose terminals are connected to both ends thereof and whose connection point is connected to a fourth reference potential terminal;
Two third capacitors that are inserted at both ends of the series circuit formed by the third and fourth variable capacitance elements and block DC components;
And two fourth capacitors inserted at both ends of each of the second series variable capacitance circuits and blocking a DC component,
The first and second variable capacitance elements have a first device structure,
The third and fourth variable capacitance elements have a second device structure different from the first device structure,
The first and second device structures have opposite capacitance change characteristics with respect to a control voltage,
The first and second device structures are both structures that generate a parasitic capacitance between the first and second device structures on the reference potential terminal side,
The reference potentials input to the first and second reference potential terminals are different;
A voltage controlled oscillator, wherein reference potentials inputted to the third and fourth reference potential terminals are different. 前記第１および第２のデバイス構造は、請求項２〜請求項６のいずれかに記載の第１および第２のデバイス構造であることを特徴とする、請求項１１に記載の電圧制御発振器。The voltage controlled oscillator according to claim 11, wherein the first and second device structures are the first and second device structures according to any one of claims 2 to 6. 送信回路、受信回路、およびアンテナを備える通信機器であって、前記送信回路および／または受信回路は、請求項１から１１のいずれかに記載の電圧制御発振器を有することを特徴とする、通信機器。A communication device comprising a transmission circuit, a reception circuit, and an antenna, wherein the transmission circuit and / or the reception circuit includes the voltage-controlled oscillator according to any one of claims 1 to 11. .
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007195137A (en) * 2005-12-20 2007-08-02 Hioki Ee Corp Variable-capacitance circuit, voltage measuring device, and power measuring device
EP2034609A2 (en) 2007-09-10 2009-03-11 Hitachi Ltd. Oscillator and communication system using the same
KR100937435B1 (en) * 2007-10-05 2010-01-19 한국전자통신연구원 The differential varactor using gated varactor
US8106719B2 (en) 2007-01-23 2012-01-31 Nec Corporation Voltage-controlled oscillator, phase-locked loop circuit and clock data recovery circuit
JP2012064915A (en) * 2009-12-18 2012-03-29 Nippon Dempa Kogyo Co Ltd Voltage-controlled variable capacitor and voltage-controlled oscillator
US8351867B2 (en) 2009-03-31 2013-01-08 Hitachi, Ltd. Oscillator, frequency generating circuit and wireless communication system using the oscillator
JP2014509149A (en) * 2011-03-03 2014-04-10 クゥアルコム・インコーポレイテッド Coarse tuning bank switch and temperature compensation circuit in low phase noise VCO

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007195137A (en) * 2005-12-20 2007-08-02 Hioki Ee Corp Variable-capacitance circuit, voltage measuring device, and power measuring device
US8106719B2 (en) 2007-01-23 2012-01-31 Nec Corporation Voltage-controlled oscillator, phase-locked loop circuit and clock data recovery circuit
EP2034609A2 (en) 2007-09-10 2009-03-11 Hitachi Ltd. Oscillator and communication system using the same
US8018292B2 (en) 2007-09-10 2011-09-13 Hitachi, Ltd. Oscillator and communication system using the same
KR100937435B1 (en) * 2007-10-05 2010-01-19 한국전자통신연구원 The differential varactor using gated varactor
US8351867B2 (en) 2009-03-31 2013-01-08 Hitachi, Ltd. Oscillator, frequency generating circuit and wireless communication system using the oscillator
JP2012064915A (en) * 2009-12-18 2012-03-29 Nippon Dempa Kogyo Co Ltd Voltage-controlled variable capacitor and voltage-controlled oscillator
US8854791B2 (en) 2009-12-18 2014-10-07 Nihon Dempa Kogyo Co., Ltd. Voltage controlled variable capacitor and voltage controlled oscillator
JP2014509149A (en) * 2011-03-03 2014-04-10 クゥアルコム・インコーポレイテッド Coarse tuning bank switch and temperature compensation circuit in low phase noise VCO

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