JPH11259545A

JPH11259545A - 半導体集積回路の動作合成方法及びその処理システム

Info

Publication number: JPH11259545A
Application number: JP10059565A
Authority: JP
Inventors: Kenichi Yasukura; 顕一安藏
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-11
Filing date: 1998-03-11
Publication date: 1999-09-24

Abstract

(57)【要約】【課題】テスト容易性の低い論理ブロックを含む半導体
集積回路について、設計上の制約条件を満たしつつ、テ
ストを容易化する動作合成方法を提供する。【解決手段】動作記述からレジスタトランスファ記述を
生成する半導体集積回路の動作合成において、スケジュ
ーリング及びスキャン化するレジスタの候補の抽出まで
終わった段階で、テスト容易性を向上させるようにレジ
スタの移動を行い、これに伴うレジスタとリソース割り
付けの再実行を行うことにより、高いテスト容易性を持
つ半導体集積回路を得る。前記動作合成方法を用いて、
面積や性能等の他の設計上の制約条件を満たす範囲内で
最適化処理を行う動作合成システムを提供する。また、
スケジューリング及びレジスタとリソース割り付けまで
終わった段階でレジスタの移動を行うことによりテスト
容易性を向上する処理方法とシステムを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の動
作合成方法に係り、特に半導体集積回路の動作レベル記
述からレジスタトランスフアレベル記述を生成する動作
合成において、前記動作合成後の論理回路部分のテスト
容易性を向上させる方法と、これを用いた動作合成シス
テムに関するものである。

【０００２】

【従来の技術】従来、半導体集積回路の自動設計には、
抽象度の高い設計記述から段階的に抽象度の低い設計記
述を自動合成処理により生成して行くトップダウン設計
が実現されてきた。一般に半導体集積回路の設計は、抽
象度は高いレベルから段階的にシステム仕様レベル、動
作レベル、レジスタトランスファレベル（以下ＲＴＬ;R
egister Transfer Level と略称する）、論理レベルか
ら、さらに具体性の高いレベルにまで分類される。

【０００３】このうち動作レベルからＲＴＬへのＣＡＤ
システム(Computer Aided Design system)による自動変
換を動作合成、ＲＴＬから論理レベルへのＣＡＤシステ
ムによる自動変換を論理合成と呼ぶ。ここでＲＴＬ記述
とは、組み合わせ回路とレジスタ等からなる論理回路に
おいて、データの流れを手続き的に記述した設計記述の
ことである。

【０００４】一方、大規模でかつ論理構成が複雑な半導
体集積回路のテストの困難性を解決する方法として、設
計段階からテストの容易化を考慮するテスト容易化設計
が必要とされており、このうち構造的な設計方法として
スキャン設計が一般に用いられている。

【０００５】ここでスキャン設計とは、集積回路内の記
憶素子（ラッチ及びフリップ・フロップ）等の一部ある
いは全部を、スキャン動作可能な特殊な機能を有する素
子に置き換え、それらをシリアル等に接続することによ
り、外部から制御・観測することが困難な順序回路を含
む論理回路部分へのデータの設定や、データの観測を外
部から行うことを可能にするものである。

【０００６】スキャン設計のうち、回路内の全ての記憶
素子をスキャン可能な素子に置き換えるフルスキャン設
計は、回路変更の自動化が容易であると共に、製品検査
用の高品質なテストパターンを自動的に生成することが
できるので、特に設計期間の短い製品に対して多く取り
入れられている。

【０００７】しかし、一般にスキャン可能とされた素子
は、もとの記憶素子に比べて専有面積が大きく伝搬遅延
時間も大きい。このため全ての記憶素子をスキャン可能
な素子に置き換えることにより、チップサイズや性能の
面で設計上の制約条件が満たせなくなることがある。

【０００８】このような場合には、記憶素子の一部のみ
をスキャン可能な素子に置き換えるパーシャルスキャン
設計が必要となる。素子の置き換えに際して、回路の専
有面積がチップサイズの制約を超えない範囲で置き換え
比率を決定したり、回路の性能に影響を与える部分は置
き換えないというような選択をする必要がある。

【０００９】しかし一方、最終的に高品質なテストパタ
ーンを得るためには、置き換えの場所を効果的に選択し
て、回路のテスト容易性を高めることが必要である。こ
れらの要因を全て考慮して置き換える素子を決めるため
には、試行錯誤的な作業が必要となり、多大な設計労力
を必要とする。また、与えられた設計上の制約の範囲内
では、所望のテスト容易性を達成できないという場合も
起こり得る。

【００１０】パーシャルスキャン設計における置き換え
箇所の選択作業は、通常論理レベルにおいて行われる。
回路内で記憶素子の位置を移動させ、論理回路のテスト
容易性を部分的に向上させることにより、回路全体とし
て高いテスト容易性を達成する特願平９−１７６０２７
に記載した方法が存在する。しかし論理レベルでは、回
路を変更できる範囲が限られ、テスト容易性の大幅な向
上は見込めない。

【００１１】論理合成より上位に位置する動作合成で
は、設計の動作記述からスケジューリングやレジスタ・
リソースの割り付け等を行って、設計のレベルをＲＴＬ
にまで変換する。このとき、それぞれの処理は最終的な
テスト容易性に影響を及ぼすことから、テスト容易性を
考慮した動作合成について幾つかの方法が提案されてい
る。以下、ＲＴＬ記述におけるテスト容易性を考慮した
動作合成方法の例として、レジスタ割り付け時にテスト
容易性を考慮する特願平９−３２１３５０に記載した動
作合成方法について説明する。

【００１２】設計の動作記述から得られるデータフロー
グラフを図１２に示す。入力はａ、ｂ、出力はｃ、ｄで
ある。データフローグラフの各ノード１２１〜１２５は
演算処理を表しており、１２１は単項演算Ｗ、１２４は
２項演算Ｙ、１２２、１２３、１２５は単項演算Ｘを表
す。ここで単項演算とは、１つの入力に対して行われる
演算、２項演算とは２つの入力に対して行われる演算を
いう。

【００１３】図１３はこの設計に対して、スケジューリ
ング及びリソース共有化処理を行った後の状態を示して
いる。ここで図１３の１３１〜１３５は、それぞれ図１
２の１２１〜１２５に対応している。

【００１４】図１３において、演算１３１は実行サイク
ルＴ₂ に、演算１３２と演算１３４は実行サイクルＴ₃
に、演算１３３と演算１３５は実行サイクルＴ₄ にそれ
ぞれ実行される。また破線の枠１３６で囲まれた演算１
３２と演算１３３はリソースを共有していることを示
し、最終的には演算Ｘを実行する１つのハードウエアで
実装される。なお横線は、実行サイクルＴ₁ 〜Ｔ₄ にお
いて、実行サイクルの境界を示す線である。（以下図１
４、図１７において同じ）。

【００１５】図１４は、その後レジスタの割り付けと共
有化を行った後の状態の１つを示している。ここで図１
４の１４１〜１４５は、それぞれ図１３の１３１〜１３
５に対応している。

【００１６】図１４において、データを保持するためレ
ジスタＲ₁ １４６〜１４９、及びレジスタＲ₂ １４１０
〜１４１２が割り付けられている。このうち１４６〜１
４９はーつのハードウエアＲ₁ で実装され、１４１０〜
１４１２もまた１つのハードウエアＲ₂ によって実装さ
れることを示している。動作合成ではこれらの処理過程
を経てＲＴＬ記述が生成される。

【００１７】図１２に示す動作記述より、以上の処理過
程を経て得られたＲＴＬ記述のブロック図を図１５に示
す。図１５におけるレジスタＲ₁ １５５、Ｒ₂ １５６
は、それぞれ図１４におけるレジスタＲ₁ １４６〜１４
９、Ｒ₂ １４１０〜１４１２に対応する。またＭＵＸ₁
１５７、ＭＵＸ₂ １５８は切り替え回路として動作する
マルチプレクサ(multiplexer) である。各演算Ｘ、Ｙ、
Ｗはそれぞれ演算ブロック１５１〜１５４として実現さ
れる。

【００１８】このうち、例えば演算ブロックＸ１５２
は、ＭＵＸ₁ １５７とレジスタＲ₁ １５５を経て演算ブ
ロックＸ１５２にデータが入力され、その出力が、ＭＵ
Ｘ₁ １５７とレジスタＲ₁ １５５を介して再び演算ブロ
ックＸ１５２に入力されて演算Ｘが行われるので、図１
４におけるレジスタＲ₁ １４８、１４９を共有したもの
となっている。同様にして図１４と図１５は等価である
ことを確かめることができる。

【００１９】このＲＴＬ記述が生成された時点で、レジ
スタＲ₁ １５５、レジスタＲ₂ １５６と各演算ブロック
Ｘ１５２、１５４、Ｙ１５３、Ｗ１５１の入出力の対応
関係が決定される。

【００２０】以上説明した動作レベルからＲＴＬ記述へ
の動作合成では、テスト容易性について特に考慮されて
いないため、結果としてテスト容易性の非常に低い設計
が得られる可能性がある。

【００２１】例えば図１４において、異なる実行サイク
ルで異なるレジスタＲ₁ １４７、Ｒ₂ １４１１に割り当
てられる演算Ｗ１４１の出力信号と演算Ｙ１４４の出力
信号との観測性がそれぞれ非常に低いとする。このと
き、図１５に示すＲＴＬ記述のブロック図全体として充
分なテスト容易性を得ようと思えば、図１６の対応する
レジスタＲ₁ １６５およびＲ₂ １６６は、図１６に示す
ように双方共スキャン化しなければならない。なお、図
１６における１６１〜１６８は、それぞれ図１５の１５
１〜１５８に対応している。

【００２２】すなわち、図１６の矢印に示すように、図
１６の対応するレジスタＲ₁ １６５とＲ₂ １６６とをそ
れぞれスキャン可能なレジスタに置き換えて直列に接続
し、演算ブロックＷ１６１の出力と演算ブロックＹ１６
３の出力とがそれぞれ記憶される前記スキャンレジスタ
Ｒ₁ １６５、Ｒ₂ １６６の記憶状態が、スキャン入力信
号ｓｉをＲ₁ １６５に入力することにより、スキャン出
力信号ｓｏとして外部に出力されるようにしなければな
らない。

【００２３】テスト容易性を考慮した設計では、レジス
タ間の演算処理を行う演算ブロックの入出力部の制御性
及び観測性をあらかじめ計測し、制御性及び観測性の低
い部分に対応するレジスタをスキャン素子への置き換え
候補とする。そしてレジスタ割り付けあるいはリソース
割り付けの際に、スキャン化候補のレジスタ同士が同じ
レジスタに割り付けられ、結果的にスキャン化する必要
のあるレジスタの数が少なくなるようにする。

【００２４】図１７では観測性の低い演算Ｗ１７１の出
力と演算Ｙ１７４の出力とに同じレジスタＲ₁ １７７及
び１７１１を割り当てている。このように動作合成され
たＲＴＬ記述のブロック図を図１８に示す。図１８の１
８１〜１８８は、それぞれ図１５の１５１〜１５８に対
応する。また次に示すように、図１８における演算ブロ
ックＸ１８２は、図１７における演算Ｘ１７２及び１７
５に対応する。

【００２５】すなわち図１８において、ＭＵＸ₁ １８７
とレジスタＲ₁ １８５を経て演算ブロックＸ１８２と演
算ブロックＹ１８３に演算ブロックＷ１８１の出力であ
るａ系列のデータが入力され、また演算ブロックＹ１８
３にはＭＵＸ₂ １８８とレジスタＲ₂ １８６を経てｂ系
列のデータが同時に入力され、演算ブロックＹ（１８
３）の出力が、ＭＵＸ₁ １８７とレジスタＲ₁ １８５を
介して再び演算ブロックＸ１８２に入力されるので、図
１７におけるレジスタＲ₁ １７７、１７１１を共有した
ものとなっている。

【００２６】これよりスキャン可能な素子に置き換えら
れる候補は、観測性の低い演算ブロックＷ１８１及び演
算ブロックＹ１８３の出力がそれぞれ入力する図１９の
レジスタＲ₁ １９５だけでよいことになる。なお図１９
において、１９１〜１９８は図１８の１８１〜１８８に
対応する。すなわち図１９に示すように、テスト容易性
を考慮せずに動作合成を行った結果生成された図１６の
回路に比ベて、スキャンレジスタＲ₁ １９５のみで同等
のテスト容易性を有する回路を実現することができる。

【００２７】しかしこの方法では、スケジューリング後
のデータフローグラフを対象としており、レジスタ間の
テスト容易性、すなわち１つの実行サイクルの中で演算
処理を行う論理ブロックのテスト容易性が、論理合成を
通じて同じであるという問題がある。このため、この方
法にはスキャン化によっても解決できないような低いテ
スト容易性を持つ論理ブロックが１つの実行サイクル中
に含まれる場合に、目標とするテスト容易性が得られな
いという限界がある。

【００２８】

【発明が解決しようとする課題】上記したように従来の
半導体集積回路の動作合成方法には、スキャン化によっ
ても解決できないような低いテスト容易性を持つ論理ブ
ロックが含まれる場合に、目標とするテスト容易性が得
られないという問題があった。

【００２９】本発明は上記の問題点を解決すべくなされ
たもので、スキャン化によっても解決しない低いテスト
容易性をもつ論理ブロックを含む半導体集積回路におい
て、その動作記述からＲＴＬ記述を生成する動作合成を
行うに際して、所望のテスト容易性を得ることができる
処理方法と処理システムを提供することを目的とする。

【００３０】

【課題を解決するための手段】本発明の半導体集積回路
の動作合成方法は、動作レベル記述からレジスタトラン
スファレベル記述を生成する半導体集積回路の動作合成
方法において、スケジューリング後のレジスタトランス
ファレベル記述に対するテスト容易性の解析結果を用い
て、データフローグラフ上で演算処理を実行サイクルを
越えて移動させることにより、前記演算処理を実行サイ
クルを越えて移動させない場合に比べて、設計する論理
回路部分の制御性及び観測性を向上させることを特徴と
する。

【００３１】本発明の半導体集積回路の動作合成システ
ムは、スケジューリング後のレジスタトランスファレベ
ルの設計記述と、この設計記述から設計データベースを
構築する設計データベース構築部と、設計データを格納
する設計データベースと、この設計データベースに格納
された設計データを参照し、設計制約に違反するか否か
を判定する設計制約判定部と、前記設計データを参照
し、演算処理のテスト容易性を計算するテスト容易性計
算部と、このテスト容易性計算部で計算されたテスト容
易性情報と、このテスト容易性情報と前記設計データベ
ースに格納された設計データとを参照し、実行サイクル
を越えて演算処理を移動することによりテスト容易性が
向上することを判定し、演算処理を移動候補演算処理と
して抽出する移動候補演算処理抽出部と、前記設計制約
判定部が設計制約に違反しないと判定するように、移動
候補演算処理を移動させ、かつ、設計データベースに格
納された設計データを書き換える演算処理移動手段とを
備えることを特徴とする。

【００３２】また、本発明の半導体集積回路の動作合成
方法は、動作レベル記述からレジスタトランスファレベ
ル記述を生成する半導体集積回路の動作合成方法におい
て、スケジューリング及びレジスタとリソース割り付け
後のレジスタトランスファレベル記述に対するテスト容
易性の解析結果を用いて、データフローグラフ上で演算
処理を実行サイクルを越えて移動させることにより、演
算処理を実行サイクルを越えて移動させない場合に比べ
て、設計する論理回路部分のテスト容易性を向上させる
ことを特徴とする。

【００３３】また、本発明の半導体集積回路の動作合成
システムは、スケジューリング及びレジスタとリソース
割り付け後のレジスタトランスファレベルの設計記述を
前記請求項２記載の動作合成システムの入力として用い
ることを特徴とする。

【００３４】本発明の半導体集積回路の論理合成方法
は、動作合成により得られたレジスタトランスファレベ
ルの記述から、さらに論理合成を行うことにより論理レ
ベル記述を生成する半導体集積回路の論理合成方法にお
いて、論理レベル記述に対するテスト容易性の解析結果
を用いて、データフローグラフ上で演算処理を実行サイ
クルを越えて移動させることにより、演算処理を実行サ
イクルを越えて移動させない場合に比べて、設計する論
理回路部分の制御性及び観測性を向上させることを特徴
とする。

【００３５】また、本発明の半導体集積回路の論理合成
システムは、レジスタトランスファレベルの設計記述
と、このレジスタトランスファレベルの設計記述から設
計データベースを構築する設計データベース構築部と、
設計データを格納する設計データベースと、前記レジス
タトランスファレベルの設計記述から構築された設計デ
ータベースを用いて論理回路を構成する論理合成部と、
論理回路の構成を記述した回路データを格納する論理合
成後の設計データベースと、この論理合成後の設計デー
タベースに格納された回路データを参照し、設計制約に
違反するか否かを判定する設計制約判定部と、論理合成
後の設計データベースに格納された前記回路データを参
照し、前記論理回路を構成する論理ブロックのテスト容
易性を計算するテスト容易性計算部と、このテスト容易
性計算部で計算されたテスト容易性情報と、論理合成後
の設計データベースに格納された回路データとを参照
し、実行サイクルを越えて論理ブロックを移動すること
によりテスト容易性が向上することを判定し、前記論理
ブロックを移動候補論理ブロックとして抽出する移動候
補論理ブロック抽出部と、設計制約判定部が設計制約に
違反しないと判定するように、移動候補論理ブロック抽
出部により抽出された動作レベルの設計記述段階の論理
ブロックを移動させ、かつ、レジスタトランスファレベ
ルの設計記述から構築された設計データベースの設計デ
ータを書き換える論理ブロック移動手段とを備えること
を特徴とする。

【００３６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図５に基づき、本
発明の第１の実施の形態に係る半導体集積回路の動作合
成方法及び動作合成処理システムについて説明する。図
１にスケジューリング及びスキャン置き換え候補信号抽
出後のデータフローグラフの一部を示す。ここではレジ
スタ及びリソースの割り付けはまだ行われていない。１
１〜１５は一群の演算処理を行う論理ブロックである。
横線は実行サイクルの境界をなす信号を保持する境界線
を示している。（以下図２、図３、図６〜図８において
同じ）。

【００３７】１６〜１９は、スキャン置き換え候補とな
る論理ブロックの入出力信号である。またリソースの割
り付けとはライブラリ化された回路要素を共有化して設
計対象に配分することをいう。

【００３８】ここで論理ブロック１４の出力の観測性が
非常に低い場合、テスト容易性に影響を及ぼす信号１
６、１７、１９のスキャン置き換え優先度は高くなる。
しかし１２、１３、１４を含む論理ブロックの組合せ論
理回路としてのテスト容易性が非常に低い場合、これら
の信号に対応するレジスタを全てスキャン素子に置き換
えても、回路全体として充分なテスト容易性を得ること
は難しい。このような場合に、当該信号の前後の論理ブ
ロックのスケジューリングを局所的に修正することによ
り、テスト容易性が改善されることがある。

【００３９】例えば図１における論理ブロック１２を一
つ前の実行サイクルに移動すれば、図２の論理ブロック
２２に示すようになる。ここで図２の２１〜２９は、そ
れぞれ図１の１１〜１９に対応する。このとき、図２の
信号２６から信号２９までの論理的な深さが、図１の信
号１６から信号１９までの論理的な深さに比べて小さく
なり、テスト容易性の改善が見込まれる。

【００４０】しかし、図２の論理ブロック２１、２２の
部分の論理的な深さは、図１の論理ブロック１１のみの
場合に比べて大きくなるため、テスト容易性を低下させ
る可能性がある。このことから、実際には回路全体とし
てテスト容易性が改善されるように、スケジューリング
修正を行う論理回路部分を選択しなければならない。

【００４１】また、図２の状態でもまだ信号２６から信
号２９までの部分のテスト容易性が低い場合には、さら
に論理ブロック２３をーつ前の実行サイクルに移動しな
ければならない。この処理を行った後のデータフローグ
ラフは、図３の論理ブロック３３のように変化する。こ
こで図３の３１〜３５及び３９、３１０はそれぞれ図２
の２１〜２５及び２８、２９に対応する。

【００４２】図２のデータフローグラフでは、論理ブロ
ック２２から２３への信号は他の論理ブロック２５にも
分岐しているため、修正前に図２の実行サイクルの境界
において２６、２７の２個であった信号の数は、修正後
は図３の信号３６、３７、３８に示すように、実行サイ
クルの境界における信号の数が図２に比べて１つ増加す
ることになる。

【００４３】最終的にはこれらの信号は、それぞれレジ
スタに割り付けられるが、各信号のライフサイクルの状
態によっては最終的にレジスタの数が増加し、回路の専
有面積が増大することになる。逆に図３の状態から、信
号３７の入力側の論理ブロック３１〜３３のテスト容易
性を考慮して図２の状態に修正したとすれば、レジスタ
数が少なくなる可能性がある。

【００４４】このように、修正に際しては最終的な回路
の占有面積が設計上の制約を超えないことを考慮しなけ
ればならない。なお信号のライフサイクルの状態とは、
実行サイクルの進行と共に発生し、消滅に至る信号の残
存状態をいう。

【００４５】図４は、本発明のテスト容易性を改善する
ための動作合成システムの構成を示す図である。スケジ
ューリング後のレジスタトランスファレベルの設計記述
４１を入力し、設計記述４１から設計データベース構築
部４２を経て設計データベース４３を構築する。設計制
約判定部４４は、設計データベース４３を参照して、設
計が動作速度や回路規模、専有面積等の設計制約に違反
するか否かを判定する。

【００４６】テスト容易性計算部４５は、設計データベ
ース４３を参照して、演算処理を行う論理ブロックのテ
スト容易性を計算する。計算結果はテスト容易性情報４
６に格納される。

【００４７】次に演算処理を行う論理ブロックを実行サ
イクルを越えて移動することにより設計する論理回路部
分のテスト容易性の向上を評価する過程に移る。すなわ
ち、テスト容易性計算部４５で計算されたテスト容易性
情報４６と、設計データベース４３を参照して、実行サ
イクルを越えて移動することによりテスト容易性が向上
する演算処理（論理ブロック）を移動候補演算処理抽出
部４７で抽出し、演算処理移動手段４８を用いて移動候
補演算処理を移動する。

【００４８】但し、実際に移動するか否かは、設計制約
判定部４４を用いて設計制約違反が起こらないことを判
定した上で決定される。移動候補演算処理抽出部４７は
移動候補として抽出した演算処理とその移動箇所に関す
る情報を演算処理移動手段４８に伝え、演算処理移動手
段４８は与えられた情報に基づいて、データベース４３
を書き換える。

【００４９】このようにして修正された新たな設計記述
は、設計記述作成部４９で作成され、最終的に設計記述
４１０として出力される。次に、上記動作合成処理シス
テムを用いて、設計のテスト容易化を図る動作合成処理
フローの１例を図５に示す。Ｓ５１処理開始に引き続
き、Ｓ５２でまず設計のテスト容易性を図４のテスト容
易性計算部４５を用いて計算し、Ｓ５３でテス卜容易性
の低い信号を図４の移動候補演算処理抽出部４７を用い
て抽出する。Ｓ５４でテスト容易性の低い信号がまだ存
在するか否かを判断し、ＮＯ（存在しない）であれば処
理をＳ５１３で終了し、Ｓ５２で計算された設計のテス
ト容易性が確定する。ＹＥＳ（存在する）であれば、Ｓ
５５でテスト容易性の低い信号をさらに選択する。

【００５０】ここで信号とは、演算処理を行う論理ブロ
ックの入出力信号であり、実行サイクルの境界上の信号
はレジスタに記憶される。信号にはレジスタに対応しな
い外部信号も含まれる。Ｓ５６でテスト容易性に影響す
るレジスタを抽出する。ここでテスト容易性に影響する
レジスタとは、制御性の低い信号の場合には、着目する
演算処理の入力側のレジスタのことであり、観測性の低
い信号の場合には、着目する演算処理の出力側のレジス
タのことである。なお演算処理のテスト容易性を向上さ
せることは、演算処理を行う論理ブロックの入力信号の
制御性と、出力信号の観測性を向上させることである。

【００５１】図４の動作合成処理システムの説明では、
演算処理（論理ブロック）を実行サイクルを越えて移動
することにより設計のテスト容易性を向上させることを
のべたが、上記したように、演算処理の移動は実行サイ
クルの境界をなす信号（レジスタ）の移動と等価であ
り、また演算処理のテスト容易性は信号の制御性と観測
性で計測されるため、以下の処理フローでは信号（レジ
スタ）の移動に着目して処理手順の詳細を説明する。

【００５２】前述の通り、信号はそれぞれラッチやフリ
ップ・フロップ等からなるレジスタに記憶される。Ｓ５
６におけるテスト容易性に影響するレジスタの抽出は移
動候補信号の抽出と等価であるため、図４の移動候補演
算処理抽出部（４７）を用いてテスト容易性に影響する
レジスタの抽出を行うことができる。

【００５３】Ｓ５７において移動候補となるレジスタが
存在するか否かを判断する。ＮＯであればＳ５４の入力
に戻ってＳ５４以下の処理を繰り返す。ＹＥＳであれば
Ｓ５８で移動候補となるレジスタを選択し、Ｓ５９にお
いて選択されたレジスタの移動でテスト容易性が向上す
るか否かを判断する。ＮＯであればＳ５７以下の処理を
繰り返す。ＹＥＳであればＳ５１０でレジスタの移動に
よりレジスタ数が増加するか否かを判断する。

【００５４】Ｓ５１０の判断がＮＯであれば図４の演算
処理移動手段４８を用いてレジスタを移動し、Ｓ５２の
入力に戻って再度設計のテスト容易性を計算し、Ｓ５１
３終了に至るまで以下の処理を繰り返す。

【００５５】Ｓ５１０の判断がＹＥＳであって移動によ
りレジスタ数が増加する場合には、Ｓ５１１でレジスタ
の移動で設計制約に違反するか否かを図４の設計制約判
定部４４を用いて判断する。ＮＯ（違反せず）であれ
ば、Ｓ５１２でレジスタを移動し、Ｓ５２の入力に戻っ
て再度設計のテスト容易性を計算し、Ｓ５１３終了に至
るまで以下の処理を繰り返す。ＹＥＳ（違反する）であ
れば前記レジスタを移動することなくＳ５７の入力にも
どって以下の処理を繰り返す。

【００５６】このようにして、テスト容易性に影響する
レジスタを移動することにより回路の設計制約に違反せ
ずにテスト容易性を改善できれば、レジスタを移動して
設計データを修正する。移動後はＳ５２でテスト容易性
を計算し直し、上記の処理を繰り返すことにより設計デ
ータのテスト容易性を改善することができる。

【００５７】次に図６乃至図９に基づき本発明の第２の
実施の形態の半導体集積回路の動作合成処理方法及び処
理システムについて説明する。図６には図１のデータフ
ローグラフに対してレジスタおよびリソースの割付を行
った後の状態が示されている。信号６６、６９にはレジ
スタＲ₁ が、信号６７、６８にはレジスタＲ₂ が割り付
けられている。またレジスタＲ₁ 、Ｒ₂ はそれぞれスキ
ャン素子への置き換え候補であるとする。

【００５８】なお、横線は実行サイクルの境界線を示し
ている（以下図７、図８において同じ）。信号６６と６
９及び信号６７と６８は、それぞれ異なる実行サイクル
上にあるため、レジスタＲ₁ 、Ｒ₂ を時分割的に共通に
使用することができる。以下レジスタに記憶された信号
をレジスタ信号と呼ぶことにする。

【００５９】ここで図６の６１〜６９は、図７の７１〜
７９に対応する。前記第１の実施の形態と同様に、論理
ブロック６２を実行サイクルを越えて前段に移動するこ
とにより、図７の７２に示すようなデータフローグラフ
に変化したとする。論理ブロック６２の前段への移動
は、論理ブロック６２の入力側のレジスタ信号６６を、
対応する論理ブロック７２の出力側のレジスタ信号７６
への位置に移動したことと等価であるから、レジスタ信
号の移動に着目して説明を進める。

【００６０】この移動に伴い、図７のレジスタ信号７６
からレジスタ信号７９までの経路上における信号のテス
ト容易性が変化する。例えばレジスタ信号７９のテスト
容易性が改善されれば、スキャン素子への置き換えの優
先度が下がる。このためレジスタ信号７８の優先度のほ
うが高くなるが、このときレジスタ信号７７の優先度が
もともと高くなければ、レジスタ信号７８と７９のレジ
スタの割付を交換することにより、レジスタＲ₂ をスキ
ャン素子に割り付けなくてもよくなる可能性も生じる。

【００６１】図７からテスト容易性をさらに改善するた
め、論理ブロック７３を前段に移動すれば、図８のデー
タフローグラフが得られる。図８の８１〜８５及び８
９、８１０はそれぞれ図７の７１〜７５、７８、７９に
対応する。図７において論理ブロック７２から７３に信
号を受け渡すレジスタ信号７６には、他の論理ブロック
７５にも信号の受け渡す分岐があるため、図８に示すよ
うに、実行サイクルを横切る信号の数が１つ増加する。
すなわち、図７のレジスタ信号７６が図８のレジスタ信
号８６、８７に変化する。

【００６２】これら２つの信号はそれぞれレジスタに割
り付けなければならないが、図７においてもともと信号
７６に割り付けられていたレジスタはＲ₁ のみであるか
ら、図８においてこのレジスタＲ₁ に割り付けることが
できるのは２つの信号８６と８７のうちの１つである。

【００６３】このサイクルで割り付け可能なレジスタが
まだ残っていれば、これに他方の信号を割り付ければレ
ジスタ数が増えることはない。しかし、割り付け可能な
レジスタが残っていない場合には、新たにレジスタを追
加しなければならない。このようなレジスタの追加によ
り設計制約を超えることになれば、信号の移動を行うこ
とはできない。また、設計制約を超えずにレジスタを追
加できる場合には、レジスタとリソースの割り付けが最
適になるように再割付の処理を行うことが必要となる。

【００６４】第２の実施の形態の動作合成処理を行う処
理システムの構成は、図４の処理システムをそのまま用
いることができる。相違点は第２の実施の形態におい
て、設計記述は第１の実施の形態と異なり、スケジュー
リング及びレジスタとリソース割り付け後の設計記述で
あることのみであるから、処理システムの構成要素とし
ては図４と同一のものを用いることができる。

【００６５】図９は第２の実施の形態における処理フロ
ーの１例を示す図である。Ｓ９１開始に引き続きＳ９２
で設計のテスト容易性を計算し、Ｓ９３でテス卜容易性
の低い信号を移動の候補として抽出する。Ｓ９４でテス
ト容易性の低い信号がまだ存在するか否かを判断し、Ｎ
ＯであればＳ９１６で処理を終了してＳ９２で計算した
設計のテスト容易性が確定する。ＹＥＳであればＳ９５
でテスト容易性の低い信号をさらに選択する。

【００６６】Ｓ９６において、テスト容易性に影響する
信号がレジスタ中に記憶されたレジスタ信号を抽出し、
Ｓ９７で移動候補となるレジスタ信号が存在するか否か
を判断する。ＮＯであればＳ９４の入力に戻ってＳ９４
以下の処理を繰り返す。ＹＥＳであればＳ９８で移動候
補となるレジスタ信号を選択し、Ｓ９９で選択されたレ
ジスタ信号の移動でテスト容易性が向上するか否かを判
断する。ＮＯであればＳ９７以下の処理を繰り返す。Ｙ
ＥＳであればＳ９１０でレジスタ信号の移動でレジスタ
信号数が増加するか否かを判断する。

【００６７】Ｓ９１０の判断がＮＯであれば、Ｓ９１２
でレジスタを移動し、Ｓ９１５でレジスタを再割付し、
Ｓ９２の入力に戻って再度設計のテスト容易性を計算
し、Ｓ９１６終了に至るまで以下の処理を繰り返す。Ｓ
９１０の判断がＹＥＳであって移動によりレジスタ数が
増加する場合には、Ｓ９１１において増加したレジスタ
信号を既存のレジスタに割り付け可能か否かを判断す
る。

【００６８】Ｓ９１１の判断がＹＥＳであれば、Ｓ９１
２でレジスタを移動し、Ｓ９１５でレジスタを再割付
し、Ｓ９２の入力に戻って再度設計のテスト容易性を計
算し、Ｓ９１６終了に至るまで以下の処理を繰り返す。
ＮＯであればＳ９１３でレジスタの増加により設計制約
に違反するか否かを判断する。

【００６９】この判断がＮＯ（違反しない）であればＳ
９１４でレジスタを移動し、さらにＳ９１５で再割付を
行って、Ｓ９２の入力に戻り再度設計のテスト容易性を
計算し、Ｓ９１６終了に至るまで以下の処理を繰り返
す。この判断がＹＥＳ（違反する）であればレジスタを
移動することなくＳ９７の入力にもどって以下の処理を
繰り返す。

【００７０】このように第２の実施の形態の処理フロー
では、信号を記憶するレジスタを移動してテスト容易性
を改善する際、信号数が増えないか、又は信号数が増加
しても割り付けるレジスタ数が増えない場合にはＳ９１
２でレジスタを移動して設計データを修正し、信号の移
動により割り付けるレジスタの数が増える場合にはＳ９
１３、Ｓ９１４でレジスタ数の増加によって設計制約を
超えないことを判定した上で移動を行い、Ｓ９１５にお
いて移動後に設計全体のレジスタおよびリソースの再割
付を実行する。移動後はＳ９２でテスト容易性を計算し
直し、以下の処理を繰り返すことにより設計する論理回
路部分のテスト容易性を改善する。

【００７１】次に図１０に基づき本発明の第３の実施の
形態について説明する。第１、第２の実施の形態で説明
したＲＴＬ記述レベルでのテスト容易性解析において
は、データフローグラフと最終的にこれから得られる論
理記述との間の情報量の差が問題となる。一般に下位レ
ベルに属する論埋記述のほうが、ＲＴＬ記述等の上位の
記述に対して情報量が多く、テスト容易性の解析も論理
合成を行った後の方がより正確に行うことができる。

【００７２】信号の移動による設計のテスト容易性の解
析について、論理合成を行った後のより正確な情報を用
い、設計制約に違反するか否かの判定を含めてレジスタ
信号の抽出・移動によるテスト容易性の解析を進めるこ
とができる。

【００７３】図１０は、ＲＴＬレベルの設計記述から論
理合成を行い、論理レベルの情報を用いてより正確に設
計のテスト容易性の解析を行うための第３の実施の形態
に係る動作合成処理システムを示す図である。図１０の
１０１〜１０３は、図４の４１〜４３に対応し、まずＲ
ＴＬ記述の設計データベース１０３を作成する。論理合
成部１０４を用いてＲＴＬ記述の設計データベース１０
３を論理合成後の設計データベース１０５に変換する。

【００７４】図１０の１０５〜１０９、１０１０〜１０
１２は、図４の４３〜４９、４１０にそれぞれ対応し、
ＲＴＬ記述の設計データが論理合成後の設計データに変
換されるほかは、各システム要素の処理機能は同様であ
るため説明を省略する。

【００７５】図１１は、論理合成後のデータフローグラ
フ上でテスト容易性の向上を図る処理フローを示す図で
ある。動作合成により得られたＲＴＬ記述のデータフロ
ーグラフからＳ１１２の論理合成により論理レベルの記
述を作成し、Ｓ１１３で論理記述に対して論理回路のテ
スト容易性計算を行う。この情報をもとにＳ１１４でレ
ジスタ信号の抽出と移動をＳ１１５の設計制約に違反し
ない範囲で行う。なお、Ｓ１１４における抽出と移動は
動作レベルにおいて論理ブロックを移動し、この論理ブ
ロックの移動に伴うレジスタ信号の抽出と移動を意味す
る。

【００７６】設計制約に違反すれば、再びＳ１１４に戻
ってレジスタ信号の抽出・移動を行う。違反しなければ
Ｓ１１６において、Ｓ１１６で移動により影響を受ける
部分についてのみ移動後の再論理合成を実行する。

【００７７】Ｓ１１７で所望のテスト容易性を満足する
か否かの判断を行い、ＮＯであればＳ１１３の入力に戻
って以下の手順を繰り返す。ＹＥＳであればＳ１１８で
処理を終了する。このようにして論理合成後の設計のテ
スト容易性を向上することができる。

【００７８】なお本発明は上記の実施の形態に限定され
ることはない。上記の実施の形態において、設計上の制
約条件としてチップサイズと性能をとる場合について説
明したが、必ずしもこれに限定されるものではない。例
えば半導体集積回路の消費電力を設計上の制約条件とす
ることもできる。その他本発明の要旨を逸脱しない範囲
で種々変形して実施することができる。

【００７９】

【発明の効果】上述したように本発明の半導体集積回路
の動作合成方法及びその処理システムによれば、従来の
動作合成により得られるＲＴＬ記述に比べて、論理合成
後に生成される論理回路のテスト容易性がより高く、ま
たより少ないコストで所望のテスト容易性を有するＲＴ
Ｌ記述を生成することが可能になる。さらに本発明によ
れば、設計する半導体集積回路のチップサイズや動作速
度に関する制約がテスト容易性を達成するためのレジス
タや信号の移動により、損なわれないことを同時に保証
することができる。

【００８０】したがつて、本発明の半導体集積回路の動
作合成方法及びその処理システムを用いれば製造コスト
を大幅に低減し、かつ、高性能な半導体集積回路を得る
ことができる。

【図面の簡単な説明】

【図１】スケジューリング及びスキャン置き換え候補信
号抽出後のデータフローを示す図。

【図２】図１から信号を移動した後のデータフローを示
す図。

【図３】図２からさらに信号を移動した後のデータフロ
ーを示す図。

【図４】テスト容易性を図る動作合成処理システムの構
成図。

【図５】スケジューリング後に信号移動を行う際の処理
フローを示す図。

【図６】レジスタおよびリソースの割り付け後のデータ
フローを示す図。

【図７】図６からレジスタ信号を移動した後のデータフ
ローを示す図。

【図８】図７からさらにレジスタ信号を移動した後のデ
ータフローを示す図。

【図９】レジスタ・リソース割り付け後に信号移動を行
う際の処理フローを示す図。

【図１０】論理記述でテスト容易性を評価する動作合成
処理システムの構成図。

【図１１】論理合成後にレジスタ移動を行う際の処理フ
ローを示す図。

【図１２】動作記述におけるデータフローを示す図。

【図１３】従来のスケジューリング及びリソース共有化
後のデータフローを示す図。

【図１４】従来のレジスタ割り付け・共有化後のデータ
フローを示す図。

【図１５】従来のＲＴＬ記述を表現したブロック図。

【図１６】従来のスキャン変換後のＲＴＬ記述を表現し
たブロック図。

【図１７】従来のテスト容易性を考慮したスケジューリ
ング及びレジスタ割り付け後のデータフローを示す図。

【図１８】図１６より得られるＲＴＬ記述を表現したブ
ロック図

【図１９】図１７のスキャン変換後におけるＲＴＬ記述
を表現したブロック図。

【符号の説明】

１１〜１５…論理ブロック１６〜１９…信号２１〜２５…論理ブロック２６〜２９…信号３１〜３５…論理ブロック３６〜３９、３１０…信号４１…設計記述４２…設計データベース構築部４３…設計データベース４４…設計制約判定部４５…テスト容易性計算部４６…テスト容易性情報４７…移動候補演算処理抽出部４８…演算処理移動手段４９…設計記述作成部４１０…設計記述６１〜６５…論理ブロック６６〜６９…レジスタ信号７１〜７５…論理ブロック７６〜７９…レジスタ信号８１〜８５…論理ブロック８６〜８９、８１０…レジスタ信号１０１…設計記述１０２…設計データベース構築部１０３…設計データベース１０４…論理合成１０５…論理合成後の設計データベース１０６…設計制約判定部１０７…テスト容易性計算部１０８…テスト容易性情報１０９…移動候補論理ブロック抽出部１０１０…論理ブロック移動手段１０１１…論理設計記述作成部１０１２…論理設計１２１〜１２５…演算ユニット１３１〜１３５…演算ニット１３６…リソース共有を示す枠１４１〜１４５…演算ユニット１４６〜１４９、１４１０〜１４１２…レジスタ１５１〜１５４…演算実行ブロック１５５、１５６…レジスタ１５７、１５８…切り替え回路（ＭＵＸ）１６１〜１６４…演算実行ブロック１６５、１６６…スキャンレジスタ１６７、１６８…切り替え回路（ＭＵＸ）１７１〜１７５…演算ユニット１７６〜１７９、１７１０〜１７１２…レジスタ１８１〜１８４…演算実行ブロック１８５、１８６…レジスタ１８７、１８８…切り替え回路（ＭＵＸ）１９１〜１９４…演算実行ブロック１９５、１９６…レジスタ１９７、１９８…切り替え回路（ＭＵＸ）ａ、ｂ…データ入力ｃ、ｄ…データ出力Ｔ₁ 〜Ｔ₄ …実行サイクルを示す時間Ｘ、Ｙ、Ｗ…演算ブロックＲ₁ 、Ｒ₂ …レジスタｓｉ、ｓｏ…スキャン入出力信号

Claims

【特許請求の範囲】

【請求項１】動作レベル記述からレジスタトランスフ
ァレベル記述を生成する半導体集積回路の動作合成方法
において、スケジューリング後のレジスタトランスファレベル記述
に対するテスト容易性の解析結果を用いて、データフロ
ーグラフ上で演算処理を実行サイクルを越えて移動させ
ることにより、前記演算処理を実行サイクルを越えて移
動させない場合に比べて、設計する論理回路部分の制御
性及び観測性を向上させることを特徴とする半導体集積
回路の動作合成方法。
【請求項２】スケジューリング後のレジスタトランス
ファレベルの設計記述と、この設計記述から設計データベースを構築する設計デー
タベース構築部と、前記設計データを格納する設計データベースと、この設計データベースに格納された設計データを参照
し、設計制約に違反するか否かを判定する設計制約判定
部と、前記設計データを参照し、演算処理のテスト容易性を計
算するテスト容易性計算部と、このテスト容易性計算部で計算されたテスト容易性情報
と、このテスト容易性情報と前記設計データベースに格納さ
れた設計データとを参照し、実行サイクルを越えて前記
演算処理を移動することによりテスト容易性が向上する
ことを判定し、前記演算処理を移動候補演算処理として
抽出する移動候補演算処理抽出部と、前記設計制約判定部が前記設計制約に違反しないと判定
するように、前記移動候補演算処理を移動させ、かつ、
前記設計データベースに格納された前記設計データを書
き換える演算処理移動手段と、を備えることを特徴とする半導体集積回路の動作合成シ
ステム。
【請求項３】動作レベル記述からレジスタトランスフ
ァレベル記述を生成する半導体集積回路の動作合成方法
において、スケジューリング及びレジスタとリソース割り付け後の
レジスタトランスファレベル記述に対するテスト容易性
の解析結果を用いて、データフローグラフ上で演算処理
を実行サイクルを越えて移動させることにより、前記演
算処理を実行サイクルを越えて移動させない場合に比べ
て、設計する論理回路部分のテスト容易性を向上させる
ことを特徴とする半導体集積回路の動作合成方法。
【請求項４】前記設計記述はスケジューリング及びレ
ジスタとリソース割り付け後のレジスタトランスファレ
ベルの設計記述であることを特徴とする請求項２記載の
半導体集積回路の動作合成システム。
【請求項５】動作合成により得られたレジスタトラン
スファレベルの記述から、さらに論理合成を行うことに
より論理レベル記述を生成する半導体集積回路の論理合
成方法において、前記論理レベル記述に対するテスト容易性の解析結果を
用いて、データフローグラフ上で演算処理を実行サイク
ルを越えて移動させることにより、前記演算処理を実行
サイクルを越えて移動させない場合に比べて、設計する
論理回路部分の制御性及び観測性を向上させることを特
徴とする半導体集積回路の論理合成方法。
【請求項６】レジスタトランスファレベルの設計記述
と、このレジスタトランスファレベルの設計記述から設計デ
ータベースを構築する設計データベース構築部と、前記設計データを格納する設計データベースと、前記レジスタトランスファレベルの設計記述から構築さ
れた設計データベースを用いて論理回路を構成する論理
合成部と、前記論理回路の構成を記述した回路データを格納する論
理合成後の設計データベースと、この論理合成後の設計データベースに格納された回路デ
ータを参照し、設計制約に違反するか否かを判定する設
計制約判定部と、前記論理合成後の設計データベースに格納された前記回
路データを参照し、前記論理回路を構成する論理ブロッ
クのテスト容易性を計算するテスト容易性計算部と、このテスト容易性計算部で計算されたテスト容易性情報
と、前記論理合成後の設計データベースに格納された回
路データとを参照し、実行サイクルを越えて前記論理ブ
ロックを移動することによりテスト容易性が向上するこ
とを判定し、前記論理ブロックを移動候補論理ブロック
として抽出する移動候補論理ブロック抽出部と、前記設計制約判定部が前記設計制約に違反しないと判定
するように、動作レベルの設計記述段階で前記移動候補
論理ブロックを移動させ、かつ、前記レジスタトランス
ファレベルの設計記述から構築された設計データベース
の設計データを書き換える論理ブロック移動手段と、を備えることを特徴とする半導体集積回路の論理合成シ
ステム。