JPH11251706A - Substrate for connecting electronic parts - Google Patents

Substrate for connecting electronic parts

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JPH11251706A
JPH11251706A JP4775498A JP4775498A JPH11251706A JP H11251706 A JPH11251706 A JP H11251706A JP 4775498 A JP4775498 A JP 4775498A JP 4775498 A JP4775498 A JP 4775498A JP H11251706 A JPH11251706 A JP H11251706A
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JP
Japan
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electronic component
predetermined
test
substrate
lands
Prior art date
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JP4775498A
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Japanese (ja)
Inventor
Isao Ninomiya
勲 二宮
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Ricoh Co Ltd
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Ricoh Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To reduce the fraction defective of a substrate for connecting electronic parts as a module, by surely and easily executing the repair of defective electronic parts. SOLUTION: A substrate for connecting electronic parts has electrode pads which are used for making electrical contact with electrode terminals provided to electronic parts 110, 120, and 130 while maintaining prescribed correspondence relations with the terminals wiring patterns 102,... 102 which are respectively connected to the electrode pads while maintaining prescribed correspondence relations with the pads and lands 101,..., 101 for test which are formed on the surface of the substrate around the mounting positions of the parts 110, 120, and 130, while maintaining prescribed correspondence relations with the patterns 102,..., 102 and used for testing the propriety of the parts 110, 120, and 130, in a state where the lands 101,..., 101 are electrically contacted with the patterns 102,..., 102.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電子部品を実装す
るための基板に関し、特に、BGA(BallGrid
Array)やCSP(Chip Size Pac
kage)等のLSIパッケージ、ベアチップやフリッ
プチップ等の複数の電子部品を一枚の基板上に実装した
MCM(マルチ・チップ・モジュール)等の半導体モジ
ュールに適した基板に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate for mounting electronic components, and more particularly, to a BGA (Ball Grid).
Array) and CSP (Chip Size Pac)
The present invention relates to a board suitable for a semiconductor module such as an MCM (multi-chip module) in which a plurality of electronic components such as an LSI package such as a semiconductor chip and a bare chip and a flip chip are mounted on a single board.

【0002】[0002]

【従来の技術】従来この種の電子部品接続用基板として
は、例えば、特公平5−3138号公報(公告日:平成
5年1月14日、発明の名称:半導体装置、図4参照)
に示すようなものがある。
2. Description of the Related Art Conventionally, as a board for connecting electronic parts of this kind, for example, Japanese Patent Publication No. 5-3138 (publication date: January 14, 1993, title of invention: semiconductor device, see FIG. 4)
There is something like that shown in

【0003】従来の電子部品接続用基板1では、BGA
パッケージやCSP等のLSIパッケージ、ベアチップ
やフリップチップ等の複数の電子部品5,6,7を実装
するために、複数の電極パッド2,…,2が基板1上に
等ピッチで形成されていた。同様に、複数の電子部品
5,6,7を一枚の基板8上にフリップチップ実装した
マルチ・チップ・モジュールの基板8上には、複数の電
極パッド9,…,9が等ピッチで形成されていた。これ
らの電極パッド2,…,2の各々は、電極パッド9,
…,9の各々と一対一の対応関係で導電性リードを介し
てワイヤーボンド接続されていた。
In a conventional electronic component connection board 1, a BGA
A plurality of electrode pads 2,..., 2 were formed at equal pitches on the substrate 1 in order to mount a plurality of electronic components 5, 6, 7, such as a package, an LSI package such as a CSP, and a bare chip or a flip chip. . Similarly, on a substrate 8 of a multi-chip module in which a plurality of electronic components 5, 6, and 7 are flip-chip mounted on a single substrate 8, a plurality of electrode pads 9,. It had been. Each of these electrode pads 2,...
, 9 were wire-bonded via conductive leads in a one-to-one correspondence.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、このよ
うな従来の電子部品接続用基板では、複数の電極パッド
2,…,2や電極パッド9,…,9が等ピッチで形成さ
れていたため、複数の電子部品を実装した後にモジュー
ルとして試験した結果、モジュール不良が発見された場
合に、不良モジュール上に実装されているどの電子部品
が不良であるかの判別が困難であるという問題点があっ
た。その結果、モジュール全体を不良として扱わざるを
得ないという問題点があった。
However, in such a conventional board for connecting electronic components, a plurality of electrode pads 2,... 2, and electrode pads 9,. As a result of testing as a module after mounting the electronic component, if a module defect is found, it is difficult to determine which electronic component mounted on the defective module is defective. . As a result, there is a problem that the entire module must be treated as a defect.

【0005】本発明は、このような従来の問題点を解決
することを課題としており、特に、電子部品に設けられ
ている電極端子と所定の対応関係を保持して電気的コン
タクトを行うための電極パッドを有し、電極パッドの各
々と所定の対応関係を保持して接続された配線パターン
と、配線パターンの各々と所定の対応関係を保持して電
子部品の実装位置の周辺の基体表面に形成され、配線パ
ターンと電気的コンタクトを有した状態で電子部品の良
否を試験するためのテスト用ランドを設けることによ
り、プローブ等のコンタクト用治具をテスト用ランドに
接続してモジュール上に実装されている電子部品毎の良
否の試験を個別に実行でき、不良電子部品の判別が簡便
かつ正確に実行でき、不良電子部品のリペア等を確実か
つ簡便に実行でき、その結果、モジュールとしての不良
率を大幅に低減することを課題としている。
SUMMARY OF THE INVENTION An object of the present invention is to solve such a conventional problem. In particular, the present invention is directed to making an electrical contact while maintaining a predetermined correspondence with an electrode terminal provided on an electronic component. A wiring pattern having an electrode pad and being connected to each of the electrode pads while maintaining a predetermined correspondence; and Formed and provided with test lands for testing the quality of electronic components with wiring patterns and electrical contacts.Connecting jigs such as probes to the test lands and mounting them on the module Quality test for each electronic component that has been performed can be performed individually, the determination of the defective electronic component can be performed simply and accurately, and the repair of the defective electronic component can be performed reliably and simply. Results are an object of the present invention to greatly reduce the percent defective as a module.

【0006】第2に、テストに使用するプローブ等のコ
ンタクト用治具の統一化を図り、その結果、コンタクト
用治具に要する多大な費用や製作期間の大幅な削減を図
ることを課題としている。
Second, it is an object to unify contact jigs such as probes used for a test, and as a result, to significantly reduce the cost and the manufacturing period required for the contact jig. .

【0007】[0007]

【課題を解決するための手段】上記課題を解決するため
本発明により成された請求項1に記載の発明は、電子部
品110,120,130を実装するための電子部品接
続用基板において、電子部品110,120,130に
設けられている電極端子と所定の対応関係を保持して電
気的コンタクトを行うための電極パッドを有し、当該電
極パッドの各々と所定の対応関係を保持して接続された
配線パターン102,…,102と、当該配線パターン
102,…,102の各々と所定の対応関係を保持して
当該電子部品110,120,130の実装位置の周辺
の基体表面に形成され、当該配線パターン102,…,
102と電気的コンタクトを有した状態で当該電子部品
110,120,130の良否を試験するためのテスト
用ランド101,…,101とを有するハードウェア構
成の電子部品接続用基板10である。
According to a first aspect of the present invention, an electronic component connecting board for mounting electronic components 110, 120, and 130 is provided. It has an electrode pad for making an electrical contact while maintaining a predetermined correspondence with the electrode terminals provided on the components 110, 120, and 130, and connecting and maintaining a predetermined correspondence with each of the electrode pads. , 102 and the wiring patterns 102,..., 102 are formed on the surface of the base body around the mounting position of the electronic components 110, 120, 130 while maintaining a predetermined correspondence with each of the wiring patterns 102,. The wiring patterns 102,.
An electronic component connection board 10 having a hardware configuration including test lands 101,..., 101 for testing the quality of the electronic components 110, 120, and 130 while having electrical contact with the electronic components 110, 120, and 130.

【0008】請求項1に記載の発明によれば、プローブ
等のコンタクト用治具をテスト用ランド101,…,1
01に接続してモジュール上に実装されている電子部品
110,120,130毎の良否の試験を個別に実行で
き、不良電子部品110,120,130の判別が簡便
かつ正確に実行でき、不良電子部品110,120,1
30のリペア等を確実かつ簡便に実行でき、その結果、
モジュールとしての不良率を大幅に低減することができ
るようになる。
According to the first aspect of the present invention, a contact jig such as a probe is connected to test lands 101,.
01 can be individually tested for pass / fail of each of the electronic components 110, 120, and 130 mounted on the module, and the determination of the defective electronic components 110, 120, and 130 can be easily and accurately performed. Parts 110, 120, 1
30 repairs can be performed reliably and easily, and as a result,
The defective rate as a module can be greatly reduced.

【0009】請求項2に記載の発明は、請求項1に記載
の電子部品接続用基板10において、前記テスト用ラン
ド101,…,101の各々が、前記電子部品110,
120,130の実装位置の外側の所定の外周枠に沿っ
て等間隔で形成されているハードウェア構成の電子部品
接続用基板10である。
According to a second aspect of the present invention, in the electronic component connecting board 10 according to the first aspect, each of the test lands 101,.
The electronic component connection board 10 has a hardware configuration and is formed at regular intervals along a predetermined outer peripheral frame outside the mounting positions of 120 and 130.

【0010】請求項2に記載の発明によれば、請求項1
に記載の効果に加えて、テスト用ランド101,…,1
01の各々を等間隔で形成することにより、テストに使
用するプローブ等のコンタクト用治具の統一化を図り、
その結果、コンタクト用治具に要する多大な費用や製作
期間の大幅な削減を図ることができるようになる。
According to the second aspect of the present invention, the first aspect is provided.
, Test lands 101,..., 1
01 are formed at equal intervals to unify contact jigs such as probes used for testing.
As a result, it is possible to significantly reduce the cost and the manufacturing period required for the contact jig.

【0011】請求項3に記載の発明は、請求項1に記載
の電子部品接続用基板10において、前記外周枠が所定
の辺によって構成されている場合、所定数の前記テスト
用ランド101,…,101が、当該対応辺毎に設定さ
れている間隔で所定の対応辺に沿って形成されているハ
ードウェア構成の電子部品接続用基板10である。
According to a third aspect of the present invention, in the electronic component connecting board 10 according to the first aspect, when the outer peripheral frame is constituted by a predetermined side, a predetermined number of the test lands 101,. , 101 are electronic component connection boards 10 having a hardware configuration formed along predetermined corresponding sides at intervals set for the corresponding sides.

【0012】請求項3に記載の発明によれば、請求項1
に記載の効果に加えて、所定数のテスト用ランド10
1,…,101が、対応辺毎に設定されている間隔で所
定の対応辺に沿って形成されることにより、テストに使
用するプローブ等のコンタクト用治具の統一化を図り、
その結果、コンタクト用治具に要する多大な費用や製作
期間の大幅な削減を図ることができるようになる。
[0012] According to the third aspect of the present invention, the first aspect is provided.
And a predetermined number of test lands 10
1,..., 101 are formed along predetermined corresponding sides at intervals set for each corresponding side, thereby unifying a contact jig such as a probe used for a test.
As a result, it is possible to significantly reduce the cost and the manufacturing period required for the contact jig.

【0013】請求項4に記載の発明は、請求項1に記載
の電子部品接続用基板10において、前記外周枠が所定
の辺によって構成されている場合、所定数の前記テスト
用ランド101,…,101が当該対応辺に設定されて
いる間隔である第1ピッチA(B)で所定の対応辺に沿
って形成されると共に、残りの前記テスト用ランド10
1,…,101が当該第1ピッチA(B)の整数倍の間
隔である第2ピッチn・A(n・B)で残りの対応辺に
沿って形成されるハードウェア構成の電子部品接続用基
板10である。
According to a fourth aspect of the present invention, in the electronic component connection board 10 according to the first aspect, when the outer peripheral frame is constituted by predetermined sides, a predetermined number of the test lands 101,. , 101 are formed along a predetermined corresponding side at a first pitch A (B) which is an interval set to the corresponding side, and the remaining test lands 10 are formed.
1,..., 101 are hardware-structured electronic component connections formed along the remaining corresponding sides at a second pitch nA (nB), which is an integer multiple of the first pitch A (B). Substrate 10.

【0014】請求項4に記載の発明によれば、請求項1
に記載の効果に加えて、所定数のテスト用ランド10
1,…,101が対応辺に設定されている間隔である第
1ピッチA(B)で所定の対応辺に沿って形成され、更
に加えて、残りのテスト用ランド101,…,101が
第1ピッチA(B)の整数倍の間隔である第2ピッチn
・A(n・B)で残りの対応辺に沿って形成されること
により、テストに使用するプローブ等のコンタクト用治
具の統一化を図り、その結果、コンタクト用治具に要す
る多大な費用や製作期間の大幅な削減を図ることができ
るようになる。
According to the invention described in claim 4, according to claim 1 of the present invention,
And a predetermined number of test lands 10
, 101 are formed along a predetermined corresponding side at a first pitch A (B) which is an interval set to the corresponding side, and in addition, the remaining test lands 101,. Second pitch n which is an integer multiple of one pitch A (B)
· A (n · B) is formed along the remaining corresponding sides to unify the contact jigs such as probes used for the test, and as a result, a large cost required for the contact jigs In addition, the production time can be significantly reduced.

【0015】[0015]

【発明の実施の形態】以下、図面に基づき本発明の各種
実施形態を説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Various embodiments of the present invention will be described below with reference to the drawings.

【0016】(第1実施形態)図1は、本発明の電子部
品接続用基板10の第1実施形態を説明するための上面
図である。
(First Embodiment) FIG. 1 is a top view for explaining a first embodiment of an electronic component connection board 10 according to the present invention.

【0017】図1に示す電子部品接続用基板10は、B
GA(Ball Grid Array)やCSP(C
hip Size Package)等のLSIパッケ
ージ、ベアチップやフリップチップ等の複数の電子部品
110,120,130を一枚の基板上に実装したMC
M(マルチ・チップ・モジュール)等の半導体モジュー
ルに適した基板である。
The electronic component connecting board 10 shown in FIG.
GA (Ball Grid Array) and CSP (C
MC in which a plurality of electronic components 110, 120, and 130 such as a bare chip and a flip chip are mounted on a single substrate, such as an LSI package such as a chip size package.
This is a substrate suitable for a semiconductor module such as M (multi-chip module).

【0018】以下では、電子部品110,120,13
0としてフリップチップが複数実装されたマルチ・チッ
プ・モジュールを例にとって説明する。
In the following, the electronic components 110, 120, 13
A description will be given by taking a multi-chip module in which a plurality of flip chips are mounted as 0 as an example.

【0019】本実施形態の電子部品接続用基板10は、
配線パターン102,…,102、テスト用ランド10
1,…,101をを中心とするハードウェア構成となっ
ている。
The electronic component connecting board 10 of the present embodiment comprises:
, 102, test land 10
, 101 are the hardware configuration.

【0020】フリップチップ接続用基板10としては、
ポリイミド基板やガラスエポキシ基板(FR−4、FR
−5等)、BTレジン基板、セラミック基板等が使用で
きる。
The flip-chip connection substrate 10 includes:
Polyimide substrate or glass epoxy substrate (FR-4, FR
-5), a BT resin substrate, a ceramic substrate or the like can be used.

【0021】配線パターン102,…,102の各々
は、フリップチップ接続用電極パッドの各々と一対一の
対応関係を保持して接続されている。
Each of the wiring patterns 102,..., 102 is connected to each of the flip-chip connection electrode pads while maintaining a one-to-one correspondence.

【0022】フリップチップ接続用電極パッドは、フリ
ップチップ110,120,130の各々に設けられて
いるバンプ(電極端子)と一対一の対応関係を保持して
電気的コンタクトを行う電極である。
The flip chip connection electrode pad is an electrode for making an electrical contact while maintaining a one-to-one correspondence with bumps (electrode terminals) provided on each of the flip chips 110, 120, and 130.

【0023】テスト用ランド101,…,101の各々
は、配線パターン102,…,102の各々と一対一の
対応関係を保持してフリップチップ110,120,1
30の各々の実装位置の周辺のフリップチップ接続用基
板10表面に形成され、配線パターン102,…,10
2と電気的コンタクトを有した状態でフリップチップ1
10,120,130の各々の良否を試験するためのラ
ンド(Rand)である。
Each of the test lands 101,..., 101 has a one-to-one correspondence with each of the wiring patterns 102,.
30 are formed on the surface of the flip-chip connection substrate 10 around each of the mounting positions of the wiring patterns 30, and the wiring patterns 102,.
Flip chip 1 with electrical contact 2
Lands for testing the quality of each of 10, 120, and 130.

【0024】また、テスト用ランド101,…,101
の各々は、銅(元素記号:Cu)、銀(元素記号:A
g)、タングステン(元素記号:W)等の下地パターン
(膜厚=数μm)上に、ニッケル(元素記号:Ni)メ
ッキを1〜2μm程度行い、その上に金(元素記号:A
u)メッキを0.2〜1.0μm程度実行することによ
り形成される。
Also, test lands 101,..., 101
Are copper (element symbol: Cu), silver (element symbol: A)
g), tungsten (element symbol: W) or the like on a base pattern (film thickness = several μm), nickel (element symbol: Ni) plating is performed about 1 to 2 μm, and gold (element symbol: A)
u) It is formed by performing plating of about 0.2 to 1.0 μm.

【0025】このようにして形成されるテスト用ランド
101,…,101は、狭ピッチにも対応可能である。
The test lands 101,..., 101 formed in this manner can be adapted to a narrow pitch.

【0026】以上説明したように、第1実施形態によれ
ば、プローブ等のコンタクト用治具をテスト用ランド1
01,…,101に接続してマルチ・チップ・モジュー
ル上に実装されているフリップチップ110,120,
130の各々毎の良否の試験を個別に実行でき、不良フ
リップチップの判別が簡便かつ正確に実行でき、不良フ
リップチップのリペア等を確実かつ簡便に実行でき、そ
の結果、マルチ・チップ・モジュールとしての不良率を
大幅に低減することができるようになる。
As described above, according to the first embodiment, the contact jig such as the probe is connected to the test land 1.
, 101, and mounted on the multi-chip module.
The test of the pass / fail of each of the 130 can be performed individually, the determination of the defective flip chip can be performed simply and accurately, and the repair of the defective flip chip can be performed reliably and simply, as a result, as a multi-chip module Can be greatly reduced.

【0027】(第2実施形態)図2は、本発明の電子部
品接続用基板10の第2実施形態を説明するための上面
図である。なお、第1実施形態において既に記述したも
のと同一の部分については、同一符号を付し、重複した
説明は省略する。
(Second Embodiment) FIG. 2 is a top view for explaining a second embodiment of the electronic component connection board 10 of the present invention. Note that the same parts as those already described in the first embodiment are denoted by the same reference numerals, and redundant description will be omitted.

【0028】図2に示す電子部品接続用基板10は、第
1実施形態のテスト用ランド101,…,101に代え
て、各々配線102に接続されているテスト用ランド1
01,…,101の各々が、フリップチップ110,1
20,130の各々の実装位置の外側の所定の外周枠に
沿って等間隔A(またはB)で形成されている点に特徴
を有している。
The electronic component connecting board 10 shown in FIG. 2 is different from the test lands 101,..., 101 of the first embodiment in that the test lands 1 connected to the wiring 102 are used.
, 101 are flip chips 110, 1
It is characterized in that it is formed at equal intervals A (or B) along a predetermined outer peripheral frame outside each of the mounting positions 20 and 130.

【0029】本実施形態では、等間隔A(またはB)
を、テストに使用するプローブ等のコンタクト用治具が
装着できる数mm程度に設定している。
In this embodiment, at equal intervals A (or B)
Is set to about several mm to which a contact jig such as a probe used for a test can be attached.

【0030】以上説明したように、第2実施形態によれ
ば、プローブ等のコンタクト用治具をテスト用ランド1
01,…,101に接続してマルチ・チップ・モジュー
ル上に実装されているフリップチップ110,120,
130の各々毎の良否の試験を個別に実行でき、不良フ
リップチップの判別が簡便かつ正確に実行でき、不良フ
リップチップのリペア等を確実かつ簡便に実行でき、そ
の結果、マルチ・チップ・モジュールとしての不良率を
大幅に低減することができるようになる。
As described above, according to the second embodiment, a contact jig such as a probe is connected to the test land 1.
, 101, and mounted on the multi-chip module.
The test of the pass / fail of each of the 130 can be performed individually, the determination of the defective flip chip can be performed simply and accurately, and the repair of the defective flip chip can be performed reliably and simply, as a result, as a multi-chip module Can be greatly reduced.

【0031】更に加えて、テスト用ランド101,…,
101の各々を等間隔A(またはB)で形成することに
より、テストに使用するプローブ等のコンタクト用治具
の統一化を図り、その結果、コンタクト用治具に要する
多大な費用や製作期間の大幅な削減を図ることができる
ようになる。
In addition, test lands 101,.
By forming each of the 101's at equal intervals A (or B), the contact jigs such as probes used for testing are unified, and as a result, a large cost and manufacturing time required for the contact jig are required. Significant reduction can be achieved.

【0032】(第3実施形態)図3は、本発明の電子部
品接続用基板10の第3実施形態を説明するための上面
図である。なお、第1実施形態または第2実施形態にお
いて既に記述したものと同一の部分については、同一符
号を付し、重複した説明は省略する。
(Third Embodiment) FIG. 3 is a top view for explaining a third embodiment of the electronic component connection board 10 of the present invention. The same parts as those already described in the first embodiment or the second embodiment are denoted by the same reference numerals, and redundant description will be omitted.

【0033】図3に示す電子部品接続用基板10は、外
周枠が所定の辺によって構成されている場合、第1実施
形態のテスト用ランド101,…,101に代えて、所
定数のテスト用ランド101,…,101が、対応辺毎
に設定されている間隔で所定の対応辺に沿って形成され
ている点に特徴を有している。
The electronic component connecting board 10 shown in FIG. 3 has a configuration in which a predetermined number of test lands 101,... The feature is that the lands 101,..., 101 are formed along predetermined corresponding sides at intervals set for each corresponding side.

【0034】具体的には、外周枠が4辺によって構成さ
れている四角形である場合、図3に示すように、所定数
のテスト用ランド101,…,101が対応辺に設定さ
れている間隔である第1ピッチAで所定の対応辺に沿っ
て形成されると同時に、残りのテスト用ランド101,
…,101が第1ピッチAの2倍の間隔である第2ピッ
チ2×A(n=2)で残りの対応辺に沿って形成されて
いる。
Specifically, when the outer peripheral frame is a quadrangle formed by four sides, as shown in FIG. 3, a predetermined number of test lands 101,. Is formed along a predetermined corresponding side at a first pitch A, and the remaining test lands 101,
, 101 are formed along the remaining corresponding sides at a second pitch 2 × A (n = 2), which is twice as long as the first pitch A.

【0035】同様に、所定数のテスト用ランド101,
…,101が対応辺に設定されている間隔である第1ピ
ッチBで所定の対応辺に沿って形成されると同時に、残
りのテスト用ランド101,…,101が第1ピッチB
の2倍の間隔である第2ピッチ2×B(n=2)で残り
の対応辺に沿って形成されている。
Similarly, a predetermined number of test lands 101,
, 101 are formed along a predetermined corresponding side at a first pitch B which is an interval set to the corresponding side, and at the same time, the remaining test lands 101,.
Are formed along the remaining corresponding sides at a second pitch of 2 × B (n = 2), which is twice as long as.

【0036】以上説明したように、第3実施形態によれ
ば、プローブ等のコンタクト用治具をテスト用ランド1
01,…,101に接続してマルチ・チップ・モジュー
ル上に実装されているフリップチップ110,120,
130の各々毎の良否の試験を個別に実行でき、不良フ
リップチップの判別が簡便かつ正確に実行でき、不良フ
リップチップのリペア等を確実かつ簡便に実行でき、そ
の結果、マルチ・チップ・モジュールとしての不良率を
大幅に低減することができるようになる。
As described above, according to the third embodiment, a contact jig such as a probe is connected to the test land 1.
, 101, and mounted on the multi-chip module.
The test of the pass / fail of each of the 130 can be performed individually, the determination of the defective flip chip can be performed simply and accurately, and the repair of the defective flip chip can be performed reliably and simply, as a result, as a multi-chip module Can be greatly reduced.

【0037】更に加えて、所定数のテスト用ランド10
1,…,101が対応辺に設定されている間隔である第
1ピッチA(B)で所定の対応辺に沿って形成され、残
りのテスト用ランド101,…,101が第1ピッチA
(B)の整数倍(本実施形態では、2倍、すなわち、n
=2)の間隔である第2ピッチn・A(n・B)で残り
の対応辺に沿って形成されることにより、テストに使用
するプローブ等のコンタクト用治具の統一化を図り、そ
の結果、コンタクト用治具に要する多大な費用や製作期
間の大幅な削減を図ることができるようになる。
In addition, a predetermined number of test lands 10
, 101 are formed along a predetermined corresponding side at a first pitch A (B), which is an interval set to the corresponding side, and the remaining test lands 101,.
(B) an integer multiple (in the present embodiment, twice, that is, n
= 2), and formed along the remaining corresponding sides at a second pitch n · A (n · B), which is an interval of 2), thereby unifying a contact jig such as a probe used for a test. As a result, it is possible to greatly reduce the cost required for the contact jig and the production period.

【0038】[0038]

【発明の効果】請求項1に記載の発明によれば、プロー
ブ等のコンタクト用治具をテスト用ランドに接続してモ
ジュール上に実装されている電子部品毎の良否の試験を
個別に実行でき、不良電子部品の判別が簡便かつ正確に
実行でき、不良電子部品のリペア等を確実かつ簡便に実
行でき、その結果、モジュールとしての不良率を大幅に
低減することができるようになる。
According to the first aspect of the present invention, a contact jig such as a probe can be connected to a test land to individually execute a quality test for each electronic component mounted on a module. In addition, the defective electronic component can be easily and accurately determined, and the repair of the defective electronic component can be reliably and simply performed. As a result, the defective rate of the module can be significantly reduced.

【0039】請求項2に記載の発明によれば、請求項1
に記載の効果に加えて、テスト用ランドの各々を等間隔
で形成することにより、テストに使用するプローブ等の
コンタクト用治具の統一化を図り、その結果、コンタク
ト用治具に要する多大な費用や製作期間の大幅な削減を
図ることができるようになる。
According to the invention described in claim 2, according to claim 1
In addition to the effects described in the above, by forming the test lands at equal intervals, the contact jigs such as probes used for testing are unified, and as a result, a large amount of contact jigs are required. The cost and production time can be significantly reduced.

【0040】請求項3に記載の発明によれば、請求項1
に記載の効果に加えて、所定数のテスト用ランドが、対
応辺毎に設定されている間隔で所定の対応辺に沿って形
成されることにより、テストに使用するプローブ等のコ
ンタクト用治具の統一化を図り、その結果、コンタクト
用治具に要する多大な費用や製作期間の大幅な削減を図
ることができるようになる。
According to the invention described in claim 3, according to claim 1
In addition to the effects described in the above, a predetermined number of test lands are formed along predetermined corresponding sides at intervals set for each corresponding side, so that a contact jig such as a probe used for testing is formed. As a result, it is possible to greatly reduce the cost and manufacturing time required for the contact jig.

【0041】請求項4に記載の発明によれば、請求項1
に記載の効果に加えて、所定数のテスト用ランドが対応
辺に設定されている間隔である第1ピッチで所定の対応
辺に沿って形成され、更に加えて、残りのテスト用ラン
ドが第1ピッチの整数倍の間隔である第2ピッチで残り
の対応辺に沿って形成されることにより、テストに使用
するプローブ等のコンタクト用治具の統一化を図り、そ
の結果、コンタクト用治具に要する多大な費用や製作期
間の大幅な削減を図ることができるようになる。
According to the invention described in claim 4, according to claim 1,
In addition to the effects described in the above, a predetermined number of test lands are formed along the predetermined corresponding side at a first pitch which is an interval set to the corresponding side, and in addition, the remaining test lands are By being formed along the remaining corresponding sides at the second pitch which is an integral multiple of one pitch, the contact jigs such as probes used for testing are unified, and as a result, the contact jigs Enormous cost and a significant reduction in the production period can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の電子部品接続用基板の第1実施形態を
説明するための上面図である。
FIG. 1 is a top view for explaining a first embodiment of an electronic component connection board of the present invention.

【図2】本発明の電子部品接続用基板の第2実施形態を
説明するための上面図である。
FIG. 2 is a top view for explaining a second embodiment of the electronic component connection board of the present invention.

【図3】本発明の電子部品接続用基板の第3実施形態を
説明するための上面図である。
FIG. 3 is a top view for explaining a third embodiment of the electronic component connection board of the present invention.

【図4】従来の電子部品接続用基板を説明するための上
面図である。
FIG. 4 is a top view for explaining a conventional electronic component connection substrate.

【符号の説明】[Explanation of symbols]

10…電子部品接続用基板 101…テスト用ランド 102…配線パターン 110,120,130…電子部品 A,B…第1ピッチ n・A,n・B…第2ピッチ DESCRIPTION OF SYMBOLS 10 ... Electronic component connection board 101 ... Test land 102 ... Wiring pattern 110,120,130 ... Electronic component A, B ... First pitch n-A, n-B ... Second pitch

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 電子部品を実装するための電子部品接続
用基板において、 電子部品に設けられている電極端子と所定の対応関係を
保持して電気的コンタクトを行うための電極パッドを有
し、当該電極パッドの各々と所定の対応関係を保持して
接続された配線パターンと、 当該配線パターンの各々と所定の対応関係を保持して当
該電子部品の実装位置の周辺の基体表面に形成され、当
該配線パターンと電気的コンタクトを有した状態で当該
電子部品の良否を試験するためのテスト用ランドとを有
することを特徴とする電子部品接続用基板。
An electronic component connection board for mounting an electronic component, comprising: an electrode pad for making an electrical contact while maintaining a predetermined correspondence with an electrode terminal provided on the electronic component; A wiring pattern connected to each of the electrode pads while maintaining a predetermined correspondence, and formed on a surface of a base body around a mounting position of the electronic component while maintaining a predetermined correspondence to each of the wiring patterns; An electronic component connection board, comprising: the wiring pattern; and a test land for testing the quality of the electronic component with the electrical contact.
【請求項2】 前記テスト用ランドの各々が、前記電子
部品の実装位置の外側の所定の外周枠に沿って等間隔で
形成されていることを特徴とする請求項1に記載の電子
部品接続用基板。
2. The electronic component connection according to claim 1, wherein each of the test lands is formed at regular intervals along a predetermined outer peripheral frame outside a mounting position of the electronic component. Substrate.
【請求項3】 前記外周枠が所定の辺によって構成され
ている場合、所定数の前記テスト用ランドが、当該対応
辺毎に設定されている間隔で所定の対応辺に沿って形成
されていることを特徴とする請求項1に記載の電子部品
接続用基板。
3. When the outer peripheral frame is constituted by predetermined sides, a predetermined number of the test lands are formed along predetermined corresponding sides at intervals set for the corresponding sides. The electronic component connection board according to claim 1, wherein:
【請求項4】 前記外周枠が所定の辺によって構成され
ている場合、所定数の前記テスト用ランドが当該対応辺
に設定されている間隔である第1ピッチで所定の対応辺
に沿って形成されると共に、残りの前記テスト用ランド
が当該第1ピッチの整数倍の間隔である第2ピッチで残
りの対応辺に沿って形成されることを特徴とする請求項
1に記載の電子部品接続用基板。
4. When the outer peripheral frame is constituted by a predetermined side, a predetermined number of the test lands are formed along a predetermined corresponding side at a first pitch which is an interval set to the corresponding side. 2. The electronic component connection according to claim 1, wherein the remaining test lands are formed along the remaining corresponding sides at a second pitch that is an integer multiple of the first pitch. 3. Substrate.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019151752A1 (en) * 2018-01-30 2019-08-08 주식회사 엘지화학 Method for manufacturing printed circuit board having test point, and printed circuit board manufactured thereby

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