JPH11239003A - Switched line type phase shifter - Google Patents
Switched line type phase shifterInfo
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- JPH11239003A JPH11239003A JP4190798A JP4190798A JPH11239003A JP H11239003 A JPH11239003 A JP H11239003A JP 4190798 A JP4190798 A JP 4190798A JP 4190798 A JP4190798 A JP 4190798A JP H11239003 A JPH11239003 A JP H11239003A
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- Networks Using Active Elements (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロ波、ミリ
波帯の高周波回路に関し、特にスイッチドライン型移相
器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microwave and millimeter-wave high-frequency circuit, and more particularly to a switched line type phase shifter.
【０００２】[0002]
【従来の技術】従来、この種のスイッチドライン型移相
器は、一般的にＦＥＴ等の半導体デバイスによりＳＰＤ
Ｔ（単極双投）スイッチを２個所に構成し、線路長の異
なる伝送線路をスイッチで切り換えることによって位相
を変える回路となっていた。2. Description of the Related Art Conventionally, a switched line type phase shifter of this kind is generally formed by an SPD using a semiconductor device such as an FET.
A T (single-pole, double-throw) switch is formed at two locations, and a circuit that changes phases by switching transmission lines having different line lengths with a switch is used.
【０００３】この要請に応えるために、例えば先行技術
文献（１９９６年電子情報通信学会エレクトロニクスソ
サエティ大会 Ｃー６０、Ｋａ帯ＭＭＩＣ移相器）に示
される構成がある。[0003] In order to meet this demand, there is a configuration disclosed in, for example, a prior art document (C-60, Ka-band MMIC phase shifter, Electronics Society of Japan, Electronics Society Conference 1996).
【０００４】この先行技術文献に開示された構成は、図
６に示すように、高インピーダンス線路１５とＦＥＴ６
とから構成されるＳＰＤＴスイッチ１４が、基準伝送ラ
イン３、ディレイ伝送ライン４の双方の入力端子１側と
出力端子２側にそれぞれ配置され、シリーズに接続され
ている。基準伝送ライン３とディレイ伝送ライン４との
長さは異ならせてある。この２つのＳＰＤＴスイッチ１
４により、基準伝送ライン３とディレイ伝送ライン４の
通過経路が切り換えられる回路になっている。[0006] The configuration disclosed in this prior art document includes a high impedance line 15 and an FET 6 as shown in FIG.
SPDT switches 14 are arranged on the input terminal 1 side and the output terminal 2 side of both the reference transmission line 3 and the delay transmission line 4, respectively, and are connected in series. The lengths of the reference transmission line 3 and the delay transmission line 4 are different. These two SPDT switches 1
4, a circuit for switching the passage of the reference transmission line 3 and the delay transmission line 4 is provided.
【０００５】次に、従来技術の動作について図面を参照
して説明する。Next, the operation of the prior art will be described with reference to the drawings.
【０００６】入力端子１側に入力される高周波信号は、
コントロール端子８と９のどちらか一方に加えられるコ
ントロール信号により、ＳＰＤＴスイッチ１４にて基準
伝送ライン３とディレイ伝送ライン４のどちらかを通過
するように切り換えられる。例えば、高周波信号が基準
伝送ライン３を通過する場合、基準伝送ライン３側のシ
リーズＦＥＴR６がオンとなり、ディレイ伝送ライン４
側のシリーズＦＥＴD６がオフとなる。また、高周波信
号がディレイ伝送ライン４を通過する場合、基準伝送ラ
イン３側のシリーズＦＥＴR６がオフとなり、ディレイ
伝送ライン４側のシリーズＦＥＴD６がオンとなる。そ
して、基準伝送ライン３とディレイ伝送ライン４との長
さを異ならせることにより、入力端子１から出力端子２
へ出力される高周波信号は、スイッチ１４の切り換えに
よりライン長差に相当する移相量をもつことになる。The high-frequency signal input to the input terminal 1 is
In accordance with a control signal applied to one of the control terminals 8 and 9, the SPDT switch 14 is switched so as to pass through either the reference transmission line 3 or the delay transmission line 4. For example, when a high-frequency signal passes through the reference transmission line 3, the series FET R6 on the reference transmission line 3 side turns on, and the delay transmission line 4
Series FET D 6 of the side is turned off. Also, if the high-frequency signal passes through the delay transmission line 4, the series FET R 6 of the reference transmission line 3 side is turned off, the series FET D 6 of the delay transmission line 4 side is turned on. By making the lengths of the reference transmission line 3 and the delay transmission line 4 different, the input terminal 1
The high-frequency signal output to has a phase shift amount corresponding to the line length difference by switching the switch 14.
【０００７】[0007]
【発明が解決しようとする課題】ところがこの技術で
は、回路構成上面積が大きくなり、特にＭＭＩＣ（マイ
クロ波モノリシックＩＣ）のような高集積化回路におい
ては、価格増となる問題がある。この理由は、ＭＭＩＣ
といった高集積化回路を構成した半導体チップのサイズ
が大きくなることにあり、半導体チップのサイズが大き
いために歩留りの低下の要因ともなる。However, this technique has a problem in that the area of the circuit configuration becomes large, and in particular, the cost increases in a highly integrated circuit such as an MMIC (microwave monolithic IC). This is because MMIC
The size of the semiconductor chip constituting the highly integrated circuit becomes large, and the large size of the semiconductor chip causes a decrease in the yield.
【０００８】さらに、マイクロ波からミリ波帯まで、よ
り広帯域に使用することが困難となる問題もある。この
理由は、スイッチの回路構成上、スイッチのアイソレー
ションが、高周波領域になるほど低下するため、例えば
従来技術例で示したようにＦＥＴに高インピーダンス線
路を付加することによりアイソレーションを改善する
と、狭帯域な特性となることである。Further, there is a problem that it is difficult to use a wide band from a microwave to a millimeter wave band. The reason for this is that, because of the circuit configuration of the switch, the isolation of the switch decreases as the frequency becomes higher. Therefore, if the isolation is improved by adding a high-impedance line to the FET as shown in the prior art example, the isolation becomes narrow. That is, it has a band characteristic.
【０００９】本発明の主な目的は、上記従来技術の問題
点に鑑み、より高集積化が可能な低価格の移相器を提供
することにある。A main object of the present invention is to provide a low-cost phase shifter that can be more highly integrated in view of the above-mentioned problems of the prior art.
【００１０】また、本発明の他の目的は、ミリ波帯とい
ったより高周波領域及び広帯域な領域で使用可能な移相
器を提供することにある。Another object of the present invention is to provide a phase shifter which can be used in a higher frequency band and a wider band such as a millimeter wave band.
【００１１】[0011]
【課題を解決するための手段】本発明は、上記課題を解
決するため、基準伝送ライン及びディレイ伝送ラインの
入力端子及び出力端子と、前記入力端子及び出力端子に
シリーズにそれぞれ接続され、前記基準伝送ラインをド
レイン電極として構成され入力側及び出力側に配置した
第１のＦＥＴと、前記基準伝送ラインをソース電極とし
て構成され前記入力側及び出力側のＦＥＴ間にパラレル
に接続される複数の第２のＦＥＴと、前記入力端子及び
出力端子にシリーズにそれぞれ接続され、前記ディレイ
伝送ラインをドレイン電極として構成され入力側及び出
力側に配置した第３のＦＥＴと、前記ディレイ伝送ライ
ンをソース電極として構成され入力側及び出力側の両Ｆ
ＥＴ間にパラレルに接続される複数の第４のＦＥＴとを
具有することを特徴とするスイッチドライン型移相器で
ある。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention is characterized in that input terminals and output terminals of a reference transmission line and a delay transmission line are connected in series to the input terminal and the output terminal, respectively. A first FET configured with a transmission line as a drain electrode and arranged on an input side and an output side, and a plurality of first FETs configured with the reference transmission line as a source electrode and connected in parallel between the input side and output side FETs; A second FET, a third FET connected to the input terminal and the output terminal in series, the delay transmission line being configured as a drain electrode, and arranged on the input side and the output side, and the delay transmission line being a source electrode. Both the input and output F
A switched line phase shifter comprising a plurality of fourth FETs connected in parallel between ETs.
【００１２】本発明では、基準伝送ライン及びディレイ
伝送ラインの切り換えを、伝送ラインと兼用したシリー
ズ接続ＦＥＴとパラレル接続ＦＥＴを用いて行ってい
る。このため、シリーズ接続ＦＥＴによって構成したＳ
ＰＤＴスイッチを設置する必要がなく、より高集積化が
期待できる。In the present invention, switching between the reference transmission line and the delay transmission line is performed using a series connection FET and a parallel connection FET which are also used as a transmission line. Therefore, the S connected by the series connection FET
There is no need to install a PDT switch, and higher integration can be expected.
【００１３】また、スイッチと伝送ラインの兼用化によ
りスイッチ特性が広帯域となり、ミリ波帯といった高周
波領域まで使用可能となる。Further, by using the switch and the transmission line together, the switch characteristic becomes wider, and it can be used up to a high frequency region such as a millimeter wave band.
【００１４】[0014]
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。Embodiments of the present invention will be described with reference to the drawings.
【００１５】図１は本発明の移相器の第１の実施形態の
構成を示す回路図である。図１に示すように、回路構成
としては、基準伝送ライン３とディレイ伝送ライン４
は、各々のＦＥＴR６、ＦＥＴD６を介して入力端子１に
シリーズ接続され、また基準伝送ライン３とディレイ伝
送ライン４は、各々のＦＥＴR６、ＦＥＴD６を介して出
力端子２へシリーズ接続される。さらに、基準伝送ライ
ン３とディレイ伝送ライン４はそれぞれ、シリーズに接
続されるＦＥＴR６、ＦＥＴD６のドレイン電極として兼
用する構成となっており、またパラレルに接続されるＦ
ＥＴR５、ＦＥＴD５のソース電極として兼用する構成と
なっている。言い替えれば、シリーズに接続されるＦＥ
ＴR６は、そのドレイン電極として基準伝送ライン３を
兼用する構成となっており、またパラレルに接続される
ＦＥＴR５は、そのソース電極として基準伝送ライン３
を兼用する構成となっている。同様に、ＦＥＴD６は、
そのドレイン電極としてディレイ伝送ライン４を兼用す
る構成となっており、またＦＥＴD５はそのソース電極
としてディレイ伝送ライン４を兼用する構成となってい
る。なお、パラレル接続ＦＥＴ５については、伝送ライ
ンと兼用化されているため、伝送ラインとは別に個々の
ＦＥＴとして表わすことが本来できないが、等価回路的
に複数のＦＥＴがパラレルに接続されている回路構成と
して図示した。FIG. 1 is a circuit diagram showing the configuration of a first embodiment of the phase shifter of the present invention. As shown in FIG. 1, the circuit configuration includes a reference transmission line 3 and a delay transmission line 4.
Through each of the FET R 6, FET D 6 are series connected to the input terminal 1, also the reference transmission line 3 and a delay transmission line 4 via the respective FET R 6, FET D 6 to the output terminal 2 Series connected. Further, the reference transmission line 3 and the delay transmission line 4 are configured to also serve as the drain electrodes of the FET R 6 and the FET D 6 connected in series, respectively.
The configuration is such that it is also used as a source electrode of ET R 5 and FET D 5. In other words, the FE connected to the series
T R 6 are FET R 5, the reference transmission line 3 as its source electrode connected has a structure which also serves as a reference transmission line 3 as a drain electrode, and in parallel
Is also used. Similarly, FET D 6 has
The delay transmission line 4 is also used as its drain electrode, and the FET D 5 is also used as the delay transmission line 4 as its source electrode. Since the parallel connection FET 5 is also used as a transmission line, it cannot be represented as an individual FET separately from the transmission line. However, a circuit configuration in which a plurality of FETs are connected in parallel in an equivalent circuit is required. As shown in the figure.
【００１６】基準伝送ライン３側のシリーズ接続ＦＥＴ
R６とディレイ伝送ライン４側のパラレル接続ＦＥＴD５
は、ゲートに抵抗７を接続した上でコントロール端子８
に接続される。ディレイ伝送ライン４側のシリーズ接続
ＦＥＴD６と基準伝送ライン３側のパラレル接続ＦＥＴR
５は、ゲートに抵抗７を接続した上でコントロール端子
９に接続される。A series connection FET on the reference transmission line 3 side
R 6 and parallel connection FET D 5 on delay transmission line 4 side
Is connected to the control terminal 8 after connecting the resistor 7 to the gate.
Connected to. Series connection FET D 6 on delay transmission line 4 side and parallel connection FET R on reference transmission line 3 side
5 is connected to the control terminal 9 after connecting the resistor 7 to the gate.
【００１７】コントロール端子８と９は、基準伝送ライ
ン側のシリーズに接続されるＦＥＴ R６とパラレル接続
ＦＥＴR５にそれぞれ、反転した信号（例えば０Ｖと−
５Ｖ）が加わるように接続されている。ディレイ伝送ラ
イン４側のシリーズ接続ＦＥＴ D６とパラレル接続ＦＥ
ＴD５についても、同様にそれぞれ反転した信号が加わ
るように接続されている。The control terminals 8 and 9 are connected to the reference transmission line.
FET connected to series R6 and parallel connection
FETR5, the inverted signals (for example, 0V and-
5V). Delay transmission line
In 4 series connection FET D6 and parallel connection FE
TDSimilarly, the inverted signals are added to
Connected so that
【００１８】パラレルに接続されるＦＥＴについてさら
に詳しく図面を参照して説明する。図２（Ａ）は基準伝
送ライン側回路の一部をレイアウトした等価構成図、同
（Ｂ）は基準伝送ライン側回路の一部をレイアウトした
等価回路図である。The FETs connected in parallel will be described in more detail with reference to the drawings. FIG. 2A is an equivalent circuit diagram in which a part of the reference transmission line side circuit is laid out, and FIG. 2B is an equivalent circuit diagram in which a part of the reference transmission line side circuit is laid out.
【００１９】同図に示すように、入力端子１は、シリー
ズに接続されるＦＥＴR６のソース電極となっており、
ＦＥＴR６のゲート電極を間において、ＦＥＴR６のドレ
イン電極が基準伝送ライン３を兼用している。出力端子
２は、シリーズに接続されるＦＥＴR６のソース電極と
なっており、ＦＥＴR６のゲート電極を間において、Ｆ
ＥＴR６のドレイン電極が基準伝送ライン３を兼用した
構成となっている。基準伝送ライン３にパラレルに接続
されるＦＥＴR５は、基準伝送ライン３をソース電極と
し、ゲート電極を間において、スルーホールによってグ
ランドに接続されている接地電極１３をドレイン電極と
して構成されている。また、各ゲート電極は、抵抗７を
介してコントロール端子８と９に接続される。As shown in FIG. 1, an input terminal 1 is a source electrode of a FET R6 connected in series,
Between the gate electrode of the FET R 6, the drain electrode of the FET R 6 also serves as the reference transmission line 3. The output terminal 2 is a source electrode of the FET R 6 connected to the series, and is connected between the gate electrode of the FET R 6 and F
The drain electrode of the ET R 6 also serves as the reference transmission line 3. The FET R5 connected in parallel to the reference transmission line 3 is configured such that the reference transmission line 3 is used as a source electrode, and a ground electrode 13 connected to the ground by a through hole is used as a drain electrode with the gate electrode interposed therebetween. . Each gate electrode is connected to control terminals 8 and 9 via a resistor 7.
【００２０】基準伝送ライン側の回路については以上の
通りであるが、ディレイ伝送ライン４側の回路のレイア
ウトについても同様であるので、その図示及び説明につ
いては省略する。Although the circuit on the reference transmission line side is as described above, the layout of the circuit on the delay transmission line 4 side is the same, so that illustration and description thereof are omitted.
【００２１】次に、本実施形態の動作について図面を参
照して説明する。Next, the operation of the present embodiment will be described with reference to the drawings.
【００２２】図３は基準伝送ラインが選択されてオンの
場合の等価回路図である。図４はディレイ伝送ラインが
選択されてオンの場合の等価回路図である。FIG. 3 is an equivalent circuit diagram when the reference transmission line is selected and turned on. FIG. 4 is an equivalent circuit diagram when the delay transmission line is selected and turned on.
【００２３】図３において、基準伝送ライン側のシリー
ズ接続ＦＥＴR６が等価的にオン抵抗（Ｒon）１１、パ
ラレルに接続されるＦＥＴR５が等価的にオフ容量（Ｃo
ff）１０となり、また、ディレイ伝送ライン側のシリー
ズ接続ＦＥＴD６が等価的にオフ容量（Ｃoff）１０、パ
ラレル接続ＦＥＴD５が等価的にオン抵抗（Ｒon）１１
となる。このため、入力端子１から入力される高周波信
号は、基準伝送ライン３を通過し、出力端子２へと出力
される。この時、高周波信号は、伝送ライン長ＬRに相
当する位相だけ遅れて出力される。In FIG. 3, the series connection FET R 6 on the reference transmission line side is equivalently turned on (Ron) 11, and the parallel connected FET R 5 is equivalently turned off (Co).
ff) 10, and the addition, the series connection FET D 6 is equivalently off capacitance of the delay transmission line side (Coff) 10, a parallel connection FET D 5 is equivalently on-resistance (Ron) 11
Becomes Therefore, the high-frequency signal input from the input terminal 1 passes through the reference transmission line 3 and is output to the output terminal 2. At this time, the radio frequency signal is output with a delay of a phase corresponding to the transmission line length L R.
【００２４】一方、図４において、基準伝送ライン側の
シリーズ接続ＦＥＴR６が等価的にオフ容量（Ｃoff）、
パラレルに接続されるＦＥＴR５が等価的にオン抵抗
（Ｒon）１１となり、また、ディレイ伝送ライン側のシ
リーズ接続ＦＥＴD６が等価的にオン抵抗（Ｒon）１
１、パラレルに接続されるＦＥＴD５が等価的にオフ容
量（Ｃoff）１０となる。このため、入力端子１から入
力される高周波信号は、ディレイ伝送ラインを通過して
出力端子２へと出力される。この時、高周波信号は、伝
送ライン長ＬDに相当する位相だけ遅れて出力される。On the other hand, in FIG. 4, the series connection FET R 6 on the reference transmission line side is equivalently an off-capacitance (Coff),
FET R 5 is equivalently on-resistance which is connected in parallel (Ron) 11, and the addition, the series connection FET D 6 of the delay transmission line side equivalently on-resistance (Ron) 1
1, the FET D 5 is equivalently off capacitance (Coff) 10 connected in parallel. For this reason, the high-frequency signal input from the input terminal 1 is output to the output terminal 2 through the delay transmission line. At this time, the high-frequency signal is output with a delay by a phase corresponding to the transmission line length L D.
【００２５】したがって、基準伝送ライン側とディレイ
伝送ライン側のオン／オフにより、本回路を通過する高
周波信号の位相を変えることができる移相器となる。本
回路は、基準伝送ラインとディレイ伝送ラインのライン
長を適切に選択することにより、所望の移相量を取り出
すことができる。Therefore, the phase shifter can change the phase of the high-frequency signal passing through the circuit by turning on / off the reference transmission line and the delay transmission line. This circuit can extract a desired phase shift amount by appropriately selecting the line lengths of the reference transmission line and the delay transmission line.
【００２６】本発明の第２の実施形態として、その基本
的構成は上記の通りであるが、第２の実施形態について
図面を参照して説明する。その構成を図５に示す。The basic configuration of the second embodiment of the present invention is as described above. The second embodiment will be described with reference to the drawings. The configuration is shown in FIG.
【００２７】図５は本発明の第１の実施形態の変形例と
して、図１に示す移相回路を２個シリーズに接続したも
のである。この時、ディレイ伝送ライン４とディレイ伝
送ライン１２は、それぞれＬＤ1及びＬＤ2とライン長を
変えて設定する。これにより、２種類の移相量をつくる
ことが可能となり、２ビットの移相制御を可能とする移
相器を構成することができる。FIG. 5 shows a modification of the first embodiment of the present invention, in which two phase shift circuits shown in FIG. 1 are connected in series. At this time, the delay transmission lines 4 and 12 are set by changing the line lengths of LD1 and LD2, respectively. As a result, two types of phase shift amounts can be created, and a phase shifter capable of performing 2-bit phase shift control can be configured.
【００２８】図５を参照すると、入力端子１から入力さ
れる高周波信号は、シリーズに接続されるＦＥＴ６とパ
ラレルに接続されるＦＥＴ５により、基準伝送ライン３
及びディレイ伝送ライン４のどちらかを通過するように
切り換えられ、次段の移相回路において、同様に基準伝
送ライン３とディレイ伝送ライン１２のどちらかを通過
するように切り換えられる。これにより、出力される高
周波信号は２ビットの異なる移相制御を行った出力とし
て、出力端子２へと送出することができる。Referring to FIG. 5, the high-frequency signal input from the input terminal 1 is supplied to the reference transmission line 3 by the FET 6 connected in series and the FET 5 connected in parallel.
And the delay transmission line 4 is switched so that the signal passes through the reference transmission line 3 or the delay transmission line 12 in the next phase shift circuit. As a result, the output high-frequency signal can be sent to the output terminal 2 as an output subjected to two-bit different phase shift control.
【００２９】さらに、図５の実施形態に加えて、図１に
示す移相回路をライン長を異ならせてＮ個シリーズに接
続することにより、Ｎ種類の移相量を作り出すことが可
能となり、Ｎビットの移相制御を可能とする移相器を構
成することも可能である。Further, in addition to the embodiment of FIG. 5, by connecting the phase shift circuits shown in FIG. 1 to N series with different line lengths, it becomes possible to produce N kinds of phase shift amounts. It is also possible to configure a phase shifter that enables N-bit phase shift control.
【００３０】[0030]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００３１】図１、図２を参照すると、本発明の実施例
は、ＧaＡs基板上に形成されたＭＭＩＣとして構成され
る。入力端子１及び出力端子２は、通常５０オームイン
ピーダンスの負荷に接続されるため、基準伝送ライン３
及びディレイ伝送ライン４は、５０オームの特性インピ
ーダンスに整合するようなラインとする必要がある。例
えば、厚さ４０ミクロンのＧaＡs基板上に、５０オーム
の特性インピーダンスラインを形成する場合、ＧaＡs基
板の誘電率が１２．６であるので、ライン幅は約２０ミ
クロンとなる。したがって、図１、図２における入力端
子１、出力端子２、基準伝送ライン３及びディレイ伝送
ライン４は、例えば約２０ミクロン幅のラインとして構
成することができる。また、周波数を４０ＧＨｚのミリ
波帯と仮定し、移相量を２２．５度に設定すると、基準
伝送ライン長ＬRが４００ミクロンに対してディレイ伝
送ライン長ＬDは５３０ミクロン程度となる。図２
（Ａ）のようにＭＭＩＣレイアウト図として見ると、基
準伝送ライン３は、ＦＥＴR５のソース電極として兼用
されており、ＦＥＴR６を介して入力端子１と出力端子
２へ接続されている。Referring to FIGS. 1 and 2, an embodiment of the present invention is configured as an MMIC formed on a GaAs substrate. The input terminal 1 and the output terminal 2 are usually connected to a load having an impedance of 50 ohms.
The delay transmission line 4 needs to be a line that matches the characteristic impedance of 50 ohms. For example, when a 50 ohm characteristic impedance line is formed on a GaAs substrate having a thickness of 40 microns, the line width is about 20 microns because the dielectric constant of the GaAs substrate is 12.6. Therefore, the input terminal 1, the output terminal 2, the reference transmission line 3, and the delay transmission line 4 in FIGS. 1 and 2 can be configured as, for example, lines having a width of about 20 microns. Further, assuming a frequency and millimeter wave band of 40 GHz, by setting the amount of phase shift to 22.5 degrees, the delay transmission line length L D for the reference transmission line length L R is 400 microns is about 530 microns. FIG.
Taken as a MMIC layout diagram as (A), the reference transmission line 3 is also used as a source electrode of the FET R 5, it is connected via the FET R 6 to the input terminal 1 and the output terminal 2.
【００３２】回路に使用されるＦＥＴのゲートに接続さ
れる抵抗７は、コントロール端子に高周波信号がリーク
することがないように高抵抗が用いられ、数キロオーム
以上に設定される。The resistor 7 connected to the gate of the FET used in the circuit has a high resistance and is set to several kilo-ohms or more so that a high-frequency signal does not leak to the control terminal.
【００３３】次に、本発明の実施例の動作について図面
を参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to the drawings.
【００３４】図３は基準伝送ラインがオンの場合である
が、等価回路上シリーズに接続されるＦＥＴは、数オー
ムの低いオン抵抗（Ｒon）１１となり、パラレルに接続
されるＦＥＴは、数１０ｐＦの非常に小さいオフ容量
（Ｃoff）１０となる。このため、入力端子１から入力
される高周波信号（例えばミリ波帯）は、抵抗値の低い
基準伝送ライン３側を通過して出力端子２から出力され
る。FIG. 3 shows the case where the reference transmission line is on. The FET connected to the series on the equivalent circuit has a low on-resistance (Ron) 11 of several ohms, and the FET connected in parallel has several tens of pF. Is very small off capacitance (Coff) 10. Therefore, a high-frequency signal (for example, a millimeter wave band) input from the input terminal 1 passes through the reference transmission line 3 having a low resistance value and is output from the output terminal 2.
【００３５】図４はディレイ伝送ラインがオンの場合で
あるが、図３と同様に抵抗値の低いディレイ伝送ライン
４側を高周波信号が通過して出力端子２から出力され
る。FIG. 4 shows a case where the delay transmission line is on. As in FIG. 3, a high-frequency signal passes through the delay transmission line 4 having a low resistance value and is output from the output terminal 2.
【００３６】[0036]
【発明の効果】以上説明したように、本発明によれば、
回路構成上の面積を小さくすることができ、高集積化回
路を構成するＭＭＩＣチップのサイズを小さくできる効
果がある。これにより、ＭＭＩＣの歩留り向上が期待で
きるとともに、価格の低減が可能である。As described above, according to the present invention,
There is an effect that the area of the circuit configuration can be reduced, and the size of the MMIC chip forming the highly integrated circuit can be reduced. Thereby, the yield of MMIC can be expected to be improved, and the price can be reduced.
【００３７】また、回路構成上、マイクロ波からミリ波
まで、より広帯域にかつより高周波領域で使用可能とな
る効果がある。これは、伝送ラインとＦＥＴを兼用化す
ることにより、ミリ波帯の高周波領域においてもアイソ
レーションの低下しないスイッチを構成可能であること
によるものである。In addition, there is an effect that it can be used in a wider band and a higher frequency range from microwaves to millimeter waves due to the circuit configuration. This is because a switch that does not reduce the isolation even in the high frequency region of the millimeter wave band can be configured by using the transmission line and the FET in common.
【図１】本発明の移相器の第１の実施形態の構成を示す
回路図FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a phase shifter of the present invention.
【図２】（Ａ）基準伝送ライン側回路の一部をレイアウ
トした等価構成図、（Ｂ）基準伝送ライン側回路の一部
をレイアウトした等価回路図2A is an equivalent configuration diagram in which a part of a reference transmission line side circuit is laid out, and FIG. 2B is an equivalent circuit diagram in which a part of a reference transmission line side circuit is laid out.
【図３】基準伝送ライン・オン時の動作を示す等価回路
図FIG. 3 is an equivalent circuit diagram showing an operation when a reference transmission line is turned on.
【図４】ディレイ伝送ライン・オン時の動作を示す等価
回路図FIG. 4 is an equivalent circuit diagram showing an operation when a delay transmission line is turned on.
【図５】本発明の第２の実施形態の構成を示す回路図FIG. 5 is a circuit diagram showing a configuration of a second embodiment of the present invention.
【図６】従来の移相器の構成を示す回路図FIG. 6 is a circuit diagram showing a configuration of a conventional phase shifter.
１ 入力端子 ２ 出力端子 ３ 基準伝送ライン ４ ディレイ伝送ライン ５R、D パラレル接続ＦＥＴ ６R、D シリーズ接続ＦＥＴ ７ ゲート抵抗 ８,９ コントロール端子 １０ ＦＥＴオフ容量 １１ ＦＥＴオン抵抗 １２ ディレイ伝送ライン １３ 接地電極 １４ ＳＰＤＴスイッチ １５ 高インピーダンス線路 Reference Signs List 1 input terminal 2 output terminal 3 reference transmission line 4 delay transmission line 5R, D parallel connection FET 6R, D series connection FET 7 gate resistance 8,9 control terminal 10 FET off capacitance 11 FET on resistance 12 delay transmission line 13 ground electrode 14 SPDT switch 15 High impedance line
Claims (6)
の入力端子及び出力端子と、前記入力端子及び出力端子
にシリーズにそれぞれ接続され、前記基準伝送ラインを
ドレイン電極として構成され入力側及び出力側に配置し
た第１のＦＥＴと、前記基準伝送ラインをソース電極と
して構成され前記入力側及び出力側のＦＥＴ間にパラレ
ルに接続される複数の第２のＦＥＴと、前記入力端子及
び出力端子にシリーズにそれぞれ接続され、前記ディレ
イ伝送ラインをドレイン電極として構成され入力側及び
出力側に配置した第３のＦＥＴと、前記ディレイ伝送ラ
インをソース電極として構成され入力側及び出力側の両
ＦＥＴ間にパラレルに接続される複数の第４のＦＥＴと
を具有することを特徴とするスイッチドライン型移相
器。An input terminal and an output terminal of a reference transmission line and a delay transmission line are connected in series to the input terminal and the output terminal, respectively, and the reference transmission line is configured as a drain electrode and arranged on an input side and an output side. A first FET, a plurality of second FETs configured using the reference transmission line as a source electrode and connected in parallel between the input-side and output-side FETs, and a series connected to the input terminal and the output terminal, respectively. A third FET connected to the input side and the output side with the delay transmission line configured as a drain electrode and connected in parallel between the input side and the output side FET configured with the delay transmission line as a source electrode And a plurality of fourth FETs.
器について、ディレイ伝送ラインのライン長の異なる複
数個をシリーズに接続したことを特徴とするスイッチド
ライン型移相器。2. The switched line type phase shifter according to claim 1, wherein a plurality of delay transmission lines having different line lengths are connected in series.
に接続されるＦＥＴにそれぞれ反転したコントロール信
号が印加されることを特徴とする請求項１乃至２に記載
のスイッチドライン型移相器。3. The switched-line phase shifter according to claim 1, wherein inverted control signals are respectively applied to the FETs connected in series and the FETs connected in parallel.
の入力端子及び出力端子と、前記入力端子及び出力端子
にシリーズにそれぞれ接続され、前記基準伝送ラインを
ドレイン電極として構成され入力側及び出力側に配置し
た第１のＦＥＴと、前記基準伝送ラインをソース電極と
して構成され前記入力側及び出力側のＦＥＴ間にパラレ
ルに接続される複数の第２のＦＥＴと、前記入力端子及
び出力端子にシリーズにそれぞれ接続され、前記ディレ
イ伝送ラインをドレイン電極として構成され入力側及び
出力側に配置した第３のＦＥＴと、前記ディレイ伝送ラ
インをソース電極として構成され入力側及び出力側の両
ＦＥＴ間にパラレルに接続される複数の第４のＦＥＴ
と、前記基準伝送ライン側のシリーズに接続される第１
のＦＥＴと前記ディレイ伝送ライン側のパラレルに接続
される第４のＦＥＴに信号を送出する第１コントロール
端子と、前記ディレイ伝送ライン側のシリーズに接続さ
れる第３のＦＥＴと前記基準伝送ライン側のパラレルに
接続される第２のＦＥＴに信号を送出する第２コントロ
ール端子とを具有するスイッチドライン型移相器。4. An input terminal and an output terminal of a reference transmission line and a delay transmission line, respectively connected in series to the input terminal and the output terminal, and the reference transmission line is configured as a drain electrode and arranged on an input side and an output side. A first FET, a plurality of second FETs configured using the reference transmission line as a source electrode and connected in parallel between the input-side and output-side FETs, and a series connected to the input terminal and the output terminal, respectively. A third FET connected to the input side and the output side with the delay transmission line configured as a drain electrode and connected in parallel between the input side and the output side FET configured with the delay transmission line as a source electrode A plurality of fourth FETs
And a first connected to the series on the reference transmission line side.
A first control terminal for transmitting a signal to the fourth FET connected in parallel to the delay transmission line, a third FET connected to the series on the delay transmission line, and the reference transmission line. And a second control terminal for sending a signal to a second FET connected in parallel.
器について、ディレイ伝送ラインのライン長の異なる複
数個をシリーズに接続したことを特徴とするスイッチド
ライン型移相器。5. The switched line type phase shifter according to claim 4, wherein a plurality of delay transmission lines having different line lengths are connected in series.
したコントロール信号が印加されることを特徴とする請
求項４乃至５に記載のスイッチドライン型移相器。6. The switched-line phase shifter according to claim 4, wherein inverted control signals are applied to the first and second control terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190798A JPH11239003A (en) | 1998-02-24 | 1998-02-24 | Switched line type phase shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190798A JPH11239003A (en) | 1998-02-24 | 1998-02-24 | Switched line type phase shifter |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398960A Division JP2001223502A (en) | 2000-12-27 | 2000-12-27 | Switched line type phase shifter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11239003A true JPH11239003A (en) | 1999-08-31 |
Family
ID=12621365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190798A Pending JPH11239003A (en) | 1998-02-24 | 1998-02-24 | Switched line type phase shifter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11239003A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489854B1 (en) * | 2002-12-03 | 2005-05-27 | 마이크로스케일 주식회사 | Tunable phase shifter using ferroelectric resonator |
| JP2012533078A (en) * | 2009-07-16 | 2012-12-20 | フリースケール セミコンダクター インコーポレイテッド | Phase adjustment integrated circuit and communication unit |
-
1998
- 1998-02-24 JP JP4190798A patent/JPH11239003A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489854B1 (en) * | 2002-12-03 | 2005-05-27 | 마이크로스케일 주식회사 | Tunable phase shifter using ferroelectric resonator |
| JP2012533078A (en) * | 2009-07-16 | 2012-12-20 | フリースケール セミコンダクター インコーポレイテッド | Phase adjustment integrated circuit and communication unit |
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