JPH11220475A - 通信プロトコル処理方法及び通信プロトコル処理装置 - Google Patents

Abstract

(57)【要約】 【課題】プログラム可能な論理デバイスを用い、少ない
論理量で高速なプロトコル処理を行う。 【解決手段】Reconfiguration 制御部２は、イベント受
付部７で発生したイベントとプロトコル処理対象のコネ
クションタイプを識別し、識別内容応じて定まる発生し
たイベントに対して実行すべき処理を実現する素子間接
続を記述したConfiguration Dataを選択しProgram ＳRA
M３Sにロードする。プログラマブル論理素子3Lは、ロー
ドされたConfiguration Dataに従って、内部素子間の接
続を形成し、処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Internet，LAN，
ＡＴＭ等の技術を適用したネットワークを構成する通信
装置において通信プロトコルを処理する技術に関するも
のである。

【０００２】

【従来の技術】近年の通信の大容量化・多様化は、高速
かつマルチメディア対応の基幹網によって支えられてい
る。そして、このような基幹網の有力なものの一つは、
ＡＴＭ(Asynchronous Transfer Mode)通信網である。こ
こで、従来、高速なＡＴＭ通信を実現するために、通信
装置における、物理レイヤ及びデータリンクレイヤとい
った低位のプロトコル処理を行う論理回路は、一般的に
ＡＳＩＣ(Application Specific Integrated Circuit)
によって実現されてきた。

【０００３】しかし、ＡＴＭに限らず、通信プロトコル
の仕様はしばしば変更されることがある。たとえば、通
信環境の変化に従ってプロトコル仕様の国際標準が変更
されることもあれば、適応先の網に固有の運用・管理手
順を追加するためにプロトコル仕様が変更されることも
ある。そして、従来のＡＳＩＣを用いた論理回路によっ
てプロトコル処理を行う構成では、プロトコル仕様が変
更されると、これに伴いＡＳＩＣを、製造プロセスのマ
スクパターンを変更して製造した、ASIC内の論理素子間
の物理的接続が異なる新たなASICに交換する必要があ
る。これは、ＡＳＩＣの動作を決定する、ＡＳＩＣ内の
論理素子間の物理的接続は、製造プロセスの段階で固定
化されているため、その動作を変更することができない
ためである。

【０００４】このためＡＳＩＣを用いる技術では、プロ
トコル仕様の変更に柔軟に対応することができず、プロ
トコル仕様の変更への対応には長い開発時間とコストが
かかる。

【０００５】一方、ＦＰＧＡ(Field Programmable Gate
Array)等のプログラム可能な論理デバイスを用いて、
プロトコル処理を行う論理回路を構成することにより、
プロトコル仕様の変更に柔軟に対応できるようになる。

【０００６】プログラム可能な論理デバイスの論理素子
間の接続は、論理素子間の接続の記述（Configuration
Dataと呼ぶ）を結線情報用の内部メモリ上に配置するこ
とで実現される。このため、内部メモリ上の論理素子間
の接続の記述を書き換えることにより、論理素子間の接
続を変更し、プログラム可能な論理デバイスに異なる動
作を行わせることができる。このため、プログラム可能
な論理デバイスを用いる技術によれば、プロトコル仕様
の変更に内部メモリの書換えで対応することができるよ
うになる。

【０００７】ここで、このようなプログラム可能な論理
デバイスをプロトコル処理に用いる技術としては、たと
えば、次の二つの技術が知られている。

【０００８】第１の技術は、藤井他「ＦＰＧＡを用いた
プログラマブルな高速通信ネットワークＨＵＢ装置」
（電子通信学会技術研究報告 交換システム，SSE95-9
1，pp127-132，1995年9月）に記述された、 ＡＴＭ網と
メモリーバス網との相互接続に用いられるＡＴＭインタ
フェース装置についてのものである。

【０００９】この装置では、ＡＴＭプロトコル及びバス
伝送プロトコルのプロトコル処理を行わせるConfigurat
ion Dataが外部記憶装置上に格納されており、このConf
iguration Data全体が、装置の立上げ時にＦＰＧＡの内
部メモリに読込まれ、動作中は内部メモリ上に保持され
る。

【００１０】この技術では、外部記憶装置上のConfigur
ation Dataの変更でプロトコル仕様の変更に対応できる
ようになる。

【００１１】第２の技術は、ＵＳ特許５４１４７０７
“Broadband ISDN Processing MethodAnd System”に記
載された、複数の通信サービスをサポート可能なＡＴＭ
端末アダプタについてのものである。

【００１２】この技術では、プロトコル処理を行わせる
Configuration Dataが通信サービス毎に外部記憶装置上
に格納されている。一方、アダプタは、入力された通信
データから、その通信サービスと通信プロトコルを決定
して、対応するConfiguration Dataを外部記憶装置から
内部メモリにロードする。

【００１３】この技術では、複数の通信プロトコルのプ
ロトコル処理を実現するためのConfiguration Dataの全
てを内部メモリにロードすることなく、複数の通信プロ
トコルに対応しようとするものである。

【００１４】

【発明が解決しようとする課題】前記従来のプログラム
可能な論理デバイスをプロトコル処理に用いる技術によ
れば、プロトコル処理全体を行わせるConfiguration Da
taを内部メモリにロードし、これに従って論理回路をプ
ログラム可能な論理デバイス内に形成させる。

【００１５】一方、プログラム可能な論理デバイスは、
個々の論理素子の構造が複雑であり、論理素子間の配線
の自由度が低く、ＡＳＩＣに比べて集積度が低い。この
ため、プロトコル処理の規模が大きくなり、これを行わ
せるConfiguration Dataに従った論理素子間の接続によ
って実現される論理回路規模が大きくなると、ＡＳＩＣ
の場合と比べて、プログラム可能な論理デバイスのサイ
ズが大きくなる。また、論理素子間の配線の自由度が低
いことなどより、プロトコル処理を行わせるConfigurat
ion Dataに従った論理素子間の接続によって実現される
論理回路規模が大きくなると、個々のイベントに対する
処理を行う論路回路部分を、その処理に対して最適な構
成に形成することができず、処理速度が低下する。な
お、イベントに対する処理とは、通信プロトコルに関連
するイベント（ATMセル受信、タイムアウト等）発生に
対して行う処理（セル受信処理、タイムアウト処理）で
あり、プロトコル処理は、基本的には、複数のイベント
に対する処理の集合である。

【００１６】したがって、前記従来の技術によれば、プ
ロトコル処理の規模が大きい場合、処理速度の低下や、
論理デバイスサイズの増大化を招く。

【００１７】そこで、本発明は、プログラム可能な論理
デバイスを用いたプロトコル処理を、プロトコル処理の
規模が大きい場合でも、処理速度の低下や論理デバイス
サイズの増大化を、より抑えて実現することを課題とす
る。

【００１８】

【課題を解決するための手段】前記課題達成のために、
本発明は、たとえば、通信プロトコルの処理を行う通信
プロトコル処理装置において、設定された構成データに
従った論理回路を形成するプログラマブル論理デバイス
を用いて通信プロトコルの処理を行う方法であって、相
互に独立して行われる通信プロトコルの処理の部分毎
に、通信プロトコルの処理の部分を行う論理回路を前記
プログラマブル論理デバイス上に形成する構成データを
用意し通信プロトコルの処理を実行すべき時点におい
て、動的に、当該時点において実行すべき通信プロトコ
ルの処理の部分を判定し、判定した通信プロトコルの処
理の部分に対応する構成データを選択し、前記プログラ
マブル論理デバイスに設定することを特徴とする通信プ
ロトコル処理方法を提供する。

【００１９】このような通信プロトコル処理方法によれ
ば、全ての通信プロトコル処理を実現する論理回路を形
成する構成データを、プログラマブル論理デバイスに設
定するのではなく、その時点で行う必要のある通信プロ
トコル処理の部分を行う論理回路を形成する構成データ
のみをプログラマブル論理デバイスに設定する。これに
より、一度に、プログラム可能な論理デバイス上に形成
する論理回路の論理量が少なくても済むようになってい
る。言い換えるならば、その時点で行う処理すと無関係
な処理を行う論理回路をプログラム可能な論理デバイス
上に形成しない。

【００２０】したがって、このような方法によれば、プ
ロトコル処理を実現するために必要な、プログラマブル
論理デバイスのハード量は少なくて済み、また、プログ
ラマブル論理デバイスを用いてより多数の機能を実現す
ることが可能である。さらに、プログラマブル論理デバ
イス上に形成される論理回路が大規模化しないので、配
線遅延などによる処理の遅延を低減することができる。

【００２１】

【発明の実施の形態】以下、本発明の実施形態につい
て、ATM網への適用を例にとり説明する。また、本実施
形態では、論理素子間の接続をプログラム可能な論理デ
バイスとしてFPGAを用いる場合を例にとる。

【００２２】図１に、ＡＴＭ通信網の全体構成を示す。

【００２３】図中において、端末（１１０，１１０−
１，１１０−２，１１０−３）間の通信は、ＡＴＭ交換
機（１００，１００−１，１００−２）及び、それらを
相互に接続する中継ＡＴＭ網１３０を介して実行され
る。ＡＴＭ交換機（１００）は、Ｃｅｌｌ Ｒｅｌａｙ
やＦｒａｍｅ Ｒｅｌａｙといた各種の通信サービスを
提供する回線（１２０Ａ，１２０Ｆ）を介して端末（１
１０，１１０−１） と接続している。。

【００２４】ＡＴＭ交換機（１００）は、各種の回線を
収容する回線ｉｎｔｅｒｆａｃｅ（４０A，４０Ｆ，４
０Ｔ，４０Ｓ）、通信データに対する交換を実行するＡ
ＴＭＳｗｉｔｃｈ（１０１）及び、ＡＴＭ交換機全体の
動作を制御する制御部（１０２）より構成されている。

【００２５】ＡＴＭ交換機（１００）において、端末か
らの通信データは、回線ｉｎｔｅｒｆａｃｅ（４０A，
４０Ｆ）により内部回線１２０Ｌ上に収容される。内部
回線間の接続は、ＡＴＭ Ｓｗｉｔｃｈ（１０１）の交
換機能により実現されている。通信データは、その宛先
端末により端末と接続する回線ｉｎｔｅｒｆａｃｅ（４
０A，４０Ｆ）または中継ＡＴＭ網（１３０）と接続す
る回線ｉｎｔｅｒｆａｃｅ（４０Ｔ）に交換される。ま
た、通信データが後述する信号である場合は、信号回線
（１２０）に交換されて、信号用の回線ｉｎｔｅｒｆａ
ｃｅ（４０Ｓ）で終端される。

【００２６】また、制御部（１０２）は、システムバス
（１０３）により回線ｉｎｔｅｒｆａｃｅ（４０A、４
０Ｆ、４０Ｔ、４０Ｓ）及び、ＡＴＭ Ｓｗｉｔｃｈ
（１０１）に接続している。制御部（１０２）は、回線
ｉｎｔｅｒｆａｃｅ（４０Ｓ）で終端された信号に基づ
いてＡＴＭ Ｓｗｉｔｃｈ（１０１）の交換動作及び、
回線ｉｎｔｅｒｆａｃｅ（４０A、４０Ｆ、４０Ｔ）の
回線収容動作を制御する。

【００２７】一方、端末（１１０）において、回線ｉｎ
ｔｅｒｆａｃｅ（４０Ａ‘）はプロセッサ（１１１）と
Ｃｅｌｌ Ｒｅｌａｙ回線（１２０Ａ）の間で通信デー
タの受け渡しを実行する。

【００２８】次に、図２に、端末（１１０）とＡＴＭ交
換機（１００）における通信データフロー及び、プロト
コルスタックを示す。

【００２９】プロトコルレイヤとしては、物理レイヤ
（２１０）、ＡＴＭレイヤ（２２０）、ＡＡＬ(ATM Ada
ptation Layer)（２３０）及び、上位レイヤ（２４０）
がある。

【００３０】物理レイヤ（２１０）、ＡＴＭレイヤ（２
２０）、ＡＡＬ（２３０）は、回線ｉｎｔｅｒｆａｃｅ
の機能（２００）で処理するレイヤである。上位レイヤ
（２４０）は、端末内のプロセッサ（１１１）またはＡ
ＴＭ交換機内の制御部（１０２）の機能で処理するレイ
ヤある。

【００３１】ＡＴＭレイヤ（２２０）では、ＡＴＭセル
と呼ばれる５３バイト長のパケットにより通信を実現す
る。物理レイヤ（２１０）は、物理媒体（光ファイバ
等）上でのビット伝送機能と、ＡＴＭセルの物理レイヤ
伝送へのマッピング機能を提供する。ＡＡＬ（２３０）
はＡＴＭレイヤと上位レイヤ間のマッピングをサポート
している。

【００３２】次に、通信データのフローとしては、Ｕｓ
ｅｒ ｆｌｏｗ（３０１）、信号ｆｌｏｗ（３０２）及
びＯＡＭ ｆｌｏｗ（３０３）がある。Ｕｓｅｒ ｆｌ
ｏｗ（３０１）は、端末間でのユーザ情報の通信フロー
である。

【００３３】端末１１０が送信する場合は、Ｕｓｅｒ用
上位レイヤ（２４１−１）からのユーザ情報がＡＡＬ
（２３０−１）で固定長のセルに分解される。この固定
長セルは、ＡＴＭレイヤ（２２０―１）でＡＴＭセル化
され、物理レイヤ２１０−１によりビット転送される。
ＡＴＭ交換機１００では、Ｕｓｅｒ ｆｌｏｗ（３０
１）に対してはＡＴＭレイヤ（２２０−２）の処理が実
行される。

【００３４】逆に、端末（１１０）がＵｓｅｒ ｆｌｏ
ｗ（３０１）受信する場合は、物理レイヤ（２１０−
１）が転送されてきたビットストリームからＡＴＭセル
を再構成し、ＡＴＭレイヤ（２２０−１）はそのＡＴＭ
セルに対してＡＴＭ処理を実行する。ＡＡＬ（２３０−
１）は、受信したＡＴＭセルからユーザ情報を組み立
て、Ｕｓｅｒ用上位レイヤ（２４１−１）に渡す。

【００３５】次に、信号ｆｌｏｗ（３０２）は、データ
フローを制御するための信号情報（通信経路、通信品質
等）を端末（１１０）とＡＴＭ交換機（１００）及び、
ＡＴＭ交換機間で転送するフローである。

【００３６】信号情報は信号処理用上位レイヤ（２４２
−１，２４２−２）により終端される。端末（１１０）
における信号ｆｌｏｗ（３０２）の送受信処理は、前記
のＵｓｅｒ ｆｌｏｗの場合と同様である。ＡＴＭ交換
機（１００）でも、端末（１１０）と同様に信号ｆｌｏ
ｗ（３０２）が終端される。

【００３７】次に、ＯＡＭ(Operations And Maintenanc
e)ｆｌｏｗ（３０３）は、通信を管理するための管理情
報を通信装置間で転送するフローである。

【００３８】管理情報としては、故障の通知、通信品質
の監視情報等がある。管理情報は管理用上位レイヤ（２
４３−１，２４３−２）により終端される。管理情報は
１つのＡＴＭセルに収まるサイズであり、ＡＡＬ（２３
０）を必要とせずＡＴＭレイヤ（２２０）と上位レイヤ
（２４０）が直接通信データを受け渡す。

【００３９】ＡＴＭ交換機（１００）に示すように、Ｏ
ＡＭ ｆｌｏｗ（３０３）は全ての通信装置で終端され
るのではなく、予め設定された通信装置においてのみ終
端される。そうでない通信装置では、ＡＴＭレイヤ（２
２０−２）の処理を実行するのみで先に転送する。

【００４０】次に、図３に、通信データのフォーマット
を示す。

【００４１】以下では、上位レイヤ（２４０）からＡＴ
Ｍレイヤ（２２０）へのデータの流れについて説明す
る。

【００４２】まず、Ｕｓｅｒ ｆｌｏｗ（３０１）また
は信号ｆｌｏｗ（３０２）について述べる。

【００４３】Ｕｓｅｒ ｆｌｏｗ（３０１）または信号
ｆｌｏｗ（３０２）では、上位レイヤで発生したＵｓｅ
ｒ情報または信号情報（２４５）がＡＡＬ（２３０）に
渡される。ＡＡＬは、受取った情報（２４５）をＡＡＬ
Ｐａｙｌｏａｄ（２３２）とし、これにビットエラー
検出符号等の制御情報をＡＡＬ Ｔｒａｉｌｅｒ（２３
３）として付与して、ＡＡＬ−ＰＤＵ（２３１）を構成
する。そして、その後、２３１は４８バイト毎に分解さ
れて、ＡＴＭレイヤ（２２０）に渡される。ＡＴＭレイ
ヤは、ＡＡＬレイヤからの４８バイトデータをＣｅｌｌ
Ｐａｙｌｏａｄ（３１）とし、これに５バイトのＣｅ
ｌｌ Ｈｅａｄｅｒ（３２）を付加してＡＴＭ Ｃｅｌ
ｌ（３０）を構成する。

【００４４】Ｃｅｌｌ Ｈｅａｄｅｒ（３２）は、ＶＰ
Ｉ(Virtual Path Identifier)３３、ＶＣＩ(Virtual Ch
annel Identifier)３４、ＰＴＩ(Payload Type Identif
ication)３５等からなる。ＶＰＩ（３３）とＶＣＩ（３
４）は、通信フローを識別するためのラベルアドレスで
ある。ＶＰＩ（３３）とＶＣＩ（３４）により、通信を
２レベルでラベル多重することができる。通信の単位は
コネクションと呼ばれ、コネクション単位でスイッチン
グやトラヒック制御が実行される。ＶＰＩ（３３）が同
一であるＡＴＭセルの通信フローがＶＰコネクションを
形成し、ＶＰＩ（３３）とＶＣＩ（３４）が同一である
ＡＴＭセルフローがＶＣコネクションを形成する。ＰＴ
Ｉ（３５）の３ビットはＶＣコネクション上でのセル種
別の識別に用いられる。

【００４５】図４に、端末１（１１０−１）と端末２
（１１０−２）間のＡＴＭ通信におけるＶＰＩとＶＣＩ
による多重化を示す。端末１（１１０−１）と端末２
（１１０−２）間のＡＴＭ回線１２０上に、ＶＰコネク
ションとして（３１０）と（３１０−１）が多重化され
ており、更に（３１０）上のＶＣコネクションとして
（３２０）と（３２０−１）が多重化されている。

【００４６】ＶＰコネクション（３１０）上のＡＴＭセ
ルフローとしては、終端点（１１０−１，１１０−２）
間にわたるＶＰ−Ｅｎｄ−ｔｏ−Ｅｎｄ ｆｌｏｗ（３
１１）と、コネクションの一部分（例えば、１００−１
と１００−２間）におけるＶＰ−Ｓｅｇｍｅｎｔ ｆｌ
ｏｗ（３１２）がある。ＶＣコネクション（３２０）上
のセルフローも同様に、 ＶＣ−Ｅｎｄ−ｔｏ−Ｅｎｄ
ｆｌｏｗ（３２１）と、ＶＣ−Ｓｅｇｍｅｎｔ ｆｌ
ｏｗ（３２２）がある。

【００４７】次に、図３のＯＡＭ ｆｌｏｗ（３０３）
のデータフォーマットについて述べる。

【００４８】ＯＡＭ ｆｌｏｗ（３０３）では、ＯＡＭ
Ｃｅｌｌ（３０‘）により管理情報（２４６）が転送
される。ＯＡＭ ＣｅｌｌのＨｅａｄｅｒ（３２’）は
Ｕｓｅｒ ｆｌｏｗ（３０１）及び信号ｆｌｏｗ（３０
２）の場合（３２）と同様の構成である。ＯＡＭ Ｃｅ
ｌｌのＰａｙｌｏａｄ（３１‘）は、ＯＡＭ ｔｙｐｅ
（３６）、ＯＡＭ ｆｕｎｃｔｉｏｎ（３７）及び、Ｏ
ＡＭ機能固有情報（３８）等からなる。上位レイヤ（２
４０）からの管理情報（２４６）は、ＯＡＭ機能固有情
報３８の一部分として転送される。３６と３７は、ＯＡ
Ｍ Ｃｅｌｌ（３０’）の機能を識別するために使用さ
れる。

【００４９】図５は、ＶＣＩ（３４）、ＰＴＩ（３
５）、 ＯＡＭ ｔｙｐｅ（３６）及び、ＯＡＭ ｆｕ
ｎｃｔｉｏｎ（３７）によるＡＴＭセルの識別を示す。
ＡＴＭセルは、ＶＣＩ値により識別されるＶＰコネクシ
ョン上のセル（３０−１〜３０−８）と、ＰＴＩ値によ
り識別されるＶＣコネクション上のセル（３０−９〜３
０−１６）に分類される。

【００５０】ＶＣＩ値が１、２及び、５のセルは、信号
セル（３０−１）である。信号セル（３０−１）は前述
の信号情報を転送し、コネクション設定／解除（５−１
１）を制御するために使用される。ＶＣＩ値が３のセル
はＶＰ−Ｓｅｇｍｅｎｔ ＯＡＭセル（３０−２，３０
−３）であり、ＶＣＩ値が４のセルはＶＰ−Ｅｎｄ−ｔ
ｏ−Ｅｎｄ ＯＡＭセル（３０−４〜３０−７）であ
る。ＯＡＭセルは、ＯＡＭ ｔｙｐｅ（３６）とＯＡＭ
ｆｕｎｃｔｉｏｎ（３７）により識別される。ＯＡＭ
ｔｙｐｅ（３６）が０００１かつ（ＯＡＭ ｆｕｎｃ
ｔｉｏｎ３７）が００００ならばＡＩＳ(AlarmIndicati
on Signal)セル（３０−４）であり、ＯＡＭ ｔｙｐｅ
（３６）が０００１かつＯＡＭ ｆｕｎｃｔｉｏｎ（３
７）が０００１ならばＲＤＩ(Remote Defect Indicatio
n)セル（３０−５）である。ＡＩＳセル（３０−４）と
ＲＤＩセル（３０―５）は通信装置の故障を伝えるため
に使用され、これによりＶＰ故障管理機能（５−１４）
がサポートされる。

【００５１】次に、ＯＡＭ ｔｙｐｅ（３６）が０００
１かつＯＡＭ ｆｕｎｃｔｉｏｎ（３７）が１０００の
ＯＡＭセルは、ＬＢ(LoopBack)セル（３０−２，３０−
６）である。ＬＢはＶＰコネクションの端点またはＶＰ
−Ｓｅｇｍｅｎｔの端点で折返されてくる。そこで、Ｌ
Ｂの送受信を監視することで対応する通信経路の正常性
を確認できる。この機能は、ＬｏｏｐＢａｃｋ試験（５
−１２，５−１５）と呼ばれる。ＯＡＭ ｔｙｐｅ（３
６）が００１０のＯＡＭセルはＶＰ−ＭＣ(Monitoring
Cell)（３０−７）である。ＶＰ−ＭＣ（３０−７）を
定期的に送信することにより、ＶＰコネクション上を転
送されるＵｓｅｒセルの通信品質（流量、廃棄量、ビッ
トエラー率等）を監視する。この機能は、ＶＰ性能監視
（５−１３，５−１６）と呼ばれる。

【００５２】次に、ＶＣＩ値が６のセルは、ＶＰ−ＲＭ
(Resource Management)セル（３０−８）である。ＶＰ
−ＲＭセル（３０−８）により、受信端末または網の輻
輳状態を送信端末に通知する。ＶＰ−ＲＭセル（３０−
８）は、ＶＰコネクションの帯域を輻輳状態に応じて制
御するために使用される。この動的な帯域制御は、ＡＢ
Ｒ(Available Bit Rate)制御（５−１７）と呼ばれる。

【００５３】ＶＣＩ値が３１以上のセルは、ＶＣコネク
ション上のセル（３０−９〜３０−１６）であり、ＰＴ
Ｉ値により機能が識別される。ＰＴＩ（３５）の先頭ビ
ットが０のセルは、Ｕｓｅｒセル（３０−９）である。
Ｕｓｅｒセル（３０―９）は端末間でユーザ情報を転送
するために使用される（情報転送機能５−１８）。ＰＴ
Ｉ値が１００のセルはＶＣ−Ｓｅｇｍｅｎｔ ＯＡＭセ
ル（３０−１０，３０−１１）であり、ＰＴＩ値が１０
１のセルはＶＣ−Ｅｎｄ−ｔｏ−Ｅｎｄ ＯＡＭセル
（３０−１２〜３０−１５）である。 ＯＡＭ ｔｙｐｅ
（３６）とＯＡＭｆｕｎｃｔｉｏｎ（３７）によるＯＡ
Ｍセルの識別は、前記のＶＰコネクション上のＯＡＭセ
ル（３０−２〜３０−７）の場合と同様である。ただ
し、管理の対象はＶＣコネクションである。ＰＴＩ値が
１１０のセルは、ＶＣ−ＲＭセル（３０−１６）であ
り、ＶＣコネクションに対するＡＢＲ制御（５−２４）
のために使用される。

【００５４】以下、このようなATM網に適用された回線
Ｉｎｔｅｒｆａｃｅ（図１、４０Ａ‘，４０Ａ，４０
Ｆ，４０Ｔ，４０Ｓ）の詳細について説明する。

【００５５】図６に、回線Ｉｎｔｅｒｆａｃｅ（４０Ａ
‘，４０Ａ，４０Ｆ，４０Ｔ，４０Ｓ）の構成を示す。

【００５６】図示するように、回線Ｉｎｔｅｒｆａｃｅ
（４０）は、上位システム（４２）、受信物理レイヤ処
理部（４１Ｒ）、送信物理レイヤ処理部（４１Ｔ）、Ａ
ＴＭプロトコル処理部（１０）及び、後述するＦＰＧＡ
（３）に対するConfiguration Dataを格納しているＦＰ
ＧＡ Ｐｒｏｇｒａｍ Ｍｅｍｏｒｙ（１５）よりな
る。

【００５７】上位システム（４２）は、上位バス（４
６）を介して受信物理レイヤ処理部（４１Ｒ）、送信物
理レイヤ処理部（４１Ｔ）及び、ＡＴＭプロトコル処理
部（１０）に接続しており、これらの動作を制御する。

【００５８】また、上位システム（４２）は、Ｂｕｓ
ｂｒｉｄｇｅ（４８）を経由してシステムバス（１０
３）に接続しており、制御部（図１の１０２）とのイン
タフェース機能ももつ。

【００５９】ここで、上位システム（４２）は、上位プ
ロセッサ（４３）、上位プロセッサ４３のワークエリア
である上位Ｍｅｍｏｒｙ（４４）及び、上位プロセッサ
（４３）に対するプログラムを格納しているプロセッサ
Ｐｒｏｇｒａｍ Ｍｅｍｏｒｙ（４５）から構成され
る。

【００６０】受信物理レイヤ処理部（４１Ｒ）は、受信
回線（１２０Ｒ）から受信した通信データに対して物理
レイヤ（図２の２１０）の受信処理を実行する。送信物
理レイヤ部（４１Ｔ）はＡＴＭプロトコル処理部（１
０）からの送信セルに対して物理レイヤの送信処理を実
行して、送信回線（１２０Ｔ）上へ送出する。

【００６１】ＡＴＭプロトコル処理部（１０）は、ＡＴ
Ｍレイヤ（図３の２２０）及びＡＡＬ（図３の２３０）
の処理を実行する。

【００６２】ＡＴＭプロトコル処理部（１０）は、イベ
ント受付部（１）、Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制
御部（２）及び、ＦＰＧＡ（３）より構成される。

【００６３】実際のレイヤ処理は、ＦＰＧＡ（３）内の
論理素子によりＦＰＧＡ ＷｏｒｋＭｅｍｏｒｙ（１
４）を作業エリアとして実行される。ＦＰＧＡ（３）内
の論理素子としては、素子間の接続が固定的である固定
論理素子（３Ｂ）と、素子間の接続がＰｒｏｇｒａｍ
ＳＲＡＭ（３Ｓ）上のConfiguration Data（９−ｘ−
ｙ）により決定されるプログラマブル論理素子（３Ｌ）
が設けられている。

【００６４】プログラマブル論理素子（３Ｌ）の素子間
接続を決定するConfiguration Dataは、ＦＰＧＡ Ｐｒ
ｏｇｒａｍ Ｍｅｍｏｒｙ（１５）からプログラムバス
（４７）を介してＦＰＧＡ Ｐｒｏｇｒａｍ Ｍｅｍｏ
ｒｙ（１５）にロードされる。ＦＰＧＡ Ｐｒｏｇｒａ
ｍ Ｍｅｍｏｒｙ（１５）上には、発生イベント（７）
と処理対象コネクションのタイプ（８）毎に、当該発生
イベント（７）と処理対象コネクションのタイプ（８）
に対して行うべき処理を実現する、プログラマブル論理
素子（３L）の素子間接続を記述したConfiguration Dat
a（９）が格納されている。固定論理素子（３Ｂ）で
は、全てのイベント（７）／コネクションタイプ（８）
で共通の処理が実行される。

【００６５】次に、イベント受付部（１）は、ＡＴＭレ
イヤ及びＡＡＬ処理上のイベントの発生を監視し、イベ
ントの情報を内部制御バス（１１）によりＲｅｃｏｎｆ
ｉｇｕｒａｔｉｏｎ制御部（２）及びＦＰＧＡ（３）に
通知する。イベント受付部（１）は、上位システム（４
２）、受信物理レイヤ処理部（４１Ｒ）及び、送信物理
レイヤ処理部（４１Ｔ）からのイベントを受付けるＳｙ
ｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（１Ｓ）、ＡＴＭレイヤ
とＡＡＬのプロトコルタイマを実現するタイマ回路（１
Ｔ）及び、受信物理レイヤ処理部４１Ｒからの受信セル
を受取る受信セルＦＩＦＯ（１Ｒ）からなる。

【００６６】次に、Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制
御部（２）は、ＦＰＧＡのＰｒｏｇｒａｍ ＳＲＡＭ
（３Ｓ）へのConfiguration Dataのロードをイベント発
生毎に実行する。Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御
部（２）は、イベント受付部（１）からのイベントを分
析するイベント分析回路（２Ｅ）と、 ＦＰＧＡ Ｐｒ
ｏｇｒａｍ Ｍｅｍｏｒｙ（１５）からＦＰＧＡのＰｒ
ｏｇｒａｍ ＳＲＡＭ（３Ｓ）へのConfiguration Data
（９−ｘ−ｙ）のロードを実行するＰｒｏｇｒａｍ ｌ
ｏａｄｅｒ（２Ｐ）から構成される。

【００６７】このような構成において、ＦＰＧＡ（３）
は、ＦＰＧＡのＰｒｏｇｒａｍ ＳＲＡＭ（３Ｓ）への
Configuration Dataのダウンロード完了後にＡＴＭレイ
ヤとＡＡＬのレイヤ処理を実行する。

【００６８】先に図２に示したように、ＦＰＧＡ（３）
は、ＡＴＭレイヤ処理のみを行う場合と（ＡＴＭ交換機
（１００）におけるＵｓｅｒ ｆｌｏｗ（３０１））
と、ＡＡＬまで行う場合（１００における信号ｆｌｏｗ
（３０２））がある。前者の場合ＦＰＧＡ（３）は、受
信セルＦＩＦＯ（１Ｒ）からのセルに対してＡＴＭレイ
ヤ処理を実行して、送信セルを送信物理レイヤ処理部
（４１Ｔ）へ転送する。後者の場合ＦＰＧＡ（３）は、
Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（１Ｓ）を介して上
位Ｍｅｍｏｒｙ（４４）にアクセスしてＡＡＬ処理を実
行する。すなわち、この場合は、ＦＰＧＡ(３)は、上位
Ｍｅｍｏｒｙ（４４）上の上位レイヤ情報（図３の２４
５，２４６）をＡＴＭセルに分解して送信し、受信ＡＴ
Ｍセルから上位レイヤ情報を組立てて上位Ｍｅｍｏｒｙ
（４４）に格納する。

【００６９】以下、ＡＴＭプロトコル処理部（１０）の
行う処理の詳細について説明する。

【００７０】図７に、ＡＴＭプロトコル処理部（１０）
の行う処理のフローを示す。

【００７１】図示するように、ＡＴＭプロトコル処理部
（１０）の行う処理としては、イベント受付部（１）に
よるイベント受付（６０）、 Ｒｅｃｏｎｆｉｇｕｒａ
ｔｉｏｎ制御部（２）によるＦＰＧＡ Ｐｒｏｇｒａｍ
選択（７０）とＰｒｏｇｒａｍ Ｌｏａｄ（８０）及
び、ＦＰＧＡ（３）によるＰｒｏｇｒａｍ実行（９０）
がある。

【００７２】イベント受付処理（６０）は、受信セルＦ
ＩＦＯ（図６の１Ｒ）で実行される処理（６Ｒ）、タイ
マ回路（図６の１Ｔ）で実行される処理（６Ｔ）及び、
Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（図６の１Ｓ）で実
行される処理（６Ｓ）から構成される。

【００７３】受信セルＦＩＦＯ（1R)で実行される処理
（６Ｒ）では、ＦＩＦＯ中に受信セルがある場合はセル
受信信号を発生する（６Ｒ−２）。タイマ回路(1T)で実
行される処理（６Ｔ）では、タイムアウトが存在する場
合はタイムアウト信号を発生する（６Ｔ−２）。Ｓｙｓ
ｔｅｍ Ｉｎｔｅｒｆａｃｅ（１Ｓ）で実行される処理
（６Ｓ）では、上位からのコマンドが存在する場合はコ
マンド信号を発生する（６Ｓ−２）。

【００７４】次に、ＦＰＧＡ Ｐｒｏｇｒａｍ選択処理
（７０）では、イベント分析回路（図６の２Ｅ）が６０
から信号を受取って発生イベントを分析する。セル受信
信号を受取った場合（７２−Ｒ）は１Ｒ中の受信セルを
識別し（７３−Ｒ）、タイムアウト信号を受取った場合
（７２−Ｔ）はタイムアウトしたタイマを識別し（７３
−Ｔ）、コマンド信号を受取った場合（７２−Ｓ）はコ
マンドの種別を識別する（７３−Ｓ）。

【００７５】そして、イベントの分析後、処理対象コネ
クションのタイプを識別する（７４）。その後、発生イ
ベントと処理対象コネクションに対応したConfiguratio
n DataをＦＰＧＡ Ｐｒｏｇｒａｍ Ｍｅｍｏｒｙ（図
６の１５）上から選択し（７５）、Ｐｒｏｇｒａｍ ｌ
ｏａｄ信号を発生する（７６）。ここで、ＦＰＧＡＰｒ
ｏｇｒａｍ Ｍｅｍｏｒｙ（図６の１５）上の各Config
uration Dataは、「通常コネクション上でのＵｓｅｒ
Ｃｅｌｌ受信処理」（９−４４−１１）のように、どの
コネクションタイプに対するどのイベントに対する処理
という単位毎に記述された、当該処理を実現させる素子
間接続を記述した情報である。

【００７６】次に、Ｐｒｏｇｒａｍ Ｌｏａｄ処理（８
０）では、Ｐｒｏｇｒａｍ ｌｏａｄｅｒ（図６の２
Ｐ）が処理８１においてＰｒｏｇｒａｍ ｌｏａｄ信号
を受取り、処理（７５）で選択されたConfiguration Da
taをＦＰＧＡ ＰｒｏｇｒａｍＭｅｍｏｒｙ（図６の１
５）からＰｒｏｇｒａｍ ＳＲＡＭ（図６の３Ｓ）へロ
ードする（８４）。ここで、ｌｏａｄ可能数（８３，８
５）はＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）に対するＰｒｏ
ｇｒａｍ ｌｏａｄｅｒ（２Ｐ）とＦＰＧＡ（３）間で
のアクセス競合を解消するための変数である。ｌｏａｄ
可能数はＰｒｏｇｒａｍ ＳＲＡＭ（３Ｓ）の数（図６
の場合は１）で初期化される。ｌｏａｄ可能数がゼロの
場合は、Ｐｒｏｇｒａｍ ｌｏａｄｅｒ（２Ｐ）がアク
セス可能な３Ｓが存在しないので、再度Ｐｒｏｇｒａｍ
ｌｏａｄ信号を発する（８７）ことにより、本信号に
対する処理を保留する。 ｌｏａｄ可能数が正の場合
は、プログラムをロードし（８４）、 ｌｏａｄ可能数
をデクリメントし（８５）、 ｌｏａｄ完了信号を発生
する（８６）。

【００７７】Ｐｒｏｇｒａｍ実行処理（９０）では、Ｆ
ＰＧＡ（図６の３）が処理９１においてｌｏａｄ完了信
号を受取り（９２）、ロードしたConfiguration Dataに
従って形成した素子間接続によって実現される論理回路
でATM処理を実行し（９３）、 完了したならばｌｏａｄ
可能数をインクリメントする（９４）。

【００７８】ここで、処理９３で実行される、一回のCo
nfiguration Dataのロードに対応して行われるＡＴＭ処
理（９）は、「通常コネクション上でのＵｓｅｒ Ｃｅ
ｌｌ受信処理」（９−４４−１１）のように、どのコネ
クションタイプに対するどのイベントの処理という単位
の処理となる。すなわち、本実施形態では、イベント発
生毎に、イベントとコネクションに対応するConfigurat
ion Data（９−ｘ−ｙ）をＦＰＧＡ Ｐｒｏｇｒａｍ
Ｍｅｍｏｒｙ（１５）からＰｒｏｇｒａｍ ＳＲＡＭ
（３Ｓ）にロードし、発生イベントと処理対象コネクシ
ョンに応じたプロトコル処理をFPGA（３）に実行させて
いる。

【００７９】以下、図７のＦＰＧＡ Ｐｒｏｇｒａｍ選
択処理（７０）の詳細について説明する。

【００８０】図８に、このＦＰＧＡ Ｐｒｏｇｒａｍ選
択処理（７０）を行うためのATMプロトコル処理部（１
０）の構成の詳細を示す。

【００８１】図には、イベント分析回路（２Ｅ）が、イ
ベント受付部（１）からの情報に基づき、 イベントに
対応するConfiguration Dataアドレス／サイズ（５５）
を求め、Ｐｒｏｇｒａｍ ｌｏａｄｅｒ（２Ｐ）へ出力
するまでのプロセスに関連するATMプロトコル処理部
（１０）の部分を示している。

【００８２】図中において、イベント受付部（１）で
は、 Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（１Ｓ）、タ
イマ回路（１Ｔ）及び、受信セルＦＩＦＯ（１Ｒ）にイ
ベントの情報が記憶されている。Ｓｙｓｔｅｍ Ｉｎｔ
ｅｒｆａｃｅ（１Ｓ）で受付けたイベント（上位／下位
イベントと呼ぶ）は、コマンド情報としてコマンドレジ
スタ（５０Ｓ）に記録される。タイマ回路（１Ｔ）で発
生したイベント（タイマイベントと呼ぶ）は、タイマ情
報としてタイムアウトレジスタ（５０Ｔ）に記憶され
る。受信セルＦＩＦＯ（１Ｒ）には、受信セル（５０
Ｒ）がセル受信イベントとして記憶される。

【００８３】ここで、図９にイベントの一覧を示す。

【００８４】イベントＩＤ（５３）はイベントを一意に
識別するための番号であり、本図はイベントＩＤの一例
を示している。

【００８５】図示するように、上位イベント（７−１
０）としては、ＬＢ(LoopBack)試験開始（７−１１）等
の上位プロセッサ（図６の４３）からの命令がある。下
位イベント（７−２０）としては、ＶＣ故障発生（７−
２１）等の物理レイヤ処理部（図６の４１Ｒ，４１Ｔ）
における状態変化イベントがある。また、タイマイベン
ト（７−３０）としては、警報送信時刻（７−３２）等
の一定時刻毎のセル送信イベントと、警報解除時刻（７
−３３）のように一定時刻の受信状態監視による状態変
化イベントがある。セル受信イベント（７−４０）とし
ては、信号セル受信（７−４３）、Ｕｓｅｒセル受信
（７−４４）等、図５に示すセル種別と対応したイベン
トがある。

【００８６】さて、図８のイベント分析回路（２Ｅ）
は、まず、イベント受付部（１）中のイベント情報によ
りイベントＩＤ（５３）とコネクションタイプ（５４）
を求める。イベントＩＤ（５３）はイベントＩＤ識別部
（２１）で導出される。上位／下位イベントのイベント
ＩＤはコマンドレジスタ（５０Ｓ）からのコマンドＩＤ
（５１Ｓ）に基づいて求められ（２１Ｓ）、タイマイベ
ントのイベントＩＤはタイムアウトレジスタ（５０Ｔ）
からのタイマＩＤに基づいて導出される（２１Ｔ）。セ
ル受信イベントのイベントＩＤは、受信セル（５０Ｒ）
のフィールド、ＶＣＩ（３４）、ＰＴＩ（３５）、ＯＡ
Ｍ ｔｙｐｅ（３６）及び、OAMｆｕｎｃ（３７）を入
力（５１Ｒ）として導出される（２１Ｒ）。

【００８７】このようにしてイベントIDが導出される
と、次に、イベント分析回路（２Ｅ）は処理対象のコネ
クションタイプの識別を行う。

【００８８】図１０にコネクションタイプの一例を示
す。

【００８９】コネクションは、その上でサポートしてい
る機能によりいくつかのタイプ（５４）に分類される。
本例では、サポート可能な機能が、トラヒックポリシン
グを実行するＵＰＣ(Usage Parameter Control)（５−
１）、装置故障を通知するＶＣ故障管理（５−２）、通
信品質を監視するＶＣ性能監視（５−３）、通信経路の
正常性を確認するＬｏｏｐｂａｃｋ試験（５−４）、通
信量を計測する課金（５−５）、通信輻輳をフィードバ
ック制御するＡＢＲ制御（５−６）、セル間の送信順序
を制御するＢｕｆｆｅｒ制御（５−７）及び、ＡＴＭセ
ルｈｅａｄｅｒ（図4の３２）を書換えるヘッダ変換
（５−８）である場合を示している。Ｂｕｆｆｅｒ制御
（５−７）及とヘッダ変換（５−８）は、コネクション
のタイプに依らず共通にサポートされる共通機能（５―
１０）である。５−１〜５−６は、コネクションタイプ
（５４）によりサポート／非サポートが決まる付加機能
（５−０）である。

【００９０】コネクションは、Ｕｓｅｒセルを転送する
もの（８−１０，８−２０）と、転送しない試験用コネ
クション（８−３０）に分類される。前者は、ＡＢＲ制
御（５−６）を行わない通常コネクション（８−１０）
と、行うＡＢＲコネクション（８−２０）に別れる。更
に、通常コネクション（８−１０）とＡＢＲコネクショ
ン（８−２０）は、ＶＣ故障管理（５−２）とＶＣ性能
監視（５−３）のサポート状態により細分化される。例
えば、タイプ１１のコネクション（８―１１）ではＶＣ
故障管理（５−２）とＶＣ性能監視（５−３）はサポー
トされず、タイプ１２（８−１２）上ではＶＣ故障管理
（５―２）のみサポートされている。公衆網上での通信
では、課金（５−５）は通常コネクション（８−１０）
とＡＢＲコネクション（８−２０）でコネクションタイ
プに依らずサポートされる必要がある。

【００９１】さて、図８のコネクションタイプ識別部
（２２）は、イベント受付部（１）からのＶＰＩ、ＶＣ
Ｉ（５２）を入力として、処理対象コネクションのコネ
クションタイプ（５４）を導出する。コネクションタイ
プ識別部（２２）は、コネクション情報Ｍｅｍｏｒｙ
（２４）上のＶＰＩ／ＶＣＩとコネクションタイプの対
応表を参照して５４を求める。Ｐｒｏｇｒａｍ選択部
（２３）は、イベントＩＤ（５３）とコネクションタイ
プ（５４）を入力として、イベント、コネクションタイ
プに対応するConfiguration Dataのアドレス／サイズ
（５５）を出力する。Ｐｒｏｇｒａｍ選択部（２３）
は、Ｐｒｏｇｒａｍ情報Ｍｅｍｏｒｙ（２５）上のイベ
ントＩＤ／コネクションタイプとConfiguration Dataア
ドレス／サイズの対応表を参照して５５を導出する。コ
ネクション情報Ｍｅｍｏｒｙ（２４）とＰｒｏｇｒａｍ
情報Ｍｅｍｏｒｙ（２５）上の対応表は、回線インタフ
ェース（図６の４０）の立ち上げ時に、上位プロセッサ
（図６の４３）により設定される。

【００９２】次に、このようにして選択され、Ｐｒｏｇ
ｒａｍ ＳＲＡＭ（３Ｓ）にロードされたConfiguratio
n Data（９−ｘ−ｙ）によって素子間の接続が形成され
たＦＰＧＡ（図６の３）が実行する処理の例を図１１に
示す。

【００９３】Ｂｕｆｆｅｒ制御（５−７）とヘッダ変換
（５−８）は共通機能（図１０の５―１０）であり、こ
れらを実現するための処理、優先制御（４−７−１）と
ヘッダ変換（４−８−１）は、固定論理素子（３Ｂ）上
に予めインプリメントされている。ＵＰＣ（５−１）〜
ＡＢＲ制御（５−６）は付加機能（図１０の５−０）で
あり、これらを実現するための処理はプログラマブル論
理素子（３Ｌ）で実行される。すなわち、ＵＰＣ（５−
１）〜ＡＢＲ制御（５−６）のための処理を実現する素
子間の接続を、イベント／コネクションタイプ毎に記述
したものがConfiguration Data（ｘ，ｙ）（９−ｘ−
ｙ）である。

【００９４】なお、図６の構成において、イベント発生
毎にＰｒｏｇｒａｍ ＳＲＡＭ（３Ｓ）上のＰｒｏｇｒ
ａｍ（ｘ，ｙ）（９−ｘ−ｙ）は更新される。よって、
各プログラム９−ｘ−ｙ間においてグローバルに用いる
グローバル変数は、ＦＰＧＡＷｏｒｋ Ｍｅｍｏｒｙ
（１４）上に配置する必要がある。

【００９５】さて、図１１には、４つのConfiguration
Dataに対応する処理を例示してある。

【００９６】Configuration Data（９−４４−１１）
は、コネクションタイプ１１でのＵｓｅｒセル受信（イ
ベント４４）処理である。図１０によると、タイプ１１
のコネクション（図１０の８−１１）上ではＵＰＣ（５
−１）と課金（５−５）が付加機能（５−０）としてサ
ポートされている。そこで９−４４−１１では、ＵＰＣ
によるポリシング（４−１−１）と課金のための計数
（４−５−１）のみが実行される。

【００９７】Configuration Data（９−４４−２５）は
前記と同様にＵｓｅｒセル受信処理（イベント４４）で
あるが、コネクションタイプ２５に対する処理である。
タイプ２５のコネクション上では、ＵＰＣ（５−１）、
ＶＣ故障管理（５−２）、ＶＣ性能監視（５−３）、課
金（５−５）及び、ＡＢＲ制御（５−６）がサポートさ
れている。よってConfiguration Data（９−４４−２
５）では、ＵＰＣ（５−１）によるポリシング（４−１
−２）、ＶＣ故障管理（５−２）のためのＶＣ回復監視
（４−２−２）、ＶＣ性能監視（５−３）のための品質
監視（４−３−２）／ＭＣ送信制御（４−３‘−２）、
課金（５−５）のための計数（４−５−２）及び、ＡＢ
Ｒ制御（５−６）のための輻輳監視（４−６−２）／輻
輳設定（４−６’−２）が実行される。

【００９８】Configuration Data（９−４７−２５）は
前記と同様にコネクション２５に対する処理であるが、
イベントがＭＣ（ＶＣ−ＳＧ）受信である。そこで、Co
nfiguration Data（９−４７−２５）では、ＶＣ性能監
視（５−３）のためのＭＣ（ＶＣ−ＳＧ）受信処理（４
−３−３）のみが実行される。

【００９９】このように、本実施形態では、FPGA(3)で
実行される処理は発生イベントと処理対象コネクション
のタイプによって異なる。

【０１００】すなわち、図１２に示す従来のプログラム
可能な論理デバイスをプロトコル用いた技術のように、
全てのイベント／機能に対する処理を実現するConfigur
ation Data（９‘）をインプリメントせずに、本実施形
態では、ＦＰＧＡ（図１の３）上には発生したイベント
の処理に必要なConfiguration Dataのみを、その処理が
終了するまでだけインプリメントすることになる。

【０１０１】例えば図１１では、タイプ１１のコネクシ
ョン上でＵｓｅｒセルを受信した場合は、Configuratio
n Data（９−４４−１１）がＦＰＧＡ内にロードされ、
ポリシング（４−１−１）と計数（４−５−１）のみが
インプリメントされる。その他の処理、ＶＣ回復監視
（４−２−２）、品質監視（４―３−２）等はＦＰＧＡ
上にインプリメントされない。

【０１０２】すなわち、本実施形態では、FPGA(3)のプ
ログラムの発生イベントに応じた動的なConfiguration
Dataのロード（Ｄｙｎａｍｉｃ Ｒｅｃｏｎｆｉｇｕｒ
ａｔｉｏｎと呼ぶ）を行うことにより、一度に、FPGA
(3)にインプリメントする論理量が少なくても済むよう
になっている。言い換えるならば、その時点で処理すべ
きイベントと無関係な処理に対応する論理部分をFPGA
(3)上に形成しない。

【０１０３】したがって、このようなＤｙｎａｍｉｃ
Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎにより、プロトコル処
理を実現するために必要な、FPGA(3)のハード量は少な
くて済み、また、FPGA(3)を用いてより多数の機能を実
現することが可能である。さらに、FPGA(3)上に形成さ
れる論理回路が大規模化しないので、配線遅延などによ
る処理の遅延を低減することができる。

【０１０４】以上、本発明の実施形態について説明し
た。

【０１０５】ところで、以上の実施形態では、FPGA
（３）のConfiguration DataをロードするＰｒｏｇｒａ
ｍ ＳＲＡＭ（３Ｓ）を一つだけ備えた場合（図７のLo
ad可能数の初期値が１の場合）について示した。

【０１０６】しかし、Ｐｒｏｇｒａｍ ＳＲＡＭ（３
Ｓ）が一つだけであると、Ｐｒｏｇｒａｍ ＳＲＡＭ
（３Ｓ）のアクセスにおいて、Ｐｒｏｇｒａｍ ｌｏａ
ｄｅｒ（２Ｐ）とプログラマブル論理素子（３Ｌ）の間
で発生する競合によって処理を高速に行えなくなる場合
がある。

【０１０７】たとえば、図１３に示すように、イベント
１（７−１）に対するＰｒｏｇｒａｍ実行（９０―１）
が完了するまで、イベント２（７−２）のＰｒｏｇｒａ
ｍＬｏａｄ（８０−２）を開始できずに待たされること
により、処理のスループットを劣化させ、ひいては通信
スループットに悪影響を与えることがある。

【０１０８】そこで、図１４に示すように、Ｐｒｏｇｒ
ａｍ ＳＲＡＭを２面（３Ｓ−１，３Ｓ−２）化して
（図７のLoad可能数の初期値を２として）、 Ｐｒｏｇ
ｒａｍＬｏａｄとＰｒｏｇｒａｍ実行の並列化を図るよ
うにすることが好ましい。

【０１０９】図１４において、セレクタ１（３Ｘ−１）
は、プログラムバス（４７）上の転送終了信号を検出し
て、プログラムバス（４７）と接続するＰｒｏｇｒａｍ
ＳＲＡＭを切換える。セレクタ２（３Ｓ−２）は、FP
GA３のプログラマブル論理素子（３Ｌ）からの実行終了
信号（５６）を検出して、プログラマブル論理素子（３
Ｌ）へ接続するＰｒｏｇｒａｍ ＳＲＡＭを切換える。
本構成により、Ｐｒｏｇｒａｍ ＳＲＡＭ（３Ｓ−１）
上のConfiguration Dataに従ったProgram実行(90)中に
Ｐｒｏｇｒａｍ ＳＲＡＭ（３Ｓ−２）へ次のConfigur
ation DataをＬｏａｄすることができる。

【０１１０】すなわち、たとえば図１４に示すように、
Ｐｒｏｇｒａｍ Ｌｏａｄ（８０）の所要時間がProgr
am実行（９０）の所要時間以下であればイベント２‘の
Ｐｒｏｇｒａｍ Ｌｏａｄ（８０−２’）は、イベント
１‘のＰｒｏｇｒａｍ実行（９０−１’）中に完了す
る。したがって、Ｐｒｏｇｒａｍ Ｌｏａｄ（８０）の
ための処理オーバーヘッドは処理のスループットに影響
を与えない。なお、１５５Ｍｂｉｔ／ｓの通信スループ
ットの場合、１つのＡＴＭ Ｃｅｌｌ当たりの処理時間
は約２．７μｓである。

【０１１１】また、以上の実施形態は、ＡＴＭ網への適
用を例にとり説明したが、本実施形態は、ＩＰ(Interne
t Protocol)やIP OVER ATM等の他のパケット転送プロト
コルを処理する通信装置の回線interface等にも同様に
適用することができる。この場合は、ＩＰやIP OVER AT
Mのプロトコル処理を、FPGA(3)によって行うようにし、
FPGA(3)に、ＩＰやIP OVER ATMに従って定まる発生イベ
ントに応じたプログラムを動的にロードを行うようにす
る。

【０１１２】また、以上の実施形態では、ロードするCo
nfiguration Dataの選択を発生イベントから得られる情
報（イベントＩＤ，コネクションタイプ）に基づいて行
ったが、Configuration Data選択のための情報として、
プロトコル上の状態番号などのＡＴＭプロトコル処理装
置の内部情報も利用するようにしてもよい。

【０１１３】

【発明の効果】以上のように本発明によれば、プログラ
ム可能な論理デバイスを用いたプロトコル処理を、プロ
トコル処理全体の規模が大きい場合でも、処理速度の低
下や論理デバイスサイズの増大化を、より抑えて実現す
ることができる。

【図面の簡単な説明】

【図１】ATM網の構成を示すブロック図である。

【図２】ATM網におけるプロトコルスタックを示す図で
ある。

【図３】ATMセルのフォーマットを示す図である。

【図４】ＡＴＭ通信コネクションの形態を示す図であ
る。

【図５】ＡＴＭセルの種別を示す図ある。

【図６】本発明の実施形態に係る回線Interfaceの構成
を示す図である。

【図７】本発明の実施形態に係るＡＴＭプロトコル処理
装置の処理を示すフロー図である。

【図８】本発明の実施形態に係るＡＴＭプロトコル処理
装置においてプログラムを選択するための構成を示した
図である。

【図９】本発明の実施形態に係るＡＴＭ回線インタフェ
ースが処理対象とするイベントの種別を示す図ある。

【図１０】本発明の実施形態に係るＡＴＭプロトコル処
理装置がサポートする機能の一例を示す図である。

【図１１】本発明の実施形態においてFPGAが行うプロト
コル処理例を示す図である。

【図１２】従来技術を適用した場合にFPGAが行うプロト
コル処理例を示す図である。

【図１３】本発明の実施形態においてFPGA Program SRA
Mが一つの場合の処理スケジューリングの一例を示す図
である。

【図１４】本発明の実施形態においてFPGA Program SRA
Mを２つ備えた場合のFPGAの構成を示すブロック図であ
る。

【図１５】本発明の実施形態においてFPGA Program SRA
Mを２つ備えた場合の処理スケジューリングの一例を示
す図である。

【符号の説明】

１・・・イベント受付部、２・・・Ｒｅｃｏｎｆｉｇｕ
ｒａｔｉｏｎ制御部、３・・・ＦＰＧＡ、９・・・Conf
iguration Data、１０・・・ＡＴＭプロトコル処理部、
１５・・・ＦＰＧＡ Ｐｒｏｇｒａｍ Ｍｅｍｏｒｙ、
４０・・・回線ｉｎｔｅｒｆａｃｅ、４１Ｒ・・・受信
物理レイヤ処理部、４１Ｔ・・・送信物理レイヤ処理
部、４２・・・上位システム、４６・・・上位バス、１
００・・・ＡＴＭ交換機、１０２・・・制御部、１１０
・・・端末、１２０・・・ＡＴＭ回線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 達也 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】通信プロトコルの処理を行う通信プロトコ
   ル処理装置において、設定された構成データに従った論
   理回路を形成するプログラマブル論理デバイスを用いて
   通信プロトコルの処理を行う方法であって、 相互に独立して行われる通信プロトコルの処理の部分毎
   に、通信プロトコルの処理の部分を行う論理回路を前記
   プログラマブル論理デバイス上に形成する構成データを
   用意し通信プロトコルの処理を実行すべき時点におい
   て、動的に、当該時点において実行すべき通信プロトコ
   ルの処理の部分を判定し、判定した通信プロトコルの処
   理の部分に対応する構成データを選択し、前記プログラ
   マブル論理デバイスに設定することを特徴とする通信プ
   ロトコル処理方法。
2. 【請求項２】請求項１記載の通信プロトコルの処理方法
   であって、 前記通信プロトコルの処理の部分の判定は、受信した通
   信データの種類と、発生した伝送路の管理もしくは制御
   するための処理の開始の指示の種類と、受信した通信デ
   ータを伝送するコネクションの種類と、前記通信プロト
   コル処理装置の状態とのうちの少なくとも一つに基づい
   て行うことを特徴とする通信プロトコルの処理方法。
3. 【請求項３】請求項１記載の通信プロトコルの処理方法
   であって、 前記通信プロトコルは、ATM(Asynchronous Transfer Mo
   de)のプロトコルであり、 前記通信プロトコルの処理の部分の判定は、受信したAT
   Mセルの宛先情報と、受信したATMセルの種別情報と、発
   生した伝送路の管理もしくは制御するための処理の開始
   の指示の種類と、前記通信プロトコル処理装置の状態と
   のうちの少なくとも一つに基づいて行うことを特徴とす
   る通信プロトコルの処理方法。
4. 【請求項４】通信プロトコルの処理を行う通信プロトコ
   ル処理装置であって、 設定された構成データに従った論理回路を形成するプロ
   グラマブル論理デバイスと、 相互に独立して行われる通信プロトコルの処理の部分毎
   に、当該通信プロトコルの処理の部分を行う論理回路を
   前記プログラマブル論理デバイス上に形成する構成デー
   タを記憶した記憶装置と、 通信プロトコルの処理を実行すべき時点において、動的
   に、当該時点において実行すべき通信プロトコルの処理
   の部分を判定する判定手段と、 前記判定手段が、判定した通信プロトコルの処理の部分
   に対応する構成データを選択し、選択した構成データを
   前記記憶装置から読み出し、前記プログラマブル論理デ
   バイスに設定する手段とを有することを特徴とする通信
   プロトコル処理装置。
5. 【請求項５】通信プロトコルの処理を行う通信プロトコ
   ル処理装置であって、 複数の構成データ記憶装置を備え、順次一つの構成デー
   タ記憶装置を現用とし、現用の構成データ記憶装置に書
   き込まれた構成データを読み込み、読み込んだ構成デー
   タに従った論理回路を形成するプログラマブル論理デバ
   イスと、 相互に独立して行われる通信プロトコルの処理の部分毎
   に、通信プロトコルの処理の部分を行う論理回路を前記
   プログラマブル論理デバイス上に形成する構成データを
   記憶した二次記憶装置と、 通信プロトコルの処理を実行すべき時点において、動的
   に、当該時点において実行すべき通信プロトコルの処理
   の部分を判定する判定手段と、 前記判定手段が、判定した通信プロトコルの処理の部分
   に対応する構成データを選択し、選択した構成データを
   前記二次記憶装置から読み出し、前記複数の構成データ
   記憶装置のうち、次にプログラマブル論理デバイスが現
   用とする構成データ記憶装置に書き込む手段とを有する
   ことを特徴とする通信プロトコル処理装置。
6. 【請求項６】コネクションを介して通信データを受信す
   る請求項４または５記載の通信プロトコル処理装置であ
   って、 伝送路の管理もしくは制御するための処理の開始の指示
   を発行する制御手段を備え、 前記判定手段は、前記通信プロトコルの処理の部分の判
   定は、受信した通信データの種類と、前記制御手段より
   発行された伝送路の管理もしくは制御するための処理の
   開始の指示の種類と、受信した通信データを伝送するコ
   ネクションの種類と、前記通信プロトコル処理装置の状
   態とのうちの少なくとも一つに基づいて行うことを特徴
   とする通信プロトコル処理装置。
7. 【請求項７】ATM(Asynchronous Transfer Mode)セルを
   受信し、ATMに従った通信プロトコル処理を行い、ATMセ
   ルを送信する請求項４または５記載の通信プロトコル処
   理装置であって、 伝送路の管理もしくは制御するための処理の開始の指示
   を発行する制御手段を備え、 前記判定手段は、前記通信プロトコルの処理の部分の判
   定を、受信したATMセルの宛先情報と、受信したATMセル
   の種別情報と、前記制御手段が発行した伝送路の管理も
   しくは制御するための処理の開始の指示の種類と、前記
   通信プロトコル処理装置の状態とのうちの少なくとも一
   つに基づいて行うことを特徴とする通信プロトコル処理
   装置。
8. 【請求項８】請求７記載の通信プロトコル処理装置を備
   えたATM(Asynchronous Transfer Mode)交換機であっ
   て、 複数の前記通信プロトコル処理装置と、 前記複数の通信プロトコル処理装置間で送受信するATM
   セルの交換を行うスイッチとを有することを特徴とする
   ATM交換機。