JPH11214539A - Semiconductor device and manufacture thereof - Google Patents
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置、並び
に、その製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＯＳ構造を有する半導体装置におい
て、シリコン基板上に熱酸化によりゲート酸化膜を成長
させ、６００℃以上の雰囲気においてポリシリコン層を
１０００オングストローム程度ＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により堆積さ
せ、ＭＯＳ構造を形成している。2. Description of the Related Art In a semiconductor device having a MOS structure, a gate oxide film is grown on a silicon substrate by thermal oxidation, and a polysilicon layer is formed by CVD (Chemica) in an atmosphere of 600 ° C. or more at about 1000 Å.
1 Vapor Deposition) to form a MOS structure.
【０００３】[0003]
【発明が解決しようとする課題】ＥＥＰＲＯＭ,ＦＬＡ
ＳＨ等半導体不揮発性メモリにおいて、ＭＯＳ構造のゲ
ート絶縁膜を介してゲート絶縁膜上フローティングゲー
トへの電子の注入並びにフローティングゲートからの電
子引き抜きを行うことにより記憶メモリとしての機能を
実現させているが、ゲート絶縁膜が通過電荷量が１５Ｃ
／ｃｍ2程度で破壊されてしまい、不揮発性メモリの書
き換え回数が制限されてしまうという問題があった。SUMMARY OF THE INVENTION EEPROM, FLA
In a semiconductor non-volatile memory such as an SH, a function as a storage memory is realized by injecting electrons into a floating gate on a gate insulating film and extracting electrons from the floating gate via a gate insulating film having a MOS structure. The gate insulating film has a passing charge amount of 15C
/ Cm 2 , causing a problem that the number of rewrites of the nonvolatile memory is limited.
【０００４】[0004]
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ＭＯＳ構造を用いた半導体
装置のゲート部を構成する結晶粒子径が微細で均一であ
ることを特徴とする。In order to solve the above-mentioned problems, a semiconductor device according to the present invention is characterized in that the diameter of crystal grains constituting a gate portion of a semiconductor device using a MOS structure is fine and uniform. I do.
【０００５】また本発明の半導体装置は、特にゲート部
のポリシリコン層を２回以上に分けて形成し、シリコン
基板、ゲート絶縁膜、シリコン層、シリコン酸化膜、シ
リコン層という構造を有することを特徴とする。Further, the semiconductor device of the present invention has a structure in which the polysilicon layer of the gate portion is formed in two or more steps, and has a structure of a silicon substrate, a gate insulating film, a silicon layer, a silicon oxide film, and a silicon layer. Features.
【０００６】また、本発明の半導体装置は、特にゲート
絶縁膜上のシリコン層が１０ｎｍ以下であり、シリコン
基板、ゲート絶縁膜、１０ｎｍ以下のシリコン層、シリ
コン酸化膜、シリコン層という構造を有することを特徴
とする。Further, the semiconductor device of the present invention has a structure in which the silicon layer on the gate insulating film has a thickness of 10 nm or less, and a silicon substrate, a gate insulating film, a silicon layer of 10 nm or less, a silicon oxide film, and a silicon layer. It is characterized by.
【０００７】また上記課題を解決するために、本発明の
半導体装置の製造方法は、特にゲート絶縁膜上にアモル
ファスシリコン層を５８０℃以下の雰囲気でＣＶＤによ
り１０ｎｍ以下の厚さ堆積させ、大気に暴露した後、再
度、アモルファスシリコン層を５８０℃以下の雰囲気で
ＣＶＤにより１０００オングストローム程度堆積させ、
ゲート電極を形成させることを特徴とする。In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention is particularly directed to a method of depositing an amorphous silicon layer on a gate insulating film to a thickness of 10 nm or less by CVD in an atmosphere of 580 ° C. or less, and After the exposure, an amorphous silicon layer is deposited again by CVD in an atmosphere of 580 ° C. or less by about 1000 Å,
A gate electrode is formed.
【０００８】さらに、本発明の半導体装置の製造方法
は、特にゲート絶縁膜上にアモルファスシリコン層を５
８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以下の厚さ
堆積させ、大気に暴露した後、再度、ポリシリコン層を
６００℃以上の雰囲気でＣＶＤにより１０００オングス
トローム程度堆積させ、ゲート電極を形成させることを
特徴とする。Further, the method of manufacturing a semiconductor device according to the present invention is characterized in that an amorphous silicon layer is formed on a gate insulating film.
A gate electrode is formed by depositing a polysilicon layer in a thickness of 10 nm or less by CVD in an atmosphere of 80 ° C. or less, exposing it to the atmosphere, and depositing a polysilicon layer again by CVD in an atmosphere of 600 ° C. or more by CVD. And
【０００９】[0009]
【作用】本発明によれば、ＥＥＰＲＯＭ,ＦＬＡＳＨ等
不揮発性メモリのトンネル膜の許容通過電荷量を増やす
ことが可能となるため、不揮発性メモリの書き換え回数
を増やすという効果を奏する。According to the present invention, it is possible to increase the allowable passing charge amount of the tunnel film of a nonvolatile memory such as an EEPROM or a flash memory, thereby increasing the number of times of rewriting of the nonvolatile memory.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
を基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】（実施の形態１）図１は請求項１記載の発
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ１０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃でアニールすること
によりシリコンとシリコン酸化膜との界面にＮ+拡散層
を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜１０３を熱酸化
により形成する。引き続いて５５０℃の雰囲気において
アモルファスシリコン１０４を１３００オングストロー
ム堆積させる。８５０℃のＰＯＣｌ3雰囲気中で該アモ
ルファスシリコンにリンを熱拡散させて、該アモルファ
スシリコンを再結晶化させ、ポリシリコンとすると同時
に電気的に活性化させ、導電性とする。このシリコンゲ
ートをフロティングゲートとする。(Embodiment 1) FIG. 1 is a diagram showing the steps of an embodiment of a method of manufacturing a semiconductor device according to the first aspect of the present invention. A nitride film is deposited on a silicon substrate by CVD, the nitride film at a desired position is removed by selective dry etching using a photoresist, and an element isolation called LOCOS 102 is formed by thermal oxidation. After removing the photoresist and nitride film by plasma ashing and sulfuric acid and wet etching, LOCO
In order to reduce the stress and lattice defects caused by S, sacrificial oxidation is performed by about 300 angstroms by thermal oxidation. P + ions are implanted and annealed at 1000 ° C. to form an N + diffusion layer at the interface between silicon and the silicon oxide film. Further, B is ion-implanted to form a well, and after removing the sacrificial oxide film by wet etching, a 90 Å tunnel film 103 is formed by thermal oxidation. Subsequently, amorphous silicon 104 is deposited in an atmosphere of 550 ° C. for 1300 Å. Phosphorus is thermally diffused into the amorphous silicon in a POCl 3 atmosphere at 850 ° C., whereby the amorphous silicon is recrystallized to be polysilicon and electrically activated at the same time to be conductive. This silicon gate is used as a floating gate.
【００１２】（実施の形態２）図２は請求項４記載の発
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ２０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃のアニールをするこ
とによりシリコンとシリコン酸化膜との界面にＮ+拡散
層を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜を熱酸化により
形成する。引き続いて５５０℃の雰囲気においてアモル
ファスシリコン２０４を２０オングストローム堆積さ
せ、一度大気に暴露した後にさらに５５０℃の雰囲気に
おいてアモルファスシリコン２０５を１３００オングス
トローム、ＣＶＤにより堆積させる。続いて８５０℃の
ＰＯＣｌ3雰囲気中で該アモルファスシリコンにリンを
熱拡散させて、該アモルファスシリコンを再結晶化さ
せ、ポリシリコンとすると同時に電気的に活性化させ、
導電性とし、フローティングゲートとして用いる。(Embodiment 2) FIG. 2 is a view showing the steps of an embodiment of a method for manufacturing a semiconductor device according to the invention of claim 4. A nitride film is deposited on a silicon substrate by CVD, a nitride film at a desired position is removed by selective dry etching using a photoresist, and an element isolation called LOCOS 202 is formed by thermal oxidation. After removing the photoresist and nitride film by plasma ashing and sulfuric acid and wet etching, LOCO
In order to reduce the stress and lattice defects caused by S, sacrificial oxidation is performed by about 300 angstroms by thermal oxidation. An N + diffusion layer is formed at the interface between silicon and the silicon oxide film by ion implantation of P and annealing at 1000 ° C. Further, B is ion-implanted to form a well, and after removing the sacrificial oxide film by wet etching, a tunnel film of 90 Å is formed by thermal oxidation. Subsequently, amorphous silicon 204 is deposited in an atmosphere of 550 ° C. for 20 Å, and once exposed to the atmosphere, amorphous silicon 205 is further deposited in an atmosphere of 550 ° C. by 1300 Å by CVD. Subsequently, phosphorus is thermally diffused into the amorphous silicon in a POCl 3 atmosphere at 850 ° C., whereby the amorphous silicon is recrystallized to be polysilicon and electrically activated at the same time.
It is conductive and used as a floating gate.
【００１３】（実施の形態３）図３は請求項５記載の発
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ３０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃でアニールすること
によりシリコンとシリコン酸化膜との界面にＮ+拡散層
を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜を熱酸化により
形成する。引き続いて５５０℃の雰囲気においてアモル
ファスシリコン３０４を２０オングストローム堆積さ
せ、一度大気に暴露した後にさらに６２５℃の雰囲気に
おいてアモルファスシリコン３０５を１３００オングス
トローム、ＣＶＤにより堆積させる。続いて８５０℃の
ＰＯＣｌ3雰囲気中で該アモルファスシリコンにリンを
熱拡散させて、該アモルファスシリコンを再結晶化さ
せ、ポリシリコンとすると同時に電気的に活性化させ、
導電性とし、フローティングゲートに用いる。(Embodiment 3) FIG. 3 is a diagram showing steps of an embodiment of a method of manufacturing a semiconductor device according to the fifth aspect of the present invention. A nitride film is deposited on a silicon substrate by CVD, a nitride film at a desired position is removed by selective dry etching using a photoresist, and an element isolation called LOCOS 302 is formed by thermal oxidation. After removing the photoresist and nitride film by plasma ashing and sulfuric acid and wet etching, LOCO
In order to reduce the stress and lattice defects caused by S, sacrificial oxidation is performed by about 300 angstroms by thermal oxidation. P + ions are implanted and annealed at 1000 ° C. to form an N + diffusion layer at the interface between silicon and the silicon oxide film. Further, B is ion-implanted to form a well, and after removing the sacrificial oxide film by wet etching, a tunnel film of 90 Å is formed by thermal oxidation. Subsequently, amorphous silicon 304 is deposited in an atmosphere of 550 ° C. for 20 Å, and once exposed to the atmosphere, amorphous silicon 305 is further deposited in an atmosphere of 625 ° C. by 1300 Å by CVD. Subsequently, phosphorus is thermally diffused into the amorphous silicon in a POCl 3 atmosphere at 850 ° C., whereby the amorphous silicon is recrystallized to be polysilicon and electrically activated at the same time.
It is conductive and used for a floating gate.
【００１４】前記実施の形態１で製造した半導体装置に
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図４に見られるように改善される。In the semiconductor device manufactured in the first embodiment, the silicon substrate is set at 0 V, the gate electrode is set at a negative potential, and the current passing through the gate oxide film is set at 0.88 A / cm 2.
In this case, the maximum allowable charge passing amount Qbd is improved as shown in FIG.
【００１５】前記実施の形態２で製造した半導体装置に
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図５に見られるように改善される。In the semiconductor device manufactured in the second embodiment, the silicon substrate is set at 0 V, the gate electrode is set at a negative potential, and the current passing through the gate oxide film is set at 0.88 A / cm 2.
In this case, the maximum allowable charge passing amount Qbd is improved as shown in FIG.
【００１６】前記実施の形態３で製造した半導体装置に
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図６に見られるように改善される。In the semiconductor device manufactured in the third embodiment, the silicon substrate is set at 0 V, the gate electrode is set at a negative potential, and the current passing through the gate oxide film is set at 0.88 A / cm 2.
In this case, the maximum allowable charge passing amount Qbd is improved as shown in FIG.
【００１７】さらに本請求項５においては２層目のゲー
トシリコン層の形成にポリシリコンを用いているために
ＣＶＤの堆積速度を上げることができるために量産性に
優れることを特徴とする。Further, in the present invention, since polysilicon is used for forming the second gate silicon layer, the deposition rate of CVD can be increased, so that mass productivity is excellent.
【００１８】[0018]
【発明の効果】以上のように本発明の半導体装置とその
製造方法によればゲート絶縁膜に対す最大許容電荷通過
量（Ｑｂｄ）を増やすことが可能となり、より信頼性が
高く、書き換え回数の多い不揮発性メモリを製造するこ
とができる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, it is possible to increase the maximum allowable charge passing amount (Qbd) with respect to the gate insulating film, thereby increasing the reliability and reducing the number of times of rewriting. Many non-volatile memories can be manufactured.
【図１】本発明の実施例１を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.
【図２】本発明の実施例２を示す図。FIG. 2 is a diagram showing a second embodiment of the present invention.
【図３】本発明の実施例３を示す図。FIG. 3 is a diagram showing a third embodiment of the present invention.
【図４】本発明の実施例１で得られた最大許容電荷通過
量（Ｑｂｄ）と従来との比較図。FIG. 4 is a diagram illustrating a comparison between a maximum allowable charge passing amount (Qbd) obtained in the first embodiment of the present invention and a conventional case.
【図５】本発明の実施例２で得られた最大許容電荷通過
量（Ｑｂｄ）と従来との比較図。FIG. 5 is a diagram illustrating a comparison between a maximum allowable charge passing amount (Qbd) obtained in Example 2 of the present invention and a conventional example.
【図６】本発明の実施例３で得られた最大許容電荷通過
量（Ｑｂｄ）と従来との比較図。FIG. 6 is a diagram illustrating a comparison between a maximum allowable charge passage amount (Qbd) obtained in the third embodiment of the present invention and a conventional case.
１０１、２０１、３０１ シリコン基板 １０２、２０２、３０２ ＬＯＣＯＳ １０３、２０３、３０３ ゲート絶縁膜 １０４、２０５ ５５０℃で堆積させた１３００オ
ングストロームシリコン層 ２０４、３０４ ５５０℃で堆積させた２０オング
ストロームシリコン層 ３０５ ５５０℃で堆積させた１３００オングスト
ロームシリコン層101, 201, 301 Silicon substrate 102, 202, 302 LOCOS 103, 203, 303 Gate insulating film 104, 205 1300 Å silicon layer deposited at 550 ° C. 204, 304 20 Å silicon layer deposited at 550 ° C. 305 550 ° C. 1300 Å silicon layer deposited by sputtering
Claims (5)
を構成する結晶粒子径が微細で均一であることを特徴と
する半導体装置。2. A semiconductor device comprising: a semiconductor device using a MOS structure;
ゲート部のポリシリコン層を２回以上に分けて形成し、
シリコン基板、ゲート絶縁膜、シリコン層、シリコン酸
化膜、シリコン層という構造を有することを特徴とする
半導体装置。2. The semiconductor device according to claim 1, wherein the polysilicon layer in the gate portion is formed at least twice.
A semiconductor device having a structure including a silicon substrate, a gate insulating film, a silicon layer, a silicon oxide film, and a silicon layer.
ゲート絶縁膜上のシリコン層が１０ｎｍ以下であり、シ
リコン基板、ゲート絶縁膜、１０ｎｍ以下のシリコン
層、シリコン酸化膜、シリコン層という構造を有するこ
とを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the silicon layer on the gate insulating film has a thickness of 10 nm or less, and a silicon substrate, a gate insulating film, a silicon layer of 10 nm or less, a silicon oxide film, and a silicon layer. A semiconductor device comprising:
ン層を５８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以
下の厚さ堆積させ、大気に暴露した後、再度、第２アモ
ルファスシリコン層を５８０℃以下の雰囲気でＣＶＤに
より１０００オングストローム程度堆積させ、ゲート電
極を形成させる半導体装置の製造方法。4. A first amorphous silicon layer is deposited on a gate insulating film to a thickness of 10 nm or less by CVD in an atmosphere of 580 ° C. or less, and after exposing to the atmosphere, a second amorphous silicon layer is formed again at a temperature of 580 ° C. or less. A method for manufacturing a semiconductor device in which a gate electrode is formed by depositing about 1000 angstroms by CVD in an atmosphere.
を５８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以下の
厚さ堆積させ、大気に暴露した後、再度、ポリシリコン
層を６００℃以上の雰囲気でＣＶＤにより１０００オン
グストローム程度堆積させ、ゲート電極を形成させる半
導体装置の製造方法。5. An amorphous silicon layer is deposited on a gate insulating film to a thickness of 10 nm or less by CVD in an atmosphere of 580 ° C. or less, and after being exposed to the atmosphere, a polysilicon layer is formed again by CVD in an atmosphere of 600 ° C. or more. A method for manufacturing a semiconductor device in which a gate electrode is formed by depositing about 1000 angstroms.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009865A JPH11214539A (en) | 1998-01-21 | 1998-01-21 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
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| JP10009865A JPH11214539A (en) | 1998-01-21 | 1998-01-21 | Semiconductor device and manufacture thereof |
Publications (1)
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| JPH11214539A true JPH11214539A (en) | 1999-08-06 |
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|---|---|---|---|
| JP10009865A Withdrawn JPH11214539A (en) | 1998-01-21 | 1998-01-21 | Semiconductor device and manufacture thereof |
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| Country | Link |
|---|---|
| JP (1) | JPH11214539A (en) |
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1998
- 1998-01-21 JP JP10009865A patent/JPH11214539A/en not_active Withdrawn
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