JPH11212855A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH11212855A JPH11212855A JP1660898A JP1660898A JPH11212855A JP H11212855 A JPH11212855 A JP H11212855A JP 1660898 A JP1660898 A JP 1660898A JP 1660898 A JP1660898 A JP 1660898A JP H11212855 A JPH11212855 A JP H11212855A
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Abstract
(57)【要約】
【課題】リードデータが有効である時間が各メモリ部品
により異なり同一タイミングでリードデータレジスタに
リードデータを取り込めない場合等でも、リードデータ
を確実にリードデータレジスタに格納できるメモリ制御
装置を提供する。 【解決手段】情報を格納するメモリと、情報を格納する
メモリと同一部品で、固定値（リードデータが出力され
ていない時と逆の値）を格納するメモリ、または情報を
格納するメモリと同等の制御部と回路を備え、リードデ
ータとして固定値を出力する回路を設ける。そして、情
報を格納するメモリと固定値を格納するメモリまたは前
記回路に対し実装や制御を同様に行なうことにより、デ
ータをリードする際、固定値を格納するメモリまたは前
記回路からのリードデータをディレイ回路を経由させた
信号を情報を格納するメモリのリードデータレジスタの
取り込みタイミングとして使用することにより、リード
データを確実にリードデータレジスタに格納できる。
により異なり同一タイミングでリードデータレジスタに
リードデータを取り込めない場合等でも、リードデータ
を確実にリードデータレジスタに格納できるメモリ制御
装置を提供する。 【解決手段】情報を格納するメモリと、情報を格納する
メモリと同一部品で、固定値（リードデータが出力され
ていない時と逆の値）を格納するメモリ、または情報を
格納するメモリと同等の制御部と回路を備え、リードデ
ータとして固定値を出力する回路を設ける。そして、情
報を格納するメモリと固定値を格納するメモリまたは前
記回路に対し実装や制御を同様に行なうことにより、デ
ータをリードする際、固定値を格納するメモリまたは前
記回路からのリードデータをディレイ回路を経由させた
信号を情報を格納するメモリのリードデータレジスタの
取り込みタイミングとして使用することにより、リード
データを確実にリードデータレジスタに格納できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
関する。
関する。
【０００２】
【従来の技術】従来、メモリ部品仕様およびメモリ制御
回路ならびにメモリ部品を搭載するパッケージ等の実装
情報（配線パターン長等）に基づきリードデータレジス
タの格納タイミングを決定していた。
回路ならびにメモリ部品を搭載するパッケージ等の実装
情報（配線パターン長等）に基づきリードデータレジス
タの格納タイミングを決定していた。
【０００３】具体的に、ＤＲＡＭ制御におけるリードデ
ータレジスタの格納タイミングを決定する例について図
４、図５、図６を用いて説明する。
ータレジスタの格納タイミングを決定する例について図
４、図５、図６を用いて説明する。
【０００４】図４はメモリ制御部のハードウェア構成図
である。１がパッケージ，２がメモリ制御ＬＳＩ，３，
４がメモリサブパッケージである。メモリサブパッケー
ジ３，４には１６ＭｂＤＲＡＭ５〜２４（４Ｍワード×
４ｂ）が１０個搭載されている。メモリ制御ＬＳＩ２と
メモリサブパッケージ３，４とのインタフェースとし
て、メモリサブパッケージ３のＲＡＳ信号３８，メモリ
サブパッケージ３のＣＡＳ信号３９，ＷＥ信号４０，Ｏ
Ｅ信号４１，アドレス信号４２，データバス４３（３２
ビット），チェックビットバス４４（７ビット），メモ
リサブパッケージ４のＲＡＳ信号４６，メモリサブパッ
ケージ４のＣＡＳ信号４７とがある。
である。１がパッケージ，２がメモリ制御ＬＳＩ，３，
４がメモリサブパッケージである。メモリサブパッケー
ジ３，４には１６ＭｂＤＲＡＭ５〜２４（４Ｍワード×
４ｂ）が１０個搭載されている。メモリ制御ＬＳＩ２と
メモリサブパッケージ３，４とのインタフェースとし
て、メモリサブパッケージ３のＲＡＳ信号３８，メモリ
サブパッケージ３のＣＡＳ信号３９，ＷＥ信号４０，Ｏ
Ｅ信号４１，アドレス信号４２，データバス４３（３２
ビット），チェックビットバス４４（７ビット），メモ
リサブパッケージ４のＲＡＳ信号４６，メモリサブパッ
ケージ４のＣＡＳ信号４７とがある。
【０００５】次に図４，図５を用いて動作について説明
する。なお本メモリ制御方式ではＯＥは’１’固定で制
御を行なっている。
する。なお本メモリ制御方式ではＯＥは’１’固定で制
御を行なっている。
【０００６】まずライト動作は、メモリ制御ＬＳＩ２内
のアドレスレジスタ２８よりアドレス信号４２にロ−ア
ドレスを出力した後、メモリパッケージ３のＲＡＳレジ
スタ２５よりＲＡＳ信号３８を出力するとともに、ＷＥ
レジスタ２７よりＷＥ信号４０を出力する。その後アド
レスレジスタ２８よりアドレス信号４２にカラムアドレ
スを出力するとともに、ライトデータレジスタ２９およ
びライトチェックビットレジスタ３０よりデータバス４
３およびチェックビットバス４４にライトデータとチェ
ックビットを出力する。その後、メモリパッケージ３の
ＣＡＳレジスタ２６よりＣＡＳ信号３９を出力する。以
上によりＤＲＡＭ５〜１４にデータがライトされる。な
お、高速ペ−ジモ−ドでは、上記動作に続いてカラムア
ドレスの出力と、ライトデータとチェックビットの出力
ならびにＣＡＳ信号３９の出力を繰り返すことで複数ワ
ードのデータをライトすることができる。
のアドレスレジスタ２８よりアドレス信号４２にロ−ア
ドレスを出力した後、メモリパッケージ３のＲＡＳレジ
スタ２５よりＲＡＳ信号３８を出力するとともに、ＷＥ
レジスタ２７よりＷＥ信号４０を出力する。その後アド
レスレジスタ２８よりアドレス信号４２にカラムアドレ
スを出力するとともに、ライトデータレジスタ２９およ
びライトチェックビットレジスタ３０よりデータバス４
３およびチェックビットバス４４にライトデータとチェ
ックビットを出力する。その後、メモリパッケージ３の
ＣＡＳレジスタ２６よりＣＡＳ信号３９を出力する。以
上によりＤＲＡＭ５〜１４にデータがライトされる。な
お、高速ペ−ジモ−ドでは、上記動作に続いてカラムア
ドレスの出力と、ライトデータとチェックビットの出力
ならびにＣＡＳ信号３９の出力を繰り返すことで複数ワ
ードのデータをライトすることができる。
【０００７】次にリード動作は、メモリ制御ＬＳＩ２内
のアドレスレジスタ２８よりアドレス信号４２にローア
ドレスを出力した後、メモリパッケージ３のＲＡＳレジ
スタ２５よりＲＡＳ信号３８を出力する。その後、アド
レスレジスタ２８よりアドレス信号４２にカラムアドレ
スを出力し、メモリパッケージ３のＣＡＳレジスタ２６
よりＣＡＳ信号３９を出力すると、アクセスタイムｔａ
ｃ後ＤＲＡＭ５〜１４よりデータバス４３とチェックビ
ットバス４４にリードデータおよびチェックビットが出
力される。出力されたリードデータをメモリ制御ＬＳＩ
２はリードデータレジスタ３５（エッジトリガタイプ）
およびリードチェックビットレジスタ３６（エッジトリ
ガタイプ）に取り込む。以上によりデータのリードを行
なう。なお、高速ページモードでは、上記動作に続いて
カラムアドレスの出力ならびにＣＡＳ信号３９の出力、
リードデータの取り込みを繰り返すことで、複数ワード
のデータをリードすることができる。
のアドレスレジスタ２８よりアドレス信号４２にローア
ドレスを出力した後、メモリパッケージ３のＲＡＳレジ
スタ２５よりＲＡＳ信号３８を出力する。その後、アド
レスレジスタ２８よりアドレス信号４２にカラムアドレ
スを出力し、メモリパッケージ３のＣＡＳレジスタ２６
よりＣＡＳ信号３９を出力すると、アクセスタイムｔａ
ｃ後ＤＲＡＭ５〜１４よりデータバス４３とチェックビ
ットバス４４にリードデータおよびチェックビットが出
力される。出力されたリードデータをメモリ制御ＬＳＩ
２はリードデータレジスタ３５（エッジトリガタイプ）
およびリードチェックビットレジスタ３６（エッジトリ
ガタイプ）に取り込む。以上によりデータのリードを行
なう。なお、高速ページモードでは、上記動作に続いて
カラムアドレスの出力ならびにＣＡＳ信号３９の出力、
リードデータの取り込みを繰り返すことで、複数ワード
のデータをリードすることができる。
【０００８】次に、注目すべき問題であるリードデータ
レジスタの格納タイミングについて図６を用いて説明す
る。
レジスタの格納タイミングについて図６を用いて説明す
る。
【０００９】リード時、メモリ制御ＬＳＩ２のメモリサ
ブパッケージ３のＣＡＳレジスタ２６よりＣＡＳ信号３
９を出力してから、ＤＲＡＭ５〜１４よりリードデータ
レジスタ３５ならびにリードチェックビットレジスタ３
６にリードデータならびにチェックビットが到達するま
でには下式のｔｄ時間を必要する。
ブパッケージ３のＣＡＳレジスタ２６よりＣＡＳ信号３
９を出力してから、ＤＲＡＭ５〜１４よりリードデータ
レジスタ３５ならびにリードチェックビットレジスタ３
６にリードデータならびにチェックビットが到達するま
でには下式のｔｄ時間を必要する。
【００１０】 ｔｄ＝ｄ１＋ｄ２＋ｔａｃ＋ｄ３＋ｄ４ ｄ１：ＣＡＳレジスタ２５からメモリ制御ＬＳＩ２出力
までの伝搬ディレイ ｄ２：ＣＡＳ信号３９のパッケージ１内伝搬ディレイ ｔａｃ：ＤＲＡＭ５〜１４アクセスタイム ｄ３：リードデータ（チェックビット）のパッケージ１
内伝搬ディレイ ｄ４：リードデータ（チェックビット）の
メモリ制御ＬＳＩ２内伝搬ディレイ そして、リードデータレジスタ３５（リードチェックビ
ットレジスタ３６）の格納は、ｔｄにさらにリードデー
タレジスタ３５（リードチェックビットレジスタ３６）
のセットアップタイム（ｔｓｔ）を加えた時刻から、リ
ードデータがホールドされている時刻までの間に行なわ
れる。
までの伝搬ディレイ ｄ２：ＣＡＳ信号３９のパッケージ１内伝搬ディレイ ｔａｃ：ＤＲＡＭ５〜１４アクセスタイム ｄ３：リードデータ（チェックビット）のパッケージ１
内伝搬ディレイ ｄ４：リードデータ（チェックビット）の
メモリ制御ＬＳＩ２内伝搬ディレイ そして、リードデータレジスタ３５（リードチェックビ
ットレジスタ３６）の格納は、ｔｄにさらにリードデー
タレジスタ３５（リードチェックビットレジスタ３６）
のセットアップタイム（ｔｓｔ）を加えた時刻から、リ
ードデータがホールドされている時刻までの間に行なわ
れる。
【００１１】
【発明が解決しようとする課題】高速ページモードをサ
ポートしたＤＲＡＭやシンクロナスＤＲＡＭなどを使用
し、データの転送レートを高めようとすると、リードデ
ータがデータバス４３（チェックビットがチェックビッ
トバス４４）で確定している時間を短くした方が有利で
ある。しかし、従来の技術で述べたようなディレイを計
算することでリードデータレジスタ３５（リードチェッ
クビットレジスタ３６）の格納タイミングを決定すると
以下のような問題が発生する。
ポートしたＤＲＡＭやシンクロナスＤＲＡＭなどを使用
し、データの転送レートを高めようとすると、リードデ
ータがデータバス４３（チェックビットがチェックビッ
トバス４４）で確定している時間を短くした方が有利で
ある。しかし、従来の技術で述べたようなディレイを計
算することでリードデータレジスタ３５（リードチェッ
クビットレジスタ３６）の格納タイミングを決定すると
以下のような問題が発生する。
【００１２】パッケージ１に多数のメモリ部品が搭載さ
れるようになると、メモリ制御ＬＳＩ２から各ＤＲＡＭ
５〜２４までの距離のばらつきが大きくなる。これによ
り、図４におけるメモリサブパッケージ３のＣＡＳ信号
３９のパッケージ１内伝搬ディレイ（ｄ２）とメモリサ
ブパッケージ４のＣＡＳ信号４７のパッケージ１内伝搬
ディレイ（ｄ２’）との差、およびメモリサブパッケー
ジ３のリードデータ（チェックビット）のパッケージ１
内伝搬ディレイ（ｄ３）とメモリサブパッケージ４のリ
ードデータ（チェックビット）のパッケージ１内伝搬デ
ィレイ（ｄ３’）との差が大きくなる。（ここではメモ
リサブパッケージ４はメモリサブパッケージ３よりメモ
リ制御ＬＳＩ２より遠くにあるとし、メモリサブパッケ
ージ４のＣＡＳ信号４７のパッケージ１内伝搬ディレイ
（ｄ２’）＞メモリサブパッケージ３のＣＡＳ信号３９
のパッケージ１内伝搬ディレイ（ｄ２），メモリサブパ
ッケージ４のリードデータ（チェックビット）のパッケ
ージ１内伝搬ディレイ（ｄ３’）＞メモリサブパッケー
ジ３のリードデータ（チェックビット）のパッケージ１
内伝搬ディレイ（ｄ３）とする。）すると、図７に示す
ようにメモリサブパッケージ３にアクセスした時のリー
ドデータ（チェックビット）がリードデータレジスタ３
５（リードチェックビットレジスタ３６）に達する時刻
ならびにリードデータがホールドされている時刻と、メ
モリサブパッケージ４にアクセスした時のリードデータ
（チェックビット）がリードデータレジスタ３５（リー
ドチェックビットレジスタ３６）に達する時刻、ならび
にリードデータがホールドされている時刻とで違いが発
生し、同一タイミングでリードデータ（リードチェック
ビット）をリードデータレジスタ３５（リードチェック
ビットレジスタ３６）に取り込むことができなくなる。
本発明では、このような課題を解決する。
れるようになると、メモリ制御ＬＳＩ２から各ＤＲＡＭ
５〜２４までの距離のばらつきが大きくなる。これによ
り、図４におけるメモリサブパッケージ３のＣＡＳ信号
３９のパッケージ１内伝搬ディレイ（ｄ２）とメモリサ
ブパッケージ４のＣＡＳ信号４７のパッケージ１内伝搬
ディレイ（ｄ２’）との差、およびメモリサブパッケー
ジ３のリードデータ（チェックビット）のパッケージ１
内伝搬ディレイ（ｄ３）とメモリサブパッケージ４のリ
ードデータ（チェックビット）のパッケージ１内伝搬デ
ィレイ（ｄ３’）との差が大きくなる。（ここではメモ
リサブパッケージ４はメモリサブパッケージ３よりメモ
リ制御ＬＳＩ２より遠くにあるとし、メモリサブパッケ
ージ４のＣＡＳ信号４７のパッケージ１内伝搬ディレイ
（ｄ２’）＞メモリサブパッケージ３のＣＡＳ信号３９
のパッケージ１内伝搬ディレイ（ｄ２），メモリサブパ
ッケージ４のリードデータ（チェックビット）のパッケ
ージ１内伝搬ディレイ（ｄ３’）＞メモリサブパッケー
ジ３のリードデータ（チェックビット）のパッケージ１
内伝搬ディレイ（ｄ３）とする。）すると、図７に示す
ようにメモリサブパッケージ３にアクセスした時のリー
ドデータ（チェックビット）がリードデータレジスタ３
５（リードチェックビットレジスタ３６）に達する時刻
ならびにリードデータがホールドされている時刻と、メ
モリサブパッケージ４にアクセスした時のリードデータ
（チェックビット）がリードデータレジスタ３５（リー
ドチェックビットレジスタ３６）に達する時刻、ならび
にリードデータがホールドされている時刻とで違いが発
生し、同一タイミングでリードデータ（リードチェック
ビット）をリードデータレジスタ３５（リードチェック
ビットレジスタ３６）に取り込むことができなくなる。
本発明では、このような課題を解決する。
【００１３】また、上記例以外にメモリのリードデータ
が有効である時間が短くなるような制御を行なうケース
や、メモリ制御ＬＳＩ２，メモリ部品，パッケージ１の
変更、ならびにロットばらつきによるＣＡＳレジスタ２
６，３４からメモリ制御ＬＳＩ２出力までの伝搬ディレ
イ（ｄ１）およびＣＡＳ信号３９，４７のパッケージ１
内伝搬ディレイ（ｄ２）およびＤＲＡＭ５〜２４のアク
セスタイム（ｔａｃ）、およびリードデータ（チェック
ビット）のパッケージ１内伝搬ディレイ（ｄ３）、およ
びリードデータ（チェックビット）のメモリ制御ＬＳＩ
２内伝搬ディレイ（ｄ４）変更にも対応できるメモリ制
御装置を実現する。
が有効である時間が短くなるような制御を行なうケース
や、メモリ制御ＬＳＩ２，メモリ部品，パッケージ１の
変更、ならびにロットばらつきによるＣＡＳレジスタ２
６，３４からメモリ制御ＬＳＩ２出力までの伝搬ディレ
イ（ｄ１）およびＣＡＳ信号３９，４７のパッケージ１
内伝搬ディレイ（ｄ２）およびＤＲＡＭ５〜２４のアク
セスタイム（ｔａｃ）、およびリードデータ（チェック
ビット）のパッケージ１内伝搬ディレイ（ｄ３）、およ
びリードデータ（チェックビット）のメモリ制御ＬＳＩ
２内伝搬ディレイ（ｄ４）変更にも対応できるメモリ制
御装置を実現する。
【００１４】
【課題を解決するための手段】情報を格納するメモリと
は他に、情報を格納するメモリと同一部品で、固定値
（リードデータが出力されていない時と逆の値）を格納
するメモリ、または情報を格納するメモリと同等の制御
部と回路を備え、リードデータとして固定値を出力する
回路を設ける。そして、情報を格納するメモリと固定値
を格納するメモリまたは前記回路に対し実装や制御を同
様に行なうことにより、データをリードする際、固定値
を格納するメモリまたは前記回路のリードデータが固定
値と同じレベルであれば、情報を格納するメモリがバス
上にリードデータが出力されていることになる。よっ
て、固定値を格納するメモリまたは前記回路からのリー
ドデータをディレイ回路を経由させた信号を情報を格納
するメモリのリードデータレジスタの取り込みタイミン
グとして使用する。これにより、リードデータを確実に
リードデータレジスタに格納できる。
は他に、情報を格納するメモリと同一部品で、固定値
（リードデータが出力されていない時と逆の値）を格納
するメモリ、または情報を格納するメモリと同等の制御
部と回路を備え、リードデータとして固定値を出力する
回路を設ける。そして、情報を格納するメモリと固定値
を格納するメモリまたは前記回路に対し実装や制御を同
様に行なうことにより、データをリードする際、固定値
を格納するメモリまたは前記回路のリードデータが固定
値と同じレベルであれば、情報を格納するメモリがバス
上にリードデータが出力されていることになる。よっ
て、固定値を格納するメモリまたは前記回路からのリー
ドデータをディレイ回路を経由させた信号を情報を格納
するメモリのリードデータレジスタの取り込みタイミン
グとして使用する。これにより、リードデータを確実に
リードデータレジスタに格納できる。
【００１５】
【発明の実施の形態】図１は本発明の実施例のメモリ制
御部のハードウェア構成図である。
御部のハードウェア構成図である。
【００１６】従来の技術の図４からの変更点は、トリガ
レジスタ３１およびその出力トリガ信号４５がＤＲＡＭ
１４ならびにＤＲＡＭ２４に接続されていることであ
る。また、トリガ信号４５はメモリ制御ＬＳＩ２内のデ
ィレイ回路３７を経て、リードデータレジスタクロック
４９として使用され、また、メモリ制御ＬＳＩ２内でデ
ータバス４３およびチェックビットバス４４がプルアッ
プされていることである。
レジスタ３１およびその出力トリガ信号４５がＤＲＡＭ
１４ならびにＤＲＡＭ２４に接続されていることであ
る。また、トリガ信号４５はメモリ制御ＬＳＩ２内のデ
ィレイ回路３７を経て、リードデータレジスタクロック
４９として使用され、また、メモリ制御ＬＳＩ２内でデ
ータバス４３およびチェックビットバス４４がプルアッ
プされていることである。
【００１７】次に図２を用いて動作について説明する。
【００１８】ライト動作における従来技術の動作である
図５と比較して異なる点は、ライトデータレジスタ２９
よりライトデータをデータバス４３に出力するタイミン
グとまったく同じタイミングでトリガレジスタ３１より
トリガ信号４５に論理値’０’を出力し、ＤＲＡＭ１
４，２４にライトすることである。
図５と比較して異なる点は、ライトデータレジスタ２９
よりライトデータをデータバス４３に出力するタイミン
グとまったく同じタイミングでトリガレジスタ３１より
トリガ信号４５に論理値’０’を出力し、ＤＲＡＭ１
４，２４にライトすることである。
【００１９】次にリード動作における従来技術の動作で
ある図５と比較して異なる点は、データバス４３および
チェックビットバス４４がメモリ制御ＬＳＩ２内でプル
アップされているため、図５でＨｉｇｈ−Ｚレベルであ
った時間帯（Ｈｉｇｈ−ＺすなわちＤＲＡＭ５〜２４が
リードデータを出力していない時間帯）が’Ｈ’レベル
となることである。それと同じようにトリガ信号４５も
メモリ制御ＬＳＩ２内でプルアップされているため、Ｄ
ＲＡＭ１４，２４がリードデータを出力していない時間
帯は’Ｈ’レベル、リードデータが出力されている時間
帯はライト動作時書き込んだ’Ｌ’レベルとなる。そし
てメモリ制御ＬＳＩ２においてトリガ信号が’Ｌ’レベ
ルであるとき、メモリ制御ＬＳＩ２にリードデータ（チ
ェックビット）が伝搬してきていること示している。よ
ってトリガ信号４５の極性を反転させ、ディレイ回路３
７によりリードデータレジスタ３５（リードチェックビ
ットレジスタ３６）のセットアップタイム時間分遅らせ
た信号をリードデータレジスタクロック４９として用い
ることにより確実にリードデータおよびチェックビット
をリードデータレジスタ３５およびリードチェックビッ
トレジスタ３６に取り込むことができる。
ある図５と比較して異なる点は、データバス４３および
チェックビットバス４４がメモリ制御ＬＳＩ２内でプル
アップされているため、図５でＨｉｇｈ−Ｚレベルであ
った時間帯（Ｈｉｇｈ−ＺすなわちＤＲＡＭ５〜２４が
リードデータを出力していない時間帯）が’Ｈ’レベル
となることである。それと同じようにトリガ信号４５も
メモリ制御ＬＳＩ２内でプルアップされているため、Ｄ
ＲＡＭ１４，２４がリードデータを出力していない時間
帯は’Ｈ’レベル、リードデータが出力されている時間
帯はライト動作時書き込んだ’Ｌ’レベルとなる。そし
てメモリ制御ＬＳＩ２においてトリガ信号が’Ｌ’レベ
ルであるとき、メモリ制御ＬＳＩ２にリードデータ（チ
ェックビット）が伝搬してきていること示している。よ
ってトリガ信号４５の極性を反転させ、ディレイ回路３
７によりリードデータレジスタ３５（リードチェックビ
ットレジスタ３６）のセットアップタイム時間分遅らせ
た信号をリードデータレジスタクロック４９として用い
ることにより確実にリードデータおよびチェックビット
をリードデータレジスタ３５およびリードチェックビッ
トレジスタ３６に取り込むことができる。
【００２０】発明が解決しようとする課題で取り上げた
ようなメモリサブパッケージ４が、メモリサブパッケー
ジ３よりもメモリ制御ＬＳＩ２より遠いため、リードデ
ータがメモリ制御ＬＳＩ２に到達する時刻が異なるケー
スにおいても、図３に示すようにメモリサブパッケージ
４のリード時、リードデータ（チェックビット）が遅れ
てもトリガ信号４５も遅れてくるためリードデータレジ
スタ３５（リードチェックビットレジスタ３６）に確実
にリードデータ（チェックビット）を取り込むことがで
きる。
ようなメモリサブパッケージ４が、メモリサブパッケー
ジ３よりもメモリ制御ＬＳＩ２より遠いため、リードデ
ータがメモリ制御ＬＳＩ２に到達する時刻が異なるケー
スにおいても、図３に示すようにメモリサブパッケージ
４のリード時、リードデータ（チェックビット）が遅れ
てもトリガ信号４５も遅れてくるためリードデータレジ
スタ３５（リードチェックビットレジスタ３６）に確実
にリードデータ（チェックビット）を取り込むことがで
きる。
【００２１】
【発明の効果】メモリの搭載位置などの要因でリードデ
ータが有効である時間がメモリ部品により異なり、同一
タイミングでリードデータレジスタにリードデータを取
り込めない場合や、リードデータが有効である時間が短
くなるメモリ制御を行なう場合でも、リードデータを確
実にリードデータレジスタに格納できる。また、メモリ
制御ＬＳＩ，メモリ部品，パッケージの変更またはロッ
トばらつきにも対応できるメモリ制御装置を実現でき
る。
ータが有効である時間がメモリ部品により異なり、同一
タイミングでリードデータレジスタにリードデータを取
り込めない場合や、リードデータが有効である時間が短
くなるメモリ制御を行なう場合でも、リードデータを確
実にリードデータレジスタに格納できる。また、メモリ
制御ＬＳＩ，メモリ部品，パッケージの変更またはロッ
トばらつきにも対応できるメモリ制御装置を実現でき
る。
【図１】 本発明の実施例のハードウェア構成図。
【図２】 本発明の実施例のタイムチャート。
【図３】 本発明の実施例のタイムチャート。
【図４】 本発明の従来の技術を説明するためのハード
ウェア構成図。
ウェア構成図。
【図５】 本発明の従来の技術を説明するためのタイム
チャート。
チャート。
【図６】 本発明の従来の技術を説明するためのタイム
チャート。
チャート。
【図７】 本発明の発明が解決しようとする課題を説明
するためのタイムチャート。
するためのタイムチャート。
１…パッケージ、２…メモリ制御ＬＳＩ、 ３，４…メ
モリサブパッケージ、５，６，７，８，９，１０，１
１，１２，１３，１４…メモリサブパッケージ３搭載Ｄ
ＲＡＭ、１５，１６，１７，１８，１９，２０，２１，
２２，２３，２４…メモリサブパッケージ４搭載ＤＲＡ
Ｍ、２５…メモリサブパッケージ３のＲＡＳレジスタ、
２６…メモリサブパッケージ３のＣＡＳレジスタ、２７
…ＷＥレジスタ、２８…アドレスレジスタ、２９…ライ
トデータレジスタ、３０…ライトチェックビットレジス
タ、３１…トリガレジスタ、３２…ライトデータイネー
ブルレジスタ、３３…メモリサブパッケージ４のＲＡＳ
レジスタ、３４…メモリサブパッケージ４のＣＡＳレジ
スタ、３５…リードデータレジスタ、３６…リードチェ
ックビットレジスタ、３７…ディレイ回路、 ３
８…メモリパッケージ３のＲＡＳ信号、３９…メモリパ
ッケージ３のＣＡＳ信号、４０…ＷＥ信号、４１…ＯＥ
信号、４２…アドレスレジスタ、４３…データバス、４
４…チェックビットバス、４５…トリガ信号、 ４
６…メモリパッケージ４のＲＡＳ信号、４７…メモリパ
ッケージ４のＣＡＳ信号、 ４８…クロック回路、４
９…リードデータレジスタクロック。
モリサブパッケージ、５，６，７，８，９，１０，１
１，１２，１３，１４…メモリサブパッケージ３搭載Ｄ
ＲＡＭ、１５，１６，１７，１８，１９，２０，２１，
２２，２３，２４…メモリサブパッケージ４搭載ＤＲＡ
Ｍ、２５…メモリサブパッケージ３のＲＡＳレジスタ、
２６…メモリサブパッケージ３のＣＡＳレジスタ、２７
…ＷＥレジスタ、２８…アドレスレジスタ、２９…ライ
トデータレジスタ、３０…ライトチェックビットレジス
タ、３１…トリガレジスタ、３２…ライトデータイネー
ブルレジスタ、３３…メモリサブパッケージ４のＲＡＳ
レジスタ、３４…メモリサブパッケージ４のＣＡＳレジ
スタ、３５…リードデータレジスタ、３６…リードチェ
ックビットレジスタ、３７…ディレイ回路、 ３
８…メモリパッケージ３のＲＡＳ信号、３９…メモリパ
ッケージ３のＣＡＳ信号、４０…ＷＥ信号、４１…ＯＥ
信号、４２…アドレスレジスタ、４３…データバス、４
４…チェックビットバス、４５…トリガ信号、 ４
６…メモリパッケージ４のＲＡＳ信号、４７…メモリパ
ッケージ４のＣＡＳ信号、 ４８…クロック回路、４
９…リードデータレジスタクロック。
Claims (1)
- 【請求項１】情報を格納する第一のメモリと、前記第一
のメモリと同一部品で、所定の固定値を格納する第二の
メモリ、または前記第一のメモリと同等の制御部と回路
を備え、リードデータとして所定の固定値を出力する回
路とを有し、情報をリードする際、前記第二のメモリま
たは前記回路からのリードデータを、前記第一のメモリ
からのリードデータのリードデータレジスタへの取り込
みタイミングとして使用することを特徴とするメモリ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1660898A JPH11212855A (ja) | 1998-01-29 | 1998-01-29 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1660898A JPH11212855A (ja) | 1998-01-29 | 1998-01-29 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212855A true JPH11212855A (ja) | 1999-08-06 |
Family
ID=11921036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1660898A Pending JPH11212855A (ja) | 1998-01-29 | 1998-01-29 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212855A (ja) |
-
1998
- 1998-01-29 JP JP1660898A patent/JPH11212855A/ja active Pending
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