JPH11194991A - システムの制御方法及び通信装置 - Google Patents
システムの制御方法及び通信装置Info
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- JPH11194991A JPH11194991A JP10001047A JP104798A JPH11194991A JP H11194991 A JPH11194991 A JP H11194991A JP 10001047 A JP10001047 A JP 10001047A JP 104798 A JP104798 A JP 104798A JP H11194991 A JPH11194991 A JP H11194991A
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Abstract
(57)【要約】
【課題】 同一あるいは類似のハードウエアが複数存在
していても、ハードウエアの処理は１つであるため、記
憶装置が容量が少なくてすみ、ハードウエアが追加され
てもハードウエア処理の追加が無いため、開発工数の軽
減につながるシステムの制御方法及び通信装置を提供す
る 【解決手段】 アドレッシング可能なレジスタを有する
複数のモデムを構成要素として含む通信装置で、前記複
数のモデムにそれぞれ特定の識別子を割り当て、該識別
子に対応して各モデムが有するレジスタのベースアドレ
ス５−２〜５−５を登録し、所定のモデムの所定のれじ
すたをアクセスする場合に、前記所定のモデムに割り当
てられた識別子からベースアドレスを読み出し、該ベー
スアドレスに、前記所定のモデム内の前記所定のレジス
タの相対アドレスを付加して、前記所定のレジスタをア
クセスする。
していても、ハードウエアの処理は１つであるため、記
憶装置が容量が少なくてすみ、ハードウエアが追加され
てもハードウエア処理の追加が無いため、開発工数の軽
減につながるシステムの制御方法及び通信装置を提供す
る 【解決手段】 アドレッシング可能なレジスタを有する
複数のモデムを構成要素として含む通信装置で、前記複
数のモデムにそれぞれ特定の識別子を割り当て、該識別
子に対応して各モデムが有するレジスタのベースアドレ
ス５−２〜５−５を登録し、所定のモデムの所定のれじ
すたをアクセスする場合に、前記所定のモデムに割り当
てられた識別子からベースアドレスを読み出し、該ベー
スアドレスに、前記所定のモデム内の前記所定のレジス
タの相対アドレスを付加して、前記所定のレジスタをア
クセスする。
Description
【０００１】
【発明の属する技術分野】本発明は、類似の構造を有す
る複数の機能ブロックを構成要素として含むシステムの
制御方法及びそのシステムに関し、例えば類似のハード
ウエアが複数接続されている通信装置の制御方法及びそ
の装置に関するものである。
る複数の機能ブロックを構成要素として含むシステムの
制御方法及びそのシステムに関し、例えば類似のハード
ウエアが複数接続されている通信装置の制御方法及びそ
の装置に関するものである。
【０００２】
【従来の技術】従来、類似の構造を有する複数の機能ブ
ロックを構成要素として含むシステム、例えば複数のモ
デムを有する通信装置では、複数のモデムは以下のよう
に制御されていた。図９，図１０は、通信装置でｎ個の
モデムを制御する一例として、各モデムのｒレジスタに
データを書き込む処理を示したフローチャートである。
ロックを構成要素として含むシステム、例えば複数のモ
デムを有する通信装置では、複数のモデムは以下のよう
に制御されていた。図９，図１０は、通信装置でｎ個の
モデムを制御する一例として、各モデムのｒレジスタに
データを書き込む処理を示したフローチャートである。
【０００３】図９のステップＳ９−１は、モデムのレジ
スタ設定を行う上でどのモデムを選択するかを判断する
処理であり、モデム１が選択されるとステップＳ９−２
ヘ、モデム２が選択されるとステップＳ９−３へ、...
モデムｎが選択されるとステップＳ９−５を選択する手
順である。ステップＳ９−２からステップＳ９−５は、
それぞれステップＳ９−１でモデム１からモデムｎが選
択された場合の処理であり、それぞれのステップでは、
モデム１のｒレジスタ設定を行う処理を呼び出す処理、
モデム２のｒレジスタ設定を行う処理を呼び出す処理、
モデムｎのｒレジスタ設定を行う処理を呼び出す処理を
行っている。
スタ設定を行う上でどのモデムを選択するかを判断する
処理であり、モデム１が選択されるとステップＳ９−２
ヘ、モデム２が選択されるとステップＳ９−３へ、...
モデムｎが選択されるとステップＳ９−５を選択する手
順である。ステップＳ９−２からステップＳ９−５は、
それぞれステップＳ９−１でモデム１からモデムｎが選
択された場合の処理であり、それぞれのステップでは、
モデム１のｒレジスタ設定を行う処理を呼び出す処理、
モデム２のｒレジスタ設定を行う処理を呼び出す処理、
モデムｎのｒレジスタ設定を行う処理を呼び出す処理を
行っている。
【０００４】図１０のステップＳ１０−１からステップ
Ｓ１０−３は、それぞれステップＳ９−２乃至ステップ
Ｓ９−４から呼び出されるルーチンで、各々モデム１の
ｒレジスタにデータを書き込む処理、モデム２のｒレジ
スタにデータを書き込む処理、モデムｎのｒレジスタに
データを書き込む処理を行っている。以上示したよう
に、従来複数のモデムが有る場合には、その数に応じた
複数の同一な処理を用意する必要があった。このよう
に、同様な処理が複数存在することは、資源（例えば、
メモリ容量やＣＰＵの処理速度）の無駄である。
Ｓ１０−３は、それぞれステップＳ９−２乃至ステップ
Ｓ９−４から呼び出されるルーチンで、各々モデム１の
ｒレジスタにデータを書き込む処理、モデム２のｒレジ
スタにデータを書き込む処理、モデムｎのｒレジスタに
データを書き込む処理を行っている。以上示したよう
に、従来複数のモデムが有る場合には、その数に応じた
複数の同一な処理を用意する必要があった。このよう
に、同様な処理が複数存在することは、資源（例えば、
メモリ容量やＣＰＵの処理速度）の無駄である。
【０００５】また、上記例はモデムで示したが、同一の
ハードウエアが複数存在している他の装置の場合も、類
似の構造を有する複数の機能ブロックを構成要素として
含むシステムの場合も、その数に応じた複数の同一なあ
るいは類似の処理が必要となり、資源の無駄である。
ハードウエアが複数存在している他の装置の場合も、類
似の構造を有する複数の機能ブロックを構成要素として
含むシステムの場合も、その数に応じた複数の同一なあ
るいは類似の処理が必要となり、資源の無駄である。
【０００６】
【発明が解決しようとする課題】従って、上記従来の技
術で述べたように、同一あるいは類似のハードウエアが
複数存在するときは、（１）処理するハードウエアが違
うだけのほぼ同一な処理が、ハードウエアの個数分必要
である。（２）ほぼ同一な処理が複数存在することは、
大量の記憶装置が必要になり、コストアップにつなが
る。（３）ハードウエアの追加の場合に処理を追加しな
ければならず、開発工数がかかる。等の欠点を有してい
た。
術で述べたように、同一あるいは類似のハードウエアが
複数存在するときは、（１）処理するハードウエアが違
うだけのほぼ同一な処理が、ハードウエアの個数分必要
である。（２）ほぼ同一な処理が複数存在することは、
大量の記憶装置が必要になり、コストアップにつなが
る。（３）ハードウエアの追加の場合に処理を追加しな
ければならず、開発工数がかかる。等の欠点を有してい
た。
【０００７】本発明によると、前記欠点を克服し、
（１）同一あるいは類似のハードウエアが複数存在して
いても、ハードウエアの処理は１つである。（２）ハー
ドウエアの処理が１つのため、記憶装置が容量が少なく
てすむ。（３）ハードウエアが追加されてもハードウエ
ア処理の追加が無いため、開発工数の軽減につながる。
システムの制御方法及び通信装置を提供することにあ
る。
（１）同一あるいは類似のハードウエアが複数存在して
いても、ハードウエアの処理は１つである。（２）ハー
ドウエアの処理が１つのため、記憶装置が容量が少なく
てすむ。（３）ハードウエアが追加されてもハードウエ
ア処理の追加が無いため、開発工数の軽減につながる。
システムの制御方法及び通信装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のシステムの制御方法は、アドレッシング可
能なデータ保持部を有する複数の機能ブロックを構成要
素として含むシステムの制御方法であって、前記複数の
機能ブロックにそれぞれ特定の識別子を割り当て、該識
別子に対応して各機能ブロックが有するデータ保持部の
ベースアドレスを登録し、所定の機能ブロックの所定の
データ保持部をアクセスする場合に、前記所定の機能ブ
ロックに割り当てられた識別子からベースアドレスを読
み出し、該ベースアドレスに、前記所定の機能ブロック
内の前記所定のデータ保持部の相対アドレスを付加し
て、前記所定のデータ保持部をアクセスすることを特徴
とする。
め、本発明のシステムの制御方法は、アドレッシング可
能なデータ保持部を有する複数の機能ブロックを構成要
素として含むシステムの制御方法であって、前記複数の
機能ブロックにそれぞれ特定の識別子を割り当て、該識
別子に対応して各機能ブロックが有するデータ保持部の
ベースアドレスを登録し、所定の機能ブロックの所定の
データ保持部をアクセスする場合に、前記所定の機能ブ
ロックに割り当てられた識別子からベースアドレスを読
み出し、該ベースアドレスに、前記所定の機能ブロック
内の前記所定のデータ保持部の相対アドレスを付加し
て、前記所定のデータ保持部をアクセスすることを特徴
とする。
【０００９】また、類似の構造を有する複数の機能ブロ
ックを構成要素として含むシステムの制御方法であっ
て、前記複数の機能ブロック内に、特定アドレスでアク
セスできるデータ保持部が同一の機能を果たすようにデ
ータ保持部群を設け、所定の機能ブロックの所定のデー
タ保持部をアクセスする場合に、前記所定の機能ブロッ
クに割り当てられたベースアドレスに、前記所定のデー
タ保持部を示す特定アドレスを付加して、前記所定のデ
ータ保持部をアクセスすることを特徴とする。
ックを構成要素として含むシステムの制御方法であっ
て、前記複数の機能ブロック内に、特定アドレスでアク
セスできるデータ保持部が同一の機能を果たすようにデ
ータ保持部群を設け、所定の機能ブロックの所定のデー
タ保持部をアクセスする場合に、前記所定の機能ブロッ
クに割り当てられたベースアドレスに、前記所定のデー
タ保持部を示す特定アドレスを付加して、前記所定のデ
ータ保持部をアクセスすることを特徴とする。
【００１０】ここで、前記システムは通信システムであ
って、前記データは、通信プロトコルで送受するデー
タ、通信メッセージデータ、通信制御データを含む。ま
た、前記通信制御データは、通信速度データ、通信方式
データを含む。叉、本発明のシステムは、アドレッシン
グ可能なデータ保持部を有する複数の機能ブロックを構
成要素として含むシステムにおいて、前記複数の機能ブ
ロックにそれぞれ特定の識別子を割り当て、該識別子に
対応して各機能ブロックが有するデータ保持部のベース
アドレスを登録する登録手段と、所定の機能ブロックの
所定のデータ保持部をアクセスする場合に、前記所定の
機能ブロックに割り当てられた識別子からベースアドレ
スを読み出し、該ベースアドレスに、前記所定の機能ブ
ロック内の前記所定のデータ保持部の相対アドレスを付
加して、前記所定のデータ保持部をアクセスするアクセ
ス手段とを有することを特徴とする。
って、前記データは、通信プロトコルで送受するデー
タ、通信メッセージデータ、通信制御データを含む。ま
た、前記通信制御データは、通信速度データ、通信方式
データを含む。叉、本発明のシステムは、アドレッシン
グ可能なデータ保持部を有する複数の機能ブロックを構
成要素として含むシステムにおいて、前記複数の機能ブ
ロックにそれぞれ特定の識別子を割り当て、該識別子に
対応して各機能ブロックが有するデータ保持部のベース
アドレスを登録する登録手段と、所定の機能ブロックの
所定のデータ保持部をアクセスする場合に、前記所定の
機能ブロックに割り当てられた識別子からベースアドレ
スを読み出し、該ベースアドレスに、前記所定の機能ブ
ロック内の前記所定のデータ保持部の相対アドレスを付
加して、前記所定のデータ保持部をアクセスするアクセ
ス手段とを有することを特徴とする。
【００１１】叉、本発明の通信装置は、類似の構造を有
する複数の機能ブロックを構成要素として含む通信装置
において、前記複数の機能ブロック内にあって、特定ア
ドレスでアクセスできるデータ保持部が同一の機能を果
たすように設けられたデータ保持部群と、前記複数の機
能ブロックにそれぞれ特定の識別子を割り当て、該識別
子に対応して各機能ブロックが有するデータ保持部のベ
ースアドレスを登録する登録手段と、所定の機能ブロッ
クの所定のデータ保持部をアクセスする場合に、前記所
定の機能ブロックに割り当てられたベースアドレスに、
前記所定のデータ保持部を示す特定アドレスを付加し
て、前記所定のデータ保持部をアクセスするアクセス手
段とを備えることを特徴とする。ここで、前記機能ブロ
ックはモデムであって、前記データは、通信プロトコル
で送受するデータ、通信メッセージデータ、通信制御デ
ータを含む。
する複数の機能ブロックを構成要素として含む通信装置
において、前記複数の機能ブロック内にあって、特定ア
ドレスでアクセスできるデータ保持部が同一の機能を果
たすように設けられたデータ保持部群と、前記複数の機
能ブロックにそれぞれ特定の識別子を割り当て、該識別
子に対応して各機能ブロックが有するデータ保持部のベ
ースアドレスを登録する登録手段と、所定の機能ブロッ
クの所定のデータ保持部をアクセスする場合に、前記所
定の機能ブロックに割り当てられたベースアドレスに、
前記所定のデータ保持部を示す特定アドレスを付加し
て、前記所定のデータ保持部をアクセスするアクセス手
段とを備えることを特徴とする。ここで、前記機能ブロ
ックはモデムであって、前記データは、通信プロトコル
で送受するデータ、通信メッセージデータ、通信制御デ
ータを含む。
【００１２】叉、ほぼ同一のハードウエアが複数接続さ
れている通信装置であって、前記複数のハードウエアの
各々を、それぞれのＩ／Ｏレジスタを通して制御できる
ハードウエア制御手段と、どのハードウエアを使用して
いるかをユニークに示すことが出来る使用状況ＩＤ指示
手段と、前記複数のハードウエアの各々のＩ／Ｏレジス
タの先頭アドレスを前記使用状況ＩＤに基づいて取り出
す取出手段と、ハードウエアの制御処理を決定する決定
手段と、前記取り出したＩ／Ｏレジスタの先頭アドレス
と、前記決定手段により決定されたハードウエア制御処
理に対応するＩ／Ｏレジスタの相対アドレスとを、前記
ハードウエア制御手段に渡す手段とを備え、前記ハード
ウエア制御手段は、前記渡されたＩ／Ｏレジスタの先頭
アドレスに前記相対アドレスを加算して、前記決定され
たハードウエアの制御処理を実行することを特徴とす
る。ここで、前記ハードウエアはモデムである。
れている通信装置であって、前記複数のハードウエアの
各々を、それぞれのＩ／Ｏレジスタを通して制御できる
ハードウエア制御手段と、どのハードウエアを使用して
いるかをユニークに示すことが出来る使用状況ＩＤ指示
手段と、前記複数のハードウエアの各々のＩ／Ｏレジス
タの先頭アドレスを前記使用状況ＩＤに基づいて取り出
す取出手段と、ハードウエアの制御処理を決定する決定
手段と、前記取り出したＩ／Ｏレジスタの先頭アドレス
と、前記決定手段により決定されたハードウエア制御処
理に対応するＩ／Ｏレジスタの相対アドレスとを、前記
ハードウエア制御手段に渡す手段とを備え、前記ハード
ウエア制御手段は、前記渡されたＩ／Ｏレジスタの先頭
アドレスに前記相対アドレスを加算して、前記決定され
たハードウエアの制御処理を実行することを特徴とす
る。ここで、前記ハードウエアはモデムである。
【００１３】叉、本発明の記憶媒体は、アドレッシング
可能なデータ保持部を有する複数の機能ブロックを構成
要素として含むシステムの制御プログラムをコンピュー
タ読み出し可能に記憶する記憶媒体であって、前記制御
プログラムが、所定の機能ブロックの所定のデータ保持
部をアクセスする場合に、前記所定の機能ブロックに割
り当てられた識別子からベースアドレスを読み出し、該
ベースアドレスに、前記所定の機能ブロック内の前記所
定のデータ保持部の相対アドレスを付加して、前記所定
のデータ保持部をアクセスするモジュールを含むことを
特徴とする。
可能なデータ保持部を有する複数の機能ブロックを構成
要素として含むシステムの制御プログラムをコンピュー
タ読み出し可能に記憶する記憶媒体であって、前記制御
プログラムが、所定の機能ブロックの所定のデータ保持
部をアクセスする場合に、前記所定の機能ブロックに割
り当てられた識別子からベースアドレスを読み出し、該
ベースアドレスに、前記所定の機能ブロック内の前記所
定のデータ保持部の相対アドレスを付加して、前記所定
のデータ保持部をアクセスするモジュールを含むことを
特徴とする。
【００１４】かかる構成により、ほぼ同一のハードウエ
アが複数存在していても、ハードウエアの処理は１つで
ある。ハードウエア処理が１つのため、記憶装置の容量
が少なくてすむ。ハードウエアが追加されても、ハード
ウエア処理の追加が無いため、開発工数の軽減につなが
る作用がある。
アが複数存在していても、ハードウエアの処理は１つで
ある。ハードウエア処理が１つのため、記憶装置の容量
が少なくてすむ。ハードウエアが追加されても、ハード
ウエア処理の追加が無いため、開発工数の軽減につなが
る作用がある。
【００１５】
【発明の実施の形態】本発明の一実施の形態を図面を参
照しながら説明する。 ＜本実施の形態の通信装置の構成例＞図１は、本実施の
形態による通信装置の概略構成を示すブロック図であ
る。図１において、１−１は、装置全体の動作を示すＣ
ＰＵ(Central ProcessingUnit)である。１−２は、図
８，図９のフローチャートに対応するプログラム等の各
種プログラムがプリセットされているＲＯＭ(Read Only
Memory)である。１−３は、モデム１−５，１−８，１
−１１からの受信データや、前記モデムに送出される送
信データを記憶すると共に、プログラムのワークエリア
として機能するＲＡＭ(Randam Access Memory)である。
１−４は、各構成要素間でデータの授受を行うためのバ
スである。
照しながら説明する。 ＜本実施の形態の通信装置の構成例＞図１は、本実施の
形態による通信装置の概略構成を示すブロック図であ
る。図１において、１−１は、装置全体の動作を示すＣ
ＰＵ(Central ProcessingUnit)である。１−２は、図
８，図９のフローチャートに対応するプログラム等の各
種プログラムがプリセットされているＲＯＭ(Read Only
Memory)である。１−３は、モデム１−５，１−８，１
−１１からの受信データや、前記モデムに送出される送
信データを記憶すると共に、プログラムのワークエリア
として機能するＲＡＭ(Randam Access Memory)である。
１−４は、各構成要素間でデータの授受を行うためのバ
スである。
【００１６】１−５，１−８，１−１１は、ＮＣＵ１−
６，１−９，１−１２やバス１−４を介して送られてく
るデータを受け取り、ＩＴＵ−Ｔ（旧ＣＣＩＴＴ）勧告
に従って変調／復調を行うモデムである。１−６，１−
９，１−１２は、通信回線１−７，１−１０，１−１３
を接続／切断したり、発呼の動作を行うＮＣＵ(Network
Control Unit)である。
６，１−９，１−１２やバス１−４を介して送られてく
るデータを受け取り、ＩＴＵ−Ｔ（旧ＣＣＩＴＴ）勧告
に従って変調／復調を行うモデムである。１−６，１−
９，１−１２は、通信回線１−７，１−１０，１−１３
を接続／切断したり、発呼の動作を行うＮＣＵ(Network
Control Unit)である。
【００１７】図２は、ＣＰＵ１−１から見たアドレス空
間の構成例を示す図である。２−１は、ＮＣＵ１−６，
１−９，１−１２やモデム１−５，１−８，１−１１を
制御するためのＩ／Ｏアドレスがあるアドレス空間であ
る。２−２は、ＲＡＭ１−３をＣＰＵから見たときのア
ドレス空間である。２−３は、ＲＯＭ１−２をＣＰＵか
ら見たときの空間アドレスである。尚、上記アドレス空
間の配置は、図２の例に限らずその順序はどの順序でも
よいし、各アドレス空間の間にスペースがあっても、更
に他のアドレス空間を含んでもよいことは、明らかであ
る。
間の構成例を示す図である。２−１は、ＮＣＵ１−６，
１−９，１−１２やモデム１−５，１−８，１−１１を
制御するためのＩ／Ｏアドレスがあるアドレス空間であ
る。２−２は、ＲＡＭ１−３をＣＰＵから見たときのア
ドレス空間である。２−３は、ＲＯＭ１−２をＣＰＵか
ら見たときの空間アドレスである。尚、上記アドレス空
間の配置は、図２の例に限らずその順序はどの順序でも
よいし、各アドレス空間の間にスペースがあっても、更
に他のアドレス空間を含んでもよいことは、明らかであ
る。
【００１８】図３は、図２のＩ／Ｏマップ空間中のモデ
ムのＩ／Ｏマップの構成例を示す図である。３−１から
３−３には、各モデム１−５，１−８，１−１１のＩ／
Ｏマップが割り振られている。図４は、図３の各モデム
のＩ／Ｏマップを詳細に示す図である。
ムのＩ／Ｏマップの構成例を示す図である。３−１から
３−３には、各モデム１−５，１−８，１−１１のＩ／
Ｏマップが割り振られている。図４は、図３の各モデム
のＩ／Ｏマップを詳細に示す図である。
【００１９】各モデム３−１，３−２，３−３は、それ
ぞれ機能毎にｍ個のＩ／Ｏアドレスが割り振られてい
る。図４ではこれらのｍ個のＩ／Ｏアドレスが、各モデ
ム内のレジスタ０〜ｍ、例えば通信速度や通信方式など
を設定するパラメータや、通信プロトコルに従う信号
や、あるいは通信データ自身を記憶するレジスタ等、を
指示するとして図示しているが、それぞれの機能をレジ
スタで代表させたものであり、これに限定されない。
ぞれ機能毎にｍ個のＩ／Ｏアドレスが割り振られてい
る。図４ではこれらのｍ個のＩ／Ｏアドレスが、各モデ
ム内のレジスタ０〜ｍ、例えば通信速度や通信方式など
を設定するパラメータや、通信プロトコルに従う信号
や、あるいは通信データ自身を記憶するレジスタ等、を
指示するとして図示しているが、それぞれの機能をレジ
スタで代表させたものであり、これに限定されない。
【００２０】図５は、図４で示したｍ個の各モデムのレ
ジスタ群のレジスタ０のアドレスが格納されているテー
ブルで、５−２から５−５は、それぞれモデム０の先頭
レジスタアドレス、モデム１の先頭レジスタアドレス、
モデムｎ−１の先頭レジスタアドレス、モデムｎの先頭
レジスタアドレスを示している。５−１は、図５のテー
ブルのどの先頭レジスタを示しているかを示すポインタ
である。このテーブルは、ＲＡＭ１−３内に記憶されて
おり、モデムの追加／除去があれば変更可能である。
ジスタ群のレジスタ０のアドレスが格納されているテー
ブルで、５−２から５−５は、それぞれモデム０の先頭
レジスタアドレス、モデム１の先頭レジスタアドレス、
モデムｎ−１の先頭レジスタアドレス、モデムｎの先頭
レジスタアドレスを示している。５−１は、図５のテー
ブルのどの先頭レジスタを示しているかを示すポインタ
である。このテーブルは、ＲＡＭ１−３内に記憶されて
おり、モデムの追加／除去があれば変更可能である。
【００２１】＜本実施の形態の通信装置の制御手順例＞
図６，図７は本実施の形態の通信装置の制御手順例を示
すフローチャートである。図６は、使用モデムを選択
し、モデムレジスタｒ（０≦ｒ≦ｍ）を設定する処理に
制御を渡すためのフローチャートである。
図６，図７は本実施の形態の通信装置の制御手順例を示
すフローチャートである。図６は、使用モデムを選択
し、モデムレジスタｒ（０≦ｒ≦ｍ）を設定する処理に
制御を渡すためのフローチャートである。
【００２２】ステップＳ６−１では、どのモデムを使用
しているかをユニークに示すＩＤを変数ｉｄにセットす
る。ステップＳ６−２では、ステップＳ６−１でセット
されたｉｄより、図５のテーブルを参照して使用するモ
デムのＩ／Ｏレジスタ先頭アドレスを読み出し、ｐｔｒ
変数にセットする。ステップＳ６−３では、ステップＳ
６−２でセットされたｐｔｒ変数を処理の引数として渡
して、モデムレジスタｒを設定する処理を呼び出す。
しているかをユニークに示すＩＤを変数ｉｄにセットす
る。ステップＳ６−２では、ステップＳ６−１でセット
されたｉｄより、図５のテーブルを参照して使用するモ
デムのＩ／Ｏレジスタ先頭アドレスを読み出し、ｐｔｒ
変数にセットする。ステップＳ６−３では、ステップＳ
６−２でセットされたｐｔｒ変数を処理の引数として渡
して、モデムレジスタｒを設定する処理を呼び出す。
【００２３】図７は、図６のステップＳ６−３で呼び出
される、モデムレジスタｒにデータを書き込む処理ルー
チンである。ステップＳ７−１では、ステップＳ６−３
で引数として渡された、選択されたモデムのＩ／Ｏレジ
スタ先頭アドレスをａｄｄ変数にセットする。ステップ
Ｓ７−２では、本例の処理で設定するモデムレジスタｒ
のレジスタ０からの差をとり、相対アドレスとしてＲ変
数にセットする。ステップＳ７−３では、ステップＳ７
−１で得られた選択されたモデムのＩ／Ｏレジスタ先頭
アドレスと、ステップＳ７−２で得られた相対アドレス
Ｒを加えたアドレスにデータを書き込むことを行う処理
である。このように相対アドレスと先頭アドレスとの演
算により、書き込むアドレスが特定できる。尚、モデム
レジスタｒからの読み出しや、モデムレジスタｒのチェ
ック等も、上記同様に可能である。
される、モデムレジスタｒにデータを書き込む処理ルー
チンである。ステップＳ７−１では、ステップＳ６−３
で引数として渡された、選択されたモデムのＩ／Ｏレジ
スタ先頭アドレスをａｄｄ変数にセットする。ステップ
Ｓ７−２では、本例の処理で設定するモデムレジスタｒ
のレジスタ０からの差をとり、相対アドレスとしてＲ変
数にセットする。ステップＳ７−３では、ステップＳ７
−１で得られた選択されたモデムのＩ／Ｏレジスタ先頭
アドレスと、ステップＳ７−２で得られた相対アドレス
Ｒを加えたアドレスにデータを書き込むことを行う処理
である。このように相対アドレスと先頭アドレスとの演
算により、書き込むアドレスが特定できる。尚、モデム
レジスタｒからの読み出しや、モデムレジスタｒのチェ
ック等も、上記同様に可能である。
【００２４】図８は、図６，図７の工程が、ＲＯＭ１−
２やＲＡＭ１−３、あるいはフロッピー等の外部記憶媒
体に、どのように格納されているかの一例を示したもの
である。８−１は、ステップＳ６−１のどのモデムが使
用されているかを得る処理をする工程が格納されている
エリアである。８−２は、ステップＳ６−２の使用する
モデムのＩ／Ｏレジスタ先頭アドレスを得る工程が格納
されているエリアである。８−３は、図８自身を選択す
る決定工程が格納されているエリアである。８−４は、
ステップＳ６−３のｐｔｒ変数を処理の引数として渡
し、モデムレジスタｒを設定する処理を呼び出す工程が
格納されているエリアである。８−５は、ステップＳ７
−１の選択されたモデムのＩ／Ｏレジスタ先頭アドレス
を受信する工程が格納されているエリアである。８−６
は、ステップＳ７−２・ステップＳ７−３の選択された
モデムのＩ／Ｏレジスタ先頭アドレスと、相対アドレス
Ｒを加えたアドレスにデータを書き込むことを行う工程
が格納されているエリアである。
２やＲＡＭ１−３、あるいはフロッピー等の外部記憶媒
体に、どのように格納されているかの一例を示したもの
である。８−１は、ステップＳ６−１のどのモデムが使
用されているかを得る処理をする工程が格納されている
エリアである。８−２は、ステップＳ６−２の使用する
モデムのＩ／Ｏレジスタ先頭アドレスを得る工程が格納
されているエリアである。８−３は、図８自身を選択す
る決定工程が格納されているエリアである。８−４は、
ステップＳ６−３のｐｔｒ変数を処理の引数として渡
し、モデムレジスタｒを設定する処理を呼び出す工程が
格納されているエリアである。８−５は、ステップＳ７
−１の選択されたモデムのＩ／Ｏレジスタ先頭アドレス
を受信する工程が格納されているエリアである。８−６
は、ステップＳ７−２・ステップＳ７−３の選択された
モデムのＩ／Ｏレジスタ先頭アドレスと、相対アドレス
Ｒを加えたアドレスにデータを書き込むことを行う工程
が格納されているエリアである。
【００２５】上記エリア８−１〜８−６の内容を、デー
タアクセス・モジュール８０としてまとめ、他のプログ
ラムエリアを通信管理制御モジュール９０とまとめるこ
ともできる。尚、前記実施の形態ではハードウエアをモ
デムと特定して述べているが、本発明は、同一あるいは
類似ハードウエアが複数存在していれば他のどのような
ハードウエア構成に用いても良い。例えば、一部が共通
の機能を有するものであっても、その部分に本発明を適
用することで、同様の効果を達成することができる。
タアクセス・モジュール８０としてまとめ、他のプログ
ラムエリアを通信管理制御モジュール９０とまとめるこ
ともできる。尚、前記実施の形態ではハードウエアをモ
デムと特定して述べているが、本発明は、同一あるいは
類似ハードウエアが複数存在していれば他のどのような
ハードウエア構成に用いても良い。例えば、一部が共通
の機能を有するものであっても、その部分に本発明を適
用することで、同様の効果を達成することができる。
【００２６】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。また、本発明の目的は、前述
した実施形態の機能を実現するソフトウェアのプログラ
ムコードを記録した記憶媒体を、システムあるいは装置
に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプロ
グラムコードを読出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
出されたプログラムコード自体が前述した実施形態の機
能を実現することになり、そのプログラムコードを記憶
した記憶媒体は本発明を構成することになる。
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。また、本発明の目的は、前述
した実施形態の機能を実現するソフトウェアのプログラ
ムコードを記録した記憶媒体を、システムあるいは装置
に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプロ
グラムコードを読出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
出されたプログラムコード自体が前述した実施形態の機
能を実現することになり、そのプログラムコードを記憶
した記憶媒体は本発明を構成することになる。
【００２７】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードウエア
ディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯ
Ｍ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，
ＲＯＭなどを用いることができる。また、コンピュータ
が読出したプログラムコードを実行することにより、前
述した実施形態の機能が実現されるだけでなく、そのプ
ログラムコードの指示に基づき、コンピュータ上で稼働
しているＯステップＳ（オペレーティングシステム）な
どが実際の処理の一部または全部を行い、その処理によ
って前述した実施形態の機能が実現される場合も含まれ
ることは言うまでもない。
体としては、例えば、フロッピディスク，ハードウエア
ディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯ
Ｍ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，
ＲＯＭなどを用いることができる。また、コンピュータ
が読出したプログラムコードを実行することにより、前
述した実施形態の機能が実現されるだけでなく、そのプ
ログラムコードの指示に基づき、コンピュータ上で稼働
しているＯステップＳ（オペレーティングシステム）な
どが実際の処理の一部または全部を行い、その処理によ
って前述した実施形態の機能が実現される場合も含まれ
ることは言うまでもない。
【００２８】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。
【００２９】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図８のメモリマップ例に示す各モジュールを
記憶媒体に格納することになる。すなわち、少なくとも
データアクセス・モジュールおよび通信管理制御モジュ
ールの各モジュールのプログラムコードを記憶媒体に格
納すればよい。
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図８のメモリマップ例に示す各モジュールを
記憶媒体に格納することになる。すなわち、少なくとも
データアクセス・モジュールおよび通信管理制御モジュ
ールの各モジュールのプログラムコードを記憶媒体に格
納すればよい。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
（１）同一あるいは類似のハードウエアが複数存在して
いても、ハードウエアの処理は１つである。（２）ハー
ドウエアの処理が１つのため、記憶装置の容量が少なく
てすむ。（３）ハードウエアが追加されてもハードウエ
ア処理の追加が無いため、開発工数の軽減につながる効
果がある。
（１）同一あるいは類似のハードウエアが複数存在して
いても、ハードウエアの処理は１つである。（２）ハー
ドウエアの処理が１つのため、記憶装置の容量が少なく
てすむ。（３）ハードウエアが追加されてもハードウエ
ア処理の追加が無いため、開発工数の軽減につながる効
果がある。
【図１】本実施の形態の通信装置の構成例を示すブロッ
ク図である。
ク図である。
【図２】図１の装置におけるアドレス空間の例を示した
図である。
図である。
【図３】図２のＩ／Ｏマップ空間中のモデムのＩ／Ｏ空
間の例を示した図である。
間の例を示した図である。
【図４】図３の１モデムのＩ／Ｏマップのレジスタの例
を示した図である。
を示した図である。
【図５】各モデムの先頭レジスタアドレスをテーブルに
した例を示す図である。
した例を示す図である。
【図６】本実施の形態のデータアクセス処理の手順例を
示すフローチャートである。
示すフローチャートである。
【図７】図６のステップＳ６−３で呼び出される処理ル
ーチン例を示すフローチャートである。
ーチン例を示すフローチャートである。
【図８】本実施の形態の処理工程のメモリマップ例を示
した図である。
した図である。
【図９】従来の処理手順を示すフローチャートである。
【図１０】従来の処理手順を示すフローチャートであ
る。
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年２月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】各モデム３−１，３−２，３−３は、それ
ぞれ機能毎にｍ個のＩ／Ｏアドレスが割り振られてい
る。図４ではこれらのｍ個のＩ／Ｏアドレスが、各モデ
ム内のレジスタ１〜ｍ、例えば通信速度や通信方式など
を設定するパラメータや、通信プロトコルに従う信号
や、あるいは通信データ自身を記憶するレジスタ等、を
指示するとして図示しているが、それぞれの機能をレジ
スタで代表させたものであり、これに限定されない。
ぞれ機能毎にｍ個のＩ／Ｏアドレスが割り振られてい
る。図４ではこれらのｍ個のＩ／Ｏアドレスが、各モデ
ム内のレジスタ１〜ｍ、例えば通信速度や通信方式など
を設定するパラメータや、通信プロトコルに従う信号
や、あるいは通信データ自身を記憶するレジスタ等、を
指示するとして図示しているが、それぞれの機能をレジ
スタで代表させたものであり、これに限定されない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図５は、図４で示したｍ個の各モデムのレ
ジスタ群のレジスタ１のアドレスが格納されているテー
ブルで、５−２から５−５は、それぞれモデム１の先頭
レジスタアドレス、モデム２の先頭レジスタアドレス、
モデムｎ−１の先頭レジスタアドレス、モデムｎの先頭
レジスタアドレスを示している。５−１は、図５のテー
ブルのどの先頭レジスタを示しているかを示すポインタ
である。このテーブルは、ＲＡＭ１−３内に記憶されて
おり、モデムの追加／除去があれば変更可能である。
ジスタ群のレジスタ１のアドレスが格納されているテー
ブルで、５−２から５−５は、それぞれモデム１の先頭
レジスタアドレス、モデム２の先頭レジスタアドレス、
モデムｎ−１の先頭レジスタアドレス、モデムｎの先頭
レジスタアドレスを示している。５−１は、図５のテー
ブルのどの先頭レジスタを示しているかを示すポインタ
である。このテーブルは、ＲＡＭ１−３内に記憶されて
おり、モデムの追加／除去があれば変更可能である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】＜本実施の形態の通信装置の制御手順例＞
図６，図７は本実施の形態の通信装置の制御手順例を示
すフローチャートである。図６は、使用モデムを選択
し、モデムレジスタｒ（１≦ｒ≦ｍ）を設定する処理に
制御を渡すためのフローチャートである。
図６，図７は本実施の形態の通信装置の制御手順例を示
すフローチャートである。図６は、使用モデムを選択
し、モデムレジスタｒ（１≦ｒ≦ｍ）を設定する処理に
制御を渡すためのフローチャートである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】図７は、図６のステップＳ６−３で呼び出
される、モデムレジスタｒにデータを書き込む処理ルー
チンである。ステップＳ７−１では、ステップＳ６−３
で引数として渡された、選択されたモデムのＩ／Ｏレジ
スタ先頭アドレスをａｄｄ変数にセットする。ステップ
Ｓ７−２では、本例の処理で設定するモデムレジスタｒ
のレジスタ１からの差をとり、相対アドレスとしてＲ変
数にセットする。ステップＳ７−３では、ステップＳ７
−１で得られた選択されたモデムのＩ／Ｏレジスタ先頭
アドレスと、ステップＳ７−２で得られた相対アドレス
Ｒを加えたアドレスにデータを書き込むことを行う処理
である。このように相対アドレスと先頭アドレスとの演
算により、書き込むアドレスが特定できる。尚、モデム
レジスタｒからの読み出しや、モデムレジスタｒのチェ
ック等も、上記同様に可能である。
される、モデムレジスタｒにデータを書き込む処理ルー
チンである。ステップＳ７−１では、ステップＳ６−３
で引数として渡された、選択されたモデムのＩ／Ｏレジ
スタ先頭アドレスをａｄｄ変数にセットする。ステップ
Ｓ７−２では、本例の処理で設定するモデムレジスタｒ
のレジスタ１からの差をとり、相対アドレスとしてＲ変
数にセットする。ステップＳ７−３では、ステップＳ７
−１で得られた選択されたモデムのＩ／Ｏレジスタ先頭
アドレスと、ステップＳ７−２で得られた相対アドレス
Ｒを加えたアドレスにデータを書き込むことを行う処理
である。このように相対アドレスと先頭アドレスとの演
算により、書き込むアドレスが特定できる。尚、モデム
レジスタｒからの読み出しや、モデムレジスタｒのチェ
ック等も、上記同様に可能である。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (10)
- 【請求項１】 アドレッシング可能なデータ保持部を有
する複数の機能ブロックを構成要素として含むシステム
の制御方法であって、 前記複数の機能ブロックにそれぞれ特定の識別子を割り
当て、該識別子に対応して各機能ブロックが有するデー
タ保持部のベースアドレスを登録し、 所定の機能ブロックの所定のデータ保持部をアクセスす
る場合に、 前記所定の機能ブロックに割り当てられた識別子からベ
ースアドレスを読み出し、 該ベースアドレスに、前記所定の機能ブロック内の前記
所定のデータ保持部の相対アドレスを付加して、前記所
定のデータ保持部をアクセスすることを特徴とするシス
テムの制御方法。 - 【請求項２】 類似の構造を有する複数の機能ブロック
を構成要素として含むシステムの制御方法であって、 前記複数の機能ブロック内に、特定アドレスでアクセス
できるデータ保持部が同一の機能を果たすようにデータ
保持部群を設け、 所定の機能ブロックの所定のデータ保持部をアクセスす
る場合に、前記所定の機能ブロックに割り当てられたベ
ースアドレスに、前記所定のデータ保持部を示す特定ア
ドレスを付加して、前記所定のデータ保持部をアクセス
することを特徴とするシステムの制御方法。 - 【請求項３】 前記システムは通信システムであって、
前記データは、通信プロトコルで送受するデータ、通信
メッセージデータ、通信制御データを含むことを特徴と
する請求項１または２記載のシステムの制御方法。 - 【請求項４】 前記通信制御データは、通信速度デー
タ、通信方式データを含むことを特徴とする請求項３記
載のシステムの制御方法。 - 【請求項５】 アドレッシング可能なデータ保持部を有
する複数の機能ブロックを構成要素として含むシステム
において、 前記複数の機能ブロックにそれぞれ特定の識別子を割り
当て、該識別子に対応して各機能ブロックが有するデー
タ保持部のベースアドレスを登録する登録手段と、 所定の機能ブロックの所定のデータ保持部をアクセスす
る場合に、前記所定の機能ブロックに割り当てられた識
別子からベースアドレスを読み出し、該ベースアドレス
に、前記所定の機能ブロック内の前記所定のデータ保持
部の相対アドレスを付加して、前記所定のデータ保持部
をアクセスするアクセス手段とを有することを特徴とす
るシステム。 - 【請求項６】 類似の構造を有する複数の機能ブロック
を構成要素として含む通信装置において、 前記複数の機能ブロック内にあって、特定アドレスでア
クセスできるデータ保持部が同一の機能を果たすように
設けられたデータ保持部群と、 前記複数の機能ブロックにそれぞれ特定の識別子を割り
当て、該識別子に対応して各機能ブロックが有するデー
タ保持部のベースアドレスを登録する登録手段と、 所定の機能ブロックの所定のデータ保持部をアクセスす
る場合に、前記所定の機能ブロックに割り当てられたベ
ースアドレスに、前記所定のデータ保持部を示す特定ア
ドレスを付加して、前記所定のデータ保持部をアクセス
するアクセス手段とを備えることを特徴とする通信装
置。 - 【請求項７】 前記機能ブロックはモデムであって、前
記データは、通信プロトコルで送受するデータ、通信メ
ッセージデータ、通信制御データを含むことを特徴とす
る請求項６記載の通信装置。 - 【請求項８】 ほぼ同一のハードウエアが複数接続され
ている通信装置であって、 前記複数のハードウエアの各々を、それぞれのＩ／Ｏレ
ジスタを通して制御できるハードウエア制御手段と、 どのハードウエアを使用しているかをユニークに示すこ
とが出来る使用状況ＩＤ指示手段と、 前記複数のハードウエアの各々のＩ／Ｏレジスタの先頭
アドレスを前記使用状況ＩＤに基づいて取り出す取出手
段と、 ハードウエアの制御処理を決定する決定手段と、 前記取り出したＩ／Ｏレジスタの先頭アドレスと、前記
決定手段により決定されたハードウエア制御処理に対応
するＩ／Ｏレジスタの相対アドレスとを、前記ハードウ
エア制御手段に渡す手段とを備え、 前記ハードウエア制御手段は、前記渡されたＩ／Ｏレジ
スタの先頭アドレスに前記相対アドレスを加算して、前
記決定されたハードウエアの制御処理を実行することを
特徴とする通信装置。 - 【請求項９】 前記ハードウエアはモデムであることを
特徴とする請求項８記載の通信装置。 - 【請求項１０】 アドレッシング可能なデータ保持部を
有する複数の機能ブロックを構成要素として含むシステ
ムの制御プログラムをコンピュータ読み出し可能に記憶
する記憶媒体であって、 前記制御プログラムが、所定の機能ブロックの所定のデ
ータ保持部をアクセスする場合に、前記所定の機能ブロ
ックに割り当てられた識別子からベースアドレスを読み
出し、該ベースアドレスに、前記所定の機能ブロック内
の前記所定のデータ保持部の相対アドレスを付加して、
前記所定のデータ保持部をアクセスするモジュールを含
むことを特徴とする記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001047A JPH11194991A (ja) | 1998-01-06 | 1998-01-06 | システムの制御方法及び通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001047A JPH11194991A (ja) | 1998-01-06 | 1998-01-06 | システムの制御方法及び通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11194991A true JPH11194991A (ja) | 1999-07-21 |
Family
ID=11490650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10001047A Withdrawn JPH11194991A (ja) | 1998-01-06 | 1998-01-06 | システムの制御方法及び通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11194991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018077564A (ja) * | 2016-11-07 | 2018-05-17 | 株式会社アクセル | 情報処理装置、及び情報処理システム |
-
1998
- 1998-01-06 JP JP10001047A patent/JPH11194991A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018077564A (ja) * | 2016-11-07 | 2018-05-17 | 株式会社アクセル | 情報処理装置、及び情報処理システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |