JPH11177529A - ハダマドコード生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 CDMA通信システムにおいて、信号の生成や生
成された信号を抽出する際に必要な直交コードの中、48
次ハダマドコードを生成することができるハダマド生成
回路を提供する。 【解決手段】 前記48次ハダマドコード生成回路は、下
位２ビットの４次ハダマドコードを生成する２ビット計
数器24と、前記２ビット計数器のキャリ出力によって動
作され12状態を有する上位Paley コードを生成する４ビ
ット計数器21と、外部のリセットによって48状態を有す
る６ビットの基準計数器25と、インデックスの値を貯蔵
するための６ビットのレジスター26と、前記上位12Pale
yコードと前記下位２ビットの４次ハダマドコードとを
論理演算して、最終の48次ハダマドコードを生成する排
他的論理和ゲート(30)とで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコード分割多重接続
方式（以下、'CDMA ’と称する）の無線通信システムに
用いられ、多重加入者の使用を支援するためのハダマド
コード生成回路に関し、特に、移動通信のチャンネルと
使用者とを分離するために用いられる直交コードの中、
48次ハダマドコード（Hadamard code ）、あるいは、こ
の48次ハダマドコードと、それ以上の拡張されたハダマ
ドコードとを同時に生成するためのハダマドコード生成
回路に関する。

【０００２】

【従来の技術】一般に、CDMA通信システムにおいて、チ
ャンネルを区分するために直交コード（Quadrature Cod
e ）を使用する。このような直交コードは、使用者を分
離したり、あるいはコードの直交性を用いて信号の変調
時に使用される。従って、CDMA通信システムにおいて信
号を生成したりその生成された信号を抽出する時、直交
コードを生成する直交コード生成器が必要である。ま
た、通信サービスを多様化するためには、現在、増加し
つつある使用者を受け入れなければならず、このために
は、直交コードを多重コードとして生成する必要があ
る。

【０００３】このような必要性に応じて、多重コードを
生成するための先行特許の一例として、″ワールシコー
ド（Walsh codes ）発生方法及び装置「米国特許第5,31
1,176 号」″では、64次ハダマドコードだけを生成する
技術が開示されている。さらに、従来の技術の他の例を
図９を参照して説明する。図９は、４次ハダマドコード
と64次ハダマドコードとを生成することができるハダマ
ドコード生成回路を示している。この図面を参照してハ
ダマドコードを生成する動作を調べて見れば次のようで
ある。

【０００４】２ビット計数器112 の出力（CO，C1）と６
ビットレジスター114 のインデックス〔H(5:0)〕の中、
下位２ビット〔H(1:0)〕の出力を入力に受け入れた二つ
の論理積（AND ）ゲート（118,119 ）は論理積を遂行す
る。その論理積された各結果を入力に受け入れた排他的
論理和（XOR ）ゲート(124) では排他的論理和を取っ
て、結局、下位２ビットの４次ハダマドコード（HOUTL)
を生成する。

【０００５】さらに、前記２ビット計数器112 から出力
したキャリー信号（Carry-out）を入力に受け入れ、４
ビット計数器113 がイネーブル、あるいはディスエーブ
ルされる。これによって、４ビット計数器113 の出力
（C5，C4，C3，C2)と６ビットレジスター114 のインデ
ックスの中、上位４ビット〔H(5:2)〕の出力をそれぞれ
入力に受け入れたAND ゲート（120,121,122,123)の論理
積の結果を受け入れ、XOR ゲート（125,126)からは排他
的論理和を取る。そのXOR ゲート（125,126)からそれぞ
れ出力した結果と前記XOR ゲート（124)から出力した４
次ハダマドコード値とをさらにXOR ゲート(127) から排
他的論理和を取って、結局64次ハダマドコード（HOUT 6
4 ）を作る。

【０００６】また、従来のハダマドコード生成回路は、
計数器、及び選択器を使用し、このとき選択されて出力
するモード（mode）信号の２進和によって最終のハダマ
ドコードを生成する構造である。この構造を用いて４
次，８次，16次，32次，及び64次ハダマドコードを生成
することができる。それから、具現しようとする次数に
従って計数器を１ビット，２ビット，３ビット，４ビッ
ト，５ビット，及び６ビット等の大きさで構成する。併
せて、この計数器の出力を選択する値は所定のビットの
レジスターに貯蔵されたインデックスによって決められ
る。このレジスターに２進数で表示されたコードインデ
ックスと、計数器の出力とを論理積（AND）ゲートで掛
け、選択された計数器の出力を２進和を行なって最終の
ハダマドコードを生成する。

【０００７】前述の内容に附加して４次ハダマドコード
につき説明する。ハダマド行列の要素は、1 ，-1の代わ
りに 0,1を用いたものであって、0，1 を用いれば数
１，及び数２のような行列となる。

【０００８】

【数１】

【０００９】

【数２】

【００１０】

【数３】

【００１１】上の数３の

【００１２】

【数４】

【００１３】は、

【００１４】

【数５】

【００１５】に対して、０，１を相互交叉しておいた補
行列である。例えば、

【００１６】

【数６】

【００１７】と、

【００１８】

【数７】

【００１９】によってブロックの長さ４の線型２進符号
が可能である。前述のように、CDMA通信システムに用い
られる直交コードの中には、従来のものとして４次，８
次，16次，32次，64次のハダマドコードはあったが、48
次ハダマドコードと、48次及び、64次を同時に生成する
ことができるハダマドコードとの生成回路に関する技術
はなかった。従って、徐々に広くなる帯域幅によって受
容可能な使用者の数が増加し、この増加する使用者を受
容するために直交コードもやはり拡張機能を準備する必
要がある。しかし、従来の直交コードによっては拡張可
能なハダマドコードの生成回路を構成することができな
いという問題点がある。

【００２０】

【発明が解決しようとする課題】前記の問題点を解決す
るための本発明の目的は、CDMA通信システムにおいて、
信号を生成したり、生成された信号を抽出するとき必要
な直交コードの中、48次ハダマドコードを生成すること
ができるハダマドコード生成回路を提供することにあ
る。本発明の他の目的は、現在の通信サービスの多様化
のために多重コード使用の必要性によって48次ハダマド
コードと64次ハダマドコードとを同時に生成することが
できるハダマドコード生成回路を提供することにある。
本発明のさらに他の目的は、48次及び64次のハダマドコ
ード生成回路を用いてより高い次数のハダマドコードを
生成することができるハダマドコードの生成回路を提供
することにある。

【００２１】

【課題を解決するための手段】前記のような目的を達す
るための本発明の一特徴である48次ハダマドコード生成
回路は、外部のリセット信号によって48状態を有する出
力(REF C)を行なう６ビット基準計数器と、０行の全て
のビットが０であることが検出されたオールゼロ信号を
出力し、６ビットのインデックス値が貯蔵された６ビッ
トレジスターと、前記６ビット基準計数器の６ビット出
力（REF C)と、前記６ビットレジスター上位の４ビット
のインデックス出力〔H(5:2)〕、及びグラウンドからの
２の値が同じである場合、スタートリセット(START RES
ET) 信号を発生するスタートリセット信号発生部と、前
記６ビット基準計数器の上位４ビットの出力〔REFC(5:
2)〕と、グラウンドからの４ビットの値が同じである場
合、０行の全ての値を強いて '0 ' として割り当てるた
めのゼロ値強制割当信号を出力する'0'値強制割当部
と、前記スタートリセット信号と外部のクロックとを与
えられて最下位のビット(C1、C0) を出力し、キャリー信
号を出力する２ビット計数器と、前記のゼロ値強制割当
信号が反転した結果と、前記キャリー出力が論理積した
結果とによって動作して上位ビットC4, C3, C2を出力す
る４ビット計数器と、前記２ビット計数器の下位２ビッ
ト出力と前記６ビットレジスターの下位２ビットインデ
ックス値とを論理演算して４次ハダマドコードを生成す
る４次ハダマドコード生成部と、前記計数器21の出力，
前記ゼロ値強制割当信号、オールゼロ信号とを用いて12
次Paley コードを生成する12次Paley コード生成部と、
及び前期出力された４次ハダマドコードと12次Paley コ
ードとを論理演算して48次ハダマドコードを生成する48
次ハダマドコード生成部とで構成される。

【００２２】前記の'0' 値の強制割当部は、比較器と、
その比較器の出力を所定時間遅延させて出力するD −フ
リップ・フロップとで構成される。12次Paley コード生
成部は、４ビット計数器の出力C2を反転する反転ゲート
と、その反転された出力C2、あるいは前記出力C3を前記
出力C4の制御によって選択する選択器と、前記ゼロ値強
制割当信号とオールゼロ信号との論理演算によって強い
てPaley コードに'0'を印加するための論理和（OR）ゲ
ートと、及び前記ORゲートの出力に依拠して前記選択器
で選択された出力を12次Paley コードとして出力する他
の選択器とで構成される。前記48次ハダマドコード生成
部は排他的論理和(XOR) ゲートを用いることができる。

【００２３】本発明の他の特徴である48次と64次とのハ
ダマドコード生成回路は、前記48次ハダマドコード生成
回路に前記２ビット計数器及び４ビット計数器との出力
と、前記６ビットレジスターの６ビットインデックスの
値とを論理演算して４次ハダマドコード及び64次ハダマ
ドコードとを生成する４次及び64次ハダマドコード生成
部と、48次、あるいは64次とのハダマドコードを選択モ
ードの制御によって選択的に出力する選択器をさらに含
んで構成したものである。ここで選択器はマルチプレク
サ(MUX) を全部使用する。

【００２４】本発明のもう他の特徴である96次、及び12
8 次ハダマドコード生成回路は、前記48次、及び64次の
ハダマドコード生成回路に、前記６ビット基準計数器か
ら出力された基準キャリー出力によって動作する１ビッ
ト計数器と、前記１ビット計数器の出力(C6)と７ビット
レジスターの出力(H(6))とが論理積された結果を、モー
ド信号が '1'である場合、前記出力された48次ハダマド
コードと排他的論理和して96次ハダマドコードを生成
し、モード信号が '0'である場合、前記出力されたハダ
マドコードと排他的論理和して128 次ハダマドコードを
生成する96次及び128 次のハダマドコード生成部をさら
に含んで構成される。

【００２５】

【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付した図面を参照して説明する。まず、48次ハダ
マドコードを生成するために必要な12次Paley コードを
生成する方法に関して説明する。12次Paley コードは以
下の数４によって生成される。

【００２６】

【数８】

【００２７】X(X)=0、x がｐの倍数である場合（0 if x
is a multiple of p) X(X)= １、x がモジューロｐの２次の残りである場合
（１ if x isa quadratic residue modulo p) X(X)=-1 、x がモジューロｐの２次の残りでない場合
（-1 if x isa quadratic nonresidue modulo p) ０ ０ 1 1 =mod(1/11) 2 4 =mod(4/11) 3 9 =mod(9/11) 4 5 =mod(16/11) 5 3 =mod(25/11) 6 3 =mod(36/11) 7 5 =mod(49/11) 8 9 =mod(64/11) 9 4 =mod(81/11) 10 1 =mod(100/11) 前記数４で求めた残りの値を用いて得られた Jacobstha
l 行列（matrix）Qpの第０行の要素qoj は次の表１のよ
うである。

【００２８】

【表１】

【００２９】ここで、-1を１と、１を0 と交換すれば下
記の表２のような12次ハダマドコードとなる。

【００３０】

【表２】

【００３１】前記の12次Paley コードは、第０行と第０
列の全ての要素が'0' であり、第１行の第１列から第１
行の第11列は1010/0011/101 の順序でコードが生成され
る。それから第２行の第１列は第１行第11列から第１行
の第10列までの順序でコードを生成する。即ち、第１行
の1010/0011/101 の値が1101/0001/110 の順に変更され
て第２行で形成される。このような特性は、第３行及び
その下の全ての行において、前の行の最後の列の値が新
たな行の第１列の値となり、それ以後の列の値が順次的
に遅延されるということである。上述の特性において、
第１行の第１列の1010/0011/101の値が循環されると言
うことが分かれる。そして、1010/0011/101 の特性は３
ビット計数器（counter ）のLSB （Least Signi ficant
Bit）、及び２番目の下位ビットの出力が交互に出力さ
れるということである。前記１番目のLSB 及び２番目の
LSB の値は３番目のLSB によって選択される。そして、
第０行の値は常に'0'を持つ。従って、ハダマドコード
インデックスの値がら計数器の始作時間を決め、外部の
基準時間に第０行が'0' を持つようにすれば、12次Pale
y コード生成回路が製造される。

【００３２】〔第１の実施の形態〕図１は、12次Paley
コードを生成するための回路図である。図１を参照して
12次Paley コードを生成する回路について説明する。図
１において、４ビット基準計数器２は、外部のリセット
信号によって12個の状態を有する。それから、４ビット
レジスター７に貯蔵されたインデックスと４ビット基準
計数器２の出力とを比較器によって比較して、二つの値
が同一の場合、４ビットPaley 計数器１のリセット信号
（START RESET)を作る。従って、４ビットPaley 計数器
１のリセット信号（START RESET)は、与えられるインデ
ックスの値によって異なる時間帯から製造される。それ
から、外部のリセット信号（RESET)が'1' となる区間で
は、そのリセット信号が反転ゲート９を通じて否論理の
結果が出力される。この出力とクロックとをAND ゲート
10で論理積することによって、結局、外部のリセット信
号（RESET)が'1' となる区間では、４ビットPaley 計数
器１は動作しない。

【００３３】そして、12次Paley コードの特性は、常に
１番目の列と１番目の行の値が０であり、第１行の第１
列から第11列までの値が'10100011101' であって、これ
らの値を順次的に出力するということである。この値等
を分析してみれば、1010/0011/101 の値等が繰り返して
出力されるということがわかれる。一方、４ビットPale
y 計数器１のLSB(C0) は、'01010101'値を続いて作って
おり、２番目のLSB(C1) は'00110011'の値を続いて作っ
ている。結局、第１行の第１列から第11列までの値は、
計数器１の出力信号LSB(C0) が反転ゲート５から反転さ
れた値が４回出力され、計数器１の２番目のLSB(C1) 信
号が４回出力され、さらに計数器のLSB(C0) が３回出力
される形態を取っている。この二つの信号C0、 C1は、交
互に出力される。この二つの信号を択する信号は、前記
４ビットのPaley 計数器１から出力されたC2信号の制御
によって選択器３から選択される。即ち、C2が０となる
場合には、反転ゲート５から反転されたC0信号が出力さ
れるし、C2が１となる場合にはC1信号が出力される。こ
のように選択器３から出力された信号は、４ビットレジ
スター７から出力されたオールゼロ信号と、外部のリセ
ット（RESET)信号を論理和ゲート11から論理和した選択
信号によって選択器４から選択されて最終的にPaley コ
ードを生成する。このような動作を具現するために反転
ゲート５、及び選択器３、４、論理和ゲート11とを使用
した。

【００３４】それから、外部のリセット信号（reset ）
によって計数器の動作が中止されることによって一つの
状態が発生し、全体的に12個の信号が発生する。外部の
リセット信号によって第１列の０信号が作られる。Pale
y コードの循環特性は、各インデックスの値と４ビット
のPaley 計数器１の出力とが同一である場合に、比較器
８から発生するリセット信号（STA RT RESET) によって
製造されるということである。

【００３５】一方、第０行の全ての値が０となる理由
は、強いて'0' を入れる方法（Force0 DEL)と同一に４
ビットレジスター7 の全てのビットが'0' ということを
検出して信号（all-zero）を作り、強いて全ての出力
を'0' に作るためである。図２は、図１の回路を用いて
12次のPaley コードを生成する場合の信号波形を示した
図面である。図１を用いて12次Paley コードを生成する
回路について説明する。

【００３６】外部のリセット信号によって４ビット基準
計数器２の出力は'0' となる。計数器２の出力が４ビッ
トレジスター７のインデックス値と同一である場合、計
数器１にリセット信号が印加される。これ以後に生成さ
れる計数器１の出力値によって生成されるPaley コード
は 'XXXXX1010001/ 0 11011010001/ 0 11011010001'の
順で作られる。これは、表３の48次ハダマドコード表に
おける0,4,8,12,16,20,24,28,32,36,40,44と同様であ
る。四角の中の０は、外部のリセット信号によって強い
て挿入されることによって作られたものである。

【００３７】〔第２の実施の形態〕図３は、図１の回路
を用いて48次ハダマドコードを生成するための回路図で
ある。この実施の形態においては、図２の12次Paley コ
ードを用いて48次ハダマドコードを生成するための回路
について説明する。図３は、図１の12次Paley コード生
成回路に、２ビット計数器24をさらに附加して拡張した
回路である。

【００３８】６ビット基準計数器25は６ビットの基準計
数器25も外部のリセットによって48状態を有し、クロッ
ク（CLOCK ）と外部リセット信号（RESET)とを受けてRE
FC(5:0)を出力する。そして、６ビットレジスター26
は、レジスターに貯蔵されたインデックス〔H(5:0)〕と
オールゼロ信号とを出力する。前記６ビット基準計数器
25から出力されたREF C(5:0)出力と、６ビットレジスタ
ー26から出力されたインデックス〔H(5:2)〕、及びグラ
ウンドから入力される信号（２ビット）とを受け入れ、
スタートリセット信号発生部150 である比較器34で比較
して、出力の値が同一である場合、リセット信号（STAR
T RESET)'1' を出力する。

【００３９】そして、'0' 値の強制割当部(160) として
の比較器(35)は、前記６ビット基準計数器25から出力さ
れたLEF C(5:2)とグラウンドから入力される信号（４ビ
ット）とを比較して、やはり値の異なるときの出力信
号'0' をD −フリップ・フロップ37を通じてゼロ値強制
割当信号として出力する。このように出力されたゼロ値
強制割当信号は、反転ゲート22に入力して反転した後、
AND ゲート23に入力される。これによって、４ビット計
数器21は２ビット計数器24のキャリー出力（carry-out
）によって動作される。

【００４０】６ビットの基準計数器25とインデックスレ
ジスター26との出力が同一になる視点で計数器がリセッ
トされる。それから、４次ハダマドコード生成部170 で
は、２ビット計数器24の出力C(1:0)と前記６ビットレジ
スター26の出力H(1:0)とをAND ゲート31、32 でそれぞれ
論理積した後、その論理積された結果等をXOR ゲート33
で排他的論理和を遂行して下位２ビットの４次ハダマド
コード（HOUT L) を作る。そして、１２次Paley コード
生成部180 は、反転ゲート27、選択器28,29,論理和ゲー
ト3 6 とで構成される。このような構成に依拠して前記
４ビット計数器21の出力C4の制御によって前記出力され
たC3, あるいは、反転ゲート27でC2が反転された信号を
選択器（Mux;28) で選択する。前記D −フリップ・フロ
ップ37から出力されたゼロ値強制割当信号と、前記６ビ
ットレジスター26から出力されたオールゼロ信号とが論
理和ゲート36から論理和された結果によって、前記選択
器28から出力された信号を選択する。これによって選択
器28から12状態を有するPaley コードを作る。

【００４１】そして、48次ハダマドコード生成部190 と
しての排他的論理和（XOR)ゲート30は、前記上位の12次
Paley 値と下位の４次ハダマド値とを排他的論理和し
て、最終的に48次ハダマドコードを作る。図４は、図３
の48次ハダマドコードを生成する場合の信号波形を示し
た図面である。６ビットのインデックス〔H(5:0)〕の
中、下位の２ビット〔H(1:0)〕によってインデックス１
の４次ハダマドコード（HOUT L) が作られ、上位の４ビ
ット〔H(5:2)〕のインデックスである５によって５回の
インデックスPaleyコードが作られる。

【００４２】〔第３の実施の形態〕図５は、48次及び64
次とのハダマドコードを同時に生成する回路図である。
図５を参照して、48次及び 64 次とのハダマドコードを
同時に生成する回路に対して説明する。６ビット基準計
数器55は、外部クロック（clock)とリセット信号とを受
けてREF C(5:0)を出力し、６ビットレジスター56は、レ
ジスターに貯蔵されたインデックス〔H(5:0)〕とALL-ZE
RO信号とを出力する。

【００４３】この時、外部の入力であるリセット信号
は、モードのよってリセットの時点が異なる。48次であ
る場合、48状態（stale)を持っており、64次である場合
は64状態を持っている。スタートリセット信号発生部15
1 は、選択器61と比較器62とで構成される。このような
構成によって、前記出力された４ビットのインデックス
〔H(5:2)〕、あるいは、グラウンドから４ビット信号の
中いずれか一つを外部から提供された選択（SEL)モード
（MODE）の制御によって選択器61で選択するようにな
る。このようにその選択器61で選択された４ビット出
力、及びグラウンドからの２ビット出力と前記６ビット
基準計数器55の６ビット出力REF C(5:0)とを比較器によ
って比較して、出力の値が同一の場合、スタートリセッ
ト信号（START RESET)を外部のクロックと共に２ビット
計数器54に入力する。

【００４４】これによって２ビット計数器54では、下位
の２ビットの出力（C1,C0)をし、さらにキャリーを出力
する。そして、'0' 値の強制割当部161 は、比較器74と
D ー フリップ・フロップ75どて構成される。このような
構成によって比較器74では前記出力された４ビットの出
力LEF C(5:2)とグラウンドからの４ビット出力とを比較
して、その値が同一である場合、D −フリップ・フロッ
プ75を通じてゼロ値強制割当信号を出力する。この出力
されたゼロ値強制割当信号と選択モード（MODE）信号と
を否論理積（NAND) ゲート52で論理演算する。この論理
演算された結果と前記２ビット計数器54のキャリー出力
(carry-out) とを論理積ゲート53でさらに論理積する。
即ち、２ビット計数器54から出力されたキャリーによっ
て４ビット計数器51は動作する。これによって、４ビッ
ト計数器51は４ビットの出力(C5:C2) をする。

【００４５】48次ハダマドコード(HOUT 48) は前記と同
様に12次Paley コード生成部181と48次ハダマドコード
生成部191 とで構成され、次のように生成する。即ち、
前記４ビット計数器51の出力C2を反転ゲート57で反転
し、この反転された信号とか前記C3をC4信号によって選
択器（MUX)58で選択する。それから、前記出力されたゼ
ロ値強制割当信号とオールゼロ信号とをORゲート75で論
理和する。この論理和した結果によって前記選択器58の
出力を選択器59で選択する。この選択器59から出力され
た上位の12次Paley 値と下位の４次ハダマド値とをXOR
ゲート60で排他的論理和して、最終的に48次ハダマドコ
ード（HOUT 8) を生成する。

【００４６】一方64次ハダマドコード(HOUT 64) は、４
次及び64次ハダマドコード生成部171 で次のように生成
する。即ち、前記２ビット計数器54の出力(C1、C0)と６
ビットレジスター56の出力〔H(1:0)〕とをそれぞれAND
ゲート（68,67)で論理積した後、XOR ゲート71で論理演
算を遂行して４次ハダマドコード（HOUTL) を生成す
る。そして、前記４ビット計数器51の出力(C5:C2) と６
ビットレジスター56の出力(H(5:2))とを同様にAND ゲー
ト66,65,64,63 で論理積した後、XORゲートの出力と、
前記４次ハダマドコードとをさらにXOR ゲート72で排他
的論理和を遂行する。結果的に、64次ハダマドコード
（HOUT 64)が製造される。

【００４７】このように出力された48次ハダマドコード
（HOUT 48)、及び64次ハダマドコード(HOUT 64) とは、
選択モード（MODE）の信号に応じて選択器73で選択され
て、最終のコード（HAD A CODE) を生成することにな
る。即ち、選択モード信号の制御によって選択器73で
は、'0' である場合、64次のハダマドコードを生成
し、'1' である場合は48次ハダマドコードを生成する。
図６は、図５の回路を用いて48次及び64次のコードを同
時に生成する場合の信号波形を示した図面である。48次
のコードは、上述のように12次Paleyコード及び４次ハ
ダマドコード（HOUT L) とを排他的論理和して製造す
る。64次コードの場合、６ビット計数器の出力（C5，C
4，C3，C2，C1，C0) の中でインデックス〔H(5:0)〕に
よってC4, C2, C0信号が選択され、この選択された値等
を全部掛けて最終のコード（HOUT 64)を作る。

【００４８】このようにハダマドコードを生成する回路
構造は計数器の構造を有しているため、48次ハダマドコ
ードの生成回路を用いて64次ハダマドコード生成回路を
容易に構成することができるのわかる。それに、上位ビ
ット計数器を用いて48次ハダマドコードを掛けると、容
易に拡張された96次コードを作ることができるし、それ
以上の拡張コードも作ることができる。

【００４９】下記の表３と表４とは上述の48次、64次の
ハダマドコードを示している。表３において、彩られて
いる部分は、12次Paley コードの'1' であり、白い部分
は'0' である。この表から12次コードの内部には４次の
ハダマドコードが含まれていることがわかれる。

【００５０】

【表３】

【００５１】

【表４】

【００５２】〔第４の実施の形態〕図７は、48次及び64
次のコード生成回路を用いて拡張された96次及び128次
コードを生成するための回路図である。本図７において
は、拡張されたコードを生成する回路に対して説明す
る。ところが、図７は、前述の図５の構成とほぼ類似し
ているため、相違な構成要素だけを列挙し、同一の構
成、図面符号及び動作は省略する。

【００５３】図７のように、６ビット計数器86では基準
キャリー出力（REF CARRYOUT)をさらに出力する。この
基準キャリー出力（REF CARRY OUT)によって１ビット計
数器(81)が動作されて、出力C6信号を出力する。そし
て、前記図５における６ビットレジスター56の代わりに
７ビットレジスター87を用いてそのレジスターに貯蔵さ
れたインデックスH(6:0)出力する。前記１ビット計数器
81の出力C6信号と前記７ビットレジスター(87)の出力H
(6)とを論理積（AND)ゲート（95) で論理積してHOUT H
信号を出力する。モード信号によって選択器(106) から
選択された64次、あるいは48次の信号と前記HOUT H信号
とをXOR ゲート107 で排他的論理和して最終的なコード
（HADA CODE)を作る。即ち、拡張された96次及び128 次
コードを生成することになる。ここで、48次の場合、イ
ンデックスH(5:2)の値は最大11までの値を有するべきで
ある。しかし、64次の場合は15までの値を全部有する。

【００５４】かつ、96次及び128 次のハダマドコード生
成部(200) は、論理積ゲート95と選択器(106) 、排他的
論理和ゲート107 とで構成される。このような構成によ
って前記のコード生成部( 200)は、96次の場合モード信
号が'1' を有し、H(6)値は１であるため、上位１ビット
計数器81の出力信号(C6)と48次のハダマドコード(HOUT
48) は掛けられて、最終の69インデックスのハダマドコ
ード（HOUACODE)を生成する。そして、128 次の場合、
前記モード信号が'0' を有し、上位１ビット計数器81の
出力信号（C6）によって64次ハダマドコード（HOU T 6
4) が掛けられて、最終の85インデックスハダマドコー
ド（HADA CODE)が生成される。 図８は、図７の拡張コ
ード生成回路を用いて、96次のハダマドコードを生成す
る場合の動作の波形を示した図面である。

【００５５】

【発明の効果】前述のように、48次のハダマドコード生
成回路は、簡単な計数器を用いて12次Paley コードを生
成し、12次のPaley コードを用いて48次ハダマドコード
及びより高い次元のハダマドコードを容易に生成できる
ということにその効果がある。さらに、このような回路
は、64次コードの生成回路の構造と類似しているため、
48次及び64次とのハダマドコード生成回路を同時に具現
することができる。

【図面の簡単な説明】

【図１】12次Paley コードを生成するための回路図であ
る。

【図２】図１の回路を用いて12次Paley コードを生成す
る場合の信号波形を示した図面である。

【図３】図１の12次Paley コード生成回路を用いて48次
ハダマドコードを生成するための回路図である。

【図４】図３の回路を用いて48次ハダマドコードを生成
する場合の信号波形を示した図面である。

【図５】48次及び64次のハダマドコードを同時に生成す
るための回路図である。

【図６】図５の回路を用いて48次及び64次コードを同時
に生成する場合の信号波形を示した図面である。

【図７】48次及び64次のハダマドコード生成回路を用い
て拡張した96次及び128次コードを生成するための回路
図である。

【図８】図７の回路を用いて96次及び128 次のハダマド
コードを生成する場合の信号波形を示した図面である。

【図９】従来の4 次ハダマドコード及び64次ハダマドコ
ードを生成するための回路図である。

【符号の説明】

１ ： ４ビットPaley 計数器 ２ ： ４ビット基
準カウンター ７ ： ４ビットレジスター 21、 51 、82、 ：
４ビット計数器 24、54、83 ： ２ビット計数器 25、55、86 ： ６ビ
ット計数器 26 ： ６ビットレジスター 56 ： 6 ビットレ
ジスター 81 ： １ビット計数器 87 ： ７ビットレ
ジスター

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 景 洙 大韓民国 大田廣域市 西區 屯散洞 モ クレョン アパート 305洞 706戸

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部のリセット信号によって48状態を有
   する出力(REFC) を行なう６ビット基準計数器25と、 ０行の全てのビットが０であることが検出されたオール
   ゼロ（ALLZERO）信号を出力し、６ビットのインデック
   ス値が貯蔵された６ビットレジスター26と、 前記６ビット基準計数器の６ビット出力（REF C)と、前
   記６ビットレジスター上位の４ビットのインデックス出
   力〔H(5:2)〕、及びグラウンドからの２ビットの値が同
   一の場合、スタートリセット(START RESET) 信号を発生
   するスタートリセット信号発生部150 と、 前記６ビット基準計数器の上位４ビットの出力〔REF C
   (5:2)〕と、グラウンドからの４ビットの値が同一であ
   る場合、０行の全ての値を強制的に０として割り当てる
   ためのゼロ値強制割当（FORCE 0 DEL)信号を出力する'
   0' 値強制割当部160 と、 前記のスタートリセット信号と外部のクロックとを与え
   られ、最下位のビット(C1,C0) を出力し、さらにキャリ
   ー信号を出力する２ビット計数器24と、 前記のゼロ値強制割当信号が反転した結果と、前記キャ
   リー出力が論理積された結果によって動作され、上位ビ
   ットC4, C3, C2を出力する４ビット計数器21と、 前記２ビット計数器の下位２ビット出力と前記６ビット
   レジスターの下位２ビットインデックスの値を論理演算
   して、４次ハダマドコードを生成する４次ハダマドコー
   ド生成部170 と、 前記計数器21の出力、前記ゼロ値強制割当信号、オール
   ゼロ信号とを用いて12次Paley コードを生成する12次Pa
   ley コード生成部180 と、及び、 前記の出力された４次ハダマドコードと12次Paley コー
   ドとを論理演算して48次ハダマドコードを生成する48次
   ハダマドコード生成部190 と、で構成されることを特徴
   とするハダマドコード生成回路。
2. 【請求項２】 前記'0' 値の強制割当部160 は、 比較記35と、その比較器の出力を所定時間遅延させて出
   力するD −フリップ・フロップ37とで構成されることを
   特徴とする請求項１記載のハダマドコード生成回路。
3. 【請求項３】 前記12次Paley コード生成部180 は、 前記計数器21の出力C2を反転する反転ゲート27と、 その反転された出力C2、あるいは前記出力C3を前記出力
   C4の制御によって選択する選択器28と、 前記ゼロ値強制割当信号とオールゼロ信号との論理演算
   によって、強いてPaley コードに'0' を印加するための
   論理和（OR）ゲート36と、及び前記論理和ゲート36の出
   力によって前記選択器から選択された出力を12次Paley
   コードとして出力する選択器29とで構成することを特徴
   とする請求項１記載のハダマドコード生成回路。
4. 【請求項４】 前記48次ハダマドコード生成部190 は、
   排他的論理和(XOR)ゲートで構成されることを特徴とす
   る請求項１記載のハダマドコード生成回路。
5. 【請求項５】 外部のリセット信号によって48状態を有
   する出力(REFC) をする６ビット基準計数器55と、 ０行の全てのビットが０であることが検出されたオール
   ゼロ信号を出力し、６ビットのインデックス値が貯蔵さ
   れた６ビットレジスター56と、 前記上位４ビットのインデックス出力〔H(5:2)〕、ある
   いは、グラウンドからの４ビット信号を外部から提供さ
   れたモード信号(MODE)によって選択し、その選択された
   信号と前記基準計数器55の出力とが同一の場合、スター
   トリセット信号(START RESET) を発生するスタートリセ
   ット信号発生部151 と、 前記６ビット基準計数器55の上位４ビットの出力〔REF
   C(5:2)〕と、グラウンドからの４ビットの値とが同一で
   ある場合、０行の全ての値を強いて'0'として割り当て
   るためのゼロ値強制割当信号を出力する'0' 値強制割当
   部161と、 前記のスタートリセット信号と外部のクロックとを与え
   られ、最下位のビット(C1,C0) を出力し、さらにキャリ
   ー信号を出力する２ビット計数器54と、 前記のゼロ値強制割当信号と選択モード(MODE)信号とが
   否論理積された結果と、前記キャリー出力が論理積され
   た結果とによって動作し、上位ビットC5,C4, C3, C2を
   出力する４ビット計数器51と、 前記２ビット計数器と４ビット計数器との出力と、前記
   ６ビットレジスターの６ビットインデックス値とを論理
   演算して、４次ハダマドコード、及び64ハダマドコード
   を生成する４次及び64次のハダマドコード生成部17１
   と、 前記４ビット計数器51の出力、前記ゼロ値強制割当信
   号、オールゼロ信号とを用いて12次Paley コードを生成
   する12次Paley コード生成部181 と、 前記出力された４次ハダマドコードと12次Paley コード
   とを論理演算して、48次ハダマドコードを生成する48次
   ハダマドコード生成部191 と、及び前記出力された48
   次、あるいは64次ハダマドコードを前記選択モードの制
   御によって選択的に出力する選択器73とで構成されるこ
   とを特徴とするハダマドコード生成回路。
6. 【請求項６】 前記4 次及び64次のハダマドコード生成
   部171 は、 前記６ビットレジスター56の下位２ビット出力H(1:0)と
   前記２ビット計数器54の下位２ビット出力(C1 ：C0) と
   をそれぞれ論理積ゲート67、68で論理演算した後、その
   結果を排他的論理和ゲート71で論理演算して４次ハダマ
   ドコードを生成し、 前記上位の４ビット出力H(5:2)と前記４ビット計数器51
   の出力(C5:C2)とをそれぞれ論理積ゲート(66 〜63）で
   論理演算した後、その結果を排他的論理和ゲート70、69
   で論理演算し、この論理演算された結果と前記生成され
   た４次ハダマドコードとをさらに排他的論理和ゲート72
   で論理演算して、最終的に64次ハダマドコードを生成す
   ることを特徴とする請求項５記載のハダマドコード生成
   回路。
7. 【請求項７】 前記選択器73は、マルチプレクサ(MUX)
   が用いられたことを特徴とする請求項６記載のハダマド
   コード生成回路。
8. 【請求項８】 外部のリセット信号によって48状態を有
   する出力(REFC) をし、さらに基準キャリー出力(REF CA
   RRY OUT) をする６ビット基準計数器86と、 ０行の全てのビットが０であることが検出されたオール
   ゼロ信号を出力し、7ビットのインデックス値が貯蔵さ
   れた７ビットレジスター87と、 前記上位４ビットのインデックス出力〔H(5:2)〕、ある
   いは、グラウンドからの４ビット信号を外部から提供さ
   れたモード(MODE)信号によって選択し、その選択された
   信号と前記基準計数器86の出力が同一の場合、スタート
   リセット(START-RESET) 信号を発生するスタートリセッ
   ト信号発生部152 と、 前記６ビット基準計数器86の上位４ビットの出力〔REF
   C(5:2)〕と、グラウンドからの４ビットの値が同一であ
   る場合、０行の全ての値を強いて'0'として割り当てる
   ためのゼロ値強制割当信号を出力する'0' 値強制割当部
   162と、 前記のスタートリセット信号と外部のクロックとを与え
   られて最下位のビット(C1,C0) を出力し、さらにキャリ
   ー信号を出力する２ビット計数器83と、 前記のゼロ値強制割当信号と選択モード(MODE)信号とが
   否論理積された結果と、前記キャリー出力が論理積され
   た結果とによって動作され、上位ビットC5，C4，C3，C2
   を出力する４ビット計数器82と、 前記６ビット計数器86の基準キャリーの出力によって動
   作し、最上位のビットC6を出力する１ビット計数器81
   と、 前記２ビット計数器及び４ビット計数器との出力と、前
   記６ビットレジスターの６ビットインデックス値とを論
   理演算して、４次ハダマドコード及び64ハダマドコード
   を生成する４次及び64次のハダマドコード生成部172
   と、 前記４ビット計数器82の出力、前記ゼロ値強制割当信
   号、オールゼロ信号とを用いて12次Paley コードを生成
   する12次Paley コード生成部182 と、 前記出力された４次ハダマドコードと12次Paley コード
   とを論理演算して、48次ハダマドコードを生成する48次
   ハダマドコード生成部192 と、及び前記１ビット計数器
   の出力(C6)と７ビットレジスターの出力〔H(6)〕とが論
   理積された結果とを、モード信号が'1' である場合、前
   記出力された48次ハダマドコードと排他的論理和して96
   次ハダマドコードを生成し、モード信号が'0'である場
   合、前記出力された64次ハダマドコードと排他的論理和
   して128次ハダマドコードを生成する96次、及び128 次
   のハダマドコード生成部200 と、で構成されることを特
   徴とするハダマドコード生成回路。