JPH11154924A - 位相補正回路及び位相逆補正回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、同期用パターンを一定の間隔で含
むシリアルデータが所定ビット毎のパラレルデータへ変
換されて入力するそのパラレルデータの位相を補正する
位相補正回路及び位相補正回路で補正したパラレルデー
タを元の位相差を有するパラレルデータへ逆補正する位
相逆補正回路に関し、入力パラレルデータのビット数が
増加しても回路規模を増大させずに対応できるようにす
る。 【解決手段】 ２ⁿ ビットのパラレルデータについてビ
ット選択操作を行う構成として、２ビット入力１ビット
出力のセレクタをｎ段に直列接続するとともに、各段に
おいて並列配置し、各段のセレクタ群の個数を(２ⁿ＋２
^x-1−1）個とし、一方の入力が[１：２ⁿ＋２^x-1−１］
で、他方の入力が［２^x-1＋１：２ⁿ＋２^x−１］で、位
相補正量を示すｎビットコードの対応するビットの状態
によって２入力の何れか一方を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期用パターンを
一定の間隔で含むシリアルデータが所定ビット毎のパラ
レルデータへ変換されて入力するそのパラレルデータの
位相を補正する位相補正回路及び位相補正回路で補正し
たパラレルデータを元の位相差を有するパラレルデータ
へ逆補正する位相逆補正回路に関する。情報伝送装置で
は、同期用パターンを一定の間隔で含むシリアルデータ
を送受するが、このシリアルデータについて、オーバー
ヘッドの挿入やセクション及びライン間でのパリティ演
算等のデータ処理を行う場合、シリアルデータのままで
は伝送速度以上の処理速度が要求されることから、一般
にパラレルデータへ変換して所定の処理を実行し、その
後再びシリアルデータへ変換して送出することが行われ
る。そして、このオーバーヘッドの挿入やパリティ演算
等のデータ処理を行う部分は、扱うビット数の過多にも
よるが、例えば、ＳＤＨ(Synchronous Digital Hi-erar
chy)システムでの情報伝送装置では、ＬＳＩ（集積回
路）で構成される。このＬＳＩには、ＧａＡｓで構成し
たものと、ＣＭＯＳで構成したものとがある。ＧａＡｓ
−ＬＳＩは処理速度は早いが高価である。一方、ＣＭＯ
Ｓ−ＬＳＩは処理速度は若干劣るが安価である。したが
って、特に、原価の低減が問題となる場合には、ＣＭＯ
Ｓ−ＬＳＩが採用される。以下、図１１を参照してシリ
アルデータについてのデータ処理の概要を説明する。図
１１は、ＳＤＨシステムの情報伝送装置で採用されるデ
ータ処理系の構成例である。このデータ処理系は、デー
タ処理用のＣＭＯＳ−ＬＳＩ１００と、外付けの付加回
路として、入力側に設けられるシリアル・パラレル変換
部１１０及び出力側に設けられるパラレル・シリアル変
換部１１７とを備える。シリアル・パラレル変換部１１
０は、伝送系から入力する同期ワードを一定の間隔で含
むシリアルデータを２ⁿ ビット毎のパラレルデータへ変
換し、ＣＭＯＳ−ＬＳＩ１００の入力ポートに与える。
一方、パラレル・シリアル変換部１１７は、ＣＭＯＳ−
ＬＳＩ１００の出力ポートから入力するデータ処理済み
の２ⁿ ビットのパラレルデータをシリアルデータへ変換
し、伝送系へ送出する。ところで、シリアル・パラレル
変換部１１０におけるパラレルデータへの変換において
は、単に２ⁿ ビット毎の変換であるので、シリアルデー
タに含まれる同期ワードの位置と変換タイミングとは必
ずしも一致せず、変換されたパラレルデータにおける同
期ワードの位置は、正常位置からｈビット（ｈは整数、
０≦ｈ＜ｎ）の遅れを有する。そうすると、テータ処理
部１１４でのデータ処理は、シリアルデータに含まれる
同期ワードを検出して行われるので、このｈビットの遅
れが生じたままのパラレルデータでは、処理に支障を来
す。したがって、ＣＭＯＳ−ＬＳＩ１００は、データ処
理部１１４の入力段に第１シフト回路１１１、位相差検
出部１１２及びビット位置補正部１１３を設け、出力段
に第２シフト回路１１６及びビット位置逆補正部１１６
を設けている。第１シフト回路１１１は、入力ポートか
ら入力する２ⁿ ビットの入力パラレルデータを２段にシ
フトして２ⁿ⁺¹ ビットのパラレルデータを生成する。そ
のうちの最下位ビットを除いた（２ⁿ⁺¹−1）ビットのパ
ラレルデータが、位相差検出部１１２とビット位置補正
部１１３とに入力する。位相差検出部１１２では、入力
する（２ⁿ⁺¹−1）ビットのパラレルデータと予め備える
同期ワードとのパターンマッチングを取って、同期ワー
ドの遅れ量を検出し、検出した位相遅れ量を表したｎビ
ットコードの位相補正量をビット位置補正部１１３とビ
ット位置逆補正部１１６とに与える。ビット位置補正部
１１３では、（２ⁿ⁺¹−１)ビットのパラレルデータに対
するビット選択操作をｎビットコードの位相補正量に基
づき行い、ビット位置補正をした２ⁿ ビットのパラレル
データを生成し、それをデータ処理部１１４へ出力す
る。データ処理部１１４では、ビット位置補正のなされ
た２ⁿ ビットのパラレルデータを受けて、オーバーヘッ
ドの挿入や、セクション及びライン間のパリティ演算等
のデータ処理を行い、処理した２ⁿ ビットのパラレルデ
ータを第２シフト回路１１５へ出力する。第２シフト回
路１１５は、テータ処理した２ⁿ ビットの入力パラレル
データを２段にシフトして２ⁿ⁺¹ ビットのパラレルデー
タを生成する。そのうちの最下位ビットを除いた（２
ⁿ⁺¹−1）ビットのパラレルデータが、ビット位置逆補正
部１１６に出力される。ビット位置逆補正部１１６で
は、（２ⁿ⁺¹−１)ビットのパラレルデータに対するビッ
ト選択操作を位相差検出部１１２からのｎビットコード
の位相補正量に基づき行い、位相遅れ量ｈを有した２ⁿ
ビットのパラレルデータを生成し、出力ポートに接続さ
れるパラレル・シリアル変換部１１７へ出力する。以上
のように、情報伝送装置で使用されるデータ処理用のＣ
ＭＯＳＬＳＩは、変換したパラレルデータをそのビット
位置を一時的に本来あるはずの正常な位置に補正（ビッ
ト位置補正部１１３）し、データ処理（データ処理部１
１４）を行い、処理後のパラレルデータをそのビット位
置に元の位相差を与える逆補正（ビット位置逆補正部１
１６）を行うように構成されるが、ビット位置補正とそ
の逆補正は、同一構成で行えるので、以下、従来のビッ
ト位置補正について若干の説明を行う。

【０００２】

【従来の技術】図１２は、シフト回路（第１、第２）の
構成である。図１２において、このシフト回路は、２個
のフリップフロップ（ＦＦ）１、２を２段に縦属接続し
て構成される。なお、図１２では、第１シフト回路１１
１を例に挙げて示してあるが、第２シフト回路１１５も
同様の動作を行う。

【０００３】初段のＦＦ１の入力パラレルデータｉＤ
[1：２ⁿ]は、シリアル・パラレル変換部１１０が当該Ｃ
ＭＯＳ−ＬＳＩの入力ポートへ出力する第１ビットから
第２ⁿビットまでの２ⁿ 本のパラレルデータである。そ
して、ＦＦ１とＦＦ２は、入力パラレルデータｉＤ
［１：２ⁿ ］に同期したタイミングクロックｆに従って
シフト動作を行う。

【０００４】入力パラレルデータｉＤ［１：２ⁿ ］か
ら、変換タイミングと同期用パターンの本来の位置との
ずれを検出し補正するには、最大の遅れを考えると、
(２ⁿ⁺¹−１）本のパラレルデータが必要である。また、
位相差検出部１１２は、パターンマッチングによって同
期ワードの位置を検出している。したがって、位相差検
出部１１２及びビット位置補正部１１３に与える（２
ⁿ⁺¹−1）本のパラレルデータは、後段ＦＦ２の出力パラ
レルデータを上位に、前段ＦＦ１の出力パラレルデータ
を下位にそれぞれ配置した２ⁿ⁺¹ ビットから前段ＦＦ１
出力パラレルデータの最終ビットを除いて形成される。

【０００５】なお、図１２では、後段ＦＦ２の出力パラ
レルデータを上位に、前段ＦＦ１の出力パラレルデータ
を下位にそれぞれ配置することを示すために、後段ＦＦ
２の２ⁿ本の出力パラレルデータをＤ［１：２ⁿ ］と表
記し、前段ＦＦ１の２ⁿ本の出力パラレルデータをＤ
［２ⁿ＋１：２ⁿ⁺¹］と表記してある。位相差検出部１１
２は、入力パラレルデータＤ［１：２ⁿ⁺¹−1］における
同期ワード位置が本来のビット位置からｈビット（ｈは
整数、０≦ｈ＜ｎ）の遅れを持つことを検出するが、遅
れｈビットの取り得る値は、２ⁿ 通りあるので、位相遅
れ量は、ｎビットのコードで表せる。

【０００６】図１３は、従来のビット位置補正部１１３
の構成である。従来のビット位置補正部は、図１３に示
すように２ⁿ ビット入力１出力のセレクタ（２ⁿ→1セレ
クタ）の２ⁿ 個を並列に配置して構成される。そして、
図示例では、第１シフト回路の出力から形成した（２
ⁿ⁺¹−1）ビットのパラレルデータのうち、セレクタ
（１）には、データD[１]〜D[２ⁿ]が与えられ、セレク
タ(２）には、データD[２]〜D[２ⁿ＋1]が与えられ、セ
レクタ(２ⁿ )には、データD[２ⁿ]〜Ｄ[２ⁿ⁺¹−1]が与え
られると表記してある。このように、２ⁿ 個の各セレク
タには、(２ⁿ⁺¹−1）本のうちの２ⁿ本のパラレルデータ
が１ビットずつずらして与えられる。

【０００７】この従来のビット位置補正部では、位相差
検出部１１２からｎビットコードを受けて、例えば位相
遅れ量ｈ＝２ビットであれば、セレクタ(１)では、上か
ら３番目のデータＤ［３］が選択され、セレクタ（２）
では、上から３番目のデータＤ[４]が選択され、セレク
タ(２ⁿ）では、上から３番目のデータＤ[２ⁿ＋２］が選
択されることにより、位相補正のなされた２ⁿ ビットの
パラレルデータｏＤ［１：２ⁿ]が出力される。

【０００８】このビット選択操作の具体例を図１４、図
１５を参照して説明する。図１４は位相差がない場合の
ビット選択操作の説明図、図１５は、８ビットの位相差
がある場合のビット選択操作の説明図である。なお、図
１４、図１５では、説明を簡略化するために入力データ
ｉＤを３２ビットのパラレルデータ［１：３２］とし、
それを８ビット毎に区分してｉＤ［１：８］［９：１
６］［１７：２４］［２５：３２］と表記してある。

【０００９】また、｛０１、０２、・・、２４｝は、８
ビット毎のデータブロックを表している。同期ワード
は、データブロック２１、２２、２３、２４の３２ビッ
トとしている。図１４において、位相差がない場合、第
１シフト回路への入力データは、図１４（イ）に示すよ
うに、ｉＤ［１：８］［９：１６］［１７：２４］［２
５：３２］の３２ビットが同一のタイミングで第１シフ
ト回路に取り込まれる。したがって、同期ワードのデー
タブロック｛２１、２２、２３、２４｝は、太い実線枠
で囲って示すように、ずれることなく取り込まれる。

【００１０】そうすると、第１シフト回路の後段ＦＦ２
の出力を上位に、前段ＦＦ１の出力を下位に配置した場
合、図１４（ロ）（ハ）に示すように、同期ワードのデ
ータブロック｛２１、２２、２３、２４}が上位に、そ
の次のデータブロック{０１、０２、０３、０４｝が下
位に並ぶことになる。この６４ビットの配置において、
最下位のデータブロック０４の最下位ビットを除いた６
３ビットが図１３に示したビット位置補正部の、２ⁿ＝
２⁵＝３２個の２⁵ →１セレクタに１ビットずつずれて
与えられる。位相差は０であるので、ビット位置補正部
の各セレクタでは、第１入力が選択される。

【００１１】ビット位置補正部の各セレクタの第１入力
は、ＦＦ２の出力であり、これには同期ワードのデータ
ブロック｛２１、２２、２３、２４｝の各ビットが含ま
れるので、図１４(ニ)に示すように、同期ワードのデー
タブロック｛２１、２２、２３、２４｝が選択される。
次に、８ビットの位相差がある場合。図１５において、
第１シフト回路への入力データは、図１５（イ）に示す
ように、最初は、先頭ブロックｉＤ［１：８］を除いた
ｉＤ［９：１６］［１７：２４］［２５：３２］の２４
ビットが取り込まれ、その次からｉＤ［１：８］［９：
１６］［１７：２４］［２５：３２］の３２ビットが取
り込まれる。

【００１２】したがって、同期ワードは、４個データブ
ロックのうち、最後のデータブロック２４が１タイミン
グ遅れて取り込まれる。そうすると、第１シフト回路の
後段ＦＦ２の出力を上位に、前段ＦＦ１の出力を下位に
配置した場合、図１５（ロ）（ハ）に示すように同期ワ
ードがある部分では、上位にデータブロック２０と同期
ワードのデータブロック｛２２、２３、２４｝が並び、
下位に同期ワードのデータブロック２４とその次のデー
タブロック｛０１、０２、０３｝が並ぶことになる。か
かる配置にすると、同期ワードのデータブロック｛２
１、２２、２３、２４｝が同一タイミング上に並ぶこと
がわかる。

【００１３】今の例では、８ビットの遅れであるから、
ビット位置補正部でのビット選択操作では、各セレクタ
の第９入力を選択する操作が行われるので、図１５
（ニ）に示すように、ビット位置補正部の出力には、同
一タイミング上に配置した同期ワードのデータブロック
{２１、２２、２３、２４｝が得られる。なお、ビット
位置逆補正部１１６では、セレクタの構成は図１３と同
様であって、次のようにして逆補正を行う。即ち、第２
シフト回路１１５において生成した２ⁿ⁺¹ ビットのパラ
レルデータから得た（２ⁿ⁺¹−1）ビットのパラレルデー
タを同様の手順でビット位置逆補正部１１６の各セレク
タに与える。位相差検出部１１２からのｎビットコード
は、位相差検出部１１２が検出した位相遅れ量をＸとし
たとき２ⁿ−Ｘを表すｎビットコードである。ビット位
置逆補正部１１６は、このｎビットコードの位相補正量
に基づき同様のビット選択操作を行うことにより、位相
を一時的に揃えた２ⁿ ビットのパラレルデータに、元々
の位相遅れＸを与えた２ⁿ ビットのパラレルデータを出
力する。

【００１４】

【発明が解決しようとする課題】従来のビット位置補正
部及びビット位置逆補正部は、２ⁿ ビット入力１出力の
セレクタを２ⁿ 個使用するので、入力データ数が増すに
つれて回路規模が増大する。したがって、従来の方式で
は、消費電力やコストの低減が困難である。本発明の目
的は、入力パラレルデータのビット数が増加しても回路
規模を増大させずに対応できる位相補正回路及び位相逆
補正回路を提供することにある。

【００１５】

【課題を解決するための手段】図１は、請求項１に記載
の発明の原理ブロック図である。請求項１に記載の発明
は、同期用パターンを一定の間隔で含むシリアルデータ
が２ⁿ ビット毎のパラレルデータへ変換されて入力する
その２ⁿ ビットの入力パラレルデータを２段にシフト
し、後段の出力パラレルデータを上位に、前段の出力パ
ラレルデータを下位にそれぞれ配置した２ⁿ⁺¹ ビットか
ら前段出力パラレルデータの最終ビットを除いて形成さ
れる(２ⁿ⁺¹−1)ビットのパラレルデータ(イ)と、（２
ⁿ⁺¹−１)ビットのパラレルデータに基づき検出された２
ⁿ ビットのパラレルデータへの変換タイミングから同期
用パターン検出位置までの位相遅れ量を表すｎビットコ
ードの位相補正量（ロ）とが入力し、（２ⁿ⁺¹−１)ビッ
トのパラレルデータ（イ）に対するビット選択操作をｎ
ビットコードの位相補正量（ロ）に基づき行い、ビット
位置補正をした２ⁿ ビットのパラレルデータ（ニ）を出
力する位相補正回路１において、ビット選択操作を行う
構成として、ｎ段に直列接続されるとともに、各段にお
いて並列配置される２ビット入力１ビット出力のセレク
タであって、第ｍ段目（ｍはｎ≧ｍ≧１）におけるセレ
クタ１ｍは、ｘをｎビットコードのｎビットにおける最
下位ビットからｍ段目に対応するビット位置までのビッ
ト数としたとき、並列配置数が、(２ⁿ＋２^x-1−1）個で
あり、(２ⁿ＋２^x-1−1）個のセレクタ群の一方の入力
(１)が、補正対象パラレルデータの第１ビット〜第(２ⁿ
＋２^x-1−１)ビットであり、他方の入力（２）が、補正
対象パラレルデータの第（２^x-1＋１）ビット〜第（２ⁿ
＋２^x−1）ビットであり、ｎビットコードのｎビットに
おける第ｍ段目に対応するビット位置のビットが“０”
であるとき一方の入力（１）を選択し、“１”であると
き他方の入力（２）を選択して出力する構成を備えるこ
とを特徴とする。

【００１６】即ち、請求項１に記載の発明では、位相補
正回路１は、２ビット入力１ビット出力のセレクタをｎ
段に直列接続するとともに、各段において並列配置して
構成し、各段のセレクタの２入力への配分を、２ⁿ ビッ
トで想定される最大ずれ量を見込んで、その最大ずれ量
の分が互いに重なる関係となるように定めてあり、第ｍ
段のセレクタ１ｍは、位相補正量を示すｎビットコード
の対応するビットの状態が、“０”の場合は一方の入力
（１）を選択し、“１”の場合は他方の入力（２）を選
択して（２ⁿ＋２^x-1−１）ビットのパラレルデータ
（３）を出力する。各段のセレクタが同様のビット選択
操作を行うことにより、ある位相遅れを有してパラレル
データへ変換された(２ⁿ⁺¹−1)ビットのパラレルデータ
の位相遅れが補正され、同期パターンを基準にした正し
い位相に揃えた２ⁿ ビットのパラレルデータ（ハ）を出
力する。

【００１７】ここに、ビット選択素子は、２ビット入力
１ビット出力のセレクタで構成してあるので、従来の
（２ⁿ →１）セレクタよりも素子数を低減でき、回路規
模の縮小化、省電力化を図ることができる。図２は、請
求項２に記載の発明の原理ブロック図である。請求項２
に記載の発明は、２ⁿ ビットのパラレルデータを２段に
シフトし、後段の出力パラレルデータを上位に、前段の
出力パラレルデータを下位にそれぞれ配置した２ⁿ⁺¹ ビ
ットから前段出力パラレルデータの最終ビットを除いて
形成される（２ⁿ⁺¹−１)ビットのパラレルデータ（ホ）
と、同期用パターンを一定の間隔で含むシリアルデータ
の２ⁿ ビット毎のパラレルデータへの変換タイミングか
ら同期用パターン検出位置までの位相遅れ量をＸとした
とき２ⁿ-Ｘを表すｎビットコードの位相補正量（ヘ）と
が入力し、（２ⁿ⁺¹−１)ビットのパラレルデータ（ホ）
に対するビット選択操作をｎビットコードの位相補正量
（へ）に基づき行い、位相遅れ量Ｘを有した２ⁿ ビット
のパラレルデータ（ト）を出力する位相逆補正回路２に
おいて、そのビット選択操作を行う構成として、ｎ段に
直列接続されるとともに、各段において並列配置される
２ビット入力１ビット出力のセレクタであって、第ｍ段
目(ｍはｎ≧ｍ≧１)におけるセレクタ２ｍは、ｘをｎビ
ットコードのｎビットにおける最下位ビットからｍ段目
に対応するビット位置までのビット数としたとき、並列
配置数が、(２ⁿ＋２^x-1−1)個であり、(２ⁿ＋２^x-1−
１）個のセレクタ群の一方の入力（１）が、補正対象パ
ラレルデータの第１ビット〜第（２ⁿ＋２^x-1−１）ビッ
トであり、他方の入力（２）が、補正対象パラレルデー
タの第（２^x-1＋１）ビット〜第（２ⁿ＋２^x−1）ビット
であり、ｎビットコードのｎビットにおける第ｍ段目に
対応するビット位置のビットが“０”であるとき一方の
入力（１）を選択し、“１”であるとき他方の入力
（２）を選択して出力する構成を備えることを特徴とす
る。

【００１８】即ち、請求項２に記載の発明では、請求項
１に記載のセレクタ構成において、位相補正量として位
相遅れ量をＸとしたとき２ⁿ-Ｘを表すｎビットコード
（ヘ）を用いて位相遅れのない（２ⁿ⁺¹−１)ビットのパ
ラレルデータ（ホ）についてビット選択操作を行い、位
相遅れＸを有した２ⁿ ビットのパラレルデータ（ト）を
出力する。これにより、同一回路構成でもってビット位
置逆補正ができる。

【００１９】図３は、請求項３に記載の発明の原理ブロ
ック図である。請求項３に記載の発明は、２ⁿ ビットの
パラレルデータを２段にシフトし、後段の出力パラレル
データを上位に、前段の出力パラレルデータを下位にそ
れぞれ配置した２ⁿ⁺¹ ビットのビット配列を最上位ビッ
トを最下位ビットにする逆順に配列（チ）し直した２
ⁿ⁺¹ビットから最終ビットを除いて形成される(２ⁿ⁺¹−
1）ビットのパラレルデータ（リ）と、同期用パターン
を一定の間隔で含むシリアルデータの2ⁿビット毎のパラ
レルデータへの変換タイミングから同期用パターン検出
位置までの位相遅れ量を表すｎビットコードの位相補正
量（ロ）とが入力し、（２ⁿ⁺¹−１)ビットのパラレルデ
ータ（リ）に対するビット選択操作をｎビットコードの
位相補正量（ロ）に基づき行い、位相遅れ量Ｘを有した
２ⁿ ビットのパラレルデータ（オ）を出力する位相逆補
正回路３において、そのビット選択操作を行う構成とし
て、ｎ段に直列接続されるとともに、各段において並列
配置される２ビット入力１ビット出力のセレクタであっ
て、第ｍ段目(ｍはｎ≧ｍ≧１)におけるセレクタ３ｍ
は、ｘをｎビットコードのｎビットにおける最下位ビッ
トからｍ段目に対応するビット位置までのビット数とし
たとき、並列配置数が、(２ⁿ＋２^x-1−１)個であり、
（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力（１）
が、補正対象パラレルデータの第１ビット〜第(２ⁿ＋２
^x-1−1）ビットであり、他方の入力（２）が、補正対象
パラレルデータの第(２^x-1＋1)ビット〜第(２ⁿ＋２^x−
1）ビットであり、ｎビットコードのｎビットにおける
第ｍ段目に対応するビット位置のビットが“０”である
とき一方の入力（１）を選択し、“１”であるとき他方
の入力（２）を選択して出力し、最終段のセレクタ群の
出力パラレルデータ（ヌ）がそのビット配列を最上位ビ
ットを最下位ビットにする逆順に配列（ル）し直して利
用される構成を備えることを特徴とする。

【００２０】即ち、請求項３に記載の発明では、請求項
１に記載のセレクタ構成において、２段シフトした２
ⁿ⁺¹ ビットのパラレルデータのビット配列を最上位ビッ
トを最下位ビットにする逆順に配列し直した２ⁿ⁺¹ ビッ
ト（チ）から最終ビットを除いて形成される（２ⁿ⁺¹−
1）ビットのパラレルデータを入力パラレルデータ
（リ）とし、位相遅れ量を表すｎビットコード（ロ）の
対応するビットの状態に応じたビット選択操作を行い、
最終段のセレクタ群の出力パラレルデータ（ヌ）がその
ビット配列を最上位ビットを最下位ビットにする逆順に
配列し直して（ル）次段に接続されることにより、位相
遅れ量Ｘを有した２ⁿ ビットのパラレルデータを出力す
る（オ）。これにより、同一の回路構成でもってビット
位置の逆補正が行える。なお、ビット配列を逆順にする
のは、接続をそのようにするだけであり、特別の操作を
行うわけではない。

【００２１】図４は、請求項４に記載の発明の原理ブロ
ック図である。請求項４に記載の発明は、同期用パター
ンを一定の間隔で含むシリアルデータがＺビット（２
^n-1＜Ｚ＜２ⁿ）毎のパラレルデータへ変換されて入力す
るそのＺビットの入力パラレルデータを２段にシフト
し、後段の出力パラレルデータを上位に、前段出力パラ
レルデータを下位にそれぞれ配置した２Ｚビットから前
段出力パラレルデータの最終ビットを除いて形成される
（２Ｚ−１）ビットのパラレルデータ（ワ）と、（２Ｚ
−１）ビットのパラレルデータに基づき検出されたパラ
レルデータへの変換タイミングから同期検出ワード位置
までの位相遅れ量を表すｎビットコードの位相補正量
（ロ）とが入力し、（２Ｚ−１）ビットのパラレルデー
タ（ワ）に対するビット選択操作をｎビットコードの位
相補正量（ロ）に基づき行い、ビット位置補正をしたＺ
ビットのパラレルデータ（カ）を出力する位相補正回路
４であって、ビット選択操作を行う構成として、ｎ段に
直列接続されるとともに、各段において並列配置される
２ビット入力１ビット出力のセレクタであって、第ｍ段
目(ｍはｎ≧ｍ≧１)におけるセレクタ４ｍは、ｘをｎビ
ットコードのｎビットにおける最下位ビットからｍ段目
に対応するビット位置までのビット数としたとき、並列
配置数が、(２ⁿ＋２^x-1−1)個であり、(２ⁿ＋２^x-1−
１）個のセレクタ群の一方の入力（１）が、補正対象パ
ラレルデータの第１ビット〜第（２ⁿ＋２^x-1−1）ビッ
トで、他方の入力(２）が、補正対象パラレルデータの
第(２^x-1＋1)ビット〜第(２ⁿ＋２^x−1）ビットであり、
ｎビットコードのｎビットにおける第ｍ段目に対応する
ビット位置のビットが“０”であるとき一方の入力(１)
を選択し、“１”であるとき他方の入力（２）を選択し
て２ⁿ＋２^x-1−１ビットのパラレルデータ(３)を出力
し、かつ、初段のセレクタ群４１では、ｘ＝ｎとした場
合に、下位の{（２ⁿ⁺¹−1)−(２Ｚ−1）｝本の入力端に
は、固定のダミーデータ（７）が印加されている構成を
備えることを特徴とする。

【００２２】即ち、請求項４に記載の発明では、請求項
１に記載のセレクタ構成において、入力データとして
(２^n-1＜Ｚ＜２ⁿ)におけるＺのように、２のべき乗で表
現できないＺビットのパラレルデータから形成した２Ｚ
−１ビットのパラレルデータ（ワ）を用いる。このと
き、請求項１に記載のセレクタ構成において、２入力の
データ配分を同様に行うと、データの不足が生ずるので
初段のセレクタ群では、下位の｛（２ⁿ⁺¹−1）−（２Ｚ
−１）｝本の入力端に固定のダミーデータ（７）を与え
る。

【００２３】かかる措置を施した請求項１に記載のセレ
クタ構成において、ｎビットコードに従ったビット選択
操作を行い、ビット位置補正をしたＺビットのパラレル
データを出力する（カ）。これにより、任意数について
のビット位置補正が可能となる。なお、初段のセレクタ
４１では、ｘ＝ｎとして、一方の入力（５）が、補正対
象の（２Ｚ−１）ビットのパラレルデータ（ワ）の第１
ビット〜第（２ⁿ＋２^n-1−１）ビットであり、他方の入
力が、第(２^n-1＋1）ビット〜第(２ⁿ＋２ⁿ−１）ビット
である。そして、出力（８）は、（２ⁿ＋２ⁿ−１）ビッ
トのパラレルデータである。

【００２４】請求項５に記載の発明は、Ｚビット(２^n-1
＜Ｚ＜２ⁿ)のパラレルデータを２段にシフトし、後段の
出力パラレルデータを上位に、前段の出力パラレルデー
タを下位にそれぞれ配置した２Ｚビットから前段出力パ
ラレルデータの最終ビットを除いて形成される(２Ｚ−
１)ビットのパラレルデータと、同期用パターンを一定
の間隔で含むシリアルデータのＺビット毎のパラレルデ
ータへの変換タイミングから同期用パターン検出位置ま
での位相遅れ量をＸとしたとき（２Ｚ−Ｘ）を表すｎビ
ットコードの位相補正量とが入力し、(２Ｚ−１)ビット
のパラレルデータに対するビット選択操作をｎビットコ
ードの位相補正量に基づき行い、位相遅れ量Ｘを有した
Ｚビットのパラレルデータを出力するそのビット選択操
作を行う構成として、ｎ段に直列接続されるとともに、
各段において並列配置される２ビット入力１ビット出力
のセレクタであって、第ｍ段目(ｍはｎ≧ｍ≧１)におけ
るセレクタは、ｘをｎビットコードのｎビットにおける
最下位ビットからｍ段目に対応するビット位置までのビ
ット数としたとき、並列配置数が、(２ⁿ＋２^x-1−1）個
であり、（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入
力が、補正対象パラレルデータの第１ビット〜第(２ⁿ＋
２^x-1−1）ビットであり、他方の入力が、補正対象パラ
レルデータの第(２^x-1＋1)ビット〜第(２ⁿ＋２^x−1）ビ
ットであり、かつ、初段のセレクタ群では、ｘ＝ｎとし
た場合に、下位の{（２ⁿ⁺¹−１）−（２Ｚ−1）}本の入
力端には、固定のダミーデータが印加され、ｎビットコ
ードのｎビットにおける第m段目に対応するビット位置
のビットが“0”であるとき一方の入力を選択し、
“１”であるとき他方の入力を選択して出力する構成を
備えることを特徴とする。

【００２５】即ち、請求項５に記載の発明では、請求項
４に記載のセレクタ構成において、入力データは同様に
任意数の２Ｚ−１ビットのパラレルデータとし、位相補
正量を表すｎビットコードが、位相遅れ量をＸとしたと
き（Ｚ−Ｘ）を表す。かかる入力条件を与えた請求項４
に記載のセレクタ構成において、ｎビットコードに従っ
たビット選択操作を行い、位相遅れ量Ｘを有したＺビッ
トのパラレルデータを出力する。これにより、任意数に
ついてのビット位置逆補正が、同一の回路構成でもって
行える。

【００２６】請求項６に記載の発明は、Ｚビット（２
^n-1＜Ｚ＜２ⁿ）のパラレルデータを２段にシフトし、後
段の出力パラレルデータを上位に、前段の出力パラレル
データを下位にそれぞれ配置した２Ｚビットのビット配
列を最上位ビットを最下位ビットにする逆順に配列し直
した２Ｚビットから最終ビットを除いて形成される（２
Ｚ−１）ビットのパラレルデータと、同期用パターンを
一定の間隔で含むシリアルデータのＺビット毎のパラレ
ルデータへの変換タイミングから同期用パターン検出位
置までの位相遅れ量を表すｎビットコードの位相補正量
とが入力し、（２Ｚ−１）ビットのパラレルデータに対
するビット選択操作をｎビットコードの位相補正量に基
づき行い、位相遅れ量Ｘを有したＺビットのパラレルデ
ータを出力するそのビット選択操作を行う構成として、
ｎ段に直列接続されるとともに、各段において並列配置
される２ビット入力１ビット出力のセレクタであって、
第ｍ段目(ｍはｎ≧ｍ≧１)におけるセレクタは、ｘをｎ
ビットコードのｎビットにおける最下位ビットからｍ段
目に対応するビット位置までのビット数としたとき、並
列配置数が、(２ⁿ＋２^x-1−1）個であり、(２ⁿ＋２^x-1
−1）個のセレクタ群の一方の入力が、補正対象パラレ
ルデータの第１ビット〜第（２ⁿ＋２^x-1−１）ビットで
あり、他方の入力が、補正対象パラレルデータの第（２
^x-1＋1）ビット〜第（２ⁿ＋２^x−１）ビットであり、か
つ、初段のセレクタ群では、ｘ＝ｎとした場合に、下位
の{(２ⁿ⁺¹−1)−(２Ｚ−1）}本の入力端には、固定のダ
ミーデータが印加され、ｎビットコードのｎビットにお
ける第ｍ段目に対応するビット位置のビットが“０”で
あるとき一方の入力を選択し、“１”であるとき他方の
入力を選択して２ⁿ＋２^x-1−１ビットのパラレルデータ
を出力し、、最終段のセレクタ群の出力パラレルデータ
がそのビット配列を最上位ビットを最下位ビットにする
逆順に配列し直して利用される構成を備えることを特徴
とする。

【００２７】即ち、請求項６に記載の発明では、請求項
４に記載のセレクタ構成において、２段シフトした２Ｚ
ビットのパラレルデータのビット配列を最上位ビットを
最下位ビットにする逆順に配列（図３（チ）参照）し直
した２Ｚビットから最終ビットを除いて形成される(２
Ｚ−１)ビットのパラレルデータを入力パラレルデータ
とし、位相遅れ量を表すｎビットコードの対応するビッ
トの状態に応じたビット選択操作を行い、最終段のセレ
クタ群の出力パラレルデータがそのビット配列を最上位
ビットを最下位ビットにする逆順に配列し直して次段に
接続されることにより（図３（ル）参照）、位相遅れ量
Ｘを有したＺビットのパラレルデータを出力する。これ
により、同一の回路構成でもって任意数についてのビッ
ト位置逆補正が行える。なお、ビット配列を逆順にする
のは、接続をそのようにするだけであり、特別の操作を
行うわけではない。

【００２８】図５は、請求項７に記載の発明の原理ブロ
ック図である。請求項７に記載の発明は、同期用パター
ンを一定の間隔で含むシリアルデータがＺビット（２
^n-1＜Ｚ＜２ⁿ）毎のパラレルデータへ変換されて入力す
るそのＺビットの入力パラレルデータを２段にシフト
し、後段の出力パラレルデータを上位に、前段出力パラ
レルデータを下位にそれぞれ配置した２Ｚビットから前
段出力パラレルデータの最終ビットを除いて形成される
（２Ｚ−１）ビットのパラレルデータ（ワ）と、（２Ｚ
−１）ビットのパラレルデータに基づき検出されたパラ
レルデータへの変換タイミングから同期用パターン検出
位置までの位相遅れ量を表すｎビットコードの位相補正
量（ロ）とが入力し、（２Ｚ−１）ビットのパラレルデ
ータ(ワ）に対するビット選択操作をｎビットコードの
位相補正量(ロ）に基づき行い、ビット位置補正をした
Ｚビットのパラレルデータ（カ）を出力する位相補正回
路５であって、ビット選択操作を行う構成として、ｎ段
に直列接続されるとともに、各段において並列配置され
る２ビット入力１ビット出力のセレクタ群と、初段のセ
レクタ群５１に並列配置されるｎ個の２入力ＡＮＤゲー
ト６１及びｎ個のＡＮＤゲート６１それぞれの一方の入
力に前置されるインバータ６２とを備え、初段のセレク
タ群５１は、並列配置数が{(Ｚ＋２^n-1−１)−(２ⁿ−
Ｚ）｝個であり、（２Ｚ−１）ビットのパラレルデータ
（ワ）の第１ビット〜第{(Ｚ＋２^n-1−１）−（２ⁿ−
Ｚ)｝ビットまでが一方の入力（１０）に与えられ、第
{２Ｚ−〔（Ｚ＋２^n-1−１）−（２ⁿ−Ｚ)〕｝〜第（２
Ｚ−１）ビットまでが他方の入力（１１）に与えられ、
ｎビットコードの位相補正量（ロ）の最上位ビットが
“０”であるとき一方の入力（１０）を選択し、“１”
であるとき他方の入力（１１）を選択する動作を行い、
ｎ個のＡＮＤゲート６１それぞれの他方の入力には、
（２Ｚ−１）ビットのパラレルデータ（ワ）の第{〔(Ｚ
＋２^n-1−１)−(２ⁿ−Ｚ）〕＋１｝ビット〜第(Ｚ＋２
^n-1−1)ビットまでが与えられ、ｎ個のインバータ６２
のそれぞれには、ｎビットコードの位相補正量（ロ）の
最上位ビットが与えられ、ｎ個のＡＮＤゲート６１それ
ぞれの出力と初段のセレクタ群５１の出力が並列出力さ
れ、第ｍ段目（ｍはｎ≧ｍ≧１）におけるセレクタ５ｍ
は、ｘをｎビットコードのｎビットにおける最下位ビッ
トからｍ段目に対応するビット位置までのビット数とし
たとき、並列配置数が、(Ｚ＋２^x-1−１）個であり、
（Ｚ＋２^x-1−1）個のセレクタ群の一方の入力（１）
が、補正対象パラレルデータの第１ビット〜第(Ｚ＋２
^x-1−１）ビットで、地方の入力（２）が、補正対象パ
ラレルデータの第（２^x-1＋１)ビット〜第（Ｚ＋２^x−
１)ビットであり、ｎビットコードのｎビットにおける
第ｍ段目に対応するビット位置のビットが“０”である
とき一方の入力を選択し、“１”であるとき他方の入力
を選択する動作を行う構成を備えることを特徴とする。

【００２９】即ち、請求項７に記載の発明では、請求項
１に記載のセレクタ構成において、初段のセレクタ群５
１にｎ個の２入力ＡＮＤゲート６１及びｎ個のＡＮＤゲ
ート６１それぞれの一方の入力に前置されるインバータ
６２とを並列配置し、初段のセレクタ群５１の一方の入
力が選択された場合の余分なデータをＡＮＤゲート６１
に負担させるようにしてある。

【００３０】かかる措置を施した請求項１に記載のセレ
クタ構成において、ｎビットコードに従ったビット選択
操作を行い、ビット位置補正をしたＺビットのパラレル
データを出力する（カ）。これにより、任意数について
のビット位置補正が可能となる。請求項８に記載の発明
は、Ｚビット（２^n-1＜Ｚ＜２ⁿ）のパラレルデータを２
段にシフトし、後段の出力パラレルデータを上位に、前
段の出力パラレルデータを下位にそれぞれ配置した２Ｚ
ビットから前段出力パラレルデータの最終ビットを除い
て形成される（２Ｚ−１）ビットのパラレルデータと、
同期用パターンを一定の間隔で含むシリアルデータのＺ
ビット毎のパラレルデータへの変換タイミングから同期
用パターン検出位置までの位相遅れ量をＸとしたとき
（２Ｚ−Ｘ）を表すｎビットコードの位相補正量とが入
力し、（２Ｚ−１)ビットのパラレルデータに対するビ
ット選択操作をｎビットコードの位相補正量に基づき行
い、位相遅れ量Ｘを有したＺビットのパラレルデータを
出力する位相逆補正回路であって、そのビット選択操作
を行う構成として、ｎ段に直列接続されるとともに、各
段において並列配置される２ビット入力１ビット出力の
セレクタ群と、初段のセレクタ群に並列配置されるｎ個
の２入力ＡＮＤゲート及びｎ個のＡＮＤゲートそれぞれ
の一方の入力に前置されるインバータとを備え、初段の
セレクタ群は、並列配置数が{(Ｚ＋２^n-1-１）−（２ⁿ
−Ｚ)｝個であり、（２Ｚ−１）ビットの補正対象パラ
レルデータの第１ビット〜第{(Ｚ＋２^n-1−１)−(２ⁿ−
Ｚ)}ビットまでが一方の入力に与えられ、第{２Ｚ−
〔(Ｚ＋２^n-1−１)−(２ⁿ−Ｚ)〕}〜第(２Ｚ−１)ビッ
トまでが他方の入力に与えられ、ｎビットコードの位相
補正量の最上位ビットが“０”であるとき一方の入力を
選択し、“１”であるとき他方の入力を選択する動作を
行い、ｎ個のＡＮＤゲートそれぞれの他方の入力には、
（２Ｚ−１）ビットの補正対象パラレルデータの第
{〔（Ｚ＋２^n-1−１）−（２ⁿ−Ｚ）〕＋1｝ビット〜第
（Ｚ＋２^n-1−１)ビットまでが与えられ、ｎ個のインバ
ータのそれぞれには、ｎビットコードの位相補正量の最
上位ビットが与えられ、ｎ個のＡＮＤゲートそれぞれの
出力と初段のセレクタ群の出力が並列出力され、第ｍ段
目（ｍはｎ≧ｍ≧１）におけるセレクタは、ｘをｎビッ
トコードのｎビットにおける最下位ビットからｍ段目に
対応するビット位置までのビット数としたとき、並列配
置数が、（Ｚ＋２^x-1−1）個であり、（Ｚ＋２^x-1−1）
個のセレクタ群の一方の入力が、補正対象パラレルデー
タの第１ビット〜第(Ｚ＋２^x-1−1)ビットで、地方の入
力が、補正対象パラレルデータの第（２^x-1＋１）ビッ
ト〜第（Ｚ＋２^x−１）ビットであり、ｎビットコード
のｎビットにおける第ｍ段目に対応するビット位置のビ
ットが“０”であるとき一方の入力を選択し、“１”で
あるとき他方の入力を選択する動作を行う構成を備える
ことを特徴とする。

【００３１】即ち、請求項８に記載の発明では、請求項
７に記載のセレクタ構成において、位相補正量として位
相遅れ量をＸとしたときＺ-Ｘを表すｎビットコードを
用いて位相遅れのない（２Ｚ−１)ビットのパラレルデ
ータについてビット選択操作を行い、位相遅れＸを有し
たＺビットのパラレルデータ（ト）を出力する。これに
より、同一回路構成でもってビット位置逆補正ができ
る。

【００３２】請求項９に記載の発明は、Ｚビット（２
^n-1＜Ｚ＜２ⁿ）のパラレルデータを２段にシフトし、後
段の出力パラレルデータを上位に、前段の出力パラレル
データを下位にそれぞれ配置した２Ｚビットのビット配
列を最上位ビットを最下位ビットにする逆順に配列し直
した２Ｚビットから最終ビットを除いて形成される（２
Ｚ−１）ビットのパラレルデータと、同期用パターンを
一定の間隔で含むシリアルデータのＺビット毎のパラレ
ルデータへの変換タイミングから同期用パターン検出位
置までの位相遅れ量を表すｎビットコードの位相補正量
とが入力し、（２Ｚ−１）ビットのパラレルデータに対
するビット選択操作をｎビットコードの位相補正量に基
づき行い、位相遅れ量Ｘを有したＺビットのパラレルデ
ータを出力する位相逆補正回路であって、そのビット選
択操作を行う構成として、ｎ段に直列接続されるととも
に、各段において並列配置される２ビット入力１ビット
出力のセレクタ群と、初段のセレクタ群に並列配置され
るｎ個の２入力ＡＮＤゲート及びｎ個のＡＮＤゲートそ
れぞれの一方の入力に前置されるインバータとを備え、
初段のセレクタ群は、並列配置数が｛(Ｚ＋２^n-1−１）
−（２ⁿ−Ｚ)｝個であり、(２Ｚ−１)ビットの補正対象
パラレルデータの第１ビット〜第{(Ｚ＋２^n-1−1）−
(２ⁿ−Ｚ)}ビットまでが一方の入力に与えられ、第{２
Ｚ−〔(Ｚ＋２^n-1−1）−(２ⁿ−Ｚ)〕}〜第(２Ｚ−1）
ビットまでが他方の入力に与えられ、ｎビットコードの
位相補正量の最上位ビットが“0”であるとき一方の入
力を選択し、“1”であるとき他方の入力を選択する動
作を行い、ｎ個のＡＮＤゲートそれぞれの他方の入力に
は、(２Ｚ−1)ビットの補正対象パラレルデータの第
{〔(Ｚ＋２^n-1−１）−(２ⁿ−Ｚ）〕＋１｝ビット〜第
（Ｚ＋２^n-1−１)ビットまでが与えられ、ｎ個のインバ
ータのそれぞれには、ｎビットコードの位相補正量の最
上位ビットが与えられ、ｎ個のＡＮＤゲートそれぞれの
出力と初段のセレクタの出力が並列出力され、第ｍ段目
（ｍはｎ≧ｍ≧１）におけるセレクタは、ｘをｎビット
コードのｎビットにおける最下位ビットからｍ段目に対
応するビット位置までのビット数としたとき、並列配置
数が、（Ｚ＋２^x-1−１)個であり、（Ｚ＋２^x-1−1）個
のセレクタ群の一方の入力が、補正対象パラレルデータ
の第１ビット〜第（Ｚ＋２^x-1−1）ビットであり、地方
の入力が、補正対象パラレルデータの第(２^x-1＋1)ビッ
ト〜第（Ｚ＋２^x−1）ビットであり、ｎビットコードの
ｎビットにおける第ｍ段目に対応するビット位置のビッ
トが“０”であるとき一方の入力を選択し、“１”であ
るとき他方の入力を選択する動作を行い、最終段のセレ
クタの出力パラレルデータがそのビット配列を最上位ビ
ットを最下位ビットにする逆順に配列し直して利用され
る構成を備えることを特徴とする。

【００３３】即ち、請求項９に記載の発明では、請求項
７に記載のセレクタ構成において、２段シフトした２Ｚ
ビットのパラレルデータのビット配列を最上位ビットを
最下位ビットにする逆順に配列（図３（チ）参照）し直
した２Ｚビットから最終ビットを除いて形成される(２
Ｚ−1）ビットのパラレルデータを入力パラレルデータ
とし、位相遅れ量を表すｎビットコードの対応するビッ
トの状態に応じたビット選択操作を行い、最終段のセレ
クタ群の出力パラレルデータがそのビット配列を最上位
ビットを最下位ビットにする逆順に配列（図３（ル）参
照）し直して次段に接続されることにより、位相遅れ量
Ｘを有したＺビットのパラレルデータを出力する。な
お、ビット配列を逆順にするのは、接続をそのようにす
るだけであり、特別の操作を行うわけではない。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 〔請求項１に対応する実施形態〕図６は、請求項１に対
応する実施形態の構成である。図６において、この実施
形態の位相補正回路は、図１１に示したビット位置補正
部１１３に相当するもののであり、従来例回路（図１
３）における、２ⁿ ビット入力１ビット出力のセレクタ
を２ⁿ 個並列配置する構成に代えて、２ビット入力１ビ
ット出力のセレクタをｎ段に直列接続するとともに、各
段の２ビット入力１ビット出力のセレクタを所定数並列
配置したものである。したがって、６１〜６ｎと図示す
るｎ個のセレクタ（２→１セレクタ）は、それぞれセレ
クタ群を示す。

【００３５】ここに、入力データ（イ）は、図１１（図
１２）に示した第１シフト回路１１１の出力から得られ
る（２ⁿ⁺¹−1）ビットのパラレルデータである。また、
位相補正量を示すｎビットコードは、位相差検出部１１
２から入力される。前述したように、位相補正量を示す
ｎビットコードのビット数｛ｎ｝は、入力パラレルデー
タ２ⁿ ビットにおける指数｛ｎ｝と等値であるが、この
実施形態におけるセレクタ６１〜６ｎの段数を示す{ｎ}
も、当該位相補正回路が補正対象とする入力パラレルデ
ータ２ⁿ ビットにおける指数｛ｎ｝と等値である。

【００３６】つまり、この実施形態の位相補正回路にお
けるセレクタの直列配置段数ｎは、当該位相補正回路が
補正対象とする入力パラレルデータ２ⁿ ビットにおける
指数｛ｎ｝が定まれば、同じ値に設定される固定値であ
る。したがって、セレクタ６１〜６ｎの各段は、ｎビッ
トコードのｎビットと１対１に対応する。図示例では、
ｎ段セレクタの第１段目がｎビットコードのｎビットに
おける最上位ビット［ｎ］に対応し、ｎ段セレクタの第
ｍ段目がｎビットコードのｎビットにおける第ｍビット
［ｍ］に対応し、ｎ段セレクタの第ｎ段目（最終段）が
ｎビットコードのｎビットにおける最下位ビット(第１
ビット)［１］に対応している。

【００３７】各段の並列配置セレクタ数は、次のように
なっている。まず、第ｍ段目のセレクタ６ｍは、ｎビッ
トコードのｎビットにおける最下位ビットから第ｍ段に
対応するビット位置までのビット数をｘとすれば、｛２
ⁿ ＋２^x-1−1｝個である。このことから、第１段目のセ
レクタ６１は、ｎビットコードのビット数がｎであるの
で、｛２ⁿ＋２^n-1−１｝個である。同様に、第ｎ段目の
セレクタ６ｎは、ｎビットコードが最下位ビットの１ビ
ットのみであるので、｛２ⁿ ＋２^x-1−1｝においてｘ＝
１として、｛２ⁿ ＋２^x-1−１｝＝｛２ⁿ ＋２^1-1−1｝
＝｛２ⁿ｝個である。

【００３８】また、各段の並列配置セレクタ群の入出力
関係は、次のようになっている。まず、第ｍ段目のセレ
クタ６ｍでは、前段の出力である補正対象データ（ホ）
は、（２ⁿ＋２^x−１）ビットのパラレルデータである。
そして、一方の入力（ヘ）は、補正対象データ（ホ）の
第１ビット〜第（２ⁿ＋２^x-1−１）ビットであり、他方
の入力(ト)は、補正対象データ（ホ）の第(２^x-1＋1)ビ
ット〜第(２ⁿ＋２^x−1）ビットであり、出力パラレルデ
ータ（チ）は、｛２ⁿ＋２^x-1−１｝ビットのパラレルデ
ータである。

【００３９】そして、第１段目のセレクタ６１では、補
正対象データ（イ）は、(2ⁿ⁺¹−1）ビットの入力データ
であるが、これは、第ｍ段目のセレクタ６ｍの補正対象
データ（ホ）である（２ⁿ＋２^x−１）において、ｘ＝ｎ
としたものである。一方の入力（ロ）は、（２ⁿ⁺¹−1）
ビットの入力データ、つまり補正対象データの第１ビッ
ト〜第（２ⁿ＋２^n-1−１）ビットであり、他方の入力
(ハ)は、補正対象データの第（２^n-1＋1）ビット〜第
｛（２ⁿ＋２ⁿ−1）＝（２ⁿ⁺¹−1）｝ビットであり、出
力パラレルデータ（ニ）は、｛２ⁿ＋２^n-1−１｝ビット
のパラレルデータである。この出力パラレルデータ
（ニ）が次段セレクタの入力データ、つまり次段セレク
タにおける補正対象データである。

【００４０】同様に、第ｎ段目のセレクタ６ｎでは、補
正対象データ（オ）は、第ｍ段目のセレクタ６ｍの補正
対象データ（ホ）である（２ⁿ＋２^x−１）において、ｘ
＝１とおいた（２ⁿ＋1）ビットのパラレルデータである
ので、一方の入力(ワ)は、補正対象データ（オ）の第１
ビット〜第｛（２ⁿ＋２^1-1−1）＝（２ⁿ）｝ビットであ
り、他方の入力（ト）は、補正対象データ（オ）の第
{(２^1-1＋1)＝(２)}ビット〜第{(２ⁿ＋２¹−１）＝（２
ⁿ)ビットであり、出力パラレルデータ（ヨ）は、
｛２ⁿ｝ビットのパラレルデータである。

【００４１】以上示したセレクタ６１〜６ｎの各段にお
ける一方の入力と他方の入力との配分は、最大の位相遅
れを見込んで定めたものである。つまり、最大の位相遅
れがｈビット（０≦ｈ＜ｎ）であるとすれば、一方の入
力と他方の入力は、ｈビットの重なりを有するように配
分してある。この実施形態の位相補正回路は、かかる構
成においてセレクタ６１〜６ｎの各段のセレクタが、ｎ
ビットコードのｎビットにおける対応するビットが、
“０”のときは一方の入力を選択し、“１”のときは他
方の入力を選択する動作を行って位相補正した２ⁿ ビッ
トのパラレルデータを出力する。

【００４２】以上の構成と請求項との対応関係を示せ
ば、セレクタ６１〜６ｎが、「ｎ段に直列接続されると
ともに、各段において並列配置される２ビット入力１ビ
ット出力のセレクタ」に対応し、セレクタ６ｍが、「第
ｍ段目（ｍはｎ≧ｍ≧１）におけるセレクタ」に対応す
る。次に、請求項１に対応する実施形態の動作を図７、
図８を参照して説明する。図７は、請求項１に対応する
実施形態の具体的構成例、図８は、ビット選択操作の説
明図である。

【００４３】図７において、当該位相補正回路の補正対
象データが、８ビットのパラレルデータである場合、こ
れは、２ⁿ ビットにおいてｎ＝３としたものであるの
で、セレクタ段数は、３段となる。また、位相補正量
は、最大７ビットずれることが想定されるが、これは３
ビットのコードで示される。したがって、各段のセレク
タ個数は、第１段目のセレクタ７１では、（２ⁿ＋２^x-1
−１）においてｘ＝ｎ＝３とした１１個、第２段目のセ
レクタ７２では、ｎ＝３、ｘ＝２とおいて９個、第３段
目のセレクタ７３では、ｎ＝３、ｘ＝１とおいて８個で
ある。

【００４４】図１１（図１２）に示した第１シフト回路
では、１６ビットのパラレルデータを形成するので、当
該位相補正回路の入力データｉＤは、ｉＤ［１：１５］
である。これが第１段目のセレクタ７１の入力データ
（補正対象データ）である（図８左方参照）。前述した
ように、各段のセレクタにおける一方の入力と他方の入
力とのデータ配分は、最大７ビットの遅れを考慮して定
められるので、一方の入力と他方の入力は、７ビットの
重なり部分を有して配分される。今、３ビットの遅れが
あるとすれば、位相補正量を示す３ビットコードの内容
は、{０１１}である。

【００４５】したがって、第１段目のセレクタ７１で
は、一方の入力は、補正対象データ［１：１５］の第１
ビット〜第１１ビットまでの［１：１１］である。他方
の入力は、補正対象データ［１：１５]の第５ビット〜
第１５ビットまでの[５：１５］である。そして、３ビ
ットコードの最上位ビット[３]が“０”であるので、入
力データ［１：１５］における第１ビット｛Ｄ１｝〜第
１１ビット｛Ｄ１１｝を選択し、セレクタ７２に出力す
る（図８左から２つ目）。

【００４６】第２段目のセレクタ７２では、一方の入力
は、補正対象データ［１：１１］の第１ビット〜第９ビ
ットまでの［１：９］である。他方の入力は、補正対象
データ[１：１１］の第３ビット〜第１１ビットまでの
［３：１１]である。そして、３ビットコードの第２位
ビット[２]が“１”であるので、補正対象データ［１：
１１］における第３ビット｛Ｄ３｝〜第１１ビット｛Ｄ
１１｝を選択し、セレクタ７３に出力する(図８右から
２つ目)。

【００４７】第３段目のセレクタ７３では、一方の入力
は、補正対象データ［３：１１］の第１ビット〜第８ビ
ットまでの［１：８］である。他方の入力は、補正対象
データ［３：１１］の第２ビット〜第９ビットまでの
［２：９］である。そして、３ビットコードの第３位ビ
ット[１]が“１”であるので、補正対象データ[３:11］
における第２ビット｛Ｄ４｝〜第９ビット｛Ｄ１１｝を
選択し、それを位相補正した８ビットのパラレルデータ
ｏＤ［１：８］として出力する（図８の右方）。

【００４８】〔請求項２に対応する実施形態〕この実施
形態は、図１１におけるビット位置逆補正部１１６に相
当する位相逆補正回路を図６に示したセレクタの配置構
成で実現するものである。図１１（図１２)に示した第
２シフト回路では、ビット位置にずれがない２ⁿビット
のパラレルデータを２段にシフトしている。そして、第
２シフト回路の後段の出力パラレルデータを上位に、前
段の出力パラレルデータを下位にそれぞれ配置した２
ⁿ⁺¹ビットから前段出力パラレルデータの最終ビットを
除いて形成される(２ⁿ⁺¹−1)ビットのパラレルデータ
が、図１１に示した位相差検出部１１２とこの実施形態
の位相逆補正回路とに入力する。

【００４９】また、図１１に示した位相差検出部１１２
からｎビットコードの位相補正量が入力するが、この位
相補正量は、パラレルデータへの変換タイミングから同
期ワード検出位置までの位相遅れ量をＸとしたとき２ⁿ
−Ｘを表す。この位相逆補正回路は、図６に示したセレ
クタの配置構成において、ビット位置にずれのない(２
ⁿ⁺¹−1)ビットのパラレルデータに対するビット選択操
作をｎビットコードの位相補正量(２ⁿ−Ｘ）に基づき行
い、位相遅れ量Ｘを有した２ⁿビットのパラレルデータ
を出力する。

【００５０】〔請求項３に対応する実施形態〕この実施
形態は、図１１におけるビット位置逆補正部１１６に相
当する位相逆補正回路を、図６に示したセレクタの配置
構成で実現するものである。図１１（図１２）に示した
第２シフト回路では、ビット位置にずれがない２ⁿ ビッ
トのパラレルデータを２段にシフトしている。そして、
第２シフト回路の後段の出力パラレルデータを上位に、
前段の出力パラレルデータを下位にそれぞれ配置した２
ⁿ⁺¹ ビットから前段出力パラレルデータの最終ビットを
除いて形成される（２ⁿ⁺¹−１)ビットのパラレルデータ
が、図１１に示した位相差検出部１１２に入力する。

【００５１】一方、この実施形態の位相逆補正回路に
は、第２シフト回路{図１１(図１２）参照｝の後段の出
力パラレルデータを上位に、前段の出力パラレルデータ
を下位にそれぞれ配置した２ⁿ⁺¹ ビットのビット配列を
最上位ビットを最下位ビットにする逆順に配列し直した
２ⁿ⁺¹ビットから最終ビットを除いて形成される（２ⁿ⁺¹
−１）ビットのパラレルデータが入力する。つまり、第
２シフト回路とこの実施形態の位相逆補正回路の入力ポ
ートとの間の接続が、逆順になっている。

【００５２】そして、最終段のセレクタ群の出力パラレ
ルデータがそのビット配列を最上位ビットを最下位ビッ
トにする逆順に配列し直してシリアル・パラレル変換部
１１７に接続される。かかる構成において、逆順に配列
した（２ⁿ⁺¹−１)ビットのパラレルデータに対するビッ
ト選択操作をｎビットコードの位相補正量に基づき行
い、位相遅れ量Ｘを有した２ⁿ ビットのパラレルデータ
を出力する。

【００５３】〔請求項４に対応する実施形態〕この実施
形態は、図１１におけるビット位置補正部１１３に相当
する位相補正回路を、図６に示したセレクタの配置構成
で実現するものであるが、例えば１１ビットや１３ビッ
トのように２のべき乗で表現できない（２^n-1＜Ｚ＜
２ⁿ）の関係にあるＺビットパラレルデータを対象とす
る。

【００５４】図１１（図１２）に示した第１シフト回路
では、ビット位置にずれのあるＺビットのパラレルデー
タを２段にシフトしている。そして、第１シフト回路の
後段の出力パラレルデータを上位に、前段出力パラレル
データを下位にそれぞれ配置した２Ｚビットから前段出
力パラレルデータの最終ビットを除いて形成される（２
Ｚ−１）ビットのパラレルデータが、図１１に示した位
相差検出部１１２とこの実施形態の位相補正回路とに入
力する。

【００５５】この実施形態の位相補正回路は、図６に示
したセレクタの配置構成おいて、同様のデータ配分でも
って（２Ｚ−１）ビットのパラレルデータを配分すると
配置構成における初段のセレクタ群では、不使用となる
セレクタがあるので、ｘ＝ｎとした場合に下位の{（２
ⁿ⁺¹−１）−（２Ｚ−１）｝本の入力端には、固定のダ
ミーデータが印加されている構成を採用する。固定のダ
ミーデータは、該当入力端を例えば接地する措置で形成
できる。

【００５６】これにより、（２Ｚ−１）ビットのパラレ
ルデータに対するビット選択操作をｎビットコードの位
相補正量に基づき行い、ビット位置補正をしたＺビット
のパラレルデータを出力する。 〔請求項５に対応する実施形態〕この実施形態は、図１
１におけるビット位置逆補正部１１６に相当する位相逆
補正回路を、請求項４に対応する実施形態のセレクタ配
置構成で実現するものである。

【００５７】即ち、図１１（図１２）に示した第２シフ
ト回路では、Ｚビット(２^n-1＜Ｚ＜２ⁿ）のパラレルデ
ータを２段にシフトしている。そして、第２シフト回路
の後段の出力パラレルデータを上位に、前段の出力パラ
レルデータを下位にそれぞれ配置した２Ｚビットから前
段出力パラレルデータの最終ビットを除いて形成される
（２Ｚ−１）ビットのパラレルデータが図１１に示した
位相差検出部１１２とこの実施形態の位相逆補正回路と
に入力する。

【００５８】また、図１１に示した位相差検出部１１２
からｎビットコードの位相補正量が入力するが、この位
相補正量は、パラレルデータへの変換タイミングから同
期ワード検出位置までの位相遅れ量をＸとしたときＺ−
Ｘを表す。

【００５９】この位相逆補正回路は、請求項４に対応す
る実施形態のセレクタ配置構成において、（２Ｚ−１)
ビットのパラレルデータに対するビット選択操作をｎビ
ットコードの位相補正量に基づき行い、前記位相遅れ量
Ｘを有したＺビットのパラレルデータを出力するもので
ある。 〔請求項６に対応する実施形態〕この実施形態は、図１
１におけるビット位置逆補正部１１６に相当する位相逆
補正回路を、請求項４に対応する実施形態のセレクタ配
置構成で実現するものである。

【００６０】即ち、図１１（図１２）に示した第２シフ
ト回路では、Ｚビット(２^n-1＜Ｚ＜２ⁿ ）のパラレルデ
ータを２段にシフトしている。そして、第２シフト回路
の後段の出力パラレルデータを上位に、前段の出力パラ
レルデータを下位にそれぞれ配置した２Ｚビットから前
段出力パラレルデータの最終ビットを除いて形成される
(２Ｚ−1)ビットのパラレルデータが図１１に示した位
相差検出部１１２する。

【００６１】一方、この実施形態の位相逆補正回路に
は、第２シフト回路の後段の出力パラレルデータを上位
に、前段の出力パラレルデータを下位にそれぞれ配置し
た２Ｚビットのビット配列を最上位ビットを最下位ビッ
トにする逆順に配列し直した２Ｚビットから最終ビット
を除いて形成される（２Ｚ−１）ビットのパラレルデー
タが入力する。

【００６２】そして、最終段のセレクタ群の出力パラレ
ルデータがそのビット配列を最上位ビットを最下位ビッ
トにする逆順に配列し直してシリアル・パラレル変換部
１１７に接続される。かかる構成において、逆順に配列
した(２Ｚ−１)ビットのパラレルデータに対するビット
選択操作をｎビットコードの位相補正量に基づき行い、
位相遅れ量Ｘを有したＺビットのパラレルデータを出力
する。

【００６３】〔請求項７に対応した実施形態〕この実施
形態は、図１１におけるビット位置補正部１１３に相当
する位相補正回路を、図６に示したセレクタの配置構成
で実現するものであるが、請求項４に対応する実施形態
と同様に、例えば１１や１３のようにべき乗で表現でき
ない数Ｚビット（２^n-1＜Ｚ＜２ⁿ）パラレルデータを対
象とする。

【００６４】図９は、請求項７に対応する実施形態の構
成である。この実施形態では、図９に示すように、第１
段目のセレクタ９１にＡＮＤゲート９５及びインバータ
９６を追加並置してある。インバータ９６は、入力が第
１段目のセレクタ９１へ入る位相補正量（ｎビットコー
ド）の最上位ビットであり、出力がＡＮＤゲート９５の
一方の入力に接続される。ＡＮＤゲート９５は、他方の
入力が入力データ(イ)のうちの所定ビットであり、出力
が第１段目のセレクタ９１の出力に並列して与えられ
る。

【００６５】請求項４に対応する実施形態では、Ｚ＝２
ⁿ と考えてそのまま図６で説明したデータ配分を適用
し、生じた不足データをダミーデータの付加で補い、補
正後その付加データを削除する、ないしは、不使用とす
るようにしたが、これでは、ゲートに無駄が生ずる。そ
こで、この請求項７に対応した実施形態では、２のべき
乗では表現できない数Ｚにおいて生ずる位相ずれを表す
ｎビットコードにおいて、そのｎビットにおける最上位
ビットが、“０”となる回数が“１”となる回数よりも
多い点に着目し、第１段目のセレクタ９１における入力
配分を選択回数が少ない方に合わせて設定することと
し、余ったビット数をＡＮＤゲート９５に扱わせること
でゲートの有効利用を図ったものである。

【００６６】即ち、位相補正量を示すｎビットコード
は、位相差検出部１１２から入力されるが、Ｚが例えば
６であれば、ｎ＝３となる。最大ずれ量は、５であり、
同様にｎ＝３ビットで表せる。このとき、ｎ＝３におけ
る最上位ビットが“０”となる場合とは、「１」を示す
｛００１｝、「２」を示す｛０１０｝、「３」を示す
｛０１１｝の３通りであるのに対し、最上位ビットが
“１”の場合とは、「４」を示す｛１０１｝、「５」を
示す｛１１０｝の２通りである。

【００６７】第１段目のセレクタ９１では、最上位ビッ
トが“０”のとき一方の入力（イ）が選択され、“１”
のとき他方の入力（ロ）が選択される。したがって、今
の例では、第１段目のセレクタ９１では、一方の入力
（イ）が３回選択されるのに対し、他方の入力（ロ）は
２回選択される。べき乗で表現できる数の場合には、こ
のようなことは生じないので、問題はなかったが、べき
乗で表現できない数の場合には、一方の入力（イ）で選
択されるデータビットの中には他方の入力（ロ）で選択
されないデータビットが含まれることが生ずる。この他
方の入力（ロ）で選択されないデータビットをＡＮＤゲ
ート９５に扱わせるようにしたのである。

【００６８】さて、図９において、各段の並列配置セレ
クタ数は、次のようになっている。第１段目のセレクタ
９１は、｛(Ｚ＋２^n-1−1）−（２ⁿ−Ｚ)｝個である。
また、ＡＮＤゲート９５及びインバータ１０６の個数
は、それぞれｎ個である。これに対し、第ｍ段目のセレ
クタ９ｍは、ｎビットコードのｎビットにおける最下位
ビットから第ｍ段に対応するビット位置までのビット数
をｘとすれば、｛Ｚ＋２^x-1−１}個である。第（ｎ−
１）段目のセレクタ９（ｎ−１）は、ｎビットコードの
最下位ビットから２ビット目あるので、｛Ｚ＋２^x-1−
１}においてｘ＝２として｛Ｚ＋１｝個である。同様
に、第ｎ段目のセレクタ９ｎは、ｎビットコードが最下
位ビットの１ビットのみであるので、｛Ｚ＋２^x-1−１}
においてｘ＝１として｛Ｚ｝個である。要するに、初段
を除いた各段のセレクタ数は、図６で説明した手法にお
いて２ⁿ＝Ｚとしたものである。

【００６９】また、各段の並列配置セレクタ群の入出力
関係は、次のようになっている。入力データ（イ）は、
図１１（図１２）に示した第１シフト回路１１１の出力
から得られる（２Ｚ−1)ビットのパラレルデータであ
る。第１段目のセレクタ９１では、一方の入力（ロ）が
（２Ｚ−１）ビットのパラレルデータの第１ビット〜第
｛(Ｚ＋２^n-1−１）−（２ⁿ−Ｚ)｝ビットであり、他方
の入力が（２Ｚ−１）ビットのパラレルデータの第｛２
Ｚ−〔（Ｚ＋２^n-1−１)−（２ⁿ−Ｚ)〕｝〜第（２Ｚ−
１）ビットである。

【００７０】そして、ｎ個のＡＮＤゲート９５それぞれ
の他方の入力（ニ）には、（２Ｚ−１）ビットのパラレ
ルデータの第｛〔(Ｚ＋２^n-1−１）−（２ⁿ−Ｚ）〕＋
１｝ビット〜第（Ｚ＋２^n-1−1)ビットまでが与えられ
る。ｎ個のインバータのそれぞれには、ｎビットコード
の位相補正量の最上位ビットが与えられる。また、第ｍ
段目のセレクタ９ｍでは、前記(Ｚ＋２^x-1−１）個のセ
レクタ群の一方の入力（ト）が、補正対象パラレルデー
タの第１ビット〜第(Ｚ＋２^x-1−1)ビットで、地方の入
力（チ）が、補正対象パラレルデータの第（２^x-1＋1）
ビット〜第(Ｚ＋２^x−1)ビットであり、出力パラレルデ
ータ（チ）は、{Ｚ＋２^x-1−１｝ビットのパラレルデー
タである。

【００７１】第（ｎ−１）段目のセレクタ９（ｎ−１）
では、ｘ＝２であるので、一方の入力（ヌ）が補正対象
パラレルデータの第１ビット〜第（Ｚ＋１）ビットで、
他方の入力（ル）が補正対象パラレルデータの第３ビッ
ト〜第（Ｚ＋３）ビットで、出力（オ）が、（Ｚ＋１）
ビットのパラレルデータである。同様に、第ｎ段目のセ
レクタ９ｎでは、ｘ＝１であるので、一方の入力（ワ）
が補正対象データの第１ビット〜第Ｚビットで、他方の
入力（カ）が補正対象データの第２ビット〜第（Ｚ＋
１）ビットで、出力（ヨ）が、（Ｚ）ビットのパラレル
データである。要するに、初段を除いた各段のセレクタ
の入出力関係は、同様に図６で説明した手法において２
ⁿ＝Ｚとしたものである。

【００７２】この実施形態の位相補正回路は、かかる構
成においてセレクタ９１〜９ｎの各段のセレクタが、ｎ
ビットコードのｎビットにおける対応するビットが、
“０”のときは一方の入力を選択し、“１”のときは他
方の入力を選択する動作を行うが、第１段目において
は、ｎビットコードのｎビットにおける最上位ビット
[ｎ]が“０”の場合には、ＡＮＤゲート９５が作動す
る。したがって、セレクタ９１の出力（へ）は、セレク
タ９１の一方の入力（ロ）とＡＮＤゲート９５の出力と
を加えた（Ｚ＋２^n-1−１）ビットのパラレルデータと
なる。

【００７３】その他は、図６で説明した通りであり、同
様のビット選択操作を行い、位相補正したＺビットのパ
ラレルデータを出力する。次に、図１０は、請求項７に
対応する実施形態の具体例である。当該位相補正回路の
補正対象パラレルデータが１２ビットである場合、２³
＜１２＜２⁴であるので、ｎ＝４を採用し、セレクタの
段数は、図１０に示すように４段となる。また、位相補
正量は、最大１１ビットずれることが想定されるが、こ
れは４ビットのコードで示される。

【００７４】したがって、各段のセレクタ個数は、次の
ようになる。第１段目のセレクタ１０１は、｛(Ｚ＋２
^n-1−1)−(２ⁿ−Ｚ)}＝{(１２＋２¹¹−1）−（２¹²−１
２)｝＝１５個である。また、ＡＮＤゲート１０５及び
インバータ１０６の個数は、それぞれ４個である。これ
に対し、第２段目のセレクタ１０２は、ｘ＝３であるの
で、{Ｚ＋２^x-1−１}＝｛１２＋２²−１｝＝１５個であ
る。第３段目のセレクタ１０３は、ｎビットコードの最
下位ビットから２ビット目であるので、｛Ｚ＋２^x-1−
１}においてｘ＝２として｛Ｚ＋１}＝１３個である。同
様に第４段目のセレクタ９１０４は、ｎビットコードが
最下位ビットの１ビットのみであるので、{Ｚ＋２^x-1−
１｝においてｘ＝１として｛Ｚ｝＝１２個である。

【００７５】図１１（図１２）に示した第１シフト回路
では、２４ビットのパラレルデータを形成するので、当
該位相補正回路の入力データｉＤは、ｉＤ［１：２３］
である。これが第１段目のセレクタ１０１の入力データ
（補正対象データ）である。したがって、第１段目のセ
レクタ１０１では、一方の入力は、補正対象データ
［１：２３］の第１ビット〜第１５ビットまでの［１：
１５］である。他方の入力は、補正対象データ[１：２
３]の第９ビット〜第２３ビットまでの［９：23］であ
る。そして、位相補正量は、４ビットコードで示される
ので、このセレクタ１０１では、一方の入力の選択回数
を他方の入力の選択回数と同じ４回とした場合、補正対
象データ[１:２３］の第１６ビット〜第１９ビットの４
ビットが選択されない。そこで、この選択されない第１
６ビット〜第１９ビットまでの［16：19］を４個のＡＮ
Ｄゲート１０５の入力に与えるようにしてある。この４
個ＡＮＤゲート１０５の出力は、セレクタ１０１の出力
に並置される。

【００７６】つまり、第１段目のセレクタ１０１では、
位相補正量の４ビットコードの最上位ビット［４］が、
“０”の場合には、１９ビットのパラレルデータを出力
するのに対し、“１”の場合には、実データ１５ビット
を出力するが、第２段目のセレクタ１０２では、何れの
場合も入力データは、１９ビットとなる。第２段目のセ
レクタ１０２では、一方の入力は、補正対象データ
［１：１９］の第１ビット〜第１５ビットまでの［１：
１５］である。他方の入力は、補正対象データ[１：１
９］の第５ビット〜第１９ビットまでの［５：１９]で
ある。そして、４ビットコードの第２ビット［３］が
“０”の場合には、一方の入力を選択し、１５ビットの
パラレルデータ［１：１５］を出力する。

【００７７】第３段目のセレクタ１０３では、一方の入
力は、補正対象データ［１：１５］の第１ビット〜第１
３ビットまでの［１：１３］である。他方の入力は、補
正対象データ[１：１５］の第３ビット〜第１５ビット
までの［３：１５]である。そして、４ビットコードの
第３ビット［２］が“０”の場合には、一方の入力を選
択し、１３ビットのパラレルデータ［１：１３］を出力
する。

【００７８】そして、最終段（第４段目）のセレクタ１
０４では、一方の入力は、補正対象データ［１：１３］
の第１ビット〜第１２ビットまでの［１：１２］であ
る。他方の入力は、補正対象データ[１：１３］の第２
ビット〜第１３ビットまでの[２：13]である。そして、
４ビットコードの第４ビット［１］が“０”の場合に
は、一方の入力を選択し、１２ビットのパラレルデータ
［１：１２］を出力する。

【００７９】以上のように、各段のセレクタの入力の配
分は、第１段目を除いて、最大ずれ量１１ビットの重な
りをもってなされており、図６で説明した内容がそのま
ま適用できる。

【００８０】〔請求項８に対応する実施形態〕この実施
形態は、図１１におけるビット位置逆補正部１１６に相
当する位相逆補正回路を、請求項７に対応する実施形態
（図９）のセレクタの配置構成で実現するものである。
図１１(図１２)に示した第２シフト回路では、ビット位
置にずれがないＺビット(２^n-1＜Ｚ＜２ⁿ)のパラレルデ
ータを２段にシフトしている。そして、第２シフト回路
の後段の出力パラレルデータを上位に、前段の出力パラ
レルデータを下位にそれぞれ配置した２Ｚビットから前
段出力パラレルデータの最終ビットを除いて形成される
(２Ｚ−１)ビットのパラレルデータが、図１１に示した
位相差検出部１１２とこの実施形態の位相逆補正回路と
に入力する。

【００８１】また、図１１に示した位相差検出部１１２
からｎビットコードの位相補正量が入力するが、この位
相補正量は、パラレルデータへの変換タイミングから同
期ワード検出位置までの位相遅れ量をＸとしたとき（Ｚ
−Ｘ）を表す。この位相逆補正回路は、図９に示したセ
レクタの配置構成において、（２Ｚ−１）ビットのパラ
レルデータに対するビット選択操作をｎビットコードの
位相補正量（Ｚ−Ｘ）に基づき行い、位相遅れ量Ｘを有
したＺビットのパラレルデータを出力する。

【００８２】〔請求項９に対応する実施形態〕この実施
形態は、図１１におけるビット位置逆補正部１１６に相
当する位相逆補正回路を、請求項７に対応する実施形態
（図９）のセレクタ配置構成で実現するものである。即
ち、図１１（図１２）に示した第２シフト回路では、Ｚ
ビット(２^n-1＜Ｚ＜２ⁿ)のパラレルデータを２段にシフ
トしている。そして、第２シフト回路の後段の出力パラ
レルデータを上位に、前段の出力パラレルデータを下位
にそれぞれ配置した２Ｚビットから前段出力パラレルデ
ータの最終ビットを除いて形成される(２Ｚ−1）ビット
のパラレルデータが図１１に示した位相差検出部１１２
する。

【００８３】一方、この実施形態の位相逆補正回路に
は、第２シフト回路の後段の出力パラレルデータを上位
に、前段の出力パラレルデータを下位にそれぞれ配置し
た２Ｚビットのビット配列を最上位ビットを最下位ビッ
トにする逆順に配列し直した２Ｚビットから最終ビット
を除いて形成される（２Ｚ−１）ビットのパラレルデー
タが入力する。

【００８４】そして、最終段のセレクタ群の出力パラレ
ルデータがそのビット配列を最上位ビットを最下位ビッ
トにする逆順に配列し直してシリアル・パラレル変換部
１１７に接続される。かかる構成において、逆順に配列
した(２Ｚ−１)ビットのパラレルデータに対するビット
選択操作をｎビットコードの位相補正量に基づき行い、
位相遅れ量Ｘを有したＺビットのパラレルデータを出力
する。

【００８５】〔必要素子数の比較〕ここで、２入力１出
力のセレクタをｎ段に直列接続し、各段において所定数
並列配置するこの実施形態の構成における必要素子数
と、従来例（図１３）の構成における必要素子数との比
較を行う。２入力１出力のセレクタは、基本的には、２
入力のＡＮＤゲート２個とＯＲゲートの１個の都合３個
で構成できる。今、３２ビットのパラレルデータを考え
ると、これは２⁵ で示されるので、セレクタ段数は、５
段である。そして、各セレクタ段の個数は、次のように
なる。

【００８６】第１段目のセレクタ数は、２⁵＋２⁴−１＝
３２＋１６−１＝４７個である。第２段目のセレクタ数
は、２⁵＋２³−１＝３２＋８−１＝３９個である。第３
段目のセレクタ数は、２⁵＋２²−１＝３２＋４−１＝３
５個である。第４段目のセレクタ数は、２⁵＋２¹−１＝
３２＋２−１＝３３個である。第５段目のセレクタ数
は、２⁵＝３２個である。合計のセレクタ数は、１８６
個である。

【００８７】したがって、３２ビットパラレルデータを
対象とする場合の必要素子数は、１８６×３＝５５８個
である。これに対し、従来例の（２ⁿ →１セレクタ）
は、ｎ＝５すれば、３２→１セレクタとなるが、これを
８入力１出力のマルチプレクサ４個と、４入力ＡＮＤゲ
ート１個とで構成するとすれば、８入力１出力のマルチ
プレクサは、例えば２入力ＡＮＤゲート８個と２入力Ｏ
Ｒゲート４個と４入力ＡＮＤゲート１個の都合１３素子
で構成できる。したがって、１つの３２→１セレクタの
構成素子数は、１３×４＋１＝５３個となる。そして、
この３２→１セレクタが３２個使用されるので、必要素
子数は、５３×３２＝１６９６個となる。

【００８８】要するに、この実施形態の構成によれば、
３２ビットパラレルデータの場合には、回路規模を従来
構成の約１／３に低減できるのである。この低減効果
は、扱うビット数が増大すればするほど、一層顕著に現
れる。したがって、ＣＭＯＳ−ＬＳＩを構成する場合に
も、扱うビット数が多くても回路規模はそれ程増大しな
いで済むので、省電力化の要請に応えることができる。

【００８９】

【発明の効果】以上説明したように、請求項１に記載の
発明は、ビット選択操作を行う構成として、２ビット入
力１ビット出力のセレクタをｎ段に直列接続するととも
に、各段において並列配置して構成し、各段のセレクタ
の２入力への配分を、２ⁿ ビットで想定される最大ずれ
量を見込んで、その最大ずれ量の分が互いに重なる関係
となるように定め、各段のセレクタが、位相補正量を示
すｎビットコードの対応するビットの状態が、“０”の
場合は一方の入力を選択し、“１”の場合は他方の入力
を選択して出力するビット選択操作を行うことにより、
ある位相遅れを有してパラレルデータへ変換された(２
ⁿ⁺¹−1)ビットのパラレルデータの位相遅れを補正し、
同期パターンを基準にした正しい位相に揃えた２ⁿ ビッ
トのパラレルデータを出力する。

【００９０】ここに、ビット選択素子は、２ビット入力
１ビット出力のセレクタで構成してあるので、従来の
（２ⁿ →１）セレクタよりも素子数を低減でき、回路規
模の縮小化、省電力化を図ることができる。請求項２に
記載の発明は、請求項１に記載のセレクタ構成におい
て、位相補正量として位相遅れ量をＸとしたとき２ⁿ-Ｘ
を表すｎビットコードを用いて位相遅れのない（２ⁿ⁺¹
−１)ビットのパラレルデータについてビット選択操作
を行い、位相遅れＸを有した２ⁿ ビットのパラレルデー
タを出力する。これにより、同一回路構成でもってビッ
ト位置逆補正が行える。

【００９１】請求項３に記載の発明は、請求項１に記載
のセレクタ構成において、２段シフトした２ⁿ⁺¹ ビット
のパラレルデータのビット配列を最上位ビットを最下位
ビットにする逆順に配列し直した２ⁿ⁺¹ ビットから最終
ビットを除いて形成される（２ⁿ⁺¹−1）ビットのパラレ
ルデータを入力パラレルデータとし、位相遅れ量を表す
ｎビットコードの対応するビットの状態に応じたビット
選択操作を行い、最終段のセレクタ群の出力パラレルデ
ータがそのビット配列を最上位ビットを最下位ビットに
する逆順に配列し直して次段に接続されることにより、
位相遅れ量Ｘを有した２ⁿ ビットのパラレルデータを出
力する。これにより、同一の回路構成でもってビット位
置の逆補正が行える。

【００９２】請求項４に記載の発明は、請求項１に記載
のセレクタ構成において、入力データとして(２^n-1＜Ｚ
＜２ⁿ)におけるＺのように、２のべき乗で表現できない
Ｚビットのパラレルデータから形成した２Ｚ−１ビット
のパラレルデータを用い、データの不足が生ずるので初
段のセレクタ群では、下位の｛（２ⁿ⁺¹−1）−（２Ｚ−
１）｝本の入力端に固定のダミーデータを与える。これ
により、任意数についてのビット位置補正が可能とな
る。

【００９３】請求項５に記載の発明では、請求項４に記
載のセレクタ構成において、入力データは同様に任意数
の２Ｚ−１ビットのパラレルデータとし、位相補正量を
表すｎビットコードが、位相遅れ量をＸとしたとき（Ｚ
−Ｘ）を表す。これにより、任意数についてのビット位
置逆補正が、同一の回路構成でもって行える。

【００９４】請求項６に記載の発明は、請求項４に記載
のセレクタ構成において、２段シフトした２Ｚビットの
パラレルデータのビット配列を最上位ビットを最下位ビ
ットにする逆順に配列し直した２Ｚビットから最終ビッ
トを除いて形成される(２Ｚ−１)ビットのパラレルデー
タを入力パラレルデータとし、位相遅れ量を表すｎビッ
トコードの対応するビットの状態に応じたビット選択操
作を行い、最終段のセレクタ群の出力パラレルデータが
そのビット配列を最上位ビットを最下位ビットにする逆
順に配列し直して次段に接続されることにより、位相遅
れ量Ｘを有したＺビットのパラレルデータを出力する。
これにより、同一の回路構成でもって任意数についての
ビット位置逆補正が行える。

【００９５】請求項７に記載の発明では、請求項１に記
載のセレクタ構成において、初段のセレクタ群にｎ個の
２入力ＡＮＤゲート及びｎ個のＡＮＤゲートそれぞれの
一方の入力に前置されるインバータを並列配置し、初段
のセレクタ群の一方の入力が選択された場合の余分なデ
ータをＡＮＤゲートに負担させるようにしてある。これ
により、請求項４に記載の発明のように無駄なゲートを
生じさせることなく、任意数についてのビット位置補正
が可能となる。

【００９６】請求項８に記載の発明は、請求項７に記載
のセレクタ構成において、位相補正量として位相遅れ量
をＸとしたときＺ−Ｘを表すｎビットコードを用いて位
相遅れのない（２Ｚ−１）ビットのパラレルデータにつ
いてビット選択操作を行い、位相遅れＸを有したＺビッ
トのパラレルデータを出力する。これにより、同一回路
構成でもってビット位置逆補正が行える。

【００９７】請求項９に記載の発明では、請求項７に記
載のセレクタ構成において、２段シフトした２Ｚビット
のパラレルデータのビット配列を最上位ビットを最下位
ビットにする逆順に配列し直した２Ｚビットから最終ビ
ットを除いて形成される（２Ｚ−１）ビットのパラレル
データを入力パラレルデータとし、位相遅れ量を表すｎ
ビットコードの対応するビットの状態に応じたビット選
択操作を行い、最終段のセレクタ群の出力パラレルデー
タがそのビット配列を最上位ビットを最下位ビットにす
る逆順に配列し直して次段に接続されることにより、位
相遅れ量Ｘを有したＺビットのパラレルデータを出力す
る。これにより、同一回路構成でもってビット位置逆補
正が行える。

【図面の簡単な説明】

【図１】請求項１に記載の発明の原理ブロック図であ
る。

【図２】請求項２に記載の発明の原理ブロック図であ
る。

【図３】請求項３に記載の発明の原理ブロック図であ
る。

【図４】請求項４に記載の発明の原理ブロック図であ
る。

【図５】請求項７に記載の発明の原理ブロック図であ
る。

【図６】請求項１に対応する実施形態の構成図である。

【図７】請求項１に対応する実施形態の具体例である。

【図８】ビット選択操作の説明図である。

【図９】請求項７に対応する実施形態の構成図である。

【図１０】請求項７に対応する実施形態の具体例（１２
ビットパラレルデータ入力の場合）である。

【図１１】情報伝送装置の構成例である。

【図１２】シフト回路（第１、第２）の構成である。

【図１３】従来のビット位置補正部の構成である。

【図１４】ビット選択操作の説明図（位相差がない場
合）である。

【図１５】ビット選択操作の説明図（位相差が８ビット
の場合）である。

【符号の説明】

１、４、５ 位相補正回路 ２、３ 位相逆補正回路 １ｍ、２ｍ、３ｍ、４ｍ、５ｍ 第ｍ段目のセレクタ ４１、５１ 初段のセレクタ ６１〜６ｎ、７１〜７３、９１〜９ｎ、１０１〜１０４
２入力１出力セレクタ ９５、１０５ ＡＮＤゲート ９６、１０６ インバータ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 同期用パターンを一定の間隔で含むシリ
   アルデータが２ⁿ ビット毎のパラレルデータへ変換され
   て入力するその２ⁿ ビットの入力パラレルデータを２段
   にシフトし、後段の出力パラレルデータを上位に、前段
   の出力パラレルデータを下位にそれぞれ配置した２ⁿ⁺¹
   ビットから前段出力パラレルデータの最終ビットを除い
   て形成される（２ⁿ⁺¹−１)ビットのパラレルデータと、 前記（２ⁿ⁺¹−１)ビットのパラレルデータに基づき検出
   された２ⁿ ビットのパラレルデータへの変換タイミング
   から同期用パターン検出位置までの位相遅れ量を表すｎ
   ビットコードの位相補正量とが入力し、 前記（２ⁿ⁺¹−１)ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、ビット位置補正をした２ⁿ ビットのパラレルデー
   タを出力する位相補正回路において、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタであって、第ｍ段目（ｍは
   ｎ≧ｍ≧１）におけるセレクタは、 ｘを前記ｎビットコードのｎビットにおける最下位ビッ
   トからｍ段目に対応するビット位置までのビット数とし
   たとき、並列配置数が、（２ⁿ＋２^x-1−１）個であり、
   前記（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力
   が、補正対象パラレルデータの第１ビット〜第（２ⁿ＋
   ２^x-1−１）ビットであり、他方の入力が、補正対象パ
   ラレルデータの第（２^x-1＋1）ビット〜第（２ⁿ＋２^x−
   １）ビットであり、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する構成を備えることを特徴とする位相補正回
   路。
2. 【請求項２】 ２ⁿ ビットのパラレルデータを２段にシ
   フトし、後段の出力パラレルデータを上位に、前段の出
   力パラレルデータを下位にそれぞれ配置した２ⁿ⁺¹ ビッ
   トから前段出力パラレルデータの最終ビットを除いて形
   成される（２ⁿ⁺¹−１)ビットのパラレルデータと、 同期用パターンを一定の間隔で含むシリアルデータの２
   ⁿ ビット毎のパラレルデータへの変換タイミングから前
   記同期用パターン検出位置までの位相遅れ量をＸとした
   とき２ⁿ−Ｘを表すｎビットコードの位相補正量とが入
   力し、 前記（２ⁿ⁺¹−１)ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、前記位相遅れ量Ｘを有した２ⁿ ビットのパラレル
   データを出力する位相逆補正回路において、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタであって、第ｍ段目（ｍは
   ｎ≧ｍ≧１）におけるセレクタは、 ｘを前記ｎビットコードのｎビットにおける最下位ビッ
   トからｍ段目に対応するビット位置までのビット数とし
   たとき、並列配置数が、（２ⁿ＋２^x-1−１）個であり、
   前記（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力
   が、補正対象パラレルデータの第１ビット〜第（２ⁿ＋
   ２^x-1−１）ビットであり、他方の入力が、補正対象パ
   ラレルデータの第（２^x-1＋1）ビット〜第（２ⁿ＋２^x−
   １）ビットであり、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する構成を備えることを特徴とする位相逆補正
   回路。
3. 【請求項３】 ２ⁿ ビットのパラレルデータを２段にシ
   フトし、後段の出力パラレルデータを上位に、前段の出
   力パラレルデータを下位にそれぞれ配置した２ⁿ⁺¹ ビッ
   トのビット配列を最上位ビットを最下位ビットにする逆
   順に配列し直した２ⁿ⁺¹ ビットから最終ビットを除いて
   形成される（２ⁿ⁺¹−１）ビットのパラレルデータと、 同期用パターンを一定の間隔で含むシリアルデータの２
   ⁿ ビット毎のパラレルデータへの変換タイミングから前
   記同期用パターン検出位置までの位相遅れ量を表すｎビ
   ットコードの位相補正量とが入力し、 前記（２ⁿ⁺¹−１)ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、位相遅れ量Ｘを有した２ⁿ ビットのパラレルデー
   タを出力する位相逆補正回路において、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタであって、第ｍ段目（ｍは
   ｎ≧ｍ≧１）におけるセレクタは、 ｘを前記ｎビットコードのｎビットにおける最下位ビッ
   トからｍ段目に対応するビット位置までのビット数とし
   たとき、並列配置数が、（２ⁿ＋２^x-1−１）個であり、
   前記（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力
   が、補正対象パラレルデータの第１ビット〜第（２ⁿ＋
   ２^x-1−１）ビットであり、他方の入力が、補正対象パ
   ラレルデータの第（２^x-1＋1)ビット〜第（２ⁿ＋２^x−
   1）ビットであり、前記ｎビットコードのｎビットにお
   ける第ｍ段目に対応するビット位置のビットが“０”で
   あるとき前記一方の入力を選択し、“１”であるとき前
   記他方の入力を選択してを出力し、最終段のセレクタ群
   の出力パラレルデータがそのビット配列を最上位ビット
   を最下位ビットにする逆順に配列し直して利用される構
   成を備えることを特徴とする位相逆補正回路。
4. 【請求項４】 同期用パターンを一定の間隔で含むシリ
   アルデータがＺビット（２^n-1＜Ｚ＜２ⁿ）毎のパラレル
   データへ変換されて入力するそのＺビットの入力パラレ
   ルデータを２段にシフトし、後段の出力パラレルデータ
   を上位に、前段出力パラレルデータを下位にそれぞれ配
   置した２Ｚビットから前段出力パラレルデータの最終ビ
   ットを除いて形成される（２Ｚ−１）ビットのパラレル
   データと、 前記（２Ｚ−１）ビットのパラレルデータに基づき検出
   されたパラレルデータへの変換タイミングから同期用パ
   ターン検出位置までの位相遅れ量を表すｎビットコード
   の位相補正量とが入力し、 前記（２Ｚ−１）ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、ビット位置補正をしたＺビットのパラレルデータ
   を出力する位相補正回路であって、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタであって、第ｍ段目（ｍは
   ｎ≧ｍ≧１）におけるセレクタは、 ｘを前記ｎビットコードのｎビットにおける最下位ビッ
   トからｍ段目に対応するビット位置までのビット数とし
   たとき、並列配置数が、（２ⁿ＋２^x-1−１）個であり、
   前記（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力
   が、補正対象パラレルデータの第１ビット〜第（２ⁿ＋
   ２^x-1−１）ビットであり、他方の入力が、補正対象パ
   ラレルデータの第（２^x-1＋1）ビット〜第（２ⁿ＋２^x−
   １）ビットであり、かつ、初段のセレクタ群では、ｘ＝
   ｎとした場合に、下位の{(２ⁿ⁺¹−1）−（２Ｚ−１）｝
   本の入力端には、固定のダミーデータが印加され、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する構成を備えることを特徴とする位相補正回
   路。
5. 【請求項５】 Ｚビット（２^n-1＜Ｚ＜２ⁿ）のパラレル
   データを２段にシフトし、後段の出力パラレルデータを
   上位に、前段の出力パラレルデータを下位にそれぞれ配
   置した２Ｚビットから前段出力パラレルデータの最終ビ
   ットを除いて形成される（２Ｚ−１）ビットのパラレル
   データと、 同期用パターンを一定の間隔で含むシリアルデータのＺ
   ビット毎のパラレルデータへの変換タイミングから前記
   同期用パターン検出位置までの位相遅れ量をＸとしたと
   き（Ｚ−Ｘ）を表すｎビットコードの位相補正量とが入
   力し、 前記（２Ｚ−１)ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、前記位相遅れ量Ｘを有したＺビットのパラレルデ
   ータを出力する位相逆補正回路であって、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタであって、第ｍ段目（ｍは
   ｎ≧ｍ≧１）におけるセレクタは、 ｘを前記ｎビットコードのｎビットにおける最下位ビッ
   トからｍ段目に対応するビット位置までのビット数とし
   たとき、並列配置数が、（２ⁿ＋２^x-1−１）個であり、
   前記（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力
   が、補正対象パラレルデータの第１ビット〜第（２ⁿ＋
   ２^x-1−１）ビットであり、他方の入力が、補正対象パ
   ラレルデータの第（２^x-1＋1）ビット〜第（２ⁿ＋２^x−
   １）ビットであり、かつ、初段のセレクタ群では、ｘ＝
   ｎとした場合に、下位の{(２ⁿ⁺¹−1）−（２Ｚ−１）｝
   本の入力端には、固定のダミーデータが印加され、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する構成を備えることを特徴とする位相逆補正
   回路。
6. 【請求項６】 Ｚビット（２^n-1＜Ｚ＜２ⁿ）のパラレル
   データを２段にシフトし、後段の出力パラレルデータを
   上位に、前段の出力パラレルデータを下位にそれぞれ配
   置した２Ｚビットのビット配列を最上位ビットを最下位
   ビットにする逆順に配列し直した２Ｚビットから最終ビ
   ットを除いて形成される（２Ｚ−１）ビットのパラレル
   データと、 同期用パターンを一定の間隔で含むシリアルデータのＺ
   ビット毎のパラレルデータへの変換タイミングから前記
   同期用パターン検出位置までの位相遅れ量を表すｎビッ
   トコードの位相補正量とが入力し、 前記（２Ｚ−１)ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、位相遅れ量Ｘを有したＺビットのパラレルデータ
   を出力する位相逆補正回路であって、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタであって、第ｍ段目（ｍは
   ｎ≧ｍ≧１）におけるセレクタは、 ｘを前記ｎビットコードのｎビットにおける最下位ビッ
   トからｍ段目に対応するビット位置までのビット数とし
   たとき、並列配置数が、（２ⁿ＋２^x-1−１）個であり、
   前記（２ⁿ＋２^x-1−１）個のセレクタ群の一方の入力
   が、補正対象パラレルデータの第１ビット〜第（２ⁿ＋
   ２^x-1−１）ビットであり、他方の入力が、補正対象パ
   ラレルデータの第（２^x-1＋1）ビット〜第（２ⁿ＋２^x−
   １）ビットであり、かつ、初段のセレクタ群では、ｘ＝
   ｎとした場合に、下位の{(２ⁿ⁺¹−1）−(２Ｚ−１）｝
   本の入力端には、固定のダミーデータが印加され、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力し、最終段のセレクタ群の出力パラレルデータ
   がそのビット配列を最上位ビットを最下位ビットにする
   逆順に配列し直して利用される構成を備えることを特徴
   とする位相逆補正回路。
7. 【請求項７】 同期用パターンを一定の間隔で含むシリ
   アルデータがＺビット（２^n-1＜Ｚ＜２ⁿ）毎のパラレル
   データへ変換されて入力するそのＺビットの入力パラレ
   ルデータを２段にシフトし、後段の出力パラレルデータ
   を上位に、前段出力パラレルデータを下位にそれぞれ配
   置した２Ｚビットから前段出力パラレルデータの最終ビ
   ットを除いて形成される（２Ｚ−１）ビットのパラレル
   データと、 前記（２Ｚ−１）ビットのパラレルデータに基づき検出
   されたパラレルデータへの変換タイミングから同期用パ
   ターン検出位置までの位相遅れ量を表すｎビットコード
   の位相補正量とが入力し、 前記（２Ｚ−１）ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、ビット位置補正をしたＺビットのパラレルデータ
   を出力する位相補正回路であって、 前記ビット選択操作を行う構成として、 ｎ段に直列接続されるとともに、各段において並列配置
   される２ビット入力１ビット出力のセレクタ群と、初段
   のセレクタ群に並列配置されるｎ個の２入力ＡＮＤゲー
   ト及びｎ個のＡＮＤゲートそれぞれの一方の入力に前置
   されるインバータとを備え、 初段のセレクタ群は、並列配置数が｛(Ｚ＋２^n-1−１）
   −（２ⁿ−Ｚ)｝個であり、前記(２Ｚ−1）ビットのパラ
   レルデータの第１ビット〜第{(Ｚ＋２^n-1−1）−(２ⁿ−
   Ｚ)}ビットまでが一方の入力に与えられ、第{２Ｚ−
   〔(Ｚ＋２^n-1−1）−（２ⁿ−Ｚ)〕｝〜第（２Ｚ−１）
   ビットまでが他方の入力に与えられ、前記ｎビットコー
   ドの位相補正量の最上位ビットが“０”であるとき前記
   一方の入力を選択し、“１”であるとき前記他方の入力
   を選択する動作を行い、 前記ｎ個のＡＮＤゲートそれぞれの他方の入力には、前
   記（２Ｚ−１）ビットの補正対象パラレルデータの第
   ｛〔（Ｚ＋２^n-1−１）−（２ⁿ−Ｚ）〕＋１｝ビット〜
   第（Ｚ＋２^n-1−１)ビットまでが与えられ、前記ｎ個の
   インバータのそれぞれには、前記ｎビットコードの位相
   補正量の最上位ビットが与えられ、前記ｎ個のＡＮＤゲ
   ートそれぞれの出力と初段のセレクタ群の出力が並列出
   力され、 第ｍ段目（ｍはｎ≧ｍ≧１）におけるセレクタ群は、ｘ
   を前記ｎビットコードのｎビットにおける最下位ビット
   からｍ段目に対応するビット位置までのビット数とした
   とき、並列配置数が、(Ｚ＋２^x-1−１）個であり、前記
   （Ｚ＋２^x-1−1）個のセレクタ群の一方の入力が、補正
   対象パラレルデータの第１ビット〜第（Ｚ＋２^x-1−１)
   ビットであり、地方の入力が、補正対象パラレルデータ
   の第（２^x-1＋１）ビット〜第（Ｚ＋２^x−１）ビットで
   あり、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する動作を行う構成を備えることを特徴とする
   位相補正回路。
8. 【請求項８】 Ｚビット（２^n-1＜Ｚ＜２ⁿ）のパラレル
   データを２段にシフトし、後段の出力パラレルデータを
   上位に、前段の出力パラレルデータを下位にそれぞれ配
   置した２Ｚビットから前段出力パラレルデータの最終ビ
   ットを除いて形成される（２Ｚ−１）ビットのパラレル
   データと、 同期用パターンを一定の間隔で含むシリアルデータのＺ
   ビット毎のパラレルデータへの変換タイミングから前記
   同期用パターン検出位置までの位相遅れ量をＸとしたと
   き（Ｚ−Ｘ）を表すｎビットコードの位相補正量とが入
   力し、 前記（２Ｚ−１）ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、前記位相遅れ量Ｘを有したＺビットのパラレルデ
   ータを出力する位相逆補正回路であって、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタ群と、初段のセレクタ群に
   並列配置されるｎ個の２入力ＡＮＤゲート及びｎ個のＡ
   ＮＤゲートそれぞれの一方の入力に前置されるインバー
   タとを備え、 初段のセレクタ群は、並列配置数が｛(Ｚ＋２^n-1−１）
   −（２ⁿ−Ｚ)｝個であり、前記(２Ｚ−1）ビットのパラ
   レルデータの第１ビット〜第{(Ｚ＋２^n-1−1）−(２ⁿ−
   Ｚ)}ビットまでが一方の入力に与えられ、第{２Ｚ−
   〔(Ｚ＋２^n-1−1）−（２ⁿ−Ｚ)〕｝〜第（２Ｚ−１）
   ビットまでが他方の入力に与えられ、前記ｎビットコー
   ドの位相補正量の最上位ビットが“０”であるとき前記
   一方の入力を選択し、“１”であるとき前記他方の入力
   を選択する動作を行い、 前記ｎ個のＡＮＤゲートそれぞれの他方の入力には、前
   記（２Ｚ−１）ビットの補正対象パラレルデータの第
   ｛〔（Ｚ＋２^n-1−１）−（２ⁿ−Ｚ）〕＋１｝ビット〜
   第（Ｚ＋２^n-1−１)ビットまでが与えられ、前記ｎ個の
   インバータのそれぞれには、前記ｎビットコードの位相
   補正量の最上位ビットが与えられ、前記ｎ個のＡＮＤゲ
   ートそれぞれの出力と初段のセレクタ群の出力が並列出
   力され、 第ｍ段目（ｍはｎ≧ｍ≧１）におけるセレクタ群は、ｘ
   を前記ｎビットコードのｎビットにおける最下位ビット
   からｍ段目に対応するビット位置までのビット数とした
   とき、並列配置数が、(Ｚ＋２^x-1−１）個であり、前記
   （Ｚ＋２^x-1−１）個のセレクタ群の一方の入力が、補
   正対象パラレルデータの第１ビット〜第（Ｚ＋２^x-1−
   １)ビットであり、地方の入力が、補正対象パラレルデ
   ータの第（２^x-1＋１）ビット〜第（Ｚ＋２^x−１）ビッ
   トであり、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する動作を行う構成を備えることを特徴とする
   位相逆補正回路。
9. 【請求項９】 Ｚビット（２^n-1＜Ｚ＜２ⁿ）のパラレル
   データを２段にシフトし、後段の出力パラレルデータを
   上位に、前段の出力パラレルデータを下位にそれぞれ配
   置した２Ｚビットのビット配列を最上位ビットを最下位
   ビットにする逆順に配列し直した２Ｚビットから最終ビ
   ットを除いて形成される（２Ｚ−１）ビットのパラレル
   データと、 同期用パターンを一定の間隔で含むシリアルデータのＺ
   ビット毎のパラレルデータへの変換タイミングから前記
   同期用パターン検出位置までの位相遅れ量を表すｎビッ
   トコードの位相補正量とが入力し、 前記（２Ｚ−１）ビットのパラレルデータに対するビッ
   ト選択操作を前記ｎビットコードの位相補正量に基づき
   行い、位相遅れ量Ｘを有したＺビットのパラレルデータ
   を出力する位相逆補正回路であって、 前記ビット選択操作を行う構成として、ｎ段に直列接続
   されるとともに、各段において並列配置される２ビット
   入力１ビット出力のセレクタ群と、初段のセレクタ群に
   並列配置されるｎ個の２入力ＡＮＤゲート及びｎ個のＡ
   ＮＤゲートそれぞれの一方の入力に前置されるインバー
   タとを備え、 初段のセレクタ群は、並列配置数が｛(Ｚ＋２^n-1−１）
   −（２ⁿ−Ｚ)｝個であり、前記(２Ｚ−1）ビットのパラ
   レルデータの第１ビット〜第{(Ｚ＋２^n-1−1）−(２ⁿ−
   Ｚ)}ビットまでが一方の入力に与えられ、第{２Ｚ−
   〔(Ｚ＋２^n-1−1）−（２ⁿ−Ｚ)〕｝〜第（２Ｚ−１）
   ビットまでが他方の入力に与えられ、前記ｎビットコー
   ドの位相補正量の最上位ビットが“０”であるとき前記
   一方の入力を選択し、“１”であるとき前記他方の入力
   を選択する動作を行い、 前記ｎ個のＡＮＤゲートそれぞれの他方の入力には、前
   記（２Ｚ−１）ビットの補正対象パラレルデータの第
   ｛〔（Ｚ＋２^n-1−１）−（２ⁿ−Ｚ）〕＋１｝ビット〜
   第（Ｚ＋２^n-1−１)ビットまでが与えられ、前記ｎ個の
   インバータのそれぞれには、前記ｎビットコードの位相
   補正量の最上位ビットが与えられ、前記ｎ個のＡＮＤゲ
   ートそれぞれの出力と初段のセレクタ群の出力が並列出
   力され、 第ｍ段目（ｍはｎ≧ｍ≧１）におけるセレクタ群は、ｘ
   を前記ｎビットコードのｎビットにおける最下位ビット
   からｍ段目に対応するビット位置までのビット数とした
   とき、並列配置数が、(Ｚ＋２^x-1−１）個であり、前記
   （Ｚ＋２^x-1−１）個のセレクタ群の一方の入力が、補
   正対象パラレルデータの第１ビット〜第（Ｚ＋２^x-1−
   １)ビットであり、地方の入力が、補正対象パラレルデ
   ータの第（２^x-1＋１）ビット〜第（Ｚ＋２^x−１）ビッ
   トであり、 前記ｎビットコードのｎビットにおける第ｍ段目に対応
   するビット位置のビットが“０”であるとき前記一方の
   入力を選択し、“１”であるとき前記他方の入力を選択
   して出力する動作を行い、最終段のセレクタ群の出力パ
   ラレルデータがそのビット配列を最上位ビットを最下位
   ビットにする逆順に配列し直して利用される構成を備え
   ることを特徴とする位相逆補正回路。