JPH1115430A - Electric field emission display device - Google Patents

Electric field emission display device

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JPH1115430A
JPH1115430A JP16297097A JP16297097A JPH1115430A JP H1115430 A JPH1115430 A JP H1115430A JP 16297097 A JP16297097 A JP 16297097A JP 16297097 A JP16297097 A JP 16297097A JP H1115430 A JPH1115430 A JP H1115430A
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JP
Japan
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emitter
pulse
gate
display
field emission
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JP16297097A
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Japanese (ja)
Inventor
Masayoshi Yamashita
正芳 山下
Original Assignee
Yamaha Corp
ヤマハ株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an electric field emission display device relatively easily realizing a multi-level display. SOLUTION: This device is provided with an FED device main body 1 provided with a display substrate arranged with a pixel Pij having an electric field emission type emitter in matrix, and formed with gate wiring commonly driving the pixels in the row direction and emitter wiring commonly driving the electric field emission emitters in the column direction, and a counter substrate arranged oppositely on this display substrate and formed with an anode electrode and a fluorescent body film, a gate drive circuit 2 successively supplying a gate voltage pulse to the gate wiring and an emitter drive circuit 3 supplying an emitter voltage pulse deciding an emitter emission current value of each pixel together with the gate voltage pulse synchronized with the gate voltage pulse to the emitter wiring. At this time, the emitter drive circuit 3 generates the emitter voltage pulse combining pulse width control corresponding to M-level with pulse amplitude control answering to N-level and containing M×N-level of information.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、微小な電界放出型エミッタを配列形成してなる表示基板を用いて多階調表示を行う電界放出型ディスプレイ装置に関する。 TECHNICAL FIELD The present invention relates to a field emission display device which performs multi-gradation display by using the display substrate formed by arranging forming minute field emission type emitter.

【0002】 [0002]

【従来の技術】近年、フラットパネルディスプレイとして、微小エミッタを電子源として用いたFED(Field In recent years, as a flat panel display, FED (Field using small emitter as an electron source
Emission Display)が注目されている。 Emission Display) has been attracting attention. FEDは、ゲート電極により駆動される電界放出型エミッタを持つ複数画素が配列形成された表示基板と、この表示基板に対向配置されたアノード電極と蛍光体膜が形成された対向基板とから構成される。 FED is composed of a display substrate having a plurality of pixels are arranged form with a field emission type emitter driven by a gate electrode, a counter substrate having an anode electrode and a phosphor layer which is disposed while facing the display substrate is formed that. 表示基板と対向基板の間は真空排気される。 Between the display substrate and the counter substrate are evacuated. 表示基板上の行方向の画素を共通駆動する複数本のゲート配線と、列方向の画素の電界放出エミッタを共通駆動する複数本のエミッタ配線とは外部に取り出される。 A plurality of gate lines that are common driving row direction of the pixels of the display on the substrate, is taken out from the plurality of emitter wiring common driving field emitter in the column direction of the pixels. そして例えば、ゲート配線を順次駆動しながら、これに同期してエミッタ配線に1ラインずつの画像データを与えることにより、いわゆる線順次駆動の画像表示が行われる。 The example, while sequentially driving the gate lines, by providing the image data of one line in synchronization with the emitter wiring to this, image display of a so-called line-sequential driving is performed.

【0003】この種のFEDにおいて、フルカラー画像表示を行う場合には、R(赤),G(緑)及びB(青) [0003] In this kind of FED, in the case of displaying full-color image, R (red), G (green), and B (blue)
の3原色ドット3つ分を1画素として、R,G及びBの各ドットの電界放出型エミッタに対向するアノード電極上にそれぞれ、R,G及びB用の蛍光体膜を形成して構成される。 The three primary colors dots three minute as one pixel, respectively R, on the anode electrode facing the field emission type emitter in each dot of the G and B, R, is constituted by forming a phosphor film for G and B that. 表示電極上のエミッタ配線としては、1画素当たりR,G及びB用の3本ずつ配設される。 The emitter wiring on the display electrodes, one pixel per R, are arranged by three for G and B.

【0004】ゲート配線には例えば、順次正のゲート電圧パルス(例えば、+25V)を印加することにより、 [0004] The gate wiring example, sequential positive gate voltage pulse (e.g., + 25V) by applying,
1ラインずつの選択が行われ、これに同期して各エミッタ配線には画像データに応じて負のエミッタ電圧パルス(例えば、−25V)が印加される。 1 Selection of each line is performed, in accordance with the image data in synchronism with each emitter wiring to the negative emitter voltage pulses (e.g., -25V) is applied. ゲート配線に+2 The gate wiring +2
5Vが印加され、エミッタ配線に−25Vが印加されたドットでは、ゲート・エミッタ間電圧が50Vとなってエミッタ先端部において電子放出が生じ、この電子が正の高電圧が印加されたアノード電極側に加速されて蛍光体膜を叩くことにより発光する。 5V is applied in dots -25V is applied to the emitter wire, resulting electron emission at the emitter tip gate-emitter voltage becomes 50 V, the anode electrode side of the electron positive high voltage is applied It is accelerated to emit light by striking the phosphor film. FEDの階調表示は、 FED of gradation display,
上述したエミッタ電圧パルスをPWM(パルス幅変調) PWM emitter voltage pulses as described above (pulse width modulation)
パルスとして、そのパルス幅を制御することにより可能となる。 As the pulse becomes possible by controlling the pulse width.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、FED The object of the invention is to, however, FED
において、上述したエミッタ電圧パルスのパルス幅制御による階調表示は、16階調程度までは比較的容易であるが、更に多階調表示を行うことは難しい。 In the gradation display by the pulse width control of the emitter voltage pulse described above, it is relatively easy up to about 16 gradations, further it is difficult to perform multi-gradation display. 例えば、6 For example, 6
40×480画素をフレーム周波数60Hzで表示する場合に、エミッタ電圧パルスのパルス幅制御で256階調を実現しようとすると、エミッタ電圧パルスとして、 The 40 × 480 pixels when displaying with a frame frequency 60 Hz, if an attempt is made to realize the 256 gradations by a pulse width control of the emitter voltage pulse, as the emitter voltage pulses,
1/(60×480×256)=135[nsec]の単位パルス幅が必要となる。 Unit pulse width of 1 / (60 × 480 × 256) = 135 [nsec] is required. このとき立上り及び立下がり時間は、パルス幅の1/10として13.5[nsec]となる。 In this case the rise and fall time is a 13.5 [nsec] as 1/10 of the pulse width. エミッタ線ドライバの出力段に通常のMOSトランジスタを用いて、−25Vという高電圧パルスをこれだけ高速にスイッチングする事は困難であり、消費電力も極めて大きなものとなる。 The output stage of the emitter line driver using a conventional MOS transistor, possible to switch a high voltage pulse that -25V to only high speed is difficult, power consumption becomes extremely large.

【0006】パルス幅制御に代わって、エミッタ電圧パルスをPAM(パルス振幅変調)パルスとして、ゲート・エミッタ間電圧を可変制御して階調表示を行うことも考えられるが、これも256階調を得るには現実的でない。 [0006] In place of the pulse width control, the emitter voltage pulse as PAM (pulse amplitude modulation) pulse, it is conceivable to perform the gradation display gate-emitter voltage variable control to, it is also 256 gradations it is not realistic to get. 電界放出型エミッタは、ゲート・エミッタ間電圧とエミッション電流の関係が、約30Vで急峻に電流が立ち上がる非線形特性(ダイオード特性)を示すため、エミッション電流を256分割するべくゲート・エミッタ間電圧を微小且つ不等間隔で256分割することは、回路的に非常に難しいからである。 Field emission type emitter relation between the gate-emitter voltage and the emission current, to indicate the nonlinear characteristic sharply current rises at about 30 V (diode characteristic), the micro gate-emitter voltage in order to 256 divide the emission current and 256 to split at unequal intervals, because circuit to very difficult.

【0007】この発明は、上記事情を考慮してなされたもので、比較的容易に多階調表示を実現できるようにした電界放出型ディスプレイ装置を提供することを目的としている。 [0007] The present invention has been made in view of these circumstances, and its object is to provide a field emission display apparatus that can be realized relatively easily multi-gradation display.

【0008】 [0008]

【課題を解決するための手段】この発明に係る電界放出型ディスプレイ装置は、ゲート電極により駆動される電界放出型エミッタを持つ複数の画素が行列配置され、行方向の画素を共通駆動する複数本のゲート配線と列方向の電界放出エミッタを共通駆動する複数本のエミッタ配線とが形成された表示基板及び、この表示基板に対向配置されてアノード電極と蛍光体膜が形成された対向基板を有するディスプレイ装置本体と、前記複数本のゲート配線に順次ゲート電圧パルスを供給するゲート駆動手段と、前記複数本のエミッタ配線に前記ゲート電圧パルスと同期して前記ゲート電圧パルスと共に各画素のエミッタ放出電流値を決定するエミッタ電圧パルスを供給するエミッタ駆動手段とを備え、前記エミッタ駆動手段は、 Means for Solving the Problems] field emission display device according to the present invention, a plurality of pixels arranged in a matrix having a field emission type emitter driven by a gate electrode, a plurality of common driving row direction of the pixels display substrate and a plurality of emitter wires are formed in common driving the gate wiring and the column direction of the field emitter of having a counter substrate anode electrode and the phosphor film is disposed to face the display substrate is formed a display device main body, wherein the plurality of gate drive means for supplying sequentially the gate voltage pulse to the gate lines of the plurality of the gate voltage pulse in synchronism with the emitter emission current of each pixel with the gate voltage pulse to the emitter wire and a emitter driving means for supplying the emitter voltage pulses to determine the value, the emitter drive means,
前記エミッタ電圧パルスとして、M階調(Mは任意の整数)に対応するパルス幅制御とN階調(Nは任意の整数)に対応するパルス振幅制御とで定義されるM×N階調の情報を含ませたパルス波形を発生する、各エミッタ線毎に設けられたエミッタ電圧パルス発生手段を有することを特徴としている。 As the emitter voltage pulse, M gradation (M is an arbitrary integer) pulse width control and N gradations corresponding to the (N is an arbitrary integer) of M × N gradations, defined by the pulse amplitude control corresponding to the generating a pulse waveform includes information, is characterized in that an emitter voltage pulse generating means provided for each emitter line.

【0009】この発明において例えば、前記ディスプレイ装置本体は、各画素がR,G及びBドットからなるフルカラー画像表示用であって、前記対向基板のアノード電極上には各画素毎にR,G及びBドットを構成する蛍光体膜が形成され、前記表示基板の複数本のエミッタ配線として、1画素当たりR,G及びB用の3本ずつのエミッタ配線を有するものとする。 [0009] In this invention example, the display device main body, each pixel is a full color image display consisting of R, G and B dots, R represents on the anode electrode for each pixel of the counter substrate, G and is phosphor film is formed to constitute the B dot, Examples plurality of emitter wiring of the display substrate, one pixel per R, shall have the emitter wirings one by three for G and B.

【0010】またこの発明において、前記エミッタ電圧パルス発生手段は、例えば、nビットで表される階調データの下位mビットで基準振幅値の1/2 mずつ振幅値が制御されて、基準パルス幅のパルス電圧を発生するP [0010] In the present invention, the emitter voltage pulse generating means, for example, the amplitude value by 1/2 m of the reference amplitude value by the lower m bits of the gradation data represented by n bits is controlled, the reference pulse P that generates a pulse voltage of width
AMパルス生成手段と、前記階調データの上位(n− And AM pulse generating means, the higher the gradation data (n-
m)ビットで前記基準パルス幅の2 (nm)倍の範囲でパルス幅が制御されて、前記基準振幅値のパルス電圧を発生するPWMパルス生成手段と、これらのPAMパルス生成手段とPWMパルス生成手段の出力パルス電圧を時間軸方向に合成したパルス電圧を発生する合成手段とを有するものとする。 pulse width 2 (nm) times the range of the reference pulse width m) bit is controlled, a PWM pulse generating means for generating a pulse voltage of the reference amplitude value, the PWM pulse generator and these PAM pulse generating means It shall have the synthesizing means for generating a synthesized pulse voltage output pulse voltage in the time axis direction of the unit.

【0011】この発明によるFED装置では、エミッタ電圧パルスとして、パルス幅制御によるM階調とパルス振幅制御によるN階調とを組み合わせて、M×N階調の情報を含むようにしたパルス波形を用いることにより、 [0011] In FED device according to the present invention, as the emitter voltage pulses, in combination with N gradation by M gradation and pulse amplitude control by the pulse width control, the pulse waveform so as to include information of M × N gradation by using,
パルス幅制御のみ或いはパルス振幅制御のみでは難しい多階調表示制御が比較的簡単に実現でき、例えばM=1 Multi-gradation display control difficult only or only the pulse amplitude control pulse width control can be realized relatively easily, for example, M = 1
6,N=16として256階調表示を行うことも容易である。 6, as the N = 16 256 to perform the gradation display is easy. 上述のようなパルス幅とパルス振幅に階調情報を含むパルス電圧は、例えばPAMパルス生成手段とPW Pulse voltage including gradation information to the pulse width and pulse amplitude as described above, for example, PAM pulse generating means and PW
Mパルス生成手段を組み合わせることにより作ることができる。 It can be made by combining the M pulse generating means. 即ち、階調データをnビットとして、PAMパルス生成手段では、下位Mビットで基準振幅値の1/2 That is, the gradation data as n bits, the PAM pulse generating means, the lower M bits of the reference amplitude value 1/2
mずつ振幅値を制御した、基準パルス幅のパルス電圧を発生する。 m each was controlled amplitude value, for generating a pulse voltage of the reference pulse width. PWMパルス生成手段では、上位(n−m) In the PWM pulse generating means, the upper (n-m)
ビットで基準パルス幅の2 (nm)倍の範囲でパルス幅を制御した基準振幅値のパルス電圧を発生する。 Generating a pulse voltage of the reference amplitude value and controls the pulse width 2 (nm) times the range of the reference pulse width in bits. これらのパルス電圧をその時間軸方向に合成することにより、n By synthesizing these pulse voltages on the time axis, n
ビットの階調データを含む、一般的に階段状となるパルス電圧を得ることができる。 Including grayscale data bits, generally it is possible to obtain a pulse voltage to be stepped. 256階調の場合であれば、n=8,m=4として、16階調のパルス振幅と1 If the case of 256 gradations, as n = 8, m = 4, the pulse amplitude of 16 gradations and 1
6階調のパルス幅を組み合わせた階段状パルス電圧となる。 The staircase pulse voltage which combines the six gradation pulse width.

【0012】 [0012]

【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, with reference to the drawings, an embodiment of the present invention. 図1は、一実施例によるFED装置の全体構成を示し、図2(a)はそのFED本体1の表示基板10側の4画素分のレイアウトを示し、同図(b)は(a)のA−A′位置でのFED本体1の断面構造を示している。 Figure 1 shows the overall structure of the FED device according to an embodiment, FIG. 2 (a) shows the layout of four pixels of the display substrate 10 side of the FED body 1, FIG. (B) is a (a) It shows a cross-sectional structure of a FED body 1 at a-a 'position.

【0013】FED本体1は、図2(b)に示すように表示基板10とこれに対向配置された対向基板20とから構成される。 [0013] FED body 1 is composed of this oppositely disposed counter substrate 20. and the display substrate 10, as shown in FIG. 2 (b). 表示基板10は例えば、シリコン基板1 Display substrate 10 is, for example, a silicon substrate 1
1を用いて構成されて、図1に示すように複数の画素P 1 is constructed using a plurality of pixels P, as shown in FIG. 1
ij(i=1〜p,j=1〜q)が行列配置される。 ij (i = 1~p, j = 1~q) are arranged in a matrix. 各画素Pijは、R,G,Bドットにより構成され、各ドット領域に先鋭な先端を持つ電界放出型エミッタ(以下、単にエミッタと称する)12が、例えば4個ずつ形成される。 Each pixel Pij is, R, G, is constituted by a B-dot, a field emission type emitter having a sharp tip to each dot region (hereinafter, simply emitter and referred) 12 is formed e.g. by four. 図2(b)では、便宜上各ドットに一つのエミッタ12しか示していない。 In FIG. 2 (b), only shows a single emitter 12 for convenience in each dot.

【0014】列方向のエミッタ12を共通駆動するエミッタ配線13(131R,131G,131B,…)は、絶縁膜15により互いに分離されて、1画素につきそれぞれR,G,B用の3本ずつ配設されて、外部にエミッタ端子E(E1R,E1G,E1B,…)として取り出される。 Common drive to emitter wiring 13 (131R, 131G, 131B, ...) to the emitter 12 of the [0014] column direction, are separated from each other by the insulating film 15, respectively per pixel R, G, distribution by three for B is set, external to the emitter terminal E are taken out (E1R, E1G, E1B, ...) as a. 行方向の各エミッタ12を共通駆動するゲート配線(電極)14(141 ,142 ,…)は、基板11上に絶縁膜16を介して形成されて、各エミッタ12が露出する孔が加工されている。 Gate wiring (electrode) 14 (141, 142, ...) common driving row direction of each emitter 12, on the substrate 11 are formed through the insulating film 16, holes each emitter 12 is exposed is processed there. 各ゲート配線14は、外部にゲート端子G(G1,G2,…)として取り出される。 Each gate wire 14, the gate terminal G (G1, G2, ...) to the outside is taken out as.

【0015】対向基板20は、ガラス等の透明基板21 The counter substrate 20, transparent glass substrates 21
を用いて作られ、その表面にはITO等の透明導電膜によるアノード電極22が形成され、アノード電極22上には、各画素PijのR,G,Bドットに対応してそれぞれR,G,B用の蛍光体膜23(23R ,23G ,23 Made with, the the surface is formed an anode electrode 22 of a transparent conductive film such as ITO, on the anode electrode 22, R of each pixel Pij, G, respectively corresponding to the B dot R, G, phosphor film 23 for B (23R, 23G, 23
B )が形成されている。 B) are formed. 表示基板10と対向基板20の間は、図示しないが、低融点ガラス等の封止材により真空封止される。 Between the display substrate 10 and the counter substrate 20, although not shown, it is vacuum sealed with a sealing material such as low melting glass. この場合好ましくは、FED本体1の内部にはバリウム合金或いはジルコニウム合金等のゲッター材が封入される。 In this case, preferably, the inside of the FED body 1 getter material such as barium alloy or zirconium alloy is enclosed.

【0016】この様に構成されたFED本体1の駆動回路として、図1に示すように、ゲート端子Gに順次ゲート電圧パルスを供給するゲート駆動回路2と、このゲート駆動回路2と同期してエミッタ端子Eに画像データに対応するエミッタ電圧パルスを供給するエミッタ駆動回路3とが設けられる。 [0016] As a driving circuit of the FED body 1 configured in this manner, as shown in FIG. 1, the gate drive circuit 2 sequentially supplies gate voltage pulse to the gate terminal G, in synchronization with the gate driving circuit 2 an emitter drive circuit 3 supplies an emitter voltage pulse corresponding to the image data to the emitter terminal E is provided. これらのゲート駆動回路2及びエミッタ駆動回路3の同期制御を行うのが、コントローラ4である。 To carry out these synchronous control of the gate drive circuit 2 and the emitter drive circuit 3, a controller 4. 通常、線順次による画像表示を行う場合、エミッタ駆動回路3には1ラインずつの画像データが順次送り込まれ、q×3本のエミッタ端子Eには1ラインを構成する画像データが同時に与えられ、ゲート駆動回路2によって一つのゲート端子Gが選択駆動されて1ラインの画像表示がなされ、以下順次、1ラインずつの画像データに対してゲート端子Gが選択駆動される。 Normally, when an image is displayed by line-sequential image data for one line are sequentially fed to the emitter driving circuit 3, the q × 3 present emitter terminals E given image data constituting one line at the same time, 1 line image display of one gate terminal G by a gate drive circuit 2 is selectively driven is made, the following sequence, the gate terminal G are selectively driven for the image data of one line.

【0017】図3は、ゲート端子G及びエミッタ端子E [0017] Figure 3, the gate terminal G and the emitter terminal E
の動作電圧波形を示している。 It shows the operating voltage waveform. ゲート端子Gには図示のように、順次パルス幅τの正のゲート電圧パルスが与えられ、そのパルス幅τが1ラインの表示時間となり、この時間内でR,G,Bのエミッタ端子Eには、階調データにより変調された負のエミッタ電圧パルスが与えられる。 As shown, the gate terminal G, is given a positive gate voltage pulse sequence the pulse width tau, the pulse width tau is the display time of one line, in this time the R, G, the emitter terminal E of the B the negative emitter voltage pulse modulated is given by the gradation data. この実施例の場合、エミッタ電圧パルスは、任意の整数をM,Nとして、M階調に対応するパルス幅制御とN階調に対応するパルス振幅制御とを組み合わせて、時間軸に沿った電圧の幅と電圧値(振幅)とで定義されるM×N階調の情報を含ませたパルス波形となっている。 In this embodiment, the emitter voltage pulse, arbitrary integers M, as N, a combination of a pulse amplitude control corresponding to the pulse width control and N gradations corresponding to M gradations, voltage along the time axis width and voltage value has a pulse waveform includes information of the M × N gradation that is out with (amplitude) definition.
言い換えればこのパルス波形は、図4に示すように、斜線を施した単位パルスを振幅方向にM個の範囲、パルス幅方向にN個の範囲で、階調の度合いに応じて積み重ねた形で、一般的には実線で示すような階段波形として作られる。 The pulse waveform in other words, as shown in FIG. 4, M-number of the range of units pulses hatched in the amplitude direction, of N range to the pulse width, in a form stacked according to the degree of gradation , generally made as staircase waveform as shown by a solid line.

【0018】図5は、エミッタ駆動回路3内で、階調データによって上述のようなエミッタ電圧パルスを発生する一つのパルス発生回路30の具体例を示している。 [0018] Figure 5, the emitter driver circuit within 3 shows a specific example of one of the pulse generating circuit 30 for generating a emitter voltage pulses as described above by the tone data. このパルス発生回路30は、階調データをnビット(2 n The pulse generating circuit 30, the gradation data n bits (2 n
階調)として、その下位mビットのデータから基準パルス幅を持ち振幅値が基準振幅値の1/2 mずつ制御されるPAMパルスを生成する回路部と、上位(n−m)ビットをデコードして基準パルス幅の2 (nm)倍の範囲でパルス幅が制御されたPWMパルスを生成する回路部とから構成される。 As the gradation), the decoding circuit section for generating the PAM pulse amplitude value having a reference pulse width from the data of the lower m bits are controlled by 1/2 m of the reference amplitude value, the higher (n-m) bits pulse width 2 (nm) times the range of the reference pulse width is composed of a circuit portion for generating a PWM pulse that is controlled. PAMパルスを生成する回路部は、D Circuitry for generating a PAM pulse, D
/Aコンバータ31と、その出力に応じた振幅値を持つ基準パルス幅のPAMパルスを生成するPAM回路3 / And A converter 31, PAM circuit 3 for generating a PAM pulse of the reference pulse width having an amplitude value corresponding to the output
3、及び得られたPAMパルスの振幅値を、線形のエミッタ電流が得られるように対数変換するlogアンプ3 3, and the amplitude value of the resultant PAM pulse, log amplifier 3 to logarithmic transformation as linear emitter current is obtained
4とから構成される。 4 which consists of. また、上位(n−m)ビットによりPWMパルスを生成する回路部は、PWMデコーダ3 The circuit portion for generating a PWM pulse by the upper (n-m) bits, PWM decoder 3
2により構成される。 2 by the constructed. logアンプ34の出力とPWM Output and PWM of log amplifier 34
デコーダ32の出力を時間軸方向に合成して階段波状のエミッタ電圧パルスを得るために、アナログ加算器35 To obtain emitter voltage pulses staircase wave by synthesizing the output of the decoder 32 in the time axis direction, the analog adder 35
が設けられている。 It is provided. このパルス発生回路30は、R, The pulse generating circuit 30, R,
G,Bの各エミッタ端子E毎に設けられる。 G, provided for each emitter terminals E of the B.

【0019】具体的に、n=8(即ち、256階調)、 [0019] Specifically, n = 8 (i.e., 256 gradations),
m=4とした場合の、PAM回路33の出力とPWMデコーダ32の出力の波形を図6に示す。 In the case of the m = 4, the output of the waveform of the output and PWM decoder 32 of the PAM circuit 33 shown in FIG. PAM回路33 PAM circuit 33
の出力は、階調データの下位4ビットA0〜A3に応じて、基準振幅値P0の1/16のステップで振幅値が制御された基準パルス幅W0のパルスとなる。 Output in response to the lower 4 bits A0~A3 gradation data, a pulse of the reference pulse width W0 amplitude value is controlled in 1/16 steps of reference amplitude values ​​P0 of. PWMデコーダ32の出力は、階調データの上位4ビットA4〜A The output of the PWM decoder 32, the gradation data upper 4 bits A4~A
7に応じて、パルス幅が基準パルス幅が0〜15W0の範囲で16段階にパルス幅制御された基準振幅値P0のパルスとなる。 Depending on the 7, the pulse width is reference pulse width is a pulse of the reference amplitude value P0, which is the pulse width control in the 16 stages in the range of 0~15W0. これらのパルスを時間軸方向に合成することにより、16×16=256個の異なる振幅と幅とで定義されるエミッタ電圧パルスが得られることが分かる。 By combining these pulses in the time axis direction, the emitter voltage pulse defined is can be seen that obtained in the 16 × 16 = 256 pieces of different amplitude and width.

【0020】上述の基準パルス幅W0は、得られる電圧パルスの最大パルス幅15×W0が、図3に示すゲート電圧パルスの幅τに相当するように選択される。 The aforementioned reference pulse width W0 is the maximum pulse width 15 × W0 of the resulting voltage pulse is selected to correspond to the width τ of the gate voltage pulse shown in FIG. また、 Also,
基準振幅値P0〜最小振幅値P0/16は、耐圧限界内でエミッション電流が得られる電圧範囲内で分割設定される。 Reference amplitude value P0~ minimum amplitude value P0 / 16 is split set within a voltage range in which the emission current is obtained in the breakdown voltage limit.

【0021】PAM回路33から得られるPAMパルスは、振幅がリニアに変化している。 [0021] PAM pulse from PAM circuit 33 is changed amplitude linearly. しかし、エミッション電流はゲート・エミッタ間電圧には比例せず、図7に示すように指数関数的な特性となる。 However, the emission current is not proportional to the gate-emitter voltage, the exponential characteristic, as shown in FIG. この様なエミッション電流−電圧特性から、エミッション電流がI1 ,I Such emission current - voltage characteristics, emission current I1, I
2 ,…,116のように等分割されるようなゲート・エミッタ間電圧V1 ,V2 ,…,V16が得られるように、エミッタ電圧パルスの振幅制御を行うこと、言い換えれば、図6に示すPAM回路出力の振幅ステップが不等間隔となるように、振幅制御を行うことが必要になる。 2, ..., the gate-emitter voltage V1, V2 as equally divided as 116, ..., so V16 is obtained by performing amplitude control of the emitter voltage pulse, in other words, PAM shown in FIG. 6 so that the amplitude step of the circuit output is unequal, it is necessary to perform the amplitude control. この振幅制御を行うのが、logアンプ34である。 To carry out this amplitude control, a log amplifier 34. 即ちPAMパルスをこのlogアンプ34を通しておくことにより、エミッション電流の指数関数特性が補正されて、電流(=輝度)が入力電圧に比例するという線形特性を得ることができる。 That is, by the PAM pulse you read this log amp 34, exponential characteristic of emission current is corrected, it can be current (= luminance) to obtain a linear characteristic that is proportional to the input voltage.

【0022】logアンプ34を通したPAMパルスを用いることにより出力電流がリニアになる理由を具体的に説明すると、つぎの通りである。 [0022] When the output current by using a PAM pulse through a log amplifier 34 is specifically explain why becomes linear, it is as follows. 通常、FEDのゲートにはこれだけでは電子放出がないゲート電圧Vgが走査電圧として与えられ、これにエミッタ電圧Veが与えられて、ゲート・エミッタ間電圧Vgeは、下記数1となる。 Normally, only this to an FED gate given as the gate voltage Vg scan voltage no electron emission, which in given emitter voltage Ve, the gate-emitter voltage Vge becomes formula 1 below.

【0023】 [0023]

【数1】Vge=Vg+|Ve| [Number 1] Vge = Vg + | Ve |

【0024】振幅変調をかけない場合、ゲート電圧Vg [0024] If you are not multiplied by the amplitude modulation, the gate voltage Vg
は、エミッタ電圧Veの最大値をVemax として、Vg Is the maximum value of the emitter voltage Ve as Vemax, Vg
=|Vemax |とするのが普通である。 = | Vemax | and it is common to. このときエミッション電流Iは、次の指数関数で表される。 At this time the emission current I is expressed by the following exponential function.

【0025】 [0025]

【数2】 I=I0・exp[k1(|Vemax |+|Ve|)] [Number 2] I = I0 · exp [k1 (| Vemax | + | Ve |)]

【0026】図5のPAM回路33から出力される階調用のPAMパルスの電圧Vdをlogアンプ34を通すと、得られるエミッタ電圧は、下記数3となる。 [0026] The voltage Vd of PAM pulses for grayscale output from PAM circuit 33 in FIG. 5 through a log amplifier 34, the resulting emitter voltage becomes below several 3.

【0027】 [0027]

【数3】 |Vemax |+|Ve|=k2・log(Vd) [Number 3] | Vemax | + | Ve | = k2 · log (Vd)

【0028】数3を数2に代入すれば、下記数4となる。 [0028] By substituting the number 3 to number 2, the following equation (4).

【0029】 [0029]

【数4】I=I0・exp(k1・k2・log(V [Number 4] I = I0 · exp (k1 · k2 · log (V
d))=I0・k1・k2・Vd d)) = I0 · k1 · k2 · Vd

【0030】数4から明らかなように、logアンプ3 [0030] As the number 4 is clear, log amplifier 3
4を通しておくことにより、輝度を入力電圧Vdに比例させることができることになる。 By keeping through 4, so that may be proportional to the input voltage Vd brightness.

【0031】図7は、図5の各部の出力波形例を示している。 FIG. 7 shows an output waveform example of each section of FIG. PWMデコーダ32には16W0の周期内でパルス幅0〜15W0のいずれかのPWMパルスが得られ、 Either PWM pulse width 0~15W0 is obtained in the period of 16W0 the PWM decoder 32,
logアンプ34には、前述のように振幅値が不等間隔に変換されたPAMパルスが得られ、加算器35にはこれらを合成したパルスが得られる。 The log amplifier 34, amplitude values ​​as described above PAM pulses thus converted into unequal intervals is obtained, the pulse obtained by combining these is obtained in the adder 35. 加算器35の出力は、時間軸に沿って基本パルス幅W0の単位で変化する。 The output of the adder 35 is changed in units of the basic pulse width W0 along the time axis. 例えば、640×480画素をフレーム周波数60 For example, a frame frequency of 60 to 640 × 480 pixels
Hzで表示する場合、基本パルス幅W0は、1/(60 When displaying in Hz, the basic pulse width W0 is 1 / (60
×480×16)=2.17[μsec]となる。 × 480 × 16) = 2.17 a [.mu.sec]. 立上り及び立下がり時間は、パルス幅の1/10とすると、 The rise and fall times, and 1/10 of the pulse width,
217[nsec]となり、容易にスイッチングすることが可能となる。 217 [nsec], and the can be easily switched. また、パルス振幅もPAM制御を行っているので、25Vの単位で変化しないので、消費電力も低減される。 Further, the pulse amplitude is performed PAM control, does not change in the unit of 25V, the power consumption is also reduced.

【0032】参考までに図9は、試作したFEDにおいて、ゲート・エミッタ間に直流電圧を印加し、アノード電圧を0Vとしてエミッション電流を測定したデータを示している。 [0032] Figure 9 for reference, in the FED a prototype, a DC voltage is applied between the gate and emitter, shows data obtained by measuring the emission current anode voltage as 0V. 具体的には、24×16画素マトリクスのFED上の384点の電流−電圧特性を全て測定した平均特性である。 Specifically, the current of 384 points on the 24 × 16 pixel matrix FED - the average characteristic measured all voltage characteristics. FEDの表示部面積は4.8mm×9.6 Display area of ​​the FED is 4.8 mm × 9.6
mmであり、蛍光体はRGBの3色を塗布してあり、低融点ガラスで封止してある。 A mm, phosphor Yes by coating the three colors of RGB, are sealed with low-melting glass. エミッタ材料は、TiNである。 The emitter material is TiN.

【0033】この実施例によると、階調制御をエミッタ電圧パルスのパルス幅と振幅の組み合わせにより行うことにより、パルス幅のみの制御或いは振幅のみの制御では実現できなかった256階調といった多階調制御が可能となる。 [0033] According to this embodiment, by performing tone controls by the combination of pulse width and amplitude of the emitter voltage pulse, a multi-tone such as 256 gradations which could not be achieved by the control of only the control or amplitude of only the pulse width control is possible. 即ち、R,G,Bそれぞれ256階調としたフルカラー表示で、256×256×256=1,67 That, R, G, and B respectively with 256 gradations full color display, 256 × 256 × 256 = 1,67
7,216色の表示制御が可能となる。 7,216-color display control of it is possible.

【0034】 [0034]

【発明の効果】以上述べたようにこの発明によれば、パルス幅制御とパルス振幅制御との組み合わせにより階調表示を行うようにしたエミッタ電圧パルスを発生する手段を備えて多階調表示を容易に実現できるようにしたF According to the present invention as described above, according to the present invention, a multi-gradation display includes means for generating a emitter voltage pulses to perform the gradation display by the combination of the pulse width control and pulse amplitude control F was to be easily realized
ED装置を得ることができる。 It is possible to obtain the ED system.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 この発明の一実施例に係るFEDの全体構成を示す図である。 1 is a diagram showing the overall structure of a FED according to an embodiment of the present invention.

【図2】 同実施例のFED装置本体の表示基板側レイアウトと断面図である。 2 is a display substrate side layout and a cross-sectional view of a FED device main body of the embodiment.

【図3】 同実施例のFED装置の動作波形を示す図である。 3 is a diagram showing operation waveforms of the FED device of the embodiment.

【図4】 同実施例のエミッタ電圧パルスの構成原理を示す図である。 4 is a diagram showing the basic arrangement of an emitter voltage pulses of the same embodiment.

【図5】 同実施例のエミッタ電圧パルス発生回路の構成例を示す図である。 5 is a diagram showing a configuration example of an emitter voltage pulse generating circuit of the embodiment.

【図6】 同エミッタ電圧パルス発生回路の各部の出力波形を示す図である。 6 is a diagram illustrating each part of the output waveform of the emitter voltage pulse generating circuit.

【図7】 同エミッタ電圧パルス発生回路の各部の出力波形を示す図である。 7 is a diagram illustrating each part of the output waveform of the emitter voltage pulse generating circuit.

【図8】 同実施例のエミッション電流−電圧特性を示す図である。 Is a diagram illustrating a voltage characteristic - [8] the emission current of the embodiment.

【図9】 試作FEDのエミッション電流特性を示す図である。 9 is a diagram showing the emission current characteristics of the prototype FED.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…FED装置本体、2…ゲート駆動回路、3…エミッタ駆動回路、4…コントローラ、10…表示基板、12 1 ... FED apparatus main body, 2 ... gate drive circuit, 3 ... emitter driving circuit, 4 ... controller, 10 ... display substrate, 12
…電界放出型エミッタ、13…エミッタ配線、14…ゲート配線、20…対向基板、22…アノード電極、23 ... field emission type emitter, 13 ... emitter wiring, 14 ... gate wiring, 20 ... counter substrate 22: anode electrode, 23
…蛍光体膜、30…エミッタ電圧パルス発生回路、31 ... phosphor film, 30 ... emitter voltage pulse generating circuit, 31
…D/Aコンバータ、32…PWMデコーダ、33…P ... D / A converter, 32 ... PWM decoder, 33 ... P
AM回路、34…logアンプ、35…アナログ加算器。 AM circuit, 34 ... log amplifier, 35 ... analog adder.

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ゲート電極により駆動される電界放出型エミッタを持つ複数の画素が行列配置され、行方向の画素を共通駆動する複数本のゲート配線と列方向の電界放出エミッタを共通駆動する複数本のエミッタ配線とが形成された表示基板、及びこの表示基板に対向配置されてアノード電極と蛍光体膜が形成された対向基板を有するディスプレイ装置本体と、 前記複数本のゲート配線に順次ゲート電圧パルスを供給するゲート駆動手段と、 前記複数本のエミッタ配線に前記ゲート電圧パルスと同期して前記ゲート電圧パルスと共に各画素のエミッタ放出電流値を決定するエミッタ電圧パルスを供給するエミッタ駆動手段とを備え、 前記エミッタ駆動手段は、前記エミッタ電圧パルスとして、M階調(Mは任意の整数)に対応するパルス幅制 1. A plurality of pixels having the field emission type emitter driven by a gate electrode arranged in a matrix, a plurality of common drive a plurality of gate lines and the column direction of the field emitter common driving the pixels in the row direction display substrate book emitter wiring and is formed, and a display device main body and successively a gate voltage to the plurality of gate lines having a counter substrate arranged opposite the anode electrode and a phosphor film formed on the display substrate a gate driving means for supplying a pulse, and an emitter drive means for supplying the emitter voltage pulses to determine the emitter emission current value of each pixel the gate voltage pulse in synchronism with said plurality of emitter wiring together with the gate voltage pulse wherein the emitter drive means, as the emitter voltage pulse, pulse width system (M is an arbitrary integer) M gradation corresponding to 御とN階調(Nは任意の整数)に対応するパルス振幅制御とで定義されるM×N階調の情報を含ませたパルス波形を発生する、各エミッタ配線毎に設けられたエミッタ電圧パルス発生手段を有することを特徴とする電界放出型ディスプレイ装置。 Your and N gradation (N is an arbitrary integer) for generating a pulse waveform includes information of the M × N gradations, defined by the pulse amplitude control corresponding to the emitter voltage which is provided for each emitter wiring field emission display device characterized by having a pulse generating means.
  2. 【請求項2】 前記ディスプレイ装置本体は、各画素がR,G及びBドットからなるフルカラー画像表示用であって、前記対向基板のアノード電極上には各画素毎にR,G及びBドットを構成する蛍光体膜が形成され、前記表示基板の複数本のエミッタ配線として、1画素当たりR,G及びB用の3本ずつのエミッタ配線を有することを特徴とする請求項1記載の電界放出型ディスプレイ装置。 Wherein said display device main body, each pixel R, a full color image display consisting of G and B dots, R represents on the anode electrode for each pixel of the counter substrate, the G and B dots is a phosphor film constituting the formation, the a plurality of emitter wiring of the display board, per pixel R, the field emission of claim 1, wherein the an emitter wiring by three for G and B type display device.
  3. 【請求項3】 前記エミッタ電圧パルス発生手段は、 nビットで表される階調データの下位mビットで基準振幅値の1/2 mずつ振幅値が制御されて、基準パルス幅のパルス電圧を発生するPAMパルス生成手段と、 前記階調データの上位(n−m)ビットで前記基準パルス幅の2 (nm)倍の範囲でパルス幅が制御されて、前記基準振幅値のパルス電圧を発生するPWMパルス生成手段と、 これらのPAMパルス生成手段とPWMパルス生成手段の出力パルス電圧を時間軸方向に合成したパルス電圧を発生する合成手段とを有することを特徴とする請求項1 Wherein the emitter voltage pulse generating means, the amplitude value by 1/2 m of the reference amplitude value by the lower m bits of the gradation data represented by n bits is controlled, the pulse voltage of the reference pulse width and PAM pulse generating means for generating a pulse width is controlled by the 2 (nm) times the range of the reference pulse width by the upper (nm) bits of the gradation data, generating a pulse voltage of the reference amplitude value claim 1 and PWM pulse generating means, characterized in that it has a synthesizing means for generating a pulse voltage output pulse voltage was synthesized in the time axis direction of these PAM pulse generating means and the PWM pulse generating means for
    記載の電界放出型ディスプレイ装置。 Field emission display device as claimed.
  4. 【請求項4】 前記PAMパルス生成手段は、 前記階調データの下位mビットのデータをアナログ値に変換するD/Aコンバータと、 このD/Aコンバータの出力に応じて基準振幅値の1/ Wherein said PAM pulse generating means comprises a D / A converter for converting the data of the lower m bits of the gradation data to an analog value, the reference amplitude values ​​in accordance with the output of the D / A converter 1 /
    mずつ振幅値が制御された基準パルス幅のパルス電圧を発生するPAM回路と、 このPAM回路の出力を対数変換するlogアンプとを有することを特徴とする請求項3記載の電界放出型ディスプレイ装置。 And PAM circuit by 2 m amplitude value to generate a pulse voltage-controlled reference pulse width, field emission display of claim 3, wherein a and a log amplifier for logarithmically converting an output of the PAM circuit apparatus.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001109421A (en) * 1999-10-04 2001-04-20 Matsushita Electric Ind Co Ltd Method and device for driving gradations of display panel
JP2005534991A (en) * 2002-08-06 2005-11-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィKoninklijke Philips Electronics N.V. Electroluminescent display device for uniformly display the low brightness
US6995516B2 (en) 2001-06-15 2006-02-07 Canon Kabushiki Kaisha Drive circuit, display device, and driving method
US7079123B2 (en) 2002-06-26 2006-07-18 Canon Kabushiki Kaisha Driving apparatus, driver circuit, and image display apparatus
US7126597B2 (en) 2001-07-31 2006-10-24 Canon Kabushiki Kaisha Scanning circuit and image display device
US7227519B1 (en) 1999-10-04 2007-06-05 Matsushita Electric Industrial Co., Ltd. Method of driving display panel, luminance correction device for display panel, and driving device for display panel
US7851128B2 (en) 2002-05-17 2010-12-14 Hitachi Chemical Dupont Microsystems Ltd. Photosensitive polymer composition, method of forming relief patterns, and electronic equipment
US7986094B2 (en) 1999-10-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device with active matrix EL display
US8077189B2 (en) 2005-06-24 2011-12-13 Sharp Kabushiki Kaisha Drive circuit

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227519B1 (en) 1999-10-04 2007-06-05 Matsushita Electric Industrial Co., Ltd. Method of driving display panel, luminance correction device for display panel, and driving device for display panel
JP2001109421A (en) * 1999-10-04 2001-04-20 Matsushita Electric Ind Co Ltd Method and device for driving gradations of display panel
US8933624B2 (en) 1999-10-26 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7986094B2 (en) 1999-10-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device with active matrix EL display
US9391132B2 (en) 1999-10-26 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7573472B2 (en) 2001-06-15 2009-08-11 Canon Kabushiki Kaisha Drive circuit, display device, and driving method
US6995516B2 (en) 2001-06-15 2006-02-07 Canon Kabushiki Kaisha Drive circuit, display device, and driving method
US7126597B2 (en) 2001-07-31 2006-10-24 Canon Kabushiki Kaisha Scanning circuit and image display device
US7746338B2 (en) 2001-07-31 2010-06-29 Canon Kabushiki Kaisha Scanning circuit and image display device
US7851128B2 (en) 2002-05-17 2010-12-14 Hitachi Chemical Dupont Microsystems Ltd. Photosensitive polymer composition, method of forming relief patterns, and electronic equipment
US7463254B2 (en) 2002-06-26 2008-12-09 Canon Kabushiki Kaisha Driving apparatus, driver circuit, and image display apparatus
US7079123B2 (en) 2002-06-26 2006-07-18 Canon Kabushiki Kaisha Driving apparatus, driver circuit, and image display apparatus
JP2005534991A (en) * 2002-08-06 2005-11-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィKoninklijke Philips Electronics N.V. Electroluminescent display device for uniformly display the low brightness
US8077189B2 (en) 2005-06-24 2011-12-13 Sharp Kabushiki Kaisha Drive circuit

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