JPH11134888A - Decoder circuit - Google Patents

Decoder circuit

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JPH11134888A
JPH11134888A JP29395297A JP29395297A JPH11134888A JP H11134888 A JPH11134888 A JP H11134888A JP 29395297 A JP29395297 A JP 29395297A JP 29395297 A JP29395297 A JP 29395297A JP H11134888 A JPH11134888 A JP H11134888A
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Japan
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circuit
output
high voltage
connected
level shift
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JP29395297A
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Japanese (ja)
Inventor
Ikuo Fuchigami
Satoshi Kamitaka
Tomonori Kataoka
Tomoo Kimura
Jiyunji Michiyama
Yoichi Nishida
智生 木村
郁雄 渕上
知典 片岡
智 神鷹
要一 西田
淳児 道山
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To obtain a decoder circuit in which data can be erased selectively by a method wherein a first level shift circuit in which a power-supply voltage and the output of a negative high-voltage generation circuit in a write operation are changed over so as to be output on the basis of an input address signal is provided and a second level shift circuit in which the output of a positive high-voltage changeover circuit in a read operation and an erasure operation by the output of the circuit and a negative high-voltage generation circuit are changed over is provided.
SOLUTION: A control signal (at a negative logic) 112 in a write operation P becomes a power supply voltage Vdd in an erasure operation E and a read operation R, and it becomes 0 V in the write operation P. A control signal (at a positive logic) 113 in the write operation P becomes 0 V in the erasure operation E and the write operation P, and it becomes the power-supply voltage Vdd in the write operation P. The output of a level shift circuit 108 changes over the power-supply voltage Vdd or the output 111 of a negative high-voltage generation circuit so as to be output according to the erasure operation E, the write operation P and the read operation R. A level shift circuit 107 receives the output, and it changes over a changeover circuit 106 and the negative high-voltage generation circuit 111 in the write operation P.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、メモリセルアレイに対する電圧制御を行うデコーダ回路に関し、特にメモリセルアレイを構成するメモリセルのワード線電圧を制御するデコーダ回路に関するものである。 TECHNICAL FIELD The present invention relates to a decoder circuit which performs voltage control for the memory cell array, to a decoder circuit which in particular controls the word line voltage of the memory cells constituting the memory cell array.

【0002】 [0002]

【従来の技術】図6は従来のデコーダ回路を示すものである。 BACKGROUND ART FIG. 6 shows a conventional decoder circuit. 以下、図6に示す回路の構成を動作とともに説明する。 Hereinafter will be described together with the operation of the arrangement of the circuit shown in FIG. まず、読み出し時の選択ワード線608に対応するにはNANDゲート601のゲートの入力S1〜S3 First, corresponding to the selected word line 608 for the reading of the gates of the NAND gate 601 inputs S1~S3
に5vを印加し、その出力を0vにする。 The 5v is applied to and the output to 0 v. これにより、 As a result,
Pチャンネル・トランジスタ602の出力がオンとなり正高電圧切換回路の出力Vrdec(5v)611が接続線609を通してトリプルウェル高耐圧Nチャンネル・トランジスタ604のゲートに印加される。 The output of the P-channel transistor 602 is output Vrdec (5v) 611 of turned on a positive high voltage switching circuit is applied to the gate of the triple-well high-voltage N-channel transistor 604 through the connection line 609. このとき、プリデコーダ出力610は各動作時の印加電圧表を示す表1から明らかなように5vであるので、Nチャンネル・トランジスタ604はオフになる。 At this time, since the pre-decoder output 610 is a 5v As apparent from Table 1 showing the applied voltage table during each operation, N-channel transistor 604 is turned off. 一方、Pチャンネル・トランジスタ605はNANDゲート601の出力が接続点607を通してゲートに加わってオンとなり、ワード線608にプリデコーダ出力610の電位5 On the other hand, the output of the P-channel transistor 605 is NAND gate 601 is turned on and applied to the gate through the connection point 607, the potential of the pre-decoder output 610 to the word line 608 5
vがPチャンネル・トランジスタ605を介して出力される。 v is output through the P-channel transistor 605.

【0003】 [0003]

【表1】 [Table 1]

【0004】一方、非選択ワード線に対応するNAND [0004] On the other hand, NAND corresponding to the non-selected word line
ゲートの入力S1〜S3は上記の選択ワード線と同じ5 Input S1~S3 gate is as defined above the selected word line 5
vとなるが、これにより上記の読み出し時と同様、Pチャンネル・トランジスタ602の出力がオンとなり正高電圧切換回路の出力Vrdecの5vがトリプルウェル高耐圧Nチャンネル・トランジスタ604のゲートに印加される。 v and becomes, thereby similarly to the above reading, 5v output Vrdec output is turned on a positive high voltage switching circuit of P-channel transistor 602 is applied to the gate of the triple-well high-voltage N-channel transistor 604. 但しこのとき、プリデコーダ出力は0vであるので、トランジスタ604はオンになる。 However this time, since the pre-decoder output is a 0 v, transistor 604 is turned on. 一方、Pチャンネル・トランジスタ605はNANDゲート601 On the other hand, P-channel transistor 605 is NAND gate 601
の出力とプリデコーダ出力610とによってオフとなり、ワード線608にプリデコーダ出力610の電位0 It turned off and the output and the predecoder output 610, the potential of the pre-decoder output 610 to the word line 608 0
vがPチャンネル・トランジスタ604を介して出力される。 v is output via the P-channel transistor 604.

【0005】書き込み時も読み出し時と同じ動作となるが、正電位が10. 5vと高電位になる。 [0005], but also the same operation as at the time of reading at the time of writing, the positive potential becomes 10. 5v and high potential. 消去時にはN N at the time of erasing
ANDゲート601のゲートの入力S1〜S3に5vを印加し、その出力を0vにする。 The 5v is applied to the gate of the input S1~S3 of AND gate 601 and its output to 0 v. このとき負高電圧Vb At this time, negative high voltage Vb
b612がー10vであり、正高電圧Vrdecが0v b612 Gar is a 10v, positive high voltage Vrdec is 0v
であるので、高耐圧Nチャンネル・トランジスタ603 Since it is, the high-voltage N-channel transistor 603
がオン、Pチャンネル・トランジスタ602がオフとなり、高耐圧Pチャンネル・トランジスタ604はオフとなる。 But on, P-channel transistor 602 is turned off, the high voltage P-channel transistor 604 is turned off. 更に、高耐圧Pチャンネル・トランジスタ605 In addition, the high-voltage P-channel transistor 605
はオフ、トリプルウェル高耐圧Nチャンネル・トランジスタ606はオンになる。 Off, triple-well high-voltage N-channel transistor 606 is turned on.

【0006】これにより、負高電圧Vbb(ー10v) [0006] As a result, the negative high voltage Vbb (over 10v)
612がワード線608に印加されることになる。 612 is to be applied to the word line 608.

【0007】 [0007]

【発明が解決しようとする課題】上記のような構成では、選択信号として書き込み時に高電圧の10.5vを用いている関係上、論理セル(NANDゲート601) In THE INVENTION to be solved problems] as the above-described configuration, the relationship is used to 10.5v high voltage at the time of writing as a selection signal, logic cell (NAND gates 601)
の内部も高耐圧トランジスタで構成する必要があり、またプリデコーダ出力610、正高電圧切り換え回路の出力611、および負高電圧Vbb出力612に対して電圧を供給する回路にも高耐圧トランジスタが必要となる。 Internal also must be composed of high withstand voltage transistor, and the pre-decoder output 610, the output 611 of the positive high-voltage switching circuits, and also to a circuit for supplying a voltage to the negative high voltage Vbb output 612 requires high voltage transistor Become. 高耐圧トランジスタは通常のトランジスタに比して電流供給能力が小さく、従って読み出し時のアクセス速度が遅くなる傾向にあり、電流量を大きくしようとするとデコーダ部の面積が増大することになる。 High breakdown voltage transistor has a small current supply capacity than the ordinary transistor, therefore tend to access speed at the time of reading is delayed, the area of ​​the decoder portion will increase when you try to increase the current amount. また、消去時に選択消去を行う場合、上記の論理セル内部に選択ワード線電位(この場合ー10v)を0vからー10vまで切り換える構成が必要となり、この種の切換を行う電圧切り換え回路の構成が困難であり、さらに10.5v When performing the selective erase during the erase configuration for switching said logic cells inside the selected word line potential (in this case over 10v) to 0v color 10v is required, the configuration of the voltage switching circuit for switching the kind it is difficult, further 10.5v
からー10vの変化に耐えられるトランジスタはコスト面でのデメリットが大きくなるという問題点を有していた。 Transistors that can withstand changes in color 10v had a problem that disadvantages in cost increases.

【0008】この発明は、上記問題点に鑑みて提案されたものであって、デコーダ回路を高耐圧トランジスタのみで構成する場合、レベルシフト回路を2段用いることで周辺制御回路点数を削減し、面積の増大を抑制し、選択消去を可能とすることを目的とする。 [0008] This invention, which was proposed in view of the above problems, when constituting the decoder circuit only at high voltage transistor, to reduce the peripheral control circuit points by using a level shift circuit 2 stages, suppressing an increase in area, and an object thereof is to enable selective erasure. また比較的低い電圧を扱う読み出し/消去時電圧供給回路(あるいは読み出し/書き込み時電圧供給回路)を書き込み時電圧供給回路(あるいは消去時電圧供給回路)から分離することで、読み出し/消去時電圧供給回路(読み出し/書き込み時電圧供給回路)を低耐圧のトランジスタで構成し、読み出しアクセスの高速化を実現することを目的とするものである。 In addition, by separating the read / erasing voltage supply circuit (or read / write time of the voltage supply circuit) a write time of voltage supply circuit to handle the relatively low voltage (or erasing voltage supply circuit), the read / erasing voltage supply circuit (read / write time of the voltage supply circuit) is comprised of low voltage transistors, it is an object to realize a high-speed read access.

【0009】 [0009]

【課題を解決するための手段】請求項1記載のデコータ回路は、2次元に配列されたメモリセルアレイのワード線に対して、このワード線の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み、および読み出しに対応した動作電圧を供給するデコーダ回路であって、上記入力アドレス信号に基づいて電源電圧と書き込み時の負の高電圧生成回路の出力とを切り換えて出力する第1のレベルシフト回路と、この第1のレベルシフト回路の出力に基づいて読み出しおよび消去時の正の高電圧切り換え回路の出力と、書き込み時の負の高電圧生成回路の出力とを切り換えて出力する第2のレベルシフト回路と、この第2のレベルシフト回路の出力に基づいて少なくとも読み出しおよび消去時にオンとなって正の高電圧を供給する Means for Solving the Problems] decoder circuit according to claim 1, to the word line of the memory cell array arranged in a two-dimensional, the selection of the word line, based on an input address signal to determine the non-selected , erase, write, and a decoder circuit for supplying an operating voltage corresponding to the read, first of switching and outputting the output of the negative high voltage generating circuit when the power supply voltage and the write based on the input address signal a level shift circuit, and outputs the output of the positive high voltage switching circuit of reading and erasing on the basis of the output of the first level shift circuit, switches the output of the negative high voltage generating circuit at the time of writing a second level shift circuit, supplies a positive high voltage turned on to at least read and erasing on the basis of the output of the second level shift circuit 電圧切り換え回路より読み出しおよび消去電位をワード線に供給するとともに第2のレベルシフト回路の出力に基づいて少なくとも書き込み時にオンとなって負の高電圧を供給する電圧切り換え回路より書き込み電圧をワード線に供給するドライバ回路と、第1のレベルシフト回路の入力側に接続され入力アドレス信号を入力して書き込み時の論理を反転させるトランスファーゲート素子とを備えたものである。 A second level shift circuit voltage switching circuit from the write voltage supplying negative high voltage turned on at least when writing on the basis of the output of the supplies read and erase potential than the voltage switching circuit to the word line in the word line a driver circuit for supplying, in which a transfer gate element for inverting the logic of the time of writing to input connected input address signal to the input side of the first level shift circuit.

【0010】請求項1記載のデコーダ回路によれば、レベルシフト回路を2段用いることにより電圧切り換え回路の点数を少なくでき、選択消去が可能となり、回路面積の縮小も可能となり、さらにデコーダ回路のアドレス入力に書き込み時の論理を反転させるトランスファーゲート素子を介することによって消去、書き込み、読み出しの各モード時に同一論理においてデコード可能となる。 According to the decoder circuit according to claim 1, the voltage switching circuit by using a level shift circuit 2 stage number to be reduced, selective erasure becomes possible and also enables reduction in circuit area, more of a decoder circuit erased by passing through the transfer gate element for inverting the logic of the time of writing to an address input, write, and decodable in the same logic to the mode of reading.

【0011】請求項2記載のデコーダ回路は、2次元に配列されたメモリセルアレイのワード線に対して、このワード線の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み、および読み出しに対応した動作電圧を供給するデコーダ回路であって、入力アドレス信号に基づいて電源電圧と書き込み時の負の高電圧生成回路の出力とを切り換えて出力する第3のレベルシフト回路と、この第3のレベルシフト回路の反転出力を入力して電源電圧と書き込み時の負の高電圧生成回路の出力とを反転出力する第1のドライバ回路と、ソースを第1のドライバ回路の出力に接続され、バルクとゲートを接地電位に接続され、ドレインをワード線に接続された第1のNチャンネル・トランジスタと、ソースとバルクを接地電位に接続 [0011] The decoder circuit of claim 2 wherein, relative to the word lines of the memory cell array arranged in a two-dimensional, the selection of the word line, based on an input address signal to determine the non-selection, erase, write, and a decoder circuit for supplying an operating voltage corresponding to the read, and a third level shift circuit for switching and outputting an output of the negative high voltage generating circuit when the power supply voltage and a write on the basis of the input address signal, the connecting a first driver circuit for inverting outputs the output of the negative high voltage generating circuit to the input when the power supply voltage and the write inverted output of the third level shift circuit, the source output of the first driver circuit is connected to the bulk and gate to the ground potential, a first N-channel transistor having a drain connected to the word line, a source connected and bulk to the ground potential れ、ゲートを第1のドライバ回路の出力に接続され、ドレインをワード線に接続された第2 Is a gate connected to an output of the first driver circuit, a second having a drain connected to the word line
のNチャンネル・トランジスタと、入力アドレス信号に基づいて読み出しおよび消去時の正の高電圧生成回路の出力と接地電位とを切り換えて出力する第4のレベルシフト回路と、この第4のレベルシフト回路の正転出力を入力して読み出しおよび消去時の正の高電圧切り換え回路の出力と接地電位とを反転出力する第2のドライバ回路と、ソースとバルクをワード線に接続され、ゲートを正の高電圧と書き込み時の負の高電圧との電圧切り換え回路の出力に接続され、ドレインを第2のドライバ回路の出力に接続された第3のNチャンネル・トランジスタとを備えたものである。 And N-channel transistors, and a fourth level shift circuit for switching and outputting an output and a ground potential of the positive high voltage generating circuit at the time of reading and erasing based on the input address signal, the fourth level shift circuit of type normal output and the output of the positive high voltage switching circuit of reading and erasing a second driver circuit for inverting output and ground potential, a source connected to the bulk to the word line, the gate positive it is connected to the output of the voltage switching circuit of the high voltage and negative high voltage during writing, in which a third N-channel transistor having a drain connected to the output of the second driver circuit.

【0012】請求項2記載のデコーダ回路によれば、請求項1と同様な効果がある。 According to the decoder circuit according to claim 2, wherein, the same effect as claim 1. 請求項3記載のデコーダ回路は、請求項2記載の第3のNチャンネル・トランジスタに代えて、ドレインをワード線に接続し、ゲートを正の高電圧と書き込み時の負の高電圧との電圧切り換え回路の出力に接続し、ソースとバルクを第2のドライバ回路の出力に接続したPチャンネル・トランジスタを設けたものである。 Decoder circuit according to claim 3, claim 2 in place of the third N-channel transistor according to a drain connected to the word line, the voltage of the negative high voltage during the high voltage and the write gate positive connected to the output of the switching circuit, it is provided with a P-channel transistor connected to the source and bulk to the output of the second driver circuit.

【0013】請求項3記載のデコーダ回路によれば、請求項2と同様な効果がある。 According to the decoder circuit of claim 3, wherein, the same effect as claim 2. 請求項4記載のデコーダ回路は、請求項1、請求項2または請求項3に記載の書き込み時および消去時にワード線に印加する電圧に代えて、書き込み時にワード線に正の高電圧を印加し、消去時にワード線に負の高電圧を印加したものである。 Decoder circuit according to claim 4, claim 1, in place of the voltage applied to the word line and the erasing time of writing according to claim 2 or claim 3, a positive high voltage is applied to the word line during writing it is obtained by applying a negative high voltage to the word line during erase.

【0014】請求項4記載のデコーダ回路によれば、書き込み時と読み出し時に正電圧を、また消去時に負電圧を扱うようにしても、書き込み時に扱う正電圧はそれほど高い電圧は必要ないので、請求項1、請求項2または請求項3と同様な効果がある。 According to the decoder circuit of claim 4, wherein the positive voltage during writing and reading, and also so as to handle negative voltages during erasing, the positive voltage is so high voltages are not required to handle at the time of writing, wherein claim 1, the same effect as claimed in claim 2 or claim 3. 請求項5記載のデコーダ回路は、請求項1において、消去、書き込み、読み出しの各モード信号に基づいて、正の高電圧生成回路の出力と接地電位とを切り換えて出力するレベルシフト回路と、ソースとバルクを正の高電圧生成回路の出力に接続されゲートをレベルシフト回路の正転出力に接続されドレインを正の高電圧切り換え回路の出力に接続されたP Decoder circuit of claim 5, in claim 1, erase, write, based on the mode signal readout, a level shift circuit for outputting switching the output of the positive high voltage generating circuit and the ground potential, the source and it is connected to the bulk of the connected drain noninverted output of the positive high voltage level shift circuit connected to a gate to the output of the generator to the output of the positive high voltage switching circuit P
チャンネル・トランジスタと、ソースとバルクを接地電位に接続されゲートをレベルシフト回路の正転出力に接続されドレインを正の高電圧切り換え回路の出力に接続されたNチャンネル・トランジスタとを備えた電圧切り換え回路を有するものである。 Voltage switching with a channel transistors and N-channel transistors connected to the drain in the normal output being connected to the output of the positive high voltage switching circuit connected to the level shift circuit of the gate to source and bulk to the ground potential and it has a circuit.

【0015】請求項5記載のデコーダ回路によれば、請求項1と同様な効果がある。 According to the decoder circuit of claim 5, wherein, the same effect as claim 1. 請求項6記載のデコーダ回路は、請求項2において、消去、書き込み、読み出しの各モード信号に基づいて正の高電圧生成回路の出力と接地電位とを切り換えて出力する第5のレベルシフト回路と、ソースとバルクを正の高電圧生成回路の出力に接続されゲートを第5のレベルシフト回路の正転出力に接続されドレインを第3のNチャンネル・トランジスタのゲートに接続された第1のPチャンネル・トランジスタと、各モード信号に基づいて電源電圧と負の高電圧生成回路の出力とを切り換えて出力する第6のレベルシフト回路と、ソースとバルクを負の高電圧生成回路の出力に接続されゲートを第6のレベルシフト回路の反転出力に接続された第4のNチャンネル・トランジスタと、ドレインは接地電位に接続されゲートは第6のレベル Decoder circuit according to claim 6, wherein, in the second aspect, erase, write, and a fifth level shift circuit for switching and outputting an output and a ground potential of the positive high voltage generating circuit on the basis of the mode signal of the reading a first P having a drain connected to its gate is connected to a source connected and bulk to the output of the positive high voltage generating circuit to the non-inverting output of the fifth level shift circuit to the gate of the third N-channel transistor connecting the channel transistor, and a sixth level shift circuit for switching and outputting the output of the power supply voltage and the negative high voltage generating circuit on the basis of the mode signal, the source and bulk to the output of the negative high voltage generating circuit a fourth N-channel transistor gate connected to the inverted output of the level shift circuit of the sixth is, the drain is a gate connected to the ground potential sixth level フト回路の正転出力に接続されソースとバルクは第4のNチャンネル・トランジスタのドレインに接続された第5のNチャンネル・トランジスタと、ソースとバルクを第5 The connected source and bulk to the normal output of the shift circuit and a fifth N-channel transistor connected to the drain of the fourth N-channel transistor, the source and the bulk fifth
のNチャンネル・トランジスタのソースとバルクに接続されゲートを接地電位に接続されドレインを第3のNチャンネル・トランジスタのゲートに接続された第6のN Sixth N the connected to the connection to the source and bulk of the N-channel transistor gate to ground the drain connected to the gate of the third N-channel transistor
チャンネル・トランジスタを備えた電圧切り換え回路を有するものである。 And it has a voltage switching circuit having a channel transistors.

【0016】請求項6記載のデコーダ回路によれば、請求項2と同様な効果のほか、正電圧を扱う消去および読み出し時電圧供給回路と負高電圧を扱う書き込み時電圧供給回路とを分離することにより、消去電圧は正の高電圧を扱うにしても書き込み時の電圧をそれほど高く設定しないことにより(例えば5v程度)、読み出し時の高速化および回路面積の縮小化が可能となる。 According to the decoder circuit of claim 6, wherein, in addition to the same effects as claim 2, separates the write time voltage supply circuit to handle the erase and read at the voltage supply circuit and the negative high voltage handle positive voltage by, erase voltage (e.g., about 5 v) by not setting so high a voltage at the time of writing even when the handle positive high voltage, it is possible to speed up and reduction of the circuit area at the time of reading.

【0017】請求項7記載のデコーダ回路は、請求項6 The decoder circuit of claim 7, wherein the claim 6
記載の第3のNチャンネル・トランジスタに代えて、ドレインをワード線に接続し、ゲートを正の高電圧と書き込み時の負の高電圧との電圧切り換え回路の出力に接続し、ソースとバルクを第2のドライバ回路の出力に接続したPチャンネル・トランジスタを設けたものである。 Instead of the third N-channel transistor according to a drain connected to the word line, a gate connected to the output of the voltage switching circuit between the positive high voltage and negative high voltage during writing, the source and the bulk it is provided with a P-channel transistor connected to the output of the second driver circuit.

【0018】請求項7記載のデコーダ回路によれば、請求項6と同様な効果がある。 According to the decoder circuit according to claim 7, wherein, the same effect as claim 6. 請求項8記載のデコーダ回路は、請求項5、請求項6または請求項7に記載の書き込み時および消去時にワード線に印加する電圧に代えて、書き込み時にワード線に正の高電圧を印加し、消去時にワード線に負の高電圧を印加したものである。 Decoder circuit according to claim 8, wherein the claim 5, in place of the voltage applied to the word line and the erasing time of writing according to claim 6 or claim 7, a positive high voltage is applied to the word line during writing it is obtained by applying a negative high voltage to the word line during erase.

【0019】請求項8記載のデコーダ回路によれば、請求項5、請求項6または請求項7と同様な効果がある。 According to the decoder circuit of claim 8, the same effect as claimed in claim 5, claim 6 or claim 7.

【0020】 [0020]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

(第1の実施の形態)この発明の第1の実施の形態を図1により説明する。 (First Embodiment) will be described with reference to FIG. 1 a first embodiment of the present invention. 図1はこの発明の第1の実施の形態における回路の回路図を示すものであり、以下その構成を作用とともに説明する。 Figure 1 shows a circuit diagram of a circuit according to a first embodiment of the present invention will be described with effects thereof configuration below. なお、レベルシフト回路10 In addition, the level shift circuit 10
7、108は公知であるので、ここでは説明を省略する。 Since 7,108 is known, a description thereof will be omitted.

【0021】図1において、デコーダ回路は、2次元に配列されたメモリセルアレイ101のワード線103に対して、このワード線103の選択、非選択を決定する入力アドレス信号110に基づいて、消去、書き込み、 [0021] In FIG 1, the decoder circuit, based to the word lines 103 of the memory cell array 101 arranged in a two-dimensional, the selection of the word line 103, the input address signal 110 for determining the non-selected, erasing, writing,
および読み出しに対応した動作電圧を供給する。 And for supplying an operating voltage corresponding to the read. レベルシフト回路108には選択と非選択に応じて電源電圧V Supply voltage V in the level shift circuit 108 in response to the selection and non-selection
ddと0vの組み合わせよりなる入力アドレス信号11 Input address signal 11 consisting of a combination of dd and 0v
0をトランスファーゲート素子109を介して入力する(アドレス信号110は消去E、書き込みP、および読み出しRの各モードで0vで選択、電源電圧Vddで非選択としている)。 0 input via the transfer gate element 109 (the address signal 110 is selected by 0v in each mode of erasure E, write P, and read R, is a non-selected power supply voltage Vdd). トランスファーゲート素子109は書き込み時の論理を反転するもので、ワード線103に負電圧を印加する書き込み時のみ電源電圧Vddで選択、0vで非選択となることを防止し、トランスファーゲート素子109があることによって同一論理(消去E、書き込みP、および読み出しRの全モードで、0v The transfer gate element 109 is intended to reverse the logic of the time of writing, selected by the write only when the power supply voltage Vdd for applying a negative voltage to the word line 103, prevents the non-selected at 0 v, there is a transfer gate element 109 same logical (Clear E by, in all modes of writing P, and read R, 0 v
で選択、電源電圧Vddで非選択)でのデコードが可能となる。 In selecting, decoding the non-selective) it can be performed with the power supply voltage Vdd. 112は書き込み時の制御信号(負論理)であり、消去E時および読み出しR時に電源電圧Vdd、書き込みP時に0Vとなる。 112 is a control signal when writing (negative logic), erasing E and reading R when the power voltage Vdd, a write P at 0V. 113は書き込み時制御信号(正論理)であり、消去E時および読みだしR時に0 113 is a write-time control signal (positive logic), during erasing E and read R at 0
V、書き込みP時に電源電圧Vddとなる。 V, the writing P at the time of the power supply voltage Vdd.

【0022】これによって、レベルシフト回路108の出力は消去E、書き込みP、読み出しRに応じて電源電圧Vddかあるいは、負高電圧生成回路の出力111 [0022] Thus, the output erase E of the level shift circuit 108, or write P, or the power supply voltage Vdd in response to the read R, the output of the negative high voltage generating circuit 111
(消去E、読み出しR時0v、書き込みP時負の高電圧Vbbを選択することになる。すなわち、レベルシフト回路108は入力アドレス信号に基づいて電源電圧Vd (Erasure E, read R at 0 v, will select the negative high voltage Vbb during writing P. That is, the level shift circuit 108 is the power supply voltage Vd based on an input address signal
dと書き込み時の負の高電圧生成回路の出力111とを切り換えて出力する。 By switching between output 111 of the negative high voltage generating circuit at the time d and writing outputs.

【0023】レベルシフト回路108の出力を受けて、 [0023] In response to the output of the level shift circuit 108,
レベルシフト回路107は消去E、書き込みP、読み出しRに応じて正高電圧切り換え回路の出力106(消去時Vpp2、書き込み時0v,読み出し時Vpr)と負の高電圧生成回路の出力111のいずれかの電圧を出力する。 The level shift circuit 107 Clear E, write P, read in response to the R positive high voltage switching output of the circuit 106 (erasing Vpp2, writing at 0 v, the read time of Vpr) with any of the output 111 of the negative high voltage generating circuit and it outputs a voltage. すなわち、レベルシフト回路108の出力に基づいて読み出しRおよび消去E時の正の高電圧切り換え回路の出力106と書き込みP時の負の高電圧生成回路の出力111とを切り換えて出力する。 That is, switching and outputting an output 111 of the negative high voltage generating circuit output 106 and when writing P of positive high voltage switching circuit during the read R and erasing E based on the output of the level shift circuit 108.

【0024】レベルシフト回路107の出力を受けて、 [0024] In response to the output of the level shift circuit 107,
ドライバ回路105は正高電圧切り換え回路の出力10 The driver circuit 105 outputs a positive high voltage switching circuit 10
6の出力か負高電圧生成回路の出力111のいずれかを選択することになる。 It will select either the output 111 of the output or negative high voltage generating circuit 6. ドライバ回路105は、高耐圧のPチャンネル・トランジスタとNチャンネル・トランジスタのドレインを相互に接続するインバータ構成であるとともに、Pチャンネル・トランジスタのソースとバルクに正高電圧切り換え回路の出力106を接続し、Nチャンネル・トランジスタのソースとバルクに負高電圧生成回路の出力111を接続する構成となっている。 The driver circuit 105, with an inverter configured to connect the drain of the P-channel transistor and N-channel transistor of the high withstand voltage mutually connects the output 106 of the positive high voltage switching circuit to the source and the bulk of the P-channel transistor, the source and bulk of the N-channel transistor has a structure that connects the output 111 of the negative high voltage generating circuit.

【0025】上記の構成により消去E時の選択ワード線に対応して、レベルシフト回路107の出力が0vであるので、Pチャンネル・トランジスタがオン、Nチャンネル・トランジスタがオフとなって正高電圧切り換え回路の出力106の正高電圧Vpp2がワード線103に出力される。 [0025] In response to the selected word line during erase E by the above-described configuration, since the output of the level shift circuit 107 is at 0 v, a positive high voltage switching becomes P-channel transistor is turned on, N-channel transistor is turned off positive high voltage Vpp2 is outputted to the word line 103 of the circuit of the output 106. 逆に消去E時の非選択ワード線に対応して、レベルシフト回路107の出力が正高電圧Vpp2 Conversely corresponding to the unselected word line during erase E, the output of the level shift circuit 107 is positive high voltage Vpp2
であるので、Pチャンネル・トランジスタがオフ、Nチャンネル・トランジスタがオンとなって負の高電圧生成回路の出力111(0v)がワード線103に出力される。 Since it is, P-channel transistor is turned off, N-channel transistor output 111 of the negative high voltage generating circuit in the on (0 v) is output to the word line 103.

【0026】また、書き込みP時の選択ワード線に対応して、レベルシフト回路107の出力が0vであるが、 Further, in response to the selected word line at the time of writing P, the output of the level shift circuit 107 is a 0 v,
この時正高電圧切り換え回路の出力106が0vでありまた負高電圧生成回路の出力111が負高電圧Vbbであるので、Pチャンネル・トランジスタがオフ、Nチャンネル・トランジスタオンとなって負高電圧生成回路の出力111すなわち負高電圧Vbbがワード線103に出力される。 Since the output 111 of the case output 106 of the positive high-voltage switching circuit is 0v The negative high voltage generating circuit is a negative high voltage Vbb, a negative high voltage generated is P-channel transistor is turned off, the N-channel transistor on output 111 or negative high voltage Vbb of circuitry is outputted to the word line 103. 逆に書き込みP時の非選択ワード線に対応して、レベルシフト回路107の出力が負高電圧Vbb Conversely corresponding to the non-selected word line at the time of writing P, a negative high voltage Vbb output of the level shift circuit 107
であるので、Pチャンネル・トランジスタがオン、Nチャンネル・トランジスタがオフとなって正高電圧切り換え回路の出力106すなわち0vがワード線103に出力される。 Since it is, P-channel transistor is turned on, N-channel transistor output 106 i.e. 0v positive high voltage switching circuit turned off is output to the word line 103.

【0027】さらに、読み出しR時の選択ワード線に対応して、レベルシフト回路107の出力が0vであるので、Pチャンネル・トランジスタがオン、Nチャンネル・トランジスタがオフとなって正高電圧切り換え回路1 Furthermore, in response to the selected word line during the read R, the output of the level shift circuit 107 is at 0 v, P-channel transistor is turned on, N-channel transistor is turned off positive high voltage switching circuit 1
06の出力すなわち読み出し電圧Vprがワード線10 06 output or the read voltage Vpr word line 10
3に出力される。 Is output to the 3. 逆に読み出しR時の非選択ワード線に対応して、レベルシフト回路107の出力が読み出し電圧Vprであるので、Pチャンネル・トランジスタがオフ、Nチャンネル・トランジスタがオンとなって負高電圧生成回路の出力111すなわち0vがワード線103 Conversely corresponding to the unselected word lines during reading R, the output of the level shift circuit 107 is a read voltage Vpr, negative high voltage generating circuit P-channel transistor is turned off, N-channel transistor is turned on output 111 i.e. 0v word line 103
に出力される。 It is output to.

【0028】101はメモリセルアレイ、102はメモリセル、104はワード線103の各モード時の出力電圧表である。 [0028] 101 memory cell array, 102 a memory cell, 104 is an output voltage table when the mode of the word lines 103. 上記したように、この回路構成によって、 As described above, this circuit arrangement,
消去時のドライバ回路105の出力を選択/非選択に対応してVpp2/0vにレベルシフトすることになり、 In response to the selection / non-selection of the output of the erasing of the driver circuit 105 will be level-shifted to Vpp2 / 0 v,
選択消去が可能となる。 It is possible to select erase. さらに回路構成が簡素となり、 Furthermore, the circuit configuration is simplified,
回路面積の縮小化が可能となる。 It is possible to reduction in circuit area.

【0029】また、上記はFN書き込み/FN消去方式において記されているが、書き込みと消去時のワード線103への印加電圧が逆(書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加)となるCH Further, the above are marked in the FN write / FN erase method, but a positive high voltage to the word line voltage is reversed (when writing to word line 103 at the time of writing and erasing, the negative high word line in the erase CH voltage becomes applied)
E書き込み/FN消去方式の場合は、書き込みと消去の上記動作を置き換えることによりこの回路を適用することができる。 For E write / FN erase method can be applied to this circuit by replacing the operation of writing and erasing.

【0030】(第2の実施の形態)この発明の第2の実施の形態を図2により説明する。 [0030] (Second Embodiment) explaining the second embodiment of the present invention by FIG. 図2はこの発明の第2 Figure 2 is a second of the present invention
の実施の形態2における回路の回路図を示すものであり、以下その構成を作用とともに説明する。 And a circuit diagram of a circuit according to a second embodiment of will be described together with effects its configuration below. 尚、レベルシフト回路201、202は公知であるので、ここでは説明を省略する。 Since the level shift circuit 201, 202 is known, a description thereof will be omitted.

【0031】図2において、レベルシフト回路201と202には選択と非選択に応じて電源電圧Vddと0v [0031] In FIG. 2, the power supply voltage Vdd in response to the selection and non-selection to the level shift circuit 201 and 202 and 0v
の組み合わせよりなる入力アドレス信号208を入力する(アドレス信号208は消去E、書き込みP、読み出しRの各モードで0vで選択、Vddで非選択)。 Inputting an input address signal 208 consisting of the combination of (address signal 208 is erased E, write P, selected at 0v in each mode of the read R, the non-selected Vdd). これによって、レベルシフト回路201の出力は消去E、書き込みP、読み出しRに応じて電源電圧Vddかあるいは、負高電圧生成回路の出力111(消去E、読み出しR時0v、書き込みP時Vbb)を選択することになる。 Thereby, the output erase E of the level shift circuit 201, write P, or whether the power supply voltage Vdd in response to the read R, the output of the negative high voltage generating circuit 111 (erasure E, read R at 0 v, write P at Vbb) to It will be selected. すなわち、入力アドレス信号208に基づいて電源電圧Vddと書き込み時の負の高電圧生成回路の出力1 That is, the output of the negative high voltage generating circuit of the power supply voltage Vdd and the time of writing, based on the input address signal 208 1
11とを切り換えて出力する。 By switching between 11 to output.

【0032】レベルシフト回路201の出力を受けて、 [0032] In response to the output of the level shift circuit 201,
ドライバ回路203は電源電圧か負高電圧生成回路の出力111のいずれかを選択することになる。 The driver circuit 203 will select either the output 111 of the power supply voltage or a negative high voltage generating circuit. ドライバ回路203は、高耐圧のPチャンネル・トランジスタとN The driver circuit 203, a high breakdown voltage of the P-channel transistor and N
チャンネル・トランジスタのドレインを相互に接続するインバータ構成であるとともに、Pチャンネル・トランジスタのソースとバルクに電源電圧Vddを接続し、N With an inverter configured to connect a drain channel transistors together, connect the power supply voltage Vdd to the source and the bulk of the P-channel transistor, N
チャンネル・トランジスタのソースとバルクに負高電圧生成回路の出力111を接続する構成となっている。 The source and bulk-channel transistor has a structure that connects the output 111 of the negative high voltage generating circuit. すなわちレベルシフト回路201の反転出力を入力して電源電圧Vddと書き込み時の負の高電圧生成回路の出力11とを反転出力する。 That inverting output and the power supply voltage Vdd to input the inverted output and the output 11 of the negative high voltage generating circuit at the time of writing of the level shift circuit 201.

【0033】ドライバ回路203の出力を受けて、ゲートとバルクを接地電位に接続され、ソースをドライバ回路203の出力に接続され、ドレインをワード線103 [0033] In response to the output of the driver circuit 203, a gate connected to the bulk to a ground potential, a source connected to the output of the driver circuit 203, the drain of word line 103
に接続されたNチャンネル・トランジスタ205により、ドライバ回路203の出力電圧表209に応じて負の高電圧Vbbがドライバ回路203から出力された時のみNチャンネル・トランジスタ205をオンさせ、それ以外の場合にはオフさせる構成となっている。 The N-channel transistor 205 connected to, to turn on the N-channel transistor 205 only when the negative high voltage Vbb is output from the driver circuit 203 in accordance with the output voltage table 209 of the driver circuit 203, otherwise and it has a configuration which is off to. さらに、ドレインをワード線103に接続され、ソースとバルクを接地電位に接続され、ゲートをドライバ回路20 Further, a drain connected to the word line 103, a source connected to the bulk to the ground potential, the gate driver circuit 20
3の出力に接続されたNチャンネル・トランジスタ20 3 of the connected N-channel transistor in the output 20
6によって、書き込み時の非選択ワード線に印加される0vを供給する構成となっている。 By 6, it has configuration and supplies 0v applied to unselected word lines during writing.

【0034】また、レベルシフト回路202の出力は消去E、書き込みP、読み出しRに応じて正の高電圧生成回路の出力210かあるいは接地電位を選択することになる。 Further, the output of the level shift circuit 202 will select the output 210 or the ground potential of the positive high voltage generating circuit according erase E, write P, the read R. すなわち、入力アドレス信号208に基づいて読み出しおよび消去時の正の高電圧生成回路の出力210 That is, the output of reading and positive high voltage generating circuit at the time of erasing on the basis of the input address signal 208 210
と接地電位とを切り換えて出力する。 And the output switching between ground potential. レベルシフト回路202の出力を受けて、ドライバ回路204は正の高電圧生成回路の出力210かあるいは接地電位を選択することになる。 Receiving an output of the level shift circuit 202, driver circuit 204 will select the output 210 or the ground potential of the positive high voltage generating circuit. ドライバ回路204は、高耐圧のPチャンネル・トランジスタとNチャンネル・トランジスタのドレインを相互に接続するインバータ構成であるとともに、Pチャンネル・トランジスタのソースとバルクに正の高電圧生成回路の出力210を接続し、Nチャンネル・トランジスタのソースとバルクに接地電位を接続する構成となっている。 The driver circuit 204, with an inverter configured to connect the drain of the P-channel transistor and N-channel transistor of the high withstand voltage mutually connecting the output 210 of the positive high voltage generating circuit to the source and the bulk of the P-channel transistor and it is configured to connect the ground potential to the source and bulk of the N-channel transistor. すなわち、第4のレベルシフト回路202の正転出力を入力して読み出しおよび消去時の正の高電圧切り換え回路の出力210と接地電位とを反転出力する。 That is, the inverted output of the output 210 of the positive high voltage switching circuit to enter reading and erasing the non-inverting output of the fourth level shift circuit 202 and the ground potential. 211はドライバ回路204の出力電圧表である。 211 is the output voltage table of the driver circuit 204.

【0035】ドライバ回路204の出力を受けて、ソースとバルクをワード線103に接続され、ドレインをドライバ回路204の出力に接続され、ゲートを正/負高電圧切り換え回路の出力212に接続されたNチャンネル・トランジスタ207により、負の高電圧Vbbをワード線103に印加する書き込み時には正/負高電圧切り換え回路の出力212に示すように負の高電圧Vbb [0035] In response to the output of the driver circuit 204, a source connected to the bulk to the word line 103 is connected to drain to the output of the driver circuit 204, and a gate connected to an output 212 of the positive / negative high voltage switching circuit the N-channel transistor 207, a negative high voltage Vbb as when writing to apply negative high voltage Vbb to the word line 103 shown in the output 212 of the positive / negative high voltage switching circuit
をNチャンネル・トランジスタ207のゲートに印加することによりNチャンネル・トランジスタ207をオフさせ、その他のワード線103へ正電圧を印加する消去E、読み出しR時には正/負高電圧切り換え回路の出力212に示すように正の高電圧Vpp1(Vpp1>V Was off the N-channel transistor 207 by applying to the gate of N-channel transistors 207, erase E to apply a positive voltage to the other word lines 103, the output 212 of the read R times the positive / negative high voltage switching circuit as shown positive high voltage Vpp1 (Vpp1> V
pp2>Vpr>Vdd)をNチャンネル・トランジスタ207のゲートに印加することにより、消去時の選択/非選択時の電圧Vpp2/0v、読み出し時の選択/ pp2> Vpr> Vdd) to by applied to the gate of the N-channel transistor 207, the voltage Vpp2 / 0 v during selection / non-selection of erasing, in a read selection /
非選択時の電圧Vpr(Vpr>Vdd)/0vをワード線103に出力する構成となっている。 Unselected when the voltage Vpr (Vpr> Vdd) / 0v has a configuration to output the word line 103. 但し、図2におけるNチャンネル・トランジスタ207は書き込み時にソースに負の高電圧が印加されるためトリプルウェル構成とし、ソースとバルクを短絡させることで、順方向バイアスによる電流リークを抑制する構成となっている。 However, N-channel transistor 207 in FIG. 2 is a triple well structure for the negative high voltage is applied to the source during writing, by short-circuiting the source and bulk, a suppressing form a current leakage due to forward bias ing. 213はワード線103の出力電圧表である。 213 is the output voltage table of the word line 103.

【0036】上記のデコーダ回路の構成において、消去時電圧Vpp2とVprをそれぞれ例えば5v、3. 5 [0036] In the above configuration of the decoder circuit, respectively erasing voltage Vpp2 and Vpr example 5 v, 3. 5
v程度と比較的低く設定することで、消去E、読み出しR時に正の高電圧をワード線103に印加する図2中のレベルシフト回路202とドライバ回路204について、高耐圧(十数ボルト以上程度の耐圧)トランジスタを不要とし、5v程度の電流供給能力の比較的高いトランジスタで構成することが可能となり、読み出し時の高速アクセスが可能となる。 v By setting a relatively low, about, erasure E, the degree the level shift circuit 202 and the driver circuit 204 in FIG. 2 for applying a read R at a positive high voltage to the word line 103, a high breakdown voltage (several tens of volts and the breakdown voltage) and unnecessary transistors, it is possible to construct a relatively high transistor of the current supply capability of about 5 v, thereby enabling fast access time of reading.

【0037】また、上記はFN書き込み/FN消去方式において記されているが、第1の実施の形態と同様に書き込みと消去時のワード線への印加電圧が逆(書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加)となるCHE書き込み/FN消去方式の場合は、書き込みと消去の上記動作を置き換えることによりこの回路を適用することができる。 Further, the above are marked in the FN write / FN erase method, but the first embodiment and a positive high voltage to the word line voltage is reversed (when writing to word lines during programming and erasing as well , in the case of CHE write / FN erase method to be applied) a negative high voltage to the word line during erase can be applied to this circuit by replacing the operation of writing and erasing.

【0038】(第3の実施の形態)この発明の第3の実施の形態を図3により説明する。 [0038] (Third Embodiment) will be described with reference to FIG. 3 a third embodiment of the present invention. 図3はこの発明の第3 Figure 3 is a third of the present invention
の実施の形態における回路の回路図を示すものであり、 And a circuit diagram of a circuit in the embodiment,
まず第2の実施の形態を示す図2との差異について説明する。 First will be described the difference between Figure 2 showing a second embodiment. 図3においては、図2におけるNチャンネル・トランジスタ207をソースとバルクをドライバ回路20 Figure In 3, N-channel transistor 207 and the source and bulk of the driver circuit 20 in FIG. 2
4の出力に接続され、ドレインをワード線103に接続され、ゲートを正/負高電圧切り換え回路の出力302 Is connected to the output of 4, a drain connected to the word line 103, the output of the positive / negative high voltage switching circuit gate 302
に接続された図3におけるPチャンネル・トランジスタ301に置き換えたものである。 It is replaced with a P-channel transistor 301 in FIG. 3 that is connected to. その他構成は第2の実施の形態と同様である。 Other configuration is similar to the second embodiment.

【0039】Pチャンネル・トランジスタ301により、負の高電圧Vbbをワード線103に印加する書き込みP時には正/負高電圧切り換え回路の出力302に示すように正の高電圧Vpp1(Vpp1>Vpp2> [0039] P by the channel transistor 301, a positive high voltage Vpp1 (Vpp1> Vpp2 as shown in the output 302 of the write P sometimes positive / negative high voltage switching circuit for applying negative high voltage Vbb to the word line 103>
Vpr>Vdd)をPチャンネル・トランジスタ301 Vpr> Vdd) of the P-channel transistor 301
のゲートに印加することによりPチャンネル・トランジスタ301をオフさせ、その他のワード線103へ正電圧を印加する消去E、読み出しR時には正/負高電圧切り換え回路の出力302に示すように負の高電圧Vbb Turns off the P-channel transistor 301 by applying a gate, other erase E to apply a positive voltage to the word line 103, the read R times the positive / negative high voltage switching circuit of the negative high as shown in the output 302 voltage Vbb
をPチャンネル・トランジスタ301のゲートに印加することにより、消去E時の選択/非選択時の電圧Vpp By applying to the gate of the P-channel transistor 301, the voltage Vpp at the time of selection / non-selection of the erasing E
2/0v、読み出しR時の選択/非選択時の電圧Vpr 2/0 v, the read R during the selection / non-selection time voltage Vpr
(Vpr>Vdd)/0vをワード線103に出力する構成となっている。 And it has a configuration that outputs (Vpr> Vdd) / 0v to the word line 103. 但し、図3におけるPチャンネル・ However, · P channel in FIG. 3
トランジスタ301は第2の実施の形態と異なりPチャンネル・トランジスタであることから、書き込み時のドレインへの負の高電圧が印加されるために生じる順方向バイアスによる電流リークは無く、トリプルウェル構成を用いない構成となっている。 Since transistor 301 is a P-channel transistor different from the second embodiment, current leak is not due to a forward bias occurs due to a negative high voltage to the drain during writing is applied, the triple well structure and it has a configuration that does not use.

【0040】上記のような構成にすることによって、第2の実施の形態と同様の効果を得ることが可能となる。 [0040] By the configuration described above, it is possible to obtain the same effect as the second embodiment.
また、上記はFN書き込み/FN消去方式において記されているが、第1の実施の形態と同様に書き込みと消去時のワード線への印加電圧が逆(書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加)となるCHE書き込み/FN消去方式の場合は、書き込みと消去の上記動作を置き換えることによりこの回路を適用することができる。 Further, the above are marked in the FN write / FN erase method, but the first embodiment as well as a positive high voltage to the word line voltage is reversed (when writing to word lines during programming and erasing, the erasing for CHE write / FN erase method to be applied) a negative high voltage to the word line, it is possible to apply this circuit by replacing the operation of writing and erasing.

【0041】(第4の実施の形態)この発明の第4の実施の形態を図4により説明する。 [0041] (Fourth Embodiment) will be described with reference to FIG. 4 a fourth embodiment of the present invention. 図4はこの発明の第4 Figure 4 is a fourth of the present invention
の実施の形態における回路の回路図を示すものであり、 And a circuit diagram of a circuit in the embodiment,
図1における正高電圧切り換え回路の出力106のノードに図4の出力ノード404を接続し、図1における正高電圧切り換え回路の出力106のノードに電圧切換え出力する回路の構成について、より容易な方法で電圧切り換え出力する方法を提供するものである。 Connects the output node 404 of FIG. 4 to the node of the output 106 of the positive high-voltage switching circuit in FIG. 1, the configuration of the positive high-voltage circuit for voltage switching output node of the output 106 of the switching circuit in FIG. 1, in a more easy way there is provided a method of voltage switching output.

【0042】以下その構成を作用とともに説明する。 [0042] will be described together with the action the following its configuration. なお、レベルシフト回路401は公知であるので、ここでは説明を省略する。 Since the level shift circuit 401 is well known, a description thereof will be omitted. 図4において、レベルシフト回路4 4, the level shift circuit 4
01には消去E、書き込みP、読み出しRの各動作モードに応じて電源電圧Vddと0vの組み合わせよりなる信号405を入力する。 The 01 inputs a signal 405 consisting of the combination of the power supply voltage Vdd and 0v in accordance with erasing operation modes E, write P, the read R. これによって、レベルシフト回路401の出力は消去E、書き込みP、読み出しRに応じて正の高電圧生成回路の出力210かあるいは、接地電位を選択することになる。 Thus, the output erase E of the level shift circuit 401, write P, or whether the positive output of the high voltage generating circuit 210 according to the read R, will select the ground potential. レベルシフト回路401の出力を受けて、ソースとバルクを正の高電圧生成回路の出力210に接続され、ドレインを第1の実施の形態の正高電圧切り換え回路の出力106(404)に接続され、ゲートをレベルシフト回路401の正転出力端に接続されたPチャンネル・トランジスタ402により、P Receiving an output of the level shift circuit 401, a source connected to the bulk to the output 210 of the positive high voltage generating circuit and a drain connected to the output 106 (404) of the positive high voltage switching circuit of the first embodiment, the P-channel transistor 402 connected to the non-inverting output terminal of the gate level shift circuit 401, P
チャンネル・トランジスタ402のゲート電圧表406 Gate voltage table-channel transistors 402 406
に示されるように、消去E、読み出しR時にPチャンネル・トランジスタ402のゲートに0vを印加することで、Pチャンネル・トランジスタ402をオンさせ、消去E時、読み出しR時の正高電圧を正高電圧切り換え回路の出力106(404)に出力する。 As shown in, erasing E, by applying a 0v to the gate of the read R at P-channel transistor 402, to turn on the P-channel transistor 402, erasing E, a positive high voltage at the time of reading R positive high voltage switching to the output 106 (404) of the circuit. また書き込みP Also write P
時には、Pチャンネル・トランジスタ402のゲート電圧表406に示されるように、電源電圧VddをPチャンネル・トランジスタ402のゲートに印加し、Pチャンネル・トランジスタ402をオフさせ、同時にNチャンネル・トランジスタ403のゲート電圧も電源電圧V Sometimes, P as shown in the gate voltage table 406 of the channel transistor 402, a power supply voltage Vdd is applied to the gate of the P-channel transistor 402, turns off the P-channel transistor 402, at the same time the gate of the N-channel transistor 403 voltage even when the power supply voltage V
ddであることから、Nチャンネル・トランジスタ40 Since it is dd, N-channel transistor 40
3はオンし、正高電圧切り換え回路の出力106(40 3 is turned on, the output of the positive high-voltage switching circuit 106 (40
4)に0vを出力する構成となっている。 And it has a configuration for outputting a 0v to 4). Nチャンネル・トランジスタ403は、ソースとバルクを接地電位に接続され、ゲートをレベルシフト回路401の正転出力に接続され、ドレインを正の高電圧切り換え回路の出力106(404)に接続されている。 N-channel transistor 403 has a source connected to the bulk to a ground potential, a gate connected to the non-inverting output of the level shift circuit 401 is connected to drain to an output of the positive high voltage switching circuit 106 (404) .

【0043】上記の構成にすることで、第1の実施の形態に示されたレベルシフト回路107と、ドライバ回路105の書き込み時に正高電圧切り換え回路の出力を0 [0043] By the above configuration, the level shift circuit 107 shown in the first embodiment, the output of the positive high-voltage switching circuit when writing driver circuit 105 0
vとすることで、負の高電圧生成回路の出力111との電位差を小さくすることができ、トランジスタの耐圧も十数ボルト以上は必要では無くなるという効果を得ることができる。 v With, it is possible to reduce the potential difference between the output 111 of the negative high voltage generating circuit, breakdown voltage dozen volts or more transistors can be obtained an effect that eliminates the need.

【0044】(第5の実施の形態)この発明の第5の実施の形態を図5により説明する。 [0044] (Fifth Embodiment) will be described with reference to FIG. 5 a fifth embodiment of the present invention. 図5はこの発明の第5 Figure 5 is a fifth of the present invention
の実施の形態における回路の回路図を示す。 It shows a circuit diagram of a circuit in the embodiment. これは、図2における正/負高電圧切り換え回路の出力212のノードに図5の出力ノード507を接続するものであり、 This is for connecting the output node 507 of FIG. 5 to the node of the output 212 of the positive / negative high voltage switching circuit in FIG. 2,
図2における正/負高電圧切り換え回路の出力212のノードには正/負の高電圧を切り換え出力する回路が必要であり、通常この構成は複雑かつ困難であるが、図5 And the node of the output 212 of the positive / negative high voltage switching circuit in FIG. 2 requires a circuit for outputting switching the positive / negative high voltage, usually this arrangement is complex and difficult, 5
の回路方式をとることにより実現可能にしている。 It is feasible by taking the circuit system.

【0045】以下その構成を作用とともに説明する。 [0045] will be described together with the action the following its configuration. なお、レベルシフト回路501、502は公知であるので、ここでは説明を省略する。 Since the level shift circuit 501, 502 is known, a description thereof will be omitted. 図5において、レベルシフト回路501には消去E、書き込みP、読み出しRの各動作モードに応じて電源電圧Vddと0vの組み合わせよりなる信号508を入力する。 5, the level shift circuit 501 inputs the signal 508 consisting of the combination of the power supply voltage Vdd and 0v in accordance with erasing operation modes E, write P, the read R. これによって、レベルシフト回路501の出力は消去E、書き込みP、読み出しRに応じて正の高電圧生成回路の出力210かあるいは接地電位を選択することになる。 Thus, the output of the level shift circuit 501 will select the output 210 or the ground potential of the positive high voltage generating circuit according erase E, write P, the read R. レベルシフト回路501の出力を受けて、ソースとバルクをレベルシフト回路501の出力に接続され、ドレインを第2の実施の形態の正/負高電圧切り換え回路の出力212(50 Receiving an output of the level shift circuit 501, a source connected to the bulk to the output of the level shift circuit 501, the output of the positive / negative high voltage switching circuit of the second embodiment of drain 212 (50
7)に接続され、ゲートをレベルシフト回路501の正転出力に接続されたPチャンネル・トランジスタ503 Is connected to 7), P-channel transistor 503 the gate connected to the non-inverting output of the level shift circuit 501
により、正/負高電圧切り換え回路212(507)に正電圧を印加する消去E、読み出しR時に、Pチャンネル・トランジスタ503をオンさせ、正の高電圧生成回路の出力210を正/負高電圧切り換え回路の出力21 The positive / negative high voltage switching circuit 212 (507) to erase E to apply a positive voltage, the read R sometimes turn on the P-channel transistor 503, the output 210 of the positive high voltage generating circuit positive / negative high voltage the output of the switching circuit 21
2(507)に出力し、書き込みP時にはPチャンネル・トランジスタ503をオフさせる。 2 is output to (507), write P causes sometimes off the P-channel transistor 503.

【0046】またレベルシフト回路502には消去E、 [0046] Also in the level shift circuit 502 Clear E,
書き込みP、読み出しRの各動作モードに応じて電源電圧Vddと0vの組み合わせよりなる信号509を入力する。 Write P, and inputs the signal 509 consisting of the combination of the power supply voltage Vdd and 0v in accordance with each operation mode of reading R. これによって、レベルシフト回路502の出力は消去E、書き込みP、読み出しRに応じて電源電圧Vd Thus, the output erase E of the level shift circuit 502, write P, the power supply voltage Vd in response to a read R
dかあるいは負の高電圧生成回路の出力111を選択することになる。 It will select the output 111 of the d or negative high voltage generating circuit. レベルシフト回路502の出力を受けて、ソースとバルクを負の高電圧生成回路の出力111 Receiving an output of the level shift circuit 502, the output of the negative high voltage generating circuit source and bulk 111
に接続され、ゲートをレベルシフト回路502の反転出力に接続され、ドレインをNチャンネル・トランジスタ505のソースとバルクに接続されたNチャンネル・トランジスタ504と、ドレインを接地電位に、ゲートをレベルシフト回路502の正転出力に接続されたNチャンネル・トランジスタ505と、ソースとバルクを上記Nチャンネル・トランジスタ504のドレインに接続され、ドレインを正/負高電圧切り換え回路の出力212 Is connected to a gate connected to an inverted output of the level shift circuit 502, the drain and N-channel transistor 504 whose source and connected to the bulk of the N-channel transistor 505, to the ground potential as the drain and the gate level shift circuit and N-channel transistors 505 connected to the normal output of 502 is connected to the source and bulk to the drain of the N-channel transistor 504, the output of the positive / negative high voltage switching circuit to the drain 212
(507)に接続され、ゲートを接地電位に接続されたNチャンネル・トランジスタ506により、正/負高電圧切り換え回路の出力212(507)に負高電圧を印加する書き込み時に、Nチャンネル・トランジスタ50 Connected to (507), the N-channel transistor 506 a gate connected to the ground potential, at the time of writing to apply a negative high voltage to the positive / negative high voltage switching output of the circuit 212 (507), N-channel transistor 50
4をオンさせることにより、負高電圧を正/負高電圧切り換え回路の出力212(507)に出力する。 By turning on the 4 outputs a negative high voltage to the output 212 of the positive / negative high voltage switching circuit (507). その他の消去E、読み出しR時の正電圧印加時にはNチャンネル・トランジスタ506のゲートが接地電位であることからNチャンネル・トランジスタ506はオフする構成となっている。 Other erase E, the positive voltage upon application at the time of reading R N-channel transistor 506 since the gates of N-channel transistor 506 is at the ground potential has a structure to turn off.

【0047】ただし、図5におけるNチャンネル・トランジスタ504、505、506は書き込み時にソースまたはドレインに負の高電圧が印加されるためトリプルウェル構成としソースとバルクを短絡させることで、順方向バイアスによる電流リークを抑制する構成となっている。 [0047] However, N-channel transistors 504, 505, 506 in FIG. 5 by shorting the source and bulk and triple well structure for the negative high voltage is applied to the source or drain during writing, by forward bias has a suppressing form a current leak. 上記のような構成にすることによって、正/負の高電圧(Vpp1/Vbb)の切り換え回路が構成でき、さらに消去E、読み出しR時の正の高電圧の供給回路と、書き込みP時の負の高電圧供給回路を分離することにより、Vpp1+|Vbb|ボルト以上の高耐圧のトランジスタを不要にし、Vpp1ボルトおよびVdd By the configuration described above, the positive / negative can be switchable circuit configuration of a high voltage (Vpp1 / Vbb), further erase E, a supply circuit of the positive high voltage during read R, negative when writing P by separating the high voltage supply circuit, Vpp1 + | Vbb | eliminates the need for transistor bolt or a high breakdown voltage, Vpp1 volts and Vdd
+|Vbb|ボルト程度の高耐圧トランジスタで構成することが可能である。 + | It can be configured with a high-voltage transistor of about bolt | Vbb.

【0048】また、各動作モード信号508、509の組み合わせを換えることにより、第3の実施の形態に記載の正/負高電圧切り換え回路の出力302に出力50 [0048] Further, by changing the combination of the operation mode signal 508 and 509, to the output 302 of the positive / negative high voltage switching circuit according to the third embodiment 50
7を接続することにより同様の効果を得ることが可能となる。 It is possible to obtain the same effect by connecting the 7. また、第5の実施の形態の変形態様として、第3 Further, as a variation of the fifth embodiment, the third
の実施の形態を適用することができる。 It can be applied to the embodiment. また上記はFN The above FN
書き込み/FN消去方式において記されているが、第1 It has been written in a write / FN erase method, first
ないし第3の実施の形態と同様に書き込みと消去時のワード線への印加電圧が逆(書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加)となるCH To third embodiments as well as (positive high voltage to the word line at the time of writing, application of a negative high voltage to the word line during erase) the applied voltage is reverse to the word line during write and erase the CH
E書き込み/FN消去方式の場合は、書き込みと消去の上記動作を置き換えることによりこの回路を適用することができる。 For E write / FN erase method can be applied to this circuit by replacing the operation of writing and erasing.

【0049】 [0049]

【発明の効果】請求項1記載のデコーダ回路によれば、 Effects of the Invention According to a decoder circuit according to claim 1,
レベルシフト回路を2段用いることにより電圧切り換え回路の点数を少なくでき、選択消去が可能となり、回路面積の縮小も可能となり、さらにデコーダ回路のアドレス入力に書き込み時の論理を反転させるトランスファーゲート素子を介することによって消去、書き込み、読み出しの各モード時に同一論理においてデコード可能となる。 A level shift circuit can reduce the number of voltage switching circuits by using two stages, it is possible to select erase, also allows the reduction in circuit area, a transfer gate element which further inverts the logic of the time of writing to the address input of the decoder circuit erased by via, writing, and can be decoded in the same logic to the mode of reading.

【0050】請求項2記載のデコーダ回路によれば、請求項1と同様な効果がある。 [0050] According to a decoder circuit according to claim 2, wherein, the same effect as claim 1. 請求項3記載のデコーダ回路によれば、請求項2と同様な効果がある。 According to the decoder circuit of claim 3, wherein, the same effect as claim 2. 請求項4記載のデコーダ回路によれば、書き込み時と読み出し時に正電圧を、また消去時に負電圧を扱うようにしても、書き込み時に扱う正電圧はそれほど高い電圧は必要ないので、請求項1、請求項2または請求項3と同様な効果がある。 According to the decoder circuit of claim 4, wherein the positive voltage during writing and reading, and also so as to handle negative voltages during erasing, the positive voltage is so high voltages are not required to handle at the time of writing, according to claim 1, a similar effect to that of claim 2 or claim 3.

【0051】請求項5記載のデコーダ回路によれば、請求項1と同様な効果がある。 [0051] According to a decoder circuit according to claim 5, wherein, the same effect as claim 1. 請求項6記載のデコーダ回路によれば、請求項2と同様な効果のほか、正電圧を扱う消去および読み出し時電圧供給回路と負高電圧を扱う書き込み時電圧供給回路とを分離することにより、消去電圧は正の高電圧を扱うにしても書き込み時の電圧をそれほど高く設定しないことにより(例えば5v程度)、 According to the decoder circuit of claim 6, wherein, in addition to the same effects as the second aspect, by separating the write time voltage supply circuit to handle the erase and read at the voltage supply circuit and the negative high voltage handle a positive voltage, erase voltage by not setting so high even voltage at the time of writing in the handle positive high voltage (for example, about 5 v),
読み出し時の高速化および回路面積の縮小化が可能となる。 Thereby enabling speed-up and reduction of the circuit area at the time of reading.

【0052】請求項7記載のデコーダ回路によれば、請求項6と同様な効果がある。 [0052] According to a decoder circuit according to claim 7, wherein, the same effect as claim 6. 請求項8記載のデコーダ回路によれば、請求項5、請求項6または請求項7と同様な効果がある。 According to the decoder circuit of claim 8, wherein, the same effect as claimed in claim 5, claim 6 or claim 7.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の第1の実施の形態におけるデコーダ回路の回路図である。 1 is a circuit diagram of a decoder circuit according to the first embodiment of the present invention.

【図2】この発明の第2の実施の形態におけるデコーダ回路の回路図である。 2 is a circuit diagram of a decoder circuit in the second embodiment of the present invention.

【図3】この発明の第3の実施の形態におけるデコーダ回路の回路図である。 3 is a circuit diagram of a decoder circuit in the third embodiment of the present invention.

【図4】この発明の第4の実施の形態における電圧切り換え回路の回路図である。 4 is a circuit diagram of a voltage switching circuit according to the fourth embodiment of the present invention.

【図5】この発明の第5の実施の形態における電圧切り換え回路の回路図である。 5 is a circuit diagram of a voltage switching circuit in the fifth embodiment of the present invention.

【図6】従来のデコーダ回路の回路図である。 6 is a circuit diagram of a conventional decoder circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 メモリセルアレイ 102 メモリセル 103 ワード線 104、213 ワード線(各モード時の印加電圧) 105、203、204 ドライバ回路 106、404 正高電圧切り換え回路の出力 107、108、201、202、401、501、5 101 memory cell array 102 memory cells 103 word lines 104,213 word line (the applied voltage of each mode) 105,203,204 driver circuit 106, 404 outputs a positive high voltage switching circuit 107,108,201,202,401,501, 5
02 レベルシフト回路 109 トランスファーゲート素子 110、208 アドレス信号 111 負の高電圧生成回路の出力 112 書き込み時制御信号(負論理) 113 書き込み時制御信号(正論理) 205、206、207、403、504、505、5 02 The level shift circuit 109 transfer gate elements 110,208 address signal 111 negative output 112 when writing control signal of the high voltage generating circuit (negative logic) 113-write control signal (positive logic) 205,206,207,403,504, 505,5
06 Nチャンネル・トランジスタ 209、211、406 内部ノード 210 正の高電圧生成回路の出力 212、302、507 正/負高電圧切り換え回路の出力 301、402、503 Pチャンネル・トランジスタ 405、508、509 各動作モード信号 06 N-channel transistors 209,211,406 internal node 210 positive output 301,402,503 P-channel transistor of the output 212,302,507 positive / negative high voltage switching circuit of the high voltage generating circuit 405,508,509 each operation mode signal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 片岡 知典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 道山 淳児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Yoichi Nishida Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in the (72) inventor Tomonori Kataoka Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in (72) inventor Michisan Atsushiji Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 2次元に配列されたメモリセルアレイのワード線に対して、このワード線の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み、および読み出しに対応した動作電圧を供給するデコーダ回路であって、前記入力アドレス信号に基づいて電源電圧と書き込み時の負の高電圧生成回路の出力とを切り換えて出力する第1のレベルシフト回路と、この第1のレベルシフト回路の出力に基づいて読み出しおよび消去時の正の高電圧切り換え回路の出力と前記書き込み時の負の高電圧生成回路の出力とを切り換えて出力する第2のレベルシフト回路と、この第2のレベルシフト回路の出力に基づいて少なくとも読み出しおよび消去時にオンとなって正の高電圧を供給する前記高電圧切り換え回路より読み出しおよび消去 Respect 1. A word line of a memory cell array arranged in a two-dimensional, the selection of the word line, the non-selected based on the input address signal for determining the erase, write, and an operating voltage corresponding to the read a decoder circuit for supplying a first level shift circuit for switching and outputting an output of the negative high voltage generating circuit when the power supply voltage and the write based on the input address signal, the first level shift circuit positive high voltage and the output of the switching circuit and the second level shift circuit for switching and outputting an output of the negative high voltage generating circuit at the time of the writing, the second level of the read and erasing on the basis of the output of the based on the output of the shift circuit and the high voltage switching circuit read and erase from supplying a positive high voltage turned on to at least read and erasing 電位をワード線に供給するとともに前記第2のレベルシフト回路の出力に基づいて少なくとも書き込み時にオンとなって前記負の高電圧を供給する電圧切り換え回路より書き込み電圧をワード線に供給するドライバ回路と、前記第1のレベルシフト回路の入力側に接続され前記入力アドレス信号を入力して書き込み時の論理を反転させるトランスファーゲート素子とを備えたデコーダ回路。 A driver circuit for supplying a write voltage from the voltage switching circuit for supplying said negative high voltage turned on at least when writing on the basis of the output of said second level shift circuit to the word line to supply a potential to the word line , the decoder circuit of a transfer gate element which is connected to an input side of said first level shift circuit inverts the logic of the time of writing to input the input address signal.
  2. 【請求項2】 2次元に配列されたメモリセルアレイのワード線に対して、このワード線の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み、および読み出しに対応した動作電圧を供給するデコーダ回路であって、前記入力アドレス信号に基づいて電源電圧と書き込み時の負の高電圧生成回路の出力とを切り換えて出力する第3のレベルシフト回路と、この第3のレベルシフト回路の反転出力を入力して電源電圧と前記書き込み時の負の高電圧生成回路の出力とを反転出力する第1のドライバ回路と、ソースを前記第1のドライバ回路の出力に接続され、バルクとゲートを接地電位に接続され、ドレインをワード線に接続された第1のNチャンネル・トランジスタと、ソースとバルクを接地電位に接続され、ゲートを前記 Relative wherein word lines of the memory cell array arranged in a two-dimensional, the selection of the word line, the non-selected based on the input address signal for determining the erase, write, and an operating voltage corresponding to the read a decoder circuit for supplying a third level shift circuit for switching and outputting an output of the negative high voltage generating circuit when the power supply voltage and the write based on the input address signal, the third level shift circuit enter the inverted output supply voltage and the output of the negative high voltage generating circuit during the write and first driver circuit for inverting outputs of a source connected to the output of the first driver circuit, and the bulk a gate connected to a ground potential, wherein a first N-channel transistor having a drain connected to the word line, a source connected to the bulk to the ground potential, the gate 第1のドライバ回路の出力に接続され、ドレインをワード線に接続された第2のNチャンネル・トランジスタと、前記入力アドレス信号に基づいて読み出しおよび消去時の正の高電圧生成回路の出力と接地電位とを切り換えて出力する第4のレベルシフト回路と、この第4のレベルシフト回路の正転出力を入力して前記読み出しおよび消去時の正の高電圧切り換え回路の出力と接地電位とを反転出力する第2のドライバ回路と、ソースとバルクをワード線に接続され、ゲートを正の高電圧と書き込み時の負の高電圧との電圧切り換え回路の出力に接続され、ドレインを前記第2のドライバ回路の出力に接続された第3のNチャンネル・トランジスタとを備えたデコーダ回路。 It is connected to the output of the first driver circuit, and a second N-channel transistor having a drain connected to the word line, the output of the read and the positive high voltage generating circuit at the time of erasing on the basis of the input address signal ground a fourth level shift circuit for switching and outputting the potential, inverts the output and the ground potential of the positive high voltage switching circuit of the reading and erasing enter the non-inverted output of the fourth level shift circuit a second driver circuit for outputting a source connected to the bulk to a word line, a gate connected to an output of the voltage switching circuit between the positive high voltage and negative high voltage during writing, drain the second the decoder circuit of a third N-channel transistor connected to the output of the driver circuit.
  3. 【請求項3】 請求項2記載の第3のNチャンネル・トランジスタに代えて、ドレインをワード線に接続し、ゲートを正の高電圧と書き込み時の負の高電圧との電圧切り換え回路の出力に接続し、ソースとバルクを第2のドライバ回路の出力に接続したPチャンネル・トランジスタを設けた請求項2記載のデコーダ回路。 3. Instead of the third N-channel transistor of claim 2, a drain connected to the word line, the output of the voltage switching circuit with negative high voltage during the high voltage and write a positive gate connected, the decoder circuit according to claim 2, wherein providing the P-channel transistor connected to the source and bulk to the output of the second driver circuit.
  4. 【請求項4】 請求項1、請求項2または請求項3に記載の書き込み時および消去時にワード線に印加する電圧に代えて、書き込み時にワード線に正の高電圧を印加し、消去時にワード線に負の高電圧を印加したデコーダ回路。 4. The method of claim 1, in place of the voltage applied to the word line at the time and erasing writing according to claim 2 or claim 3, a positive high voltage is applied to the word line during writing, word erasing the decoder circuit of a negative high voltage is applied to the line.
  5. 【請求項5】 消去、書き込み、読み出しの各モード信号に基づいて、正の高電圧生成回路の出力と接地電位とを切り換えて出力するレベルシフト回路と、ソースとバルクを前記正の高電圧生成回路の出力に接続されゲートを前記レベルシフト回路の正転出力に接続されドレインを正の高電圧切り換え回路の出力に接続されたPチャンネル・トランジスタと、ソースとバルクを接地電位に接続されゲートを前記レベルシフト回路の正転出力に接続されドレインを前記正の高電圧切り換え回路の出力に接続されたNチャンネル・トランジスタとを備えた電圧切り換え回路を有する請求項1記載のデコーダ回路。 5. erase, write, based on the mode signal read, a positive output and a level shift circuit for outputting switching between ground potential of the high voltage generating circuit, the positive high voltage generating source and bulk and P-channel transistor having a drain connected to its gate is connected to connected to the output of the circuit to the non-inverting output of the level shift circuit to the output of the positive high voltage switching circuit, a gate connected to the source and bulk to the ground potential decoder circuit according to claim 1, further comprising a voltage switching circuit and a N-channel transistors connected to the drain in the normal output being connected to the output of the positive high voltage switching circuit of the level shift circuit.
  6. 【請求項6】 消去、書き込み、読み出しの各モード信号に基づいて正の高電圧生成回路の出力と接地電位とを切り換えて出力する第5のレベルシフト回路と、ソースとバルクを前記正の高電圧生成回路の出力に接続されゲートを前記第5のレベルシフト回路の正転出力に接続されドレインを第3のNチャンネル・トランジスタのゲートに接続された第1のPチャンネル・トランジスタと、 6. erase, write, and a fifth level shift circuit for switching and outputting an output and a ground potential of the positive high voltage generating circuit on the basis of the mode signal readout, high source and bulk of the positive a first P-channel transistor having a drain connected to its gate is connected to connected to the output of the voltage generating circuit to the non-inverting output of the fifth level shift circuit to the gate of the third N-channel transistor,
    前記各モード信号に基づいて電源電圧と負の高電圧生成回路の出力とを切り換えて出力する第6のレベルシフト回路と、ソースとバルクを前記負の高電圧生成回路の出力に接続されゲートを前記第6のレベルシフト回路の反転出力に接続された第4のNチャンネル・トランジスタと、ドレインは接地電位に接続されゲートは前記第6のレベルシフト回路の正転出力に接続されソースとバルクは前記第4のNチャンネル・トランジスタのドレインに接続された第5のNチャンネル・トランジスタと、ソースとバルクを前記第5のNチャンネル・トランジスタのソースとバルクに接続されゲートを接地電位に接続されドレインを前記第3のNチャンネル・トランジスタのゲートに接続された第6のNチャンネル・トランジスタを備えた電圧切り換 Wherein a sixth level shift circuit for switching and outputting the output of the power supply voltage and the negative high voltage generating circuit on the basis of the mode signal, a gate connected to the source and bulk to the output of the negative high voltage generating circuit wherein a fourth N-channel transistor connected to the inverted output of the sixth level shift circuit, the drain gate connected to the ground potential source and bulk coupled to the non-inverting output of the level shift circuit of the sixth a fifth N-channel transistor connected to a drain of said fourth N-channel transistor, a drain connected to the gate is connected to the source and bulk to the source and the bulk of the fifth N-channel transistor to a ground potential a sixth voltage cut conversion with the N-channel transistor connected to a gate of said third N-channel transistor 回路を有する請求項2記載のデコーダ回路。 Decoder circuit according to claim 2, further comprising a circuit.
  7. 【請求項7】 請求項6記載の第3のNチャンネル・トランジスタに代えて、ドレインをワード線に接続し、ゲートを正の高電圧と書き込み時の負の高電圧との電圧切り換え回路の出力に接続し、ソースとバルクを第2のドライバ回路の出力に接続したPチャンネル・トランジスタを設けた請求項6記載のデコーダ回路。 7. Instead of the third N-channel transistor of claim 6, a drain connected to the word line, the output of the voltage switching circuit with negative high voltage during the high voltage and write a positive gate connected, a source and a bulk second decoder circuit of claim 6 wherein providing the P-channel transistor connected to the output of the driver circuit.
  8. 【請求項8】 請求項5、請求項6または請求項7に記載の書き込み時および消去時にワード線に印加する電圧に代えて、書き込み時にワード線に正の高電圧を印加し、消去時にワード線に負の高電圧を印加したデコーダ回路。 8. The method of claim 5, in place of the voltage applied to the word line and the erasing time of writing according to claim 6 or claim 7, a positive high voltage is applied to the word line during writing, word erasing the decoder circuit of a negative high voltage is applied to the line.
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