JPH11134258A - 集積回路においてアクセス保護を備える方法および装置 - Google Patents
集積回路においてアクセス保護を備える方法および装置Info
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- JPH11134258A JPH11134258A JP10238030A JP23803098A JPH11134258A JP H11134258 A JPH11134258 A JP H11134258A JP 10238030 A JP10238030 A JP 10238030A JP 23803098 A JP23803098 A JP 23803098A JP H11134258 A JPH11134258 A JP H11134258A
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Abstract
(57)【要約】
【課題】 集積回路（１０）においてアクセス保護を与
える方法および装置を提供する。 【解決手段】 一実施例では、アクセス保護回路（１
１）は、アクセス属性ビット（５１）を含み、これを、
メモリ（１４）要求のアクセス属性（６８）と比較す
る。不一致が発生した場合、アクセス・フォールト信号
（５２）をアサートする。アクセス・フォールト信号
（５２）がアサートされ、かつ選択的リセット・ビット
（４８）が第１メモリ保護モードを選択している場合、
信号発生回路（４４）がリセット信号（５８）をアサー
トする。リセット信号（５８）は、データ・プロセッサ
（１０）のハードウエア・リセットを誘発するために用
いることができる。アクセス・フォールト信号（５２）
がアサートされ、選択的リセット・ビット（４８）が第
２メモリ保護モードを選択している場合、信号発生回路
（４４）は例外発生信号（６０）をアサートする。
える方法および装置を提供する。 【解決手段】 一実施例では、アクセス保護回路（１
１）は、アクセス属性ビット（５１）を含み、これを、
メモリ（１４）要求のアクセス属性（６８）と比較す
る。不一致が発生した場合、アクセス・フォールト信号
（５２）をアサートする。アクセス・フォールト信号
（５２）がアサートされ、かつ選択的リセット・ビット
（４８）が第１メモリ保護モードを選択している場合、
信号発生回路（４４）がリセット信号（５８）をアサー
トする。リセット信号（５８）は、データ・プロセッサ
（１０）のハードウエア・リセットを誘発するために用
いることができる。アクセス・フォールト信号（５２）
がアサートされ、選択的リセット・ビット（４８）が第
２メモリ保護モードを選択している場合、信号発生回路
（４４）は例外発生信号（６０）をアサートする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、集積回
路に関し、更に特定すれば、集積回路においてアクセス
保護を備える方法および装置に関するものである。
路に関し、更に特定すれば、集積回路においてアクセス
保護を備える方法および装置に関するものである。
【０００２】
【従来の技術】セキュリティは、集積回路の開発におけ
る重要な問題である。これら集積回路内のコンポーネン
トおよび情報には、何らかの方法でアクセス保護を備
え、これらのシステムの保全性(integrity) を保護する
必要がある。データ処理システムのコンポーネント（例
えばメモリ）のような、集積回路の特定の場所に対する
無許可のアクセスを防止するために、通常ある形態のセ
キュリティ・システムが実施されている。委託を受けた
ソフトウエア開発者は、データ処理システムのような集
積回路上の全てのアプリケーションに対する責任を負
う、公認のユーザである。彼らは、データ処理システム
内部のあらゆるコンポーネントおよび構造の存在，位
置，および使用法について知っている。通常、データ処
理システムが公衆に発売される場合、その構造全ての完
全な開示を一般公衆に与えることはない。一般公衆に
は、当該集積回路に対する彼らの必要性および使用に適
用される要素についてのみ情報が与えられる。したがっ
て、これらの公認のソフトウエア開発者は、システムに
対する完全なアクセスを有することによってデータ・プ
ロセッサ内のアプリケーション全てに責任を負うのに対
し、一般ユーザには限られた情報だけが与えられる。
る重要な問題である。これら集積回路内のコンポーネン
トおよび情報には、何らかの方法でアクセス保護を備
え、これらのシステムの保全性(integrity) を保護する
必要がある。データ処理システムのコンポーネント（例
えばメモリ）のような、集積回路の特定の場所に対する
無許可のアクセスを防止するために、通常ある形態のセ
キュリティ・システムが実施されている。委託を受けた
ソフトウエア開発者は、データ処理システムのような集
積回路上の全てのアプリケーションに対する責任を負
う、公認のユーザである。彼らは、データ処理システム
内部のあらゆるコンポーネントおよび構造の存在，位
置，および使用法について知っている。通常、データ処
理システムが公衆に発売される場合、その構造全ての完
全な開示を一般公衆に与えることはない。一般公衆に
は、当該集積回路に対する彼らの必要性および使用に適
用される要素についてのみ情報が与えられる。したがっ
て、これらの公認のソフトウエア開発者は、システムに
対する完全なアクセスを有することによってデータ・プ
ロセッサ内のアプリケーション全てに責任を負うのに対
し、一般ユーザには限られた情報だけが与えられる。
【０００３】
【発明が解決しようとする課題】無許可のユーザが、一
般公衆には使用できないシステムの部分にアクセスした
場合に、問題が発生する。これによって、無許可のユー
ザが重要なコンポーネントへのアクセスを達成し、シス
テムのセキュリティを犯す可能性がある。この違反によ
って、無許可のユーザには、システム内部のデータまた
は機能に関する重要な情報が得られ、この情報がデータ
処理システムのような集積回路に損害を与える可能性が
ある。データ処理システムの部分のセキュリティ保護に
用いられる技法に、アクセス・フォールトが検出された
場合にはいつでも、例外フォールト(exception fault)
を発生するというものがある。この例外フォールトは、
次に、従来技術の手法でソフトウエア例外ハンドラによ
って処理される。ソフトウエアの例外ハンドラを用いる
際、無許可のユーザがこのソフトウエア・セキュリティ
構造を検出すると、ハンドラ内のソフトウエアを辿って
いく可能性があるので、重大な問題が発生する。無許可
のユーザは、無限のアクセスを得ることができ、更にハ
ンドラを無視して、データ・プロセッサまたはその他の
集積回路の保護されたコンポーネントにまでアクセスす
ることが可能となる。ソフトウエアの例外ハンドラは侵
入を受ける可能性が非常に高く、そのために、集積回路
内に格納されている情報に対する無許可のアクセスを防
止する一層確実な方法が必要とされている。
般公衆には使用できないシステムの部分にアクセスした
場合に、問題が発生する。これによって、無許可のユー
ザが重要なコンポーネントへのアクセスを達成し、シス
テムのセキュリティを犯す可能性がある。この違反によ
って、無許可のユーザには、システム内部のデータまた
は機能に関する重要な情報が得られ、この情報がデータ
処理システムのような集積回路に損害を与える可能性が
ある。データ処理システムの部分のセキュリティ保護に
用いられる技法に、アクセス・フォールトが検出された
場合にはいつでも、例外フォールト(exception fault)
を発生するというものがある。この例外フォールトは、
次に、従来技術の手法でソフトウエア例外ハンドラによ
って処理される。ソフトウエアの例外ハンドラを用いる
際、無許可のユーザがこのソフトウエア・セキュリティ
構造を検出すると、ハンドラ内のソフトウエアを辿って
いく可能性があるので、重大な問題が発生する。無許可
のユーザは、無限のアクセスを得ることができ、更にハ
ンドラを無視して、データ・プロセッサまたはその他の
集積回路の保護されたコンポーネントにまでアクセスす
ることが可能となる。ソフトウエアの例外ハンドラは侵
入を受ける可能性が非常に高く、そのために、集積回路
内に格納されている情報に対する無許可のアクセスを防
止する一層確実な方法が必要とされている。
【０００４】
【発明の実施の形態】図１は、データ・プロセッサ１０
を示す。一実施例では、データ・プロセッサ１０は、中
央演算装置（ＣＰＵ）１２，メモリ１４，システム統合
モジュール１６，およびその他のモジュール１８を含
み、バス２０によって互いに双方向的に結合されてい
る。システム統合モジュール１６は、外部バス２６を介
して、データ・プロセッサ１０の外部に結合してもよ
い。他のモジュール１８は、オプションとして、１つ以
上の集積回路端子２８を介して、データ・プロセッサ１
０の外部に結合される。メモリ１４は、オプションとし
て、１つ以上の集積回路端子２４を介してデータ・プロ
セッサ１０の外部に結合される。中央演算装置１２は、
オプションとして、１つ以上の集積回路端子２２を介し
てデータ・プロセッサ１０の外部に結合される。本発明
の一実施例では、アクセス保護回路１１をバス２０とメ
モリ１４との間に挿入し、メモリ１４へのアクセスの監
視および制御を行う。本発明の代替実施例では、アクセ
ス保護回路１１は、オプションの集積回路端子２４およ
びメモリ１４との間に挿入してもよい。
を示す。一実施例では、データ・プロセッサ１０は、中
央演算装置（ＣＰＵ）１２，メモリ１４，システム統合
モジュール１６，およびその他のモジュール１８を含
み、バス２０によって互いに双方向的に結合されてい
る。システム統合モジュール１６は、外部バス２６を介
して、データ・プロセッサ１０の外部に結合してもよ
い。他のモジュール１８は、オプションとして、１つ以
上の集積回路端子２８を介して、データ・プロセッサ１
０の外部に結合される。メモリ１４は、オプションとし
て、１つ以上の集積回路端子２４を介してデータ・プロ
セッサ１０の外部に結合される。中央演算装置１２は、
オプションとして、１つ以上の集積回路端子２２を介し
てデータ・プロセッサ１０の外部に結合される。本発明
の一実施例では、アクセス保護回路１１をバス２０とメ
モリ１４との間に挿入し、メモリ１４へのアクセスの監
視および制御を行う。本発明の代替実施例では、アクセ
ス保護回路１１は、オプションの集積回路端子２４およ
びメモリ１４との間に挿入してもよい。
【０００５】更に図１を参照して、本発明の代替実施例
では、いずれのタイプの構造をデータ・プロセッサ１０
に用いてもよい。加えて、データ・プロセッサ１０は多
種多様の機能を実行するものとしてもよい。例えば、デ
ータ・プロセッサ１０は、ＲＩＳＣ(Reduced Instructi
on Set Computer)アーキテクチャを用いてもよく、ハー
バード・アーキテクチャ(Harvard architecture)を用い
てもよく、ベクトル・プロセッサとしてもよく、ＳＩＤ
Ｍ(Single Instruction Multiple Data)プロセッサとし
てもよく、浮動小数点算術演算を実行するものとしても
よく、デジタル信号処理計算を実行するものとしてもよ
い等があげられる。
では、いずれのタイプの構造をデータ・プロセッサ１０
に用いてもよい。加えて、データ・プロセッサ１０は多
種多様の機能を実行するものとしてもよい。例えば、デ
ータ・プロセッサ１０は、ＲＩＳＣ(Reduced Instructi
on Set Computer)アーキテクチャを用いてもよく、ハー
バード・アーキテクチャ(Harvard architecture)を用い
てもよく、ベクトル・プロセッサとしてもよく、ＳＩＤ
Ｍ(Single Instruction Multiple Data)プロセッサとし
てもよく、浮動小数点算術演算を実行するものとしても
よく、デジタル信号処理計算を実行するものとしてもよ
い等があげられる。
【０００６】図２は、アクセス保護回路１１の一部分の
一実施例を示す。図示の実施例では、アクセス保護回路
１１は、レジスタ４０，比較回路４２，信号発生回路４
４，およびメモリ・イネーブル回路４６を含む。アドレ
ス６６，アクセス属性（ａｃｃｅｓｓ ａｔｔｒｉｂｕ
ｔｅ）６８，およびその他の制御信号７０が、バス２０
を通じて比較回路４２に供給される。他の制御信号７０
は、バス２０を通じて信号発生回路４４にも供給され
る。アドレス６６，他の制御信号７０，およびデータ７
２は全て、バス２０を通じて、メモリ・イネーブル回路
４６に供給される。レジスタ４０は、多数の導体６２を
介して比較回路４２に結合され、更に多数の導体６４を
介して信号発生回路４４に結合されている。比較回路４
２は、アクセス・フォールト信号５２およびその他のオ
プションの信号５４を介して、信号発生回路４４に結合
されている。信号発生回路４４は、イネーブル信号５６
を介して、メモリ・イネーブル回路４６にも結合されて
いる。信号発生回路４４は、リセット信号５８および例
外発生信号６０をバス２０に出力する。メモリ・イネー
ブル回路４６の出力は、多数の導体７４を介してメモリ
１４に供給される。
一実施例を示す。図示の実施例では、アクセス保護回路
１１は、レジスタ４０，比較回路４２，信号発生回路４
４，およびメモリ・イネーブル回路４６を含む。アドレ
ス６６，アクセス属性（ａｃｃｅｓｓ ａｔｔｒｉｂｕ
ｔｅ）６８，およびその他の制御信号７０が、バス２０
を通じて比較回路４２に供給される。他の制御信号７０
は、バス２０を通じて信号発生回路４４にも供給され
る。アドレス６６，他の制御信号７０，およびデータ７
２は全て、バス２０を通じて、メモリ・イネーブル回路
４６に供給される。レジスタ４０は、多数の導体６２を
介して比較回路４２に結合され、更に多数の導体６４を
介して信号発生回路４４に結合されている。比較回路４
２は、アクセス・フォールト信号５２およびその他のオ
プションの信号５４を介して、信号発生回路４４に結合
されている。信号発生回路４４は、イネーブル信号５６
を介して、メモリ・イネーブル回路４６にも結合されて
いる。信号発生回路４４は、リセット信号５８および例
外発生信号６０をバス２０に出力する。メモリ・イネー
ブル回路４６の出力は、多数の導体７４を介してメモリ
１４に供給される。
【０００７】図３は、図１のデータ・プロセッサ１０に
おいてアクセス保護を行うためのプロセスの一実施例
を、フロー・チャート形態で示す。図３を参照すると、
平らな楕円８０，８１はプロセスの開始点および終点を
表し、菱形８６ないし８９はプロセスにおける判断点を
表し、長方形９５ないし９８はプロセスの間に実行され
るステップを表す。
おいてアクセス保護を行うためのプロセスの一実施例
を、フロー・チャート形態で示す。図３を参照すると、
平らな楕円８０，８１はプロセスの開始点および終点を
表し、菱形８６ないし８９はプロセスにおける判断点を
表し、長方形９５ないし９８はプロセスの間に実行され
るステップを表す。
【０００８】これより本発明の動作について説明する。
尚、信号，ステータス・ビット，または同様の機構(app
aratus) をそれぞれ論理真状態または論理虚状態にする
ことに言及する場合には、「アサート」および「ニゲー
ト」という用語を用いることにする。論理真状態が論理
レベル１である場合、論理虚状態は論理レベル０とな
る。また、論理真状態が論理レベル０である場合、論理
虚状態は論理レベル１となる。
尚、信号，ステータス・ビット，または同様の機構(app
aratus) をそれぞれ論理真状態または論理虚状態にする
ことに言及する場合には、「アサート」および「ニゲー
ト」という用語を用いることにする。論理真状態が論理
レベル１である場合、論理虚状態は論理レベル０とな
る。また、論理真状態が論理レベル０である場合、論理
虚状態は論理レベル１となる。
【０００９】次に、本発明の動作について説明する。図
３は、本発明の一実施例を実行する方法を示す。アクセ
ス保護イネーブル・ビット５０は、公認のソフトウエア
開発者がソフトウエアによってプログラム可能し、メモ
リにアクセスする前に、アクセス特権をチェックするか
否かについて判定を行うことができる。このビットがア
サートされている場合、メモリ・アクセスを許可する前
に、アクセス特権のチェックを行う。したがって、図３
に示すように、ステップ８６におけるようにメモリ・ア
クセスが要求され、アクセス保護イネーブル・ビット５
０がアサートされている場合、メモリ・アクセスを許可
する前に、アクセス特権をチェックする。一方、メモリ
・アクセスが要求されたが、アクセス保護イネーブル・
ビット５０がアサートされていない場合、アクセス特権
には無関係に、ステップ９５におけるように、メモリ・
アクセスを許可する。
３は、本発明の一実施例を実行する方法を示す。アクセ
ス保護イネーブル・ビット５０は、公認のソフトウエア
開発者がソフトウエアによってプログラム可能し、メモ
リにアクセスする前に、アクセス特権をチェックするか
否かについて判定を行うことができる。このビットがア
サートされている場合、メモリ・アクセスを許可する前
に、アクセス特権のチェックを行う。したがって、図３
に示すように、ステップ８６におけるようにメモリ・ア
クセスが要求され、アクセス保護イネーブル・ビット５
０がアサートされている場合、メモリ・アクセスを許可
する前に、アクセス特権をチェックする。一方、メモリ
・アクセスが要求されたが、アクセス保護イネーブル・
ビット５０がアサートされていない場合、アクセス特権
には無関係に、ステップ９５におけるように、メモリ・
アクセスを許可する。
【００１０】本発明の一実施例では、アクセス保護イネ
ーブル・ビット５０および選択的リセット・ビット４８
がレジスタ４０内に配置されている。これらのビット
は、プログラマのモデルにおける位置を参照し、ソフト
ウエアによるプログラムが可能である。代替実施例で
は、これらのビットは様々な方法で実施可能であり、例
えば、マスク・プログラム可能ビット，ライト・ワンス
・ビット(write once bits) ，またはライト・ワンス・
アウト・オブ・リセット・ビット(write once outof re
set bits)を含む。これらのビットまたはレジスタの表
現は、例えば、マスク・メモリ，再プログラム可能ＥＥ
ＰＲＯＭ（電気的消去可能プログラム可能リード・オン
リ・メモリ），ＲＡＭ（ランダム・アクセス・メモ
リ），またはその他のあらゆるタイプのメモリ，ラッ
チ，あるいは記憶回路のような、種々の記憶回路内に配
置することができる。
ーブル・ビット５０および選択的リセット・ビット４８
がレジスタ４０内に配置されている。これらのビット
は、プログラマのモデルにおける位置を参照し、ソフト
ウエアによるプログラムが可能である。代替実施例で
は、これらのビットは様々な方法で実施可能であり、例
えば、マスク・プログラム可能ビット，ライト・ワンス
・ビット(write once bits) ，またはライト・ワンス・
アウト・オブ・リセット・ビット(write once outof re
set bits)を含む。これらのビットまたはレジスタの表
現は、例えば、マスク・メモリ，再プログラム可能ＥＥ
ＰＲＯＭ（電気的消去可能プログラム可能リード・オン
リ・メモリ），ＲＡＭ（ランダム・アクセス・メモ
リ），またはその他のあらゆるタイプのメモリ，ラッ
チ，あるいは記憶回路のような、種々の記憶回路内に配
置することができる。
【００１１】一旦メモリ・アクセスが要求され、アクセ
ス保護イネーブル・ビット５０がアサートされていると
判定されたなら、図２に示すようなレジスタ４０内に見
られるアクセス属性ビット５１に対して、アクセス属性
６８をチェックする。アクセス属性ビット５１は、どの
アクセスまたは動作が許可されるのかに関する情報を提
供する。これらの属性は、スーパーバイザまたはユーザ
・ モード，リード，ライト，または実行，プログラムま
たはデータ，先の選択肢のあらゆる組み合わせ、あるい
は記憶回路内に格納されている情報のその他のあらゆる
タイプの属性を含むことができる。
ス保護イネーブル・ビット５０がアサートされていると
判定されたなら、図２に示すようなレジスタ４０内に見
られるアクセス属性ビット５１に対して、アクセス属性
６８をチェックする。アクセス属性ビット５１は、どの
アクセスまたは動作が許可されるのかに関する情報を提
供する。これらの属性は、スーパーバイザまたはユーザ
・ モード，リード，ライト，または実行，プログラムま
たはデータ，先の選択肢のあらゆる組み合わせ、あるい
は記憶回路内に格納されている情報のその他のあらゆる
タイプの属性を含むことができる。
【００１２】本発明の一実施例では、図２に示すよう
に、比較回路４２がバス２０からのアクセス属性ビット
５１，アクセス属性６８，および他の制御信号７０を用
いて、ソフトウエアが、要求されたメモリ領域にアクセ
スするために必要なアクセス特権を有するか否かについ
て判定を行う。本発明の一実施例では、他の制御信号７
０には、メモリ１４に対するアクセスを要求するために
用いられる１つ以上の信号が含まれる。アクセス・フォ
ールトが検出されない場合、ソフトウエアは必要なアク
セス特権を有することを意味し、メモリ・アクセスは許
可される。アクセス・フォールトが検出された場合、比
較回路４２はアクセス・フォールト信号５２をアサート
し、信号発生回路４４にこれを供給する。信号発生回路
４４はレジスタ４０にアクセスし、選択的リセット・ビ
ット４８がアサートされているか否かについて判定を行
う。本発明の一実施例では、選択的リセット・ビット４
８はメモリ保護モードを選択するために用いられ、一方
代替実施例では、複数のメモリ保護モードの１つを選択
するために、１つ以上の選択リセット・ビットまたはそ
の他のビットを用いることができる。本発明の一実施例
では、第１メモリ保護モードを用いてハードウエア割り
込みを発生することができ、一方他のメモリ保護モード
を用いてソフトウエアによってアクセス・フォールトを
処理することができる。更に、代替実施例は、メモリの
みではなく、集積回路内部の他のコンポーネントまたは
回路に関係する複数の保護モードを含むことができる。
に、比較回路４２がバス２０からのアクセス属性ビット
５１，アクセス属性６８，および他の制御信号７０を用
いて、ソフトウエアが、要求されたメモリ領域にアクセ
スするために必要なアクセス特権を有するか否かについ
て判定を行う。本発明の一実施例では、他の制御信号７
０には、メモリ１４に対するアクセスを要求するために
用いられる１つ以上の信号が含まれる。アクセス・フォ
ールトが検出されない場合、ソフトウエアは必要なアク
セス特権を有することを意味し、メモリ・アクセスは許
可される。アクセス・フォールトが検出された場合、比
較回路４２はアクセス・フォールト信号５２をアサート
し、信号発生回路４４にこれを供給する。信号発生回路
４４はレジスタ４０にアクセスし、選択的リセット・ビ
ット４８がアサートされているか否かについて判定を行
う。本発明の一実施例では、選択的リセット・ビット４
８はメモリ保護モードを選択するために用いられ、一方
代替実施例では、複数のメモリ保護モードの１つを選択
するために、１つ以上の選択リセット・ビットまたはそ
の他のビットを用いることができる。本発明の一実施例
では、第１メモリ保護モードを用いてハードウエア割り
込みを発生することができ、一方他のメモリ保護モード
を用いてソフトウエアによってアクセス・フォールトを
処理することができる。更に、代替実施例は、メモリの
みではなく、集積回路内部の他のコンポーネントまたは
回路に関係する複数の保護モードを含むことができる。
【００１３】選択的リセット・ビット４８がアサートさ
れている場合、信号発生回路４４はリセット信号５８を
アサートし、ハードウエア・リセットを開始する。この
選択的リセット・ビット４８がアサートされておらず、
アクセス・フォールトが検出された場合、信号発生回路
４４は、単に例外発生信号６０を出力するので、従来技
術のようにソフトウエア例外ハンドラがアクセス・フォ
ールトを処理することができる。代替実施例では、ソフ
トウエア例外ハンドラの代わりに、例外フォールトを処
理する他の方法を利用することができる。更に、選択的
リセット・ビット４８は、２つの選択肢のみに限定され
る訳ではない。例えば、選択的リセットに２ビット以上
を用いることができ、その場合複数の選択肢の１つをハ
ードウエア・リセットとする。
れている場合、信号発生回路４４はリセット信号５８を
アサートし、ハードウエア・リセットを開始する。この
選択的リセット・ビット４８がアサートされておらず、
アクセス・フォールトが検出された場合、信号発生回路
４４は、単に例外発生信号６０を出力するので、従来技
術のようにソフトウエア例外ハンドラがアクセス・フォ
ールトを処理することができる。代替実施例では、ソフ
トウエア例外ハンドラの代わりに、例外フォールトを処
理する他の方法を利用することができる。更に、選択的
リセット・ビット４８は、２つの選択肢のみに限定され
る訳ではない。例えば、選択的リセットに２ビット以上
を用いることができ、その場合複数の選択肢の１つをハ
ードウエア・リセットとする。
【００１４】公認のソフトウエア開発者は、アクセス保
護イネーブル・ビット５０を通じて、アクセス保護回路
をイネーブルする選択肢を有する。このビット５０がア
サートされている場合、アクセス保護回路１１は、要求
されたメモリ・アクセスが許可されたものか否かについ
てチェックする。逆に、ビット５０がアサートされてい
ない場合、アクセス特権には無関係に、データ７２，ア
ドレス６６，およびその他の制御信号７０は、メモリ・
イネーブル回路４６によってアクセス保護回路１１を迂
回し、直接メモリ１４に向かう。アクセス保護回路１１
がイネーブルされている場合、公認のソフトウエア開発
者は、選択的リセット・ビット４８を用いてメモリ保護
モードを選択する選択肢を有する。この選択的リセット
・ビット４８がアサートされていない場合、いずれのア
クセス・フォールトが生じても、例外発生信号６０を通
じて、単にソフトウエア例外フォールトのきっかけにな
るだけである。例外フォールトは、ソフトウエア例外ハ
ンドラによって処理することができる。
護イネーブル・ビット５０を通じて、アクセス保護回路
をイネーブルする選択肢を有する。このビット５０がア
サートされている場合、アクセス保護回路１１は、要求
されたメモリ・アクセスが許可されたものか否かについ
てチェックする。逆に、ビット５０がアサートされてい
ない場合、アクセス特権には無関係に、データ７２，ア
ドレス６６，およびその他の制御信号７０は、メモリ・
イネーブル回路４６によってアクセス保護回路１１を迂
回し、直接メモリ１４に向かう。アクセス保護回路１１
がイネーブルされている場合、公認のソフトウエア開発
者は、選択的リセット・ビット４８を用いてメモリ保護
モードを選択する選択肢を有する。この選択的リセット
・ビット４８がアサートされていない場合、いずれのア
クセス・フォールトが生じても、例外発生信号６０を通
じて、単にソフトウエア例外フォールトのきっかけにな
るだけである。例外フォールトは、ソフトウエア例外ハ
ンドラによって処理することができる。
【００１５】再び、代替実施例では、ソフトウエア例外
ハンドラの他に異なる一連のイベントを実施し、選択的
リセット・ビット４８がアサートされていない場合に、
アクセス・フォールトに対処することができる。一実施
例では、選択的リセット・ビット４８をアサートしない
というオプションがシステムに維持されている。何故な
ら、ソフトウエア例外ハンドラの使用は、ソフトウエア
・アプリケーションの開発部分において、ソフトウエア
のデバッグに役立つからである。代替実施例には、公認
のソフトウエア開発者に、ハードウエア・リセットを使
用するか否かの選択肢を提示しない場合もある。この場
合、ハードウエア・リセットは、アクセス・フォールト
が検出される毎に発生する。
ハンドラの他に異なる一連のイベントを実施し、選択的
リセット・ビット４８がアサートされていない場合に、
アクセス・フォールトに対処することができる。一実施
例では、選択的リセット・ビット４８をアサートしない
というオプションがシステムに維持されている。何故な
ら、ソフトウエア例外ハンドラの使用は、ソフトウエア
・アプリケーションの開発部分において、ソフトウエア
のデバッグに役立つからである。代替実施例には、公認
のソフトウエア開発者に、ハードウエア・リセットを使
用するか否かの選択肢を提示しない場合もある。この場
合、ハードウエア・リセットは、アクセス・フォールト
が検出される毎に発生する。
【００１６】本発明の一実施例では、公認の開発者が選
択的リセット・ビット４８をアサートすることを決定し
た場合、これはライト・ワンス制御ビットであるので、
変更することはできない。したがって、通常、全てのデ
バッグが完了し、製品が市場に出荷する用意が整うま
で、このビットをアサートしない。この選択的リセット
・ビット４８がアサートされている場合、比較回路４２
によって検出され信号発生回路４４によって処理された
いずれかのアクセス・フォールトが、システム全体のハ
ードウエア・リセットを誘発する(initiate)リセット信
号５８をアサートする。本発明の一実施例では、ハード
ウエア・リセットは、データ・プロセッサ１０の現状態
のみならず、データ・プロセッサ１０の全てのレジスタ
に収容されているあらゆるステータス情報もクリアす
る。代替実施例では、ハードウエア・リセットが、デー
タ・プロセッサ１０を含むデータ処理システム（図示せ
ず）のいくつかまたは全てのコンポーネントから電力を
除去し、揮発性メモリをクリアすることにより、無許可
のユーザが頼ろうとするあらゆる情報の痕跡を殆どまた
は全く残さない。更に別の代替実施例では、ハードウエ
ア・リセットが集積回路１０内部の全てまたはいくつか
の回路の電力供給を停止することができ、あるいは、集
積回路１０外部の回路の全てまたはいくつかの電力供給
を停止することもできる。集積回路１０の設計要件に応
じて、ハードウエア・リセットを実施する多種多様の方
法がある。
択的リセット・ビット４８をアサートすることを決定し
た場合、これはライト・ワンス制御ビットであるので、
変更することはできない。したがって、通常、全てのデ
バッグが完了し、製品が市場に出荷する用意が整うま
で、このビットをアサートしない。この選択的リセット
・ビット４８がアサートされている場合、比較回路４２
によって検出され信号発生回路４４によって処理された
いずれかのアクセス・フォールトが、システム全体のハ
ードウエア・リセットを誘発する(initiate)リセット信
号５８をアサートする。本発明の一実施例では、ハード
ウエア・リセットは、データ・プロセッサ１０の現状態
のみならず、データ・プロセッサ１０の全てのレジスタ
に収容されているあらゆるステータス情報もクリアす
る。代替実施例では、ハードウエア・リセットが、デー
タ・プロセッサ１０を含むデータ処理システム（図示せ
ず）のいくつかまたは全てのコンポーネントから電力を
除去し、揮発性メモリをクリアすることにより、無許可
のユーザが頼ろうとするあらゆる情報の痕跡を殆どまた
は全く残さない。更に別の代替実施例では、ハードウエ
ア・リセットが集積回路１０内部の全てまたはいくつか
の回路の電力供給を停止することができ、あるいは、集
積回路１０外部の回路の全てまたはいくつかの電力供給
を停止することもできる。集積回路１０の設計要件に応
じて、ハードウエア・リセットを実施する多種多様の方
法がある。
【００１７】本発明は、セキュリティを保証するために
現在用いられている技術に対して、多くの利点を有す
る。選択的リセット・ビット４８はハードウエア・リセ
ットを誘発することができ、データプロセッサ１０の現
状態だけでなく他のステータス情報をクリアするので、
このアクセス・フォールトに至る一連のイベントを逆に
追跡するのは非常に難しい。したがって、無許可のユー
ザが、アクセス・フォールトに至る一連の命令を遡って
調べるのは、非常に困難である。更に、この選択的リセ
ット・ビット４８は、単一レジスタ内の単一ビットであ
ることから、検出が困難であるため、このビットの位置
を突き止めること、およびその機能性を判断することが
困難となっている。代替実施例では、選択的リセット
は、設計対象の特定の集積回路に要求される事項に応じ
て、単一ビット以上にすることが可能である。公認のユ
ーザのみが、このビットの位置および機能を開示するあ
らゆる情報に対するアクセスを有する。また、上述のよ
うに、ハードウエア・リセットはシステムを再起動し、
格納されていた情報を全てクリアする。
現在用いられている技術に対して、多くの利点を有す
る。選択的リセット・ビット４８はハードウエア・リセ
ットを誘発することができ、データプロセッサ１０の現
状態だけでなく他のステータス情報をクリアするので、
このアクセス・フォールトに至る一連のイベントを逆に
追跡するのは非常に難しい。したがって、無許可のユー
ザが、アクセス・フォールトに至る一連の命令を遡って
調べるのは、非常に困難である。更に、この選択的リセ
ット・ビット４８は、単一レジスタ内の単一ビットであ
ることから、検出が困難であるため、このビットの位置
を突き止めること、およびその機能性を判断することが
困難となっている。代替実施例では、選択的リセット
は、設計対象の特定の集積回路に要求される事項に応じ
て、単一ビット以上にすることが可能である。公認のユ
ーザのみが、このビットの位置および機能を開示するあ
らゆる情報に対するアクセスを有する。また、上述のよ
うに、ハードウエア・リセットはシステムを再起動し、
格納されていた情報を全てクリアする。
【００１８】本発明の実施例は、公認のソフトウエア開
発者には実施が非常に簡単である。また、必要なハード
ウエアも最少で済むので、低コスト，簡略性が得られ、
経費も少なくてすむ。アクセス保護回路１１全体でも、
コストおよび空間に関する経費を殆ど集積回路１０に追
加することはなく、しかも、本発明の一実施例に記載し
たようなメモリ・アクセスだけでなく、データ・プロセ
ッサ１０を含むデータ処理システムにおいて見られるあ
らゆるタイプのデータ記憶装置に対して適用可能な、効
果的なセキュリティ方法を提供する。尚、データ・プロ
セッサ１０は、本発明の実施例によっては、データ処理
システム全体でもあり得ることを注記しておく。更に、
公認の開発者が一般ユーザおよび無許可のユーザに対し
てアクセスを制限したい場合、代替実施例を用いること
により、所定の機能を実行するいずれかの回路ブロック
を保護することも可能である。代替実施例では、アクセ
ス保護回路１１は、アクセス・フォールトの検出時にハ
ードウエア・リセットを可能にするために必要な回路を
単に含んでいればよく、または種々のその他のオプショ
ンを実施する他の回路を含んでいてもよい。例えば、他
のタイプの障害が検出された場合に、ハードウエア・リ
セットを発生するように、追加の回路を設計することが
できる。
発者には実施が非常に簡単である。また、必要なハード
ウエアも最少で済むので、低コスト，簡略性が得られ、
経費も少なくてすむ。アクセス保護回路１１全体でも、
コストおよび空間に関する経費を殆ど集積回路１０に追
加することはなく、しかも、本発明の一実施例に記載し
たようなメモリ・アクセスだけでなく、データ・プロセ
ッサ１０を含むデータ処理システムにおいて見られるあ
らゆるタイプのデータ記憶装置に対して適用可能な、効
果的なセキュリティ方法を提供する。尚、データ・プロ
セッサ１０は、本発明の実施例によっては、データ処理
システム全体でもあり得ることを注記しておく。更に、
公認の開発者が一般ユーザおよび無許可のユーザに対し
てアクセスを制限したい場合、代替実施例を用いること
により、所定の機能を実行するいずれかの回路ブロック
を保護することも可能である。代替実施例では、アクセ
ス保護回路１１は、アクセス・フォールトの検出時にハ
ードウエア・リセットを可能にするために必要な回路を
単に含んでいればよく、または種々のその他のオプショ
ンを実施する他の回路を含んでいてもよい。例えば、他
のタイプの障害が検出された場合に、ハードウエア・リ
セットを発生するように、追加の回路を設計することが
できる。
【００１９】以上、具体的な実施例を参照しながら本発
明を図示し説明したが、更に別の変更や改良も当業者に
は想起されよう。したがって、本発明は図示した特定形
態に限定されるのではなく、本発明の精神および範囲か
ら逸脱しない全ての変更は、特許請求の範囲に包含され
ることを意図するものであることは理解されよう。
明を図示し説明したが、更に別の変更や改良も当業者に
は想起されよう。したがって、本発明は図示した特定形
態に限定されるのではなく、本発明の精神および範囲か
ら逸脱しない全ての変更は、特許請求の範囲に包含され
ることを意図するものであることは理解されよう。
【図１】本発明の一実施例によるデータ・プロセッサ１
０をブロック図形態で示す図。
０をブロック図形態で示す図。
【図２】本発明の一実施例による、図１のアクセス保護
回路１１の一部分をブロック図形態で示す図。
回路１１の一部分をブロック図形態で示す図。
【図３】本発明の一実施例による集積回路内のアクセス
保護を実行するプロセスを、フロー・チャート形態で示
す図。
保護を実行するプロセスを、フロー・チャート形態で示
す図。
１０ データ・プロセッサ １１ アクセス保護回路 １２ 中央演算装置 １４ メモリ １６ システム統合モジュール １８ その他のモジュール ２０ バス ２２，２４，２８ 集積回路端子 ２６ 外部バス ４０ レジスタ ４２ 比較回路 ４４ 信号発生回路 ４６ メモリ・イネーブル回路 ４８ 選択的リセット・ビット ５０ アクセス保護イネーブル・ビット ５１ アクセス属性ビット ５６ イネーブル信号 ５８ リセット信号 ６０ 例外発生信号 ６２，６４ 導体 ６６ アドレス ６８ アクセス属性 ７０ 制御信号 ７２ データ ７４ 導体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・モーハニー アメリカ合衆国テキサス州オースチン、エ ル・ドラド・ドライブ7724 (72)発明者 タイマー・アスラム アメリカ合衆国テキサス州オースチン、ナ ンバー322、ストーンホロー・ドライブ 11915
Claims (3)
- 【請求項１】集積回路（１０）であって：バス（２
０）；前記バスに結合された処理ユニット（１２）；メ
モリ（１４）；および前記バスと前記メモリとの間に結
合されたアクセス保護回路（１１）；から成り、 前記アクセス保護回路は：アクセス要求（７０）を受信
する第１入力であって、前記アクセス要求が前記メモリ
へのアクセスを要求するところの第１入力；前記アクセ
ス要求の受信アクセス属性（６８）を受信する第２入
力；前記メモリの少なくとも一部の格納アクセス属性を
格納する記憶回路（５１）；前記記憶回路に結合された
比較回路（４２）であって、前記アクセス要求の受信に
応答して比較動作を行い、かつ前記比較動作に応答して
アクセス・フォールト信号（５２）を選択的にアサート
するところの比較回路（４２）；第１メモリ保護モード
および第２メモリ保護モードの少なくとも１つを選択す
る選択回路（４８）；および前記比較回路に結合され前
記アクセス・フォールト信号を受信し、かつ前記選択回
路に結合された信号発生回路（４４）であって、前記ア
クセス・フォールト信号がアサートされ、かつ前記第１
メモリ保護モードが選択されている場合に、リセット信
号（５８）をアサートするところの信号発生回路（４
４）；から成ることを特徴とする集積回路（１０）。 - 【請求項２】保護対象の情報を格納する記憶装置（１
４）を有する集積回路（１０）であって：アクセス要求
を転送する少なくとも１つの第１導体（７０）であっ
て、前記アクセス要求が前記記憶装置に対するアクセス
を要求するところの第１導体（７０）；前記アクセス要
求のアクセス属性を転送する少なくとも１つの第２導体
（６８）；前記記憶装置の少なくとも一部分のアクセス
属性を格納する記憶回路（５１）； 前記少なくとも１
つの第１導体に結合され、かつ前記少なくとも１つの第
２導体に結合され、更に前記記憶回路に結合された比較
回路（４２）であって、前記アクセス要求の受信に応答
して比較動作を行い、かつ前記比較動作に応答してアク
セス・フォールト信号（５２）を選択的にアサートす
る、ところの比較回路（４２）；第１記憶装置保護モー
ドおよび第２記憶装置保護モードの少なくとも１つを選
択する選択回路（４８）；および前記比較回路に結合さ
れ、更に前記選択回路に結合された信号発生回路（４
４）であって、前記アクセス・フォールト信号がアサー
トされ、かつ前記第１記憶装置保護モードが選択されて
いる場合、リセット信号をアサートするところの信号発
生回路（４４）；から成ることを特徴とする集積回路
（１０）。 - 【請求項３】集積回路（１０）において記憶装置（１
４）のアクセス保護を与える方法であって：第１記憶装
置保護モードおよび第２記憶装置保護モードの少なくと
も１つを選択する段階（４８）；前記記憶装置の少なく
とも一部分の格納アクセス属性を格納する段階（５
１）； 前記記憶装置に対するアクセス要求が受信され
たか否かについて判定を行う段階（８６）；前記記憶装
置に対するアクセス要求が受信された場合、前記アクセ
ス要求に対応する受信アクセス属性を受信する段階（６
８）；前記記憶装置に対する前記アクセス要求が受信さ
れた場合、前記格納アクセス属性を前記受信アクセス属
性と比較する段階（９６）；および前記格納アクセス属
性が前記受信アクセス属性と一致しない場合（８８）、
および前記第１記憶装置保護モードが選択されている場
合（８９）、リセット信号をアサートする段階（５
８）；から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/907,980 US5920690A (en) | 1997-08-11 | 1997-08-11 | Method and apparatus for providing access protection in an integrated circuit |
| US907980 | 2001-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134258A true JPH11134258A (ja) | 1999-05-21 |
| JP4319712B2 JP4319712B2 (ja) | 2009-08-26 |
Family
ID=25424959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23803098A Expired - Lifetime JP4319712B2 (ja) | 1997-08-11 | 1998-08-10 | 集積回路においてアクセス保護を備える方法および装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5920690A (ja) |
| EP (1) | EP0897144A3 (ja) |
| JP (1) | JP4319712B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339224A (ja) * | 1999-05-31 | 2000-12-08 | Matsushita Electric Ind Co Ltd | メモリシステム |
| JP2021507361A (ja) * | 2017-12-15 | 2021-02-22 | シー−スカイ マイクロシステムズ カンパニー，リミテッド | 間接アクセスメモリコントローラ用のメモリ保護装置 |
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|---|---|---|---|---|
| JPH10105408A (ja) * | 1996-09-30 | 1998-04-24 | Toshiba Corp | 情報処理装置 |
| FI990414A (fi) | 1999-02-26 | 2000-08-27 | Nokia Multimedia Network Terminals Oy | Menetelmä ja kytkentäjärjestely luvattoman pääsyn estämiseksi mikrosuo rittimeen |
| US6973570B1 (en) | 1999-12-31 | 2005-12-06 | Western Digital Ventures, Inc. | Integrated circuit comprising encryption circuitry selectively enabled by verifying a device |
| US6735693B1 (en) | 2000-01-28 | 2004-05-11 | Western Digital Ventures, Inc. | Disk drive comprising encryption circuitry selectively enabled by verifying a circuit that provides plaintext data |
| US6895508B1 (en) * | 2000-09-07 | 2005-05-17 | International Business Machines Corporation | Stack memory protection |
| US20030014667A1 (en) * | 2001-07-16 | 2003-01-16 | Andrei Kolichtchak | Buffer overflow attack detection and suppression |
| FR2828299B1 (fr) * | 2001-08-06 | 2003-12-26 | Chien Tzu Hou | Procede de controle des attributs d'acces a la memoire paginee d'une unite de memoire et sa structure |
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| US7010639B2 (en) * | 2003-06-12 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Inter integrated circuit bus router for preventing communication to an unauthorized port |
| EP1657925B1 (en) * | 2003-08-15 | 2010-04-14 | St Microelectronics Res & Dev | Data storage with limited access |
| US7348887B1 (en) | 2004-06-15 | 2008-03-25 | Eigent Technologies, Llc | RFIDs embedded into semiconductors |
| EP1619572A1 (en) * | 2004-07-23 | 2006-01-25 | Texas Instruments Incorporated | System and method of identifying and preventing security violations within a computing system |
| US7712674B1 (en) | 2005-02-22 | 2010-05-11 | Eigent Technologies Llc | RFID devices for verification of correctness, reliability, functionality and security |
| EP1894101A1 (de) | 2005-06-23 | 2008-03-05 | Bayerische Motorenwerke Aktiengesellschaft | Verfahren und vorrichtung zum überwachen eines unerlaubten speicherzugriffs einer rechenvorrichtung, insbesondere in einem kraftfahrzeug |
| EP1742152B1 (en) * | 2005-07-07 | 2012-09-12 | Texas Instruments Inc. | Method and system for a multi-sharing memory access control |
| JP4818793B2 (ja) * | 2006-04-20 | 2011-11-16 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ及びメモリアクセスの制御方法 |
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| US9092647B2 (en) | 2013-03-07 | 2015-07-28 | Freescale Semiconductor, Inc. | Programmable direct memory access channels |
| DE102013216692A1 (de) * | 2013-08-22 | 2015-02-26 | Siemens Ag Österreich | Verfahren zur Absicherung einer integrierten Schaltung gegen unberechtigte Zugriffe |
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| US5375243A (en) * | 1991-10-07 | 1994-12-20 | Compaq Computer Corporation | Hard disk password security system |
| FR2683357A1 (fr) * | 1991-10-30 | 1993-05-07 | Philips Composants | Microcircuit pour carte a puce a memoire programmable protegee. |
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- 1997-08-11 US US08/907,980 patent/US5920690A/en not_active Expired - Lifetime
-
1998
- 1998-08-10 EP EP98114977A patent/EP0897144A3/en not_active Withdrawn
- 1998-08-10 JP JP23803098A patent/JP4319712B2/ja not_active Expired - Lifetime
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|---|---|
| JP4319712B2 (ja) | 2009-08-26 |
| EP0897144A3 (en) | 2001-01-03 |
| EP0897144A2 (en) | 1999-02-17 |
| US5920690A (en) | 1999-07-06 |
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|
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090413 |
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