JPH11121556A - Semiconductor device suitable for inspection using integrated wafer type probe card, its inspection method and the probe card - Google Patents
Semiconductor device suitable for inspection using integrated wafer type probe card, its inspection method and the probe cardInfo
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- JPH11121556A JPH11121556A JP9288289A JP28828997A JPH11121556A JP H11121556 A JPH11121556 A JP H11121556A JP 9288289 A JP9288289 A JP 9288289A JP 28828997 A JP28828997 A JP 28828997A JP H11121556 A JPH11121556 A JP H11121556A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ウェハ一括型測定
検査用プローブカードによる検査に適した半導体装置お
よびその検査方法ならびにプローブカードに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device suitable for inspection by a probe card for wafer batch type measurement inspection, an inspection method thereof, and a probe card.
【0002】[0002]
【従来の技術】近年、半導体集積回路装置(以後、「半
導体装置」と称する。)を搭載した電子機器の小型化及
び低価格化の進展は目ざましく、これに伴って、半導体
装置に対する小型化及び低価格化の要求が強くなってい
る。2. Description of the Related Art In recent years, electronic devices equipped with a semiconductor integrated circuit device (hereinafter, referred to as a "semiconductor device") have been remarkably reduced in size and price, and accordingly, the size of the semiconductor device has been reduced. Also, demands for lower prices are increasing.
【0003】通常、半導体装置は、半導体チップとリー
ドフレームとがボンディングワイヤによって電気的に接
続された後、半導体チップ及びリードフレームが樹脂又
はセラミクスにより封止された状態で供給され、プリン
ト基板に実装される。ところが、電子機器の小型化の要
求から、半導体装置を半導体ウエハから切り出したまま
の状態(以後、この状態の半導体装置をベアチップと称
する。)で回路基板に直接実装する方法が開発され、品
質が保証されたベアチップを低価格で供給することが望
まれている。In general, a semiconductor device is supplied after a semiconductor chip and a lead frame are electrically connected to each other by bonding wires, and then the semiconductor chip and the lead frame are supplied in a state of being sealed with resin or ceramics, and mounted on a printed circuit board. Is done. However, due to the demand for miniaturization of electronic equipment, a method of directly mounting a semiconductor device in a state of being cut out from a semiconductor wafer (hereinafter, the semiconductor device in this state is referred to as a bare chip) on a circuit board has been developed. It is desired to supply guaranteed bare chips at a low price.
【0004】ベアチップに対して品質保証を行なうため
には、半導体装置に対してウェハ状態でバーンイン等の
検査をする必要がある。ところが、半導体ウェハ上に形
成されている複数のベアチップに対して1個又は数個づ
つ何度にも分けて検査を行なうことは多くの時間を要す
るので、時間的にもコスト的にも現実的ではない。そこ
で、全てのベアチップに対してウェハ状態で一括してバ
ーンイン等の検査を行なうことが要求される。In order to guarantee the quality of bare chips, it is necessary to inspect semiconductor devices such as burn-in in a wafer state. However, since it takes a lot of time to perform one or several separate inspections on a plurality of bare chips formed on a semiconductor wafer many times, it is realistic in terms of time and cost. is not. Therefore, it is required to perform inspection such as burn-in on all bare chips in a wafer state at once.
【0005】ベアチップに対してウェハ状態で一括して
検査を行なうには、半導体ウェハ上に形成された複数の
半導体チップの電極に電源電圧や信号を同時に印加し、
該複数の半導体チップを動作させる必要がある。このた
めには、非常に多く(通常、数千個以上)のプローブ針
を持つプローブカードを用意する必要があるが、このよ
うにするには、従来のニードル型プローブカードではピ
ン数の点からも価格の点からも対応できない。In order to inspect a bare chip collectively in a wafer state, a power supply voltage and a signal are simultaneously applied to electrodes of a plurality of semiconductor chips formed on a semiconductor wafer,
It is necessary to operate the plurality of semiconductor chips. For this purpose, it is necessary to prepare a probe card having a very large number of probe needles (usually several thousand or more). To do so, a conventional needle type probe card has a problem in terms of the number of pins. Also can not respond in terms of price.
【0006】そこで、ウェハ上の多数のパッド電極に対
してプローブ電極を一括的にコンタクトできるプローブ
カードが提案されている(特開平7−231019号公
報)。この技術によれば、プローブカードに多数のバン
プを形成し、これらのバンプをプローブ電極として用い
る。Therefore, there has been proposed a probe card capable of collectively contacting probe electrodes with a large number of pad electrodes on a wafer (Japanese Patent Application Laid-Open No. Hei 7-231019). According to this technique, a large number of bumps are formed on a probe card, and these bumps are used as probe electrodes.
【0007】[0007]
【発明が解決しようとする課題】上記プローブカードは
多数のプローブ電極を有しており、これらのプローブ電
極は検査対象ウェハのパッド電極に確実にコンタクトす
る必要がある。正確測定検査のためには、ウェハの全面
に形成されたパッド電極がプローブカードのプローブ電
極によって均一な加重で押圧される必要がある。The above-mentioned probe card has a large number of probe electrodes, and these probe electrodes need to reliably contact the pad electrodes of the wafer to be inspected. For accurate measurement and inspection, it is necessary that the pad electrodes formed on the entire surface of the wafer are pressed with uniform weight by the probe electrodes of the probe card.
【0008】しかしながら、ウェハの面積は大型化して
きており、各チップに形成されるパッド電極の数および
密度も増大する傾向にある。このため、プローブカード
のプローブ電極がウェハのパッド電極を均一な加重で押
圧することは難しくなる。もし、プローブカードによる
ウェハへの均一な加重が、ウェハの一部の領域において
でも達成されていない可能性があると、測定検査結果を
信頼することができなくなる。However, the area of the wafer has been increasing, and the number and density of pad electrodes formed on each chip also tend to increase. For this reason, it becomes difficult for the probe electrode of the probe card to press the pad electrode of the wafer with uniform load. If the uniform weighting of the wafer by the probe card may not be achieved even in some areas of the wafer, the measurement and inspection results cannot be trusted.
【0009】本発明は斯かる問題に鑑みてなされたもの
であり、その目的は、ウェハ一括型測定検査用プローブ
カードを用いた検査を行う場合に、プローブカード上の
プローブ電極がウェハの各部を均等に押圧しているか否
かを電気的に検知することのできる構成を持った半導体
装置およびその検査方法、ならびにその検査方法で用い
るプローブカードを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has as its object the purpose of performing an inspection using a probe card for a wafer batch type measurement and inspection, in which a probe electrode on the probe card connects each part of the wafer. It is an object of the present invention to provide a semiconductor device having a configuration capable of electrically detecting whether or not pressing is evenly performed, a method of inspecting the semiconductor device, and a probe card used in the method.
【0010】[0010]
【課題を解決するための手段】本発明の半導体装置は、
ウェハ一括型測定検査用プローブカードのプローブ電極
によって加えられる加重に応じて電気的特性の変化する
素子と、前記素子に接続された複数のパッド電極とを備
えている。According to the present invention, there is provided a semiconductor device comprising:
The probe card of the wafer batch type measurement / inspection probe card has an element whose electrical characteristics change according to a load applied by a probe electrode, and a plurality of pad electrodes connected to the element.
【0011】前記素子はMOSトランジスタであり、前
記電気的特性は前記MOSトランジスタの電流電圧特性
であってもよい。The element may be a MOS transistor, and the electrical characteristic may be a current-voltage characteristic of the MOS transistor.
【0012】前記素子はPN接合部を有しており、前記
電気的特性は前記PN接合部の逆方向電流電圧特性であ
ってもよい。The element may have a PN junction, and the electrical characteristic may be a reverse current-voltage characteristic of the PN junction.
【0013】前記素子は圧電変換素子であってもよい。[0013] The element may be a piezoelectric conversion element.
【0014】前記素子はウェハ上のスクライブレーン上
に配置されていてもよい。[0014] The device may be arranged on a scribe lane on a wafer.
【0015】本発明の半導体装置の測定方法は、上記半
導体装置の測定方法であって、二次元的に配列された複
数のプローブ電極と、前記複数のプローブ電極に電気的
に接続された多層配線基板とを備えたプローブカード
で、前記半導体装置を複数個含むウェハに重ね合わせ、
それによって、前記プローブ電極を前記素子の前記複数
のパッドにコンタクトさせる工程と、前記プローブカー
ドで前記ウェハを押圧する工程と、前記押圧によって生
じた前記素子の電気的特性の変化を電気的に検知する工
程とを包含する。The method for measuring a semiconductor device according to the present invention is the method for measuring a semiconductor device described above, wherein a plurality of two-dimensionally arranged probe electrodes and a multi-layer wiring electrically connected to the plurality of probe electrodes are provided. With a probe card provided with a substrate, superimposed on a wafer containing a plurality of the semiconductor device,
Thereby, a step of contacting the probe electrode with the plurality of pads of the element, a step of pressing the wafer with the probe card, and electrically detecting a change in an electrical characteristic of the element caused by the pressing. Performing the steps.
【0016】前記ウェハに含まれる前記複数の半導体装
置のうち、選択された半導体装置内の前記素子だけを前
記プローブカードの前記プローブ電極で直接に押圧して
もよい。[0016] Of the plurality of semiconductor devices included in the wafer, only the elements in the selected semiconductor device may be directly pressed by the probe electrodes of the probe card.
【0017】前記ウェハに含まれる前記複数の半導体装
置のうち、前記選択された半導体装置内の前記素子の電
気的特性の変化を、前記選択された半導体装置以外の半
導体装置内の前記素子の電気特性を基準にして決定して
もよい。[0017] Of the plurality of semiconductor devices included in the wafer, the change in the electrical characteristic of the element in the selected semiconductor device is determined by changing the electrical characteristics of the element in a semiconductor device other than the selected semiconductor device. It may be determined based on characteristics.
【0018】前記ウェハに含まれる前記複数の半導体装
置の前記素子のうち、選択された素子だけを前記プロー
ブカードの前記プローブ電極で直接に押圧し、前記素子
のうち押圧した素子の電気特性と押圧しない素子の電気
特性と比較してもよい。[0018] Of the elements of the plurality of semiconductor devices included in the wafer, only selected elements are directly pressed by the probe electrodes of the probe card, and the electrical characteristics of the pressed elements among the elements and the pressing force. It may be compared with the electrical characteristics of the element that does not.
【0019】前記プローブ電極がバンプ電極であっても
よい。[0019] The probe electrode may be a bump electrode.
【0020】前記プローブ電極と前記多層配線基板との
間において、前記プローブ電極を前記多層配線基板に電
気的に接続するための導電性ゴムを備えていてもよい。A conductive rubber may be provided between the probe electrode and the multilayer wiring board for electrically connecting the probe electrode to the multilayer wiring board.
【0021】前記プローブ電極が剛性リングに張力を持
った状態で張られた薄膜上に形成されていてもよい。[0021] The probe electrode may be formed on a thin film that is stretched while tension is applied to a rigid ring.
【0022】前記プローブ電極は前記多層配線基板の配
線の少なくとも一部から形成されていてもよい。The probe electrode may be formed from at least a part of the wiring of the multilayer wiring board.
【0023】本発明のプローブカードは、上記半導体装
置に対してウェハ一括型測定検査を行うためのプローブ
カードであって、二次元的に配列された複数のプローブ
電極と、前記複数のプローブ電極に電気的に接続された
多層配線基板とを備え、前記プローブ電極は、前記素子
に加重を与えることのできるプローブ電極と、前記素子
の前記パッド電極を押圧するプローブ電極とを含んでい
ることを特徴とするプローブカード。The probe card according to the present invention is a probe card for performing a wafer batch type measurement inspection on the semiconductor device, wherein a plurality of two-dimensionally arranged probe electrodes and a plurality of probe electrodes are provided. An electrically connected multilayer wiring board, wherein the probe electrode includes a probe electrode capable of applying a weight to the element, and a probe electrode pressing the pad electrode of the element. And probe card.
【0024】前記プローブ電極がバンプ電極であっても
よい。[0024] The probe electrode may be a bump electrode.
【0025】前記プローブ電極と前記多層配線基板との
間において、前記プローブ電極を前記多層配線基板に電
気的に接続するための導電性ゴムを備えていてもよい。A conductive rubber may be provided between the probe electrode and the multilayer wiring board for electrically connecting the probe electrode to the multilayer wiring board.
【0026】前記プローブ電極が剛性リングに張力を持
った状態で張られた薄膜上に形成されていてもよい。[0026] The probe electrode may be formed on a thin film that is stretched while tension is applied to a rigid ring.
【0027】前記プローブ電極は前記多層配線基板の配
線の少なくとも一部から形成されていてもよい。[0027] The probe electrode may be formed from at least a part of the wiring of the multilayer wiring board.
【0028】[0028]
【発明の実施の形態】まず、本発明の理解を容易にする
ため、本発明が適用されるウェハ一括型測定・検査技術
を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, in order to facilitate understanding of the present invention, a description will be given of a wafer collective type measurement / inspection technique to which the present invention is applied.
【0029】図1には、ウェハ上の多数のパッド電極に
対してプローブ電極を一括的にコンタクトできるプロー
ブカード1が示されている。測定・検査の対象となる素
子・回路が形成されたウェハ(例えば直径200mmの
シリコンウェハ)2は、チップ状に分割されることな
く、そのままの状態でウェハトレイ3上に載置される。
測定・検査に際して、ウェハ2はプローブカード1とウ
ェハトレイ3との間に挟まれる。プローブカード1とウ
ェハトレイ3との間にできる僅かな空間は、シールリン
グ4によって大気からシールされる。その空間を真空バ
ルブ5を介して減圧する(例えば大気圧に比べて200
ミリトール程度減圧する)ことにより、プローブカード
1は大気圧の力をかりて均等にウェハ2を押圧する。そ
の結果、プローブカード1のプローブ電極は、広いウェ
ハ2の全面にわたって均等な力でウェハ2上のパッド電
極を押圧することができる。プローブカード1上の多数
のバンプがウェハ2上の所定のパッド電極と確実に接触
するためには、接触の前に、プローブカード1とウェハ
2との間のアライメントを高精度で実行する必要があ
る。FIG. 1 shows a probe card 1 which can collectively contact probe electrodes with a large number of pad electrodes on a wafer. A wafer (for example, a silicon wafer having a diameter of 200 mm) on which elements and circuits to be measured and inspected are formed is placed on a wafer tray 3 as it is without being divided into chips.
During measurement and inspection, the wafer 2 is sandwiched between the probe card 1 and the wafer tray 3. A small space formed between the probe card 1 and the wafer tray 3 is sealed from the atmosphere by a seal ring 4. The space is depressurized through the vacuum valve 5 (for example, 200
The pressure is reduced to about millitorr), so that the probe card 1 uniformly presses the wafer 2 by applying the force of the atmospheric pressure. As a result, the probe electrodes of the probe card 1 can press the pad electrodes on the wafer 2 with a uniform force over the entire surface of the wide wafer 2. In order to ensure that a large number of bumps on the probe card 1 come into contact with predetermined pad electrodes on the wafer 2, it is necessary to perform alignment between the probe card 1 and the wafer 2 with high accuracy before the contact. is there.
【0030】このようなウェハ一括型の測定・検査技術
によれば、ウェハ2の全面に形成された数千から数万個
以上の多数のパッド電極に対して、プローブカード1に
形成した多数のプローブ電極を同時にしかも確実にコン
タクトさせることができる。According to such a wafer collective type measurement / inspection technique, a large number of pad electrodes formed on the probe card 1 are formed on a large number of pad electrodes of thousands to tens of thousands or more formed on the entire surface of the wafer 2. The probe electrodes can be simultaneously and reliably contacted.
【0031】図2は、本発明のプローブカード20の断
面構成例を示している。FIG. 2 shows an example of a sectional configuration of the probe card 20 of the present invention.
【0032】このプローブカード20は、測定・検査装
置に電気的に接続されることになる多層配線基板21
と、バンプ付きポリイミド薄膜22と、これらの間に設
けられた局在型異方導電性ゴム23とを少なくとも備え
ている。局在型異方導電性ゴム23は、多層配線基板2
1の電極配線21bとバンプ付きポリイミド薄膜22の
バンプ22bとを電気的に接続する弾性部材である。図
2では、上記3つの部材21〜23が縦方向に分離され
た状態が示されているが、これらの部材21〜23を密
着固定することにより、一枚のプローブカード20が形
成される。The probe card 20 has a multilayer wiring board 21 to be electrically connected to a measuring / inspection device.
And a polyimide thin film 22 with bumps and a localized anisotropic conductive rubber 23 provided therebetween. The localized type anisotropic conductive rubber 23 is used for the multilayer wiring board 2.
This is an elastic member that electrically connects the first electrode wiring 21b and the bump 22b of the polyimide thin film 22 with bump. FIG. 2 shows a state in which the three members 21 to 23 are separated in the vertical direction. One probe card 20 is formed by tightly fixing these members 21 to 23.
【0033】多層配線基板21としては、ガラス基板2
1a上に多層配線21bが形成されたものを使用でき
る。ガラス基板21aは、広い面積にわたって高い平坦
性を持つものが比較的容易に作製され得るので好まし
い。また、ガラスの熱膨張係数はシリコンウェハの熱膨
張係数に近いため、ガラスは、特にバーンイン用プロー
ブカードの多層配線基板の材料として好適である。As the multilayer wiring board 21, the glass substrate 2
1a in which a multilayer wiring 21b is formed can be used. The glass substrate 21a is preferable because a glass substrate having high flatness over a wide area can be relatively easily manufactured. In addition, since the thermal expansion coefficient of glass is close to the thermal expansion coefficient of a silicon wafer, glass is particularly suitable as a material for a multilayer wiring board of a burn-in probe card.
【0034】多層配線21bの形成は、公知の薄膜堆積
技術とパターニング技術を用いて行える。たとえば、銅
(Cu)などの導電性薄膜をスパッタリング法等により
ガラス基板21a上に堆積した後、フォトリソグラフィ
およびエッチング工程で導電性薄膜をパターニングすれ
ば、任意のパターンを持った配線21bを形成すること
ができる。異なるレベルの配線21bは、層間絶縁膜2
1cにより分離される。層間絶縁膜21cは、たとえば
ポリイミド薄膜をスピンコート等の方法でガラス基板2
1a上に形成することで得られる。多層配線21bは、
面内に二次元的に配列される多数のバンプ(プローブ電
極)22bをプローブカード20の周辺領域に設けられ
た不図示の接続電極やコネクタにに電気的に接続し、外
部の検査装置や検査回路とプローブ電極22bとの電気
的接続を可能にするものである。The formation of the multilayer wiring 21b can be performed by using a known thin film deposition technique and a known patterning technique. For example, if a conductive thin film such as copper (Cu) is deposited on a glass substrate 21a by a sputtering method or the like and then the conductive thin film is patterned by a photolithography and etching process, a wiring 21b having an arbitrary pattern is formed. be able to. Different levels of wiring 21b are
1c. The interlayer insulating film 21c is formed, for example, by coating a polyimide thin film on the glass substrate 2 by a method such as spin coating.
It is obtained by forming on 1a. The multilayer wiring 21b is
A large number of bumps (probe electrodes) 22b two-dimensionally arranged in a plane are electrically connected to connection electrodes and connectors (not shown) provided in a peripheral area of the probe card 20 to provide an external inspection device or inspection. This enables electrical connection between the circuit and the probe electrode 22b.
【0035】バンプ付きポリイミド薄膜22は、たとえ
ば次のようにして得られる。まず、厚さ18μm程度の
ポリイミド薄膜22aと厚さ35μm程度の銅薄膜とが
二層になった基材に多数の開口部(内径20〜30μm
程度)を設ける。電解メッキなどの方法を用いて各開口
部をNi等の金属材料で埋め込み、バンプ22bを形成
する。ポリイミド薄膜22aから銅薄膜の不要部分をエ
ッチングで除去すれば、図示されるようなバンプ付きポ
リイミド薄膜22が得られる。バンプ22bの高さは、
一例としては、約20μm程度である。バンプの横方向
サイズは、40μm程度である。ポリイミド薄膜22a
のどの位置にバンプ22bを形成するかは、測定対象の
ウェハ25のどの位置にパッド電極26が形成されてい
るかに依存して決定される。The bumped polyimide thin film 22 is obtained, for example, as follows. First, a large number of openings (20 to 30 μm in inner diameter) are formed in a base material in which a polyimide thin film 22 a having a thickness of about 18 μm and a copper thin film
Degree). Each opening is filled with a metal material such as Ni by using a method such as electrolytic plating to form the bump 22b. If unnecessary portions of the copper thin film are removed from the polyimide thin film 22a by etching, the bumped polyimide thin film 22 as shown is obtained. The height of the bump 22b is
As an example, it is about 20 μm. The lateral size of the bump is about 40 μm. Polyimide thin film 22a
The position of the bump 22b to be formed is determined depending on the position of the pad electrode 26 formed on the wafer 25 to be measured.
【0036】局在型異方導電性ゴム23は、シリコーン
製ゴムのシート(厚さ200μm程度)23a内の特定
箇所に導電性粒子23bが配置されており、その箇所で
導通方向(膜厚方向)に鎖状につなげたものである。多
層配線基板21とバンプ22bとの間に、弾力性を持っ
たゴムを介在させることにより、ウェハ25上の段差や
ウェハ25のそりの影響を受けることなく、プローブカ
ード20のバンプ22bとウェハ25上の電極26との
間のコンタクトを確実に実現することができる。In the localized type anisotropic conductive rubber 23, conductive particles 23b are arranged at a specific location in a silicone rubber sheet (about 200 μm thick) 23a, and the conduction direction (film thickness direction) ) In a chain. By interposing elastic rubber between the multilayer wiring board 21 and the bumps 22b, the bumps 22b of the probe card 20 and the wafer 25 are not affected by the steps on the wafer 25 and the warpage of the wafer 25. The contact with the upper electrode 26 can be reliably realized.
【0037】このようなプローブカード20をバーンイ
ン検査に使用する場合、ポリイミド薄膜22aの熱膨張
係数(約16×10-6/℃)とウェハ25の熱膨張係数
(約3×10-6/℃)とが異なるため、バーンインのた
めの加熱時に、ポリイミド薄膜22a上のバンプ22b
の位置がウェハ25上のパッド電極26の位置に対して
横方向にずれてしまう。この位置ズレは、ウェハ25の
中央部よりも周辺部で大きくなり、ウェハ25とプロー
ブカード20との間で正常な電気的コンタクトがとれな
くなる。このような問題を解決するには、特開平7−2
31019号公報に開示されているように、熱膨張係数
がシリコンウェハに近いセラミックリングなどの剛性リ
ング(不図示)にポリイミド薄膜22aを張りつけ、そ
のポリイミド薄膜22aにあらかじめ張力を与えておく
ことが有効である。この場合、ポリイミド薄膜22aを
剛性リングに張りつけてから、バンプ22bを形成する
方がよい。バンプ22bの位置がずれにくいからであ
る。When such a probe card 20 is used for burn-in inspection, the coefficient of thermal expansion of the polyimide thin film 22a (about 16 × 10 −6 / ° C.) and the coefficient of thermal expansion of the wafer 25 (about 3 × 10 −6 / ° C.) ), The bump 22b on the polyimide thin film 22a during heating for burn-in.
Is shifted laterally with respect to the position of the pad electrode 26 on the wafer 25. This displacement is greater at the peripheral portion than at the central portion of the wafer 25, and normal electrical contact between the wafer 25 and the probe card 20 cannot be obtained. To solve such a problem, Japanese Patent Laid-Open No. 7-2
As disclosed in Japanese Patent Publication No. 31019, it is effective to attach a polyimide thin film 22a to a rigid ring (not shown) such as a ceramic ring having a thermal expansion coefficient close to that of a silicon wafer, and to apply a tension to the polyimide thin film 22a in advance. It is. In this case, it is better to form the bump 22b after attaching the polyimide thin film 22a to the rigid ring. This is because the position of the bump 22b is not easily shifted.
【0038】ウェハ25は、ウェハトレイ28に配置さ
れる。ウェハ25を搭載したウェハトレイ28がプロー
ブカード20に対して適切な位置に配置された後、プロ
ーブカード20とウェハトレイ28との間隔が縮小され
る。その結果、ウェハ25上のパッド電極26とプロー
ブカード20のバンプ22bとが物理的にコンタクトす
る。前述のように、プローブカード20とウェハトレイ
28との間のシールされた空間を減圧することにより、
各バンプ22bがほぼ均等な力をもってウェハ25上の
パッド電極26を押圧することなる。その後、不図示の
駆動回路や検査回路からの電気信号および電源電圧が、
プローブカード20のバンプ22を介してウェハ25上
のパッド電極26に供給される。バーンイン検査の場
合、プローブカード20、ウェハ25およびウェハトレ
イ28は、図3に示されるような状態で、一体的にバー
ンイン装置に挿入され、加熱される。The wafer 25 is placed on a wafer tray 28. After the wafer tray 28 on which the wafer 25 is mounted is arranged at an appropriate position with respect to the probe card 20, the distance between the probe card 20 and the wafer tray 28 is reduced. As a result, the pad electrode 26 on the wafer 25 and the bump 22b of the probe card 20 make physical contact. As described above, by reducing the pressure in the sealed space between the probe card 20 and the wafer tray 28,
Each bump 22b presses the pad electrode 26 on the wafer 25 with substantially equal force. After that, the electric signal and the power supply voltage from the drive circuit and the inspection circuit (not shown)
It is supplied to the pad electrode 26 on the wafer 25 via the bump 22 of the probe card 20. In the case of the burn-in inspection, the probe card 20, the wafer 25, and the wafer tray 28 are integrally inserted into the burn-in device and heated in a state as shown in FIG.
【0039】検査・測定の間、および、その前後におい
て、プローブカード20、ウェハ25およびウェハトレ
イ28は、図3に示されるような状態に維持される。前
述の密閉空間が減圧状態にあるウェハトレイ28は、プ
ローブカード20から離脱することなく、これらの部材
は一体的にウェハを狭持している。The probe card 20, the wafer 25, and the wafer tray 28 are maintained in the state shown in FIG. 3 before and after the inspection / measurement. These members integrally hold the wafer without detaching from the probe card 20 in the wafer tray 28 in which the above-mentioned closed space is in a reduced pressure state.
【0040】ウェハ一括型の検査・測定が終了すると、
プローブカード20とトレイ28との間にできた密閉空
間の圧力を上昇させ、大気圧程度に回復させる。その結
果、トレイ28はプローブカード20から分離され、中
からウェハ25が取り出される。When the wafer type inspection / measurement is completed,
The pressure in the closed space formed between the probe card 20 and the tray 28 is increased to restore the pressure to about atmospheric pressure. As a result, the tray 28 is separated from the probe card 20, and the wafer 25 is taken out from the inside.
【0041】以下に、図4〜図7を参照しながら本発明
による半導体装置の実施形態を説明する。An embodiment of the semiconductor device according to the present invention will be described below with reference to FIGS.
【0042】図4に示す半導体装置は、シリコン基板4
9に形成された加重測定用素子50を備えている。この
加重測定用素子50は、パッド電極46の直下に設けら
れており、通常のMOS構造を持ったトランジスタであ
る。パッド電極46は、各種の電気測定に必要な電源電
圧や電気信号をチップに対して供給する電気的機能を果
たす通常のパッド電極であっても良いし、また、加重
(加圧)レベルの測定のために特別に設けられた電極
(電気的機能を発揮しないもの)であっても良い。The semiconductor device shown in FIG.
9 is provided with a weight measuring element 50 formed in the same. The weight measuring element 50 is provided immediately below the pad electrode 46 and is a transistor having a normal MOS structure. The pad electrode 46 may be a normal pad electrode that performs an electric function of supplying a power supply voltage or an electric signal necessary for various electric measurements to the chip, or may be a measurement of a weight (pressure) level. (An electrode that does not exhibit an electrical function) specially provided for this purpose.
【0043】加重測定用素子50は、ソース/ドレイン
領域40aおよびチャネル領域41aをシリコン基板4
9の表面領域に有している。また、シリコン基板49上
に形成されたゲート絶縁膜42aと、ゲート絶縁膜42
a上に設けられたゲート電極43aとを備え、それらに
よってチャネル領域41aの導電性を制御する。ソース
/ドレイン領域40aの各々は配線44aに接続されて
いる。素子50は絶縁膜45により覆われ、パッド電極
46は絶縁膜45上に設けられている。The element 50 for weight measurement includes the source / drain region 40a and the channel region 41a
Nine surface areas. Further, a gate insulating film 42a formed on the silicon substrate 49 and a gate insulating film 42
a for controlling the conductivity of the channel region 41a. Each of the source / drain regions 40a is connected to a wiring 44a. The element 50 is covered with the insulating film 45, and the pad electrode 46 is provided on the insulating film 45.
【0044】この加重測定用素子50は、パッド電極4
6の直下に設けられているため、プローブカード47の
プローブ電極48がパッド電極46を押圧するとき、そ
れによる加重を受ける。その加重により、素子50のト
ランジスタ特性(電流電圧特性)が変化する。この変化
の様子を図5に示す。図5は、ドレイン電流のゲート電
圧依存性を示すグラフであり、曲線Aは加重が素子50
に与えられない状態で測定されたドレイン電流を示し、
曲線Bは加重が素子50に与えられている状態で測定さ
れたドレイン電流を示す。いずれの場合も、ドレイン電
極には同じ電圧(例えば5ボルト)が与えられている。The weight measuring element 50 is connected to the pad electrode 4
6, when the probe electrode 48 of the probe card 47 presses the pad electrode 46, the probe card 48 receives a weight. The weight changes the transistor characteristics (current-voltage characteristics) of the element 50. This change is shown in FIG. FIG. 5 is a graph showing the dependence of the drain current on the gate voltage.
Shows the drain current measured without being given to
Curve B shows the drain current measured with weight applied to device 50. In each case, the same voltage (for example, 5 volts) is applied to the drain electrode.
【0045】図5に示されるように、素子50に加重が
加えられると、素子50の電気特性が変化する。これの
変化は、素子50に加えられた加重によって素子50の
しきい電圧が増加したために生じている。また、変化の
割合は、与える加重の大きさに依存して増加する。従っ
て、前もって電気的特性を代表する値(例えば、「所定
のゲート電圧およびドレイン電圧を与えたときのドレイ
ン電流の大きさ」や、「しきい電圧の大きさ」など。以
下、これらを「特性値」と称する。)と加重レベルとの
関係を求めておき、その関係と測定された特性値の変化
量から、加重レベルを推定することができる。As shown in FIG. 5, when a weight is applied to the element 50, the electrical characteristics of the element 50 change. This change is caused by the increase in the threshold voltage of the device 50 due to the weight applied to the device 50. Further, the rate of change increases depending on the magnitude of the applied weight. Therefore, values representative of the electrical characteristics in advance (for example, “the magnitude of the drain current when a predetermined gate voltage and drain voltage are given”, “the magnitude of the threshold voltage”, etc.) are hereinafter referred to as “characteristics”. A value is referred to as “value”) and the weight level is determined in advance, and the weight level can be estimated from the relationship and the amount of change in the measured characteristic value.
【0046】再び図4を参照する。本実施形態では、パ
ッド電極46の直下に上記加重測定用素子50を設ける
とともに、その加重測定用素子50と同一構造のレファ
レンス素子51をパッド電極46から離れた位置に設け
ている。このレファレンス素子51と加重測定用素子5
0とは、加重が加えられている状態において、同一の電
気的特性を示すように設計されている。ウェハ一括型プ
ローブカードによる測定に際しては、図4のパッド電極
46がプローブカード47のプローブ電極48で押圧さ
れるため、その下の素子50は加重を受けるが、パッド
46から離れた位置にある素子51は加重をほとんど受
けない。このため、両素子50、51の電気特性の間に
は変化が生じる。この変化をプローブカード47を介し
て外部装置で検知すれば、加重の程度を決定することが
可能になる。Referring again to FIG. In the present embodiment, the weight measuring element 50 is provided immediately below the pad electrode 46, and a reference element 51 having the same structure as the weight measuring element 50 is provided at a position distant from the pad electrode 46. The reference element 51 and the weight measuring element 5
“0” is designed to show the same electrical characteristics in a state where a weight is applied. At the time of measurement by the wafer batch type probe card, since the pad electrode 46 of FIG. 4 is pressed by the probe electrode 48 of the probe card 47, the element 50 thereunder is subjected to weight, but the element 50 located at a position away from the pad 46 51 receives little weight. Therefore, a change occurs between the electrical characteristics of the two elements 50 and 51. If this change is detected by an external device via the probe card 47, the degree of weight can be determined.
【0047】図4では、加重測定用素子50とレファレ
ンス素子51以外のトランジスタ素子が図示されていな
いが、半導体集積回路を構成する各トランジスタやその
他の回路素子がシリコン基板49上に設けられているこ
とは言うまでない。In FIG. 4, transistor elements other than the weight measuring element 50 and the reference element 51 are not shown, but each transistor constituting the semiconductor integrated circuit and other circuit elements are provided on the silicon substrate 49. Needless to say.
【0048】図6は、加重測定用素子50およびレファ
レンス素子51の配置例を示す平面レイアウト図であ
る。本実施形態の加重測定用素子50は、パッド電極4
6の直下に配置されているが、レファレンス素子51
は、パッド電極46から離れた位置に配置されている。
図6には、加圧用パッド電極46以外にも複数のパッド
電極が記載されている。パッド電極55は、加重測定用
素子50およびレファレンス素子51の各々のゲート電
極にゲート電位を与えるための電極であり、共通のゲー
ト配線53に接続している。パッド電極56は、加重測
定用素子50およびレファレンス素子51の各々のソー
ス/ドレイン領域に電位を与えるための電極であり、ソ
ース/ドレイン配線54aおよび54bの各々に接続し
ている。FIG. 6 is a plan layout diagram showing an example of the arrangement of the weight measuring element 50 and the reference element 51. The weight measuring element 50 of the present embodiment includes the pad electrode 4
6, the reference element 51
Are arranged at positions away from the pad electrode 46.
FIG. 6 shows a plurality of pad electrodes other than the press pad electrode 46. The pad electrode 55 is an electrode for applying a gate potential to each gate electrode of the weight measuring element 50 and the reference element 51, and is connected to a common gate wiring 53. The pad electrode 56 is an electrode for applying a potential to each source / drain region of the weight measuring element 50 and the reference element 51, and is connected to each of the source / drain wirings 54a and 54b.
【0049】プローブカード上の配線からパッド電極5
5および56を通じてウェハ内の両素子50および51
の電気的特性を測定し、電気的特性の差異からはパッド
電極46の受け取っている加重の程度を知ることができ
る。From the wiring on the probe card to the pad electrode 5
5 and 56, both devices 50 and 51 in the wafer
Of the pad electrode 46 can be known from the difference in the electrical characteristics.
【0050】図6に示す配置例では、加重測定用素子5
0およびレファレンス素子51は、特に回路を構成して
いるとは言えないが、これらの素子50および51と他
の回路素子を組み合わせることによってひとつの加重測
定用回路を形成しても良い。例えば、加重測定用素子5
0の特性値とレファレンス素子51の特性値との差に応
じた電圧が増幅されて出力されるような回路を形成して
も良い。また、図6のパッド電極46は、半導体装置内
の回路素子に電気的に接続されておらず、あくまでも、
加重をバンプから受けとるためにだけ形成されたもので
あるが、通常のパッド電極を加重測定用パッド電極46
として併用することも可能である。In the arrangement example shown in FIG. 6, the weight measuring element 5
Although the 0 and the reference element 51 do not particularly constitute a circuit, one weight measurement circuit may be formed by combining these elements 50 and 51 with other circuit elements. For example, the weight measuring element 5
A circuit may be formed such that a voltage corresponding to the difference between the characteristic value of 0 and the characteristic value of the reference element 51 is amplified and output. Further, the pad electrode 46 in FIG. 6 is not electrically connected to a circuit element in the semiconductor device, and
Although it is formed only to receive the weight from the bump, a normal pad electrode is used as the pad electrode 46 for weight measurement.
It is also possible to use them together.
【0051】加重測定用素子50およびレファレンス素
子51は、各チップ内の空き領域に配置しても良いし、
チップとチップの間に位置するウェハのスクライブレー
ン上に配置しても良い。素子50および51をチップ内
に設ける場合、各チップに複数組の素子50および51
を設けても良いし、また、素子50を素子51よりも多
く設けても良い。The weight measuring element 50 and the reference element 51 may be arranged in empty areas in each chip,
It may be arranged on a scribe lane of a wafer located between chips. When the elements 50 and 51 are provided in a chip, a plurality of sets of the elements 50 and 51 are provided in each chip.
May be provided, and more elements 50 may be provided than elements 51.
【0052】プローブカードで加重測定用素子50およ
びレファレンス素子51の特性を測定するとき、ウェハ
上に配置された全ての素子50および51の特性を測定
する必要はない。例えば、図7に示すように、ウェハ7
0の5つの位置71〜75にある加重測定用素子50お
よびレファレンス素子51のみにプローブカード上のバ
ンプをコンタクトさせるようにしてもよい。あるいは、
一枚のウェハの上の5カ所のポイント(例えば、位置7
1〜75)における加重測定用素子50の電気的特性を
測定しながら、レファレンス素子51については、ウェ
ハ内の一カ所の位置(例えば位置73)においてのみ、
その電気的特性を測定するようにしてもよい。When measuring the characteristics of the weight measuring element 50 and the reference element 51 with the probe card, it is not necessary to measure the characteristics of all the elements 50 and 51 arranged on the wafer. For example, as shown in FIG.
The bumps on the probe card may be brought into contact only with the weight measurement element 50 and the reference element 51 at the five positions 71 to 75 of 0. Or,
Five points on one wafer (eg, position 7
1 to 75), while measuring the electrical characteristics of the weight measuring element 50, the reference element 51 is only located at one position (for example, position 73) in the wafer.
The electrical characteristics may be measured.
【0053】なお、加重測定用素子は、パッド電極の直
下以外の領域に設けても良い。パッド電極の受ける加重
(または加重による局所的な応力や歪み)に対して最も
センシティブに特性値が変化するような配置が好まし
い。このため、パッド電極の中心位置から数μm程度シ
フトした位置に素子の中心がくるように加重測定用素子
を配置した方が加重に対して敏感に反応する場合は、そ
のような位置に加重測定用素子を配置することが好まし
い。また、ひとつのパッド電極が受ける加重が比較的に
小さい場合、図8に示すように、近接して設けられた2
個以上のパッド電極48の間に加重測定素子を設けても
よい。そうすることによって、パッド電極の直下に加重
測定素子を設けた場合に比べて高い感度を発揮する場合
がある。上記実施形態では、加重測定用素子としてMO
Sトランジスタを利用したが、他の素子、例えば、ダイ
オードを用いても良い。PN接合部を有するPN接合ダ
イオードに逆方向バイアスを与えながらPN接合部を流
れるリーク電流を特性値として測定してもよい。PN接
合部に生じる応力によって、リーク電流の大きさが変化
するため、リーク電流の値から加重の程度を求めること
ができる。これは、接合部に応力を加えると、半導体の
禁止帯幅および再結合生成電流が変化することを利用し
ている。The weight measuring element may be provided in a region other than immediately below the pad electrode. It is preferable that the arrangement be such that the characteristic value changes most sensitively to the load (or local stress or strain due to the load) applied to the pad electrode. For this reason, if it is more responsive to the weight to arrange the element for weight measurement so that the center of the element is located at a position shifted by about several μm from the center position of the pad electrode, the weight measurement is performed at such a position. It is preferable to arrange the element for use. When the load applied to one pad electrode is relatively small, as shown in FIG.
A weight measuring element may be provided between two or more pad electrodes 48. By doing so, higher sensitivity may be exhibited as compared with the case where the weight measuring element is provided immediately below the pad electrode. In the above embodiment, MO is used as the weight measuring element.
Although an S transistor is used, another element, for example, a diode may be used. The leakage current flowing through the PN junction while applying a reverse bias to the PN junction diode having the PN junction may be measured as a characteristic value. Since the magnitude of the leak current changes due to the stress generated at the PN junction, the degree of the weight can be obtained from the value of the leak current. This takes advantage of the fact that when stress is applied to the junction, the band gap and recombination current of the semiconductor change.
【0054】加重測定用素子として、圧電変換素子(ま
たは圧抵抗素子)をパッド電極の下に配置しても良い。
圧電変換素子の材料としてテルル(Te)などの圧抵抗
係数が大きな材料を用いると高い感度が得られる。しか
し、シリコン系プロセス技術との組み合わせやすさか
ら、シリコンそのものを用いて圧電変換素子を形成して
も良い。シリコンの弾性比抵抗は、ドープする不純物の
導電型によって正負が反転する。これらの特性を利用し
て、高感度の半導体ゲージをウェハ上に作り込んでも良
い。A piezoelectric transducer (or a piezoresistive element) may be arranged below the pad electrode as a weight measuring element.
If a material having a large piezoresistance coefficient such as tellurium (Te) is used as the material of the piezoelectric transducer, high sensitivity can be obtained. However, the piezoelectric conversion element may be formed using silicon itself because of its easy combination with silicon-based process technology. The positive and negative of the elastic specific resistance of silicon are reversed depending on the conductivity type of the impurity to be doped. By utilizing these characteristics, a highly sensitive semiconductor gauge may be formed on a wafer.
【0055】なお、半導体装置がバイポーラ型トランジ
スタを含む集積回路の場合、加重測定用素子としてバイ
ポーラトランジスタを用いても良い。バイポーラトラン
ジスタの直流電流増幅率hFEは、エミッタ・ベース間に
生じる局部応力によって大きく変化する。この変化を利
用すれば、感度の高い加重測定が可能である。When the semiconductor device is an integrated circuit including a bipolar transistor, a bipolar transistor may be used as the weight measuring element. The DC current gain h FE of the bipolar transistor greatly changes due to local stress generated between the emitter and the base. By utilizing this change, highly sensitive weight measurement can be performed.
【0056】加重測定用素子として、BaTiO3など
の圧電体を含む圧電素子を用いても良いが、その場合は
製造工程が複雑化する。このため、上述のトランジスタ
やダイオードから加重測定用素子を形成することが好ま
しい。その場合、チップ内部の集積回路を形成する工程
を利用して加重測定用素子を形成することが可能にな
り、特別の工程を付加する必要性が小さくなる。A piezoelectric element including a piezoelectric material such as BaTiO 3 may be used as the weight measuring element, but in that case, the manufacturing process becomes complicated. For this reason, it is preferable to form a weight measurement element from the above-described transistors and diodes. In this case, it is possible to form the weight measuring element by using the step of forming the integrated circuit inside the chip, and the necessity of adding a special step is reduced.
【0057】上記各実施形態によれば、プローブカード
のプローブ電極による局所的な加圧レベルを電気的に測
定することが可能になる。測定の結果、例えば、ウェハ
中央部での加圧レベルが相対的に低いことが検知された
場合、補助的な加圧手段でウェハ中央部をさらに加圧す
ることのできる構成を採用しても良い。加圧レベルの電
気測定を行いながら、上記補助的な加圧(加重補正)を
実行すれば、加圧レベルの面内均一性を高い精度で向上
させることができる。補助的な加圧を行う方法として
は、複数のピエゾ素子を配列した剛性プレートをプロー
ブカード上に配置し、各ピエゾ素子がプローブカードの
裏面を押圧できるようにしても良い。各ピエゾ素子に与
える電圧を制御することによって、プローブカード上の
プローブ電極(バンプ)がウェハの各部を押圧する程度
を微調整することができる。According to each of the above embodiments, it is possible to electrically measure the local pressure level by the probe electrode of the probe card. As a result of the measurement, for example, when it is detected that the pressurization level at the central portion of the wafer is relatively low, a configuration may be adopted in which the central portion of the wafer can be further pressurized by auxiliary pressurizing means. . If the auxiliary pressurization (weight correction) is performed while performing the electric measurement of the pressurization level, the in-plane uniformity of the pressurization level can be improved with high accuracy. As a method of performing auxiliary pressurization, a rigid plate on which a plurality of piezo elements are arranged may be arranged on the probe card so that each piezo element can press the back surface of the probe card. By controlling the voltage applied to each piezo element, it is possible to finely adjust the degree to which the probe electrodes (bumps) on the probe card press each part of the wafer.
【0058】なお、図2に示す実施形態では、局在型異
方導電性ゴム23を用いて、多層配線基板上の多層配線
基板とバンプとを電気的に接続しているが、局在型異方
導電性ゴム23を用いることなく、直接に、多層配線基
板とバンプとを接触させても良い。また、逆に、測定対
象のウェハ上にバンプを形成しておけば、プローブカー
ドの側にバンプを形成する必要もなくなる。その場合
は、プローブカードの局在型異方導電性ゴム23の先端
部分を、ウェハ上のバンプに押圧するようにすれば、ウ
ェハ一括型測定・検査が実行できる。また、局在型異方
導電性ゴム23を用いることなく、多層配線基板の配線
を直接にウェハ上のバンプにコンタクトさせても良い。In the embodiment shown in FIG. 2, the bumps are electrically connected to the multilayer wiring board on the multilayer wiring board by using the localized anisotropic conductive rubber 23. Instead of using the anisotropic conductive rubber 23, the multilayer wiring board may directly contact the bump. Conversely, if bumps are formed on the wafer to be measured, there is no need to form bumps on the probe card side. In this case, if the tip of the localized anisotropic conductive rubber 23 of the probe card is pressed against the bump on the wafer, the wafer batch type measurement / inspection can be executed. The wiring of the multilayer wiring board may be directly contacted with the bump on the wafer without using the localized anisotropic conductive rubber 23.
【0059】[0059]
【発明の効果】本発明によれば、半導体装置がウェハ一
括型測定検査用プローブカードのプローブ電極によって
加えられる加重に応じて電気的特性の変化する素子を備
えているため、プローブカードによる測定に際して、プ
ローブ電極とパッド電極とのコンタクトが正常な押圧レ
ベルのもとで行われているか否かを電気的に検知するこ
とができる。According to the present invention, since the semiconductor device is provided with an element whose electric characteristics change in accordance with the load applied by the probe electrode of the probe card for wafer-type measurement and inspection, In addition, it is possible to electrically detect whether the contact between the probe electrode and the pad electrode is performed under a normal pressing level.
【0060】前記素子がMOSトランジスタの場合、プ
ローブ電極による加重の程度に応じてしきい電圧の変動
が生じるため、加重程度を簡単に検知することができ
る。前記素子がPN接合部を有している場合は、PN接
合部の逆方向電流電圧特性を測定することによって、こ
れも、容易に加重程度を検知できる。When the element is a MOS transistor, the threshold voltage fluctuates depending on the weight of the probe electrode, so that the weight can be easily detected. In the case where the element has a PN junction, by measuring the reverse current-voltage characteristic of the PN junction, the degree of the load can be easily detected.
【0061】前記素子が圧電変換素子である場合は、加
重のレベルを高い感度で検知できる。 前記素子がウェ
ハ上のスクライブレーン上に配置されていると、ウェハ
を効率的に利用できる。When the element is a piezoelectric element, the level of the weight can be detected with high sensitivity. When the elements are arranged on the scribe lane on the wafer, the wafer can be used efficiently.
【0062】本発明のプローブカードによれば、前記素
子に加重を与えることのできるプローブ電極と、前記素
子の前記パッド電極を押圧するプローブ電極とを含んで
いるため、前記半導体装置に対してウェハ一括型測定検
査を行うのに適している。According to the probe card of the present invention, since the probe card includes a probe electrode that can apply a weight to the element and a probe electrode that presses the pad electrode of the element, a wafer is provided for the semiconductor device. Suitable for performing batch measurement inspection.
【図1】ウェハ一括型の測定・検査技術を説明するため
の斜視図。FIG. 1 is a perspective view for explaining a wafer batch type measurement / inspection technique.
【図2】本発明のプローブカード等を示す断面図。FIG. 2 is a sectional view showing a probe card and the like of the present invention.
【図3】測定時におけるプローブカード、ウェハおよび
ウェハトレイの関係を示す断面図。FIG. 3 is a sectional view showing the relationship between a probe card, a wafer, and a wafer tray during measurement.
【図4】本発明の実施形態にかかる半導体装置の主要部
を示す断面図。FIG. 4 is a sectional view showing a main part of the semiconductor device according to the embodiment of the present invention;
【図5】ドレイン電流のゲート電圧依存性を示すグラ
フ。FIG. 5 is a graph showing gate voltage dependence of drain current.
【図6】本発明の実施形態にかかる加重測定用素子とレ
ファレンス素子の配置例を示す平面レイアウト図。FIG. 6 is a plan layout view showing an example of the arrangement of a weight measurement element and a reference element according to the embodiment of the present invention.
【図7】測定ポイントの配置例を示すウェハの平面図。FIG. 7 is a plan view of a wafer showing an example of arrangement of measurement points.
【図8】本発明の他の実施形態にかかる半導体装置の主
要部を示す断面図。FIG. 8 is a sectional view showing a main part of a semiconductor device according to another embodiment of the present invention.
1 プローブカード 2 ウェハ(例えば直径200mmのシリコンウェ
ハ) 3 ウェハトレイ 4 シールリング 5 真空バルブ 20 プローブカード 21 多層配線基板 21a ガラス基板 21b 多層配線 21c 層間絶縁膜 22 バンプ付きポリイミド薄膜 22b バンプ 23 局在型異方導電性ゴム 25 ウェハ 26 ウェハ上のパッド電極 28 ウェハトレイ 40a 加重測定用素子50のソース/ドレイン領域 40b レファレンス素子51のソース/ドレイン領域 41a 加重測定用素子50のチャネル領域 41b レファレンス素子51のチャネル領域 42a 加重測定用素子50のゲート絶縁膜 42b レファレンス素子51のゲート絶縁膜 43a 加重測定用素子50のゲート電極 43b レファレンス素子51のゲート電極 44a 加重測定用素子50のソース/ドレイン配線 44b レファレンス素子51のソース/ドレイン配線 45 層間絶縁膜 46 加重測定用パッド電極 47 プローブカード 48 プローブ電極(バンプ) 50 加重測定用素子 51 レファレンス素子 53 ゲート配線 54a 加重測定用素子50のソース/ドレイン配線 54b レファレンス素子51のソース/ドレイン配線 55 ゲート用パッド電極 56 ソース/ドレイン用パッド電極 70 ウェハ 71〜75 ウェハ上の測定ポイントDESCRIPTION OF SYMBOLS 1 Probe card 2 Wafer (for example, 200 mm diameter silicon wafer) 3 Wafer tray 4 Seal ring 5 Vacuum valve 20 Probe card 21 Multilayer wiring board 21a Glass substrate 21b Multilayer wiring 21c Interlayer insulating film 22 Polyimide thin film with bump 22b Bump 23 Localized type Conductive rubber 25 Wafer 26 Pad electrode on wafer 28 Wafer tray 40a Source / drain area of weight measurement element 50 40b Source / drain area of reference element 51 41a Channel area of weight measurement element 50 41b Channel area of reference element 51 42a Gate insulating film of the weight measuring element 50 42b Gate insulating film of the reference element 51 43a Gate electrode 43b of the weight measuring element 50 Gate electrode 44a of the reference element 51 44a Weight measurement Source / drain wiring of constant element 50 b Source / drain wiring of reference element 51 45 interlayer insulating film 46 pad electrode for weight measurement 47 probe card 48 probe electrode (bump) 50 element for weight measurement 51 reference element 53 gate wiring 54a weight Source / drain wiring 54b of measurement device 50 Source / drain wiring of reference device 51 55 Pad electrode for gate 56 Pad electrode for source / drain 70 Wafer 71-75 Measurement points on wafer
Claims (18)
のプローブ電極によって加えられる加重に応じて電気的
特性の変化する素子と、 前記素子に接続された複数のパッド電極と、を備えてい
ることを特徴とする半導体装置。1. An element having an electrical characteristic that changes according to a load applied by a probe electrode of a wafer batch type measurement / inspection probe card, and a plurality of pad electrodes connected to the element. Characteristic semiconductor device.
性であることを特徴とする請求項1記載の半導体装置。2. The semiconductor device according to claim 1, wherein said element is a MOS transistor, and said electric characteristic is a current-voltage characteristic of said MOS transistor.
であることを特徴とする請求項1記載の半導体装置。3. The semiconductor device according to claim 1, wherein the element has a PN junction, and the electrical characteristic is a reverse current-voltage characteristic of the PN junction.
徴とする請求項1記載の半導体装置。4. The semiconductor device according to claim 1, wherein said element is a piezoelectric conversion element.
上に配置されていることを特徴とする請求項1から4の
いずれかに記載の半導体装置。5. The semiconductor device according to claim 1, wherein said elements are arranged on a scribe lane on a wafer.
体装置の検査方法であって、 前記半導体装置を複数個含むウェハに対して、二次元的
に配列された複数のプローブ電極と、前記複数のプロー
ブ電極に電気的に接続された多層配線基板とを備えたプ
ローブカードを重ね合わせ、それによって、前記プロー
ブ電極を前記素子の前記複数のパッドにコンタクトさせ
る工程と、 前記プローブカードで前記ウェハを押圧する工程と、 前記押圧によって生じた前記素子の電気的特性の変化を
電気的に検知する工程と、を包含することを特徴とする
半導体装置の検査方法。6. The method for inspecting a semiconductor device according to claim 1, wherein a plurality of probe electrodes are two-dimensionally arranged on a wafer including the plurality of semiconductor devices. A step of superimposing a probe card comprising a multilayer wiring board electrically connected to the plurality of probe electrodes, thereby contacting the probe electrodes with the plurality of pads of the element; A method for inspecting a semiconductor device, comprising: a step of pressing a wafer; and a step of electrically detecting a change in electrical characteristics of the element caused by the pressing.
装置のうち、選択された半導体装置内の前記素子だけを
前記プローブカードの前記プローブ電極で直接に押圧す
ることを特徴とする請求項6記載の半導体装置の測定方
法。7. The device according to claim 6, wherein, among the plurality of semiconductor devices included in the wafer, only the elements in the selected semiconductor device are directly pressed by the probe electrodes of the probe card. Semiconductor device measurement method.
装置のうち、前記選択された半導体装置内の前記素子の
電気的特性の変化を、前記選択された半導体装置以外の
半導体装置内の前記素子の電気特性を基準にして決定す
ることを特徴とする請求項7記載の半導体装置の測定方
法。8. A semiconductor device other than the selected semiconductor device, wherein a change in an electrical characteristic of the device in the selected semiconductor device among the plurality of semiconductor devices included in the wafer is changed by the device in a semiconductor device other than the selected semiconductor device. 8. The method for measuring a semiconductor device according to claim 7, wherein the determination is made based on the electrical characteristics of the semiconductor device.
装置の前記素子のうち、選択された素子だけを前記プロ
ーブカードの前記プローブ電極で直接に押圧し、前記素
子のうち押圧した素子の電気特性と押圧しない素子の電
気特性と比較することを特徴とする請求項6記載の半導
体装置の測定方法。9. An electric characteristic of a pressed element of the plurality of semiconductor devices included in the wafer, wherein only a selected element is directly pressed by the probe electrode of the probe card. 7. The method for measuring a semiconductor device according to claim 6, wherein the electrical characteristics of the element that is not pressed are compared with those of the element that is not pressed.
ことを特徴とする請求項6から9のいずれかに記載の半
導体装置の検査方法。10. The method according to claim 6, wherein the probe electrode is a bump electrode.
との間において、前記プローブ電極を前記多層配線基板
に電気的に接続するための導電性ゴムを備えていること
を特徴とする請求項6から9のいずれかに記載の半導体
装置の検査方法。11. A conductive rubber for electrically connecting the probe electrode to the multilayer wiring board between the probe electrode and the multilayer wiring board. 10. The method for inspecting a semiconductor device according to claim 9.
を持った状態で張られた薄膜上に形成されていることを
特徴とする請求項11記載の半導体装置の検査方法。12. The method for inspecting a semiconductor device according to claim 11, wherein said probe electrode is formed on a thin film in which a tension is applied to a rigid ring.
の配線の少なくとも一部から形成されていることを特徴
とする請求項6から9のいずれかに記載の半導体装置の
検査方法。13. The semiconductor device inspection method according to claim 6, wherein the probe electrode is formed from at least a part of the wiring of the multilayer wiring board.
導体装置に対してウェハ一括型測定検査を行うためのプ
ローブカードであって、 二次元的に配列された複数のプローブ電極と、 前記複数のプローブ電極に電気的に接続された多層配線
基板とを備え、 前記プローブ電極は、前記素子に加重を与えることので
きるプローブ電極と、前記素子の前記パッド電極を押圧
するプローブ電極とを含んでいることを特徴とするプロ
ーブカード。14. A probe card for performing a wafer batch type measurement and inspection on the semiconductor device according to claim 1, wherein the plurality of probe electrodes are two-dimensionally arranged; A multi-layer wiring board electrically connected to a plurality of probe electrodes, wherein the probe electrodes include a probe electrode capable of applying a weight to the element, and a probe electrode pressing the pad electrode of the element. A probe card characterized in that
ことを特徴とする請求項14記載のプローブカード。15. The probe card according to claim 14, wherein the probe electrode is a bump electrode.
との間において、前記プローブ電極を前記多層配線基板
に電気的に接続するための導電性ゴムを備えていること
を特徴とする請求項15記載のプローブカード。16. The semiconductor device according to claim 15, further comprising a conductive rubber between said probe electrode and said multilayer wiring board for electrically connecting said probe electrode to said multilayer wiring board. Probe card.
を持った状態で張られた薄膜上に形成されていることを
特徴とする請求項15記載のプローブカード。17. The probe card according to claim 15, wherein said probe electrode is formed on a thin film that is stretched while tension is applied to a rigid ring.
の配線の少なくとも一部から形成されていることを特徴
とする請求項14記載のプローブカード。18. The probe card according to claim 14, wherein the probe electrode is formed from at least a part of a wiring of the multilayer wiring board.
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JP28828997A JP3771016B2 (en) | 1997-10-21 | 1997-10-21 | Semiconductor device suitable for inspection by wafer batch type probe card, inspection method thereof and probe card |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008263229A (en) * | 2008-07-08 | 2008-10-30 | Seiko Epson Corp | Inspection method of semiconductor wafer, and manufacturing method of semiconductor chip |
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1997
- 1997-10-21 JP JP28828997A patent/JP3771016B2/en not_active Expired - Fee Related
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