JPH11108975A - アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置 - Google Patents
アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置Info
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- JPH11108975A JPH11108975A JP26984797A JP26984797A JPH11108975A JP H11108975 A JPH11108975 A JP H11108975A JP 26984797 A JP26984797 A JP 26984797A JP 26984797 A JP26984797 A JP 26984797A JP H11108975 A JPH11108975 A JP H11108975A
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Abstract
(57)【要約】
【課題】 センサ・コンデンサの容量に対応した電圧を
出力する回路の入出力ダイナミックレンジを大きくす
る。 【解決手段】 ＣＭＯＳ構成の差動増幅段１の反転入力
端子にセンサ・コンデンサＣinを介して入力電圧Ｖinが
供給され、該差動増幅段の出力を増幅する出力段３の出
力端子と反転入力端子との間に、帰還コンデンサＣfが
接続される。出力段３は、従属接続された第１〜第３の
ＣＭＯＳインバータ３１〜３３を含み、第１のＣＭＯＳ
インバータ３１のＰチャネルトランジスタのゲートが差
動増幅段の出力端子に接続され、Ｎチャネルトランジス
タのゲートに基準電圧Ｖcが供給され、第２及び第３の
ＣＭＯＳインバータはＰ及びＮチャネルトランジスタの
ゲートが接続されている。第２、第３のＣＭＯＳインバ
ータにより第１のＣＭＯＳインバータの出力を増幅する
ことにより、回路の開ループゲインが増大して入出力伝
達特性の線形領域を拡大することができる。
出力する回路の入出力ダイナミックレンジを大きくす
る。 【解決手段】 ＣＭＯＳ構成の差動増幅段１の反転入力
端子にセンサ・コンデンサＣinを介して入力電圧Ｖinが
供給され、該差動増幅段の出力を増幅する出力段３の出
力端子と反転入力端子との間に、帰還コンデンサＣfが
接続される。出力段３は、従属接続された第１〜第３の
ＣＭＯＳインバータ３１〜３３を含み、第１のＣＭＯＳ
インバータ３１のＰチャネルトランジスタのゲートが差
動増幅段の出力端子に接続され、Ｎチャネルトランジス
タのゲートに基準電圧Ｖcが供給され、第２及び第３の
ＣＭＯＳインバータはＰ及びＮチャネルトランジスタの
ゲートが接続されている。第２、第３のＣＭＯＳインバ
ータにより第１のＣＭＯＳインバータの出力を増幅する
ことにより、回路の開ループゲインが増大して入出力伝
達特性の線形領域を拡大することができる。
Description
【０００１】
【発明の技術分野】本発明は、コンデンサの容量値を電
圧に変換するための容量／電圧変換回路に関し、特に、
加速度センサ、圧力センサ等に用いて好適な静電容量型
センサの静電容量値を電圧に変換するための容量／電圧
変換回路に関する。
圧に変換するための容量／電圧変換回路に関し、特に、
加速度センサ、圧力センサ等に用いて好適な静電容量型
センサの静電容量値を電圧に変換するための容量／電圧
変換回路に関する。
【０００２】
【従来の技術】図３は、本出願人が既に提案した静電容
量型センサ回路、すなわち、静電容量型センサの静電容
量値に対応する電圧を出力するための容量／電圧変換回
路を示しており、該回路は、オペアンプＯＰの反転入力
端子（−）に、静電容量型センサのセンサ・コンデンサ
Ｃinを介して所定の入力電圧Ｖinを供給し、該オペアン
プの反転入力端子と出力端子との間に帰還キャパシタＣ
fを接続し、オペアンプの非反転入力端子（＋）に基準
電圧Ｖpを供給するよう構成されている。そして、オペ
アンプの出力端子から、 Ｖout＝−（Ｃin／Ｃf）（Ｖin−Ｖp）＋Ｖp （１） で表される、Ｃinに対応する出力電圧Ｖoutが得られ、
この式（１）に基づいて、Ｃinの値を演算することがで
きる。なお、図３において、コンデンサＣin、Ｃfのい
ずれをセンサ・コンデンサとしてもよいことは、式
（１）から明らかである。
量型センサ回路、すなわち、静電容量型センサの静電容
量値に対応する電圧を出力するための容量／電圧変換回
路を示しており、該回路は、オペアンプＯＰの反転入力
端子（−）に、静電容量型センサのセンサ・コンデンサ
Ｃinを介して所定の入力電圧Ｖinを供給し、該オペアン
プの反転入力端子と出力端子との間に帰還キャパシタＣ
fを接続し、オペアンプの非反転入力端子（＋）に基準
電圧Ｖpを供給するよう構成されている。そして、オペ
アンプの出力端子から、 Ｖout＝−（Ｃin／Ｃf）（Ｖin−Ｖp）＋Ｖp （１） で表される、Ｃinに対応する出力電圧Ｖoutが得られ、
この式（１）に基づいて、Ｃinの値を演算することがで
きる。なお、図３において、コンデンサＣin、Ｃfのい
ずれをセンサ・コンデンサとしてもよいことは、式
（１）から明らかである。
【０００３】ところで、図３におけるオペアンプＯＰを
バイポーラ・トランジスタで構成した場合は、大電流駆
動であるため消費電力が大きくなってしまうという問題
がある。したがって、該オペアンプを低消費電力のＣＭ
ＯＳ構成とすることが好適である。図４（Ａ）は、図３
に示した静電容量型センサ回路において、オペアンプＯ
Ｐとして、カレントミラー型の差動増幅段１とその出力
を駆動する出力段２とからなる汎用のＣＭＯＳ型オペア
ンプを用いた回路を示している。
バイポーラ・トランジスタで構成した場合は、大電流駆
動であるため消費電力が大きくなってしまうという問題
がある。したがって、該オペアンプを低消費電力のＣＭ
ＯＳ構成とすることが好適である。図４（Ａ）は、図３
に示した静電容量型センサ回路において、オペアンプＯ
Ｐとして、カレントミラー型の差動増幅段１とその出力
を駆動する出力段２とからなる汎用のＣＭＯＳ型オペア
ンプを用いた回路を示している。
【０００４】
【本発明が解決しようとする課題】図４（Ａ）に示した
回路においては、汎用のＣＭＯＳオペアンプの入出力伝
達特性の限界により、出力のダイナミックレンジは狭く
なってしまい、入出力を電源電圧Ｖddの１／２の近傍で
のみ使用せざるを得ないという問題点がある。すなわ
ち、汎用のＣＭＯＳオペアンプを用いた図４（Ａ）の回
路における入出力伝達特性は図４（Ｂ）のグラフに示さ
れるようになり、比較的大きいオフセット電圧ＶOFFSET
が生じるので出力のダイナミックレンジが狭くなってし
まう。例えば、電源電圧Ｖdd＝５Ｖの場合、ＶOFFSET＝
３００ｍＶ程度になり、その割合は、６％（＝０．３Ｖ
／５Ｖ）にもなってしまう。なお、グラフの中央部の直
線（線形部分）の傾きが、−Ｃin／Ｃf、すなわち、閉
ループゲイン−βである。
回路においては、汎用のＣＭＯＳオペアンプの入出力伝
達特性の限界により、出力のダイナミックレンジは狭く
なってしまい、入出力を電源電圧Ｖddの１／２の近傍で
のみ使用せざるを得ないという問題点がある。すなわ
ち、汎用のＣＭＯＳオペアンプを用いた図４（Ａ）の回
路における入出力伝達特性は図４（Ｂ）のグラフに示さ
れるようになり、比較的大きいオフセット電圧ＶOFFSET
が生じるので出力のダイナミックレンジが狭くなってし
まう。例えば、電源電圧Ｖdd＝５Ｖの場合、ＶOFFSET＝
３００ｍＶ程度になり、その割合は、６％（＝０．３Ｖ
／５Ｖ）にもなってしまう。なお、グラフの中央部の直
線（線形部分）の傾きが、−Ｃin／Ｃf、すなわち、閉
ループゲイン−βである。
【０００５】このようにダイナミックレンジが狭くなっ
てしまう理由は、以下のとおりである。オペアンプの性
質上、開ループゲインＡvが十分に大きい（理想的には
無限大）場合にのみ、閉ループゲインβをβ＝Ｃin／Ｃ
fで表すことができるが、図４（Ａ）に示した汎用のＣ
ＭＯＳオペアンプにおいては、開ループゲインが十分に
大きい領域は、Ｖdd／２の近傍のみであり、したがっ
て、閉ループゲインβ＝Ｃin／Ｃfが成立する範囲が狭
くなるからである。オペアンプのダイナミックレンジが
狭いと、出力範囲が広い加速度センサ、圧力センサ等の
センサ・デバイスに対しては、オペアンプが該センサ・
デバイスの出力に適切に対応した電圧出力を発生するこ
とができず、図４（Ａ）の回路はこのようなセンサ・デ
バイスに適用できない場合がある。本発明は、このよう
な従来例の問題点に鑑みてなされたものであり、その第
１の目的は、消費電力が低くかつ入出力のダイナミック
レンジが広い容量／電圧変換回路を提供することであ
る。
てしまう理由は、以下のとおりである。オペアンプの性
質上、開ループゲインＡvが十分に大きい（理想的には
無限大）場合にのみ、閉ループゲインβをβ＝Ｃin／Ｃ
fで表すことができるが、図４（Ａ）に示した汎用のＣ
ＭＯＳオペアンプにおいては、開ループゲインが十分に
大きい領域は、Ｖdd／２の近傍のみであり、したがっ
て、閉ループゲインβ＝Ｃin／Ｃfが成立する範囲が狭
くなるからである。オペアンプのダイナミックレンジが
狭いと、出力範囲が広い加速度センサ、圧力センサ等の
センサ・デバイスに対しては、オペアンプが該センサ・
デバイスの出力に適切に対応した電圧出力を発生するこ
とができず、図４（Ａ）の回路はこのようなセンサ・デ
バイスに適用できない場合がある。本発明は、このよう
な従来例の問題点に鑑みてなされたものであり、その第
１の目的は、消費電力が低くかつ入出力のダイナミック
レンジが広い容量／電圧変換回路を提供することであ
る。
【０００６】また、図４の回路において、入力電圧Ｖin
をアナログ入力信号とし、コンデンサＣin及びＣfを所
定のインピーダンス素子Ｚin及びＺf（カップリング・
コンデンサ、抵抗素子等）とすれば、 Ｖout＝−（Ｚin／Ｚf）（Ｖin−Ｖp）＋Ｖp （２） に基づいて、アナログ入力信号Ｖinを反転増幅した出力
信号Ｖoutを得ることができる。すなわち、図４の回路
は、アナログ・インバータ回路として動作することがで
きる。しかしながら、この場合も、上記した理由によ
り、入出力電圧のダイナミックレンジが狭いものであ
る。したがって、本発明の第２の目的は、消費電力が低
くかつ入出力電圧のダイナミックレンジが広いアナログ
・インバータ回路を提供することである。
をアナログ入力信号とし、コンデンサＣin及びＣfを所
定のインピーダンス素子Ｚin及びＺf（カップリング・
コンデンサ、抵抗素子等）とすれば、 Ｖout＝−（Ｚin／Ｚf）（Ｖin−Ｖp）＋Ｖp （２） に基づいて、アナログ入力信号Ｖinを反転増幅した出力
信号Ｖoutを得ることができる。すなわち、図４の回路
は、アナログ・インバータ回路として動作することがで
きる。しかしながら、この場合も、上記した理由によ
り、入出力電圧のダイナミックレンジが狭いものであ
る。したがって、本発明の第２の目的は、消費電力が低
くかつ入出力電圧のダイナミックレンジが広いアナログ
・インバータ回路を提供することである。
【０００７】
【課題を解決するための手段】上記した第１の目的を達
成するための本発明の第１の局面の容量／電圧変換回路
においては、（ａ）検出すべきコンデンサを介して所定
の入力電圧が反転入力端子に供給されるＣＭＯＳ構成の
差動増幅手段と、（ｂ）差動増幅手段の出力端子に接続
された出力手段であって、１以上奇数個の従属接続され
たＣＭＯＳインバータからなり、該ＣＭＯＳインバータ
のＰ及びＮチャネルトランジスタのゲートが接続されて
いる、出力手段と、（ｃ）差動増幅手段の反転入力端子
と出力手段の出力端子との間に接続された帰還コンデン
サとを含んでいることを特徴としている。
成するための本発明の第１の局面の容量／電圧変換回路
においては、（ａ）検出すべきコンデンサを介して所定
の入力電圧が反転入力端子に供給されるＣＭＯＳ構成の
差動増幅手段と、（ｂ）差動増幅手段の出力端子に接続
された出力手段であって、１以上奇数個の従属接続され
たＣＭＯＳインバータからなり、該ＣＭＯＳインバータ
のＰ及びＮチャネルトランジスタのゲートが接続されて
いる、出力手段と、（ｃ）差動増幅手段の反転入力端子
と出力手段の出力端子との間に接続された帰還コンデン
サとを含んでいることを特徴としている。
【０００８】上記した第１の目的を達成するための本発
明の第２の局面の容量／電圧変換回路においては、
（ａ）検出すべきコンデンサを介して所定の入力電圧が
反転入力端子に供給されるＣＭＯＳ構成の差動増幅段
と、（ｂ）差動増幅段の出力端子に接続された出力手段
であって、３以上奇数個の従属接続されたＣＭＯＳイン
バータからなり、第１のＣＭＯＳインバータのＰチャネ
ルトランジスタのゲートが前記差動増幅段の出力端子に
接続され、Ｎチャネルトランジスタのゲートに第１の基
準電圧が供給され、第２以降のＣＭＯＳインバータのＰ
及びＮチャネルトランジスタのゲートが接続されてい
る、出力手段と、（ｃ）差動増幅手段の反転入力端子と
出力手段の出力端子との間に接続された帰還コンデンサ
とを含んでいることを特徴としている。
明の第２の局面の容量／電圧変換回路においては、
（ａ）検出すべきコンデンサを介して所定の入力電圧が
反転入力端子に供給されるＣＭＯＳ構成の差動増幅段
と、（ｂ）差動増幅段の出力端子に接続された出力手段
であって、３以上奇数個の従属接続されたＣＭＯＳイン
バータからなり、第１のＣＭＯＳインバータのＰチャネ
ルトランジスタのゲートが前記差動増幅段の出力端子に
接続され、Ｎチャネルトランジスタのゲートに第１の基
準電圧が供給され、第２以降のＣＭＯＳインバータのＰ
及びＮチャネルトランジスタのゲートが接続されてい
る、出力手段と、（ｃ）差動増幅手段の反転入力端子と
出力手段の出力端子との間に接続された帰還コンデンサ
とを含んでいることを特徴としている。
【０００９】上記した第１の目的を達成するための本発
明の第３の局面の容量／電圧変換回路においては、
（ａ）コンデンサと、（ｂ）該コンデンサを介して所定
の入力電圧が反転入力端子に供給されるＣＭＯＳ構成の
差動増幅手段と、（ｃ）差動増幅手段の出力端子に接続
された出力手段であって、１以上奇数個の従属接続され
たＣＭＯＳインバータからなり、該ＣＭＯＳインバータ
のＰ及びＮチャネルトランジスタのゲートが接続されて
いる、出力手段とからなり、差動増幅手段の反転入力端
子と出力手段の出力端子との間に検出すべきコンデンサ
が接続されることを特徴としている。
明の第３の局面の容量／電圧変換回路においては、
（ａ）コンデンサと、（ｂ）該コンデンサを介して所定
の入力電圧が反転入力端子に供給されるＣＭＯＳ構成の
差動増幅手段と、（ｃ）差動増幅手段の出力端子に接続
された出力手段であって、１以上奇数個の従属接続され
たＣＭＯＳインバータからなり、該ＣＭＯＳインバータ
のＰ及びＮチャネルトランジスタのゲートが接続されて
いる、出力手段とからなり、差動増幅手段の反転入力端
子と出力手段の出力端子との間に検出すべきコンデンサ
が接続されることを特徴としている。
【００１０】上記した第１の目的を達成するための本発
明の第４の局面の容量／電圧変換回路においては、
（ａ）コンデンサと、（ｂ）該コンデンサを介して所定
の入力電圧が反転入力端子に供給されるＣＭＯＳ構成の
差動増幅段と、（ｃ）差動増幅段の出力端子に接続され
た出力手段であって、３以上奇数個の従属接続されたＣ
ＭＯＳインバータからなり、第１のＣＭＯＳインバータ
のＰチャネルトランジスタのゲートが差動増幅段の出力
端子に接続され、Ｎチャネルトランジスタのゲートに第
１の基準電圧が供給され、第２以降のＣＭＯＳインバー
タのＰ及びＮチャネルトランジスタのゲートが接続され
ている、出力手段とからなり、差動増幅手段の反転入力
端子と出力手段の出力端子との間に検出すべきコンデン
サが接続されることを特徴としている。本発明の好適な
実施例の容量／電圧変換回路においては、差動増幅段
は、カレントミラー手段を含んで構成されている。ま
た、上記した本発明の第１〜第４の局面の容量／電圧変
換回路は、特に、静電容量型センサ回路等の容量変化検
出型センサ装置に適用することが好適である。
明の第４の局面の容量／電圧変換回路においては、
（ａ）コンデンサと、（ｂ）該コンデンサを介して所定
の入力電圧が反転入力端子に供給されるＣＭＯＳ構成の
差動増幅段と、（ｃ）差動増幅段の出力端子に接続され
た出力手段であって、３以上奇数個の従属接続されたＣ
ＭＯＳインバータからなり、第１のＣＭＯＳインバータ
のＰチャネルトランジスタのゲートが差動増幅段の出力
端子に接続され、Ｎチャネルトランジスタのゲートに第
１の基準電圧が供給され、第２以降のＣＭＯＳインバー
タのＰ及びＮチャネルトランジスタのゲートが接続され
ている、出力手段とからなり、差動増幅手段の反転入力
端子と出力手段の出力端子との間に検出すべきコンデン
サが接続されることを特徴としている。本発明の好適な
実施例の容量／電圧変換回路においては、差動増幅段
は、カレントミラー手段を含んで構成されている。ま
た、上記した本発明の第１〜第４の局面の容量／電圧変
換回路は、特に、静電容量型センサ回路等の容量変化検
出型センサ装置に適用することが好適である。
【００１１】上記した第２の目的を達成するための本発
明の第１の局面のアナログ・インバータ回路において
は、（ａ）第１のインピーダンス素子を介して入力信号
が反転入力端子に供給されるＣＭＯＳ構成の差動増幅手
段と、（ｂ）差動増幅手段の出力端子に接続された出力
手段であって、１以上奇数個の従属接続されたＣＭＯＳ
インバータからなり、該ＣＭＯＳインバータのＰ及びＮ
チャネルトランジスタのゲートが接続されている、出力
手段と、（ｃ）差動増幅手段の反転入力端子と出力手段
の出力端子との間に接続された第２のインピーダンス素
子とを含んでいることを特徴としている。
明の第１の局面のアナログ・インバータ回路において
は、（ａ）第１のインピーダンス素子を介して入力信号
が反転入力端子に供給されるＣＭＯＳ構成の差動増幅手
段と、（ｂ）差動増幅手段の出力端子に接続された出力
手段であって、１以上奇数個の従属接続されたＣＭＯＳ
インバータからなり、該ＣＭＯＳインバータのＰ及びＮ
チャネルトランジスタのゲートが接続されている、出力
手段と、（ｃ）差動増幅手段の反転入力端子と出力手段
の出力端子との間に接続された第２のインピーダンス素
子とを含んでいることを特徴としている。
【００１２】上記した第２の目的を達成するための本発
明の第２の局面のアナログ・インバータ回路において
は、（ａ）第１のインピーダンス素子を介して入力信号
が反転入力端子に供給されるＣＭＯＳ構成の差動増幅段
と、（ｂ）差動増幅段の出力端子に接続された出力手段
であって、３以上奇数個の従属接続されたのＣＭＯＳイ
ンバータからなり、第１のＣＭＯＳインバータのＰチャ
ネルトランジスタのゲートが前記差動増幅段の出力端子
に接続され、Ｎチャネルトランジスタのゲートに第１の
基準電圧が供給され、第２以降のＣＭＯＳインバータの
Ｐ及びＮチャネルトランジスタのゲートが接続されてい
る、出力手段と、（ｃ）差動増幅手段の反転入力端子と
出力手段の出力端子との間に接続された第２のインピー
ダンス素子とを含んでいることを特徴としている。
明の第２の局面のアナログ・インバータ回路において
は、（ａ）第１のインピーダンス素子を介して入力信号
が反転入力端子に供給されるＣＭＯＳ構成の差動増幅段
と、（ｂ）差動増幅段の出力端子に接続された出力手段
であって、３以上奇数個の従属接続されたのＣＭＯＳイ
ンバータからなり、第１のＣＭＯＳインバータのＰチャ
ネルトランジスタのゲートが前記差動増幅段の出力端子
に接続され、Ｎチャネルトランジスタのゲートに第１の
基準電圧が供給され、第２以降のＣＭＯＳインバータの
Ｐ及びＮチャネルトランジスタのゲートが接続されてい
る、出力手段と、（ｃ）差動増幅手段の反転入力端子と
出力手段の出力端子との間に接続された第２のインピー
ダンス素子とを含んでいることを特徴としている。
【００１３】
【実施の態様】図１（Ａ）は本発明の一実施例の容量／
電圧変換回路を示しており、１は図４（Ａ）に示した回
路の差動増幅段と同一構成のＣＭＯＳ構成の差動増幅段
であり、３はＣＭＯＳ構成の出力段である。差動増幅段
１の反転入力端子であるＮチャネルトランジスタＱN11
のゲートには、静電容量型センサ等におけるセンサ・コ
ンデンサＣinを介して所定の入力電圧Ｖinが供給される
とともに、該ゲートと電圧増幅段３の出力端子との間に
は、帰還コンデンサＣfが接続されている。差動増幅段
１の非反転入力端子であるＮチャネルトランジスタＱ
N12のゲートには、第１の基準電圧Ｖpが供給される。こ
の第１の基準電圧Ｖpは、通常、電源電圧Ｖddの１／２
に設定される（正及び負の電源を用いる場合は、アース
・レベルに設定される）。さらに、電流源として機能す
るＮチャネルトランジスタＱN13のゲートには、第２の
基準電圧Ｖcが供給される。ＰチャネルトランジスタＱ
P11、ＱP12は、カレントミラー回路を構成している。
電圧変換回路を示しており、１は図４（Ａ）に示した回
路の差動増幅段と同一構成のＣＭＯＳ構成の差動増幅段
であり、３はＣＭＯＳ構成の出力段である。差動増幅段
１の反転入力端子であるＮチャネルトランジスタＱN11
のゲートには、静電容量型センサ等におけるセンサ・コ
ンデンサＣinを介して所定の入力電圧Ｖinが供給される
とともに、該ゲートと電圧増幅段３の出力端子との間に
は、帰還コンデンサＣfが接続されている。差動増幅段
１の非反転入力端子であるＮチャネルトランジスタＱ
N12のゲートには、第１の基準電圧Ｖpが供給される。こ
の第１の基準電圧Ｖpは、通常、電源電圧Ｖddの１／２
に設定される（正及び負の電源を用いる場合は、アース
・レベルに設定される）。さらに、電流源として機能す
るＮチャネルトランジスタＱN13のゲートには、第２の
基準電圧Ｖcが供給される。ＰチャネルトランジスタＱ
P11、ＱP12は、カレントミラー回路を構成している。
【００１４】出力段３は、従属接続された第１、第２及
び第３のＣＭＯＳインバータ３１、３２、３３を含んで
いる。第１のＣＭＯＳインバータ３１は、そのＰチャネ
ルトランジスタＱP31のゲートに差動増幅段１の出力が
供給され、ＮチャネルトランジスタＱN31のゲートに第
２の基準電圧Ｖcが供給され、これらのドレイン同士が
接続されて該インバータの出力ノードを構成する。第２
のＣＭＯＳインバータ３２は、Ｐチャネルトランジスタ
ＱP32とＮチャネルトランジスタＱN32とのゲートがとも
に第１のＣＭＯＳインバータの出力ノードに接続され、
ドレインがともに接続されて該インバータの出力ノード
を構成する。第３のＣＭＯＳインバータ３３は、Ｐチャ
ネルトランジスタＱP33とＮチャネルトランジスタＱN33
とのゲートがともに第２のＣＭＯＳインバータ３２の出
力ノードに接続され、ドレインがともに接続されて、容
量／電圧変換回路の出力端子を構成する。
び第３のＣＭＯＳインバータ３１、３２、３３を含んで
いる。第１のＣＭＯＳインバータ３１は、そのＰチャネ
ルトランジスタＱP31のゲートに差動増幅段１の出力が
供給され、ＮチャネルトランジスタＱN31のゲートに第
２の基準電圧Ｖcが供給され、これらのドレイン同士が
接続されて該インバータの出力ノードを構成する。第２
のＣＭＯＳインバータ３２は、Ｐチャネルトランジスタ
ＱP32とＮチャネルトランジスタＱN32とのゲートがとも
に第１のＣＭＯＳインバータの出力ノードに接続され、
ドレインがともに接続されて該インバータの出力ノード
を構成する。第３のＣＭＯＳインバータ３３は、Ｐチャ
ネルトランジスタＱP33とＮチャネルトランジスタＱN33
とのゲートがともに第２のＣＭＯＳインバータ３２の出
力ノードに接続され、ドレインがともに接続されて、容
量／電圧変換回路の出力端子を構成する。
【００１５】図１（Ａ）に示した本発明の容量／電圧変
換回路は、図４（Ａ）に示した回路の出力段２にさらに
２段のＣＭＯＳインバータ（すなわち、第２及び第３の
ＣＭＯＳインバータ）を追加接続したものに相当し、こ
のように追加接続したことにより、開ループゲイン（Ａ
v）を大きくすることができたものである。すなわち、
第１のＣＭＯＳインバータ３１の出力を第２及び第３の
ＣＭＯＳインバータ３２、３３で増幅しているので、Ｖ
outを大きくすることができ、よって Ａv＝Ｖout／（Ｖp−Ｖm） （３） で表される開ループゲインＡvを大きくすることができ
る。これにより、Ａvをほぼ無限大であると見做すこと
ができる範囲が拡大され、その結果的、β＝Ｃin／Ｃf
を満足する範囲が広くなる。
換回路は、図４（Ａ）に示した回路の出力段２にさらに
２段のＣＭＯＳインバータ（すなわち、第２及び第３の
ＣＭＯＳインバータ）を追加接続したものに相当し、こ
のように追加接続したことにより、開ループゲイン（Ａ
v）を大きくすることができたものである。すなわち、
第１のＣＭＯＳインバータ３１の出力を第２及び第３の
ＣＭＯＳインバータ３２、３３で増幅しているので、Ｖ
outを大きくすることができ、よって Ａv＝Ｖout／（Ｖp−Ｖm） （３） で表される開ループゲインＡvを大きくすることができ
る。これにより、Ａvをほぼ無限大であると見做すこと
ができる範囲が拡大され、その結果的、β＝Ｃin／Ｃf
を満足する範囲が広くなる。
【００１６】したがって、図１（Ｂ）の入出力伝達特性
に示すように、オフセット電圧ＶOF FSETが極めて小さく
なる。例えば、電源電圧Ｖddが５Ｖの場合、ＶOFFSETは
５０ｍＶ程度であり、図４（Ａ）の回路のＶOFFSETが３
００ｍＶ程度であることと比較すれば、１／６にオフセ
ット電圧を低減することができ、ダイナミックレンジを
拡大できる。図１（Ａ）の回路においては、追加接続し
たＣＭＯＳインバータの段数を２としているが、これに
限らず、必要に応じて所定の偶数段を追加接続すること
ができる（すなわち、電圧増幅段全体としては、奇数
段）ことは勿論である。ただし、出力段３において、Ｃ
ＭＯＳインバータの従属接続の段数を増加させれば、ダ
イナミックレンジが拡大されるものの共振しやすくな
る。したがって、共振を抑えるための抵抗やコンデンサ
を付加する必要が生じてしまうので、図示した出力段３
の構成、すなわち３段の従属接続とすることがが最適で
ある。また、ＮチャネルトランジスタＱN31のゲートを
差動増幅段１の出力に接続し、Ｐチャネルトランジスタ
ＱP31のゲートに所定の基準電圧（≠Ｖc）を供給するよ
うにしてもよい。
に示すように、オフセット電圧ＶOF FSETが極めて小さく
なる。例えば、電源電圧Ｖddが５Ｖの場合、ＶOFFSETは
５０ｍＶ程度であり、図４（Ａ）の回路のＶOFFSETが３
００ｍＶ程度であることと比較すれば、１／６にオフセ
ット電圧を低減することができ、ダイナミックレンジを
拡大できる。図１（Ａ）の回路においては、追加接続し
たＣＭＯＳインバータの段数を２としているが、これに
限らず、必要に応じて所定の偶数段を追加接続すること
ができる（すなわち、電圧増幅段全体としては、奇数
段）ことは勿論である。ただし、出力段３において、Ｃ
ＭＯＳインバータの従属接続の段数を増加させれば、ダ
イナミックレンジが拡大されるものの共振しやすくな
る。したがって、共振を抑えるための抵抗やコンデンサ
を付加する必要が生じてしまうので、図示した出力段３
の構成、すなわち３段の従属接続とすることがが最適で
ある。また、ＮチャネルトランジスタＱN31のゲートを
差動増幅段１の出力に接続し、Ｐチャネルトランジスタ
ＱP31のゲートに所定の基準電圧（≠Ｖc）を供給するよ
うにしてもよい。
【００１７】図２（Ａ）は、本発明の他の実施例の容量
／電圧変換回路を示している。該回路は、ＣＭＯＳ構成
の差動増幅段１と出力段４とで構成されており、図４
（Ａ）に示した回路と比較して、出力段４のＣＭＯＳイ
ンバータのＮチャネルトランジスタＱN4のゲートがＰチ
ャネルトランジスタＱP4のゲートとともにＣＭＯＳ差動
増幅段１の出力に接続されている点で相違している。図
４（Ａ）に示した回路においては、出力段２中のＮチャ
ネルトランジスタＱN2のゲートに所定の基準電圧Ｖcが
供給されているので、該トランジスタは常時一定の導電
抵抗値を有している。したがって、差動増幅段１からの
出力に依存して変化するＰチャネルトランジスタＱP2の
抵抗値とＮチャネルトランジスタＱN2の固定の抵抗値と
の分圧比によって、出力電圧Ｖoutが決定される。
／電圧変換回路を示している。該回路は、ＣＭＯＳ構成
の差動増幅段１と出力段４とで構成されており、図４
（Ａ）に示した回路と比較して、出力段４のＣＭＯＳイ
ンバータのＮチャネルトランジスタＱN4のゲートがＰチ
ャネルトランジスタＱP4のゲートとともにＣＭＯＳ差動
増幅段１の出力に接続されている点で相違している。図
４（Ａ）に示した回路においては、出力段２中のＮチャ
ネルトランジスタＱN2のゲートに所定の基準電圧Ｖcが
供給されているので、該トランジスタは常時一定の導電
抵抗値を有している。したがって、差動増幅段１からの
出力に依存して変化するＰチャネルトランジスタＱP2の
抵抗値とＮチャネルトランジスタＱN2の固定の抵抗値と
の分圧比によって、出力電圧Ｖoutが決定される。
【００１８】これに対して、図２（Ａ）の回路において
は、ＮチャネルトランジスタＱN4のゲートにも差動増幅
段１の出力が供給されるので、該出力に依存してＰ及び
ＮチャネルトランジスタＱP4及びＱN4の両方の導電抵抗
値を相補的に変化させることができる。よって、出力段
４の出力のダイナミックレンジを広くすることができる
ので開ループゲインＡvを大きくすることができ、Ａvを
ほぼ無限大であると見做すことができる範囲が拡大され
る。その結果的、β＝Ｃin／Ｃfを満足する範囲が広く
なり、図２（Ｂ）の入出力伝達特性に示すように、オフ
セット電圧ＶOFFSETが図４（Ａ）の回路に比較して極め
て小さくなる。電源電圧Ｖdd＝５Ｖの場合、図２（Ａ）
の回路におけるオフセット電圧は１００ｍＶ程度であ
り、オフセット電圧が３００ｍＶ程度である図４（Ａ）
の回路と比べて、ダイナミックレンジを拡大することが
できる。図２（Ａ）の回路においても、出力段４のＣＭ
ＯＳインバータを１段だけではなく、所定の奇数段とす
ることができることは言うまでもない。なお、この場合
も、図１（Ａ）の回路における出力段３と同様に、３段
以下の従属接続とすることが好適である。
は、ＮチャネルトランジスタＱN4のゲートにも差動増幅
段１の出力が供給されるので、該出力に依存してＰ及び
ＮチャネルトランジスタＱP4及びＱN4の両方の導電抵抗
値を相補的に変化させることができる。よって、出力段
４の出力のダイナミックレンジを広くすることができる
ので開ループゲインＡvを大きくすることができ、Ａvを
ほぼ無限大であると見做すことができる範囲が拡大され
る。その結果的、β＝Ｃin／Ｃfを満足する範囲が広く
なり、図２（Ｂ）の入出力伝達特性に示すように、オフ
セット電圧ＶOFFSETが図４（Ａ）の回路に比較して極め
て小さくなる。電源電圧Ｖdd＝５Ｖの場合、図２（Ａ）
の回路におけるオフセット電圧は１００ｍＶ程度であ
り、オフセット電圧が３００ｍＶ程度である図４（Ａ）
の回路と比べて、ダイナミックレンジを拡大することが
できる。図２（Ａ）の回路においても、出力段４のＣＭ
ＯＳインバータを１段だけではなく、所定の奇数段とす
ることができることは言うまでもない。なお、この場合
も、図１（Ａ）の回路における出力段３と同様に、３段
以下の従属接続とすることが好適である。
【００１９】以上、本発明を好適な実施例について説明
したが、本発明はこれらの実施例に限られるものではな
く、例えば、差動増幅段の構成を変更する等の、種々の
変形が可能であることは、明らかであろう。
したが、本発明はこれらの実施例に限られるものではな
く、例えば、差動増幅段の構成を変更する等の、種々の
変形が可能であることは、明らかであろう。
【図１】本発明の第１の実施例の容量／電圧変換回路の
回路図、及びその入出力伝達特性を示すグラフである。
回路図、及びその入出力伝達特性を示すグラフである。
【図２】本発明の第２の実施例の容量／電圧変換回路の
回路図、及びその入出力伝達特性を示すグラフである。
回路図、及びその入出力伝達特性を示すグラフである。
【図３】本出願人が既に提案した静電容量型センサ回路
のブロック図である。
のブロック図である。
【図４】図３に示した静電容量型センサ回路におけるオ
ペアンプとして、汎用のものを用いた場合の回路図、及
びその入出力伝達特性を示すグラフである。
ペアンプとして、汎用のものを用いた場合の回路図、及
びその入出力伝達特性を示すグラフである。
Claims (9)
- 【請求項１】 検出すべきコンデンサの容量に対応する
電圧を出力する容量／電圧変換回路において、 前記検出すべきコンデンサを介して所定の入力電圧が反
転入力端子に供給されるＣＭＯＳ構成の差動増幅手段
と、 前記差動増幅手段の出力端子に接続された出力手段であ
って、１以上奇数個の従属接続されたＣＭＯＳインバー
タからなり、該ＣＭＯＳインバータのＰ及びＮチャネル
トランジスタのゲートが接続されている、出力手段と、 前記差動増幅手段の反転入力端子と前記出力手段の出力
端子との間に接続された帰還コンデンサとを含んでいる
ことを特徴とする容量／電圧変換回路。 - 【請求項２】 検出すべきコンデンサの容量に対応する
電圧を出力する容量／電圧変換回路において、 前記検出すべきコンデンサを介して所定の入力電圧が反
転入力端子に供給されるＣＭＯＳ構成の差動増幅段と、 前記差動増幅段の出力端子に接続された出力手段であっ
て、３以上奇数個の従属接続されたＣＭＯＳインバータ
からなり、第１のＣＭＯＳインバータのＰチャネルトラ
ンジスタのゲートが前記差動増幅段の出力端子に接続さ
れ、Ｎチャネルトランジスタのゲートに第１の基準電圧
が供給され、第２以降のＣＭＯＳインバータのＰ及びＮ
チャネルトランジスタのゲートが接続されている、出力
手段と、 前記差動増幅手段の反転入力端子と前記出力手段の出力
端子との間に接続された帰還コンデンサとを含んでいる
ことを特徴とする容量／電圧変換回路。 - 【請求項３】 検出すべきコンデンサの容量に対応する
電圧を出力する容量／電圧変換回路において、 コンデンサと、 前記コンデンサを介して所定の入力電圧が反転入力端子
に供給されるＣＭＯＳ構成の差動増幅手段と、 前記差動増幅手段の出力端子に接続された出力手段であ
って、１以上奇数個の従属接続されたＣＭＯＳインバー
タからなり、該ＣＭＯＳインバータのＰ及びＮチャネル
トランジスタのゲートが接続されている、出力手段とか
らなり、前記差動増幅手段の反転入力端子と前記出力手
段の出力端子との間に前記検出すべきコンデンサが接続
されることを特徴とする容量／電圧変換回路。 - 【請求項４】 検出すべきコンデンサの容量に対応する
電圧を出力する容量／電圧変換回路において、 コンデンサと、 前記コンデンサを介して所定の入力電圧が反転入力端子
に供給されるＣＭＯＳ構成の差動増幅段と、 前記差動増幅段の出力端子に接続された出力手段であっ
て、３以上奇数個の従属接続されたＣＭＯＳインバータ
からなり、第１のＣＭＯＳインバータのＰチャネルトラ
ンジスタのゲートが前記差動増幅段の出力端子に接続さ
れ、Ｎチャネルトランジスタのゲートに第１の基準電圧
が供給され、第２以降のＣＭＯＳインバータのＰ及びＮ
チャネルトランジスタのゲートが接続されている、出力
手段とからなり、前記差動増幅手段の反転入力端子と前
記出力手段の出力端子との間に前記検出すべきコンデン
サが接続されることを特徴とする容量／電圧変換回路。 - 【請求項５】 請求項１〜４のいずれかに記載の容量／
電圧変換回路において、前記差動増幅段は、カレントミ
ラー手段を含んでいることを特徴とする容量／電圧変換
回路。 - 【請求項６】 容量変化を検出する容量変化検出型セン
サ装置において、該装置は、請求項１〜５のいずれかに
記載の容量／電圧変換回路を用い、かつ前記検出すべき
コンデンサをセンサ・コンデンサとして、その容量変化
を検出するよう構成されていることを特徴とする容量変
化検出型センサ装置。 - 【請求項７】 請求項６記載の容量変化検出型センサ装
置において、前記センサ・コンデンサは、静電容量型セ
ンサの静電容量であることを特徴とする容量変化検出型
センサ装置。 - 【請求項８】 アナログ・インバータ回路において、 第１のインピーダンス素子を介して入力信号が反転入力
端子に供給されるＣＭＯＳ構成の差動増幅手段と、 前記差動増幅手段の出力端子に接続された出力手段であ
って、１以上奇数個の従属接続されたＣＭＯＳインバー
タからなり、該ＣＭＯＳインバータのＰ及びＮチャネル
トランジスタのゲートが接続されている、出力手段と、 前記差動増幅手段の反転入力端子と前記出力手段の出力
端子との間に接続された第２のインピーダンス素子とを
含んでいることを特徴とするアナログ・インバータ回
路。 - 【請求項９】 アナログ・インバータ回路において、 第１のインピーダンス素子を介して入力信号が反転入力
端子に供給されるＣＭＯＳ構成の差動増幅段と、 前記差動増幅段の出力端子に接続された出力手段であっ
て、３以上奇数個の従属接続されたのＣＭＯＳインバー
タからなり、第１のＣＭＯＳインバータのＰチャネルト
ランジスタのゲートが前記差動増幅段の出力端子に接続
され、Ｎチャネルトランジスタのゲートに第１の基準電
圧が供給され、第２以降のＣＭＯＳインバータのＰ及び
Ｎチャネルトランジスタのゲートが接続されている、出
力手段と、 前記差動増幅手段の反転入力端子と前記出力手段の出力
端子との間に接続された第２のインピーダンス素子とを
含んでいることを特徴とするアナログ・インバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26984797A JPH11108975A (ja) | 1997-10-02 | 1997-10-02 | アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26984797A JPH11108975A (ja) | 1997-10-02 | 1997-10-02 | アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001156862A Division JP2002057536A (ja) | 2001-05-25 | 2001-05-25 | アナログ・インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11108975A true JPH11108975A (ja) | 1999-04-23 |
Family
ID=17478030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26984797A Pending JPH11108975A (ja) | 1997-10-02 | 1997-10-02 | アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11108975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101230313B1 (ko) | 2006-07-05 | 2013-02-06 | 재단법인서울대학교산학협력재단 | 레벨 시프터 및 그의 구동 방법 |
-
1997
- 1997-10-02 JP JP26984797A patent/JPH11108975A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101230313B1 (ko) | 2006-07-05 | 2013-02-06 | 재단법인서울대학교산학협력재단 | 레벨 시프터 및 그의 구동 방법 |
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