JPH1091458A - 割込み要因制御回路 - Google Patents
割込み要因制御回路Info
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- JPH1091458A JPH1091458A JP24280396A JP24280396A JPH1091458A JP H1091458 A JPH1091458 A JP H1091458A JP 24280396 A JP24280396 A JP 24280396A JP 24280396 A JP24280396 A JP 24280396A JP H1091458 A JPH1091458 A JP H1091458A
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- smi
- signal
- interrupt
- factor
- control circuit
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Abstract
(57)【要約】
【課題】 コンピュータシステムにおいて、ＣＰＵアー
キテクチャに依存することなくシステム管理上の割込み
信号を融通的に制御し、アーキテクチャが異なるＣＰＵ
間で互換性が維持できる割込み要因制御回路を提供す
る。 【解決手段】 ＣＰＵが割込み要因を認識したことを、
該当する割込み要因のクリア指示により識別し、この識
別後に新たな割込み信号を発生する。好ましい例では、
複数のＳＭＩ要因を個別に登録しつつ割込みを要求する
複数のＳＭＩ要因レジスタと、要求により割込み信号を
準備し、要因クリア信号により新たな割込み信号を発生
するタイミング生成部とを有する。或いは、タイミング
生成部が、ＣＰＵによる要因クリア信号と、ＣＰＵにお
ける割込みの活性状態を示す信号との論理和をとる論理
回路を有する。
キテクチャに依存することなくシステム管理上の割込み
信号を融通的に制御し、アーキテクチャが異なるＣＰＵ
間で互換性が維持できる割込み要因制御回路を提供す
る。 【解決手段】 ＣＰＵが割込み要因を認識したことを、
該当する割込み要因のクリア指示により識別し、この識
別後に新たな割込み信号を発生する。好ましい例では、
複数のＳＭＩ要因を個別に登録しつつ割込みを要求する
複数のＳＭＩ要因レジスタと、要求により割込み信号を
準備し、要因クリア信号により新たな割込み信号を発生
するタイミング生成部とを有する。或いは、タイミング
生成部が、ＣＰＵによる要因クリア信号と、ＣＰＵにお
ける割込みの活性状態を示す信号との論理和をとる論理
回路を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおいて複数の割込み要因を登録し、各割込み要因
に基づいて割込み信号を発生する割込み要因制御回路に
関し、特に、ＣＰＵがシステム管理上の割込みモードに
移行するための割込みを融通的に制御できる割込み要因
制御回路に関する。
テムにおいて複数の割込み要因を登録し、各割込み要因
に基づいて割込み信号を発生する割込み要因制御回路に
関し、特に、ＣＰＵがシステム管理上の割込みモードに
移行するための割込みを融通的に制御できる割込み要因
制御回路に関する。
【０００２】
【従来の技術】従来、例えばインテル社のＰentium（商
標）をＣＰＵとして使用するシステムでは、システム管
理上の割込み信号であるシステムマネージメント割込み
信号（以下、省略してＳＭＩ信号という）をＣＰＵに入
力することによって、ＣＰＵの動作モードをシステムマ
ネージメントモード（以下、省略してＳＭＭという）に
移行させることが可能である。その際に、ＣＰＵがシス
テムマネージメント割込みの活性状態を示す信号（以
下、省略してＳＭＩＡＣＴ信号という）を出力し、外部
に対し動作モードが変更されたことを通知している。
標）をＣＰＵとして使用するシステムでは、システム管
理上の割込み信号であるシステムマネージメント割込み
信号（以下、省略してＳＭＩ信号という）をＣＰＵに入
力することによって、ＣＰＵの動作モードをシステムマ
ネージメントモード（以下、省略してＳＭＭという）に
移行させることが可能である。その際に、ＣＰＵがシス
テムマネージメント割込みの活性状態を示す信号（以
下、省略してＳＭＩＡＣＴ信号という）を出力し、外部
に対し動作モードが変更されたことを通知している。
【０００３】通常、このようなコンピュータシステムに
は、スイッチの押下はもとより、ソフトウェアコマンド
やシステムエラーなど多様なＳＭＩ要因があり、個別の
ＳＭＩ信号の発行要求が、これらのＳＭＩ要因により同
時かつ多発的に生じる。ＣＰＵは、導入した１つのＳＭ
Ｉ信号の処理を実行しながら、もう１つのＳＭＩ信号を
ペンディングにするため、２つまでのＳＭＩ信号が同時
に入力されても順次に処理できる。
は、スイッチの押下はもとより、ソフトウェアコマンド
やシステムエラーなど多様なＳＭＩ要因があり、個別の
ＳＭＩ信号の発行要求が、これらのＳＭＩ要因により同
時かつ多発的に生じる。ＣＰＵは、導入した１つのＳＭ
Ｉ信号の処理を実行しながら、もう１つのＳＭＩ信号を
ペンディングにするため、２つまでのＳＭＩ信号が同時
に入力されても順次に処理できる。
【０００４】しかし、３つ以上のＳＭＩ信号に対しては
同時に処理することができない。このため、３つ目から
のＳＭＩ信号をＣＰＵが確実に処理するため、従来から
割込み要因制御回路が種々提案されている。この割込み
要因制御回路には、３番目以降のＳＭＩ信号が個別に登
録され、ＣＰＵが要求するＳＭＩ信号の発生タイミング
に合わせて送出される。
同時に処理することができない。このため、３つ目から
のＳＭＩ信号をＣＰＵが確実に処理するため、従来から
割込み要因制御回路が種々提案されている。この割込み
要因制御回路には、３番目以降のＳＭＩ信号が個別に登
録され、ＣＰＵが要求するＳＭＩ信号の発生タイミング
に合わせて送出される。
【０００５】割込み要因制御回路の従来例としては、複
数のＳＭＩ要因に対応して複数のＳＭＩ要因レジスタを
有するものがあり、いずれか１つのＳＭＩ要因レジスタ
がセットされると、対応するＳＭＩ要因に基づくＳＭＩ
信号が生成される。ＣＰＵは、各ＳＭＩ信号を導入する
とＳＭＩＡＣＴ信号を割込み要因制御回路に出力し、同
時に、対応するＳＭＩ要因レジスタのクリアを指示して
いる。
数のＳＭＩ要因に対応して複数のＳＭＩ要因レジスタを
有するものがあり、いずれか１つのＳＭＩ要因レジスタ
がセットされると、対応するＳＭＩ要因に基づくＳＭＩ
信号が生成される。ＣＰＵは、各ＳＭＩ信号を導入する
とＳＭＩＡＣＴ信号を割込み要因制御回路に出力し、同
時に、対応するＳＭＩ要因レジスタのクリアを指示して
いる。
【０００６】割込み要因制御回路では、他のＳＭＩ要因
に対応するＳＭＩ要因レジスタが既にセットされている
ことがある。割込み要因制御回路は、ＣＰＵのＳＭＩＡ
ＣＴ信号を識別し、このＳＭＩ要因レジスタに基づく新
たなＳＭＩ信号を直ちに送出する。割込み要因制御回路
が以上の作用を繰り返すことと、ＣＰＵが２つまでのＳ
ＭＩ信号を同時に処理できることとにより、割込み要因
制御回路が３つ以上のＳＭＩ信号の送出制御を管理する
ことができる。
に対応するＳＭＩ要因レジスタが既にセットされている
ことがある。割込み要因制御回路は、ＣＰＵのＳＭＩＡ
ＣＴ信号を識別し、このＳＭＩ要因レジスタに基づく新
たなＳＭＩ信号を直ちに送出する。割込み要因制御回路
が以上の作用を繰り返すことと、ＣＰＵが２つまでのＳ
ＭＩ信号を同時に処理できることとにより、割込み要因
制御回路が３つ以上のＳＭＩ信号の送出制御を管理する
ことができる。
【０００７】
【発明が解決しようとする課題】しかし、例えば、Ｐen
tiumの次世代ＣＰＵとして上位のＰentium−Ｐro（商
標）が既に商品化されており、このＰentium−Ｐroに対
して割込み要因制御回路を使用すると問題点が生じる。
すなわち、Ｐentium−Ｐroでは、ＳＭＩ信号の導入確認
の通知としてＳＭＩＡＣＴ信号を出力する代わりに、通
常のＣＰＵサイクルと区別され、割込み処理を行うため
のスペシャルサイクルを起動している。
tiumの次世代ＣＰＵとして上位のＰentium−Ｐro（商
標）が既に商品化されており、このＰentium−Ｐroに対
して割込み要因制御回路を使用すると問題点が生じる。
すなわち、Ｐentium−Ｐroでは、ＳＭＩ信号の導入確認
の通知としてＳＭＩＡＣＴ信号を出力する代わりに、通
常のＣＰＵサイクルと区別され、割込み処理を行うため
のスペシャルサイクルを起動している。
【０００８】ＣＰＵは、ＣＰＵバス又はＰＣＩバスを介
してスペシャルサイクルを起動し、各ＳＭＩ要因を特定
する指示値を割込み要因制御回路に送出する。このスペ
シャルサイクルで、ＣＰＵが割込み要因制御回路のＩ／
Ｏレジスタなどを介し指示値を送出している。割込み要
因制御回路は、導入した指示値に従って各ＳＭＩ要因レ
ジスタを選択的にクリアし、ＣＰＵが、指示値を介し直
ちに該当するＳＭＩ要因をクリアできる。
してスペシャルサイクルを起動し、各ＳＭＩ要因を特定
する指示値を割込み要因制御回路に送出する。このスペ
シャルサイクルで、ＣＰＵが割込み要因制御回路のＩ／
Ｏレジスタなどを介し指示値を送出している。割込み要
因制御回路は、導入した指示値に従って各ＳＭＩ要因レ
ジスタを選択的にクリアし、ＣＰＵが、指示値を介し直
ちに該当するＳＭＩ要因をクリアできる。
【０００９】新たなＳＭＩ信号は、ＣＰＵがスペシャル
サイクルを起動した後に割込み要因制御回路から送出さ
れねばならない。そのため割込み要因制御回路は、従来
のＳＭＩＡＣＴ信号を識別する代わりに、高速のＣＰＵ
バス信号かＰＣＩバス信号かを予め監視し、ＣＰＵによ
るスペシャルサイクルの起動を識別する必要がある。こ
の監視には、各バス信号が割込み要因制御回路に入力さ
れる必要があり、そのために入力端子数が増加し、高速
な内部素子が必要になってしまう。
サイクルを起動した後に割込み要因制御回路から送出さ
れねばならない。そのため割込み要因制御回路は、従来
のＳＭＩＡＣＴ信号を識別する代わりに、高速のＣＰＵ
バス信号かＰＣＩバス信号かを予め監視し、ＣＰＵによ
るスペシャルサイクルの起動を識別する必要がある。こ
の監視には、各バス信号が割込み要因制御回路に入力さ
れる必要があり、そのために入力端子数が増加し、高速
な内部素子が必要になってしまう。
【００１０】上記の問題点に鑑み、本発明は、コンピュ
ータシステムで複数のＳＭＩ要因を管理しつつＳＭＩを
発行する際に、ＣＰＵアーキテクチャに依存することな
くＳＭＩ信号を融通的に制御し、アーキテクチャが異な
るＣＰＵ間で互換性が維持される割込み要因制御回路の
提供を目的とする。
ータシステムで複数のＳＭＩ要因を管理しつつＳＭＩを
発行する際に、ＣＰＵアーキテクチャに依存することな
くＳＭＩ信号を融通的に制御し、アーキテクチャが異な
るＣＰＵ間で互換性が維持される割込み要因制御回路の
提供を目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の割込み要因制御回路は、コンピュータシス
テム管理上の複数の割込み要因を登録し、各割込み要因
に基づいてＣＰＵに対し割込み信号を発生する割込み要
因制御回路において、ＣＰＵが割込み要因を認識したこ
とを、該当する割込み要因のクリア指示により識別し、
この識別後に新たな割込み信号を発生することを特徴と
する。
め、本発明の割込み要因制御回路は、コンピュータシス
テム管理上の複数の割込み要因を登録し、各割込み要因
に基づいてＣＰＵに対し割込み信号を発生する割込み要
因制御回路において、ＣＰＵが割込み要因を認識したこ
とを、該当する割込み要因のクリア指示により識別し、
この識別後に新たな割込み信号を発生することを特徴と
する。
【００１２】本発明の割込み要因制御回路によれば、ア
ーキテクチャの異なるＣＰＵの割込み処理が認識される
ので、このＣＰＵに対する割込み信号の発生が制御でき
る。このためＣＰＵバス信号とＰＣＩバス信号とを割込
み要因制御回路に入力することを要しない。
ーキテクチャの異なるＣＰＵの割込み処理が認識される
ので、このＣＰＵに対する割込み信号の発生が制御でき
る。このためＣＰＵバス信号とＰＣＩバス信号とを割込
み要因制御回路に入力することを要しない。
【００１３】本発明の割込み要因制御回路の好ましい例
では、前記複数の割込み要因を登録しつつ割込みを要求
し、ＣＰＵにより割込み要因が認識されクリアが指示さ
れると、要因クリア信号により該当する割込み要因を取
り消す複数の割込み要因レジスタと、各割込み要求によ
り割込み信号を準備し、要因クリア信号により新たな割
込み信号を発生するタイミング生成部とを有する。或い
は、前記タイミング生成部は、要因クリア信号と、ＣＰ
Ｕにおける割込みの活性状態を示す信号との論理和をと
る組合せ論理回路を有する。これらの場合、複数の割込
み要因に対する融通的な制御を実現できる。
では、前記複数の割込み要因を登録しつつ割込みを要求
し、ＣＰＵにより割込み要因が認識されクリアが指示さ
れると、要因クリア信号により該当する割込み要因を取
り消す複数の割込み要因レジスタと、各割込み要求によ
り割込み信号を準備し、要因クリア信号により新たな割
込み信号を発生するタイミング生成部とを有する。或い
は、前記タイミング生成部は、要因クリア信号と、ＣＰ
Ｕにおける割込みの活性状態を示す信号との論理和をと
る組合せ論理回路を有する。これらの場合、複数の割込
み要因に対する融通的な制御を実現できる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態に基づ
いて本発明を説明する。図１は、本発明の一実施形態例
の割込み要因制御回路を示すブロック図である。この割
込み要因制御回路は、ＳＭＩ要因の登録部１００と、Ｓ
ＭＩ要因のクリア部２００と、ＳＭＩ信号の発生部３０
０とを具備し、複数のＳＭＩ要因を管理しつつアーキテ
クチャが異なるＣＰＵにＳＭＩ信号を発行している。
いて本発明を説明する。図１は、本発明の一実施形態例
の割込み要因制御回路を示すブロック図である。この割
込み要因制御回路は、ＳＭＩ要因の登録部１００と、Ｓ
ＭＩ要因のクリア部２００と、ＳＭＩ信号の発生部３０
０とを具備し、複数のＳＭＩ要因を管理しつつアーキテ
クチャが異なるＣＰＵにＳＭＩ信号を発行している。
【００１５】登録部１００は、ＳＭＩマスク条件をセッ
トするためのＳＭＩマスクレジスタ１と、このＳＭＩマ
スク条件と複数のＳＭＩ要因信号２１〜２ｎ（ｎは自然
数である）との論理積をとる複数のＡＮＤゲート４１〜
４ｎと、これら論理積に基づきＳＭＩ要因信号２１〜２
ｎをセットする複数のＳＭＩ要因レジスタ３１〜３ｎと
を備え、マスク可能な複数のＳＭＩ要因を個別に登録し
ている。
トするためのＳＭＩマスクレジスタ１と、このＳＭＩマ
スク条件と複数のＳＭＩ要因信号２１〜２ｎ（ｎは自然
数である）との論理積をとる複数のＡＮＤゲート４１〜
４ｎと、これら論理積に基づきＳＭＩ要因信号２１〜２
ｎをセットする複数のＳＭＩ要因レジスタ３１〜３ｎと
を備え、マスク可能な複数のＳＭＩ要因を個別に登録し
ている。
【００１６】クリア部２００は、各ＳＭＩ要因レジスタ
３１〜３ｎをクリアする要因クリア信号５１〜５ｎを個
別に生成する要因クリア信号生成部５と、全ての要因ク
リア信号５１〜５ｎの論理和をとる第２ＯＲゲート６と
を備える。この要因クリア信号生成部５は、ＣＰＵが送
出する指示値１２を図示しないＩ／Ｏレジスタなどを介
して導入し、この指示値１２に従って対応するＳＭＩ要
因レジスタ３１〜３ｎに対し個別に要因クリア信号５１
〜５ｎを送出するとともに、ＳＭＩ信号の発生タイミン
グを決定している。
３１〜３ｎをクリアする要因クリア信号５１〜５ｎを個
別に生成する要因クリア信号生成部５と、全ての要因ク
リア信号５１〜５ｎの論理和をとる第２ＯＲゲート６と
を備える。この要因クリア信号生成部５は、ＣＰＵが送
出する指示値１２を図示しないＩ／Ｏレジスタなどを介
して導入し、この指示値１２に従って対応するＳＭＩ要
因レジスタ３１〜３ｎに対し個別に要因クリア信号５１
〜５ｎを送出するとともに、ＳＭＩ信号の発生タイミン
グを決定している。
【００１７】発生部３００は、ＳＭＩ要因レジスタ３１
〜３ｎ群の全セット出力の論理和をとり、ＳＭＩ要求信
号４を送出するための第１ＯＲゲート２と、ＳＭＩＡＣ
Ｔ信号７および第２ＯＲゲート６の論理和出力の論理和
をとり、ＳＭＩ処理認識信号９を送出する第３ＯＲゲー
ト８と、ＳＭＩ要求信号４によりＳＭＩ信号１１を準備
し、ＳＭＩ処理認識信号９の導入をＳＭＩ信号１１の発
生タイミングとし、ＳＭＩ信号１１を送出するタイミン
グ生成部１０とを備えている。
〜３ｎ群の全セット出力の論理和をとり、ＳＭＩ要求信
号４を送出するための第１ＯＲゲート２と、ＳＭＩＡＣ
Ｔ信号７および第２ＯＲゲート６の論理和出力の論理和
をとり、ＳＭＩ処理認識信号９を送出する第３ＯＲゲー
ト８と、ＳＭＩ要求信号４によりＳＭＩ信号１１を準備
し、ＳＭＩ処理認識信号９の導入をＳＭＩ信号１１の発
生タイミングとし、ＳＭＩ信号１１を送出するタイミン
グ生成部１０とを備えている。
【００１８】以上の構成において、ＳＭＩ要因信号２１
〜２ｎは、外部から同時かつ多発的に導入され、対応す
る各ＳＭＩ要因レジスタ３１〜３ｎが、ＳＭＩマスク条
件によりマスクされない限りセットされる。各ＳＭＩ要
因レジスタ３１〜３ｎは、一旦セットされると、要因ク
リア信号５１〜５ｎが入力されるまではリセットされ
ず、登録される各ＳＭＩ要因信号２１〜２ｎを保持し続
ける。
〜２ｎは、外部から同時かつ多発的に導入され、対応す
る各ＳＭＩ要因レジスタ３１〜３ｎが、ＳＭＩマスク条
件によりマスクされない限りセットされる。各ＳＭＩ要
因レジスタ３１〜３ｎは、一旦セットされると、要因ク
リア信号５１〜５ｎが入力されるまではリセットされ
ず、登録される各ＳＭＩ要因信号２１〜２ｎを保持し続
ける。
【００１９】そのためＣＰＵは、ＳＭＩ信号１１を導入
してＳＭＩ処理ルーチンを遂行する時間的余裕が確保で
き、このＳＭＩ信号１１の原因となるＳＭＩ要因を判別
し、所定の優先順位に従うＳＭＩ要因から先に処理でき
る。各ＳＭＩ要因レジスタ３１〜３ｎは、セットされる
とＳＭＩ要求信号４をタイミング生成部１０に送出し、
クリアされるとＳＭＩ要求信号４を取り消す。
してＳＭＩ処理ルーチンを遂行する時間的余裕が確保で
き、このＳＭＩ信号１１の原因となるＳＭＩ要因を判別
し、所定の優先順位に従うＳＭＩ要因から先に処理でき
る。各ＳＭＩ要因レジスタ３１〜３ｎは、セットされる
とＳＭＩ要求信号４をタイミング生成部１０に送出し、
クリアされるとＳＭＩ要求信号４を取り消す。
【００２０】しかし、既に他のＳＭＩ要因レジスタ３１
〜３ｎがセットされていれば、新たなＳＭＩ要求信号４
を出力する。タイミング生成部１０は、ＳＭＩ信号１１
を準備し、ＣＰＵの基準クロックによるセットアップ仕
様に合わせてＳＭＩ信号１１をＣＰＵに送出する。未だ
送出タイミングの決定条件が満たされていなければ、満
たされるまでＳＭＩ信号１１の送出を保留する。
〜３ｎがセットされていれば、新たなＳＭＩ要求信号４
を出力する。タイミング生成部１０は、ＳＭＩ信号１１
を準備し、ＣＰＵの基準クロックによるセットアップ仕
様に合わせてＳＭＩ信号１１をＣＰＵに送出する。未だ
送出タイミングの決定条件が満たされていなければ、満
たされるまでＳＭＩ信号１１の送出を保留する。
【００２１】例えばＰentiumは、ＳＭＩ信号１１を導入
するとＳＭＩＡＣＴ信号７を送出して割込み要因制御回
路に通知する。割込み要因制御回路は、このＳＭＩＡＣ
Ｔ信号７を導入してＳＭＩ処理認識信号９とし、タイミ
ング生成部１０に対する送出タイミングの決定条件とす
る。
するとＳＭＩＡＣＴ信号７を送出して割込み要因制御回
路に通知する。割込み要因制御回路は、このＳＭＩＡＣ
Ｔ信号７を導入してＳＭＩ処理認識信号９とし、タイミ
ング生成部１０に対する送出タイミングの決定条件とす
る。
【００２２】タイミング生成部１０は、仮に新たなＳＭ
Ｉ要求信号４が既に導入されており、現時点におけるペ
ンディングのＳＭＩ要因２１〜２ｎがあれば、ＳＭＩＡ
ＣＴ信号７の導入により新たなＳＭＩ信号１１を送出す
る。割込み要因制御回路は、ＳＭＩＡＣＴ信号７が活性
化されるタイミングを待って、新たなＳＭＩ信号１１を
送出できる。
Ｉ要求信号４が既に導入されており、現時点におけるペ
ンディングのＳＭＩ要因２１〜２ｎがあれば、ＳＭＩＡ
ＣＴ信号７の導入により新たなＳＭＩ信号１１を送出す
る。割込み要因制御回路は、ＳＭＩＡＣＴ信号７が活性
化されるタイミングを待って、新たなＳＭＩ信号１１を
送出できる。
【００２３】図２は、図１の割込み要因制御回路による
ＳＭＩ処理を示すフローチャートである。このＳＭＩ処
理は、先ず、ＣＰＵが各ＳＭＩ要因レジスタ３１〜３ｎ
をリードし、どのＳＭＩ要因が生じているか優先順位に
従って判別する（Ｓ１０）。この優先順位は予めソフト
ウェアにより設定されるため、同時に複数のＳＭＩ要因
レジスタ３１〜３ｎがセットされていても、ＳＭＩ処理
が円滑に遂行される。
ＳＭＩ処理を示すフローチャートである。このＳＭＩ処
理は、先ず、ＣＰＵが各ＳＭＩ要因レジスタ３１〜３ｎ
をリードし、どのＳＭＩ要因が生じているか優先順位に
従って判別する（Ｓ１０）。この優先順位は予めソフト
ウェアにより設定されるため、同時に複数のＳＭＩ要因
レジスタ３１〜３ｎがセットされていても、ＳＭＩ処理
が円滑に遂行される。
【００２４】ＣＰＵは、１つのＳＭＩ要因を特定する
と、対応するＳＭＩ処理を実行し（Ｓ１１）、対応する
各ＳＭＩ要因レジスタ３１〜３ｎをクリアし（Ｓ１
２）、ＳＭＩ処理終了のためのＲＳＭ命令を実行してＳ
ＭＭを終了する。
と、対応するＳＭＩ処理を実行し（Ｓ１１）、対応する
各ＳＭＩ要因レジスタ３１〜３ｎをクリアし（Ｓ１
２）、ＳＭＩ処理終了のためのＲＳＭ命令を実行してＳ
ＭＭを終了する。
【００２５】このＳＭＩ要因レジスタ・クリア（Ｓ１
２）は、ＳＭＩ要因レジスタ・リード（Ｓ１０）より後
にＲＳＭ命令（Ｓ１３）までの任意の時点で実行され、
その実行回数は、このＳＭＩ処理ルーチンにおける１回
だけである。このためＣＰＵが１回だけ指示値１２を割
込み要因制御回路に送出し、要因クリア信号生成部５は
単一の指示値を識別している。
２）は、ＳＭＩ要因レジスタ・リード（Ｓ１０）より後
にＲＳＭ命令（Ｓ１３）までの任意の時点で実行され、
その実行回数は、このＳＭＩ処理ルーチンにおける１回
だけである。このためＣＰＵが１回だけ指示値１２を割
込み要因制御回路に送出し、要因クリア信号生成部５は
単一の指示値を識別している。
【００２６】例えばＰentium−Ｐroは、上記のとおり、
ＳＭＩＡＣＴ信号７の代わりにスペシャルサイクルを起
動し、ＣＰＵバスなどを介してＳＭＩ要因レジスタ・ク
リア（Ｓ１２）を実行する。要因クリア信号生成部５
は、ＣＰＵからの指示値１２を導入し、この指示値１２
に対応するＳＭＩ要因レジスタ３１〜３ｎに対し個別に
要因クリア信号５１〜５ｎを送出する。
ＳＭＩＡＣＴ信号７の代わりにスペシャルサイクルを起
動し、ＣＰＵバスなどを介してＳＭＩ要因レジスタ・ク
リア（Ｓ１２）を実行する。要因クリア信号生成部５
は、ＣＰＵからの指示値１２を導入し、この指示値１２
に対応するＳＭＩ要因レジスタ３１〜３ｎに対し個別に
要因クリア信号５１〜５ｎを送出する。
【００２７】同時に、要因クリア信号生成部５は、第２
及び第３論理和ゲート６，８を介してタイミング生成部
１０にＳＭＩ処理認識信号９を送出する。タイミング生
成部１０では、この場合のＳＭＩ処理認識信号９によっ
ても、発生タイミングの決定条件が満たされる。
及び第３論理和ゲート６，８を介してタイミング生成部
１０にＳＭＩ処理認識信号９を送出する。タイミング生
成部１０では、この場合のＳＭＩ処理認識信号９によっ
ても、発生タイミングの決定条件が満たされる。
【００２８】以上により、タイミング生成部１０は、Ｓ
ＭＩＡＣＴ信号７と、ＣＰＵによるスペシャルサイクル
の起動とを識別できる。このためＳＭＩ信号１１は、Ｓ
ＭＩＡＣＴ信号７が導入されるか、またはスペシャルサ
イクルが起動されるかのタイミングまで待って送出され
る。すなわち、割込み要因制御回路が、Ｐentiumだけで
なくＰentium−Ｐroによる割込み処理を確実に識別し、
ＳＭＩ要因に基づくＳＭＩ信号１１を的確に送出でき
る。
ＭＩＡＣＴ信号７と、ＣＰＵによるスペシャルサイクル
の起動とを識別できる。このためＳＭＩ信号１１は、Ｓ
ＭＩＡＣＴ信号７が導入されるか、またはスペシャルサ
イクルが起動されるかのタイミングまで待って送出され
る。すなわち、割込み要因制御回路が、Ｐentiumだけで
なくＰentium−Ｐroによる割込み処理を確実に識別し、
ＳＭＩ要因に基づくＳＭＩ信号１１を的確に送出でき
る。
【００２９】本発明の具体例は、例えばＰＣ−９８（商
標）系に使用される。この具体例に必要な信号は、各Ｓ
ＭＩ要因信号２１〜２ｎ、ＳＭＩ信号１１、内部タイミ
ング生成用のクロック信号、全体のリセット信号の他、
Ｉ／Ｏレジスタを作動させるための信号類であり、例え
ば、従来と同様に拡張バス信号が使用できる。
標）系に使用される。この具体例に必要な信号は、各Ｓ
ＭＩ要因信号２１〜２ｎ、ＳＭＩ信号１１、内部タイミ
ング生成用のクロック信号、全体のリセット信号の他、
Ｉ／Ｏレジスタを作動させるための信号類であり、例え
ば、従来と同様に拡張バス信号が使用できる。
【００３０】拡張バス信号を使用すると、アドレス信号
線（ビット１５〜０）、ＣＰＵイネーブル信号線、Ｉ／
Ｏコマンド信号線、データ信号線（ビット１５〜０）が
あれば、Ｉ／Ｏレジスタを含む周辺部が作動できる。こ
れら以外のＣＰＵバス信号とＰＣＩバス信号とを割込み
要因制御回路に入力することを要しないため、入力端子
数が増加することはない。
線（ビット１５〜０）、ＣＰＵイネーブル信号線、Ｉ／
Ｏコマンド信号線、データ信号線（ビット１５〜０）が
あれば、Ｉ／Ｏレジスタを含む周辺部が作動できる。こ
れら以外のＣＰＵバス信号とＰＣＩバス信号とを割込み
要因制御回路に入力することを要しないため、入力端子
数が増加することはない。
【００３１】これら拡張バス信号は、ＣＰＵアーキテク
チャに依存せず動作速度も遅いため、内部回路素子の高
速化が不要で電力消費も少ない。このため多様なコンピ
ュータシステムに実施できる汎用的な割込み要因制御回
路が構成できる。
チャに依存せず動作速度も遅いため、内部回路素子の高
速化が不要で電力消費も少ない。このため多様なコンピ
ュータシステムに実施できる汎用的な割込み要因制御回
路が構成できる。
【００３２】なお、本発明をその好適な実施形態に基づ
いて述べたが、本発明は、上記実施形態に限定されるも
のではなく、この他にも、これら実施形態から種々の修
正および変形が可能である。
いて述べたが、本発明は、上記実施形態に限定されるも
のではなく、この他にも、これら実施形態から種々の修
正および変形が可能である。
【００３３】
【発明の効果】以上詳しく説明したように、本発明の割
込み要因制御回路では、ＳＭＩＡＣＴ信号を導入する
か、又は代わりにＩ／Ｏサイクルを監視しＳＭＩ要因レ
ジスタのクリア指示を識別することにより、ＳＭＩ処理
認識信号が形成されＳＭＩ信号の発生タイミングが決定
される。
込み要因制御回路では、ＳＭＩＡＣＴ信号を導入する
か、又は代わりにＩ／Ｏサイクルを監視しＳＭＩ要因レ
ジスタのクリア指示を識別することにより、ＳＭＩ処理
認識信号が形成されＳＭＩ信号の発生タイミングが決定
される。
【００３４】従って、本発明は、コンピュータシステム
で複数のＳＭＩ要因を管理しつつＳＭＩを発行する際
に、ＣＰＵアーキテクチャに依存することなくＳＭＩ信
号を融通的に制御し、アーキテクチャが異なるＣＰＵ間
で互換性が維持される割込み要因制御回路を提供できる
効果がある。
で複数のＳＭＩ要因を管理しつつＳＭＩを発行する際
に、ＣＰＵアーキテクチャに依存することなくＳＭＩ信
号を融通的に制御し、アーキテクチャが異なるＣＰＵ間
で互換性が維持される割込み要因制御回路を提供できる
効果がある。
【図１】本発明の一実施形態例の割込み要因制御回路を
示すブロック図。
示すブロック図。
【図２】図１の割込み要因制御回路によるＳＭＩ処理を
示すフローチャート。
示すフローチャート。
１ ＳＭＩマスクレジスタ ２ 第１ＯＲゲート ４ ＳＭＩ要求信号 ５ 要因クリア信号生成部 ６ 第２ＯＲゲート ７ ＳＭＩＡＣＴ信号 ８ 第３ＯＲゲート ９ ＳＭＩ処理認識信号 １０ タイミング生成部 １１ ＳＭＩ信号 １２ 指示値 ２１〜２ｎ ＳＭＩ要因信号 ３１〜３ｎ ＳＭＩ要因レジスタ ４１〜４ｎ ＡＮＤゲート ５１〜５ｎ 要因クリア信号 １００ 登録部 ２００ クリア部 ３００ 発生部
Claims (3)
- 【請求項１】 コンピュータシステム管理上の複数の割
込み要因を登録し、各割込み要因に基づいてＣＰＵに対
し割込み信号を発生する割込み要因制御回路において、 ＣＰＵが割込み要因を認識したことを、該当する割込み
要因のクリア指示により識別し、この識別後に新たな割
込み信号を発生することを特徴とする割込み要因制御回
路。 - 【請求項２】 前記複数の割込み要因を登録しつつ割込
みを要求し、ＣＰＵにより割込み要因が認識されクリア
が指示されると、要因クリア信号により該当する割込み
要因を取り消す複数の割込み要因レジスタと、各割込み
要求により割込み信号を準備し、要因クリア信号により
新たな割込み信号を発生するタイミング生成部とを有す
る、請求項１に記載の割込み要因制御回路。 - 【請求項３】 前記タイミング生成部は、要因クリア信
号と、ＣＰＵにおける割込みの活性状態を示す信号との
論理和をとる組合せ論理回路を有する、請求項１に記載
の割込み要因制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280396A JPH1091458A (ja) | 1996-09-13 | 1996-09-13 | 割込み要因制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280396A JPH1091458A (ja) | 1996-09-13 | 1996-09-13 | 割込み要因制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091458A true JPH1091458A (ja) | 1998-04-10 |
Family
ID=17094526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24280396A Pending JPH1091458A (ja) | 1996-09-13 | 1996-09-13 | 割込み要因制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458708C (zh) * | 2005-07-05 | 2009-02-04 | 英业达股份有限公司 | 中断控制系统及方法 |
-
1996
- 1996-09-13 JP JP24280396A patent/JPH1091458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458708C (zh) * | 2005-07-05 | 2009-02-04 | 英业达股份有限公司 | 中断控制系统及方法 |
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