JPH1083302A - Ｖｌｉｗプロセッサ - Google Patents
ＶｌｉｗプロセッサInfo
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- JPH1083302A JPH1083302A JP8237694A JP23769496A JPH1083302A JP H1083302 A JPH1083302 A JP H1083302A JP 8237694 A JP8237694 A JP 8237694A JP 23769496 A JP23769496 A JP 23769496A JP H1083302 A JPH1083302 A JP H1083302A
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- JP
- Japan
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- instruction
- register
- field
- register file
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】長命令語長を伸ばすことなく、扱えるレジスタ
数を増やすことができ、しかもハードウェア構成の複雑
化を招かないで済むようにする。 【解決手段】２n 個のレジスタからなるレジスタファイ
ル１０７-0，１０７-1を設け、長命令語中の命令フィー
ルド＃０〜＃３のフィールド番号“００”〜“１１”の
上位ビットの値により、その命令フィールドの命令で参
照するソースオペランド（ここでは第１及び第２ソース
オペランド）の読み出しが可能なレジスタファイルを割
り当て（フィールド＃０，＃１にはレジスタファイル１
０７-0を、フィールド＃２，＃３にはレジスタファイル
１０７-1を割り当て）、下位ビットの値により、その命
令フィールドの命令の実行結果の書き込みが可能なレジ
スタファイルを割り当てる（フィールド＃０，＃２には
レジスタファイル１０７-0を、フィールド＃１，＃３に
はレジスタファイル１０７-1を割り当てる）構成とす
る。
数を増やすことができ、しかもハードウェア構成の複雑
化を招かないで済むようにする。 【解決手段】２n 個のレジスタからなるレジスタファイ
ル１０７-0，１０７-1を設け、長命令語中の命令フィー
ルド＃０〜＃３のフィールド番号“００”〜“１１”の
上位ビットの値により、その命令フィールドの命令で参
照するソースオペランド（ここでは第１及び第２ソース
オペランド）の読み出しが可能なレジスタファイルを割
り当て（フィールド＃０，＃１にはレジスタファイル１
０７-0を、フィールド＃２，＃３にはレジスタファイル
１０７-1を割り当て）、下位ビットの値により、その命
令フィールドの命令の実行結果の書き込みが可能なレジ
スタファイルを割り当てる（フィールド＃０，＃２には
レジスタファイル１０７-0を、フィールド＃１，＃３に
はレジスタファイル１０７-1を割り当てる）構成とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の命令フィー
ルドを有する長命令語（Very Long InstructionWord：
ＶＬＩＷ）を実行するＶＬＩＷプロセッサに関する。
ルドを有する長命令語（Very Long InstructionWord：
ＶＬＩＷ）を実行するＶＬＩＷプロセッサに関する。
【０００２】
【従来の技術】従来より、プロセッサの性能を向上させ
るために、プロセッサの動作周波数を速くするための試
みが行われてきたが、回路の集積度、消費電力、素子の
スピードなどから、物理的限界に近づいてきている。そ
こで今日では、より高速な処理を実現するために、スー
パースカラや、長命令語（ＶＬＩＷ）といった複数の命
令を同時（並列）に実行するアーキテクチャを採用して
いるプロセッサが開発され、広く利用されるようになっ
ている。
るために、プロセッサの動作周波数を速くするための試
みが行われてきたが、回路の集積度、消費電力、素子の
スピードなどから、物理的限界に近づいてきている。そ
こで今日では、より高速な処理を実現するために、スー
パースカラや、長命令語（ＶＬＩＷ）といった複数の命
令を同時（並列）に実行するアーキテクチャを採用して
いるプロセッサが開発され、広く利用されるようになっ
ている。
【０００３】さて、長命令語を実行するプロセッサ（Ｖ
ＬＩＷプロセッサ）では、その長命令語中の各命令（単
位命令）で使用可能なレジスタ数を２n とした場合、そ
の命令（命令フィールド）中で１つのレジスタ（デステ
ィネーションレジスタまたはソースレジスタ）を指定す
るにはｎビットのレジスタ指定部を必要とする。このた
め、例えば３つのオペランドを扱う命令の例では、図１
６（ａ）に示すように、ｎビットのレジスタ指定部を３
オペランド分必要とし、１命令全体ではレジスタ指定の
ために必要なビット数は３ｎビットとなる。
ＬＩＷプロセッサ）では、その長命令語中の各命令（単
位命令）で使用可能なレジスタ数を２n とした場合、そ
の命令（命令フィールド）中で１つのレジスタ（デステ
ィネーションレジスタまたはソースレジスタ）を指定す
るにはｎビットのレジスタ指定部を必要とする。このた
め、例えば３つのオペランドを扱う命令の例では、図１
６（ａ）に示すように、ｎビットのレジスタ指定部を３
オペランド分必要とし、１命令全体ではレジスタ指定の
ために必要なビット数は３ｎビットとなる。
【０００４】もし、メモリアクセス回数を少なくして高
速処理を実現するために、扱えるレジスタ数を２倍の２
n+1 個にしようとすると、各命令中のレジスタ指定部
（ここでは３つのレジスタ指定部ＯＰ１〜ＯＰ３）のビ
ット数を、図１６（ａ）に示すｎビットから、図１６
（ｂ）に示すようにｎ＋１ビットに増やす必要があり、
３オペランドの例では、１命令全体で３ビット増やさな
ければならない。
速処理を実現するために、扱えるレジスタ数を２倍の２
n+1 個にしようとすると、各命令中のレジスタ指定部
（ここでは３つのレジスタ指定部ＯＰ１〜ＯＰ３）のビ
ット数を、図１６（ａ）に示すｎビットから、図１６
（ｂ）に示すようにｎ＋１ビットに増やす必要があり、
３オペランドの例では、１命令全体で３ビット増やさな
ければならない。
【０００５】一方、上記の長命令語を実行するプロセッ
サ（ＶＬＩＷプロセッサ）で、より高い性能を実現しよ
うとすると、同時実行可能命令（単位命令）数を増やし
て、並列度を上げる必要がある。並列度を上げるには、
長命令語長を伸ばして命令フィールド数を増やせばよ
い。しかし、長命令語中の命令フィールド数（命令数）
を増やすと、一度に（１サイクルで）読み出さなければ
ならないレジスタ数（レジスタファイルのポート数）も
増大し、またパイプライン処理に必要なバイパス回路
（例えば、演算結果をパイプラインの書き込みステージ
を経ずに演算器側に導くためのバイパス回路）の規模も
大きくなる。このため、ハードウェアの複雑度が増大
し、動作周波数を速くするのを妨げる要因となる。
サ（ＶＬＩＷプロセッサ）で、より高い性能を実現しよ
うとすると、同時実行可能命令（単位命令）数を増やし
て、並列度を上げる必要がある。並列度を上げるには、
長命令語長を伸ばして命令フィールド数を増やせばよ
い。しかし、長命令語中の命令フィールド数（命令数）
を増やすと、一度に（１サイクルで）読み出さなければ
ならないレジスタ数（レジスタファイルのポート数）も
増大し、またパイプライン処理に必要なバイパス回路
（例えば、演算結果をパイプラインの書き込みステージ
を経ずに演算器側に導くためのバイパス回路）の規模も
大きくなる。このため、ハードウェアの複雑度が増大
し、動作周波数を速くするのを妨げる要因となる。
【０００６】図１７は、このような例を、４命令並列に
実行可能なＶＬＩＷプロセッサのパイプライン構成につ
いて示す。ここでは、並列実行可能な命令数４に一致す
る数の２入力１出力の演算器２２１-0〜２２１-3と、そ
の演算器２２１-0〜２２１-3の演算結果を一時保持する
バッファ２２２-0〜２２２-3からなるラッチ回路２２２
と、このバッファ２２２-0〜２２２-3の出力を演算器２
２１-0〜２２１-3の左側入力（Ｌ入力）または右側入力
（Ｒ入力）に選択的にバイパスするためのバイパス回路
２２３と、並列実行可能な命令数４に一致する数の入力
ポート並びにその２倍の数の出力ポートを持つレジスタ
ファイル２２４とが設けられる。
実行可能なＶＬＩＷプロセッサのパイプライン構成につ
いて示す。ここでは、並列実行可能な命令数４に一致す
る数の２入力１出力の演算器２２１-0〜２２１-3と、そ
の演算器２２１-0〜２２１-3の演算結果を一時保持する
バッファ２２２-0〜２２２-3からなるラッチ回路２２２
と、このバッファ２２２-0〜２２２-3の出力を演算器２
２１-0〜２２１-3の左側入力（Ｌ入力）または右側入力
（Ｒ入力）に選択的にバイパスするためのバイパス回路
２２３と、並列実行可能な命令数４に一致する数の入力
ポート並びにその２倍の数の出力ポートを持つレジスタ
ファイル２２４とが設けられる。
【０００７】バイパス回路２２３は、演算器２２１-0〜
２２１-3の左側入力に対応して設けられたマルチプレク
サ（ＭＰＸ）２２３Ｌ0 〜２２３Ｌ3 と、演算器２２１
-0〜２２１-3の右側入力に対応して設けられたマルチプ
レクサ２２３Ｒ0 〜２２３Ｒ3 とから構成される。マル
チプレクサ２２３Ｌ0 〜２２３Ｌ3 ，２２３Ｒ0 〜２２
３Ｒ3 は、レジスタファイル２２４のそれぞれ異なる出
力ポートと１対１で対応しており、対応する出力ポート
からの出力及びバッファ２２２-0〜２２２-3の出力の１
つを選択して演算器２２１-0〜２２１-3の対応する入力
側に出力する。
２２１-3の左側入力に対応して設けられたマルチプレク
サ（ＭＰＸ）２２３Ｌ0 〜２２３Ｌ3 と、演算器２２１
-0〜２２１-3の右側入力に対応して設けられたマルチプ
レクサ２２３Ｒ0 〜２２３Ｒ3 とから構成される。マル
チプレクサ２２３Ｌ0 〜２２３Ｌ3 ，２２３Ｒ0 〜２２
３Ｒ3 は、レジスタファイル２２４のそれぞれ異なる出
力ポートと１対１で対応しており、対応する出力ポート
からの出力及びバッファ２２２-0〜２２２-3の出力の１
つを選択して演算器２２１-0〜２２１-3の対応する入力
側に出力する。
【０００８】このように、並列実行可能な命令数が４の
場合、バイパス回路を構成するマルチプレクサの数は２
×４、各マルチプレクサの入力数は４＋１＝５となる。
したがって、バイパス回路内の全マルチプレクサの総入
力数、即ちバイパス回路の入力ポート数は５×２×４＝
４０となる。
場合、バイパス回路を構成するマルチプレクサの数は２
×４、各マルチプレクサの入力数は４＋１＝５となる。
したがって、バイパス回路内の全マルチプレクサの総入
力数、即ちバイパス回路の入力ポート数は５×２×４＝
４０となる。
【０００９】一般に、従来のＶＬＩＷプロセッサでは、
実行すべき長命令語の命令フィールド数、即ち同時実行
命令数（並列度）がＮの場合、３つのオペランドを扱う
命令形式の例では、レジスタファイルのポート数は入力
ポートがＮ、出力ポートが２Ｎとなり、バイパス回路の
ポート数は入力ポートが（Ｎ＋１）×２Ｎ（バイパス回
路を構成する２Ｎ個のマルチプレクサの入力数はＮ＋
１）、出力ポートが２Ｎとなる。
実行すべき長命令語の命令フィールド数、即ち同時実行
命令数（並列度）がＮの場合、３つのオペランドを扱う
命令形式の例では、レジスタファイルのポート数は入力
ポートがＮ、出力ポートが２Ｎとなり、バイパス回路の
ポート数は入力ポートが（Ｎ＋１）×２Ｎ（バイパス回
路を構成する２Ｎ個のマルチプレクサの入力数はＮ＋
１）、出力ポートが２Ｎとなる。
【００１０】
【発明が解決しようとする課題】上記したように、従来
のＶＬＩＷプロセッサでは、扱えるレジスタ数を増やそ
うとすると、命令（単位命令）中のレジスタ指定部のビ
ット数を増やさなければならず、長命令語（ＶＬＩＷ）
長を伸ばさなければならないという問題があった。
のＶＬＩＷプロセッサでは、扱えるレジスタ数を増やそ
うとすると、命令（単位命令）中のレジスタ指定部のビ
ット数を増やさなければならず、長命令語（ＶＬＩＷ）
長を伸ばさなければならないという問題があった。
【００１１】また従来のＶＬＩＷプロセッサでは、高並
列度にすると、一度に読み出さなければならないレジス
タ数が増加してレジスタファイルのポート数の増加を招
き、更にパイプライン処理に必要なバイパス回路の規模
が大きくなってハードウェアの複雑度が増大するという
問題があった。
列度にすると、一度に読み出さなければならないレジス
タ数が増加してレジスタファイルのポート数の増加を招
き、更にパイプライン処理に必要なバイパス回路の規模
が大きくなってハードウェアの複雑度が増大するという
問題があった。
【００１２】本発明は上記事情を考慮してなされたもの
でその目的は、扱えるレジスタ数が長命令語（ＶＬＩ
Ｗ）長を伸ばすことなく増やすことができ、しかもハー
ドウェア構成の複雑化を招かないで済む高性能なＶＬＩ
Ｗプロセッサを提供することにある。
でその目的は、扱えるレジスタ数が長命令語（ＶＬＩ
Ｗ）長を伸ばすことなく増やすことができ、しかもハー
ドウェア構成の複雑化を招かないで済む高性能なＶＬＩ
Ｗプロセッサを提供することにある。
【００１３】
【課題を解決するための手段】本発明は、複数の命令フ
ィールドを有する長命令語（ＶＬＩＷ）を実行するＶＬ
ＩＷプロセッサにおいて、複数のレジスタファイルと、
長命令語中の各命令フィールドのフィールド番号の第１
の所定部分をもとに、その命令フィールドの命令で参照
するソースオペランドの読み出しが可能なレジスタファ
イルを割り当てると共に、上記各命令フィールドのフィ
ールド番号の上記第１の所定部分とは少なくとも一部が
異なる第２の所定部分をもとに、その命令フィールドの
命令の実行結果の書き込みが可能なレジスタファイルを
割り当てる割り当て手段とを備えたことを特徴とする。
また、書き込みが可能なレジスタファイルの割り当てを
例にとると、上記第１の所定部分と、各命令フィールド
のデスティネーションレジスタ指定部の一部（上位ビッ
ト）との連結情報によりレジスタファイルの割り当てを
行うことも可能である。更に、上記第１の所定部分と第
２の所定部分の一部を重複させることも可能である。
ィールドを有する長命令語（ＶＬＩＷ）を実行するＶＬ
ＩＷプロセッサにおいて、複数のレジスタファイルと、
長命令語中の各命令フィールドのフィールド番号の第１
の所定部分をもとに、その命令フィールドの命令で参照
するソースオペランドの読み出しが可能なレジスタファ
イルを割り当てると共に、上記各命令フィールドのフィ
ールド番号の上記第１の所定部分とは少なくとも一部が
異なる第２の所定部分をもとに、その命令フィールドの
命令の実行結果の書き込みが可能なレジスタファイルを
割り当てる割り当て手段とを備えたことを特徴とする。
また、書き込みが可能なレジスタファイルの割り当てを
例にとると、上記第１の所定部分と、各命令フィールド
のデスティネーションレジスタ指定部の一部（上位ビッ
ト）との連結情報によりレジスタファイルの割り当てを
行うことも可能である。更に、上記第１の所定部分と第
２の所定部分の一部を重複させることも可能である。
【００１４】上記複数のレジスタファイル内の各レジス
タには、それぞれ固有のレジスタ番号が付けられてい
る。そこで、この固有のレジスタ番号を持つレジスタの
指定のためには、長命令語中の各命令フィールドのソー
スレジスタ指定部の示すレジスタ番号を、その命令フィ
ールドのフィールド番号の上記第１の所定部分により修
飾し、上記各命令フィールドのデスティネーションレジ
スタ指定部の示すレジスタ番号を、その命令フィールド
のフィールド番号の前記第１の所定部分とは異なる第２
の所定部分により修飾するとよい。また、このレジスタ
番号の修飾には、命令フィールドのソースレジスタ指定
部の示すレジスタ番号の上位に、その命令フィールドの
フィールド番号の第１の所定部分を付加し、各命令フィ
ールドのデスティネーションレジスタ指定部の示すレジ
スタ番号の上位に、その命令フィールドのフィールド番
号の第２の所定部分を付加する方法を適用するとよい。
タには、それぞれ固有のレジスタ番号が付けられてい
る。そこで、この固有のレジスタ番号を持つレジスタの
指定のためには、長命令語中の各命令フィールドのソー
スレジスタ指定部の示すレジスタ番号を、その命令フィ
ールドのフィールド番号の上記第１の所定部分により修
飾し、上記各命令フィールドのデスティネーションレジ
スタ指定部の示すレジスタ番号を、その命令フィールド
のフィールド番号の前記第１の所定部分とは異なる第２
の所定部分により修飾するとよい。また、このレジスタ
番号の修飾には、命令フィールドのソースレジスタ指定
部の示すレジスタ番号の上位に、その命令フィールドの
フィールド番号の第１の所定部分を付加し、各命令フィ
ールドのデスティネーションレジスタ指定部の示すレジ
スタ番号の上位に、その命令フィールドのフィールド番
号の第２の所定部分を付加する方法を適用するとよい。
【００１５】上記構成のＶＬＩＷプロセッサにおいて
は、長命令語の各命令フィールド（の命令）のフィール
ド番号により、その命令フィールドの命令で参照するソ
ースオペランドの読み出しが可能なレジスタファイル
と、その命令フィールドの命令の実行結果の書き込みが
可能なレジスタファイルとが決められるため、各命令フ
ィールドのレジスタ指定部（ソースレジスタ指定部、デ
スティネーションレジスタ指定部）では、そのレジスタ
ファイル内のレジスタ位置（相対位置、相対レジスタ番
号）を指定するだけでよく、長命令語全体で扱えるレジ
スタ数を増やしても、命令フィールドのレジスタ指定部
の構成ビット数を増やさなくても済む。また、レジスタ
ファイルの決定に、フィールド番号だけでなく、レジス
タ指定部の一部（上位ビット）を用いる場合には、命令
フィールドのレジスタ指定部の構成ビット数を増やす必
要があるが、フィールド番号を利用しない場合に比べれ
ば、増加するビット数は少なくて済む。
は、長命令語の各命令フィールド（の命令）のフィール
ド番号により、その命令フィールドの命令で参照するソ
ースオペランドの読み出しが可能なレジスタファイル
と、その命令フィールドの命令の実行結果の書き込みが
可能なレジスタファイルとが決められるため、各命令フ
ィールドのレジスタ指定部（ソースレジスタ指定部、デ
スティネーションレジスタ指定部）では、そのレジスタ
ファイル内のレジスタ位置（相対位置、相対レジスタ番
号）を指定するだけでよく、長命令語全体で扱えるレジ
スタ数を増やしても、命令フィールドのレジスタ指定部
の構成ビット数を増やさなくても済む。また、レジスタ
ファイルの決定に、フィールド番号だけでなく、レジス
タ指定部の一部（上位ビット）を用いる場合には、命令
フィールドのレジスタ指定部の構成ビット数を増やす必
要があるが、フィールド番号を利用しない場合に比べれ
ば、増加するビット数は少なくて済む。
【００１６】しかも上記構成のＶＬＩＷプロセッサにお
いては、長命令語の各命令フィールド毎に、ソース指定
とデスティネーション指定のそれぞれについて、対象と
なるレジスタファイルを制限しているため、従来に比べ
てレジスタファイルの入力ポート数及び出力ポート数を
減らすことが可能となる。同様の理由で、バイパス回路
についても、入力ポート数及び出力ポート数を減らすこ
とが可能となる。これにより、並列度を上げても（長命
令語中の命令フィールド数を増やしても）ハードウェア
の複雑度が著しく増大するのを防ぐことができる。
いては、長命令語の各命令フィールド毎に、ソース指定
とデスティネーション指定のそれぞれについて、対象と
なるレジスタファイルを制限しているため、従来に比べ
てレジスタファイルの入力ポート数及び出力ポート数を
減らすことが可能となる。同様の理由で、バイパス回路
についても、入力ポート数及び出力ポート数を減らすこ
とが可能となる。これにより、並列度を上げても（長命
令語中の命令フィールド数を増やしても）ハードウェア
の複雑度が著しく増大するのを防ぐことができる。
【００１７】更に、上記構成のＶＬＩＷプロセッサにお
いては、長命令語の各命令フィールド毎に使用可能なレ
ジスタファイルを制限していながら、ソース指定では、
各命令フィールドのフィールド番号の第１の所定部分を
用いたレジスタ修飾が、デスティネーション指定では、
この第１の所定部分とは異なる第２の所定部分を用いた
レジスタ修飾が適用されることから、ある命令フィール
ドの命令の演算結果を他の命令フィールドの命令でも参
照できる。
いては、長命令語の各命令フィールド毎に使用可能なレ
ジスタファイルを制限していながら、ソース指定では、
各命令フィールドのフィールド番号の第１の所定部分を
用いたレジスタ修飾が、デスティネーション指定では、
この第１の所定部分とは異なる第２の所定部分を用いた
レジスタ修飾が適用されることから、ある命令フィール
ドの命令の演算結果を他の命令フィールドの命令でも参
照できる。
【００１８】このようなＶＬＩＷプロセッサで実行可能
なプログラム（オブジェクトプログラム）、即ち長命令
語中の各命令フィールドのフィールド番号によるレジス
タ番号の修飾により、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタファイルを制限することを可能とする命
令語形式に従ったオブジェクトプログラムを生成するに
は、以下に述べる命令スケジュールとレジスタアロケー
ション（レジスタ割り当て）を行うコンパイル機能を用
意すればよい。
なプログラム（オブジェクトプログラム）、即ち長命令
語中の各命令フィールドのフィールド番号によるレジス
タ番号の修飾により、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタファイルを制限することを可能とする命
令語形式に従ったオブジェクトプログラムを生成するに
は、以下に述べる命令スケジュールとレジスタアロケー
ション（レジスタ割り当て）を行うコンパイル機能を用
意すればよい。
【００１９】例えば、トップダウン方式で命令スケジュ
ールを行う場合には、スケジュールの対象を命令Ｉであ
るとすると、当該命令Ｉが参照するソースオペランドを
定義した命令（が既に配置されている命令フィールド）
のフィールド番号を調べて、そのフィールド番号とソー
スオペランドがマッチしているか否か（３オペランドを
扱う命令の例では、２つのソースオペランドを定義した
２つの命令のフィールド番号で決まるデスティネーショ
ン先としてのレジスタファイルが一致しているか否か）
を判断し、マッチしていれば、命令Ｉを、当該レジスタ
ファイル内レジスタがソース指定可能な命令フィールド
に配置し、マッチしていなければ、マッチするように、
ソースオペランドをレジスタファイル間でコピーするコ
ピー命令を生成して、そのコピー命令を、そのソース先
とデスティネーション先で決まる命令フィールドに配置
し、しかる後に、コピー命令のコピー先（デスティネー
ション先）レジスタファイルをソースレジスタファイル
として指定可能な命令フィールドに、命令Ｉを配置す
る。
ールを行う場合には、スケジュールの対象を命令Ｉであ
るとすると、当該命令Ｉが参照するソースオペランドを
定義した命令（が既に配置されている命令フィールド）
のフィールド番号を調べて、そのフィールド番号とソー
スオペランドがマッチしているか否か（３オペランドを
扱う命令の例では、２つのソースオペランドを定義した
２つの命令のフィールド番号で決まるデスティネーショ
ン先としてのレジスタファイルが一致しているか否か）
を判断し、マッチしていれば、命令Ｉを、当該レジスタ
ファイル内レジスタがソース指定可能な命令フィールド
に配置し、マッチしていなければ、マッチするように、
ソースオペランドをレジスタファイル間でコピーするコ
ピー命令を生成して、そのコピー命令を、そのソース先
とデスティネーション先で決まる命令フィールドに配置
し、しかる後に、コピー命令のコピー先（デスティネー
ション先）レジスタファイルをソースレジスタファイル
として指定可能な命令フィールドに、命令Ｉを配置す
る。
【００２０】また、ボトムアップ方式で命令スケジュー
ルを行う場合には、スケジュールの対象を命令Ｉである
とすると、当該命令Ｉが定義する仮想レジスタ（変数）
を使用する全ての命令（が既に配置されている命令フィ
ールド）のフィールド番号を調べ、上記仮想レジスタを
使用する命令のフィールド番号で決まるソース指定可能
なレジスタファイルが、その命令数に無関係に１つだけ
である（この状態を、仮想レジスタとフィールド番号が
マッチしていると呼ぶ）か否かを判断し、仮想レジスタ
とフィールド番号がマッチしているならば、ａを使う命
令のフィールド番号で決まる命令フィールドに命令Ｉを
配置し、マッチしていなければ、ａを使う全ての命令の
フィールド番号で決まるレジスタファイルにａが存在す
るように、ａを目的のレジスタファイルにコピーするコ
ピー命令を生成して、そのコピー命令を、そのソース先
とデスティネーション先で決まる命令フィールドに配置
し、しかる後に、コピー命令のコピー元レジスタファイ
ルがデスティネーション指定可能な命令フィールドに、
命令Ｉを配置する。
ルを行う場合には、スケジュールの対象を命令Ｉである
とすると、当該命令Ｉが定義する仮想レジスタ（変数）
を使用する全ての命令（が既に配置されている命令フィ
ールド）のフィールド番号を調べ、上記仮想レジスタを
使用する命令のフィールド番号で決まるソース指定可能
なレジスタファイルが、その命令数に無関係に１つだけ
である（この状態を、仮想レジスタとフィールド番号が
マッチしていると呼ぶ）か否かを判断し、仮想レジスタ
とフィールド番号がマッチしているならば、ａを使う命
令のフィールド番号で決まる命令フィールドに命令Ｉを
配置し、マッチしていなければ、ａを使う全ての命令の
フィールド番号で決まるレジスタファイルにａが存在す
るように、ａを目的のレジスタファイルにコピーするコ
ピー命令を生成して、そのコピー命令を、そのソース先
とデスティネーション先で決まる命令フィールドに配置
し、しかる後に、コピー命令のコピー元レジスタファイ
ルがデスティネーション指定可能な命令フィールドに、
命令Ｉを配置する。
【００２１】以上の命令スケジュール処理を、トップダ
ウン方式の場合であれば始端命令から順に終端命令まで
行い、ボトムアップ方式であれば終端命令から始端命令
まで行うと、スケジュールされた各命令をスキャンし
て、各変数（仮想レジスタ）が参照或いは定義される命
令のフィールド番号から、全ての変数をレジスタファイ
ル別にクラス分けし、各クラスの各変数について、クラ
ス別に、そのクラスに対応するレジスタファイル内の物
理レジスタを割り当てるレジスタアロケーション処理を
行えばよい。
ウン方式の場合であれば始端命令から順に終端命令まで
行い、ボトムアップ方式であれば終端命令から始端命令
まで行うと、スケジュールされた各命令をスキャンし
て、各変数（仮想レジスタ）が参照或いは定義される命
令のフィールド番号から、全ての変数をレジスタファイ
ル別にクラス分けし、各クラスの各変数について、クラ
ス別に、そのクラスに対応するレジスタファイル内の物
理レジスタを割り当てるレジスタアロケーション処理を
行えばよい。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。 ［第１の実施形態］図１は本発明の第１の実施形態に係
るＶＬＩＷプロセッサの概略構成を示すブロック図であ
る。
図面を参照して説明する。 ［第１の実施形態］図１は本発明の第１の実施形態に係
るＶＬＩＷプロセッサの概略構成を示すブロック図であ
る。
【００２３】図１に示すＶＬＩＷプロセッサは、例えば
３オペランド命令形式の４つの命令フィールド＃０〜＃
３を持つ４並列の長命令語（４並列ＶＬＩＷ）を実行す
る演算プロセッサであり、命令フェッチ機構１０１、命
令デコード機構１０２、パイプラインレジスタ（ＰＲ）
１０３〜１０５、演算器１０６-0〜１０６-3、レジスタ
ファイル１０７-0，１０７-1、デコード（Ｄ）ステージ
のバイパス回路１０８-0，１０８-1、実行（Ｅ）ステー
ジのバイパス回路１０９-0，１０９-1、及びラッチ回路
１１０，１１１を備えている。
３オペランド命令形式の４つの命令フィールド＃０〜＃
３を持つ４並列の長命令語（４並列ＶＬＩＷ）を実行す
る演算プロセッサであり、命令フェッチ機構１０１、命
令デコード機構１０２、パイプラインレジスタ（ＰＲ）
１０３〜１０５、演算器１０６-0〜１０６-3、レジスタ
ファイル１０７-0，１０７-1、デコード（Ｄ）ステージ
のバイパス回路１０８-0，１０８-1、実行（Ｅ）ステー
ジのバイパス回路１０９-0，１０９-1、及びラッチ回路
１１０，１１１を備えている。
【００２４】命令フェッチ機構１０１は、（図示せぬ命
令キャッシュ等から）パイプラインで長命令語をフェッ
チする（読み出す）Ｉステージ（命令フェッチステー
ジ）を司る。
令キャッシュ等から）パイプラインで長命令語をフェッ
チする（読み出す）Ｉステージ（命令フェッチステー
ジ）を司る。
【００２５】命令デコード機構１０２は、命令フェッチ
機構１０１によりフェッチされた長命令語の命令フィー
ルド＃０〜＃３に配置されている各命令（単位命令）を
パイプラインで解読するＤステージ（命令デコードステ
ージ）を司る。本実施形態では、３オペランドの命令形
式の命令、即ち３つのレジスタ指定部（デスティネーシ
ョンレジスタ指定部、第１及び第２ソースレジスタ指定
部）を持つ命令（例えば演算命令）が用いられる。した
がって、命令デコード機構１０２により演算命令がデコ
ードされた場合、そのデコード結果には、演算結果の格
納先を示すディスティネーションレジスタ番号（ＯＰ
１）、及び演算に使用するソースオペランドが格納され
ているレジスタを指定する２つのソースレジスタ番号
（第１及び第２ソースレジスタ番号ＯＰ２，ＯＰ３）が
含まれる。
機構１０１によりフェッチされた長命令語の命令フィー
ルド＃０〜＃３に配置されている各命令（単位命令）を
パイプラインで解読するＤステージ（命令デコードステ
ージ）を司る。本実施形態では、３オペランドの命令形
式の命令、即ち３つのレジスタ指定部（デスティネーシ
ョンレジスタ指定部、第１及び第２ソースレジスタ指定
部）を持つ命令（例えば演算命令）が用いられる。した
がって、命令デコード機構１０２により演算命令がデコ
ードされた場合、そのデコード結果には、演算結果の格
納先を示すディスティネーションレジスタ番号（ＯＰ
１）、及び演算に使用するソースオペランドが格納され
ているレジスタを指定する２つのソースレジスタ番号
（第１及び第２ソースレジスタ番号ＯＰ２，ＯＰ３）が
含まれる。
【００２６】パイプラインレジスタ１０３は、命令フェ
ッチ機構１０１によりフェッチされた長命令語をＤステ
ージの期間保持しておくのに用いられ、パイプラインレ
ジスタ１０４は、命令デコード機構１０２のデコード結
果をＤステージに後続するＥステージ（命令実行ステー
ジ）の期間保持しておくのに用いられ、パイプラインレ
ジスタ１０５は、パイプラインレジスタ１０３の出力を
Ｅステージに後続するＷステージ（書き込みステージ）
の期間保持しておくのに用いられる。
ッチ機構１０１によりフェッチされた長命令語をＤステ
ージの期間保持しておくのに用いられ、パイプラインレ
ジスタ１０４は、命令デコード機構１０２のデコード結
果をＤステージに後続するＥステージ（命令実行ステー
ジ）の期間保持しておくのに用いられ、パイプラインレ
ジスタ１０５は、パイプラインレジスタ１０３の出力を
Ｅステージに後続するＷステージ（書き込みステージ）
の期間保持しておくのに用いられる。
【００２７】演算器１０６-0〜１０６-3は、長命令語中
の命令フィールド＃０〜＃３の命令の指示する演算の実
行（Ｅステージ）を司る。レジスタファイル１０７-0
（＃０），１０７-1（＃１）は、ＶＬＩＷプロセッサで
の演算結果を記憶するための、それぞれ２n 個のレジス
タから構成される。レジスタファイル１０７-0内の２n
個のレジスタには、それぞれ０〜２n −１のレジスタ番
号が割り当てられ、レジスタファイル１０７-1内の２n
個のレジスタには、それぞれ２n 〜２×２n −１のレジ
スタ番号、即ち２n 〜２n+1 −１のレジスタ番号が割り
当てられている。ここで、レジスタ番号のビット数はｎ
＋１ビットであり、最上位ビットにより該当するレジス
タが存在するレジスタファイルが指定され（“０”の場
合はレジスタファイル１０７-0、“１”の場合はレジス
タファイル１０７-1）、残りのｎビット（下位ｎビッ
ト）により、そのレジスタファイル内のレジスタ位置が
指定される。
の命令フィールド＃０〜＃３の命令の指示する演算の実
行（Ｅステージ）を司る。レジスタファイル１０７-0
（＃０），１０７-1（＃１）は、ＶＬＩＷプロセッサで
の演算結果を記憶するための、それぞれ２n 個のレジス
タから構成される。レジスタファイル１０７-0内の２n
個のレジスタには、それぞれ０〜２n −１のレジスタ番
号が割り当てられ、レジスタファイル１０７-1内の２n
個のレジスタには、それぞれ２n 〜２×２n −１のレジ
スタ番号、即ち２n 〜２n+1 −１のレジスタ番号が割り
当てられている。ここで、レジスタ番号のビット数はｎ
＋１ビットであり、最上位ビットにより該当するレジス
タが存在するレジスタファイルが指定され（“０”の場
合はレジスタファイル１０７-0、“１”の場合はレジス
タファイル１０７-1）、残りのｎビット（下位ｎビッ
ト）により、そのレジスタファイル内のレジスタ位置が
指定される。
【００２８】一方、図１のＶＬＩＷプロセッサで適用さ
れる長命令語中の各命令の３つのレジスタ指定部のビッ
ト長はｎビットである。この場合、レジスタ指定部だけ
では、レジスタファイル１０７-0，１０７-1により提供
される合計２n+1 個のレジスタを指定することはできな
い。
れる長命令語中の各命令の３つのレジスタ指定部のビッ
ト長はｎビットである。この場合、レジスタ指定部だけ
では、レジスタファイル１０７-0，１０７-1により提供
される合計２n+1 個のレジスタを指定することはできな
い。
【００２９】そこで本実施形態では、以下に述べるよう
に、長命令語の各命令フィールド＃０〜＃３毎（で且つ
ソース指定とデスティネーション指定の別毎）に使用可
能なレジスタをレジスタファイル１０７-0または１０７
-1の一方に制限し、その命令フィールドの命令中のｎビ
ットの各レジスタ指定部により、その制限されたレジス
タファイル内のレジスタ位置（ｎ＋１ビットのレジスタ
番号の最上位ビットを除くｎビット）が示される構成と
することにより、レジスタ指定部のビット長がｎビット
でありながら、長命令語全体で２n+1 個のレジスタを指
定できるようにしている。
に、長命令語の各命令フィールド＃０〜＃３毎（で且つ
ソース指定とデスティネーション指定の別毎）に使用可
能なレジスタをレジスタファイル１０７-0または１０７
-1の一方に制限し、その命令フィールドの命令中のｎビ
ットの各レジスタ指定部により、その制限されたレジス
タファイル内のレジスタ位置（ｎ＋１ビットのレジスタ
番号の最上位ビットを除くｎビット）が示される構成と
することにより、レジスタ指定部のビット長がｎビット
でありながら、長命令語全体で２n+1 個のレジスタを指
定できるようにしている。
【００３０】まず本実施形態では、命令フィールド＃
０，＃１（フィールド番号０，１）の命令の指示する演
算に用いるソースオペランドの参照先には、レジスタフ
ァイル１０７-0が固定的に割り当てられ、命令フィール
ド＃２，＃３（フィールド番号２，３）の命令の指示す
る演算に用いるソースオペランドの参照先には、レジス
タファイル１０７-1が固定的に割り当てられる。
０，＃１（フィールド番号０，１）の命令の指示する演
算に用いるソースオペランドの参照先には、レジスタフ
ァイル１０７-0が固定的に割り当てられ、命令フィール
ド＃２，＃３（フィールド番号２，３）の命令の指示す
る演算に用いるソースオペランドの参照先には、レジス
タファイル１０７-1が固定的に割り当てられる。
【００３１】また、命令フィールド＃０，＃２（フィー
ルド番号０，２）の命令の指示する演算の実行結果、即
ち演算器１０６-0〜１０６-3のうちの演算器１０６-0，
１０６-2の演算結果の書き込み先には、レジスタファイ
ル１０７-0が固定的に割り当てられ、命令フィールド＃
１，＃３（フィールド番号１，３）の命令の指示する演
算の実行結果、即ち演算器１０６-0〜１０６-3のうちの
演算器１０６-1，１０６-3の演算結果の書き込み先に
は、レジスタファイル１０７-1が固定的に割り当てられ
る。
ルド番号０，２）の命令の指示する演算の実行結果、即
ち演算器１０６-0〜１０６-3のうちの演算器１０６-0，
１０６-2の演算結果の書き込み先には、レジスタファイ
ル１０７-0が固定的に割り当てられ、命令フィールド＃
１，＃３（フィールド番号１，３）の命令の指示する演
算の実行結果、即ち演算器１０６-0〜１０６-3のうちの
演算器１０６-1，１０６-3の演算結果の書き込み先に
は、レジスタファイル１０７-1が固定的に割り当てられ
る。
【００３２】以上の割り当ては、演算器１０６-0，１０
６-2の出力をレジスタファイル１０７-0の入力ポート
に、演算器１０６-1，１０６-3の出力をレジスタファイ
ル１０７-0の入力ポートに、それぞれ（ラッチ回路１１
１を介して）接続すると共に、レジスタファイル１０７
-0の出力ポートを（バイパス回路１０８-0、ラッチ回路
１１０、バイパス回路１０９-0を介して）演算器１０６
-0，１０６-1の入力側に、レジスタファイル１０７-1の
出力ポートを（バイパス回路１０８-1、ラッチ回路１１
０、バイパス回路１０９-1を介して）演算器１０６-2，
１０６-3の入力側に、それぞれ接続することで実現され
る。また演算器１０６-0，１０６-2の出力はバイパス回
路１０８-0，１０９-0にも接続され、演算器１０６-1，
１０６-3の出力はバイパス回路１０８-1，１０９-1にも
接続される。
６-2の出力をレジスタファイル１０７-0の入力ポート
に、演算器１０６-1，１０６-3の出力をレジスタファイ
ル１０７-0の入力ポートに、それぞれ（ラッチ回路１１
１を介して）接続すると共に、レジスタファイル１０７
-0の出力ポートを（バイパス回路１０８-0、ラッチ回路
１１０、バイパス回路１０９-0を介して）演算器１０６
-0，１０６-1の入力側に、レジスタファイル１０７-1の
出力ポートを（バイパス回路１０８-1、ラッチ回路１１
０、バイパス回路１０９-1を介して）演算器１０６-2，
１０６-3の入力側に、それぞれ接続することで実現され
る。また演算器１０６-0，１０６-2の出力はバイパス回
路１０８-0，１０９-0にも接続され、演算器１０６-1，
１０６-3の出力はバイパス回路１０８-1，１０９-1にも
接続される。
【００３３】以上の構成により本実施形態では、長命令
語中の各命令のｎビットのレジスタ指定部により、レジ
スタファイル内のレジスタ位置、即ちｎ＋１ビットのレ
ジスタ番号の最上位ビットを除くｎビットが指定され、
そのレジスタ位置のレジスタが存在するレジスタファイ
ルの情報（レジスタファイル１０７-0または１０７-1の
いずれに存在するかの情報）、即ちｎ＋１ビットのレジ
スタ番号の最上位ビットは、命令位置（命令フィールド
番号）により決定されることになる。
語中の各命令のｎビットのレジスタ指定部により、レジ
スタファイル内のレジスタ位置、即ちｎ＋１ビットのレ
ジスタ番号の最上位ビットを除くｎビットが指定され、
そのレジスタ位置のレジスタが存在するレジスタファイ
ルの情報（レジスタファイル１０７-0または１０７-1の
いずれに存在するかの情報）、即ちｎ＋１ビットのレジ
スタ番号の最上位ビットは、命令位置（命令フィールド
番号）により決定されることになる。
【００３４】これは、各命令フィールドの３つのレジス
タ指定部（デスティネーションレジスタ指定部、第１及
び第２ソースレジスタ指定部）で指定されるｎビットの
レジスタ番号（ＯＰ１，ＯＰ２，ＯＰ３）を命令位置
（命令フィールド番号）により修飾して、ｎ＋１ビット
のレジスタ番号として指定することと等価である。
タ指定部（デスティネーションレジスタ指定部、第１及
び第２ソースレジスタ指定部）で指定されるｎビットの
レジスタ番号（ＯＰ１，ＯＰ２，ＯＰ３）を命令位置
（命令フィールド番号）により修飾して、ｎ＋１ビット
のレジスタ番号として指定することと等価である。
【００３５】ここでは、長命令語の命令フィールド＃０
〜＃３のフィールド番号０（“００”）〜３（“１
１”）を２ビット“Ｂ0 Ｂ1 ”で表すと、ビットＢ0 を
ソースレジスタ番号の修飾（レジスタファイル指定）
に、ビットＢ1 をデスティネーションレジスタ番号の修
飾（レジスタファイル指定）に用いていることになる。
この場合、ソースレジスタとしては、ビットＢ0 が
“０”の命令フィールド＃０，＃１ではレジスタファイ
ル１０７-0内のレジスタが、ビットＢ0 が“１”の命令
フィールド＃２，＃３ではレジスタファイル１０７-1内
のレジスタが指定される。一方、デスティネーションレ
ジスタとしては、ビットＢ1 が“０”の命令フィールド
＃０，＃２ではレジスタファイル１０７-0内のレジスタ
が、ビットＢ1 が“１”の命令フィールド＃１，＃３で
はレジスタファイル１０７-1内のレジスタが指定され
る。
〜＃３のフィールド番号０（“００”）〜３（“１
１”）を２ビット“Ｂ0 Ｂ1 ”で表すと、ビットＢ0 を
ソースレジスタ番号の修飾（レジスタファイル指定）
に、ビットＢ1 をデスティネーションレジスタ番号の修
飾（レジスタファイル指定）に用いていることになる。
この場合、ソースレジスタとしては、ビットＢ0 が
“０”の命令フィールド＃０，＃１ではレジスタファイ
ル１０７-0内のレジスタが、ビットＢ0 が“１”の命令
フィールド＃２，＃３ではレジスタファイル１０７-1内
のレジスタが指定される。一方、デスティネーションレ
ジスタとしては、ビットＢ1 が“０”の命令フィールド
＃０，＃２ではレジスタファイル１０７-0内のレジスタ
が、ビットＢ1 が“１”の命令フィールド＃１，＃３で
はレジスタファイル１０７-1内のレジスタが指定され
る。
【００３６】レジスタファイル１０７-0は、並列実行可
能な命令数４の半分である２つの入力ポートと、入力ポ
ート数の２倍の４つの出力ポート（Ｐ00，Ｐ01，Ｐ02，
Ｐ03）とを持つ。レジスタファイル１０７-1もまた、並
列実行可能な命令数４の半分である２つの入力ポート
と、入力ポート数の２倍の４つの出力ポート（Ｐ10，Ｐ
11，Ｐ12，Ｐ13）とを持つ。
能な命令数４の半分である２つの入力ポートと、入力ポ
ート数の２倍の４つの出力ポート（Ｐ00，Ｐ01，Ｐ02，
Ｐ03）とを持つ。レジスタファイル１０７-1もまた、並
列実行可能な命令数４の半分である２つの入力ポート
と、入力ポート数の２倍の４つの出力ポート（Ｐ10，Ｐ
11，Ｐ12，Ｐ13）とを持つ。
【００３７】バイパス回路１０８-0はＤステージに対応
するもので、演算器１０６-0，１０６-1での演算（命令
フィールド＃０，＃１の命令の指示する演算）に用いら
れる４つのソースオペランドとして、基本的には命令フ
ィールド＃０，＃１の命令中の各ソースレジスタ指定部
の示すレジスタファイル１０７-0内のレジスタから読み
出されるデータを選択する。但し、ソースレジスタが演
算器１０６-0または１０６-2の演算結果の格納先レジス
タ（デスティネーションレジスタ）に一致するものにつ
いては、バイパス回路１０８-0は、そのレジスタのデー
タではなくて、その演算結果、即ち２サイクル前の命令
の演算結果を選択するＤステージバイパスを行う。
するもので、演算器１０６-0，１０６-1での演算（命令
フィールド＃０，＃１の命令の指示する演算）に用いら
れる４つのソースオペランドとして、基本的には命令フ
ィールド＃０，＃１の命令中の各ソースレジスタ指定部
の示すレジスタファイル１０７-0内のレジスタから読み
出されるデータを選択する。但し、ソースレジスタが演
算器１０６-0または１０６-2の演算結果の格納先レジス
タ（デスティネーションレジスタ）に一致するものにつ
いては、バイパス回路１０８-0は、そのレジスタのデー
タではなくて、その演算結果、即ち２サイクル前の命令
の演算結果を選択するＤステージバイパスを行う。
【００３８】バイパス回路１０８-1もバイパス回路１０
８-0と同様にＤステージに対応するもので、演算器１０
６-2，１０６-3での演算（命令フィールド＃２，＃３の
命令の指示する演算）に用いられる４つのソースオペラ
ンドとして、基本的には命令フィールド＃２，＃３の命
令中の各ソースレジスタ指定部の示すレジスタファイル
１０７-1内のレジスタから読み出されるデータを選択す
る。但し、ソースレジスタが演算器１０６-1または１０
６-3の演算結果の格納先レジスタ（デスティネーション
レジスタ）に一致するものについては、バイパス回路１
０８-1は、そのレジスタのデータではなくて、その演算
結果、即ち２サイクル前の命令の演算結果を選択するＤ
ステージバイパスを行う。
８-0と同様にＤステージに対応するもので、演算器１０
６-2，１０６-3での演算（命令フィールド＃２，＃３の
命令の指示する演算）に用いられる４つのソースオペラ
ンドとして、基本的には命令フィールド＃２，＃３の命
令中の各ソースレジスタ指定部の示すレジスタファイル
１０７-1内のレジスタから読み出されるデータを選択す
る。但し、ソースレジスタが演算器１０６-1または１０
６-3の演算結果の格納先レジスタ（デスティネーション
レジスタ）に一致するものについては、バイパス回路１
０８-1は、そのレジスタのデータではなくて、その演算
結果、即ち２サイクル前の命令の演算結果を選択するＤ
ステージバイパスを行う。
【００３９】バイパス回路１０９-0はＥステージに対応
するもので、演算器１０６-0，１０６-1での演算（命令
フィールド＃０，＃１の命令の指示する演算）に用いら
れる４つのソースオペランドとして、基本的にはバイパ
ス回路１０８-0からラッチ回路１１０を介して導かれる
データを選択する。但し、命令フィールド＃０，＃１の
命令中の各ソースレジスタ指定部の示すソースレジスタ
のうち、演算器１０６-0または１０６-2の演算結果の格
納先レジスタ（デスティネーションレジスタ）に一致す
るものについては、バイパス回路１０９-0は、そのレジ
スタのデータ（バイパス回路１０８-0からラッチ回路１
１０を介して導かれるデータ）ではなくて、その演算結
果、即ち１サイクル前（直前）の命令の演算結果を選択
するＥステージバイパスを行う。
するもので、演算器１０６-0，１０６-1での演算（命令
フィールド＃０，＃１の命令の指示する演算）に用いら
れる４つのソースオペランドとして、基本的にはバイパ
ス回路１０８-0からラッチ回路１１０を介して導かれる
データを選択する。但し、命令フィールド＃０，＃１の
命令中の各ソースレジスタ指定部の示すソースレジスタ
のうち、演算器１０６-0または１０６-2の演算結果の格
納先レジスタ（デスティネーションレジスタ）に一致す
るものについては、バイパス回路１０９-0は、そのレジ
スタのデータ（バイパス回路１０８-0からラッチ回路１
１０を介して導かれるデータ）ではなくて、その演算結
果、即ち１サイクル前（直前）の命令の演算結果を選択
するＥステージバイパスを行う。
【００４０】バイパス回路１０９-1もバイパス回路１０
９-0と同様にＥステージに対応するもので、演算器１０
６-2，１０６-3での演算（命令フィールド＃２，＃３の
命令の指示する演算）に用いられる４つのソースオペラ
ンドとして、基本的にはバイパス回路１０８-1からラッ
チ回路１１０を介して導かれるデータを選択する。但
し、命令フィールド＃２，＃３の命令中の各ソースレジ
スタ指定部の示すソースレジスタのうち、演算器１０６
-1または１０６-3の演算結果の格納先レジスタ（デステ
ィネーションレジスタ）に一致するものについては、バ
イパス回路１０９-1は、そのレジスタのデータ（バイパ
ス回路１０８-1からラッチ回路１１０を介して導かれる
データ）ではなくて、その演算結果（１サイクル前の命
令の演算結果）を選択するＥステージバイパスを行う。
９-0と同様にＥステージに対応するもので、演算器１０
６-2，１０６-3での演算（命令フィールド＃２，＃３の
命令の指示する演算）に用いられる４つのソースオペラ
ンドとして、基本的にはバイパス回路１０８-1からラッ
チ回路１１０を介して導かれるデータを選択する。但
し、命令フィールド＃２，＃３の命令中の各ソースレジ
スタ指定部の示すソースレジスタのうち、演算器１０６
-1または１０６-3の演算結果の格納先レジスタ（デステ
ィネーションレジスタ）に一致するものについては、バ
イパス回路１０９-1は、そのレジスタのデータ（バイパ
ス回路１０８-1からラッチ回路１１０を介して導かれる
データ）ではなくて、その演算結果（１サイクル前の命
令の演算結果）を選択するＥステージバイパスを行う。
【００４１】ラッチ回路１１０は、バイパス回路１０８
-0，１０８-1によって選択されたソースオペランドをＥ
ステージの期間保持しておくのに用いられ、ラッチ回路
１１１は、バイパス回路１０９-0，１０９-1によって選
択されたソースオペランドをＷステージの期間保持して
おくのに用いられる。
-0，１０８-1によって選択されたソースオペランドをＥ
ステージの期間保持しておくのに用いられ、ラッチ回路
１１１は、バイパス回路１０９-0，１０９-1によって選
択されたソースオペランドをＷステージの期間保持して
おくのに用いられる。
【００４２】図２は、バイパス回路１０９-0，１０９-1
の内部構成を、その周辺の構成と共に示す。バイパス回
路１０９-0は、演算器１０６-0，１０６-1の左側入力に
対応して設けられたマルチプレクサ（ＭＰＸ）１１９Ｌ
0 ，１１９Ｌ1 と、演算器１０６-0，１０６-1の右側入
力に対応して設けられたマルチプレクサ（ＭＰＸ）１１
９Ｒ0 ，１１９Ｒ1 とから構成される。
の内部構成を、その周辺の構成と共に示す。バイパス回
路１０９-0は、演算器１０６-0，１０６-1の左側入力に
対応して設けられたマルチプレクサ（ＭＰＸ）１１９Ｌ
0 ，１１９Ｌ1 と、演算器１０６-0，１０６-1の右側入
力に対応して設けられたマルチプレクサ（ＭＰＸ）１１
９Ｒ0 ，１１９Ｒ1 とから構成される。
【００４３】マルチプレクサ１１９Ｌ0 ，１１９Ｒ0 ，
１１９Ｌ1 ，１１９Ｒ1 は、レジスタファイル１０７-0
の出力ポートＰ00，Ｐ01，Ｐ02，Ｐ03と１対１で対応し
ており、対応する出力ポートから読み出されて（図１中
のバイパス回路１０８-0、ラッチ回路１１０を介して）
導かれるデータ及び（ラッチ回路１１１を介して導かれ
る）演算器１０６-0，１０６-2の演算結果の１つを選択
して演算器１０６-0，１０６-1の対応する入力側に出力
する。
１１９Ｌ1 ，１１９Ｒ1 は、レジスタファイル１０７-0
の出力ポートＰ00，Ｐ01，Ｐ02，Ｐ03と１対１で対応し
ており、対応する出力ポートから読み出されて（図１中
のバイパス回路１０８-0、ラッチ回路１１０を介して）
導かれるデータ及び（ラッチ回路１１１を介して導かれ
る）演算器１０６-0，１０６-2の演算結果の１つを選択
して演算器１０６-0，１０６-1の対応する入力側に出力
する。
【００４４】バイパス回路１０９-1は、演算器１０６-
2，１０６-3の左側入力に対応して設けられたマルチプ
レクサ（ＭＰＸ）１１９Ｌ2 ，１１９Ｌ3 と、演算器１
０６-2，１０６-3の右側入力に対応して設けられたマル
チプレクサ（ＭＰＸ）１１９Ｒ2 ，１１９Ｒ3 とから構
成される。
2，１０６-3の左側入力に対応して設けられたマルチプ
レクサ（ＭＰＸ）１１９Ｌ2 ，１１９Ｌ3 と、演算器１
０６-2，１０６-3の右側入力に対応して設けられたマル
チプレクサ（ＭＰＸ）１１９Ｒ2 ，１１９Ｒ3 とから構
成される。
【００４５】マルチプレクサ１１９Ｌ2 ，１１９Ｒ2 ，
１１９Ｌ3 ，１１９Ｒ3 は、レジスタファイル１０７-1
の出力ポートＰ10，Ｐ11，Ｐ12，Ｐ13と１対１で対応し
ており、対応する出力ポートから読み出されて（図１中
のバイパス回路１０８-1、ラッチ回路１１０を介して）
導かれるデータ及び（ラッチ回路１１１を介して導かれ
る）演算器１０６-1，１０６-3の演算結果の１つを選択
して演算器１０６-2，１０６-3の対応する入力側に出力
する。
１１９Ｌ3 ，１１９Ｒ3 は、レジスタファイル１０７-1
の出力ポートＰ10，Ｐ11，Ｐ12，Ｐ13と１対１で対応し
ており、対応する出力ポートから読み出されて（図１中
のバイパス回路１０８-1、ラッチ回路１１０を介して）
導かれるデータ及び（ラッチ回路１１１を介して導かれ
る）演算器１０６-1，１０６-3の演算結果の１つを選択
して演算器１０６-2，１０６-3の対応する入力側に出力
する。
【００４６】ラッチ回路１１１は、演算器１０６-0〜１
０６-3の演算結果をＷステージの期間保持しておくバッ
ファ１１１-0〜１１１-3から構成される。バッファ１１
１-0，１１１-2の保持データはレジスタファイル１０７
-0への書き込みに用いられ、バッファ１１１-1，１１１
-3の保持データはレジスタファイル１０７-1への書き込
みに用いられる。
０６-3の演算結果をＷステージの期間保持しておくバッ
ファ１１１-0〜１１１-3から構成される。バッファ１１
１-0，１１１-2の保持データはレジスタファイル１０７
-0への書き込みに用いられ、バッファ１１１-1，１１１
-3の保持データはレジスタファイル１０７-1への書き込
みに用いられる。
【００４７】なお、図２では、バイパス回路１０８-0，
１０８-1及びラッチ回路１１０が省略されているが、そ
のハードウェア構成は、バイパス回路１０９-0，１０９
-1及びラッチ回路１１１と同様である。
１０８-1及びラッチ回路１１０が省略されているが、そ
のハードウェア構成は、バイパス回路１０９-0，１０９
-1及びラッチ回路１１１と同様である。
【００４８】次に、図１及び図２の構成における動作を
説明する。図１のＶＬＩＷプロセッサで適用されるパイ
プラインは、（１）命令フェッチが行われるＩステー
ジ、（２）命令デコードとデコード結果に基づくレジス
タ読み出し（ソースオペランド読み出し）が行われるＤ
ステージ、（３）命令実行（演算）が行われるＥステー
ジ、（４）演算結果のレジスタへの書き込みが行われる
Ｗステージ、の４ステージで構成されるものとする。な
お、命令デコード及びレジスタ読み出しや、レジスタ書
き込みに２ステージを必要とする、５ステージや６ステ
ージで構成されるパイプラインもある。
説明する。図１のＶＬＩＷプロセッサで適用されるパイ
プラインは、（１）命令フェッチが行われるＩステー
ジ、（２）命令デコードとデコード結果に基づくレジス
タ読み出し（ソースオペランド読み出し）が行われるＤ
ステージ、（３）命令実行（演算）が行われるＥステー
ジ、（４）演算結果のレジスタへの書き込みが行われる
Ｗステージ、の４ステージで構成されるものとする。な
お、命令デコード及びレジスタ読み出しや、レジスタ書
き込みに２ステージを必要とする、５ステージや６ステ
ージで構成されるパイプラインもある。
【００４９】まず、Ｉステージでは、命令フェッチ機構
１０１により命令キャッシュ等から長命令語（ＶＬＩ
Ｗ）がフェッチされる。この命令フェッチ機構１０１に
よりフェッチされた長命令語はパイプラインレジスタ１
０３に保持され、命令デコード機構１０２によるＤステ
ージでの命令デコードに供される。
１０１により命令キャッシュ等から長命令語（ＶＬＩ
Ｗ）がフェッチされる。この命令フェッチ機構１０１に
よりフェッチされた長命令語はパイプラインレジスタ１
０３に保持され、命令デコード機構１０２によるＤステ
ージでの命令デコードに供される。
【００５０】このＤステージでは、命令デコード機構１
０２によりデコードされた命令フィールド＃ｉ（ｉ＝０
〜３）の命令が例えば演算命令の場合には、その命令の
フィールド番号（２ビット）を“Ｂ0 Ｂ1 ”とすると、
その上位側ビットＢ0 の値で決まるレジスタファイル
（Ｂ0 ＝０であればレジスタファイル１０７-0、Ｂ0 ＝
１であればレジスタファイル１０７-1）を対象に、その
命令の第１及び第２ソースレジスタ指定部で指定される
（当該レジスタファイル内の）レジスタからのデータ
（ソースオペランド）読み出しが行われる。
０２によりデコードされた命令フィールド＃ｉ（ｉ＝０
〜３）の命令が例えば演算命令の場合には、その命令の
フィールド番号（２ビット）を“Ｂ0 Ｂ1 ”とすると、
その上位側ビットＢ0 の値で決まるレジスタファイル
（Ｂ0 ＝０であればレジスタファイル１０７-0、Ｂ0 ＝
１であればレジスタファイル１０７-1）を対象に、その
命令の第１及び第２ソースレジスタ指定部で指定される
（当該レジスタファイル内の）レジスタからのデータ
（ソースオペランド）読み出しが行われる。
【００５１】したがって、フィールド番号“Ｂ0 Ｂ1 ”
中のＢ0 が“０”、即ちフィールド番号が０（“０
０”），１（“０１”）の命令フィールド＃０，＃１の
命令についてはレジスタファイル１０７-0を対象に、Ｂ
0 が“１”、即ちフィールド番号が２（“１０”），３
（“１１”）の命令フィールド＃２，＃３の命令につい
てはレジスタファイル１０７-1を対象に、それぞれその
命令フィールドの第１及び第２ソースレジスタ指定部で
指定される（当該レジスタファイル内の）レジスタから
のソースオペランド読み出しが行われる。
中のＢ0 が“０”、即ちフィールド番号が０（“０
０”），１（“０１”）の命令フィールド＃０，＃１の
命令についてはレジスタファイル１０７-0を対象に、Ｂ
0 が“１”、即ちフィールド番号が２（“１０”），３
（“１１”）の命令フィールド＃２，＃３の命令につい
てはレジスタファイル１０７-1を対象に、それぞれその
命令フィールドの第１及び第２ソースレジスタ指定部で
指定される（当該レジスタファイル内の）レジスタから
のソースオペランド読み出しが行われる。
【００５２】このことは、各命令フィールド＃０〜＃３
の第１及び第２ソースレジスタ指定部の示すｎビットの
レジスタ番号（ＯＰ２，ＯＰ３）の上位に、その命令フ
ィールド＃０〜＃３のフィールド番号“Ｂ0 Ｂ1 ”中の
ビットＢ0 を付加するレジスタ番号修飾が行われ、その
Ｂ0 が付加されたｎ＋１ビットのソースレジスタ番号
（第１及び第２ソースレジスタ番号）によりソースレジ
スタが指定されて、そのソースレジスタからのデータ読
み出しが行われることと等価である。ここで、ｎ＋１ビ
ットのソースレジスタ番号の最上位ビット、即ちビット
Ｂ0 は“０”でレジスタファイル１０７-0を、“１”で
レジスタファイル１０７-1を指定し、当該最上位ビット
を除くｎビット、即ちソースレジスタ指定部の示すｎビ
ットは、そのレジスタファイル内のソースレジスタ位置
を示す。
の第１及び第２ソースレジスタ指定部の示すｎビットの
レジスタ番号（ＯＰ２，ＯＰ３）の上位に、その命令フ
ィールド＃０〜＃３のフィールド番号“Ｂ0 Ｂ1 ”中の
ビットＢ0 を付加するレジスタ番号修飾が行われ、その
Ｂ0 が付加されたｎ＋１ビットのソースレジスタ番号
（第１及び第２ソースレジスタ番号）によりソースレジ
スタが指定されて、そのソースレジスタからのデータ読
み出しが行われることと等価である。ここで、ｎ＋１ビ
ットのソースレジスタ番号の最上位ビット、即ちビット
Ｂ0 は“０”でレジスタファイル１０７-0を、“１”で
レジスタファイル１０７-1を指定し、当該最上位ビット
を除くｎビット、即ちソースレジスタ指定部の示すｎビ
ットは、そのレジスタファイル内のソースレジスタ位置
を示す。
【００５３】なお、本実施形態では、第１ソースレジス
タ指定部により、演算器の左側入力用のソースオペラン
ドのレジスタ指定が、第２ソースレジスタ指定部によ
り、演算器の右側入力用のソースオペランドのレジスタ
指定が行われるものとする。
タ指定部により、演算器の左側入力用のソースオペラン
ドのレジスタ指定が、第２ソースレジスタ指定部によ
り、演算器の右側入力用のソースオペランドのレジスタ
指定が行われるものとする。
【００５４】以上の命令フィールドのフィールド番号に
よるソースレジスタ番号の修飾について、主としてフィ
ールド番号が１（“０１”）の命令フィールド＃１を例
に、後述するデスティネーションレジスタ番号の修飾と
共に図３に示す。このレジスタ番号修飾により、命令中
のソースレジスタ指定部がｎビット長であっても、長命
令語全体で２n+1 個のレジスタを扱うことができる。
よるソースレジスタ番号の修飾について、主としてフィ
ールド番号が１（“０１”）の命令フィールド＃１を例
に、後述するデスティネーションレジスタ番号の修飾と
共に図３に示す。このレジスタ番号修飾により、命令中
のソースレジスタ指定部がｎビット長であっても、長命
令語全体で２n+1 個のレジスタを扱うことができる。
【００５５】さて、命令フィールド＃０，＃１の命令の
第１ソースレジスタ指定部で指定された（レジスタファ
イル１０７-0内の）レジスタからの読み出しデータは、
演算器１０６-0，１０６-1の左側入力に対応するレジス
タファイル１０７-0の出力ポートＰ00，Ｐ02から、第２
ソースレジスタ指定部で指定された（レジスタファイル
１０７-0内の）レジスタからの読み出しデータは、演算
器１０６-0，１０６-1の右側入力に対応するレジスタフ
ァイル１０７-0の出力ポートＰ01，Ｐ03から、それぞれ
出力されてバイパス回路１０８-0の対応する入力ポート
に導かれる。
第１ソースレジスタ指定部で指定された（レジスタファ
イル１０７-0内の）レジスタからの読み出しデータは、
演算器１０６-0，１０６-1の左側入力に対応するレジス
タファイル１０７-0の出力ポートＰ00，Ｐ02から、第２
ソースレジスタ指定部で指定された（レジスタファイル
１０７-0内の）レジスタからの読み出しデータは、演算
器１０６-0，１０６-1の右側入力に対応するレジスタフ
ァイル１０７-0の出力ポートＰ01，Ｐ03から、それぞれ
出力されてバイパス回路１０８-0の対応する入力ポート
に導かれる。
【００５６】同様に、命令フィールド＃２，＃３の命令
の第１ソースレジスタ指定部で指定された（レジスタフ
ァイル１０７-1内の）レジスタからの読み出しデータ
は、演算器１０６-2，１０６-3の左側入力に対応するレ
ジスタファイル１０７-1の出力ポートＰ10，Ｐ12から、
第２ソースレジスタ指定部で指定された（レジスタファ
イル１０７-1内の）レジスタからの読み出しデータは、
演算器１０６-2，１０６-3の右側入力に対応するレジス
タファイル１０７-1の出力ポートＰ11，Ｐ13から、それ
ぞれ出力されてバイパス回路１０８-1の対応する入力ポ
ートに導かれる。
の第１ソースレジスタ指定部で指定された（レジスタフ
ァイル１０７-1内の）レジスタからの読み出しデータ
は、演算器１０６-2，１０６-3の左側入力に対応するレ
ジスタファイル１０７-1の出力ポートＰ10，Ｐ12から、
第２ソースレジスタ指定部で指定された（レジスタファ
イル１０７-1内の）レジスタからの読み出しデータは、
演算器１０６-2，１０６-3の右側入力に対応するレジス
タファイル１０７-1の出力ポートＰ11，Ｐ13から、それ
ぞれ出力されてバイパス回路１０８-1の対応する入力ポ
ートに導かれる。
【００５７】バイパス回路１０８-0には、命令デコード
機構１０２によりデコードされた現在Ｄステージにある
長命令語中のデコード結果のうちの命令フィールド＃
０，＃１の第１及び第２ソースレジスタ指定部のデコー
ド結果、即ち第１及び第２ソースレジスタ番号（の下位
ｎ−１ビット）と、パイプラインレジスタ１０５に保持
されている現在Ｗステージにある長命令語中のデコード
結果のうちの命令フィールド＃０，＃２のデスティネー
ションレジスタ指定部のデコード結果、即ちデスティネ
ーションレジスタ番号（の下位ｎ−１ビット）とが導か
れる。
機構１０２によりデコードされた現在Ｄステージにある
長命令語中のデコード結果のうちの命令フィールド＃
０，＃１の第１及び第２ソースレジスタ指定部のデコー
ド結果、即ち第１及び第２ソースレジスタ番号（の下位
ｎ−１ビット）と、パイプラインレジスタ１０５に保持
されている現在Ｗステージにある長命令語中のデコード
結果のうちの命令フィールド＃０，＃２のデスティネー
ションレジスタ指定部のデコード結果、即ちデスティネ
ーションレジスタ番号（の下位ｎ−１ビット）とが導か
れる。
【００５８】一方、バイパス回路１０８-1には、命令デ
コード機構１０２によりデコードされた現在Ｄステージ
にある長命令語中のデコード結果のうちの命令フィール
ド＃２，＃３の第１及び第２ソースレジスタ指定部のデ
コード結果、即ち第１及び第２ソースレジスタ番号（の
下位ｎ−１ビット）と、パイプラインレジスタ１０５に
保持されている現在Ｗステージにある長命令語中のデコ
ード結果のうちの命令フィールド＃１，＃３のデスティ
ネーションレジスタ指定部のデコード結果、即ちデステ
ィネーションレジスタ番号（の下位ｎ−１ビット）とが
導かれる。
コード機構１０２によりデコードされた現在Ｄステージ
にある長命令語中のデコード結果のうちの命令フィール
ド＃２，＃３の第１及び第２ソースレジスタ指定部のデ
コード結果、即ち第１及び第２ソースレジスタ番号（の
下位ｎ−１ビット）と、パイプラインレジスタ１０５に
保持されている現在Ｗステージにある長命令語中のデコ
ード結果のうちの命令フィールド＃１，＃３のデスティ
ネーションレジスタ指定部のデコード結果、即ちデステ
ィネーションレジスタ番号（の下位ｎ−１ビット）とが
導かれる。
【００５９】バイパス回路１０８-0は、Ｄステージにあ
る命令の命令フィールド＃０，＃１で指定される第１及
び第２ソースレジスタ番号（の下位ｎ−１ビット）を、
Ｗステージにある命令（Ｄステージにある命令より２サ
イクル前の命令）の命令フィールド＃０，＃２で指定さ
れるデスティネーションレジスタ番号（の下位ｎ−１ビ
ット）とそれぞれ比較する。
る命令の命令フィールド＃０，＃１で指定される第１及
び第２ソースレジスタ番号（の下位ｎ−１ビット）を、
Ｗステージにある命令（Ｄステージにある命令より２サ
イクル前の命令）の命令フィールド＃０，＃２で指定さ
れるデスティネーションレジスタ番号（の下位ｎ−１ビ
ット）とそれぞれ比較する。
【００６０】そしてバイパス回路１０８-0は、デスティ
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、レジスタフ
ァイル１０７-0内の当該ソースレジスタ番号の指定する
レジスタからの読み出しデータを選択する。
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、レジスタフ
ァイル１０７-0内の当該ソースレジスタ番号の指定する
レジスタからの読み出しデータを選択する。
【００６１】またバイパス回路１０８-0は、デスティネ
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-0または１０６-2）の演算結果を選
択するＤステージバイパスを行う。もし、このＤステー
ジバイパスが行われないならば、２サイクル前の長命令
語（の命令フィールド＃０または＃２）の指定により実
行された演算器１０６-0または１０６-2の演算結果がレ
ジスタファイル１０７-0内のデスティネーションレジス
タ番号の指定するレジスタに書き込まれるまでは、現在
Ｄステージにある命令の長命令語（の命令フィールド＃
０または＃１）で指定される当該レジスタからのデータ
読み出しを待たなければならず、パイプラインの流れが
乱れる。
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-0または１０６-2）の演算結果を選
択するＤステージバイパスを行う。もし、このＤステー
ジバイパスが行われないならば、２サイクル前の長命令
語（の命令フィールド＃０または＃２）の指定により実
行された演算器１０６-0または１０６-2の演算結果がレ
ジスタファイル１０７-0内のデスティネーションレジス
タ番号の指定するレジスタに書き込まれるまでは、現在
Ｄステージにある命令の長命令語（の命令フィールド＃
０または＃１）で指定される当該レジスタからのデータ
読み出しを待たなければならず、パイプラインの流れが
乱れる。
【００６２】一方、バイパス回路１０８-1は、Ｄステー
ジにある命令の命令フィールド＃２，＃３で指定される
第１及び第２ソースレジスタ番号（の下位ｎ−１ビッ
ト）を、Ｗステージにある長命令語（Ｄステージにある
長命令語より２サイクル前の長命令語）の命令フィール
ド＃１，＃３で指定されるデスティネーションレジスタ
番号（の下位ｎ−１ビット）とそれぞれ比較する。
ジにある命令の命令フィールド＃２，＃３で指定される
第１及び第２ソースレジスタ番号（の下位ｎ−１ビッ
ト）を、Ｗステージにある長命令語（Ｄステージにある
長命令語より２サイクル前の長命令語）の命令フィール
ド＃１，＃３で指定されるデスティネーションレジスタ
番号（の下位ｎ−１ビット）とそれぞれ比較する。
【００６３】そしてバイパス回路１０８-1は、デスティ
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、レジスタフ
ァイル１０７-1内の当該ソースレジスタ番号の指定する
レジスタからの読み出しデータを選択する。
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、レジスタフ
ァイル１０７-1内の当該ソースレジスタ番号の指定する
レジスタからの読み出しデータを選択する。
【００６４】またバイパス回路１０８-1は、デスティネ
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-1または１０６-3）の演算結果を選
択するＤステージバイパスを行う。
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-1または１０６-3）の演算結果を選
択するＤステージバイパスを行う。
【００６５】バイパス回路１０８-0により選択された、
Ｄステージにある長命令語の命令フィールド＃０，＃１
の指定する４つのソースオペランド、及びバイパス回路
１０８-1により選択された、Ｄステージにある長命令語
の命令フィールド＃２，＃３の指定する４つのソースオ
ペランドは、ラッチ回路１１０に保持されて、Ｅステー
ジの期間、対応するバイパス回路１０９-0，１０９-1に
導かれる。
Ｄステージにある長命令語の命令フィールド＃０，＃１
の指定する４つのソースオペランド、及びバイパス回路
１０８-1により選択された、Ｄステージにある長命令語
の命令フィールド＃２，＃３の指定する４つのソースオ
ペランドは、ラッチ回路１１０に保持されて、Ｅステー
ジの期間、対応するバイパス回路１０９-0，１０９-1に
導かれる。
【００６６】このとき、当該長命令語に対する命令デコ
ード機構１０２でのデコード結果がパイプラインレジス
タ１０４に移される。同時に、このパイプラインレジス
タ１０４に保持されていた、１サイクル前の長命令語の
デコード結果はパイプラインレジスタ１０５に移され
る。
ード機構１０２でのデコード結果がパイプラインレジス
タ１０４に移される。同時に、このパイプラインレジス
タ１０４に保持されていた、１サイクル前の長命令語の
デコード結果はパイプラインレジスタ１０５に移され
る。
【００６７】バイパス回路１０９-0には、パイプライン
レジスタ１０４に保持されている現在Ｅステージにある
長命令語中のデコード結果のうちの命令フィールド＃
０，＃１の第１及び第２ソースレジスタ指定部のデコー
ド結果、即ち第１及び第２ソースレジスタ番号と、パイ
プラインレジスタ１０５に保持されている現在Ｗステー
ジにある長命令語中のデコード結果のうちの命令フィー
ルド＃０，＃２のデスティネーションレジスタ指定部の
デコード結果、即ちデスティネーションレジスタ番号と
が導かれる。
レジスタ１０４に保持されている現在Ｅステージにある
長命令語中のデコード結果のうちの命令フィールド＃
０，＃１の第１及び第２ソースレジスタ指定部のデコー
ド結果、即ち第１及び第２ソースレジスタ番号と、パイ
プラインレジスタ１０５に保持されている現在Ｗステー
ジにある長命令語中のデコード結果のうちの命令フィー
ルド＃０，＃２のデスティネーションレジスタ指定部の
デコード結果、即ちデスティネーションレジスタ番号と
が導かれる。
【００６８】一方、バイパス回路１０９-1には、パイプ
ラインレジスタ１０４に保持されている現在Ｅステージ
にある長命令語中のデコード結果のうちの命令フィール
ド＃２，＃３の第１及び第２ソースレジスタ指定部のデ
コード結果、即ち第１及び第２ソースレジスタ番号（の
下位ｎ−１ビット）と、パイプラインレジスタ１０５に
保持されている現在Ｗステージにある長命令語中のデコ
ード結果のうちの命令フィールド＃１，＃３のデスティ
ネーションレジスタ指定部のデコード結果、即ちデステ
ィネーションレジスタ番号（の下位ｎ−１ビット）とが
導かれる。
ラインレジスタ１０４に保持されている現在Ｅステージ
にある長命令語中のデコード結果のうちの命令フィール
ド＃２，＃３の第１及び第２ソースレジスタ指定部のデ
コード結果、即ち第１及び第２ソースレジスタ番号（の
下位ｎ−１ビット）と、パイプラインレジスタ１０５に
保持されている現在Ｗステージにある長命令語中のデコ
ード結果のうちの命令フィールド＃１，＃３のデスティ
ネーションレジスタ指定部のデコード結果、即ちデステ
ィネーションレジスタ番号（の下位ｎ−１ビット）とが
導かれる。
【００６９】バイパス回路１０９-0は、Ｅステージにあ
る命令の命令フィールド＃０，＃１で指定される第１及
び第２ソースレジスタ番号（の下位ｎ−１ビット）を、
Ｗステージにある命令（Ｅステージにある命令の直前の
命令）の命令フィールド＃０，＃２で指定されるデステ
ィネーションレジスタ番号（の下位ｎ−１ビット）とそ
れぞれ比較する。
る命令の命令フィールド＃０，＃１で指定される第１及
び第２ソースレジスタ番号（の下位ｎ−１ビット）を、
Ｗステージにある命令（Ｅステージにある命令の直前の
命令）の命令フィールド＃０，＃２で指定されるデステ
ィネーションレジスタ番号（の下位ｎ−１ビット）とそ
れぞれ比較する。
【００７０】そしてバイパス回路１０９-0は、デスティ
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、バイパス回
路１０８-0により選択されてラッチ回路１１０を介して
導かれる該当するソースオペランドを選択する。
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、バイパス回
路１０８-0により選択されてラッチ回路１１０を介して
導かれる該当するソースオペランドを選択する。
【００７１】またバイパス回路１０９-0は、デスティネ
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-0または１０６-2）の演算結果を選
択するＥステージバイパスを行う。
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-0または１０６-2）の演算結果を選
択するＥステージバイパスを行う。
【００７２】一方、バイパス回路１０９-1は、Ｅステー
ジにある命令の命令フィールド＃２，＃３で指定される
第１及び第２ソースレジスタ番号（の下位ｎ−１ビッ
ト）を、Ｗステージにある命令（Ｅステージにある命令
の直前の命令）の命令フィールド＃１，＃３で指定され
るデスティネーションレジスタ番号（の下位ｎ−１ビッ
ト）とそれぞれ比較する。
ジにある命令の命令フィールド＃２，＃３で指定される
第１及び第２ソースレジスタ番号（の下位ｎ−１ビッ
ト）を、Ｗステージにある命令（Ｅステージにある命令
の直前の命令）の命令フィールド＃１，＃３で指定され
るデスティネーションレジスタ番号（の下位ｎ−１ビッ
ト）とそれぞれ比較する。
【００７３】そしてバイパス回路１０９-1は、デスティ
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、バイパス回
路１０８-1により選択されてラッチ回路１１０を介して
導かれる該当するソースオペランドを選択する。
ネーションレジスタ番号に一致していないソースレジス
タ番号の指定するソースオペランドとして、バイパス回
路１０８-1により選択されてラッチ回路１１０を介して
導かれる該当するソースオペランドを選択する。
【００７４】またバイパス回路１０９-1は、デスティネ
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-1または１０６-3）の演算結果を選
択するＥステージバイパスを行う。
ーションレジスタ番号に一致しているソースレジスタ番
号の指定するソースオペランドとして、（ラッチ回路１
１１を介して導かれる）当該デスティネーションレジス
タ番号の指定するレジスタへの書き込みに用いられる演
算器（演算器１０６-1または１０６-3）の演算結果を選
択するＥステージバイパスを行う。
【００７５】以上のバイパス回路１０９-0，１０９-1の
選択動作の詳細を説明する。まず、バイパス回路１０９
-0内のマルチプレクサ１１９Ｌ0 ，１１９Ｌ1 は、Ｅス
テージにある命令の命令フィールド＃０，＃１で指定さ
れる第１ソースレジスタ番号（の下位ｎ−１ビット）
が、Ｗステージにある命令の命令フィールド＃０及び＃
２で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）のいずれにも一致していない場合に
は、バイパス回路１０８-0により演算器１０６-0，１０
６-1の左側入力用として選択されてラッチ回路１１０を
介して導かれるソースオペランドを選択する。
選択動作の詳細を説明する。まず、バイパス回路１０９
-0内のマルチプレクサ１１９Ｌ0 ，１１９Ｌ1 は、Ｅス
テージにある命令の命令フィールド＃０，＃１で指定さ
れる第１ソースレジスタ番号（の下位ｎ−１ビット）
が、Ｗステージにある命令の命令フィールド＃０及び＃
２で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）のいずれにも一致していない場合に
は、バイパス回路１０８-0により演算器１０６-0，１０
６-1の左側入力用として選択されてラッチ回路１１０を
介して導かれるソースオペランドを選択する。
【００７６】またマルチプレクサ１１９Ｌ0 ，１１９Ｌ
1 は、Ｅステージにある命令の命令フィールド＃０，＃
１で指定される第１ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
０で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-0を介して導かれる演算器１
０６-0の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃２で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-2を介して導
かれる演算器１０６-2の演算結果を選択する。
1 は、Ｅステージにある命令の命令フィールド＃０，＃
１で指定される第１ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
０で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-0を介して導かれる演算器１
０６-0の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃２で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-2を介して導
かれる演算器１０６-2の演算結果を選択する。
【００７７】マルチプレクサ１１９Ｌ0 ，１１９Ｌ1 に
より選択されたデータ（ソースオペランド）は演算器１
０６-0，１０６-1の左側入力（Ｌ入力）に供給される。
次に、バイパス回路１０９-0内のマルチプレクサ１１９
Ｒ0 ，１１９Ｒ1 は、Ｅステージにある命令の命令フィ
ールド＃０，＃１で指定される第２ソースレジスタ番号
（の下位ｎ−１ビット）が、Ｗステージにある命令の命
令フィールド＃０及び＃２で指定されるデスティネーシ
ョンレジスタ番号（の下位ｎ−１ビット）のいずれにも
一致していない場合には、バイパス回路１０８-0により
演算器１０６-0，１０６-1の右側入力用として選択され
てラッチ回路１１０を介して導かれるソースオペランド
を選択する。
より選択されたデータ（ソースオペランド）は演算器１
０６-0，１０６-1の左側入力（Ｌ入力）に供給される。
次に、バイパス回路１０９-0内のマルチプレクサ１１９
Ｒ0 ，１１９Ｒ1 は、Ｅステージにある命令の命令フィ
ールド＃０，＃１で指定される第２ソースレジスタ番号
（の下位ｎ−１ビット）が、Ｗステージにある命令の命
令フィールド＃０及び＃２で指定されるデスティネーシ
ョンレジスタ番号（の下位ｎ−１ビット）のいずれにも
一致していない場合には、バイパス回路１０８-0により
演算器１０６-0，１０６-1の右側入力用として選択され
てラッチ回路１１０を介して導かれるソースオペランド
を選択する。
【００７８】またマルチプレクサ１１９Ｒ0 ，１１９Ｒ
1 は、Ｅステージにある命令の命令フィールド＃０，＃
１で指定される第２ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
０で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-0を介して導かれる演算器１
０６-0の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃２で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-2を介して導
かれる演算器１０６-2の演算結果を選択する。
1 は、Ｅステージにある命令の命令フィールド＃０，＃
１で指定される第２ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
０で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-0を介して導かれる演算器１
０６-0の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃２で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-2を介して導
かれる演算器１０６-2の演算結果を選択する。
【００７９】マルチプレクサ１１９Ｒ0 ，１１９Ｒ1 に
より選択されたデータ（ソースオペランド）は演算器１
０６-0，１０６-1の右側入力（Ｒ入力）に供給される。
一方、バイパス回路１０９-1内のマルチプレクサ１１９
Ｌ2 ，１１９Ｌ3 は、Ｅステージにある命令の命令フィ
ールド＃２，＃３で指定される第１ソースレジスタ番号
（の下位ｎ−１ビット）が、Ｗステージにある命令の命
令フィールド＃１及び＃３で指定されるデスティネーシ
ョンレジスタ番号（の下位ｎ−１ビット）のいずれにも
一致していない場合には、バイパス回路１０８-1により
演算器１０６-2，１０６-3の左側入力用として選択され
てラッチ回路１１０を介して導かれるソースオペランド
を選択する。
より選択されたデータ（ソースオペランド）は演算器１
０６-0，１０６-1の右側入力（Ｒ入力）に供給される。
一方、バイパス回路１０９-1内のマルチプレクサ１１９
Ｌ2 ，１１９Ｌ3 は、Ｅステージにある命令の命令フィ
ールド＃２，＃３で指定される第１ソースレジスタ番号
（の下位ｎ−１ビット）が、Ｗステージにある命令の命
令フィールド＃１及び＃３で指定されるデスティネーシ
ョンレジスタ番号（の下位ｎ−１ビット）のいずれにも
一致していない場合には、バイパス回路１０８-1により
演算器１０６-2，１０６-3の左側入力用として選択され
てラッチ回路１１０を介して導かれるソースオペランド
を選択する。
【００８０】またマルチプレクサ１１９Ｌ2 ，１１９Ｌ
3 は、Ｅステージにある命令の命令フィールド＃２，＃
３で指定される第１ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
１で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-1を介して導かれる演算器１
０６-1の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃３で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-3を介して導
かれる演算器１０６-3の演算結果を選択する。
3 は、Ｅステージにある命令の命令フィールド＃２，＃
３で指定される第１ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
１で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-1を介して導かれる演算器１
０６-1の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃３で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-3を介して導
かれる演算器１０６-3の演算結果を選択する。
【００８１】マルチプレクサ１１９Ｌ2 ，１１９Ｌ3 に
より選択されたデータ（ソースオペランド）は演算器１
０６-2，１０６-3の左側入力（Ｌ入力）に供給される。
次に、バイパス回路１０９-1内のマルチプレクサ１１９
Ｒ2 ，１１９Ｒ3 は、Ｅステージにある命令の命令フィ
ールド＃２，＃３で指定される第２ソースレジスタ番号
（の下位ｎ−１ビット）が、Ｗステージにある命令の命
令フィールド＃１及び＃３で指定されるデスティネーシ
ョンレジスタ番号（の下位ｎ−１ビット）のいずれにも
一致していない場合には、バイパス回路１０８-1により
演算器１０６-2，１０６-3の右側入力用として選択され
てラッチ回路１１０を介して導かれるソースオペランド
を選択する。
より選択されたデータ（ソースオペランド）は演算器１
０６-2，１０６-3の左側入力（Ｌ入力）に供給される。
次に、バイパス回路１０９-1内のマルチプレクサ１１９
Ｒ2 ，１１９Ｒ3 は、Ｅステージにある命令の命令フィ
ールド＃２，＃３で指定される第２ソースレジスタ番号
（の下位ｎ−１ビット）が、Ｗステージにある命令の命
令フィールド＃１及び＃３で指定されるデスティネーシ
ョンレジスタ番号（の下位ｎ−１ビット）のいずれにも
一致していない場合には、バイパス回路１０８-1により
演算器１０６-2，１０６-3の右側入力用として選択され
てラッチ回路１１０を介して導かれるソースオペランド
を選択する。
【００８２】またマルチプレクサ１１９Ｒ2 ，１１９Ｒ
3 は、Ｅステージにある命令の命令フィールド＃２，＃
３で指定される第２ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
１で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-1を介して導かれる演算器１
０６-1の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃３で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-3を介して導
かれる演算器１０６-3の演算結果を選択する。
3 は、Ｅステージにある命令の命令フィールド＃２，＃
３で指定される第２ソースレジスタ番号（の下位ｎ−１
ビット）が、Ｗステージにある命令の命令フィールド＃
１で指定されるデスティネーションレジスタ番号（の下
位ｎ−１ビット）に一致している場合には、ラッチ回路
１１１内のバッファ１１１-1を介して導かれる演算器１
０６-1の演算結果を選択し、Ｗステージにある命令の命
令フィールド＃３で指定されるデスティネーションレジ
スタ番号（の下位ｎ−１ビット）に一致している場合に
は、ラッチ回路１１１内のバッファ１１１-3を介して導
かれる演算器１０６-3の演算結果を選択する。
【００８３】マルチプレクサ１１９Ｒ2 ，１１９Ｒ3 に
より選択されたデータ（ソースオペランド）は、演算器
１０６-2，１０６-3の右側入力（Ｒ入力）に供給され
る。演算器１０６-0，１０６-1は、バイパス回路１０９
-0から供給されるソースオペランド間のデータの演算を
行い、演算器１０６-2，１０６-3は、バイパス回路１０
９-1から供給されるソースオペランド間のデータの演算
を行う。演算器１０６-0〜１０６-3の演算結果はラッチ
回路１１１（内のバッファ１１１-0〜１１１-3）に保持
される。
より選択されたデータ（ソースオペランド）は、演算器
１０６-2，１０６-3の右側入力（Ｒ入力）に供給され
る。演算器１０６-0，１０６-1は、バイパス回路１０９
-0から供給されるソースオペランド間のデータの演算を
行い、演算器１０６-2，１０６-3は、バイパス回路１０
９-1から供給されるソースオペランド間のデータの演算
を行う。演算器１０６-0〜１０６-3の演算結果はラッチ
回路１１１（内のバッファ１１１-0〜１１１-3）に保持
される。
【００８４】このとき、演算器１０６-0〜１０６-3での
演算を指定した長命令語のデコード結果（現在Ｅステー
ジにある長命令語のデコード結果）がパイプラインレジ
スタ１０４からパイプラインレジスタ１０５に移され、
同時に当該長命令語の直後の長命令語に対する命令デコ
ード機構１０２でのデコード結果（現在Ｄステージにあ
る長命令語のデコード結果）がパイプラインレジスタ１
０４に移される。
演算を指定した長命令語のデコード結果（現在Ｅステー
ジにある長命令語のデコード結果）がパイプラインレジ
スタ１０４からパイプラインレジスタ１０５に移され、
同時に当該長命令語の直後の長命令語に対する命令デコ
ード機構１０２でのデコード結果（現在Ｄステージにあ
る長命令語のデコード結果）がパイプラインレジスタ１
０４に移される。
【００８５】ラッチ回路１１１（内のバッファ１１１-0
〜１１１-3）に保持された演算器１０６-0〜１０６-3の
演算結果のうち、演算器１０６-0，１０６-2の演算結果
（命令フィールド＃０，＃２の命令の演算結果）はレジ
スタファイル１０７-0の各入力ポートに、演算器１０６
-1，１０６-3の演算結果（命令フィールド＃１，＃３の
命令の演算結果）はレジスタファイル１０７-1の各入力
ポートに、それぞれ導かれる。
〜１１１-3）に保持された演算器１０６-0〜１０６-3の
演算結果のうち、演算器１０６-0，１０６-2の演算結果
（命令フィールド＃０，＃２の命令の演算結果）はレジ
スタファイル１０７-0の各入力ポートに、演算器１０６
-1，１０６-3の演算結果（命令フィールド＃１，＃３の
命令の演算結果）はレジスタファイル１０７-1の各入力
ポートに、それぞれ導かれる。
【００８６】レジスタファイル１０７-0に導かれた演算
器１０６-0，１０６-2の演算結果は、当該レジスタファ
イル１０７-0内のレジスタのうち、パイプラインレジス
タ１０５に保持されている現在Ｗステージにある長命令
語中のデコード結果に含まれている対応する命令フィー
ルド＃０，＃２のデスティネーションレジスタ指定部の
指定するレジスタに書き込まれる。
器１０６-0，１０６-2の演算結果は、当該レジスタファ
イル１０７-0内のレジスタのうち、パイプラインレジス
タ１０５に保持されている現在Ｗステージにある長命令
語中のデコード結果に含まれている対応する命令フィー
ルド＃０，＃２のデスティネーションレジスタ指定部の
指定するレジスタに書き込まれる。
【００８７】また、レジスタファイル１０７-1に導かれ
た演算器１０６-1，１０６-3の演算結果は、当該レジス
タファイル１０７-1内のレジスタのうち、パイプライン
レジスタ１０５に保持されている現在Ｗステージにある
長命令語中のデコード結果に含まれている対応する命令
フィールド＃１，＃３のデスティネーションレジスタ指
定部の指定するレジスタに書き込まれる。
た演算器１０６-1，１０６-3の演算結果は、当該レジス
タファイル１０７-1内のレジスタのうち、パイプライン
レジスタ１０５に保持されている現在Ｗステージにある
長命令語中のデコード結果に含まれている対応する命令
フィールド＃１，＃３のデスティネーションレジスタ指
定部の指定するレジスタに書き込まれる。
【００８８】このように、ラッチ回路１１１（内のバッ
ファ１１１-0〜１１１-3）に保持された演算器１０６-0
〜１０６-3の演算結果は、パイプラインレジスタ１０５
に保持されている現在Ｗステージにある長命令語中のデ
コード結果のうちの命令フィールド＃０〜＃３のデステ
ィネーションレジスタ指定部と、その命令フィールド＃
０〜＃３のフィールド番号“Ｂ0 Ｂ1 ”の下位側ビット
Ｂ1 とで決まるｎ＋１ビットのデスティネーションレジ
スタ番号の示すレジスタに書き込まれる。
ファ１１１-0〜１１１-3）に保持された演算器１０６-0
〜１０６-3の演算結果は、パイプラインレジスタ１０５
に保持されている現在Ｗステージにある長命令語中のデ
コード結果のうちの命令フィールド＃０〜＃３のデステ
ィネーションレジスタ指定部と、その命令フィールド＃
０〜＃３のフィールド番号“Ｂ0 Ｂ1 ”の下位側ビット
Ｂ1 とで決まるｎ＋１ビットのデスティネーションレジ
スタ番号の示すレジスタに書き込まれる。
【００８９】即ち本実施形態では、図３に示すように、
命令フィールド＃０〜＃３のデスティネーションレジス
タ指定部の示すｎビットのレジスタ番号（ＯＰ１）の上
位に、その命令フィールド＃０〜＃３のフィールド番号
“Ｂ0 Ｂ1 ”のビットＢ1 が付加されるレジスタ番号修
飾が行われ、そのビットＢ1 が付加されたｎ＋１ビット
のデスティネーションレジスタ番号により、（レジスタ
番号０〜２n+1 −１の）２n+1 個のデスティネーション
レジスタのいずれかが指定され、そのデスティネーショ
ンレジスタへの演算器１０６-0〜１０６-3の演算結果の
書き込みが行われる。ここで、ｎ＋１ビットのデスティ
ネーションレジスタ番号の最上位ビット、即ちビットＢ
1 は“０”でレジスタファイル１０７-0を、“１”でレ
ジスタファイル１０７-1を指定し、当該最上位ビットを
除く下位ｎビット、即ちデスティネーションレジスタ指
定部の示すｎビット（ＯＰ１）は、そのレジスタファイ
ル内のデスティネーションレジスタ位置を示す。
命令フィールド＃０〜＃３のデスティネーションレジス
タ指定部の示すｎビットのレジスタ番号（ＯＰ１）の上
位に、その命令フィールド＃０〜＃３のフィールド番号
“Ｂ0 Ｂ1 ”のビットＢ1 が付加されるレジスタ番号修
飾が行われ、そのビットＢ1 が付加されたｎ＋１ビット
のデスティネーションレジスタ番号により、（レジスタ
番号０〜２n+1 −１の）２n+1 個のデスティネーション
レジスタのいずれかが指定され、そのデスティネーショ
ンレジスタへの演算器１０６-0〜１０６-3の演算結果の
書き込みが行われる。ここで、ｎ＋１ビットのデスティ
ネーションレジスタ番号の最上位ビット、即ちビットＢ
1 は“０”でレジスタファイル１０７-0を、“１”でレ
ジスタファイル１０７-1を指定し、当該最上位ビットを
除く下位ｎビット、即ちデスティネーションレジスタ指
定部の示すｎビット（ＯＰ１）は、そのレジスタファイ
ル内のデスティネーションレジスタ位置を示す。
【００９０】したがって、ビットＢ1 が“０”の命令フ
ィールド、即ちフィールド番号が０（“００”），２
（“１０”）の命令フィールド＃０，＃２の命令に対し
ては、レジスタファイル１０７-0を対象に、当該命令の
デスティネーションレジスタ指定部で指定されたレジス
タへの、当該命令の演算結果（演算器１０６-0，１０６
-2の演算結果）の書き込みが行われる。また、ビットＢ
1 が“１”の命令フィールド、即ちフィールド番号が１
（“０１”），３（“１１”）の命令フィールド＃１，
＃３の命令に対しては、レジスタファイル１０７-1を対
象に、当該命令のデスティネーションレジスタ指定部で
指定されたレジスタへの、当該命令の演算結果（演算器
１０６-1，１０６-3の演算結果）の書き込みが行われ
る。
ィールド、即ちフィールド番号が０（“００”），２
（“１０”）の命令フィールド＃０，＃２の命令に対し
ては、レジスタファイル１０７-0を対象に、当該命令の
デスティネーションレジスタ指定部で指定されたレジス
タへの、当該命令の演算結果（演算器１０６-0，１０６
-2の演算結果）の書き込みが行われる。また、ビットＢ
1 が“１”の命令フィールド、即ちフィールド番号が１
（“０１”），３（“１１”）の命令フィールド＃１，
＃３の命令に対しては、レジスタファイル１０７-1を対
象に、当該命令のデスティネーションレジスタ指定部で
指定されたレジスタへの、当該命令の演算結果（演算器
１０６-1，１０６-3の演算結果）の書き込みが行われ
る。
【００９１】以上に述べたように本実施形態において
は、２n 個のレジスタからなる２つのレジスタファイル
１０７-0，１０７-1を設け、４並列の長命令語中の各命
令フィールド＃０〜＃３のフィールド番号によるレジス
タ番号の修飾を行い、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタをレジスタファイル１０７-0または１０
７-1の一方に制限することにより、レジスタ指定部のビ
ット長を（従来と同じ）ｎビットとしながらも（即ち長
命令語長を伸ばさないにも拘らず）、長命令語全体とし
て、使用可能なレジスタ数を従来の２n 個から、その２
倍の２n+1 個とすることができる。
は、２n 個のレジスタからなる２つのレジスタファイル
１０７-0，１０７-1を設け、４並列の長命令語中の各命
令フィールド＃０〜＃３のフィールド番号によるレジス
タ番号の修飾を行い、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタをレジスタファイル１０７-0または１０
７-1の一方に制限することにより、レジスタ指定部のビ
ット長を（従来と同じ）ｎビットとしながらも（即ち長
命令語長を伸ばさないにも拘らず）、長命令語全体とし
て、使用可能なレジスタ数を従来の２n 個から、その２
倍の２n+1 個とすることができる。
【００９２】また本実施形態においては、レジスタファ
イル１０７-0，１０７-1の入出力ポート数を、レジスタ
数が従来と同じ２n 個でありながら、入力ポート数２、
出力ポート数４と、従来の半分にすることができる。
イル１０７-0，１０７-1の入出力ポート数を、レジスタ
数が従来と同じ２n 個でありながら、入力ポート数２、
出力ポート数４と、従来の半分にすることができる。
【００９３】以上に述べたレジスタファイル１０７-0，
１０７-1と長命令語の各命令フィールド＃０〜＃３（の
フィールド番号“００”〜“１１”）との間の関係、具
体的には命令フィールド＃０〜＃３と当該命令フィール
ド＃０〜＃３の命令が参照するレジスタファイル（ソー
ス側レジスタファイル）との関係、及び命令フィールド
＃０〜＃３と当該命令フィールド＃０〜＃の命令の指定
する演算結果の書き込み先レジスタファイル（デスティ
ネーション側レジスタファイル）との関係を図４に示
す。なお、図４ではレジスタファイル１０７-0と１０７
-1がいずれも２つ示されているが、参照時と結果書き込
み時の関係を表すためであり、物理的には図１及び図２
に示したように１つだけ存在する。
１０７-1と長命令語の各命令フィールド＃０〜＃３（の
フィールド番号“００”〜“１１”）との間の関係、具
体的には命令フィールド＃０〜＃３と当該命令フィール
ド＃０〜＃３の命令が参照するレジスタファイル（ソー
ス側レジスタファイル）との関係、及び命令フィールド
＃０〜＃３と当該命令フィールド＃０〜＃の命令の指定
する演算結果の書き込み先レジスタファイル（デスティ
ネーション側レジスタファイル）との関係を図４に示
す。なお、図４ではレジスタファイル１０７-0と１０７
-1がいずれも２つ示されているが、参照時と結果書き込
み時の関係を表すためであり、物理的には図１及び図２
に示したように１つだけ存在する。
【００９４】この他、本実施形態においては、各命令フ
ィールド毎に使用可能なレジスタを制限したことから、
バイパス回路１０８-0，１０８-1の１演算器当たりの入
力ポート数（マルチプレクサの入力数）を、従来の５か
ら３に減らすことができ、ハードウェア構成の簡略化が
図れる。
ィールド毎に使用可能なレジスタを制限したことから、
バイパス回路１０８-0，１０８-1の１演算器当たりの入
力ポート数（マルチプレクサの入力数）を、従来の５か
ら３に減らすことができ、ハードウェア構成の簡略化が
図れる。
【００９５】なお、以上に述べた実施形態では、図２か
らも明らかなように、演算器１０６-0，１０６-1での演
算（４並列の長命令語の命令フィールド＃０，＃１の命
令の指定する演算）で使用可能なソースレジスタはレジ
スタファイル１０７-0のレジスタに、演算器１０６-2，
１０６-3での演算（命令フィールド＃２，＃３の命令の
指定する演算）で使用可能なソースレジスタはレジスタ
ファイル１０７-1にそれぞれ制限され、演算器１０６-
0，１０６-2の演算結果（命令フィールド＃０，＃２の
命令の指定する演算の演算結果）の書き込み先として使
用可能なデスティネーションレジスタはレジスタファイ
ル１０７-0のレジスタに、演算器１０６-1，１０６-3の
演算結果（命令フィールド＃１，＃３の命令の指定する
演算の演算結果）の書き込み先として使用可能なデステ
ィネーションレジスタはレジスタファイル１０７-1のレ
ジスタにそれぞれ制限されている場合について説明した
が、これに限るものではない。
らも明らかなように、演算器１０６-0，１０６-1での演
算（４並列の長命令語の命令フィールド＃０，＃１の命
令の指定する演算）で使用可能なソースレジスタはレジ
スタファイル１０７-0のレジスタに、演算器１０６-2，
１０６-3での演算（命令フィールド＃２，＃３の命令の
指定する演算）で使用可能なソースレジスタはレジスタ
ファイル１０７-1にそれぞれ制限され、演算器１０６-
0，１０６-2の演算結果（命令フィールド＃０，＃２の
命令の指定する演算の演算結果）の書き込み先として使
用可能なデスティネーションレジスタはレジスタファイ
ル１０７-0のレジスタに、演算器１０６-1，１０６-3の
演算結果（命令フィールド＃１，＃３の命令の指定する
演算の演算結果）の書き込み先として使用可能なデステ
ィネーションレジスタはレジスタファイル１０７-1のレ
ジスタにそれぞれ制限されている場合について説明した
が、これに限るものではない。
【００９６】そこで、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタの制限が、以上の実施形態とは異なる第
２の実施形態について図面を参照して説明する。 ［第２の実施形態］図５は本発明の第２の実施形態に係
るＶＬＩＷプロセッサの概略構成を図２と同様の形式で
示すブロック図であり、図２と同一部分には同一符号を
付してある。
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタの制限が、以上の実施形態とは異なる第
２の実施形態について図面を参照して説明する。 ［第２の実施形態］図５は本発明の第２の実施形態に係
るＶＬＩＷプロセッサの概略構成を図２と同様の形式で
示すブロック図であり、図２と同一部分には同一符号を
付してある。
【００９７】図５において、バイパス回路２０９-0は、
演算器１０６-0，１０６-1の左側入力に対応して設けら
れたマルチプレクサ（ＭＰＸ）２１９Ｌ0 ，２１９Ｌ1
と、演算器１０６-0，１０６-1の右側入力に対応して設
けられたマルチプレクサ（ＭＰＸ）２１９Ｒ0 ，２１９
Ｒ1 とから構成される。
演算器１０６-0，１０６-1の左側入力に対応して設けら
れたマルチプレクサ（ＭＰＸ）２１９Ｌ0 ，２１９Ｌ1
と、演算器１０６-0，１０６-1の右側入力に対応して設
けられたマルチプレクサ（ＭＰＸ）２１９Ｒ0 ，２１９
Ｒ1 とから構成される。
【００９８】バイパス回路２０９-0内のマルチプレクサ
２１９Ｌ0 ，２１９Ｌ1 ，２１９Ｒ1 は、レジスタファ
イル１０７-0の出力ポートＰ00，Ｐ02，Ｐ03と１対１で
対応しており、対応する出力ポートから読み出されるデ
ータ及び（ラッチ回路１１１を介して導かれる）演算器
１０６-0，１０６-2の演算結果の１つを選択して演算器
１０６-0，１０６-1の対応する入力側に出力する。
２１９Ｌ0 ，２１９Ｌ1 ，２１９Ｒ1 は、レジスタファ
イル１０７-0の出力ポートＰ00，Ｐ02，Ｐ03と１対１で
対応しており、対応する出力ポートから読み出されるデ
ータ及び（ラッチ回路１１１を介して導かれる）演算器
１０６-0，１０６-2の演算結果の１つを選択して演算器
１０６-0，１０６-1の対応する入力側に出力する。
【００９９】一方、バイパス回路２０９-0内のマルチプ
レクサ２１９Ｒ0 はレジスタファイル１０７-1の出力ポ
ートＰ13と１対１で対応しており、当該出力ポートＰ13
から読み出されるデータ及び（ラッチ回路１１１を介し
て導かれる）演算器１０６-1，１０６-3の演算結果の１
つを選択して演算器１０６-0の右側入力に出力する。
レクサ２１９Ｒ0 はレジスタファイル１０７-1の出力ポ
ートＰ13と１対１で対応しており、当該出力ポートＰ13
から読み出されるデータ及び（ラッチ回路１１１を介し
て導かれる）演算器１０６-1，１０６-3の演算結果の１
つを選択して演算器１０６-0の右側入力に出力する。
【０１００】バイパス回路２０９-1は、演算器１０６-
2，１０６-3の左側入力に対応して設けられたマルチプ
レクサ（ＭＰＸ）２２９Ｌ2 ，２２９Ｌ3 と、演算器１
０６-2，１０６-3の右側入力に対応して設けられたマル
チプレクサ（ＭＰＸ）２２９Ｒ2 ，２２９Ｒ3 とから構
成される。
2，１０６-3の左側入力に対応して設けられたマルチプ
レクサ（ＭＰＸ）２２９Ｌ2 ，２２９Ｌ3 と、演算器１
０６-2，１０６-3の右側入力に対応して設けられたマル
チプレクサ（ＭＰＸ）２２９Ｒ2 ，２２９Ｒ3 とから構
成される。
【０１０１】バイパス回路２０９-1内のマルチプレクサ
２２９Ｌ2 ，２２９Ｒ2 ，２２９Ｌ3 は、レジスタファ
イル１０７-1の出力ポートＰ10，Ｐ11，Ｐ12と１対１で
対応しており、対応する出力ポートから読み出されるデ
ータ及び（ラッチ回路１１１を介して導かれる）演算器
１０６-1，１０６-3の演算結果の１つを選択して演算器
１０６-2，１０６-3の対応する入力側に出力する。
２２９Ｌ2 ，２２９Ｒ2 ，２２９Ｌ3 は、レジスタファ
イル１０７-1の出力ポートＰ10，Ｐ11，Ｐ12と１対１で
対応しており、対応する出力ポートから読み出されるデ
ータ及び（ラッチ回路１１１を介して導かれる）演算器
１０６-1，１０６-3の演算結果の１つを選択して演算器
１０６-2，１０６-3の対応する入力側に出力する。
【０１０２】一方、バイパス回路２０９-1内のマルチプ
レクサ２２９Ｒ3 はレジスタファイル１０７-0の出力ポ
ートＰ01と１対１で対応しており、当該出力ポートＰ01
から読み出されるデータ及び（ラッチ回路１１１を介し
て導かれる）演算器１０６-0，１０６-2の演算結果の１
つを選択して演算器１０６-3の右側入力に出力する。
レクサ２２９Ｒ3 はレジスタファイル１０７-0の出力ポ
ートＰ01と１対１で対応しており、当該出力ポートＰ01
から読み出されるデータ及び（ラッチ回路１１１を介し
て導かれる）演算器１０６-0，１０６-2の演算結果の１
つを選択して演算器１０６-3の右側入力に出力する。
【０１０３】この図５の構成が、図２の構成と異なる点
は、図５中で演算器１０６-0，１０６-3の右側入力に対
応するマルチプレクサ２１９Ｒ0 ，２１９Ｒ3 の各入力
が、図２中で演算器１０６-0，１０６-3の右側入力に対
応するマルチプレクサ１１９Ｒ0 ，１１９Ｒ3 の各入力
と逆になっていることである。
は、図５中で演算器１０６-0，１０６-3の右側入力に対
応するマルチプレクサ２１９Ｒ0 ，２１９Ｒ3 の各入力
が、図２中で演算器１０６-0，１０６-3の右側入力に対
応するマルチプレクサ１１９Ｒ0 ，１１９Ｒ3 の各入力
と逆になっていることである。
【０１０４】この図５の構成では、命令フィールド＃０
〜＃３を持つ４並列の長命令語（４並列ＶＬＩＷ）のフ
ィールド番号を“Ｂ0 Ｂ1 ”とすると、デスティネーシ
ョンレジスタ番号は、図６に示すように、命令フィール
ド＃０〜＃３の命令のデスティネーションレジスタ指定
部の示すレジスタ番号（ＯＰ１）の上位にビットＢ1が
付加されたものとなる。また、第１ソースレジスタ番号
は、図６に示すように、命令フィールド＃０〜＃３の命
令の第１ソースレジスタ指定部の示すレジスタ番号（Ｏ
Ｐ２）の上位にビットＢ0 が付加されたものとなる。こ
こまでは、前記第１の実施形態と同様である。
〜＃３を持つ４並列の長命令語（４並列ＶＬＩＷ）のフ
ィールド番号を“Ｂ0 Ｂ1 ”とすると、デスティネーシ
ョンレジスタ番号は、図６に示すように、命令フィール
ド＃０〜＃３の命令のデスティネーションレジスタ指定
部の示すレジスタ番号（ＯＰ１）の上位にビットＢ1が
付加されたものとなる。また、第１ソースレジスタ番号
は、図６に示すように、命令フィールド＃０〜＃３の命
令の第１ソースレジスタ指定部の示すレジスタ番号（Ｏ
Ｐ２）の上位にビットＢ0 が付加されたものとなる。こ
こまでは、前記第１の実施形態と同様である。
【０１０５】次に第２ソースレジスタ番号は、図６に示
すように、命令フィールドのフィールド番号によって異
なり、フィールド番号が“００”（＝０），“１１”
（＝３）の命令フィールド＃０，＃３の命令では、その
命令の第２ソースレジスタ指定部の示すレジスタ番号
（ＯＰ３）の上位にビットＢ0 のレベル反転ビットが付
加されたものとなり、フィールド番号が“０１”（＝
１），“１０”（＝２）の命令フィールド＃１，＃２の
命令では、その命令の第２ソースレジスタ指定部の示す
レジスタ番号（ＯＰ３）の上位にビットＢ0 が付加され
たものとなる。
すように、命令フィールドのフィールド番号によって異
なり、フィールド番号が“００”（＝０），“１１”
（＝３）の命令フィールド＃０，＃３の命令では、その
命令の第２ソースレジスタ指定部の示すレジスタ番号
（ＯＰ３）の上位にビットＢ0 のレベル反転ビットが付
加されたものとなり、フィールド番号が“０１”（＝
１），“１０”（＝２）の命令フィールド＃１，＃２の
命令では、その命令の第２ソースレジスタ指定部の示す
レジスタ番号（ＯＰ３）の上位にビットＢ0 が付加され
たものとなる。
【０１０６】この場合、本実施形態におけるレジスタフ
ァイル１０７-0，１０７-1と長命令語の各命令フィール
ド＃０〜＃３（のフィールド番号“００”〜“１１”）
との間の関係、具体的には命令フィールド＃０〜＃３と
当該命令フィールド＃０〜＃３の命令が参照するレジス
タファイル（ソース側レジスタファイル）との関係、及
び命令フィールド＃０〜＃３と当該命令フィールド＃０
〜＃の命令の指定する演算結果の格納先レジスタファイ
ル（デスティネーション側レジスタファイル）との関係
は図７のようになる。
ァイル１０７-0，１０７-1と長命令語の各命令フィール
ド＃０〜＃３（のフィールド番号“００”〜“１１”）
との間の関係、具体的には命令フィールド＃０〜＃３と
当該命令フィールド＃０〜＃３の命令が参照するレジス
タファイル（ソース側レジスタファイル）との関係、及
び命令フィールド＃０〜＃３と当該命令フィールド＃０
〜＃の命令の指定する演算結果の格納先レジスタファイ
ル（デスティネーション側レジスタファイル）との関係
は図７のようになる。
【０１０７】このように、４並列の長命令語の命令フィ
ールド＃０〜＃３（のフィールド番号“００”〜“１
１”）の命令で指定された演算の演算結果の書き込み先
として、命令フィールド＃０，＃２についてはレジスタ
ファイル１０７-0（内のレジスタ）に、命令フィールド
＃１，＃３についてはレジスタファイル１０７-1（内の
レジスタ）に制限すると共に、命令フィールド＃０〜＃
３の命令の参照先を、命令フィールド＃０，＃３につい
ては２つのレジスタファイル１０７-0，１０７-1（内の
レジスタ）に、命令フィールド＃１についてはレジスタ
ファイル１０７−０（内のレジスタ）に、命令フィール
ド＃２についてはレジスタファイル１０７−１（内のレ
ジスタ）に制限することでも、レジスタ指定部のビット
長を（従来と同じ）ｎビットとしながらも（即ち長命令
語長を伸ばさないにも拘らず）、長命令語全体として、
使用可能なレジスタ数を従来の２n 個から、その２倍の
２n+1 個とすることができる。
ールド＃０〜＃３（のフィールド番号“００”〜“１
１”）の命令で指定された演算の演算結果の書き込み先
として、命令フィールド＃０，＃２についてはレジスタ
ファイル１０７-0（内のレジスタ）に、命令フィールド
＃１，＃３についてはレジスタファイル１０７-1（内の
レジスタ）に制限すると共に、命令フィールド＃０〜＃
３の命令の参照先を、命令フィールド＃０，＃３につい
ては２つのレジスタファイル１０７-0，１０７-1（内の
レジスタ）に、命令フィールド＃１についてはレジスタ
ファイル１０７−０（内のレジスタ）に、命令フィール
ド＃２についてはレジスタファイル１０７−１（内のレ
ジスタ）に制限することでも、レジスタ指定部のビット
長を（従来と同じ）ｎビットとしながらも（即ち長命令
語長を伸ばさないにも拘らず）、長命令語全体として、
使用可能なレジスタ数を従来の２n 個から、その２倍の
２n+1 個とすることができる。
【０１０８】なお、以上に述べた第１及び第２の実施形
態では、長命令語の命令フィールド＃０〜＃３のフィー
ルド番号“Ｂ0 Ｂ1 ”の上位側ビットＢ0 をソースレジ
スタ番号修飾に、下位側ビットＢ1 をデスティネーショ
ンレジスタ番号修飾に用いる場合について説明したが、
これに限るものではなく、Ｂ0 をデスティネーションレ
ジスタ番号修飾に、Ｂ1 をソースレジスタ番号修飾に用
いるようにしても構わない。この場合、命令フィールド
＃０〜＃３とレジスタファイル１０７-0，１０７-1との
関係は、ソース指定とデスティネーション指定とで、以
上の実施形態の逆になり、ＶＬＩＷプロセッサの構成
（例えば第１の実施形態では図２の構成、第２の実施形
態では図５の構成）もそれに適合するように変更する必
要がある。
態では、長命令語の命令フィールド＃０〜＃３のフィー
ルド番号“Ｂ0 Ｂ1 ”の上位側ビットＢ0 をソースレジ
スタ番号修飾に、下位側ビットＢ1 をデスティネーショ
ンレジスタ番号修飾に用いる場合について説明したが、
これに限るものではなく、Ｂ0 をデスティネーションレ
ジスタ番号修飾に、Ｂ1 をソースレジスタ番号修飾に用
いるようにしても構わない。この場合、命令フィールド
＃０〜＃３とレジスタファイル１０７-0，１０７-1との
関係は、ソース指定とデスティネーション指定とで、以
上の実施形態の逆になり、ＶＬＩＷプロセッサの構成
（例えば第１の実施形態では図２の構成、第２の実施形
態では図５の構成）もそれに適合するように変更する必
要がある。
【０１０９】また、以上に述べた第１及び第２の実施形
態では、本発明を、命令フィールド＃０〜＃３を持つ４
並列の長命令語を実行するＶＬＩＷプロセッサに適用し
た場合について説明したが、本発明は、例えば命令フィ
ールド＃０〜＃７（フィールド番号“０００”〜“１１
１”）を持つ８並列の長命令語を実行するＶＬＩＷプロ
セッサ、更には命令フィールド＃０〜＃１５（フィール
ド番号“００００”〜“１１１１”）を持つ１６並列の
長命令語を実行するＶＬＩＷプロセッサ等にも適用可能
である。そこでまず、本発明を８並列の長命令語を実行
するＶＬＩＷプロセッサに適用した第３の実施形態につ
き説明する。 ［第３の実施形態］図８は、本発明を８並列の長命令語
を実行するＶＬＩＷプロセッサに適用した第３の実施形
態におけるレジスタファイルと長命令語の各命令フィー
ルドとの間の関係を示す。
態では、本発明を、命令フィールド＃０〜＃３を持つ４
並列の長命令語を実行するＶＬＩＷプロセッサに適用し
た場合について説明したが、本発明は、例えば命令フィ
ールド＃０〜＃７（フィールド番号“０００”〜“１１
１”）を持つ８並列の長命令語を実行するＶＬＩＷプロ
セッサ、更には命令フィールド＃０〜＃１５（フィール
ド番号“００００”〜“１１１１”）を持つ１６並列の
長命令語を実行するＶＬＩＷプロセッサ等にも適用可能
である。そこでまず、本発明を８並列の長命令語を実行
するＶＬＩＷプロセッサに適用した第３の実施形態につ
き説明する。 ［第３の実施形態］図８は、本発明を８並列の長命令語
を実行するＶＬＩＷプロセッサに適用した第３の実施形
態におけるレジスタファイルと長命令語の各命令フィー
ルドとの間の関係を示す。
【０１１０】図８において、４つのレジスタファイル２
０７-0（＃０）〜２０７-3（＃３）は、図１中のレジス
タファイル１０７-0，１０７-1と同様に２n 個のレジス
タから構成される。レジスタファイル２０７-0内の２n
個のレジスタには０〜２n −１のレジスタ番号が、レジ
スタファイル２０７-1内の２n 個のレジスタには２n〜
２×２n −１のレジスタ番号、即ち２n 〜２n+1 −１の
レジスタ番号が、レジスタファイル２０７-2内の２n 個
のレジスタには２n+1 〜３×２n −１のレジスタ番号
が、そしてレジスタファイル２０７-3内の２n 個のレジ
スタには３×２n〜４×２n −１のレジスタ番号、即ち
３×２n 〜２n+2 −１のレジスタ番号が、それぞれ割り
当てられている。
０７-0（＃０）〜２０７-3（＃３）は、図１中のレジス
タファイル１０７-0，１０７-1と同様に２n 個のレジス
タから構成される。レジスタファイル２０７-0内の２n
個のレジスタには０〜２n −１のレジスタ番号が、レジ
スタファイル２０７-1内の２n 個のレジスタには２n〜
２×２n −１のレジスタ番号、即ち２n 〜２n+1 −１の
レジスタ番号が、レジスタファイル２０７-2内の２n 個
のレジスタには２n+1 〜３×２n −１のレジスタ番号
が、そしてレジスタファイル２０７-3内の２n 個のレジ
スタには３×２n〜４×２n −１のレジスタ番号、即ち
３×２n 〜２n+2 −１のレジスタ番号が、それぞれ割り
当てられている。
【０１１１】本実施形態においては、８並列の長命令語
の各命令フィールド＃０〜＃７の命令は３オペランド形
式の命令（演算命令の場合）であり、デスティネーショ
ンレジスタ指定部（ＯＰ１）のビット長は（前記第１及
び第２の実施形態の場合より１ビット多い）ｎ＋１ビッ
ト、第１及び第２ソースレジスタ指定部（ＯＰ２，ＯＰ
３）のビット長は（前記第１及び第２の実施形態の場合
と同じ）ｎビットである。デスティネーションレジスタ
指定部（ＯＰ１）の最上位ビット（Ｂ）の値は、命令フ
ィールド（のフィールド番号）によって予め定められて
おり、フィールド＃０〜＃３（フィールド番号“００
０”〜“０１１”）では“０”、フィールド＃４〜＃７
（フィールド番号“１００”〜“１１１”）では“１”
である。
の各命令フィールド＃０〜＃７の命令は３オペランド形
式の命令（演算命令の場合）であり、デスティネーショ
ンレジスタ指定部（ＯＰ１）のビット長は（前記第１及
び第２の実施形態の場合より１ビット多い）ｎ＋１ビッ
ト、第１及び第２ソースレジスタ指定部（ＯＰ２，ＯＰ
３）のビット長は（前記第１及び第２の実施形態の場合
と同じ）ｎビットである。デスティネーションレジスタ
指定部（ＯＰ１）の最上位ビット（Ｂ）の値は、命令フ
ィールド（のフィールド番号）によって予め定められて
おり、フィールド＃０〜＃３（フィールド番号“００
０”〜“０１１”）では“０”、フィールド＃４〜＃７
（フィールド番号“１００”〜“１１１”）では“１”
である。
【０１１２】ここで、各命令フィールド＃ｉ（ｉ＝０〜
７）の命令（演算命令）の演算結果の書き込み先のレジ
スタファイルは、その命令フィールド＃ｉのフィールド
番号（３ビット）を“Ｂ0 Ｂ1 Ｂ2 ”とすると、そのフ
ィールド番号中の最下位ビットＢ2 と、その命令フィー
ルド中のｎ＋１ビットのデスティネーションレジスタ指
定部（ＯＰ１）の最上位ビット（Ｂ）からなる２ビット
“Ｂ2 Ｂ”により決定される。
７）の命令（演算命令）の演算結果の書き込み先のレジ
スタファイルは、その命令フィールド＃ｉのフィールド
番号（３ビット）を“Ｂ0 Ｂ1 Ｂ2 ”とすると、そのフ
ィールド番号中の最下位ビットＢ2 と、その命令フィー
ルド中のｎ＋１ビットのデスティネーションレジスタ指
定部（ＯＰ１）の最上位ビット（Ｂ）からなる２ビット
“Ｂ2 Ｂ”により決定される。
【０１１３】また、決定されたレジスタファイル内の書
き込み先レジスタは、デスティネーションレジスタ指定
部（ＯＰ１）の最上位ビットを除くｎビットにより指定
される。即ち命令フィールド＃ｉの命令（演算命令）の
演算結果の書き込み先レジスタは、図９に示すように、
その命令のデスティネーションレジスタ指定部で指定さ
れるｎ＋１ビットのレジスタ番号（ＯＰ１）の上位に、
その命令フィールドのフィールド番号の最下位ビットＢ
2 が付加されたｎ＋２ビットのデスティネーションレジ
スタ番号により指定される。
き込み先レジスタは、デスティネーションレジスタ指定
部（ＯＰ１）の最上位ビットを除くｎビットにより指定
される。即ち命令フィールド＃ｉの命令（演算命令）の
演算結果の書き込み先レジスタは、図９に示すように、
その命令のデスティネーションレジスタ指定部で指定さ
れるｎ＋１ビットのレジスタ番号（ＯＰ１）の上位に、
その命令フィールドのフィールド番号の最下位ビットＢ
2 が付加されたｎ＋２ビットのデスティネーションレジ
スタ番号により指定される。
【０１１４】一方、命令フィールド＃ｉの命令（演算命
令）の参照先のレジスタファイルは、そのフィールド番
号中の上位側の２ビット“Ｂ0 Ｂ1 ”により決定され
る。また、決定されたレジスタファイル内の参照先レジ
スタは、その命令フィールド＃ｉ中のｎビットの第１及
び第２ソースレジスタ指定部（ＯＰ２，ＯＰ３）により
指定される。
令）の参照先のレジスタファイルは、そのフィールド番
号中の上位側の２ビット“Ｂ0 Ｂ1 ”により決定され
る。また、決定されたレジスタファイル内の参照先レジ
スタは、その命令フィールド＃ｉ中のｎビットの第１及
び第２ソースレジスタ指定部（ＯＰ２，ＯＰ３）により
指定される。
【０１１５】即ち命令フィールド＃ｉの命令（演算命
令）の演算で参照する２つのソースレジスタは、図９に
示すように、その命令の第１及び第２ソースレジスタ指
定部で指定されるｎビットのレジスタ番号（ＯＰ２，Ｏ
Ｐ３）の上位に、その命令フィールドのフィールド番号
の上位側２ビット“Ｂ0 Ｂ1 ”が付加されたｎ＋２ビッ
トのソースレジスタ番号（第１及び第２ソースレジスタ
番号）により指定される。
令）の演算で参照する２つのソースレジスタは、図９に
示すように、その命令の第１及び第２ソースレジスタ指
定部で指定されるｎビットのレジスタ番号（ＯＰ２，Ｏ
Ｐ３）の上位に、その命令フィールドのフィールド番号
の上位側２ビット“Ｂ0 Ｂ1 ”が付加されたｎ＋２ビッ
トのソースレジスタ番号（第１及び第２ソースレジスタ
番号）により指定される。
【０１１６】本実施例において、上記ｎ＋２ビットのレ
ジスタ番号の上位２ビットは、“００”でレジスタファ
イル２０７-0を、“０１”でレジスタファイル２０７-1
を、“１０”でレジスタファイル２０７-2を、“１１”
でレジスタファイル２０７-3を指定し、当該上位２ビッ
トを除くｎビットは、そのレジスタファイル内のレジス
タ位置を示す。
ジスタ番号の上位２ビットは、“００”でレジスタファ
イル２０７-0を、“０１”でレジスタファイル２０７-1
を、“１０”でレジスタファイル２０７-2を、“１１”
でレジスタファイル２０７-3を指定し、当該上位２ビッ
トを除くｎビットは、そのレジスタファイル内のレジス
タ位置を示す。
【０１１７】したがって、図８に示すように、フィール
ド番号“Ｂ0 Ｂ1 Ｂ2 ”中の上位側２ビット“Ｂ0 Ｂ1
”が“００”、即ちフィールド番号が０（“００
０”），１（“００１”）の命令フィールド＃０，＃１
の命令についてはレジスタファイル２０７-0を対象に、
“Ｂ0 Ｂ1 ”が“０１”、即ちフィールド番号が２
（“０１０”），３（“０１１”）の命令フィールド＃
２，＃３の命令についてはレジスタファイル２０７-1を
対象に、“Ｂ0 Ｂ1 ”が“１０”、即ちフィールド番号
が４（“１００”），５（“１０１”）の命令フィール
ド＃４，＃５の命令についてはレジスタファイル２０７
-2を対象に、そして“Ｂ0 Ｂ1 ”が“１１”、即ちフィ
ールド番号が６（“１１０”），７（“１１１”）の命
令フィールド＃６，＃７の命令についてはレジスタファ
イル２０７-3を対象に、それぞれその命令フィールドの
第１及び第２ソースレジスタ指定部で指定される（当該
レジスタファイル内の）レジスタからのソースオペラン
ド読み出しが行われる。
ド番号“Ｂ0 Ｂ1 Ｂ2 ”中の上位側２ビット“Ｂ0 Ｂ1
”が“００”、即ちフィールド番号が０（“００
０”），１（“００１”）の命令フィールド＃０，＃１
の命令についてはレジスタファイル２０７-0を対象に、
“Ｂ0 Ｂ1 ”が“０１”、即ちフィールド番号が２
（“０１０”），３（“０１１”）の命令フィールド＃
２，＃３の命令についてはレジスタファイル２０７-1を
対象に、“Ｂ0 Ｂ1 ”が“１０”、即ちフィールド番号
が４（“１００”），５（“１０１”）の命令フィール
ド＃４，＃５の命令についてはレジスタファイル２０７
-2を対象に、そして“Ｂ0 Ｂ1 ”が“１１”、即ちフィ
ールド番号が６（“１１０”），７（“１１１”）の命
令フィールド＃６，＃７の命令についてはレジスタファ
イル２０７-3を対象に、それぞれその命令フィールドの
第１及び第２ソースレジスタ指定部で指定される（当該
レジスタファイル内の）レジスタからのソースオペラン
ド読み出しが行われる。
【０１１８】また、フィールド番号“Ｂ0 Ｂ1 Ｂ2 ”中
の最下位ビットＢ2 が“０”でデスティネーションレジ
スタ指定部の最上位ビットＢが“０”の命令フィール
ド、即ちフィールド番号が０（“０００”），２（“０
１０”）の命令フィールド＃０，＃２の命令については
レジスタファイル２０７-0を対象に、ビットＢ2 が
“０”でビットＢが“１”の命令フィールド、即ちフィ
ールド番号が４（“１００”），６（“１１０”）の命
令フィールド＃４，＃６の命令についてはレジスタファ
イル２０７-1を対象に、ビットＢ2 が“１”でビットＢ
が“０”の命令フィールド、即ちフィールド番号が１
（“００１”），３（“０１１”）の命令フィールド＃
１，＃３の命令についてはレジスタファイル２０７-2を
対象に、そしてビットＢ2 が“１”でビットＢが“１”
の命令フィールド、即ちフィールド番号が５（“１０
１”），７（“１１１”）の命令フィールド＃５，＃７
の命令についてはレジスタファイル２０７-3を対象に、
当該命令のデスティネーションレジスタ指定部で指定さ
れたレジスタへの、当該命令の演算結果の書き込みが行
われる。
の最下位ビットＢ2 が“０”でデスティネーションレジ
スタ指定部の最上位ビットＢが“０”の命令フィール
ド、即ちフィールド番号が０（“０００”），２（“０
１０”）の命令フィールド＃０，＃２の命令については
レジスタファイル２０７-0を対象に、ビットＢ2 が
“０”でビットＢが“１”の命令フィールド、即ちフィ
ールド番号が４（“１００”），６（“１１０”）の命
令フィールド＃４，＃６の命令についてはレジスタファ
イル２０７-1を対象に、ビットＢ2 が“１”でビットＢ
が“０”の命令フィールド、即ちフィールド番号が１
（“００１”），３（“０１１”）の命令フィールド＃
１，＃３の命令についてはレジスタファイル２０７-2を
対象に、そしてビットＢ2 が“１”でビットＢが“１”
の命令フィールド、即ちフィールド番号が５（“１０
１”），７（“１１１”）の命令フィールド＃５，＃７
の命令についてはレジスタファイル２０７-3を対象に、
当該命令のデスティネーションレジスタ指定部で指定さ
れたレジスタへの、当該命令の演算結果の書き込みが行
われる。
【０１１９】以上に述べたように本実施形態において
は、２n 個のレジスタからなる４つのレジスタファイル
２０７-0〜２０７-3を設け、８並列の長命令語中の各命
令フィールド＃０〜＃７のフィールド番号によるレジス
タ番号の修飾を行い、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタをレジスタファイル２０７-0〜２０６-3
のいずれかに制限することにより、デスティネーション
レジスタ指定部のビット長をｎ＋１ビット、第１及び第
２ソースレジスタ指定部のビット長をｎビットとしなが
らも、長命令語全体として、使用可能なレジスタ数を２
n+2 個とすることができる。
は、２n 個のレジスタからなる４つのレジスタファイル
２０７-0〜２０７-3を設け、８並列の長命令語中の各命
令フィールド＃０〜＃７のフィールド番号によるレジス
タ番号の修飾を行い、各命令フィールド毎に（ソース指
定とデスティネーション指定のそれぞれについて）使用
可能なレジスタをレジスタファイル２０７-0〜２０６-3
のいずれかに制限することにより、デスティネーション
レジスタ指定部のビット長をｎ＋１ビット、第１及び第
２ソースレジスタ指定部のビット長をｎビットとしなが
らも、長命令語全体として、使用可能なレジスタ数を２
n+2 個とすることができる。
【０１２０】しかも本実施形態においては、レジスタフ
ァイル２０７-0〜２０７-3の入出力ポート数を、レジス
タ数が従来と同じ２n 個でありながら、入力ポート数
２、出力ポート数４とすることができる（８並列の長命
令語の場合、従来は入力ポート数８、出力ポート数１
６）。
ァイル２０７-0〜２０７-3の入出力ポート数を、レジス
タ数が従来と同じ２n 個でありながら、入力ポート数
２、出力ポート数４とすることができる（８並列の長命
令語の場合、従来は入力ポート数８、出力ポート数１
６）。
【０１２１】また、図８では省略されているが、レジス
タファイル２０７-0〜２０７-3にそれぞれ対応して設け
られることになる、図１中のバイパス回路１０８-i，１
０９-i（ｉ＝０，１）に相当するバイパス回路の１演算
器の１入力当たりの入力ポート数（マルチプレクサの入
力数）を３とすることができる（８並列の長命令語の場
合、従来は９）。
タファイル２０７-0〜２０７-3にそれぞれ対応して設け
られることになる、図１中のバイパス回路１０８-i，１
０９-i（ｉ＝０，１）に相当するバイパス回路の１演算
器の１入力当たりの入力ポート数（マルチプレクサの入
力数）を３とすることができる（８並列の長命令語の場
合、従来は９）。
【０１２２】なお、前記実施形態（第３の実施形態）で
は、長命令語の命令フィールド＃０〜＃７のフィールド
番号“Ｂ0 Ｂ1 Ｂ2 ”の上位側の２ビット“Ｂ0 Ｂ1 ”
をソースレジスタ番号修飾に、下位側の１ビットＢ2 を
（デスティネーション指定部の最上位ビットＢと合わせ
て）デスティネーションレジスタ番号修飾に用いる場合
について説明したが、これに限るものではない。例え
ば、Ｂ1 をソースレジスタ番号修飾とデスティネーショ
ンレジスタ番号修飾の一部のビットとして共通に用い、
“Ｂ0 Ｂ1 ”を（前記実施形態と同様に）ソースレジス
タ番号修飾に用いると共に、“Ｂ1 Ｂ2 ”をデスティネ
ーション番号修飾に用いるようにしても構わない。この
場合、デスティネーションレジスタ指定部のビット長
は、前記実施形態と異なってｎビットで済む。
は、長命令語の命令フィールド＃０〜＃７のフィールド
番号“Ｂ0 Ｂ1 Ｂ2 ”の上位側の２ビット“Ｂ0 Ｂ1 ”
をソースレジスタ番号修飾に、下位側の１ビットＢ2 を
（デスティネーション指定部の最上位ビットＢと合わせ
て）デスティネーションレジスタ番号修飾に用いる場合
について説明したが、これに限るものではない。例え
ば、Ｂ1 をソースレジスタ番号修飾とデスティネーショ
ンレジスタ番号修飾の一部のビットとして共通に用い、
“Ｂ0 Ｂ1 ”を（前記実施形態と同様に）ソースレジス
タ番号修飾に用いると共に、“Ｂ1 Ｂ2 ”をデスティネ
ーション番号修飾に用いるようにしても構わない。この
場合、デスティネーションレジスタ指定部のビット長
は、前記実施形態と異なってｎビットで済む。
【０１２３】このようなレジスタ番号修飾では、命令フ
ィールド＃０〜＃７と、その命令フィールド＃０〜＃７
（のデスティネーションレジスタ指定部）でデスティネ
ーション先として指定可能なレジスタファイルとの対応
関係は前記実施形態と異なり、命令フィールド＃０，＃
４がレジスタファイル２０７-0（＃０）に、命令フィー
ルド＃１，＃５がレジスタファイル２０７-1（＃１）
に、命令フィールド＃２，＃６がレジスタファイル２０
７-2（＃２）に、そして命令フィールド＃３，＃７がレ
ジスタファイル２０７-3（＃３）に、それぞれ対応付け
られる。
ィールド＃０〜＃７と、その命令フィールド＃０〜＃７
（のデスティネーションレジスタ指定部）でデスティネ
ーション先として指定可能なレジスタファイルとの対応
関係は前記実施形態と異なり、命令フィールド＃０，＃
４がレジスタファイル２０７-0（＃０）に、命令フィー
ルド＃１，＃５がレジスタファイル２０７-1（＃１）
に、命令フィールド＃２，＃６がレジスタファイル２０
７-2（＃２）に、そして命令フィールド＃３，＃７がレ
ジスタファイル２０７-3（＃３）に、それぞれ対応付け
られる。
【０１２４】次に本発明を１６並列の長命令語を実行す
るＶＬＩＷプロセッサに適用した第４の実施形態につき
説明する。 ［第４の実施形態］図１０は、本発明を１６並列の長命
令語を実行するＶＬＩＷプロセッサに適用した第４の実
施形態におけるレジスタファイルと長命令語の各命令フ
ィールドとの間の関係を示す。
るＶＬＩＷプロセッサに適用した第４の実施形態につき
説明する。 ［第４の実施形態］図１０は、本発明を１６並列の長命
令語を実行するＶＬＩＷプロセッサに適用した第４の実
施形態におけるレジスタファイルと長命令語の各命令フ
ィールドとの間の関係を示す。
【０１２５】図１０に示すように、本実施形態において
も、前記第３の実施形態と同様に、それぞれ２n 個のレ
ジスタからなる４つのレジスタファイル２０７-0（＃
０）〜２０７-3（＃３）が用いられる。
も、前記第３の実施形態と同様に、それぞれ２n 個のレ
ジスタからなる４つのレジスタファイル２０７-0（＃
０）〜２０７-3（＃３）が用いられる。
【０１２６】本実施形態において、１６並列の長命令語
の各命令フィールド＃０〜＃１５の命令は３オペランド
形式の命令（演算命令の場合）であり、デスティネーシ
ョンレジスタ指定部（ＯＰ１）、並びに第１及び第２ソ
ースレジスタ指定部（ＯＰ２，ＯＰ３）のビット長は、
いずれもｎビットである。ここで、デスティネーション
レジスタ指定部（ＯＰ１）が、前記第３の実施形態で適
用された８並列の長命令語の各命令フィールド＃０〜＃
７のデスティネーションレジスタ部のビット数より１ビ
ット少ないことに注意されたい。
の各命令フィールド＃０〜＃１５の命令は３オペランド
形式の命令（演算命令の場合）であり、デスティネーシ
ョンレジスタ指定部（ＯＰ１）、並びに第１及び第２ソ
ースレジスタ指定部（ＯＰ２，ＯＰ３）のビット長は、
いずれもｎビットである。ここで、デスティネーション
レジスタ指定部（ＯＰ１）が、前記第３の実施形態で適
用された８並列の長命令語の各命令フィールド＃０〜＃
７のデスティネーションレジスタ部のビット数より１ビ
ット少ないことに注意されたい。
【０１２７】本実施形態においては、各命令フィールド
＃ｉ（ｉ＝０〜１５）の命令（演算命令）の演算結果の
書き込み先のレジスタファイルは、その命令フィールド
＃ｉのフィールド番号（４ビット）を“Ｂ0 Ｂ1 Ｂ2 Ｂ
3 ”とすると、そのフィールド番号中の下位側の２ビッ
ト“Ｂ2 Ｂ3 ”により決定される。また、決定されたレ
ジスタファイル内の書き込み先レジスタは、デスティネ
ーションレジスタ指定部（ＯＰ１）のｎビットにより指
定される。即ち命令フィールド＃ｉの命令（演算命令）
の演算結果の書き込み先レジスタは、図１１に示すよう
に、その命令のデスティネーションレジスタ指定部で指
定されるｎビットのレジスタ番号（ＯＰ１）の上位に、
その命令フィールドのフィールド番号の下位側の２ビッ
ト“Ｂ2Ｂ3 ”が付加されたｎ＋２ビットのデスティネ
ーションレジスタ番号により指定される。
＃ｉ（ｉ＝０〜１５）の命令（演算命令）の演算結果の
書き込み先のレジスタファイルは、その命令フィールド
＃ｉのフィールド番号（４ビット）を“Ｂ0 Ｂ1 Ｂ2 Ｂ
3 ”とすると、そのフィールド番号中の下位側の２ビッ
ト“Ｂ2 Ｂ3 ”により決定される。また、決定されたレ
ジスタファイル内の書き込み先レジスタは、デスティネ
ーションレジスタ指定部（ＯＰ１）のｎビットにより指
定される。即ち命令フィールド＃ｉの命令（演算命令）
の演算結果の書き込み先レジスタは、図１１に示すよう
に、その命令のデスティネーションレジスタ指定部で指
定されるｎビットのレジスタ番号（ＯＰ１）の上位に、
その命令フィールドのフィールド番号の下位側の２ビッ
ト“Ｂ2Ｂ3 ”が付加されたｎ＋２ビットのデスティネ
ーションレジスタ番号により指定される。
【０１２８】一方、命令フィールド＃ｉの命令（演算命
令）の参照先のレジスタファイルは、そのフィールド番
号中の上位側の２ビット“Ｂ0 Ｂ1 ”により決定され
る。また、決定されたレジスタファイル内の参照先レジ
スタは、その命令フィールド＃ｉ中のｎビットの第１及
び第２ソースレジスタ指定部（ＯＰ２，ＯＰ３）により
指定される。即ち命令フィールド＃ｉの命令（演算命
令）の演算で参照する２つのソースレジスタは、図１１
に示すように、その命令の第１及び第２ソースレジスタ
指定部で指定されるｎビットのレジスタ番号（ＯＰ２，
ＯＰ３）の上位に、その命令フィールドのフィールド番
号の上位側２ビット“Ｂ0 Ｂ1 ”が付加されたｎ＋２ビ
ットのソースレジスタ番号（第１及び第２ソースレジス
タ番号）により指定される。
令）の参照先のレジスタファイルは、そのフィールド番
号中の上位側の２ビット“Ｂ0 Ｂ1 ”により決定され
る。また、決定されたレジスタファイル内の参照先レジ
スタは、その命令フィールド＃ｉ中のｎビットの第１及
び第２ソースレジスタ指定部（ＯＰ２，ＯＰ３）により
指定される。即ち命令フィールド＃ｉの命令（演算命
令）の演算で参照する２つのソースレジスタは、図１１
に示すように、その命令の第１及び第２ソースレジスタ
指定部で指定されるｎビットのレジスタ番号（ＯＰ２，
ＯＰ３）の上位に、その命令フィールドのフィールド番
号の上位側２ビット“Ｂ0 Ｂ1 ”が付加されたｎ＋２ビ
ットのソースレジスタ番号（第１及び第２ソースレジス
タ番号）により指定される。
【０１２９】本実施例において、上記ｎ＋２ビットのレ
ジスタ番号の上位２ビットは、“００”でレジスタファ
イル２０７-0を、“０１”でレジスタファイル２０７-1
を、“１０”でレジスタファイル２０７-2を、“１１”
でレジスタファイル２０７-3を指定し、当該上位２ビッ
トを除くｎビットは、そのレジスタファイル内のレジス
タ位置を示す。
ジスタ番号の上位２ビットは、“００”でレジスタファ
イル２０７-0を、“０１”でレジスタファイル２０７-1
を、“１０”でレジスタファイル２０７-2を、“１１”
でレジスタファイル２０７-3を指定し、当該上位２ビッ
トを除くｎビットは、そのレジスタファイル内のレジス
タ位置を示す。
【０１３０】したがって、図１０に示すように、フィー
ルド番号“Ｂ0 Ｂ1 Ｂ2 Ｂ3 ”中の上位側２ビット“Ｂ
0 Ｂ1 ”が“００”、即ちフィールド番号が０（“００
００”），１（“０００１”），２（“００１０”），
３（“００１１”）の命令フィールド＃０，＃１，＃
２，＃３の命令についてはレジスタファイル２０７-0を
対象に、“Ｂ0 Ｂ1 ”が“０１”、即ちフィールド番号
が４（“０１００”），５（“０１０１”），６（“０
１１０”），７（“０１１１”）の命令フィールド＃
４，＃５，＃６，＃７の命令についてはレジスタファイ
ル２０７-1を対象に、“Ｂ0 Ｂ1 ”が“１０”、即ちフ
ィールド番号が８（“１０００”），９（“１００
１”），１０（“１０１０”），１１（“１０１１”）
の命令フィールド＃８，＃９，＃１０，＃１１の命令に
ついてはレジスタファイル２０７-2を対象に、そして
“Ｂ0 Ｂ1 ”が“１１”、即ちフィールド番号が１２
（“１１００”），１３（“１１０１”），１４（“１
１１０”），１５（“１１１１”）の命令フィールド＃
１２，＃１３，＃１４，＃１５の命令についてはレジス
タファイル２０７-3を対象に、それぞれその命令フィー
ルドの第１及び第２ソースレジスタ指定部で指定される
（当該レジスタファイル内の）レジスタからのソースオ
ペランド読み出しが行われる。
ルド番号“Ｂ0 Ｂ1 Ｂ2 Ｂ3 ”中の上位側２ビット“Ｂ
0 Ｂ1 ”が“００”、即ちフィールド番号が０（“００
００”），１（“０００１”），２（“００１０”），
３（“００１１”）の命令フィールド＃０，＃１，＃
２，＃３の命令についてはレジスタファイル２０７-0を
対象に、“Ｂ0 Ｂ1 ”が“０１”、即ちフィールド番号
が４（“０１００”），５（“０１０１”），６（“０
１１０”），７（“０１１１”）の命令フィールド＃
４，＃５，＃６，＃７の命令についてはレジスタファイ
ル２０７-1を対象に、“Ｂ0 Ｂ1 ”が“１０”、即ちフ
ィールド番号が８（“１０００”），９（“１００
１”），１０（“１０１０”），１１（“１０１１”）
の命令フィールド＃８，＃９，＃１０，＃１１の命令に
ついてはレジスタファイル２０７-2を対象に、そして
“Ｂ0 Ｂ1 ”が“１１”、即ちフィールド番号が１２
（“１１００”），１３（“１１０１”），１４（“１
１１０”），１５（“１１１１”）の命令フィールド＃
１２，＃１３，＃１４，＃１５の命令についてはレジス
タファイル２０７-3を対象に、それぞれその命令フィー
ルドの第１及び第２ソースレジスタ指定部で指定される
（当該レジスタファイル内の）レジスタからのソースオ
ペランド読み出しが行われる。
【０１３１】また、フィールド番号“Ｂ0 Ｂ1 Ｂ2 Ｂ3
”中の下位側２ビット“Ｂ2 Ｂ3 ”が“００”、即ち
フィールド番号が０（“００００”），４（“０１０
０”），８（“１０００”），１２（“１１００”）の
命令フィールド＃０，＃４，＃８，＃１２の命令につい
てはレジスタファイル２０７-0を対象に、“Ｂ2 Ｂ3 ”
が“０１”、即ちフィールド番号が１（“０００
１”），５（“０１０１”），９（“１００１”），１
３（“１１０１”）の命令フィールド＃１，＃５，＃
９，＃１３の命令についてはレジスタファイル２０７-1
を対象に、フィールド番号が２（“００１０”），６
（“０１１０”），１０（“１０１０”），１４（“１
１１０”）の命令フィールド＃２，＃６，＃１０，＃１
４の命令についてはレジスタファイル２０７-2を対象
に、そして“Ｂ2 Ｂ3 ”が“１１”、即ちフィールド番
号が３（“００１１”），７（“０１１１”），１１
（“１０１１”），１５（“１１１１”）の命令フィー
ルド＃３，＃７，＃１１，＃１５の命令についてはレジ
スタファイル２０７-3を対象に、当該命令のデスティネ
ーションレジスタ指定部で指定されたレジスタへの、当
該命令の演算結果の書き込みが行われる。
”中の下位側２ビット“Ｂ2 Ｂ3 ”が“００”、即ち
フィールド番号が０（“００００”），４（“０１０
０”），８（“１０００”），１２（“１１００”）の
命令フィールド＃０，＃４，＃８，＃１２の命令につい
てはレジスタファイル２０７-0を対象に、“Ｂ2 Ｂ3 ”
が“０１”、即ちフィールド番号が１（“０００
１”），５（“０１０１”），９（“１００１”），１
３（“１１０１”）の命令フィールド＃１，＃５，＃
９，＃１３の命令についてはレジスタファイル２０７-1
を対象に、フィールド番号が２（“００１０”），６
（“０１１０”），１０（“１０１０”），１４（“１
１１０”）の命令フィールド＃２，＃６，＃１０，＃１
４の命令についてはレジスタファイル２０７-2を対象
に、そして“Ｂ2 Ｂ3 ”が“１１”、即ちフィールド番
号が３（“００１１”），７（“０１１１”），１１
（“１０１１”），１５（“１１１１”）の命令フィー
ルド＃３，＃７，＃１１，＃１５の命令についてはレジ
スタファイル２０７-3を対象に、当該命令のデスティネ
ーションレジスタ指定部で指定されたレジスタへの、当
該命令の演算結果の書き込みが行われる。
【０１３２】以上に述べたように本実施形態において
は、２n 個のレジスタからなる４つのレジスタファイル
２０７-0〜２０７-3を設け、１６並列の長命令語中の各
命令フィールド＃０〜＃１５のフィールド番号によるレ
ジスタ番号の修飾を行い、各命令フィールド毎に（ソー
ス指定とデスティネーション指定のそれぞれについて）
使用可能なレジスタをレジスタファイル２０７-0〜２０
６-3のいずれかに制限することにより、デスティネーシ
ョンレジスタ指定部、並びに第１及び第２ソースレジス
タ指定部のビット長をそれぞれｎビットとしながらも、
長命令語全体として、使用可能なレジスタ数を２n+2 個
とすることができる。
は、２n 個のレジスタからなる４つのレジスタファイル
２０７-0〜２０７-3を設け、１６並列の長命令語中の各
命令フィールド＃０〜＃１５のフィールド番号によるレ
ジスタ番号の修飾を行い、各命令フィールド毎に（ソー
ス指定とデスティネーション指定のそれぞれについて）
使用可能なレジスタをレジスタファイル２０７-0〜２０
６-3のいずれかに制限することにより、デスティネーシ
ョンレジスタ指定部、並びに第１及び第２ソースレジス
タ指定部のビット長をそれぞれｎビットとしながらも、
長命令語全体として、使用可能なレジスタ数を２n+2 個
とすることができる。
【０１３３】しかも本実施形態においては、レジスタフ
ァイル２０７-0〜２０７-3の入出力ポート数を、レジス
タ数が従来と同じ２n 個でありながら、入力ポート数
２、出力ポート数４と従来より大幅に削減できる（１６
並列の長命令語の場合、従来は入力ポート数１６、出力
ポート数３２）。
ァイル２０７-0〜２０７-3の入出力ポート数を、レジス
タ数が従来と同じ２n 個でありながら、入力ポート数
２、出力ポート数４と従来より大幅に削減できる（１６
並列の長命令語の場合、従来は入力ポート数１６、出力
ポート数３２）。
【０１３４】また、図１０では省略されているが、レジ
スタファイル２０７-0〜２０７-3にそれぞれ対応して設
けられることになる、図１中のバイパス回路１０８-i，
１０９-i（ｉ＝０，１）に相当するバイパス回路の１演
算器の１入力当たりの入力ポート数（マルチプレクサの
入力数）を５とすることができる（１６並列の長命令語
の場合、従来は１７）。
スタファイル２０７-0〜２０７-3にそれぞれ対応して設
けられることになる、図１中のバイパス回路１０８-i，
１０９-i（ｉ＝０，１）に相当するバイパス回路の１演
算器の１入力当たりの入力ポート数（マルチプレクサの
入力数）を５とすることができる（１６並列の長命令語
の場合、従来は１７）。
【０１３５】なお、前記第３及び第４の実施形態では、
ソースレジスタの修飾方法が第１ソースレジスタと第２
ソースレジスタとで同じ場合について説明したが、前記
第２の実施形態と同様に、第１ソースレジスタと第２ソ
ースレジスタとで異なる修飾方法を適用しても構わな
い。
ソースレジスタの修飾方法が第１ソースレジスタと第２
ソースレジスタとで同じ場合について説明したが、前記
第２の実施形態と同様に、第１ソースレジスタと第２ソ
ースレジスタとで異なる修飾方法を適用しても構わな
い。
【０１３６】また、前記第１乃至第４の実施形態では、
長命令語の各命令フィールドのフィールド番号毎に（ソ
ース指定とデスティネーション指定のそれぞれについ
て）アクセス可能なレジスタファイルが制限されてお
り、したがって各命令フィールドからアクセス可能（ソ
ース指定及びデスティネーション指定可能）なレジスタ
も、その命令フィールド（のフィールド番号）によって
制限されていたが、予め定められたレジスタ番号のレジ
スタ（例えばレジスタ番号が０〜７までの８個のレジス
タ）については、全ての命令フィールドから共通にアク
セス可能としても（即ちフィールド番号によるレジスタ
修飾の対象外としても）よく、前記実施形態に限定され
ない種々の変形が可能である。
長命令語の各命令フィールドのフィールド番号毎に（ソ
ース指定とデスティネーション指定のそれぞれについ
て）アクセス可能なレジスタファイルが制限されてお
り、したがって各命令フィールドからアクセス可能（ソ
ース指定及びデスティネーション指定可能）なレジスタ
も、その命令フィールド（のフィールド番号）によって
制限されていたが、予め定められたレジスタ番号のレジ
スタ（例えばレジスタ番号が０〜７までの８個のレジス
タ）については、全ての命令フィールドから共通にアク
セス可能としても（即ちフィールド番号によるレジスタ
修飾の対象外としても）よく、前記実施形態に限定され
ない種々の変形が可能である。
【０１３７】次に、以上に述べた第１乃至第４の実施形
態で適用した命令語形式、即ち長命令語中の各命令フィ
ールドのフィールド番号によるレジスタ番号の修飾によ
り、各命令フィールド毎に（ソース指定とデスティネー
ション指定のそれぞれについて）使用可能なレジスタフ
ァイルを制限することを可能とする命令語形式に従った
オブジェクトを生成するためのコンパイラ（並列最適化
コンパイラ）について説明する。
態で適用した命令語形式、即ち長命令語中の各命令フィ
ールドのフィールド番号によるレジスタ番号の修飾によ
り、各命令フィールド毎に（ソース指定とデスティネー
ション指定のそれぞれについて）使用可能なレジスタフ
ァイルを制限することを可能とする命令語形式に従った
オブジェクトを生成するためのコンパイラ（並列最適化
コンパイラ）について説明する。
【０１３８】図１２は本コンパイラの一実施形態を示す
ブロック構成図である。同図において、並列最適化コン
パイラ３１０は、字句解析・構文解析部３１１、スカラ
最適化部３１２、命令スケジュール部３１３、レジスタ
アロケーション部３１４及びコード出力部３１５の各機
能要素から構成される。
ブロック構成図である。同図において、並列最適化コン
パイラ３１０は、字句解析・構文解析部３１１、スカラ
最適化部３１２、命令スケジュール部３１３、レジスタ
アロケーション部３１４及びコード出力部３１５の各機
能要素から構成される。
【０１３９】並列最適化コンパイラ３１０は、ソースフ
ァイル３２０に格納されている原始プログラムを対象に
字句解析・構文解析部３１１により周知の字句解析及び
構文解析を行ってプログラムエラーを検出すると共に第
１の内部形式のプログラム（中間コード）に変える。
ァイル３２０に格納されている原始プログラムを対象に
字句解析・構文解析部３１１により周知の字句解析及び
構文解析を行ってプログラムエラーを検出すると共に第
１の内部形式のプログラム（中間コード）に変える。
【０１４０】次に並列最適化コンパイラ３１０は、字句
解析・構文解析部３１１により生成された中間コードを
対象にスカラ最適化部３１２により周知の最適化を行
い、冗長な処理を含まないような実行時間がより少なく
て済む第２の内部形式のプログラムを生成する。このプ
ログラムは、シリアルな命令列からなる。
解析・構文解析部３１１により生成された中間コードを
対象にスカラ最適化部３１２により周知の最適化を行
い、冗長な処理を含まないような実行時間がより少なく
て済む第２の内部形式のプログラムを生成する。このプ
ログラムは、シリアルな命令列からなる。
【０１４１】ここまでの並列最適化コンパイラ３１０で
の処理は、通常のコンパイラ処理と同様であり、ＶＬＩ
Ｗとは無関係である。次に並列最適化コンパイラ３１０
は、スカラ最適化部３１２により生成された第２の内部
形式のプログラムの各命令をスケジュールする命令スケ
ジューリングを命令スケジュール部３１３により行う。
この命令スケジュール部３１３による例えば前記第１の
実施形態で適用した命令語形式（図３参照）を前提とす
る命令スケジューリングについて、“ａ←ｂ＋ｃ”の演
算を指定する命令Ｉをトップダウン方式でスケジュール
する場合を例に、図１３のフローチャートを参照して説
明する。
の処理は、通常のコンパイラ処理と同様であり、ＶＬＩ
Ｗとは無関係である。次に並列最適化コンパイラ３１０
は、スカラ最適化部３１２により生成された第２の内部
形式のプログラムの各命令をスケジュールする命令スケ
ジューリングを命令スケジュール部３１３により行う。
この命令スケジュール部３１３による例えば前記第１の
実施形態で適用した命令語形式（図３参照）を前提とす
る命令スケジューリングについて、“ａ←ｂ＋ｃ”の演
算を指定する命令Ｉをトップダウン方式でスケジュール
する場合を例に、図１３のフローチャートを参照して説
明する。
【０１４２】まず、命令スケジュール部３１３は、スケ
ジュールの対象となる命令Ｉのソースオペランド（ｂ，
ｃ）を定義した命令（が既に配置されている命令フィー
ルド位置）のフィールド番号を調べる（ステップＳ
１）。
ジュールの対象となる命令Ｉのソースオペランド（ｂ，
ｃ）を定義した命令（が既に配置されている命令フィー
ルド位置）のフィールド番号を調べる（ステップＳ
１）。
【０１４３】次に命令スケジュール部３１３は、調べた
フィールド番号とソースオペランド（ｂ，ｃ）とがマッ
チしているか否か、即ちソースオペランドｂを定義した
命令のフィールド番号で決まる（デスティネーション先
としての）レジスタファイルと、ソースオペランドｃを
定義した命令のフィールド番号で決まるデスティネーシ
ョン先としてのレジスタファイルとが一致しているか否
かを判断する（ステップＳ２）。
フィールド番号とソースオペランド（ｂ，ｃ）とがマッ
チしているか否か、即ちソースオペランドｂを定義した
命令のフィールド番号で決まる（デスティネーション先
としての）レジスタファイルと、ソースオペランドｃを
定義した命令のフィールド番号で決まるデスティネーシ
ョン先としてのレジスタファイルとが一致しているか否
かを判断する（ステップＳ２）。
【０１４４】もし上記レジスタファイルが一致している
場合には、命令スケジュール部３１３は、命令Ｉを、当
該レジスタファイル内レジスタがソース指定可能な命令
フィールドに配置する（ステップＳ３）。
場合には、命令スケジュール部３１３は、命令Ｉを、当
該レジスタファイル内レジスタがソース指定可能な命令
フィールドに配置する（ステップＳ３）。
【０１４５】これにより、ソースオペランドｂを定義し
た命令とソースオペランドｃを定義した命令のフィール
ド番号がいずれも０または２であるならば、そのフィー
ルド番号で決まるデスティネーション先としてのレジス
タファイルは、いずれもレジスタファイル１０７-0（＃
０）であることから、命令Ｉは命令フィールド＃０また
は＃１（の空きフィールド）に配置される。同様に、ソ
ースオペランドｂを定義した命令とソースオペランドｃ
を定義した命令のフィールド番号がいずれも１または３
であるならば、そのフィールド番号で決まるデスティネ
ーション先としてのレジスタファイルは、いずれもレジ
スタファイル１０７-1（＃１）であることから、命令Ｉ
は命令フィールド＃２または＃３（の空きフィールド）
に配置される。
た命令とソースオペランドｃを定義した命令のフィール
ド番号がいずれも０または２であるならば、そのフィー
ルド番号で決まるデスティネーション先としてのレジス
タファイルは、いずれもレジスタファイル１０７-0（＃
０）であることから、命令Ｉは命令フィールド＃０また
は＃１（の空きフィールド）に配置される。同様に、ソ
ースオペランドｂを定義した命令とソースオペランドｃ
を定義した命令のフィールド番号がいずれも１または３
であるならば、そのフィールド番号で決まるデスティネ
ーション先としてのレジスタファイルは、いずれもレジ
スタファイル１０７-1（＃１）であることから、命令Ｉ
は命令フィールド＃２または＃３（の空きフィールド）
に配置される。
【０１４６】これに対して上記レジスタファイルが不一
致の場合には、命令スケジュール部３１３は、ソースオ
ペランドｂ，ｃのうちの一方を、そのソースオペランド
が存在するレジスタファイルから他方のソースオペラン
ドが存在するレジスタファイルにコピーする命令（ＭＯ
ＶＥ命令）を生成し、そのコピー命令を、そのソース先
とデスティネーション先で決まる命令フィールドに配置
する（ステップＳ４）。
致の場合には、命令スケジュール部３１３は、ソースオ
ペランドｂ，ｃのうちの一方を、そのソースオペランド
が存在するレジスタファイルから他方のソースオペラン
ドが存在するレジスタファイルにコピーする命令（ＭＯ
ＶＥ命令）を生成し、そのコピー命令を、そのソース先
とデスティネーション先で決まる命令フィールドに配置
する（ステップＳ４）。
【０１４７】これにより、例えばソースオペランドｂが
レジスタファイル１０７-0（＃０）に、ソースオペラン
ドｃがレジスタファイル１０７-1（＃１）に存在し、こ
のソースオペランドｃをレジスタファイル１０７-0（＃
０）に変数ｄとしてコピーする場合であれば、ソース先
がレジスタファイル１０７-1（＃１）、デスティネーシ
ョン先がレジスタファイル１０７-0（＃０）であること
から、そのためのコピー命令（ｄ←ｃ）は、命令フィー
ルド＃２に配置される。
レジスタファイル１０７-0（＃０）に、ソースオペラン
ドｃがレジスタファイル１０７-1（＃１）に存在し、こ
のソースオペランドｃをレジスタファイル１０７-0（＃
０）に変数ｄとしてコピーする場合であれば、ソース先
がレジスタファイル１０７-1（＃１）、デスティネーシ
ョン先がレジスタファイル１０７-0（＃０）であること
から、そのためのコピー命令（ｄ←ｃ）は、命令フィー
ルド＃２に配置される。
【０１４８】命令スケジュール部３１３はコピー命令を
生成して配置すると（ステップＳ４）、命令Ｉに相当す
る“ａ←ｂ＋ｄ”の命令Ｉ′を、コピー命令のコピー先
（デスティネーション先）レジスタファイルをソースレ
ジスタファイルとして使用可能な命令フィールド（ここ
では＃０または＃１）に配置する（ステップＳ５）。
生成して配置すると（ステップＳ４）、命令Ｉに相当す
る“ａ←ｂ＋ｄ”の命令Ｉ′を、コピー命令のコピー先
（デスティネーション先）レジスタファイルをソースレ
ジスタファイルとして使用可能な命令フィールド（ここ
では＃０または＃１）に配置する（ステップＳ５）。
【０１４９】次に、命令スケジュール部３１３による前
記第１の実施形態で適用した命令語形式（図３参照）を
前提とする命令スケジューリングについて、レジスタ
（変数）ａを定義する命令Ｉをボトムアップ方式でスケ
ジュールする場合を例に、図１４のフローチャートを参
照して説明する。
記第１の実施形態で適用した命令語形式（図３参照）を
前提とする命令スケジューリングについて、レジスタ
（変数）ａを定義する命令Ｉをボトムアップ方式でスケ
ジュールする場合を例に、図１４のフローチャートを参
照して説明する。
【０１５０】まず、命令スケジュール部３１３は、スケ
ジュールの対象となる命令Ｉが定義するレジスタ（仮想
レジスタ、変数）ａを（ソースとして）使う命令（が既
に配置されている命令フィールド位置）のフィールド番
号を調べる（ステップＳ１１）。
ジュールの対象となる命令Ｉが定義するレジスタ（仮想
レジスタ、変数）ａを（ソースとして）使う命令（が既
に配置されている命令フィールド位置）のフィールド番
号を調べる（ステップＳ１１）。
【０１５１】次に命令スケジュール部３１３は、調べた
フィールド番号と命令Ｉが定義する仮想レジスタ（デス
ティネーション先）ａとがマッチしているか否か、具体
的には、調べたフィールド番号から、仮想レジスタ（デ
スティネーション先）ａがレジスタファイル１０７-0
（＃０）または１０７-1（＃１）のいずれになければな
らないか、或いはその両方になければならないかを判断
する（ステップＳ１２）。
フィールド番号と命令Ｉが定義する仮想レジスタ（デス
ティネーション先）ａとがマッチしているか否か、具体
的には、調べたフィールド番号から、仮想レジスタ（デ
スティネーション先）ａがレジスタファイル１０７-0
（＃０）または１０７-1（＃１）のいずれになければな
らないか、或いはその両方になければならないかを判断
する（ステップＳ１２）。
【０１５２】この判断の条件は、ａを使う全ての命令
が、命令フィールド＃０または＃１と、命令フィールド
＃２または＃３のいずれか一方だけにあるか、或いは両
方にあるか、即ちａを使う命令のフィールド番号で決ま
るソース指定可能なレジスタファイルが、その命令数に
無関係に１つだけである（この状態を、デスティネーシ
ョンレジスタａとフィールド番号がマッチしていると呼
ぶ）か否かである。
が、命令フィールド＃０または＃１と、命令フィールド
＃２または＃３のいずれか一方だけにあるか、或いは両
方にあるか、即ちａを使う命令のフィールド番号で決ま
るソース指定可能なレジスタファイルが、その命令数に
無関係に１つだけである（この状態を、デスティネーシ
ョンレジスタａとフィールド番号がマッチしていると呼
ぶ）か否かである。
【０１５３】もし、ａを使う全ての命令が命令フィール
ド＃０または＃１だけにある場合（デスティネーション
レジスタａとフィールド番号がマッチしている場合）に
は、ａはレジスタファイル１０７-0（＃０）になければ
ならず、命令フィールド＃２または＃３だけにある場合
には、ａはレジスタファイル１０７-1（＃１）になけれ
ばならない。ａを使う命令が１つの場合には、その命令
は、命令フィールド＃０または＃１と、命令フィールド
＃２または＃３のいずれか一方にしか存在しない。
ド＃０または＃１だけにある場合（デスティネーション
レジスタａとフィールド番号がマッチしている場合）に
は、ａはレジスタファイル１０７-0（＃０）になければ
ならず、命令フィールド＃２または＃３だけにある場合
には、ａはレジスタファイル１０７-1（＃１）になけれ
ばならない。ａを使う命令が１つの場合には、その命令
は、命令フィールド＃０または＃１と、命令フィールド
＃２または＃３のいずれか一方にしか存在しない。
【０１５４】一方、ａを使う命令が複数で、しかもその
複数の命令が命令フィールド＃０または＃１側と、命令
フィールド＃２または＃３側に分散配置されている場合
（デスティネーションレジスタａとフィールド番号がマ
ッチしていない場合）には、ａはレジスタファイル１０
７-0（＃０）及び１０７-1（＃１）の両方になければな
らない。
複数の命令が命令フィールド＃０または＃１側と、命令
フィールド＃２または＃３側に分散配置されている場合
（デスティネーションレジスタａとフィールド番号がマ
ッチしていない場合）には、ａはレジスタファイル１０
７-0（＃０）及び１０７-1（＃１）の両方になければな
らない。
【０１５５】命令スケジュール部３１３は、命令Ｉが定
義する変数（仮想レジスタ）ａがレジスタファイル１０
７-0（＃０）になければならないと判断した場合には、
その命令Ｉを命令フィールド＃０または＃２に配置し、
レジスタファイル１０７-1（＃１）になければならない
と判断した場合には、その命令Ｉを命令フィールド＃１
または＃３に配置する（ステップＳ１３）。
義する変数（仮想レジスタ）ａがレジスタファイル１０
７-0（＃０）になければならないと判断した場合には、
その命令Ｉを命令フィールド＃０または＃２に配置し、
レジスタファイル１０７-1（＃１）になければならない
と判断した場合には、その命令Ｉを命令フィールド＃１
または＃３に配置する（ステップＳ１３）。
【０１５６】これに対し、命令Ｉが定義する変数（仮想
レジスタ）ａがレジスタファイル１０７-0（＃０）及び
１０７-1（＃１）の両方になければならないと判断した
場合には、ａをレジスタファイル１０７-0（＃０）から
レジスタファイル１０７-1（＃１）、またはレジスタフ
ァイル１０７-1（＃１）からレジスタファイル１０７-0
（＃０）に変数ｘとしてコピーする命令（ｘ←ａ）を生
成し、そのコピー命令を命令フィールド＃１または＃２
に配置する（ステップＳ１４）。
レジスタ）ａがレジスタファイル１０７-0（＃０）及び
１０７-1（＃１）の両方になければならないと判断した
場合には、ａをレジスタファイル１０７-0（＃０）から
レジスタファイル１０７-1（＃１）、またはレジスタフ
ァイル１０７-1（＃１）からレジスタファイル１０７-0
（＃０）に変数ｘとしてコピーする命令（ｘ←ａ）を生
成し、そのコピー命令を命令フィールド＃１または＃２
に配置する（ステップＳ１４）。
【０１５７】ここでは、命令Ｉを命令フィールド＃０ま
たは＃２に配置しようとするならば、ａをレジスタファ
イル１０７-0（＃０）からレジスタファイル１０７-1
（＃１）にコピーする命令が命令フィールド＃１に配置
され、命令Ｉを命令フィールド＃１または＃３に配置し
ようとするならば、ａをレジスタファイル１０７-1（＃
１）からレジスタファイル１０７-0（＃０）にコピーす
る命令が命令フィールド＃２に配置される。
たは＃２に配置しようとするならば、ａをレジスタファ
イル１０７-0（＃０）からレジスタファイル１０７-1
（＃１）にコピーする命令が命令フィールド＃１に配置
され、命令Ｉを命令フィールド＃１または＃３に配置し
ようとするならば、ａをレジスタファイル１０７-1（＃
１）からレジスタファイル１０７-0（＃０）にコピーす
る命令が命令フィールド＃２に配置される。
【０１５８】命令スケジュール部３１３はコピー命令を
生成して配置すると（ステップＳ１４）、命令フィール
ド＃１にコピー命令を配置した場合であれば、命令Ｉを
命令フィールド＃０または＃２に配置し、命令フィール
ド＃２にコピー命令を配置した場合であれば、命令Ｉを
命令フィールド＃１または＃３に配置する（ステップＳ
１５）。
生成して配置すると（ステップＳ１４）、命令フィール
ド＃１にコピー命令を配置した場合であれば、命令Ｉを
命令フィールド＃０または＃２に配置し、命令フィール
ド＃２にコピー命令を配置した場合であれば、命令Ｉを
命令フィールド＃１または＃３に配置する（ステップＳ
１５）。
【０１５９】このとき命令スケジュール部３１３は、命
令フィールド＃１にコピー命令を配置した場合であれ
ば、既に配置済みのａを使う命令のうち、命令フィール
ド＃２，＃３にある命令のａをｘに変更し、命令フィー
ルド＃２にコピー命令を配置した場合であれば、既に配
置済みのａを使う命令のうち、命令フィールド＃０，＃
１にある命令のａをｘに変更する。
令フィールド＃１にコピー命令を配置した場合であれ
ば、既に配置済みのａを使う命令のうち、命令フィール
ド＃２，＃３にある命令のａをｘに変更し、命令フィー
ルド＃２にコピー命令を配置した場合であれば、既に配
置済みのａを使う命令のうち、命令フィールド＃０，＃
１にある命令のａをｘに変更する。
【０１６０】並列最適化コンパイラ３１０は、以上のス
ケジュール処理を、スカラ最適化部３１２により生成さ
れた第２の内部形式のプログラムの各命令について、始
端命令から順に終端命令まで（トップダウン方式の場
合）、或いは終端命令から順に始端まで（ボトムアップ
方式の場合）命令スケジュール部３１３により実行する
と、そのスケジュール済みの各命令中の変数に対する物
理レジスタ割り当て（レジスタアロケーション）をレジ
スタアロケーション部３１４により行う。このレジスタ
アロケーション部３１４によるレジスタアロケーション
について、図１５のフローチャートを参照して説明す
る。
ケジュール処理を、スカラ最適化部３１２により生成さ
れた第２の内部形式のプログラムの各命令について、始
端命令から順に終端命令まで（トップダウン方式の場
合）、或いは終端命令から順に始端まで（ボトムアップ
方式の場合）命令スケジュール部３１３により実行する
と、そのスケジュール済みの各命令中の変数に対する物
理レジスタ割り当て（レジスタアロケーション）をレジ
スタアロケーション部３１４により行う。このレジスタ
アロケーション部３１４によるレジスタアロケーション
について、図１５のフローチャートを参照して説明す
る。
【０１６１】レジスタアロケーション部３１４は、命令
スケジュール部３１３によりスケジュールされた各命令
をスキャンして、各変数（仮想レジスタ）が参照或いは
定義される命令のフィールド番号から、全ての変数をレ
ジスタファイル別にクラス分けする（ステップＳ２
１）。ここでは、レジスタファイル１０７-0（＃０）に
存在すべき変数と、レジスタファイル１０７-1（＃１）
に存在すべき変数の２つのクラスに分けられる。
スケジュール部３１３によりスケジュールされた各命令
をスキャンして、各変数（仮想レジスタ）が参照或いは
定義される命令のフィールド番号から、全ての変数をレ
ジスタファイル別にクラス分けする（ステップＳ２
１）。ここでは、レジスタファイル１０７-0（＃０）に
存在すべき変数と、レジスタファイル１０７-1（＃１）
に存在すべき変数の２つのクラスに分けられる。
【０１６２】次にレジスタアロケーション部３１４は、
各クラスの各変数について、クラス別に、そのクラスに
対応するレジスタファイル内の物理レジスタの割り当て
を行う（ステップＳ２２）。
各クラスの各変数について、クラス別に、そのクラスに
対応するレジスタファイル内の物理レジスタの割り当て
を行う（ステップＳ２２）。
【０１６３】並列最適化コンパイラ３１０はレジスタア
ロケーション部３１４によるレジスタアロケーションを
終了すると、このレジスタアロケーションが施された内
部形式の各命令から計算機（ここではＶＬＩＷプロセッ
サ）で実行可能なコード（オブジェクトコード）をコー
ド出力部３１５により生成し、オブジェクトファイル３
３０として出力する。
ロケーション部３１４によるレジスタアロケーションを
終了すると、このレジスタアロケーションが施された内
部形式の各命令から計算機（ここではＶＬＩＷプロセッ
サ）で実行可能なコード（オブジェクトコード）をコー
ド出力部３１５により生成し、オブジェクトファイル３
３０として出力する。
【０１６４】
【発明の効果】以上詳述したように本発明によれば、複
数のレジスタファイルを設け、長命令語（ＶＬＩＷ）中
の各命令フィールドのフィールド番号によるレジスタ番
号の修飾を行い、各命令フィールド毎に（ソース指定と
デスティネーション指定のそれぞれについて）使用可能
なレジスタをいずれかのレジスタファイルに制限する構
成とすることにより、長命令語全体で扱えるレジスタ数
を長命令語長を伸ばすことなく増やすことができ、しか
もハードウェア構成の複雑化を招かないで済む。
数のレジスタファイルを設け、長命令語（ＶＬＩＷ）中
の各命令フィールドのフィールド番号によるレジスタ番
号の修飾を行い、各命令フィールド毎に（ソース指定と
デスティネーション指定のそれぞれについて）使用可能
なレジスタをいずれかのレジスタファイルに制限する構
成とすることにより、長命令語全体で扱えるレジスタ数
を長命令語長を伸ばすことなく増やすことができ、しか
もハードウェア構成の複雑化を招かないで済む。
【図１】本発明の第１の実施形態に係るＶＬＩＷプロセ
ッサの概略構成を示すブロック図。
ッサの概略構成を示すブロック図。
【図２】図１中のバイパス回路１０９-0，１０９-1の内
部構成を、その周辺の構成と共に示すブロック図。
部構成を、その周辺の構成と共に示すブロック図。
【図３】上記第１の実施形態における命令フィールドの
フィールド番号によるレジスタ番号の修飾について、主
としてフィールド番号が１（“０１”）の命令フィール
ド＃１を例に説明するための図。
フィールド番号によるレジスタ番号の修飾について、主
としてフィールド番号が１（“０１”）の命令フィール
ド＃１を例に説明するための図。
【図４】上記第１の実施形態におけるレジスタファイル
１０７-0，１０７-1と長命令語の各命令フィールド＃０
〜＃３（のフィールド番号“００”〜“１１”）との間
の関係を示す図。
１０７-0，１０７-1と長命令語の各命令フィールド＃０
〜＃３（のフィールド番号“００”〜“１１”）との間
の関係を示す図。
【図５】本発明の第２の実施形態に係るＶＬＩＷプロセ
ッサの概略構成を図２と同様の形式で示すブロック図。
ッサの概略構成を図２と同様の形式で示すブロック図。
【図６】上記第２の実施形態における命令フィールドの
フィールド番号によるレジスタ番号の修飾を説明するた
めの図。
フィールド番号によるレジスタ番号の修飾を説明するた
めの図。
【図７】上記第２の実施形態におけるレジスタファイル
１０７-0，１０７-1と長命令語の各命令フィールド＃０
〜＃３（のフィールド番号“００”〜“１１”）との間
の関係を示す図。
１０７-0，１０７-1と長命令語の各命令フィールド＃０
〜＃３（のフィールド番号“００”〜“１１”）との間
の関係を示す図。
【図８】本発明を８並列の長命令語を実行するＶＬＩＷ
プロセッサに適用した第３の実施形態におけるレジスタ
ファイルと長命令語の各命令フィールドとの間の関係を
示す図。
プロセッサに適用した第３の実施形態におけるレジスタ
ファイルと長命令語の各命令フィールドとの間の関係を
示す図。
【図９】上記第３の実施形態における命令フィールドの
フィールド番号によるレジスタ番号の修飾を説明するた
めの図。
フィールド番号によるレジスタ番号の修飾を説明するた
めの図。
【図１０】本発明を１６並列の長命令語を実行するＶＬ
ＩＷプロセッサに適用した第４の実施形態におけるレジ
スタファイルと長命令語の各命令フィールドとの間の関
係を示す図。
ＩＷプロセッサに適用した第４の実施形態におけるレジ
スタファイルと長命令語の各命令フィールドとの間の関
係を示す図。
【図１１】上記第４の実施形態における命令フィールド
のフィールド番号によるレジスタ番号の修飾を説明する
ための図。
のフィールド番号によるレジスタ番号の修飾を説明する
ための図。
【図１２】上記第１乃至第４の実施形態で適用した命令
語形式に従ったオブジェクトを生成するためのコンパイ
ラの一実施形態を示すブロック構成図。
語形式に従ったオブジェクトを生成するためのコンパイ
ラの一実施形態を示すブロック構成図。
【図１３】図１２中のコンパイラにおける命令スケジュ
ール処理をトップダウン方式でスケジュールする場合に
ついて説明するためのフローチャート。
ール処理をトップダウン方式でスケジュールする場合に
ついて説明するためのフローチャート。
【図１４】図１２中のコンパイラにおける命令スケジュ
ール処理をボトムアップ方式でスケジュールする場合に
ついて説明するためのフローチャート。
ール処理をボトムアップ方式でスケジュールする場合に
ついて説明するためのフローチャート。
【図１５】図１２中のコンパイラにおけるレジスタアロ
ケーション処理を説明するためのフローチャート。
ケーション処理を説明するためのフローチャート。
【図１６】従来のＶＬＩＷプロセッサにおける、長命令
語の各命令フィールドの命令で使用可能なレジスタ数
と、その命令中ののレジスタ指定部のビット数との関係
を、レジスタ数が２n 個の場合と、その２倍の２n+1 個
の場合とについて示す図。
語の各命令フィールドの命令で使用可能なレジスタ数
と、その命令中ののレジスタ指定部のビット数との関係
を、レジスタ数が２n 個の場合と、その２倍の２n+1 個
の場合とについて示す図。
【図１７】従来のＶＬＩＷプロセッサの概略構成を示す
ブロック図。
ブロック図。
１０１…命令フェッチ機構、 １０２…命令デコード機構、 １０６-0〜１０６-3…演算器、 １０７-0，１０７-1，２０７-0〜２０７-3…レジスタフ
ァイル、 １０８-0，１０８-1，１０９-0，１０９-1，２０９-0，
２０９-1…バイパス回路、 １１０，１１１…ラッチ回路、 １１９Ｌ0 〜１１９Ｌ3 ，１１９Ｒ0 〜１１９Ｒ3 ，２
１９Ｌ0 〜２１９Ｌ3，２１９Ｒ0 〜２１９Ｒ3 …マル
チプレクサ（ＭＰＸ）
ァイル、 １０８-0，１０８-1，１０９-0，１０９-1，２０９-0，
２０９-1…バイパス回路、 １１０，１１１…ラッチ回路、 １１９Ｌ0 〜１１９Ｌ3 ，１１９Ｒ0 〜１１９Ｒ3 ，２
１９Ｌ0 〜２１９Ｌ3，２１９Ｒ0 〜２１９Ｒ3 …マル
チプレクサ（ＭＰＸ）
Claims (5)
- 【請求項１】 複数の命令フィールドを有する長命令語
（Very Long Instruction Word：ＶＬＩＷ）を実行する
ＶＬＩＷプロセッサにおいて、 複数のレジスタファイルと、 この複数のレジスタファイルの中から、長命令語中の各
命令フィールドのフィールド番号の第１の所定部分をも
とに、その命令フィールドの命令で参照するソースオペ
ランドの読み出しが可能なレジスタファイルを割り当て
ると共に、前記各命令フィールドのフィールド番号の前
記第１の所定部分とは少なくとも一部が異なる第２の所
定部分をもとに、その命令フィールドの命令の実行結果
の書き込みが可能なレジスタファイルを割り当てる割り
当て手段とを具備することを特徴とするＶＬＩＷプロセ
ッサ。 - 【請求項２】 複数の命令フィールドを有する長命令語
（Very Long Instruction Word：ＶＬＩＷ）を実行する
ＶＬＩＷプロセッサにおいて、 それぞれ固有のレジスタ番号のレジスタの群からなる複
数のレジスタファイルと、 長命令語中の各命令フィールドのソースレジスタ指定部
の示すレジスタ番号を、その命令フィールドのフィール
ド番号の第１の所定部分により修飾し、前記各命令フィ
ールドのデスティネーションレジスタ指定部の示すレジ
スタ番号を、その命令フィールドのフィールド番号の前
記第１の所定部分とは少なくとも一部が異なる第２の所
定部分により修飾することで、前記複数のレジスタファ
イルの中から、前記各命令フィールド毎に、その命令フ
ィールドの命令で参照するソースオペランドの読み出し
が可能なレジスタファイルを割り当てると共に、その命
令フィールドの命令の実行結果の書き込みが可能なレジ
スタファイルを割り当てる割り当て手段とを具備するこ
とを特徴とするＶＬＩＷプロセッサ。 - 【請求項３】 前記割り当て手段は、前記各命令フィー
ルドのソースレジスタ指定部の示すレジスタ番号の上位
に、その命令フィールドのフィールド番号の前記第１の
所定部分を付加し、前記各命令フィールドのデスティネ
ーションレジスタ指定部の示すレジスタ番号の上位に、
その命令フィールドのフィールド番号の前記第２の所定
部分を付加するレジスタ番号修飾を行うことを特徴とす
る請求項２記載のＶＬＩＷプロセッサ。 - 【請求項４】 複数の命令フィールドを有する長命令語
（Very Long Instruction Word：ＶＬＩＷ）を実行する
ＶＬＩＷプロセッサにおいて、 長命令語の各命令フィールドにそれぞれ対応して設けら
れ、対応する命令フィールドの命令の指定する演算を実
行する演算器と、 長命令語の各命令フィールドのフィールド番号に対応付
けられた複数のレジスタファイルと、 この複数のレジスタファイルの中から、長命令語中の各
命令フィールドのフィールド番号の第１の所定部分をも
とに、その命令フィールドの命令で参照するソースオペ
ランドの読み出しが可能なレジスタファイルを割り当て
ると共に、前記各命令フィールドのフィールド番号の前
記第１の所定部分とは少なくとも一部が異なる第２の所
定部分をもとに、その命令フィールドの命令の実行結果
の書き込みが可能なレジスタファイルを割り当てる割り
当て手段とを具備し、 前記割り当て手段は、実行すべき長命令語中の各命令フ
ィールドの命令をデコードするデコード手段であって、
ソースオペランドを使用する命令の場合には、その命令
フィールドのフィールド番号の前記第１の所定部分をも
とに決定される前記レジスタファイルからその命令フィ
ールドに対応する前記演算器で用いるソースオペランド
の読み出しを行うデコード手段と、前記各演算器にそれ
ぞれ対応して設けられ、対応する演算器の演算結果を、
その演算器に対応する命令フィールドのフィールド番号
の前記第２の所定部分をもとに決定されるレジスタファ
イルへの書き込み用に一時保持する複数のバッファ手段
とを含むことを特徴とするＶＬＩＷプロセッサ。 - 【請求項５】 前記割り当て手段は、前記各レジスタフ
ァイルにそれぞれ対応して設けられた複数の第１のバイ
パス回路と、この各第１のバイパスパス回路にそれぞれ
対応して設けられた複数の第２のバイパス回路とを更に
含んでおり、 前記第１のバイパス回路は、当該バイパス回路に対応す
る前記レジスタファイルから読み出されるソースオペラ
ンドを用いる前記各演算器にそれぞれ対応して設けられ
る複数の第１のマルチプレクサであって、そのソースオ
ペランド及び当該バイパス回路に対応する前記レジスタ
ファイルへの書き込みに用いられる前記各バッファ手段
の保持データのうちの１つをソースオペランドとして選
択する複数の第１のマルチプレクサから構成され、 前記第２のバイパス回路は、当該バイパス回路に対応す
る前記第１のバイパス回路内の前記各第１のマルチプレ
クサにそれぞれ対応して設けられる複数の第２のマルチ
プレクサであって、その第１のマルチプレクサにより選
択されたソースオペランド及びその第１のバイパス回路
に対応する前記レジスタファイルへの書き込みに用いら
れる前記各バッファ手段の保持データのうちの１つをソ
ースオペランドとして選択して対応する前記演算器に出
力する複数の第２のマルチプレクサから構成されている
ことを特徴とする請求項４記載のＶＬＩＷプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23769496A JP3737573B2 (ja) | 1996-09-09 | 1996-09-09 | Ｖｌｉｗプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23769496A JP3737573B2 (ja) | 1996-09-09 | 1996-09-09 | Ｖｌｉｗプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083302A true JPH1083302A (ja) | 1998-03-31 |
| JP3737573B2 JP3737573B2 (ja) | 2006-01-18 |
Family
ID=17019134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23769496A Expired - Fee Related JP3737573B2 (ja) | 1996-09-09 | 1996-09-09 | Ｖｌｉｗプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3737573B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996023608A1 (en) * | 1995-02-02 | 1996-08-08 | Bethlehem Steel Corporation | Method for producing flanged structural products directly from slabs |
| JP2001290798A (ja) * | 2000-04-07 | 2001-10-19 | Nintendo Co Ltd | ベクトルの効率的な読み出しおよび格納方法および装置 |
| US8738892B2 (en) | 2004-02-12 | 2014-05-27 | Panasonic Corporation | Very long instruction word (VLIW) computer having efficient instruction code format |
| JP2016173793A (ja) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | プロセッサ、プログラムコード変換装置及びソフトウェア |
-
1996
- 1996-09-09 JP JP23769496A patent/JP3737573B2/ja not_active Expired - Fee Related
Cited By (5)
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|---|---|---|---|---|
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| JP2016173793A (ja) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | プロセッサ、プログラムコード変換装置及びソフトウェア |
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