JPH1083231A - 拡張カードの接続方法および拡張カードを接続可能なコンピュータ・システム - Google Patents

Abstract

(57)【要約】 【課題】 取り外し自在の回路カードがコンピュータ・
システムのカード・スロットに挿入された時に該回路カ
ードをパワーアップする方法及びそのシステムを提供す
る。 【解決手段】 本方法は、電力及びクロック信号を回路
カードへ提供するステップと、電力及びクロック信号の
両方が回路カードに与えられた後に通信リンクを回路カ
ードに電気的に結合するステップとを備える。本システ
ムは、通信リンクと、通信リンクに対応する電気的接点
を有するカード・スロットと、カード・スロットに挿入
される回路カードと、回路カードをパワーアップする制
御回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は拡張カードの接続に
関する。

【従来の技術】コンピュータ・システムは、典型的に、
拡張カードを収受してコンピュータ・システムの拡張バ
スに電気的に結合するための拡張カード・スロットを有
する。拡張バスは、ＩＳＡ（Industry Standard Archit
ecture）バス、ＥＩＳＡ（拡張業界標準アーキテクチ
ャ、Extended Industry Standard Architecture）バ
ス、またはＰＣＩ（Peripheral Component Interconnec
t）バスのような幾つかのタイプの１つであり得る。

【０００２】

【発明の概要】一般に、本発明は、１つの特質におい
て、取り外し自在な回路カードがコンピュータ・システ
ムのカード・スロットに挿入される時にこのカードをパ
ワーアップする方法を特徴とする。この方法は電力及び
クロック信号を回路カードに提供することと、電力及び
クロック信号の両方が回路カードに提供された後に通信
リンクを回路カードに電気的に結合することとを含む。
本発明の構成は下記の１つ以上を含む。この方法は、電
気的に結合する前にカードにおける電力が安定するよう
に又はカード上の回路がクロック信号と同期するように
遅延させることを含む。この方法は、通信リンクを結合
する前に通信リンク（例えば、ＰＣＩバスのデータ線お
よびアドレス線）の制御のための裁定（アービトレーシ
ョン）を行うことを含み、かつクロック信号を与える前
に通信リンクの制御のための裁定を行うことを含む。こ
の方法は、電力が提供された後にカードをリセットする
ことを含み、かつ通信リンクの結合後にカードをリセッ
トすることを含む。この方法は、カードがリセットされ
る前に通信リンクの制御のための裁定を行うことを含
む。一般に、本発明は、別の特質において、取り外し自
在の回路カードがコンピュータ・システムのカード・ス
ロットに挿入される時にこの回路カードをパワーアップ
する方法を特徴とし、コンピュータ・システムは、クロ
ック信号に同期された信号を送る線と、通信リンクの制
御のための裁定を行う線とを持つ通信リンクを有する。
この方法は、カードをリセット状態に置くこと、回路カ
ードをリセット状態に置いた後に電力を回路カードに提
供すること、電力を提供した後に通信リンクの制御のた
めの裁定を行うこと、電力の提供の後に制御のための裁
定を行った後にクロック信号を回路カードに提供するこ
と、クロック信号の提供の後に通信リンクの制御のため
の裁定を行うこと、クロック信号の提供の後に制御の裁
定を行った後に通信リンクの線を回路カードの対応する
線に電気的に結合すること、電気的に結合した後に通信
リンクの制御のための裁定を行うこと、及び電気的に結
合した後に制御のための裁定を行った後に回路カードを
リセットすることを含む。

【０００３】一般に、本発明は、別の特質において、取
り外し自在回路の回路カードがコンピュータ・システム
のカード・スロットに挿入される時にこの回路カードを
パワーダウンする方法を特徴とする。この方法は、回路
カードから通信リンクを電気的に分離することと、分離
後に回路カードから電力及びクロック信号を除去するこ
ととを含む。本発明の構成は下記の特徴の１つ以上を含
む。この方法は、通信リンクを分離する前に通信リンク
の制御のための裁定を行うこと、及びクロック信号を除
去する前に制御のため裁定を行うことを含む。クロック
信号は給電前にカードから除去される。この方法は、通
信リンクが分離される前にカードをリセットすること、
及びこのリセットが電力が除去される又はクロック信号
が除去される前に生じる。この方法は、カードがリセッ
トされる前に通信リンクの制御のための裁定を行うこと
を含む。一般に、本発明は、別の特質において、コンピ
ュータ・システムのカード・スロットに挿入された取り
外し自在の回路カードをパワーダウンする方法を特徴と
し、カード・スロットは、クロック信号に同期された信
号を送信する線と通信リンクの制御のための裁定を行う
ための線とを持つ通信リンクに電気的に結合される。こ
の方法は、通信リンクの制御のための裁定を行うこと、
裁定後に回路カードをリセットすること、リセット後に
通信リンクの制御のための裁定を行うこと、制御のため
の裁定の後に通信リンクの線を回路カードの対応する線
から電気的に分離すること、電気的に分離した後に通信
リンクの制御のための裁定を行うこと、制御のための裁
定の後に回路カードからクロック信号を除去すること、
及び回路カードから電力を除去することを含む。一般
に、本発明は、別の特質において、通信リンクと、この
通信リンクと対応する電気的接点を持つカード・スロッ
トと、カード・スロットに挿入される回路カードと、回
路カードをパワーアップする制御回路とを備えるコンピ
ュータ・システムを特徴とする。制御回路は、通信リン
クの電力線をスロットに接続し、通信リンクのクロック
線をスロットに接続し、電力線とクロック線が共にスロ
ットに接続された後のみに通信リンクの他の線をスロッ
トに接続するように構成される。一般に、本発明は、別
の特質において、通信リンクと、この通信リンクに対応
する電気的接点を持つカード・スロットと、カード・ス
ロットに挿入された回路カードと、回路カードをパワー
ダウンする制御回路とを備えるコンピュータ・システム
を特徴とする。制御回路は、通信リンクの電力線をスロ
ットから接続解除し、通信リンクのクロック線をスロッ
トから接続解除し、電力線またはクロック線のいずれか
がスロットから遮断される前に通信リンクの他の線をス
ロットから接続解除するように構成される。本発明の利
点には下記の１つ以上が含まれる。拡張カードがパワー
アップされると、拡張カードにおける動作が安定化され
て、外部バス信号が拡張カードに与えられる前に定常状
態に達する。パワーダウン時には、拡張カードがスロッ
トから取り外される前に拡張カードにおける動作が秩序
正しく停止され、これによってバスにおける不要な信号
の出現を最小化する。

【０００４】

【発明の実施の態様】以下の説明において、「＃」、
「＿」、または「！」で始まる、あるいは終わるすべて
のシグナル・ニーモニックは、反転された論理状態を意
味する。図１に示すように、コンピュータ・システム１
０は、１次ＰＣＩバス２４を含み、これが共通のデザイ
ン２６であるブリッジ・チップ２６ａ及びブリッジ・チ
ップ２６ｂに結合されている。ブリッジ・チップ２６ａ
は、ケーブル３１を介してブリッジ・チップ４８ａに結
合されており、ブリッジ・チップ２６ｂは、ケーブル２
８を介してブリッジ・チップ４８ｂに結合されている。
ブリッジ・チップ４８ａ及び４８ｂは共通のデザイン４
８でありかつデザイン２６とも共通であるが、デザイン
２６はアップストリーム・モードであり、デザイン４８
はダウンストリーム・モードである点が異なる。ＰＣＩ
バス２４は、システム・コントローラ／ホスト・ブリッ
ジ回路１８を通じてローカル・バス２２とインタフェー
スされる。システム・コントローラ／ホスト・ブリッジ
回路１８は更に、システム・メモリ２０へのアクセスを
制御し、システム・メモリ２０もまた、ＣＰＵ１４及び
レベル２・キャッシュ（Ｌ２キャッシュ）１６とともに
ローカル・バス２２に結合されている。ＰＣＩ−ＥＩＳ
Ａ（Extended Industry Standard Architecture）ブリ
ッジ１５は、ＰＣＩバス２４をＥＩＳＡバス１７にイン
タフェースしている。キーボード・コントローラ２１及
び読み出し専用メモリ（ＲＯＭ）２３は、両方ともＥＩ
ＳＡバス１７に結合されている。ＥＩＳＡバス１７に接
続されている不揮発性ランダム・アクセス・メモリ（Ｎ
ＶＲＡＭ）７０の保持している情報は、コンピュータ・
システムの電源を切っても揮発しない。オートマチック
・サーバ・リカバリ（ＡＳＲ、automatic server recov
ery）タイマ７２は、コンピュータ・システムの不活性
動作を監視する。システムがロックアップしたときに
は、ＡＳＲタイマ７２は約１０分後に切れる。キーボー
ド・コントローラ２１は、キーボード１９を監視して、
押下されたキーを検出する。

【０００５】図２を参照する。ブリッジ・チップ４８ａ
は、ＰＣＩバス３２ａへのインタフェースを備え、ブリ
ッジ・チップ４８ｂは、ＰＣＩバス３２ｂへのインタフ
ェースを備える。ＰＣＩバス３２ａ及び３２ｂは、デザ
イン３０が共通の２つの拡張ボックス３０ａ及び３０ｂ
上に存在する。各拡張ボックス３０には６つのホットプ
ラグ・スロット３６（３６ａ−ｆ）があり、これらは通
常の拡張カード８０７（図２７Ａ参照）を電気的機械的
に接続することができる。拡張ボックス上の１つのスロ
ット３４は、ブリッジ・チップ２６を持ったカード４６
を接続する。各ホットプラグ・スロット３６には関連し
たスイッチ回路４１があり、これによってスロット３６
とＰＣＩバス３２間の接続及び切断が行われる。６つの
機械的レバー８０２を用いて（クローズまたはラッチさ
れている場合）、カード８０７を対応するスロットに選
択的に固定する。これに関しては、本願と同日付で出願
された「電子装置におけるカードの固定（Securing a C
ard in an Electronic Device）」と題された米国特許
出願で更に詳しく説明されており、これをここにおいて
援用する。各拡張ボックス３０は、レジスタ５２及び８
２を有し、これらによりレバー８０２及び拡張ボックス
３０の状態信号を監視し、更に、レジスタ８０によっ
て、スロット３６とＰＣＩバス３２間の接続及び切断を
制御する。図３を参照する。ブリッジ・チップは、２６
と４８のペアで使用すべく設計されており、それによ
り、１次ＰＣＩバス２４と２次ＰＣＩバス３２との間に
ＰＣＩ−ＰＣＩブリッジを形成する。プログラミング・
モデルは、２つの階層ブリッジのモデルである。システ
ム・ソフトウェアから見れば、ケーブル２８は厳密に１
つのデバイス、即ち、ダウンストリーム・ブリッジ・チ
ップ４８が挿入されているＰＣＩバスである。これによ
り、１次及び２次バスを結合する２チップＰＣＩ−ＰＣ
Ｉブリッジのコンフィギュレーション（環境設定）が大
幅に単純化される。ＣＰＵ１４に近接しているブリッジ
・チップ２６は、１次ＰＣＩバス２４をケーブル２８に
結合する。第２のＰＣＩ−ＰＣＩブリッジ４８は、拡張
ボックス３０内にあり、ケーブル２８を２次ＰＣＩバス
３２に結合する。モード・ピンＵＰＳＴＲＥＡＭ＿ＣＨ
ＩＰの信号は、そのブリッジ・チップがアップストリー
ム・モードとダウンストリーム・モードのいずれで動作
するかを決定する。バス・モニタ１０６やＳＩＯ５０内
のホットプラグ・ロジックのような一部の非ブリッジ機
能は、拡張ボックス３０でのみ用いられ、アップストリ
―ム・モードのチップ２６では機能しない。

【０００６】ブリッジ・チップ２６内のクロック・ジェ
ネレータ１０２は、１次ＰＣＩバス２４上のクロックＰ
ＣＩＣＬＫ１に基づいてクロックを生成し、生成された
クロックの１つは、ケーブル２８を経由してダウンスト
リームのブリッジ・チップ４８のクロック・ジェネレー
タ１２２に供給される。クロック・ジェネレータ１２２
は、１次ＰＣＩバス２４と同じ周波数で拡張ボックス３
０においてＰＣＩクロックを生成して駆動する。その結
果、両方のブリッジ・チップ２６及び４８が同じ周波数
で動作する。ダウンストリームのブリッジ・チップ４８
は、ケーブル２８の遅延分だけアップストリ―ムのブリ
ッジ・チップ２６より相（フェーズ）が遅れる。データ
がケーブル２８から取り出される時点におけるアップス
トリ―ムのブリッジ・チップ２６の非同期境界によっ
て、相の遅延値は制限されない（従って、ケーブルの長
さは任意である）。唯一の要件は、２つのブリッジ・チ
ップの周波数が等しいことである。各ブリッジ・チップ
のコア・ロジックは、ブリッジのロジック・ブロック
（１００または１２０）であって、これに含まれるもの
としては、それぞれのＰＣＩバス上でマスタとして働く
べきＰＣＩマスタ（１０１または１２３）、それぞれの
ＰＣＩバス上でスレーブ・デバイスとして働くべきＰＣ
Ｉターゲットあるいはスレーブ（１０３または１２
１）、対応するブリッジ・チップのコンフィギュレーシ
ョン情報が入るコンフィギュレーション・レジスタ（１
０５または１２５）、及び１次ＰＣＩバスと２次ＰＣＩ
バス３２間のトランザクションに関連するデータが待ち
行列（キュー）に入れられて管理されている、数個の待
ち行列が入っている待ち行列ブロック（１０７または１
２７）がある。アップストリ―ムのブリッジ・チップ２
６とダウンストリームのブリッジ・チップ４８間で転送
されるデータは、それぞれブリッジ・チップ２６及び４
８内のケーブル・インタフェース１０４及び１３０でバ
ッファ記憶される。

【０００７】各ブリッジ・チップには、割り込み送信ロ
ジックも含まれている。割り込みは８つ存在し、そのう
ち６つは２次バス・スロットから、１つはＳＩＯ回路５
０から、そしてもう１つはダウンストリームのブリッジ
・チップ４８からのものである。ダウンストリームのチ
ップ４８において、割り込みは、割り込み受信ブロック
１３２で受け取られ、シーケンシャル・タイム・スライ
スによるシリアル・ストリームとして、ケーブル２８を
送られる。アップストリ―ムのブリッジ・チップ２６に
おいては、割り込みを割り込み出力ブロック１１４が受
け取り、そして、その割り込みを割り込みコントローラ
に送る。ＳＩＯ回路は、制御信号を出してＬＥＤを点灯
し、リセットをコントロールし、選択的にスロット３６
をバス３２に接続する。このＳＩＯ回路には、レバー８
０２の結合状態及び各スロット３６のカード８０７の状
態を読み取るロジックも含まれている。ブリッジ回路２
６は、拡張ボックス３０における割り込みもサポート
し、更に、マルチチャネル割り込みコントローラへのプ
ロプラエタリ（proprietary）・インタフェースをもっ
てホスト・システムのスロットにインストールされたと
きは、各割り込みの状態をシリアル・ストリ―ムで送出
する。また、ブリッジ回路２６は、ホスト・システムの
標準スロットにインストールされた場合、標準のＰＣＩ
ＩＮＴＡ、ＩＮＴＢ、ＩＮＴＣ、及びＩＮＴＤ信号を
駆動するように構成することもできる。各ブリッジ・チ
ップには、最大７つのバス・マスタへのアクセスを制御
するためにＰＣＩアービタ（１１６または１２４）も含
まれている。アップストリ―ムのブリッジ２６がスロッ
トにインストールされると、アップストリ―ムのブリッ
ジ・チップ２６内のＰＣＩアービタがディスエーブルさ
れる。各ブリッジ・チップには、ＥＥＰＲＯＭ、温度セ
ンサ等のデバイスと通信するためのＩ²Ｃコントローラ
（１０８、１２６）と、テスト・サイクルを実施するた
めのＪＴＡＧマスタ（１１０、１２８）と、バスの利用
度や効率、及びそのブリッジ・チップのプリフェッチ・
アルゴリズムの効率を測定するためのバス・モニタ（１
０６、１２７）と、バス履歴や状態ベクトルの情報を記
憶するため及びバス・ハング状態をＣＰＵ１４に通知す
るためのバス・ウオッチャ（１１９、１２９）とが含ま
れている。各ブリッジ・チップには、使用されないため
ディスエーブルされているブロックがいくつか存在す
る。アップストリ―ムのブリッジ・チップ２６では、バ
ス・ウオッチャ１１９、ＳＩＯ１１８、ＰＣＩアービタ
１１６、及びバス・モニタ１０６がディスエーブルされ
ている。更に、アップストリ―ムのチップ２６の割り込
み受信ブロック１１２及びダウンストリームのチップ４
８の割り込み出力ブロック１３４が、ディスエーブルさ
れている。

【０００８】キュー・ブロックの概要 図４を参照する。待ち行列ブロック１０７及び１２７
は、１次ＰＣＩバス２４（アップストリ―ム・チッ
プ）、または２次ＰＣＩバス３２（ダウンストリーム・
チップ）とケーブル・インタフェース１３０との間を流
れるトランザクションを管理する。（以降は特筆しない
限り、ダウンストリームのブリッジ・チップは、アップ
ストリ―ムのチップと動作が同じであることを前提にし
て言及する。）待ち行列ブロック１２７にはケーブル・
デコーダ１４６があり、これにより、２次ＰＣＩバス３
２上で完了すべきトランザクションを、ケーブル・イン
タフェース１３０から受け取る。トランザクションをデ
コードした後、そのデコーダ１４６は、トランザクショ
ンを、そのトランザクションに含まれていたすべての情
報と一緒に、３つの待ち行列１４０、１４２、及び１４
４のうちの１つに入れる。各待ち行列には数個のトラン
ザクション・バッファが存在し、それらの各々が１つの
トランザクションを記憶し、従って、複数のトランザク
ションを同時に処理することができる。最初の待ち行
列、即ち、ポステド（posted）・メモリ書き込み待ち行
列（ＰＭＷＱ）１４０は、ＣＰＵが２次バス３２上での
各サイクルの実行に必要なすべての情報とともに、１次
バス上に出したポステド・メモリ書き込みサイクルを記
憶する。ＰＭＷＱ１４０は、４つのトランザクション・
バッファを持ち、それらの各々が最大８つのキャッシュ
・ライン（２５６バイト）のデータを有する１つのポス
テド・メモリ書き込みトランザクションを保持してい
る。状況によっては、８つのキャッシュ・ラインを超え
るデータを有するポステド・メモリ書き込みトランザク
ションは、下に述べるように後続の１つまたは２つ以上
のバッファにオーバーフローすることがある。２番目の
待ち行列である遅延された要求待ち行列（遅延要求待ち
行列）（ＤＲＱ）１４２は、ＣＰＵが２次バス３２上で
の各トランザクションの実行に必要なすべての情報とと
もに１次バス上に出した遅延された要求トランザクショ
ン（遅延要求トランザクション）（即ち、メモリ読み出
し（ＭＲ）要求、メモリ読み出しライン（ＭＲＬ）及び
メモリ読み出しマルチプル（ＭＲＭ）要求のような遅延
された読み出し要求（遅延読み出し要求）（ＤＲＲ）
と、ダウンストリーム・チップにおける入出力（Ｉ／
Ｏ）読み出し／書き込みやコンフィギュレーション（ｃ
ｏｎｆｉｇ、コンフィグ）読み出し／書き込みを記憶す
る。ＤＲＱ１４２は、３つのトランザクション・バッフ
ァを持ち、それらの各々が遅延された書き込みのため
に、１つのダブル・ワード、つまり「ｄｗｏｒｄ」のデ
ータを保持することができる。

【０００９】３番目の待ち行列である遅延された完了待
ち行列（delayed completion queue、遅延完了待ち行
列）（ＤＣＱ）１４４は、２次バス３２上で生成された
遅延要求トランザクションに応答してアップストリ―ム
・チップが供給する遅延された完了情報（遅延完了情
報）を記憶する。遅延読み出し要求については、対応す
る完了情報に、起動デバイスが要求した読み出しデータ
及び読み出し状態（ステータス）（即ち、ターゲット・
アボートに関してパリティ・エラーが発生したか否かの
表示）が入っている。遅延された書き込みトランザクシ
ョン（遅延書き込みトランザクション）用に戻される遅
延完了情報は、遅延読み出し要求のために返されるそれ
と同じであり、異なっているのは遅延された書き込みに
対しては返されるデータが無い点である。Ｉ／Ｏ及びコ
ンフィグレーション読み出し／書き込みは、ダウンスト
リームのバス上でのみ発生するので、３つのトランザク
ションのうちの１つに対応する遅延完了情報は、アップ
ストリ―ムのＤＣＱだけに入っている。ＤＣＱ１４４は
８つの完了バッファを持ち、それらの各々が、単一の遅
延された要求について最大８キャッシュ・ラインの完了
情報を保持することができる。完了情報に加えて、各完
了バッファにはその情報を生成した遅延された要求のコ
ピーが入っている。遅延された読み出しトランザクショ
ン（遅延読み出しトランザクション）については、ター
ゲットのデバイスがＤＣＱ１４４にデータの供給を停止
する前に要求側デバイスが要求したデータの検索を開始
すれば、１次バス２４と２次バス３２の間にデータの
「ストリ―ム」を確立することができる。状況によって
は、要求側デバイスがＤＣＱ１４４の対応するバッファ
から要求したデータをすべて検索するときに、ＤＣＱ１
４４が自動的に更なるデータを検索又は「プリフェッ
チ」する。ストリーミングと自動プリフェッチについて
は、下に詳述する。待ち行列−ＰＣＩ間インタフェース
（ＱＰＩＦ）１４８は、待ち行列１４０、１４２及び１
４４からＰＣＩバス３２へ、またＰＣＩバス３２からＤ
ＣＱ１４４へ及びケーブル・インタフェース１３０を経
由してアップストリ―ム・チップへ流れるトランザクシ
ョンを管理する。ＱＰＩＦ１４８は、「マスタ」モード
に入り、ＰＭＷＱ１４０及びＤＲＱ１４２からのポステ
ド・メモリ書き込みと遅延要求トランザクションとを、
２次バス上で実行する。ポステド・メモリ書き込み及び
遅延要求トランザクションの両方の実行に関して、ＱＰ
ＩＦ１４８は一定の条件が満たされた場合、１キャシュ
・ラインに満たないデータに係るようなトランザクショ
ン（即ち、メモリ書き込み（ＭＷ）あるいはメモリ読み
出し（ＭＲ）トランザクション）を１あるいはそれ以上
のキャシュ・ラインが求められるトランザクション（即
ち、メモリ書き込み及びインバリデイト（無効化）（Ｍ
ＷＩ）トランザクションあるいはメモリ読み出しライン
（ＭＲＬ）又はメモリ読み出しマルチプル（複数）（Ｍ
ＲＭ）トランザクション）に「昇格」させる。さらにＱ
ＰＩＦ１４８は、単一キャシュ・ラインのデータに係る
読み出しトランザクション（即ち、ＭＲＬトランザクシ
ョン）を、複数キャシュ・ラインのデータに係るトラン
ザクション（即ち、ＭＲＭトランザクション）に変換す
ることができる。またＱＰＩＦ１４８は、キャシュ・ラ
インの途中から始まるようなＭＲＬやＭＲＭトランザク
ションについては、そのキャシュ・ライン全体を読み取
ってデータの要求されていない部分を廃棄することによ
って、それらを「訂正」する。下に詳述するトランザク
ションの昇格及び読み出しの訂正によって、メモリ・デ
バイスからのデータ検索に要する時間が短縮され、シス
テム効率が向上する。

【００１０】ＱＰＩＦ１４８は「スレーブ」モードに入
り、要求しているＰＣＩデバイスにＤＣＱ１４４からの
データを供給し、あるいはＰＣＩバス３２からのトラン
ザクションをＤＣＱ１４４へ、またケーブルを介してア
ップストリ―ムのチップへ送る。ＱＰＩＦ１４８がバス
３２からポステド書き込みトランザクションを受け取っ
た場合、トランザクション・カウンタ１５９のグループ
のうちの対応する１つが、下に述べるように、他方のブ
リッジ・チップのＰＭＷＱが一杯になっていない旨の表
示をすれば、ＱＰＩＦ１４８はそのトランザクションを
アップストリ―ム・チップに転送する。ＱＰＩＦ１４８
は、遅延された要求（遅延要求）を受け取った場合、ま
ずその要求をＤＣＱ１４４に転送してトランザクション
が既にＤＣＱ内に入っているかを確かめ、もしそうであ
れば、対応する遅延完了情報がＤＣＱ１４４に返送され
ているかどうかを確認する。遅延完了情報がそのＤＣＱ
内にあれば、その情報は要求しているデバイスに供給さ
れ、そのトランザクションは終了される。その要求が既
に待ち行列に繋がっていても遅延完了情報がまだ返送さ
れていなければ、要求デバイス（要求するデバイス）は
再試行され、そのトランザクションはＰＣＩバス３２上
で終了される。その要求が未だ待ち行列に繋がっていな
ければ、ＤＣＱ１４４がそのトランザクション用に完了
バッファを予約し、ＱＰＩＦ１４８は、対応するトラン
ザクション・カウンタ１５９が他方のブリッジ・チップ
が一杯になっていない旨を表示する限り、ケーブル・イ
ンタフェース１３０を介してそのトランザクションをア
ップストリ―ムのチップに転送する。ＤＣＱ１４４が、
そのバッファの１つに要求デバイス用のデータが入って
いるがそれが現在のトランザクションにおいて要求され
ているデータと異なっていると判断すれば、そのバッフ
ァをフラッシュして、要求マスタによる無効なデータの
受け取りを防止する。バッファはプリフェッチ・データ
（即ち、要求デバイスがそのデータの幾らかを検索した
後にバッファに残されているデータ、もしくはそのデバ
イスによって具体的に要求されなかったデータ）が入っ
ているとフラッシュされるが、完了データ（即ち、それ
を検索するために未だ戻っていない、１つのデバイスが
具体的に要求しているデータ）が入っている場合は、フ
ラッシュされない。バッファに完了データが入ってい
て、要求デバイスがそのバッファを「ヒット」しない要
求を出力すれば、ＤＣＱ１４４はそのデバイスを「マル
チスレッドの（multi-threaded）」デバイス（即ち、１
つよりも多いトランザクションを一度に維持できるデバ
イス）としてタグ付けし、新しい要求に備えて、別の完
了バッファを割り当てる。バッファのフラッシュ及び複
数バッファの割り当ての手法（スキーム）については、
下に詳述する。待ち行列ブロック１２７のマスタ・サイ
クル・アービタ（ＭＣＡ）１５０は、ＰＣＩブリッジ・
アーキテクチャ仕様、バージョン２．１（PCI Bridge A
rchitecture Specification, Version 2.1）で述べてい
るように、ポステド・メモリ書き込み、遅延要求、及び
遅延された完了トランザクション（遅延完了トランザク
ション）の間の標準の序列制約条件を維持する。これら
の制約条件では、バス・サイクルが強い書き込み序列を
保ち、且つデッドロックが発生しないことが求められ
る。従って、ＰＭＷＱ１４０におけるポステド・メモリ
書き込みトランザクション及びＤＲＱ１４２における遅
延要求トランザクションのＰＣＩバス３２上での実行順
序は、ＭＣＡ１５０が決定する。さらにＭＣＡ１５０
は、ＤＣＱ１４４内に記憶されている遅延完了情報の利
用可能性を制御する。これらの規則の遵守を保証するた
め、ダウンストリームのＭＣＡ１５０は、各ポステド・
メモリ書き込みサイクルに対して先に出した遅延要求サ
イクルをバイパスする機会を与え、一方、ダウンストリ
ームとアップストリ―ムの両方のＭＣＡ１５０は、遅延
要求及び遅延完了サイクルが先に出されたポステド・メ
モリ書き込みサイクルをバイパスすることを許さない。
ＭＣＡ１５０によって決められるトランザクションの序
列は後で詳述する。

【００１１】ダウンストリームの待ち行列ブロック１２
７のトランザクション・カウンタ１５９は、アップスト
リ―ムのブリッジ・チップで待ち行列に繋がっているト
ランザクションの数を計数して維持する。ポステド・メ
モリ書き込み（ＰＭＷ）カウンタ１６０は、アップスト
リ―ムのポステド・メモリ書き込み待ち行列に保持され
ているＰＭＷトランザクションの数を表示する。ＰＭＷ
カウンタ１６０は、ＰＭＷトランザクションがケーブル
・インタフェース１３０に送られる毎に増分する。この
カウンタ１６０は、ＱＰＩＦ１４８がケーブル・デコー
ダ１４６からＰＭＷサイクルがアップストリ―ムのＰＣ
Ｉバス２４上で完了した旨の信号を受け取る毎に、減分
される。アップストリ―ムのＰＭＷＱでＰＭＷトランザ
クションの最大数（４）が待ち行列に繋がったとき、Ｐ
ＭＷカウンタ１６０は、「ＰＭＷフル（一杯）」の信号
（ｔｃ＿ｐｍｗ＿ｆｕｌｌ）を発し、ＱＰＩＦ１４８に
対してＰＣＩバス３２から更なるＰＭＷサイクルを再試
行するよう、通知する。同様に、遅延要求（ＤＲ）カウ
ンタ１６１は、アップストリ―ムの遅延要求待ち行列に
保持されているＤＲトランザクションの数をカウントす
る。ＤＲＱにＤＲトランザクションの最大数（３）が保
持されたとき、ＤＲカウンタ１６１は、「ＤＲフル」の
信号（ｔｃ＿ｄｒ＿ｆｕｌｌ）を発し、ＱＰＩＦ１４８
は後続のすべてのＤＲトランザクションをＰＣＩバス３
２から再試行しなければならないことを示す。遅延完了
（ＤＣ）カウンタ１６２は、アップストリ―ムのマスタ
・サイクル・アービタで待ち行列に繋がった（入った）
遅延完了の数をカウントする。このＭＣＡに遅延完了の
最大数（４）が入ったとき、ＤＣカウンタ１６２は「Ｄ
Ｃフル」の信号（ｔｃ＿ｄｃ＿ｆｕｌｌ）を発し、ダウ
ンストリームのＱＰＩＦ１４８による２次ＰＣＩバス３
２上での遅延要求トランザクションの実行を防止する。
「フル」の状態が解消され次第、遅延完了情報をダウン
ストリームのＤＣＱに送ることができる。ＰＣＩインタ
フェース・ブロック１５２は、ＰＣＩバス３２と待ち行
列ブロック１２７の間に常駐する。ＰＣＩインタフェー
ス１５２は、マスタ・ブロック１２３及びスレーブ（タ
ーゲット）・ブロック１２１を含む。このスレーブ・ブ
ロック１２１により、バス３２上のＰＣＩデバイスはブ
リッジ・チップの内部レジスタ（例えば、ターゲット・
メモリ範囲レジスタ１５５及びコンフィギュレーション
・レジスタ）にアクセスでき、ＤＣＱ１４４に記憶され
ている完了情報を要求でき、ＱＰＩＦ１４８及びケーブ
ル・インタフェース１３０を介して１次バスに渡される
トランザクションを起動することができる。スレーブ・
ブロック１２１は、各デバイスがそのＲＥＱ＃ラインを
アサートする時にそれを認識し、そのＲＥＱ＃信号をＰ
ＣＩアービタ１２４へ送ることによって、バス３２上の
ＰＣＩデバイスによるＰＣＩバス３２の利用可能性をコ
ントロールする。ＰＣＩアービタ１２４がバスの制御権
を持つべき要求デバイスを選択するとき、スレーブ・ブ
ロック１２１がデバイスのＧＮＴ＃ラインをアサートす
ることによって、そのデバイスにバスの使用を許可す
る。バス３２の制御権が要求デバイスに与えられて、そ
のデバイスがトランザクションの開始を示すＦＲＡＭＥ
＃信号をアサートすれば、直ちに、スレーブ・ブロック
１２１がトランザクション情報（例えば、アドレス、コ
マンド、データ、バイト・イネーブル、パリティ等）を
スレーブ・ラッチング・レジスタ１５６にラッチする。
その後、待ち行列・ブロック１２７は、ラッチング・レ
ジスタ１５６からトランザクション情報を検索すること
が可能となり、それをＤＣＱ１４４及びケーブル・イン
タフェース１３０の一方及び両方に供給する。ＰＣＩス
レーブ・ブロック１２１がサポートするトランザクショ
ンを、次の表に示す。

【表１】

【００１２】ＰＣＩインタフェース１５２のマスタ・ブ
ロック１２３は、待ち行列ブロック１２７（即ち、ＰＭ
ＷＱ１４０及びＤＲＱ１４２に保持されているトランザ
クション）によって開始されたサイクルのみを実行す
る。待ち行列ブロック１２７は、ＰＣＩマスタ１２３に
要求信号（ｑ２ｐ＿ｒｅｑ）を送って、ＰＣＩバスを要
求する。要求信号を受け取ったＰＣＩマスタ１２３は、
ＰＣＩアービタ１２４への対応する要求信号（ｂｌｒｅ
ｑ ）をアサートするかどうかを判断する。待ち行列ブ
ロック１２７がロックされたサイクルを実行してなく、
ＰＣＩバス３２が別のＰＣＩデバイスにロックされてい
なければ、マスタ・ブロック１２３はｂｌｒｅｑ をア
サートする。ＰＣＩアービタ１２４が待ち行列ブロック
１２７を選択する場合、マスタ・ブロック１２３が待ち
行列ブロック１２７に肯定応答信号（ｐ２ｑ＿ａｃｋ）
を送り、バス３２の制御権を持っていることを知らせ
る。ＰＣＩアービタ１２４がバス３２に関し他のデバイ
スからの未処理の要求を持っていなければ、待ち行列ブ
ロック１２７が未だｑ２ｐ＿ｒｅｑ信号をアサートして
いなくても、マスタ・ブロック１２３は、自動的にｐ２
ｑ＿ａｃｋの許可信号を待ち行列ブロック１２７に送
る。待ち行列・ブロック１２７がアービトレーションを
得て（即ち、アービタ１２４がｂｌｇｎｔ＿ 信号をア
サートして）トランザクションの開始を示すべくそのｑ
２ｐ＿ｆｒａｍｅ信号をアサートすれば、ＰＣＩマスタ
１２３は直ちに、送出トランザクション情報（即ち、ア
ドレス、コマンド、データ、バイト・イネーブル、パリ
ティその他）をＰＣＩインタフェース１５２のマスタ・
ラッチング・レジスタ１５８にラッチする。それからト
ランザクション情報が用いられ、そのトランザクション
はＰＣＩバス３２上で完了する。マスタ・ブロック１２
３がサポート（支持）しているトランザクションを、次
の表に示す。

【表２】 一般に、マスタ・ブロック１２３は標準的なＰＣＩマス
タとして動作する。しかし、標準のＰＣＩブリッジと異
なり、マスタ・ブロックは、マスタ待ち時間タイマ（Ｍ
ＬＴ）が切れた後でも、キャシュ・ラインの境界に達す
るまでは、ＭＲＬ、ＭＲＭ、またはＭＷＩトランザクシ
ョンを終了させない。また、マスタ・ブロック１２３
は、「イニシエータ（初期化）準備完了」（ＩＲＤＹ）
の待機状態をアサートしない。待ち行列ブロック１２７
がその「ロック」信号（ｑ２ｐ＿ｌｏｃｋ）をアサート
し、待ち行列ブロック１２７がその「アンロック」信号
をアサートしたときにバス３２上におけるロックを解除
すれば、マスタ・ブロック１２３は、ＰＣＩバス３２上
でロックされたサイクルを実行する。さらに図５７を参
照する。ＰＣＩインタフェース１５２には、バッファ・
フラッシュ・ロジック１５４が入っており、これによ
り、いつＤＣＱ完了バッファの１つまたはすべてを待ち
行列ブロック１２７によってフラッシュさせるかを決定
する。ＰＣＩスレーブ１２１が２種類の信号を生成し、
待ち行列ブロック１２７がこれらを用いて完了バッファ
をフラッシュする。それらの信号は、バッファをフラッ
シュする時を示すフラッシュ信号（ｐ２ｑ＿ｆｌｕｓ
ｈ）、及びどのＰＣＩデバイス（即ち、ＰＣＩバス上の
どのスロット）がフラッシュされるデータを持っている
かを示すスロット選択信号（ｐ２ｑ＿ｓｌｏｔ［２：
０］）である。次の表に、ｐ２ｑ＿ｓｌｏｔ［２：０］
とＰＣＩスロット番号の関係を示す。

【表３】

【００１３】ｐ２ｑ＿ｆｌｕｓｈがアサートされたと
き、待ち行列ブロック１２７は、ｐ２ｑ＿ｓｌｏｔ
［２：０］が「０００」に等しければＤＣＱ１４４のす
べての完了バッファを、あるいはもしｐ２ｑ＿ｓｌｏｔ
［２：０］がその他の値を持っていれば８つの完了バッ
ファのうちの対応する１つをフラッシュする。待ち行列
ブロック１２７は、所与の時点において、もしあるなら
ば、どの完了バッファが各ＰＣＩスロットに対応するか
を追従する。コンフィグレーション書き込み（ｗｒ＿ｃ
ｆｇ）サイクルの発生後、またはＩ／Ｏ書き込み（ｉｏ
ｗｒ）サイクルの発生後、あるいはメモリ書き込み（ｍ
ｅｍｗｒ）サイクルがコマンド・チェック状態（ｃｍｄ
＿ｃｈｋ＿ｓｔ）中にダウンストリームのターゲットを
ヒット（ｈｉｔ＿ｔｍｅｍ）した後に、ｐ２ｑ＿ｆｌｕ
ｓｈ信号が、最初のＰＣＩクロック（ＣＬＫ）サイクル
の立ち上がりでアサートされる。ｐ２ｑ＿ｆｌｕｓｈを
このように作成すべく、ゲート２０１４、２０１６、２
０１８及び２０２０、及びフリップ・フロップ２０２２
が構成されている。アップストリ―ムのブリッジ・チッ
プにおいては（即ち、ｕｐｓｔｒｅａｍ＿ｃｈｉｐ＿ｉ
信号がアサートされるとき）、ＣＰＵが１次ＰＣＩバス
上で唯一のマスタであるため、ｐ２ｑ＿ｓｌｏｔ［２：
０］は常に「００１」の値を持っている。ダウンストリ
ームのチップにおいては、ｐ２ｑ＿ｓｌｏｔの値は、フ
ラッシュ条件につながるサイクルが２次バス３２から待
ち行列ブロック１２７へのサイクルであるかどうか（即
ち、ｐ２ｑ＿ｑｃｙｃがアサートされているか）によっ
て、決まる。ｐ２ｑ＿ｑｃｙｃ信号がアサートされる
と、ｐ２ｑ＿ｓｌｏｔ［２：０］は、ＰＣＩスレーブ１
２１に生成されるｒｅｑ＿ｓｌｏｔ［２：０］信号の値
をとる。ｒｅｑ＿ｓｌｏｔ［２：０］信号は、２次ＰＣ
Ｉバス３２上の７つのデバイスのうちのどのデバイスに
バス３２の制御権が許されるかを示す。ＰＣＩスレーブ
１２１は、バス３２上の７つのスロットの各々へのＧＮ
Ｔ＃ラインの値をラッチして７ビットのラッチされた許
可（グラント）信号（ｌａｔｃｈｅｄ＿ｇｎｔ＿［７：
１］、待ち行列ブロックに属する８番目の許可ラインは
無視される）を形成し、ｌａｔｃｈｅｄ＿ｇｎｔ［７：
１］をルックアップ・テーブル２００６に従って次のよ
うにエンコードして、ｒｅｑ＿ｓｌｏｔ［２：０］信号
を生成する。

【表４】 フラッシュに至るサイクルが２次のＰＣＩから待ち行列
ブロックへのサイクルでなければ、２次バス３２上のス
ロットの１つのターゲット・メモリ範囲へのＩ／Ｏ読み
出しまたはコンフィギュレーション読み出しでなければ
ならない。そのサイクルがＩ／Ｏ読み出しまたはコンフ
ィグレーション読み出し（即ち、！ｉｏｗｒ ＡＮＤ
！ｗｒ＿ｃｆｇ）である場合、ｐ２ｑ＿ｓｌｏｔ［２：
０］は、そのメモリ範囲がヒットされているＰＣＩスロ
ットの値（ｍｒａｎｇｅ＿ｓｌｏｔ［２：０］）をと
る。それ以外の場合、そのサイクルはＩ／Ｏ書き込みま
たはコンフィグレーション書き込みであり、ｐ２ｑ＿ｓ
ｌｏｔ［２：０］は完了バッファがすべてフラッシュさ
れるように「０００」に等しくセットされる。ゲート２
００８及び２０１０、及びマルチプレクサ２００２及び
２００４は、ｐ２ｑ＿ｆｌｕｓｈ［２：０］をこのよう
に生成すべく構成される。

【００１４】ケーブル・デコーダ 図７１を参照する。ケーブル・デコーダ１４６は、ケー
ブル・インタフェースを介してトランザクションを受け
取り、各トランザクションを受容できる適切な待ち行列
を選択する。ケーブル・デコーダがデータ・フェーズに
ある場合（即ち、ｄａｔａ＿ｐｈａｓｅまたはｄａｔａ
＿ｐｈａｓｅの値を次のＣＬＫサイクルで設定する非同
期信号であるｎｅｘｔ＿ｄａｔａ＿ｐｈａｓｅがアサー
トされるとき）、ケーブル・デコーダ１４６はケーブル
経由で送られてくるコマンド・コード（ｃｄ＿ｃｍｄ
［３：０］）を調べて、トランザクションを受け取るべ
き待ち行列を決定する。下の表に示されるように、ｃｄ
＿ｃｍｄ［３：０］は「１００１」の値を持っていると
き、トランザクションは遅延完了であり、従ってケーブ
ル・デコーダは、ｃｄ＿ｄｃｑ＿ｓｅｌｅｃｔ信号をア
サートし、ＤＣＱに対してそのトランザクションを要求
するようにする。コマンド・コード信号（ｃｄ＿ｃｍｄ
［２：０］）の３つのＬＳＢが「１１１」であるとき、
トランザクションはポステド（ポストされた）・メモリ
書き込みであり、従ってケーブル・デコーダは、ｃｄ＿
ｐｍｗｑ＿ｓｅｌｅｃｔ信号を生成し、入ってくるトラ
ンザクションについてＰＭＷＱに注意を喚起する。トラ
ンザクションがポステド・メモリ書き込みでも遅延完了
でもなく、コマンド・コードもストリーミング信号を表
していなければ、ケーブル・デコーダは、ｃｄ＿ｄｒｑ
＿ｓｅｌｅｃｔ信号をアサートし、ＤＲＱに対してその
トランザクションを要求するようにする。ゲート２０２
４、２０２６、２０２８及び２０３０を、ｃｄ＿ｄｃｑ
＿ｓｅｌｅｃｔ、ｃｄ＿ｐｍｗｑ＿ｓｅｌｅｃｔ及びｃ
ｄ＿ｄｒｑ＿ｓｅｌｅｃｔ信号をこのように生成するよ
うに構成する。各タイプのトランザクションに対応する
４ビットのコマンド・コードを、次の表に示す。

【表５】 ダウンストリームのブリッジ・チップが１次バスと２次
バス・マスタとの間にデータ・ストリームを設定したと
き、アップストリ―ムのケーブル・デコーダは「１００
０」のコマンド・コードを受信する。このコードは、ダ
ウンストリームのチップがアップストリ―ムのチップに
対しストリーム設定完了を知らせるために生成したスト
リーミング信号を表す。ケーブル・デコーダは、このコ
マンド・コードを受け取ったときｃｄ＿ｓｔｒｅａｍ信
号をアサートして、アップストリ―ムのデバイスのＱＰ
ＩＦに対してそのトランザクションを続けるよう指示す
る。ケーブル・デコーダはさらに、ｃｄ＿ｓｔｒｅａｍ
＿ｎｅｘｔ＿ｄａｔａ信号を生成し、アップストリ―ム
のチップに対し２次バスに別のデータを１つ供給するよ
うに指示する。ｃｄ＿ｓｔｒｅａｍ＿ｎｅｘｔ＿ｄａｔ
ａ信号は、ｃｄ＿ｓｔｒｅａｍ信号がアサートされると
きにアサートされ、そのトランザクションはデータ・フ
ェーズにあり（即ち、ｄａｔａ＿ｐｈａｓｅがアサート
されている）、そして、ｎｅｘｔ＿ｄａｔａ信号がダウ
ンストリーム・チップからケーブル・インタフェースを
介して受け取られている（ｎｅｘｔ＿ｄａｔａ信号はｃ
２ｑ＿ｂｕｆｆ［３：０］信号のラインの１つに現れ、
ストリームが発生していないとき、ダウンストリームの
どのＤＣＱバッファが現在のトランザクションに関連し
ているかを待ち行列ブロックに知らせる）。ｃｄ＿ｓｔ
ｒｅａｍ＿ｎｅｘｔ＿ｄａｔａ信号は、ｃｄ＿ｓｔｒｅ
ａｍ信号がデアサートされるか、または新しい要求がケ
ーブル・インタフェースから受け取られた（即ち、ｃ２
ｑ＿ｎｅｗ＿ｒｅｑがアサートされる）ときにデアサー
トされる。ゲート２０３２及び２０３４は、ｃｄ＿ｓｔ
ｒｅａｍ及びｃｄ＿ｓｔｒｅａｍ＿ｎｅｘｔ＿ｄａｔａ
信号をこのように生成すべく構成される。

【００１５】ポステド・メモリ書き込み待ち行列 図７２を参照する。ポステド・メモリ書き込み待ち行列
（ＰＭＷＱ）１４０は記憶エレメントであり、ターゲッ
トのバス上におけるポステド書き込みトランザクション
の実行に必要なコマンド情報がすべてこれに入ってい
る。ＰＭＷＱは、各トランザクションを識別する情報を
保持するタグ・メモリ部分２０３６、ＰＭＷＱにおける
各トランザクションに関連する書き込みデータを保持す
るデータＲＡＭ２０３８、及びＰＭＷＱ内外へのトラン
ザクションの流れを管理する各種の制御ブロックを含
む。次の表に示すように、ＰＭＷＱにおける各トランザ
クションについて、タグ・メモリ２０３６は、書き込ま
れるべきアドレス、ＰＣＩコマンド・コード（ＭＷまた
はＭＷＩ）、アドレス・パリティ・ビット、及び「ロッ
クされたサイクル」や「デュアル・アドレス・サイク
ル」の表示ビットといった情報を保存している。タグ・
メモリ２０３６は、さらにＰＭＷＱにおける各トランザ
クションに対応するデータのデータＲＡＭの位置へのポ
インタも記憶している。

【表６】 ＰＣＩ仕様２．１では、ポステド・メモリ書き込みトラ
ンザクションはそれらが受け取られた順に実行されるべ
きことを規定しているので、タグ・メモリ２０３６は循
環ＦＩＦＯデバイスとなる。ＰＭＷＱ及び、従ってタグ
・メモリ２０３６は、同時に４つまでのポステド・メモ
リ書き込みのトランザクションを処理することができ
る。データＲＡＭ２０３８は、ＰＭＷＱにおける各トラ
ンザクションに１つずつ、合計４つのデータ・バッファ
２０４２、２０４４、２０４６及び２０４８を含む。各
バッファは、最大８つのキャシュ・ライン、又は２５６
バイトのデータ（１キャシュ・ラインにつき８ワード）
を保持することができる。１つのバッファにおける各キ
ャシュ・ラインについて、バッファは、８つのデータ・
パリティ・ビット２０４０（ｄｗｏｒｄにつき１つ）及
び３２のイネーブル・ビット２０５０（１バイトにつき
１つ）を記憶している。ケーブル・インタフェース・ブ
ロック２０６０は、各トランザクション及び関連するデ
ータをケーブル・デコーダから受け取り、そのトランザ
クションをタグ・メモリ２０３６に入れる。待ち行列イ
ンタフェース・ブロック２０５３は、ケーブル・インタ
フェース・ブロック２０６０からデータを受け取り、そ
れをデータＲＡＭ２０３８内の適当な位置に入れる。さ
らに待ち行列インタフェース２０５３はデータＲＡＭ２
０３８からデータを検索し、ＱＰＩＦがＰＣＩバス上で
対応するトランザクションを実行しているとき、そのデ
ータをＱＰＩＦに供給する。入力ポインタ・ロジック・
ブロック２０５４は、待ち行列インタフェース２０５３
に対して次のデータ・ワードをどこに入れるかを示す入
力ポインタを各バッファに１つずつ、合計４つ生成す
る。有効（出力）ポインタ・ブロック２０５６は、次に
取られるワードの位置を示す出力ポインタを各バッファ
に１つずつ、合計４つ生成する。

【００１６】さらに図７３を参照する。有効フラグ・ロ
ジック・ブロック２０５２は、データＲＡＭ２０３８に
おいて４つのバッファの各々について８ビットの有効ラ
イン・レジスタ２０６２を１つずつ保持している。有効
ライン・レジスタ２０６２は、各バッファ内の８つのキ
ャシュ・ラインのどれに有効なデータが入っているかを
示す。１つのキャシュ・ラインの最後のワードがデータ
で充填される（即ち、ｖａｌｉｄ＿ｐｏｉｎｔｅｒ
［２：０］が「１１１」に等しく、ｃｄ＿ｎｅｘｔ＿ｄ
ａｔａがアサートされてそのワードが充填されているこ
とを示す）場合、８ビットのケーブル有効信号における
対応するビット（即ち、ｑ０＿ｃａｂｌｅ＿ｖａｌｉｄ
［７：０］、ｑ１＿ｃａｂｌｅ＿ｖａｌｉｄ［７：０］
等）がセットされる。セットすべきビットは、充填され
ているキャシュ・ラインを示す有効ポインタ（ｖａｌｉ
ｄ＿ｐｏｉｎｔｅｒ［５：３］）の３つのＭＳＢによっ
て決定される。トランザクションの終わりでケーブル・
デコーダからスロット・バリデーション（validation）
信号（ｖａｌｉｄａｔｅ＿ｓｌｏｔ）を受け取ったと
き、ケーブル有効信号における対応するビットもセット
される。ケーブル有効信号は、最後のワードが充填され
るか又はｖａｌｉｄａｔｅ＿ｓｌｏｔ信号が受信された
後、最初のＰＣＩクロック・サイクル（ＣＬＫ）の立ち
上がりで、選択されたデータ・バッファに対応する有効
ライン・レジスタ２０６２にラッチされる。それ以外の
場合、有効ライン・レジスタはその現在値を維持する。
有効ライン・レジスタ２０６２におけるビットは、８ビ
ットの無効信号（即ち、ｑ０＿ｉｎｖａｌｉｄ［７：
０］、ｑ１＿ｉｎｖａｌｉｄ［７：０］等）の対応する
ビットがアサートされたときにクリアされる。有効フラ
グ・ロジック・ブロック２０５２は、ｐｍｗｑ＿ｖａｌ
ｉｄ［３：０］信号を生成して、この信号は、もしある
とすれば、４つのデータ・バッファのどれに少なくとも
１つの有効なデータのラインが入っているかを示す。有
効ブロック２０５２は、さらにｐｍｗｑ＿ｖａｌｉｄ＿
ｌｉｎｅｓ［７：０］信号を生成して、選択されたデー
タ・バッファの８つのキャシュ・ラインのうちのどれが
有効であるかを示す。ＱＰＩＦからの待ち行列選択信号
（ｑ２ｐｉｆ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ［１：０］）
を用いて、ｐｍｗｑ＿ｖａｌｉｄ＿ｌｉｎｅｓ［７：
０］信号を生成するために、どのデータ・バッファの有
効ライン・レジスタ２０６２を用いるかを選択する。待
ち行列ブロックがバスの制御権を得て選択されたデータ
・バッファからのポステド・メモリ書き込みサイクルを
実行するとき、その待ち行列ブロックは、対応するビッ
トがｐｍｗｑ＿ｖａｌｉｄ＿ｌｉｎｅｓ［７：０］信号
においてセットされる各ラインのデータをすべて転送す
る。最初のデータ・バッファ（ｑ０＿ｖａｌｉｄ［７：
０］）に対しての有効ライン・レジスタ２０６２におけ
る値を設定すべく、ゲート２０６４、２０６６、２０６
８、２０７０及び２０７２、及びフリップ・フロップ２
０７４が構成される。同様の回路が、他の３つのデータ
・バッファに対しての有効レジスタの内容を決定する。
マルチプレクサ２０７６は、ｐｍｗｑ＿ｖａｌｉｄ＿ｌ
ｉｎｅｓ［７：０］信号の値を選択する。

【００１７】次に図７４を参照する。フル・ライン・ロ
ジック・ブロック２０５８は、４つのデータ・バッファ
の各々について８ビットのフル・ライン・レジスタ２０
７８を１つずつ保持している。各フル・ライン・レジス
タ２０７８の内容は、対応するデータ・バッファにおけ
る８つのキャシュ・ラインのどれがフル（一杯）になっ
ているかを表示する。各フル・ライン・レジスタ２０７
８のビットは、下に述べるフル・ライン状態マシン２０
８０によって生成された非同期のｎｅｘｔ＿ｆｕｌｌ＿
ｌｉｎｅ＿ｂｉｔ信号によってセットされる。ＱＰＩＦ
からの待ち行列選択信号（ｓｅｌｅｃｔ＿ｎｅｘｔ＿ｑ
ｕｅｕｅ［３：０］）がデータ・バッファの１つを選択
し、ｎｅｘｔ＿ｆｕｌｌ＿ｌｉｎｅ＿ｂｉｔ信号がアサ
ートされた場合、有効ポインタ（ｖａｌｉｄ ｐｏｉｎ
ｔｅｒ［５：３］）の３つのＭＳＢによって示されるキ
ャシュ・ラインに対応するフル・ライン・レジスタ２０
７８のビットがセットされる。３×８デコーダ２０８２
は３ビットの有効ポインタを何れのビットをセットする
かを決定する８ビット信号に変換する。８ビットのフル
・ライン信号（ｑｏ ｆｕｌｌ ｌｉｎｅ）は、対応す
るフル・ライン・レジスタ２０７８の内容から各データ
・バッファに対して生成される。フル・ライン信号は、
対応するデータ・バッファにおけるどのラインが満たさ
れているか、即ちフルであるかを示す。フル・ライン論
理（ロジック）ブロック２０５８は、また、選択された
データ・バッファの何れのキャッシュ・ラインがフルで
あるかを示すｐｍｗｑ＿ｆｕｌｌ＿ｌｉｎｅ［７：０］
信号を生成する。マルチプレクサ２０８４及びｑ２ｐｉ
ｆ ｑｕｅｕｅ ｓｅｌｅｃｔ［１：０］信号は、ｐｍ
ｗｑ＿ｆｕｌｌ＿ｌｉｎｅ［７：０］信号を生成するた
めに用いられる。

【００１８】さらに図７５を参照する。フル・ライン状
態マシン２０８０は、リセットされるとＩＤＬＥ状態２
０８６に入る。ＩＤＬＥ状態２０８６において、ｎｅｘ
ｔ＿ｆｕｌｌ＿ｌｉｎｅ＿ｂｉｔは零にセットされる。
トランザクションがＰＭＷＱにおかれる場合、そのトラ
ンザクションは、アドレス・フェーズ（相）とデータフ
ェーズ（相）の２つのフェーズで起こる。データ・フェ
ーズが始まり（即ち、ｃｌｏｃｋ＿ｓｅｃｏｎｄ＿ｐｈ
ａｓｅ信号がアサートされ）、有効ポインタがキャシュ
・ラインの最初のワードを指したとき（ｖａｌｉｄ＿ｐ
ｏｉｎｔｅｒ［２：０］＝“０００”）、状態マシン２
０８０は、ＤＡＴＡ状態２０８８に遷移する。ＤＡＴＡ
（データ）状態において、ｎｅｘｔ＿ｆｕｌｌ＿ｌｉｎ
ｅ＿ｂｉｔ信号は、有効ポインタがキャシュ・ラインの
最後のワードを指し（ｖａｌｉｄ＿ｐｏｉｎｔｅｒ
［２：０］＝“１１１”）、ｃｄ＿ｎｅｘｔ＿ｄａｔａ
信号がケーブル・デコーダにアサートされ（最後のワー
ドはデータで充填されたことを示す）、ケーブル・デコ
ーダからのバイト・イネーブル信号（ｃｄ＿ｂｙｔｅ＿
ｅｎ［３：０］）が「００００」に等しい場合にのみ、
アサートされる。このような状況が発生したとき、状態
マシンもＩＤＬＥ（アイドリング）状態２０８６に遷移
して戻る。トランザクションが終了する（即ち、ｃｄ＿
ｃｏｍｐｌｅｔｅがアサートされる）前にこのような状
況が起こらなければ、ｎｅｘｔ＿ｆｕｌｌ＿ｌｉｎｅ＿
ｂｉｔ信号はデアサートされたままとなり、状態マシン
２０８０はＩＤＬＥ状態２０８６に遷移して戻る。状態
マシン２０８０はまた、ｃｄ＿ｂｙｔｅ＿ｅｎ［３：
０］信号が「００００」以外の値になった場合、ｎｅｘ
ｔ＿ｆｕｌｌ＿ｌｉｎｅ＿ｂｉｔ信号をアサートせずに
ＩＤＬＥ状態２０８６に遷移する。

【００１９】再び図７２に戻り、そして図７６も参照す
る。対応するデータを受信するデータ・バッファが一杯
になれば、通常はＰＭＷＱはケーブル・デコーダからの
トランザクションを終了しなければならない。しかし、
バッファがフルになった後でもケーブル・デコーダがデ
ータの送信を続けていれば、オーバーフロー・ロジック
・ブロック２０９０によってデータは次の空のバッファ
にオーバーフローするようにされる。オーバーフロー・
ロジック・ブロック２０９０は、オーバーフロー・レジ
スタ２０９２を維持しており、もしあるとすれば、４つ
のデータ・バッファのどれがオーバーフロー・バッファ
として使用されているかを表示する。オーバーフロー・
レジスタ２０９２の内容は、４ビットのオーバーフロー
信号（ｐｍｗｑ＿ｏｖｅｒｆｌｏｗ［３：０］）の生成
に用いられる。トランザクションがデータ相にあり（即
ち、ｄａｔａ＿ｐｈａｓｅがアサートされる）、有効ポ
インタが１つのデータ・バッファの最後のワードに達し
（即ち、ｖａｌｉｄ＿ｐｏｉｎｔｅｒ［５：０］＝“１
１１１１１”）、ケーブル・デコーダがデータが更に入
ってくることを示し（即ち、ｃｄ＿ｎｅｘｔ＿ｄａｔａ
がアサートされる）、そしてケーブル・デコーダがその
トランザクションの完了を示していない（即ち、ｃｄ＿
ｃｏｍｐｌｅｔｅがアサートされていない）場合には、
最近フルになったデータ・バッファを指すｓｅｌｅｃｔ
＿ｎｅｘｔ＿ｑｕｅｕｅ［３：０］信号が使用されて、
次のデータ・バッファに対応するオーバーフロー・レジ
スタのビットがセットされる。もしこれらの条件が満た
されなければ、そのオーバーフロー・ビットがクリアさ
れる。ゲート２０９４及び２０９５がｓｅｌｅｃｔ＿ｎ
ｅｘｔ＿ｑｕｅｕｅ［３：０］信号と関連して用いら
れ、これらの条件が満たされたときに、適切なオーバー
フロー・レジスタのビットのセット及びクリアを行う。
単一のトランザクションが、最後の未使用バッファが一
杯になるまで追加のバッファに継続してオーバーフロー
することがある。複数のバッファが１つのオーバーフロ
ー・バッファとして使用される場合は、オーバーフロー
・レジスタの複数のビットがセットされる。オーバーフ
ロー・レジスタ内における連続してセットされたビット
は、１つのトランザクションが複数のバッファにオーバ
ーフローしたことを表示する。ポステド・書き込みトラ
ンザクションがＰＭＷＱに入っているとき、オーバーフ
ロー・ビットはセットまたはクリアされる。また、もし
ＱＰＩＦがターゲットのバス上でＰＭＷトランザクショ
ンの実行を開始し、データがまだＰＭＷＱに入ってきて
いる間に元のバッファを空にし始めれば、オーバーフロ
ーのトランザクションを継続するために元のバッファを
再び使用できる。オーバーフローは使用可能なすべての
バッファが一杯になるまで継続できる。

【００２０】遅延要求待ち行列（ＤＲＱ） 図７７を参照する。ＤＲＱ１４２は、ターゲットのバス
上において遅延読み出し要求（ＤＲＲ）及び遅延書き込
み要求（ＤＷＲ）トランザクションを完了するために必
要な情報をすべて記憶する。ＤＲＱは、読み出される又
は書き込まれるべきアドレス、ＰＣＩコマンド・コー
ド、バイト・イネーブル、アドレス及びデータのパリテ
ィ・ビット、「ロックされたサイクル」及び「デュアル
・アドレス・サイクル」表示ビット、及び完了情報用に
対する起動ブリッジ・チップにリザーブされた遅延完了
バッファのバッファ番号のような情報を含む。また、待
ち行列メモリ２１００は、遅延書き込みサイクルにおい
てターゲット・バスに書き込まれるべき最大３２ビット
（１ワード）のデータを保持する。遅延書き込みサイク
ルでは１ワードを超えるデータが係ることがないので、
ＤＲＱにはデータＲＡＭが必要でない。ＤＲＱ及び待ち
行列メモリ２１００は、同時に３つまでの遅延要求トラ
ンザクションを保持することができる。ケーブル・イン
タフェース・ブロック２１０２は、ケーブル・デコーダ
から遅延要求トランザクションを求め、それらを待ち行
列メモリ２１００に入れる。ＤＲＱ待ち行列メモリ内に
維持される情報を、次の表に示す。

【表７】

【００２１】さらに図７８５を参照する。有効フラグ・
ロジック・ブロック２１０４は、ＤＲＱが待ち行列メモ
リ２１００内におけるトランザクションの実行に必要な
すべての情報を受け取った時点を判定する。ＤＲＱスロ
ットの１つが対応するスロット選択信号（即ち、第１ス
ロットに対してｓｅｌｅｃｔ＿ｚｅｒｏ、第２スロット
に対してｓｅｌｅｃｔ＿ｏｎｅ、及び第３スロットに対
してｓｅｌｅｃｔ＿ｔｗｏ）によって選択され、ｖａｌ
ｉｄａｔｅ＿ｓｌｏｔ信号がケーブル・デコーダによる
ＤＲＱに対するトランザクションの送達の完了を表示し
てそのスロットを有効としたとき、そのスロットに対応
する有効信号（即ち、ｑ０＿ｖａｌｉｄ、ｑ１＿ｖａｌ
ｉｄ、またはｑ２＿ｖａｌｉｄ）が次のＰＣＩクロック
（ＣＬＫ）サイクルの立ち上がりでアサートされる。ス
ロットが選択されなくてｖａｌｉｄａｔｅ＿ｓｌｏｔ信
号によって有効とされない場合、そのスロットの有効信
号は、ＱＰＩＦがＤＲＱ選択信号（ｑ２ｐｉｆ＿ｄｒｑ
＿ｓｅｌｅｃｔ）をアサートしてそのスロット（ｑ２ｐ
ｉｆ＿ｑｕｕｕｅ＿ｓｅｌｅｃｔ＝スロット番号）を識
別することによってそのスロットを選択したが、サイク
ル・アボート信号（ｑ２ｐｉｆ＿ａｂｏｒｔ＿ｃｙｃｌ
ｅ）をアサートすることによってそのトランザクション
をアボートした場合には、デアサートされる。また、Ｑ
ＰＩＦが更なるデータを待っている（即ち、ｑ２ｐｉｆ
＿ｎｅｘｔ＿ｄａｔａがアサートされている）間にＤＲ
Ｑがサイクル完了信号（例えば、ｑ０＿ｃｙｃｌｅ＿ｃ
ｏｍｐｌｅｔｅ）をアサートしてそのトランザクション
を終了すれば、そのバリッド信号はデアサートされる。
しかし、ＱＰＩＦが他のブリッジ・チップに対してデー
タのストリーミングを現在行っていれば（即ち、ｑ２ｐ
ｉｆ＿ｓｔｒｅａｍｉｎｇがアサートされている）、そ
のサイクル完了信号は無視される。それ以外の場合、そ
のスロットの有効信号がクロック・サイクルで特にアサ
ートもデアサートもされなければ、現在値が保持され
る。有効フラグ・ロジック・ブロック２１０４もＤＲＱ
有効信号（ｄｒｑ＿ｖａｌｉｄ［３：０］）を生成し、
これが各個別のスロットに関する有効信号を組み合わせ
ることにより（即ち、ｄｒｑ＿ｖａｌｉｄ＝｛０，ｑ２
＿ｖａｌｉｄ，ｑ１＿ｖａｌｉｄ，ｑ０＿ｖａｌｉ
ｄ｝）、３つのＤＲＱスロットのうち、もしあるとすれ
ば、どれに有効なトランザクションが入っているかを表
示する。スロットの有効信号及びＤＲＱ有効信号をこの
ようにして生成するように、ゲート２１０６、２１０
８、２１１０、２１１２、２１１４、マルチプレクサ２
１１６、２１１８、及びフリップ−フロップ２１２０が
構成される。ＤＲＱは更にポインタ・ロジック・ブロッ
クを含み、これが遅延読み出し要求トランザクション中
にデータが読み出されるべきメモリ位置へのポインタを
保持している。遅延読み出しトランザクションが開始さ
れる位置のアドレスが待ち行列メモリ２１００にロード
されたとき、有効ポインタ・ロジック・ブロック２１２
２が６ビットの有効ポインタを生成し、これがトランザ
クションがどこで終了するかを示す。そのトランザクシ
ョンがシングル・ワードに係るもの（例えば、メモリ読
み出し）であれば、その有効ポインタ・ロジック・ブロ
ック２１２２がその有効ポインタを待ち行列メモリ２１
００にロードされるアドレスに等しくなるように設定す
る。メモリ読み出しライン・トランザクションについて
は、有効ポインタ・ロジック・ブロック２１２２が有効
ポインタに「０００１１１」の値を設定し、これは、デ
ータの最後の有効部が開始点から８ダブル・ワード（即
ち、１キャシュ・ライン）先にあることを示す。メモリ
読み出しマルチプル・トランザクションについては、有
効ポインタが「１１１１１１」にセットされ、これは、
データの最後の有効部が開始点から６４ダブル・ワード
（即ち、８キャシュ・ライン）先にあることを示す。有
効ポインタ・ロジック・ブロック２１２２は、ＤＲＱの
各スロットについて１つの有効ポインタを保持している
（ｖａｌｉｄ＿ｐｏｉｎｔｅｒ＿０［５：０］、ｖａｌ
ｉｄ＿ｐｏｉｎｔｅｒ＿１［５：０］、及びｖａｌｉｄ
＿ｐｏｉｎｔｅｒ２［５：０］）。下に詳述するよう
に、ＤＲＱがＱＰＩＦからストリーミング信号（ｑ２ｐ
ｉｆ＿ｓｔｒｅａｍｉｎｇ）を受信するとき、有効ポイ
ンタの位置はＤＲＱに無視される。

【００２２】出力ポインタ・ロジック・ブロック２１２
４は、ＤＲＱの各スロットにつき１つずつ、合わせて３
つの出力ポインタ（ｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ＿０
［５：０］、ｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ＿１［５：
０］、及びｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ＿２［５：
０］）を保持し、それらはメモリから読み出されて他方
のブリッジ・チップに送られるべき次のデータのワード
を示す。このポインタは、ＱＰＩＦが次のデータを読み
出す態勢にあることを表示すると（即ち、ＱＰＩＦがｑ
２ｐｉｆ＿ｎｅｘｔ＿ｄａｔａをアサートする）、毎度
のワード読み出しにつき１つ増分する。ストリーミング
の状態にある場合を除き、トランザクションは出力ポイ
ンタが有効ポインタに達したとき終了（完了）する。も
しデータをすべて読み出す前（即ち、出力ポインタが入
力ポインタに達する前）にトランザクションが終了した
場合、ＱＰＩＦは、トランザクションが再開するときに
出力ポインタが示す位置でピックアップを行う。出力ポ
インタが増分したが出力ポインタ・ロジック・ブロック
２１２４がステップバック（stepback、後退）信号（ｑ
２ｐｉｆ＿ｓｔｅｐ＿ｂａｃｋ）を受信して、ＱＰＩＦ
がデータの最後の部分を読み出すことができないうちに
トランザクションがＰＣＩバス上で終了したことが表示
された場合、出力ポインタ・ロジック・ブロック２１２
４は、読み出されていないデータの最後の部分がトラン
ザクションが再開したときに読み出せるように、カウン
タを１つ減分する。待ち行列インタフェース・ブロック
２１２６は、トランザクションの情報及び有効ポインタ
と出力ポインタをＱＰＩＦに渡す。

【００２３】遅延完了待ち行列（ＤＣＱ） 第７９図を参照する。ＤＣＱ １４４は、開始バス上に
出される各遅延された要求（遅延要求）に対するターゲ
ット・バスの応答が入っている遅延完了メッセージ（遅
延された完了メッセージ）を保持する。遅延読出し要求
（遅延された読み出し要求）に対応する遅延完了メッセ
ージは要求されたデータを含み、一方遅延書込み要求
（遅延された書き込み要求）に対応する遅延完了メッセ
ージには何も含まれていない。ケーブル・インタフェー
ス・ブロック２１３０はケーブル・デコーダに遅延完了
メッセージを要求し、その遅延完了情報をタグ・メモリ
２１３２に供給する。ＤＣＱ及び、従ってタグ・メモリ
２１３２は一度に最大８つの遅延完了メッセージを保持
できる。タグ・メモリ２１３２は、遅延完了メッセージ
の元となる要求の中に入っているＰＣＩコマンドやアド
レス、バイト・イネーブル・ビット、アドレス及びデー
タ・パリティ・ビット、及び「ロックト・サイクル」や
「デュアル・アドレス・サイクル」ビットといった情報
を保存する。また、常に１ワードのみのデータを対象と
する遅延書込みトランザクションについては、タグ・メ
モリ２１３２は書き込まれたデータのコピーを保持す
る。タグ・メモリ２１３２内の８つのスロットの各々
は、ＤＣＱデータＲＡＭ ２１３４内の８つのデータ・
バッファの対応する１つへの暗示ポインタを含む。遅延
読出しトランザクションについては、返されたデータが
データＲＡＭ ２１３４内の対応するデータ・バッファ
２１３５ａ−ｈに入る。ＤＣＱ内における各トランザク
ションに関するタグ・メモリ内の情報を次の表に示す。

【表８】

【００２４】ＤＣＱデータＲＡＭ ２１３４内の８つの
データ・バッファの各々が最大８キャシュ・ラインの遅
延完了データを保持する。従って、これらのバッファは
最も大きい遅延要求トランザクション（メモリ読出し多
重トランザクション）に関する完了データをすべて格納
できるほど大きい。しかし、各データ・バッファの容量
はブリッジ・チップのコンフィギュレーション・レジス
タ内のコンフィギュレーション・ビット（ｃｆｇ２ｑ＿
ｅｉｇｈｔ＿ｌｉｎｅ）をセットすれば４キャシュ・ラ
インに減らされる。各データ・バッファは、単一の遅延
完了トランザクションにおけるデータで、あるいは１回
の遅延完了トランザクションですべての要求データが返
されない場合は、複数の遅延完了トランザクションにお
けるデータで満たされる。しかし、要求データを供給す
るために必要とする遅延完了トランザクションの回数に
関わらず、各データ・バッファには１つだけの元の遅延
要求に対応するデータしか入れることができない。待ち
行列インタフェース・ブロック２１３６は、完了データ
のＤＣＱケーブル・インタフェース２１３０からデータ
ＲＡＭ ２１３４内への、及びデータＲＡＭ２１３４か
らＱＰＩＦへの完了データの流れをコントロールする。
３つのロジック・ブロックがポインタを生成し、それら
によって８つのデータ・バッファに保存されるデータの
出し入れを管理する。１番めのブロックである入力ポイ
ンタ・ロジック・ブロック２１３８は、８つのデータ・
バッファの各々への６ビットの入力ポインタ（ｉｎ＿ｐ
ｏｉｎｔｅｒ＿０［５：０］、ｉｎ＿ｐｏｉｎｔｅｒ＿
１［５：０］等）を有する。各入力ポインタは、次のデ
ータ・ワードが入るべき対応するデータ・バッファ内の
ロケーションをポイントする。２番目のブロックである
出力ポインタ・ロジック・ブロック２１４０は、８つの
バッファの各々について１つの６ビットの出力ポインタ
（ｏｕｔ＿ｐｏｉｎｔｅｒ＿０［５：０］、ｏｕｔ＿ｐ
ｏｉｎｔｅｒ＿１［５：０］等）を有する。各出力ポイ
ンタは、ＱＰＩＦによって最後に除去されたワードの直
後のデータ・ワードのロケーッションをポイントする。
選択されたデータ・バッファ用の出力ポインタは、ＱＰ
ＩＦがデータの次の部分に対する準備が完了したことを
表示すると（即ち、ｑ２ｐｉｆ＿ｎｅｘｔ＿ｄａｔａが
アサートされる）増分する。出力ポインタが増分して
も、トランザクションがＱＰＩＦ以外のデバイスによっ
て終了されたためデータの最後の部分が要求しているデ
バイスに達しなければ、ＱＰＩＦがステップバック信号
（ｑ２ｐｉｆ＿ｓｔｅｐ＿ｂａｃｋ）をアサートするこ
とによって出力ポインタ・ロジック・ブロック２１４０
がその出力ポインタを１ワード減分する。３番目のポイ
ンタ・ブロックである有効ポインタ・ロジック・ブロッ
ク２１４２は、８つのデータ・バッファの各々について
６ビットの有効ポインタ（ｖａｌｉｄ＿ｐｏｉｎｔｅｒ
＿０［５：０］、ｖａｌｉｄ＿ｐｏｉｎｔｅｒ＿１
［５：０］等）を有し、これによって対応するデータ・
バッファ内のＱＰＩＦに得られるべき次のデータ・ワー
ドを示す。ＰＣＩスペック２．１では、先に開始されて
いるポスティッド・メモリ書込みトランザクションの前
に読出し完了データを返せない旨が規定されているた
め、ＰＭＷＱ内でポスティッド・メモリ書込みが始まろ
うとしているときにＤＣＱ内に入れられた遅延完了デー
タは、そのポスティッドメモリ書込みがＰＣＩバス上で
完了してＰＭＷＱから除去されるまでは要求しているデ
バイスに得られる状態にならない。従って、先に待ち行
列に入れられたポスティッド・メモリ書込みトランザク
ションがＰＭＷＱ内に残っている限り、有効ポインタは
その現在位置に留まっていなければならない。そして、
先に待ち行列に入れられたポスティッド・メモリ書込み
がすべてＰＭＷＱから除去されたとき、有効ポインタを
イン・ポインタと同じ位置に移動させることができる。
ＰＭＷＱが空のときは、すべての遅延完了データはＤＣ
Ｑ内に入れられると直ちに有効（即ち、要求しているデ
バイスに得られる状態）となる。

【００２５】更に第８０及び８１図も参照する。有効ポ
インタ・ロジック・ブロック２１４２は、ＰＭＷＱ内で
ポスティッド・メモリ書込みが始まろうとしているとき
に遅延完了待ち行列に入る遅延完了トランザクションを
すべて有効とするよう、マスタ・サイクル・アービタ
（ＭＣＡ）に要求しなければならない。しかし、ＭＣＡ
は一度に４つを超える遅延完了トランザクションを待ち
行列に入れられることができないので、下に述べるよう
に、有効ポインタ・ロジック・ブロック２１４２は一度
に４つを超えない遅延完了データ・バッファの有効性
（妥当性）検査を要求する。有効ポインタ・ロジック・
ブロック２１４２は、更に特定の時点にＭＣＡ内で待ち
行列に入れられた４つの遅延完了トランザクションがど
れであるかを監視していなければならない。このため
に、有効ポインタ・ロジック・ブロック２１４２は４ス
ロットのレジスタを２つ持っている： 即ち、ＤＣＱバ
ッファ番号レジスタ２１４４、及び有効性検査要求レジ
スタ２１４６である。バッファ番号レジスタ２１４４
は、ＭＣＡ内で待ち行列に入れられている各遅延完了ト
ランザクションの、ケーブル・デコーダが出すＤＣＱバ
ッファ番号信号（ｃｄ＿ｄｃｑ＿ｂｕｆｆ＿ｎｕｍ
［２：１］）で決定される３ビットのＤＣＱバッファ番
号を保持する。有効性検査要求レジスタ２１４６は、バ
ッファ番号レジスタ２１４４の４つのスロット２１４８
ａ−ｄ内に格納されている番号のＤＣＱバッファの各々
について１つのトランザクション有効性検査要求ビット
を保持している。有効性検査要求レジスタ２１４６のス
ロット２１５０ａ−ｄの各々の中の要求ビットは、もし
対応する遅延完了トランザクションがＭＣＡ内で待ち行
列に入れられるとアサートされる。４つの有効性検査要
求スロット２１５０ａ−ｄ内のビットの値は、一緒に４
ビットの有効性検査要求信号（ｄｃｑ＿ｖａｌｉｄ
［３：０］）としてＭＣＡに供給される。

【００２６】遅延完了トランザクションがＭＣＡ内に待
ち行列に入れることになると、それに対応するＤＣＱバ
ッファ番号がｃｄ＿ｄｃｑ＿ｂｕｆｆ＿ｎｕｍ［２：
０］信号によってバッファ番号スロット２１４８ａ−ｄ
の１つにロードされる。ＤＣＱバッファ番号がロードさ
れるスロット２１４８ａ−ｄは、２ビットの選択信号
（ｎｅｘｔ＿ｖａｌｉｄ＿ｓｅｌｅｃｔ［１：０］）に
よって選択される。選択信号の値は、有効性検査要求レ
ジスタ２１４６とルックアップ・テーブル２１５２（そ
の内容を下の表に示す）によって生成されるｄｃｑ＿ｖ
ａｌｉｄ［３：０］信号の値によって決まる。スロット
は、それがｎｅｘｔ＿ｖａｌｉｄ＿ｓｅｌｅｃｔ［１：
０］に選択されたときにロードされ、そのときはケーブ
ル・デコーダが既にＤＣＱを選択しており、トランザク
ションを完了している（即ち、ｃｄ＿ｄｃｑ＿ｓｅｌｅ
ｃｔ及びｃｄ＿ｃｏｍｐｌｅｔｅがアサートされてい
る）。そして、ＰＭＷＱ内で少なくとも１つのポスティ
ッド・メモリ書込みトランザクションが未処理となって
いる（即ち、ｐｍｗｑ＿ｎｏ＿ｐｍｗがアサートされて
いない）。ゲート２１５４、２１５６、２１５８、２１
６０、２１６２、及び２ｘ４デコーダ２１６４が、バッ
ファ番号レジスタ２１４４をこうしてロードするように
構成される。同様に、有効性検査要求レジスタ２１４６
が、ゲート２１５４、２１５６、２１５８、２１６０、
２１６２、及び２ｘ４デコーダ２１６４の出力で設定さ
れる。

【表９】

【００２７】ｄｃｑ＿ｖａｌｉｄ［３：０］信号に応答
して、ＭＣＡは４ビットのＤＣＱ実行信号（ｍｃａ＿ｒ
ｕｎ＿ｄｃｑ［３：０］）を出力し、バッファ番号レジ
スタがポイントしているＤＣＱバッファのうち、その有
効ポインタを更新するバッファを表示する。ｍｃａ＿ｒ
ｕｎ＿ｄｃｑ［３：０］信号は、ｐｍｗｑ＿ｎｏ＿ｍｐ
ｗ信号及び８つのデータ・バッファの各々のイン・ポイ
ンタとともに有効ポインタ更新ロジック・ブロック２１
６６に渡される。もしＭＣＡがｍｃａ＿ｒｕｎ＿ｄｃｑ
［３：０］ビットの１つをアサートした後にもＰＭＷＱ
内にポスティッド・メモリ書込みトランザクションが残
っていると（これはポスティッド・メモリ書込みトラン
ザクションが遅延完了トランザクションが待ち行列化さ
れた後に待ち行列に入ったが、ＭＣＡが未だ対応するｍ
ｃａ＿ｒｕｎ＿ｄｃｑのビットをアサートしていなかっ
た場合に起こる）、ＭＣＡ内に同じＤＣＱバッファに対
応する他の遅延完了トランザクションが待ち行列に入れ
られていない限り、対応する有効ポインタが更新され
る。もし同じＤＣＱバッファに関する遅延完了トランザ
クションがＭＣＡ内に待ち行列に入れられていれば、こ
のトランザクションに対応するｍｃａ＿ｒｕｎ＿ｄｃｑ
がアサートされたときにのみ有効ポインタが更新され
る。一方、ｐｍｗｑ＿ｎｏ＿ｍｐｗ信号がアサートされ
ると、遅延完了がＭＣＡ内にいまだ待ち行列に入れられ
ていてもいなくても、直ちにすべての有効ポインタが対
応するイン・ポインタにマッチするように更新される。
ｍｃａ＿ｒｕｎ＿ｄｃｑのビットがアサートされたと
き、妥当性検査要求レジスタ２１４６内の対応するビッ
トがクリアされる。ゲート２１６８、２１７０、２１７
２、２１７４及び２１７６は、有効性検査要求レジスタ
のビットをこうしてクリアするように構成される。

【００２８】再び第７９図を参照する。ヒット・ロジッ
ク・ブロック２１８０は、ＰＣＩバス上の要求デバイス
からの遅延要求トランザクションがＤＣＱ内の遅延完了
メッセージの１つを「ヒット」した時点を特定する。Ｐ
ＣＩスペック２．１によれば、遅延完了が１つの要求に
マッチさせらるためには、次の属性が同一でなければな
らない： 即ち、アドレス、ＰＣＩコマンド、バイト・
イネーブル、アドレス及びデータ・パリティ、データ
（書込み・要求の場合）、ＲＥＱ６４＃（６４ビット・
データのトランザクションの場合）、及びＬＯＣＫ＃
（サポートされている場合）。要求がＰＣＩスレーブに
ラッチされたとき、ＱＰＩＦは要求情報を検索してそれ
をＤＣＱに送り、そしてチェック・サイクル信号（ｑ２
ｐｉｆ＿ｃｈｅｃｋ＿ｃｙｃ）をアサートして、要求情
報をＤＣＱタグ・メモリ２１３２内に格納されている遅
延完了メッセージと比較するようＤＣＱのヒット・ロジ
ック２１８０に指示する。ヒット・ロジック２１８０
は、６４ビットのアドレス信号（ｑ２ｐｉｆ＿ａｄｄｒ
＿［６３：２］）、４ビットのＰＣＩコマンド信号（ｑ
２ｐｉｆ＿ｃｍｄ［３：０］）、４つのイネーブル・ビ
ット（ｑ２ｐｉｆ＿ｂｙｔｅ＿ｅｎ［３：０］）、デュ
アル・アドレス・サイクル・ビット（ｑ２ｐｉｆ＿ｄａ
ｃ； ＰＣＩのＲＥＱ６４＃信号に対応するビット）、
ＱＰＩＦからのロック・ビット（ｑ２ｐｉｆ＿ｌｏｃ
ｋ）、及び、もし要求が書込み要求であれば書き込まれ
るべきデータ（ｑ２ｐｉｆ＿ｄａｔａ［３１：０］）を
受け取る。ＰＣＩスペック２．１に規定されていない
が、ＱＰＩＦは更に下に述べるように待ち行列ブロック
のバッファ・フラッシュ・ルーチンを強化するため、要
求デバイスのスロット番号（ｑ２ｐｉｆ＿ｓｌｏｔ
［２：０］）を供給する。それからヒット・ロジック２
１８０は、これらの信号の各々を８つのＤＣＱバッファ
内に保存されている遅延完了情報と比較する。もしすべ
ての信号が遅延完了メッセージのいずれかとマッチすれ
ば、ヒット・ロジック２１８０は８ビットのヒット信号
（ｄｃｑ＿ｈｉｔ［７：０］）内の対応するビットをア
サートして、マッチする完了メッセージが入っているバ
ッファを識別する。ヒットが発生するとＱＰＩＦは完了
メッセージを検索し、それを要求しているデバイスに渡
し、もしその要求が読出し要求であれば、データＲＡＭ
２１３４内の対応するデータ・バッファから返された
データの除去を開始する。もしその要求情報がＤＣＱ内
の遅延完了メッセージのいずれの完了情報ともマッチし
なければ、その要求はＤＣＱを「ミス」し、次に利用可
能なＤＣＱバッファに入れられ、ＱＰＩＦによりケーブ
ルを介して他方のブリッジ・チップに転送される。下に
詳述するように、ＤＣＱをミスする要求を発するＰＣＩ
デバイスは、その完了メッセージが返されるまで、その
ＲＥＱ＃ラインをマスクしておくことができる。ヒット
・ロジック２１８０は多重スレッド・マスタ検出ブロッ
ク２１８２にもインタフェースし、もしあるとすれば、
多重スレッド・デバイスの入っているＰＣＩスロットを
検出する。多重スレッド・デバイスは一度に複数の遅延
トランザクションを保持することができ、従って特別に
扱われなければならない。多重スレッド・マスタが検出
されると、コンフィギュレーション・レジスタ内の対応
するビットがセットされ、そのデバイスは複数の未処理
の遅延トランザクションを維持することができ、従って
そのＲＥＱ＃ラインがマスクされるべきであることを表
示する。マルチスレディッド・マスタの検出については
下に詳述する。ＤＣＱは、その別の機能として１次と２
次ＰＣＩバス間に読出しデータのストリームを設定する
機会の存在する時点を判断する。ストリーミングの機会
は、ターゲット・デバイスによってまだターゲット・バ
ス上に置かれている状態のケーブル・デコーダによって
遅延完了データがＤＣＱ内に入れられているときに存在
する。もしターゲット・デバイスがまだＰＣＩバス上に
データを出している間にトランザクションを開始したＰ
ＣＩデバイスが再びその要求を発すれば読出しストリー
ムが設定される。読出しストリーミングは１次と２次Ｐ
ＣＩバス間におけるデータ転送の効率的な方法であるた
め、ＰＣＩブリッジ・チップはバス・アービトレーショ
ン・プロセス中にその完了データが到着しているデバイ
スに高い優先順位を与えるのみならず、ストリームが設
定される可能性を高めるために非ストリーミングのトラ
ンザクションの終了を試みる。しかし、理論的にはスト
リーミングはいずれの読出しサイクル中にでも発生し得
るが、実際上は大量のデータが係るトランザクション
（メモリ読出し多重トランザクション）中でのみ発生す
る可能性が高い。従って、待ち行列ブロックはストリー
ミングの機会に利するように、その可能性のあるストリ
ーミング・トランザクションがメモリ読出し多重トラン
ザクションであるときにのみ他のトランザクションの終
了を試行する。

【００２９】更に第８２図を参照する。ＤＣＱ内のスト
リーム・ロジック・ブロック２１８４はストリームの機
会があるか否かを判断し、もしあると判断すればそのス
トリームのサポートに必要な信号を生成する。ストリー
ム・ロジック・ブロック２１８４は、可能性のあるスト
リームに利するべく、現在のトランザクションを切断す
るための信号を生成する。ケーブル・デコーダが遅延完
了トランザクションをＤＣＱ内に格納するとき、ストリ
ーム・ロジック２１８４は、そのケーブル・デコーダが
供給するＤＣＱバッファ番号信号（ｃｄ＿ｄｃｑ＿ｂｕ
ｆｆ＿ｎｕｍ）を用いて対応するＤＣＱバッファ内に保
存されているＰＣＩコマンド・コード（ｑ０＿ｃｍｄ
［３：０］、ｑ１＿ｃｍｄ［３：１］等）を検索する。
もしそのコマンド・コードがメモリ読出し多重要求を表
すもの（即ち、”１１００”）であれば、ストリーム・
ロジック２１８４は「ストリーム切断」信号（ｄｃｑ＿
ｄｉｓｃｏｎｎｅｃｔ＿ｆｏｒ＿ｓｔｒｅａｍ）をアサ
ートしてＱＰＩＦ及びＰＣＩインタフェースに対し、可
能性の高いストリーミングの機会のために現在のトラン
ザクションを終了するよう指示する。マルチプレクサ２
１８６及びコンパレータ２１８８はｄｃｑ＿ｄｉｓｃｏ
ｎｎｅｃｔ＿ｆｏｒ＿ｓｔｒｅａｍ信号を生成するよう
に構成される。そして、ケーブル・デコーダがＤＣＱに
対して完了データの供給を続けでおり（即ち、ｃｄ＿ｄ
ｃｑ＿ｓｅｌｅｃｔ信号がアサートされたままになって
いる）、ＰＭＷＱ内にポスティッド・メモリ書込みがな
い（即ち、ｐｍｗｑ＿ｎｏ＿ｐｍｗがアサートされたま
まになっている）場合、ストリーム・ロジック２１８４
はストリーミング要求信号（ｑ２ａ＿ｓｔｒｅａｍ）を
直接ＰＣＩアービタに送る。更にストリーム・ロジック
２１８４は、ｃｄ＿ｄｃｑ＿ｂｕｆｆ＿ｎｕｍ［２：
０］信号を用い、選択されたＤＣＱバッファ内に格納さ
れているＰＣＩスロット番号を選択し（ＤＣＱバッファ
０ ２１３５ａはｑ０＿ｍａｓｔｅｒ［２：０］、ＤＣ
Ｑバッファ１ ２１３５ｂはｑ１＿ｍａｓｔｅｒ［２：
０］等）、可能性のあるストリーミング・デバイス（ｑ
２ａ＿ｓｔｒｅａｍ＿ｍａｓｔｅｒ［２：０］）のスロ
ット番号もＰＣＩアービタに供給する。そして下に詳述
するように、ＰＣＩアービタは可能性のあるストリーミ
ング・デバイスのバス・アービトレーション優先順位を
上げる。もしストリーミングの機会が消滅する前に可能
性のあるストリーミング・マスタにバスの制御権が許さ
れなければ、その優先順位は通常に戻される。アップス
トリ―ムのバスにはマスタ・デバイスが１つ（ＣＰＵ）
しかないので、アップストリ―ム・チップ内ではこの機
能はディスエーブルされている。ゲート２１９０及びマ
ルチプレクサ２１９２が、ｑ２ａ＿ｓｔｒｅａｍ及びｑ
２ａ＿ｓｔｒｅａｍ＿ｍａｓｔｅｒ信号を生成するよう
に構成される。要求しているデバイスがＤＣＱ内に格納
されている遅延完了メッセージをヒットしたとき、８ビ
ットのヒット・信号（ｈｉｔ［７：０］）の対応するビ
ットがアサートされる。ｈｉｔ［７：０］の信号は８つ
のＤＣＱバッファのうち、どれが現在の要求にヒットさ
れたかを表示する。このとき、もし対応するＤＣＱバッ
ファにデータが入っていれば（即ち、ｄｃｑ＿ｎｏ＿ｄ
ａｔａがアサートされていない）、ストリーム・ロジッ
ク２１８０はそのヒット信号の値をトランザクションの
期間中（即ち、ｑ２ｐｉｆ＿ｃｙｃ＿ｃｏｍｐｌｅｔｅ
がアサートされている限り）ラッチする。ヒット信号の
ラッチされたバージョンは、「遅延」ヒット信号（ｄｌ
ｙ＿ｈｉｔ［７：０］）を形成する。もしヒット信号及
び遅延ヒット信号のいずれかがＤＣＱバッファがヒット
されたことを表示すれば、３ビットのＤＣＱストリーム
・バッファ信号（ｄｃｑ＿ｓｔｒｅａｍ＿ｂｕｆｆ
［２：０］）がヒットされたＤＣＱバッファのバッファ
番号を表示する。そして、もしケーブル・デコーダが、
そのバッファをヒットしたサイクルが進行中に（即ち、
ｃｄ＿ｄｃｑ＿ｓｅｌｅｃｔがアサートされていてｃｄ
＿ｄｃｑ＿ｂｕｆｆ＿ｎｕｍ［２：０］とｄｃｑ＿ｓｔ
ｒｅａｍ＿ｂｕｆｆ［２：０］が等しいとき）遅延完了
データをそのバッファに入れると、ストリーム・ロジッ
ク２１８０はストリーム接続信号（ｄｃｑ＿ｓｔｒｅａ
ｍ＿ｃｏｎｎｅｃｔ）をアサートし、ストリームが設定
されたことをＱＰＩＦに知らせる。そのＱＰＩＦはター
ゲットのバス上のブリッジ・チップに対しストリームの
設定完了を通知する。下に詳述するが、もし一定の条件
が満たされれば、ターゲットのＱＰＩＦは開始ＱＰＩＦ
に停止を指示されるまでストリームを続ける。ゲート２
１９４、２１９６、マルチプレクサ２１９８、２２０
０、及びフリップ・フロップ２２０２が、この遅延ヒッ
ト信号を生成するように構成される。ゲート２２０４、
２２０６、２２０８、及びエンコーダ２２１０が、ｄｃ
ｑ＿ｓｔｒｅａｍ＿ｃｏｎｎｅｃｔ及びｄｃｑ＿ｓｔｒ
ｅａｍ＿ｂｕｆｆ［２：０］信号を生成すべく、示され
ているように構成される。

【００３０】再び第７９図を参照する。ＤＣＱは、一定
の状況のもとにおいて、ＰＣＩマスタが戻ってデータを
要求することを期待して、そのマスタのためにターゲッ
トのバスから自動的にそのデータをプリフェッチする。
ＤＣＱ内のプリフェッチ・ロジック・ブロック２２１２
は、読み出し中のマスタがそのＤＣＱバッファ内のデー
タをすべて読み出したときにデータをプリフェッチ（事
前取出し）し、そのプリフェッチ・ロジック２２１２は
要求しているデバイスがシーケンシャルな読出し要求
（即ち、メモリ内の次々に連続したロケーションのデー
タを対象に続ける読み出しの要求）を持って戻ることを
期待する。マルチスレディッド・マスタのように、デバ
イスによっては１つのトランザクション内で要求される
データをすべて規則正しく読み出し、その後異なったシ
ーケンシャルでないデータを伴って戻るものがあるの
で、プリフェッチ・ロジック２１２２には予測回路を設
け、これによってデバイスにシーケンシャルな読出し要
求を出す傾向が現れるまでＰＣＩバス上の各デバイスの
プリフェッチ機能をディスエーブルする。プリフェッチ
されたデータを受信していたデバイスがシーケンシャル
でない読出し要求を持って帰ると、この予測回路は直ち
にそのマスターのプリフェッチ機能をディスエーブルす
る。

【００３１】更に第６９Ａ及び６９Ｂ図を参照する。プ
リフェッチ・ロジック・ブロック２２１２はプリフェッ
チ予測レジスタ２２１４を含み、その出力である８ビッ
トのプリフェッチ・イネーブル信号（ｐｒｅｆｅｔｃｈ
＿ｓｅｔ［７：０］）がＰＣＩバス上の各デバイスに関
してプリフェッチ機能が利用可能か否かについての管理
を行う。プリフェッチ・イネーブル信号内のすべてのビ
ットは、リセット（ＲＳＴ）及びＱＰＩＦがすべてのＤ
ＣＱレジスタの総フラッシュを指示したとき（即ち、ｇ
ｅｎｅｒａｌ＿ｆｌｕｓｈがアサートされ、ｑ２ｐｉｆ
＿ｓｌｏｔ［２：０］が”０００”になったとき）にク
リアされる。なお、ｇｅｎｅｒａｌ＿ｆｌｕｓｈ信号に
ついては下に詳述する。ゲート２２１６及び２２１８に
よってｐｒｅｆｅｔｃｈ＿ｓｅｔのビットをリセットす
る信号を生成する。プリフェッチ・イネーブル信号内の
個々のビットは、対応するＰＣＩスロットがｑ２ｐｉｆ
＿ｓｌｏｔ信号によって選択され、次の条件が発生した
場合にセットされる： 即ち、要求しているデバイスが
ＤＣＱ内の遅延完了バッファをヒットした（即ち、ｃｙ
ｃｌｅ＿ｈｉｔ［７：０］）信号内のビットの１つがア
サートされた）、現在のトランザクションがメモリ読出
しラインまたはメモリ読出し多重サイクルである（即
ち、ｑ２ｐｉｆ＿ｃｍｄ［３：０］信号が”１１００”
または”１１１１０”に等しい）、ＱＰＩＦがサイクル
の完了を表示した（即ち、ｑ２ｐｉｆ＿ｃｙｃ＿ｃｏｍ
ｐｌｅｔｅがアサートされた）、及びＤＣＱバッファか
らデータの最終ワードが取り出された（即ち、ｌａｓｔ
＿ｗｏｒｄがアサートされた）。ゲート２２２０、２２
２２、２２２４、２２２８ａ−ｈ、及びデコーダ２２２
６が、予測ビットをこうしてセットするように構成され
る。ｌａｓｔ＿ｗｏｒｄ信号は、要求しているデバイス
がＤＣＱバッファの終わりを超えて読み出しを試みた場
合にプリフェッチ・ロジック２２１２によってアサート
される。これは、アウト・ポインタとイン・ポインタが
等しくて、ＤＣＱバッファの終わりに達したことを表示
している（即ち、４キャシュ・ラインのバッファについ
てｏｕｔ＿ｐｏｉｎｔｅｒ＿Ｘ［４：０］がｖａｌｉｄ
＿ｐｏｉｎｔｅｒ＿ｘ［４：０］）に等しい、または８
キャシュ・ラインのバッファについてｏｕｔ＿ｐｏｉｎ
ｔｅｒ＿Ｘ［５：０］がｖａｌｉｄ＿ｐｏｉｎｔｅｒ＿
ｘ［５：０］に等しく、要求しているデバイスがデータ
の次の部分を読み出そうとした（即ち、ｐ２ｐｉｆ＿ｎ
ｅｘｔ＿ｄａｔａがアサートされた）ときに発生する。
ゲート２２３０、２２３２、及び２２３４がｌａｓｔ＿
ｗｏｒｄ信号をこうして生成するように構成される。プ
リフェッチ・イネーブル信号内の個々のビットは、まず
対応するＰＣＩスロットが選択されて、ＰＣＩフラッシ
ュ条件が発生（ｐ２ｑ＿ｆｌｕｓｈがアサートされる）
するか、ＱＰＩＦがＤＣＱに対しそのバッファの有効ポ
インタのステップバックを指示（ｑ２ｐ＿ｓｔｅｐ＿ｂ
ａｃｋがアサートされる）するか、あるいは要求してい
るデバイスがＤＣＱバッファをすべてミスするトランザ
クションを開始した（ｑ２ｐｉｆ＿ｃｈｅｃｋ＿ｃｙｃ
がアサートされ、ｄｃｑ＿ｈｉｔがディアサートされ
る）場合にクリアされる。ゲート２２３６、２２３８、
２２４０ａ−ｈ、及びデコーダ２２２６が、予測イネー
ブル・ビットをこうしてクリアするように構成される。

【００３２】ＰＣＩバス上の１つのデバイスに対してプ
リフェッチ機能がイネーブルされたとき、プリフェッチ
・ロジック２２１２はそのデバイスに対して２種類のプ
リフェッチ信号を生成することができる： 即ち、プリ
フェッチ・ライン信号（ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ｌ
ｉｎｅ）及びプリフェッチ多重信号（ｄｃｑ＿ｐｒｅｆ
ｅｔｃｈ＿ｍｕｌ）。プリフェッチ・ライン信号は、要
求しているデバイスからのカレントのＰＣＩコマンドが
メモリ読出しライン信号である場合に生成され、プリフ
ェッチ多重信号は、現在のＰＣＩコマンドがメモリ読出
し多重信号である場合に生成される。いずれの場合にお
いても、次の条件が発生したときに対応するプリフェッ
チ信号が生成される。即ち、要求しているＰＣＩスロッ
トのｐｒｅｆｅｔｃｈ＿ｓｅｔビットがセットされる；
コンフィギュレーション・レジスタ内の対応するプリフ
ェッチ・イネーブル・ビットがセットされる（ｃｆｇ２
ｑ＿ａｕｔｏ＿ｐｒｅｆｅｔｃｈ＿ｅｎａｂｌｅ）；ア
ップストリ―ム・チップ内のＤＲＱバッファがフルにな
っていない（！ｔｃ＿ｄｃ＿ｆｕｌｌ）；ＤＣＱバッフ
ァ内に対応する量のプリフェッチ・データのための余裕
がある（！ｄｃｑ＿ｎｏ＿ｐｒｅｆｅｔｃｈ＿ｒｏｏ
ｍ）；現サイクルがＤＣＱバッファをヒットした；及び
要求しているマスタがＤＣＱバッファの終わりを超えて
読み出しを試みた（ｌａｓｔ＿ｗｏｒｄ及びｑ２ｐｉｆ
＿ｃｙｃ＿ｃｏｍｐｌｅｔｅ）。ゲート２２４２、２２
４４、２２４６、２２４８、２２５０、２２５２、デコ
ーダ２２５４、及びマルチプレクサ２２５６、２２５８
が、プリフェッチ信号をこうして生成するように構成さ
れる。プリフェッチ・ロジック２２１２がプリフェッチ
信号を生成するとき、対応するＤＣＱバッファ（ｑ０＿
ａｄｄｒ［６３：７］はバッファ０、ｑ１＿ａｄｄｒ
［６３：７］はバッファ１、等）内に格納されているア
ドレスの上位５７ビットと、そのバッファの出力ポイン
タ（ｏｕｔ＿ｐｏｉｎｔｅｒ＿０［４：０］等）の下位
５ビットを連結して、対応するプリフェッチ・アドレス
信号（ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ａｄｄｒ［６３：
２］）を生成する。デュアル・アドレス・サイクル信号
（ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ｄａｃ）は、そのプリフ
ェッチ・トランザクションがデュアル・アドレス・サイ
クルとシングル・アドレス・サイクルのいずれであるか
を表示する。ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ｃｙｃｌｅ信
号はＤＣＱバッファ（ｑ０＿ｄａｃ、ｑ１＿ｄａｃ等）
内に格納されているデュアル・アドレスの値をとる。プ
リフェッチ・アドレス及びデュアル・アドレス・サイク
ル信号の両方について、適切な値がマルチプレクサ２２
６０または２２６２から出力され、現在の要求によって
ヒットされたＤＣＱバッファを示す３ビットのＤＣＱバ
ッファ番号信号によって選択される。

【００３３】再び第７９図を参照する。ＤＣＱデータ・
バッファはいくつかの異なった状態に在り得る。それら
の状態は、それぞれＤＣＱ内のバッファ・ステート・ロ
ジック・ブロック２２６４によって決定される。次にバ
ッファのそれぞれの状態を示す。 １． Ｅｍｐｔｙ。割り当て時におかれるべき状態。バ
ッファはパワーアップ後、及びフラッシュされた後はＥ
ｍｐｔｙである。 ２． Ｃｏｍｐｌｅｔｅ。バッファにはＰＣＩバス上の
デバイスが出したリアル遅延要求（即ち、プリフェッチ
要求ではない）からの遅延完了のための完了情報が入っ
ている。ＰＣＩデバイスは未だ再接続されておらず、バ
ッファからデータを取り出していない。遅延完了トラン
ザクションは完了している。 ３． Ｐｒｅｆｅｔｃｈ。バッファにはプリフェッチ要
求のための完了データ、または要求しているマスタがバ
ッファから切り離された後に残された要求データが入っ
ている。完了データはすべてターゲットから到着してい
る。 ４． ＰａｒｔＣｏｍｐｌｅｔｅ。バッファは予約され
ており、リアル遅延要求（即ち、プリフェッチ要求では
ない）のための完了情報が入っている場合がある。マス
タは未だ再接続されておらず、バッファからデータを取
り出していない。ターゲットから到着している完了情報
はすべてではない。 ５． ＰａｒｔＰｒｅｆｅｔｃｈ。バッファは予約され
ているか、あるいはプリフェッチ要求のための完了情報
が入っているか、または要求しているマスタがバッファ
から切り離された後に残された要求データが入ってい
る。ターゲットから到着している完了情報はすべてでは
ない。 ６． Ｄｉｓｃａｒｄ。バッファはＰａｒｔＰｒｅｆｅ
ｔｃｈ状態にあるときフラッシュされたが、最後の完了
データはターゲットから未だ到着していない。バッファ
は、トランザクションがターゲットのバス上で完了し、
最後のデータが到着する前に使用されるのを防止するた
めＤｉｓｃａｒｄ状態におかれる。ＱＰＩＦが遅延要求
トランザクションのためにＤＣＱバッファを要求する
と、バッファ状態ロジック２２６４はバッファを次の順
序で割り当てる。もしどのバッファもＥｍｐｔｙまたは
Ｐｒｅｆｅｔｃｈ状態にないと、要求しているマスタを
再試行しなければならない。

【表１０】

【００３４】ＰＣＩバス上のデバイスが遅延読出し要求
を開始してＤＣＱ完了バッファが除外されると、バッフ
ァ状態ロジック２２６４はそのバッファの状態をＰａｒ
ｔＣｏｍｐｌｅｔｅに変える。ＤＣＱがプリフェッチ読
出しを開始すると、バッファの状態がＰａｒｔＰｒｅｆ
ｅｔｃｈに変更される。完了データの最後の部分が到着
すると、バッファの状態がＰａｒｔＣｏｍｐｌｅｔｅま
たはＰａｒｔＰｒｅｆｅｔｃｈから、それぞれＣｏｍｐ
ｌｅｔｅまたはＰｒｅｆｅｔｃｈに変更される。要求し
ているデバイスが再試行された要求を再び出してバッフ
ァをヒットした場合、もしそのバッファがＣｏｍｐｌｅ
ｔｅ、Ｐｒｅｆｅｔｃｈ、ＰａｒｔＣｏｍｐｌｅｔｅ、
またはＰａｒｔＰｒｅｆｅｔｃｈの状態にあれば、有効
な完了データがマスタに与えられる。もしマスタが切断
の前にすべてのデータを取らなければ、バッファの状態
がＰｒｅｆｅｔｃｈまたはＰａｒｔＰｒｅｆｅｔｃｈに
変更され、求められなかったデータはプリフェッチ・デ
ータと見なされる。バッファがＣｏｍｐｌｅｔｅまたは
Ｐｒｅｆｅｔｃｈの状態にあるときにマスタがデータの
最後の部分を取れば、そのバッファの状態がＥｍｐｔｙ
に変更される。バッファがＰｒｅｆｅｔｃｈ状態にある
ときにフラッシュ信号が受信されると、そのバッファ内
のプリフェッチ・データは破棄され、バッファの状態が
Ｅｍｐｔｙに変更される。バッファがＰａｒｔＰｒｅｆ
ｅｔｃｈ状態にあり、完了データの到着が続いていると
きにフラッシュ・イベントが発生すれば、プリフェッチ
・データがすべて到着するまで、そのバッファはＤｉｓ
ｃａｒｄ状態に変更される。トランザクションが完了し
たとき、プリフェッチ・データは破棄されてバッファの
状態がＥｍｐｔｒｙに変更される。フラッシュ信号が受
信されたときバッファがＣｏｍｐｌｅｔｅまたはＰａｒ
ｔＣｏｍｐｌｅｔｅ状態に在ると、完了データがそのバ
ッファ内に残されて、バッファの状態は変更されない。
下に述べるように、ＰＣＩデバイスが新しい要求（即
ち、現在、待ち行列に入れられていなくて完了バッファ
をすべて「ミス」する要求）を出したためにフラッシュ
信号が発生すると、上に述べたように、ＤＣＱはそのト
ランザクションのために新しいバッファを割り当てる。
従って、１つのＰＣＩデバイスに複数の完了バッファが
割り当てられている場合があり得る。ＰＣＩデバイスの
持っているバッファが完了データを保持しているか、ま
たはそれを待っていて（即ち、そのバッファがＣｏｍｐ
ｌｅｔｅまたはＰａｒｔＣｏｍｐｌｅｔｅ状態に在
る）、そのデバイスが新しい要求を出す場合、そのＰＣ
Ｉデバイスには複数のバッファを割り当てることができ
る。マルチスレディッド・デバイスは一時に複数のトラ
ンザクションを保持できる唯一のデバイスであるため、
多重スレッド・デバイスのみが同時に複数の完了バッフ
ァを予約できる。

【００３５】マスタ・サイクル・アービタ マスタ・サイクル・アービタ（ＭＣＡ）は、ＰＣＩスペ
ック２．１に規定されているポステド・メモリ書込み、
遅延要求、及び遅延完了サイクル間の序列制約条件を守
ってポステド・メモリ書込み及び遅延要求トランザクシ
ョンの実行順序を決定する。ＰＣＩスペック２．１に従
って、ＭＣＡは実行されるサイクルが明確な書き込み序
列を保ち、且つデッドロックが発生しないことを保証し
なければならない。デッドロックが起こらないことを保
証するために、ポステド・メモリ書込みサイクルは先に
待ち行列化されている遅延要求サイクルをパスすること
が許されなければならない。また、規定されている序列
制約条件に準拠するために、遅延・要求・サイクル及び
遅延・完了・サイクルには先に待ち行列化されているポ
ステド・メモリ・サイクルをパスすることを決して許し
てはならない。第８５図を参照する。ＭＣＡは、トラン
ザクション実行待ち行列（ＴＲＱ）（またはトランザク
ション実行待ち行列）２２７０及びトランザクション順
序待ち行列（ＴＯＱ）２２７２という２種類のトランザ
クション待ち行列を使用して、ＰＭＷＱ、ＤＲＱ、及び
ＤＣＱ内に待ち行列化されているサイクルを管理する。
ＭＣＡコントロール・ブロック２２７４は、ＰＭＷＱ、
ＤＲＱ、及びＤＣＱからトランザクションを４ビットの
バリデーション要求信号（ｐｍｗｑ＿ｖａｌｉｄ［３：
０］、ｄｒｑ＿ｖａｌｉｄ［３：０］、及びｄｃｑ＿ｖ
ａｌｉｄ［３：０］）のフォームで受け取り、実行コマ
ンドを４ビットの実行信号（ｍｃａ＿ｒｕｎ＿ｐｍｗｑ
［３：０］、ｍｃａ＿ｒｕｎ＿ｄｒｑ［３：０］、及び
ｍｃａ＿ｒｕｎ＿ｄｃｑ［３：０］）のフォームでアウ
トプットする。トランザクションはＴＲＱコントロール
・ブロック２２７６及びＴＯＱコントロール・ブロック
２２７８によって、それぞれＴＲＱ２２７０及びＴＯＱ
２２７２に出し入れされる。

【００３６】更に第８６図を参照する。ＴＲＱ２２７０
は、それからＭＣＡがトランザクションの実行順序を決
定する待ち行列である。ＴＲＱ２２７０内のトランザク
ションは、トランザクションの序列規則を侵すことなく
任意の順序で実行できるが、一旦ポステド・メモリ書込
みサイクルがＴＲＱ２２７０内に入れられると、そのポ
ステド・メモリ書込みが除去されるまでは他のサイクル
をＴＲＱ２２７０に入れることができない。ＴＲＱ２２
７０内でのトランザクションは循環的順序で試みられ、
一般にそれらが受け取られた順序で完了する。しかし、
もしＴＲＱ２２７０内の１つのトランザクションがＰＣ
Ｉバス上で再試行されると、ＭＣＡはＰＣＩバス上で試
行（トライ）すべくＴＲＱ２２７０内の次のトランザク
ションを選択することがある。遅延完了トランザクショ
ンはマスタ・サイクルではなくスレーブ・サイクルであ
るため、これらは決してＴＲＱ２２７０内に入れられな
い。更に、遅延完了情報は、もしＰＭＷＱ内にこれから
開始されるべきポステド・メモリ書込みサイクルが無け
れば、ＤＣＱに入ると直ちに要求しているデバイスに供
されるので、下に詳述するように、遅延完了トランザク
ションはＴＲＱ２２７０内にこれから開始されるべきポ
ステド・メモリ書込みサイクルがある場合にのみＴＯＣ
２２７２に入れられる。ＴＲＱ２２７０は、一度に最大
４つのトランザクションを保持することができる循環的
な待ち行列である。ＭＣＡは、規定されている序列制約
条件に従って常に少なくとも１つのポステド・メモリ書
込みトランザクションを実行できる状態になければなら
ないので、ＴＲＱ２２７０は決して３つを超える遅延要
求トランザクションを一度に保持することができない。
更にまた、ポステド書込みは後から開始される他のポス
テド書込みを含む、どのようなトランザクションもパス
することができないので、ＴＲＱは一度にただ１つのポ
ステド書込みトランザクションしか保持できない。ＴＲ
Ｑ２２７０のスロット２２８０ａ−ｄの各々には３ビッ
トの情報が入っている。即ち、１ビットのサイクル・タ
イプ・インディケータ２２８２（ポステド・メモリ書込
みトランザクションは”１”、遅延要求トランザクショ
ンは”０”）、及び２ビットの有効インタ２２８４であ
り、これが表し得る４つの値で待ち行列化されたトラン
ザクションが占めているＰＭＷＱまたはＤＲＱ内のバッ
ファを識別する。ＴＲＱ２２７０はＩ／Ｏイネーブル・
ブロック２２８６も含み、これによってＴＲＱ ２２７
０にトランザクションを出し入れできる時機を判断す
る。入力ロジック・ブロック２２８８はトランザクショ
ンのＴＲＱ２２７０への収容をコントロールし、出力ロ
ジック・ブロック２２９０はトランザクションのＴＲＱ
２２７０からの除去をコントロールする。これらのロジ
ック・ブロックには標準的な待ち行列管理回路が入って
いる。

【００３７】サーキュラ入力ポインタ２２９２は、到来
トランザクションを受容すべく次に利用可能なスロット
を選択する。この入力ポインタは、入トランザクション
の履歴的な順序をできるだけ維持するように循環的なも
のである。サーキュラ出力ポインタ２２９４は、ＴＲＱ
２２７０内のトランザクション間で調停を行い、それ
らの実行順序を決める。この出力ポインタ２２９４は、
スタートアップ時には常にＴＲＱ ２２７０内のトップ
・スロットから始まってＴＲＱ ２２７０内を循環的に
進む。この出力ポインタ２２９４は、コンフィギュレー
ション・レジスタ（ｃｆｇ２ｑ＿ｉｎｆｒｅｔｒｙ）内
の無限再試行ビットをセットまたはクリアし、それぞれ
無限再試行またはゼロ再試行モードで動作するように構
成することができる。無限再試行モードでは、出力ポイ
ンタ２２９４は１つのトランザクションがＰＣＩバス上
で首尾よく実行されるまでそのトランザクションに留ま
っている。ゼロ再試行モードでは、出力ポインタ２２９
４は１つのトランザクションがバス上で試行される毎
に、そのトランザクションが首尾よく完了するか再試行
されるかに関わりなく増分される（即ち、ｑ２ｐｉｆ＿
ｃｙｃ＿ｃｏｍｐｌｅｔｅが直前のＰＣＩクロック・サ
イクルについてアサートされる）。ＰＣＩスペック２．
１ではポスティッド・メモリ書込みトランザクションに
ディレード要求トランザクションのバイパスを許すよう
に指示しているので、少なくとも１つのブリッジ・チッ
プ内の出力ポインタ２２９４はゼロ再試行モードで動作
するように構成されなければならない。なお、ダウンス
トリーム・チップは常にゼロ再試行モードで動作するよ
うに構成される。その代わり、無限再試行モードにおい
てＰＣＩバス上で各トランザクションを出力ポインタが
増分される前に所定の回数（例えば、３回）だけ試行さ
れるように、この出力ポインタを無限再試行モードで動
作するよう構成することができる。アップストリ―ムと
ダウンストリーム・チップは、両方ともＰＣＩスペック
２．１の序列制約条件を侵すことなく無限再試行モード
で動作するように構成することができる。いずれの場合
も、出力ポインタはトランザクションがターゲットのＰ
ＣＩバス上で首尾よく完了できないときにのみ増分し
て、ＴＲＱ２２７０内に格納されているトランザクショ
ンの履歴的な順序を維持するように試行する。

【００３８】下に述べるように、ポスティッド・メモリ
書込みまたは遅延要求サイクルがＴＯＱ２２７２から飛
び出されたとき（ｎｅｗ＿ｔｏｑ＿ｃｙｃｌｅがアサー
トされる）、またはＴＯＱ２２７２がイネーブルされな
くて（！ｔｏｑ＿ｅｎａｂｌｅｄ）、ＭＣＡによって新
しいサイクルが受信されたとき（ｎｅｗ＿ｖａｌｉｄ＿
ｓｅｔ）、その新しいサイクルのサイクル・タイプ・ビ
ット及び有効ビットがＴＲＱ内の次の空のスロットにロ
ードされる。もしそのサイクルがＴＯＱ ２２７２から
来ていれば、その有効ビット及びサイクル・タイプ・ビ
ットは、それぞれＴＯＱの有効及びサイクル・タイプ信
号（ｔｏｑ＿ｖａｌｉｄ［１：０］及びｔｏｑ＿ｃｙｃ
ｌｅ［０］）に供給される。それ以外の場合、新しいサ
イクルの情報はＭＣＡの有効及びサイクル・タイプ信号
（ｄ＿ｖａｌｉｄｏ［１：０］及びｄ＿ｃｙｃｔｙｐｅ
［０］）によって供給される。ゲート２２９６、２２９
８、及びマルチプレクサ２３００、２３０２が、ＴＲＱ
２２７０にロードされるべきサイクルの選択をコントロ
ールするように構成される。１つのサイクルがＰＣＩバ
ス上で首尾よく実行されると、そのサイクルはトランザ
クション順序待ち行列から除去され、そのサイクル・タ
イプ・ビット及び有効ビットが、それぞれＴＲＱのサイ
クル・タイプ及び有効信号（ｔｒｑ＿ｃｙｃｔｙｐｅ
［０］及びｔｒｑ＿ｖａｌｉｄｏ［１：０］）としてＭ
ＣＡコントロール・ブロック２２７４に供給される。Ｔ
ＲＱコントロール・ブロック２２７６はｔｒｑ＿ｐｍｗ
信号を生成し、ＴＲＱ２２７０内にポスティッド・メモ
リ書込みトランザクションが待ち行列に入れたことを表
示する。この信号がアサートされた場合、後に続いて出
される遅延要求及び遅延完了トランザクションは、下に
述べるように、ＴＯＱ ２２７２内に待ち行列に入れな
ければならない。ＭＣＡコントロール・ブロック２２７
４がＴＲＱ２２７０に対して新しいポスティッド・メモ
リ書込みサイクルを待ち行列に入れるように指示したか
（ｔｒｑ＿ｓｌｏｔ＿ｖａｌｉｄ＿ｓｅｔが”０００
０”に等しくなくｄ＿ｔｒｑ＿ｃｙｃｔｙｐｅが”
１”）、またはその代わりにＴＲＱサイクル・スロット
２２８０ａ−ｄのいずれかに１つのサイクルが入ってお
り（ｔｒｑ＿ｓｌｏｔ＿ｖａｌｉｄ［３：０］が”００
００”に等しくない）、少なくとも１つのサイクルがポ
スティッド・メモリ書込みサイクルであり（ｔｒｑ＿ｃ
ｙｃｔｙｐｅが”１”に等しい）、そして、そのポステ
ィッド・メモリ書込みサイクルが対応するスロット２２
８０ａ−ｄからクリアされていない（！ｔｒｑ＿ｓｌｏ
ｔ＿ｖａｌｉｄ＿ｒｓｔ［３：０］）場合、ｔｒｑ＿ｐ
ｍｗ信号がアサートされている。ゲート２３０４、２３
０６、２３０８、２３１０、及び２３１２が、ｔｒｑ＿
ｐｍｗをこうして生成するように構成される。

【００３９】次に第８７図を参照する。ＴＯＱ ２２７
２は先入れ先出し（ＦＩＦＯ）待ち行列であり、ポステ
ド・メモリ書込みトランザクションがＴＲＱ２２７０に
入れられた後にブリッジが受信するトランザクションの
履歴的な順序を保持する。すべてのトランザクションは
先に出されたポステド・メモリ書込みの実行を待たなけ
ればならないので、ポステド・メモリ書込み、遅延要
求、及び遅延完了トランザクションを含むすべてのトラ
ンザクションは、ポステド・メモリ書込みがＴＲＱ２２
７０内に待機状態にされているときにはＴＯＱ２２７２
内に入れられている。ＴＯＱ２２７２内のトランザクシ
ョンは、そのポステド・メモリ書込みトランザクション
がＴＲＱ２２７０から除去されるまでＴＯＱ２２７２内
に留まっていなければならない。８つのスロットを持つ
ＴＯＱ２２７２は、最大３つのポステド・メモリ書込み
トランザクション（４番めはＴＲＱ２２７０内に格納さ
れる）、３つの遅延要求トランザクション、及び４つの
遅延完了トランザクションを保持することができる。Ｔ
ＯＱ２２７２内のスロット２３１４ａ−ｄの各々には、
対応するトランザクションを識別する２つのサイクル・
タイプ・ビット２３１６（”０１”はポスティッド・メ
モリ書込み、”００”は遅延要求、及び”１ｘ”は遅延
完了）、及び対応するトランザクションが占めているＰ
ＭＷＱ、ＤＲＱ、及びＤＣＱ内のバッファを識別する２
つの有効ビット２３１８が入っている。ＴＯＱ２２７２
は標準の入力及び出力ロジック・ブロック（２３２０及
び２３２２）も含み、これらでＴＯＱ２２７２における
トランザクションの出入りをコントロールする。ＴＯＱ
２２７２内のトランザクションが入れられる位置、及び
除去される位置は、それぞれ３ビットの入力カウンタ２
３２６（ｉｎｐｕｔｒ［２：０］）及び３ビットの出力
カウンタ２３２４（ｏｕｔｐｕｔｒ［２：０］）によっ
て決る。両方のカウンタはＴＯＱ２２７２内の最初のス
ロット２３１４ａから始まり、トランザクションが入れ
られたり除去されるときに待ち行列を通じて増分する。
入力カウンタ２３２６は、ＴＯＱ２２７２がイネーブル
され（ｔｏｑ＿ｅｎａｂｌｅｄがアサートされる）、Ｍ
ＣＡコントロール・ブロック２２７４がＴＯＱ２２７２
に新しいサイクルを供給する（ｎｅｗ＿ｖａｌｉｄ＿ｓ
ｅｔがアサートされる）毎にＰＣＩサイクルの立上りで
増分する。新しいサイクルの各々に関する有効ビット及
びサイクル・タイプ信号は、ＭＣＡの有効及びサイクル
・タイプ信号（ｄ＿ｖａｌｉｄｏ［１：０］及びｄ＿ｃ
ｙｃｔｙｐｅ［１：０］）で与えられる。出力カウンタ
２３２４は、ＭＣＡコントロール・ブロック２２７４が
ＴＯＱ２２７２に対して次のサイクルへ移るよう指示し
（ｎｅｘｔ＿ｔｏｑ＿ｃｙｃｌｅがアサートされる）、
ＴＯＱ２２７２が空でない（即ち、ｉｎｐｕｔｒ［２：
０］がｏｕｔｐｕｔｒ［２：０］と等しくない）とき、
各ＰＣＩクロック・サイクルの立上りで増分する。ＴＯ
Ｑ２２７２から出て行くサイクルは、ＴＯＱの有効及び
サイクル・タイプ信号（ｔｏｑ＿ｖａｌｉｄｏ［１：
０］及びｔｏｑ＿ｃｙｃｔｙｐｅｏ［１：０］）によっ
て表示される。ゲート２３２８、２３３０、及びコンパ
レータ２３３２が、入力カウンタ２３２６及び出力カウ
ンタ２３２４を適切にクロックするよう構成される。遅
延要求トランザクションまたはポステド・メモリ書込み
トランザクションがＴＯＱ２２７２からポップされたと
き、そのトランザクションはＴＲＱ２２７０に入れられ
て調停を待つ。しかし、遅延完了トランザクションはタ
ーゲットのトランザクションでありマスタのトランザク
ションではないので、遅延完了はＴＲＱ２２７０に入れ
られない。その代わり、遅延完了は単にＴＯＱ２２７２
からポップされてＤＣＱデータ・バッファ内の対応する
データの有効性（妥当性）検査に用いられる。しかし、
ポステド・メモリ書込みトランザクションがＴＲＱ２２
７０内で待ち行列に入れられている限り、２つまたはそ
れ以上の遅延完了が同じ遅延要求に対応し、従って遅延
完了バッファが同じである場合でも、上に述べたよう
に、すべての遅延完了はＴＯＱ２２７２に入れなければ
ならない。

【００４０】第８８〜９１図を参照する。ＭＣＡコント
ロール・ブロック２２７４はＭＣＡを経るトランザクシ
ョンの流れをコントロールする。上に述べたように、Ｐ
ＭＷＱ、ＤＲＱ、及びＤＣＱは、それぞれ４ビットの有
効性（妥当性）検査信号ｐｍｗｑ＿ｖａｌｉｄ［３：
０］、ｄｒｑ＿ｖａｌｉｄ［３：０］、及びｄｃｑ＿ｖ
ａｌｉｄ［３：０］をＭＣＡに送って、その待ち行列に
保持されているトランザクションの有効性検査を要求す
る。各クロック・パルスで新しいトランザクションは１
つしか待ち行列ブロックに入れることができないので、
これらの信号のうち、各クロックパルス中に変更できる
のは１ビットのみである。従って、ＭＣＡコントロール
・ブロックはｐｍｗｑ＿ｖａｌｉｄ、ｄｒｑ＿ｖａｌｉ
ｄ、及びｄｃｑ＿ｖａｌｉｄ信号の中の変化するビット
を監視して新しい有効性検査要求を識別する。これを行
うため、ＭＣＡコントロール・ブロックはすべてのＰＣ
Ｉクロックの立上りで各信号をラッチし、反転して遅延
信号を作成し、その遅延反転信号を現在の信号（即ち、
次のクロックパルスにおける信号）と比較する。新しく
変更されたビットのみが遅延反転信号の中のそれに対応
するものと同じ値をとっているので、ＭＣＡコントロー
ル・ブロックは変更されたビットを検出することができ
る。フリップ・フロップ２３４０、２３４２、２３４
４、及びゲート２３４６、２３４８、２３５０を用い
て、ＭＣＡコントローラはｎｅｗ＿ｐｍｗｑ＿ｖａｌｉ
ｄ［３：０］、ｎｅｗ＿ｄｒｑ＿ｖａｌｉｄ［３：
０］、及びｎｅｗ＿ｄｃｑ＿ｖａｌｉｄ［３：０］信号
を生成し、これらが一緒に各クロックパルスで、もしあ
るとすれば、ＰＭＷＱ、ＤＲＱ、またはＤＣＱが有効性
検査のために新しい信号を出したかどうか、そして対応
する待ち行列内のどのバッファにその新しいトランザク
ションが入っているかを確認する。

【００４１】更に第９２図も参照する。ＭＣＡコントロ
ール・ブロックはルックアップ・テーブル２３５２を用
いてｎｅｗ＿ｐｍｗｑ＿ｖａｌｉｄ、ｎｅｗ＿ｄｒｑ＿
ｖａｌｉｄ、及びｎｅｗ＿ｄｃｑ＿ｖａｌｉｄ信号の１
２ビットを、上に述べたようにＴＲＱ及びＴＯＱに供給
された２ビットのｄ＿ｖａｌｉｄ［１：０］及びｄ＿ｃ
ｙｃｔｙｐｅ［１：０］信号に変換する。ＭＣＡコント
ローラは、ｔｒｑ＿ｐｍｗ信号がアサートされてＴＲＱ
内にポステド・メモリ書込みサイクルが待機状態にされ
ていることを表示しているか、またはｔｏｑ＿ｅｎａｂ
ｌｅ信号が既にアサートされておりＴＯＱが空でない
（！ｔｏｑ＿ｅｍｐｔｙ）とき、ｔｏｑ＿ｅｎａｂｌｅ
ｄ信号を”１”の値にラッチしてＴＯＱをイネーブルす
る。ゲート２３５４、２３５６、及びフリップ・フロッ
プ２３５８が、ｔｏｑ＿ｅｎａｂｌｅｄをこのようにし
て生成するように構成される。ＭＣＡコントロール・ブ
ロックは、直前のクロック・サイクル中でＴＲＱ内にポ
ステド・メモリ書込みサイクルが無く（！ｓ１＿ｔｒｑ
＿ｐｍｗ）、ＴＯＱが空でなく（！ｔｏｑ＿ｅｍｐｔ
ｙ）、ＴＯＱからポップされているサイクルが遅延完了
トランザクションでない（！（ｔｏｑ＿ｃｙｃｔｙｐｅ
ｏ［１］＝”ＤＣ”））とき、ｎｅｗ＿ｔｏｑ＿ｃｙｃ
ｌｅ信号をアサートし、ＴＲＱに対してＴＯＱからポッ
プされているサイクルを待ち行列に入れるよう指示す
る。ＭＣＡコントローラは、ゲート２３６０を用いてｎ
ｅｗ＿ｔｏｑ＿ｃｙｃｌｅ信号を生成する。ＴＯＱが空
でなく（！ｔｏｑ＿ｅｍｐｔｙ）、ＴＲＱ内に現在待ち
行列に入れられているポステド・メモリ書込みサイクル
が無く（！ｓ１＿ｔｒｑ＿ｐｍｗ）、ＴＯＱ内における
次のサイクルが遅延完了であるか（ｔｏｑ＿ｃｙｃｔｙ
ｐｅｏ［１］＝”ＤＣ”）、あるいは次のＴＯＱサイク
ルがポステド・メモリ書込みまたは遅延要求トランザク
ションであり（！（ｔｏｑ＿ｃｙｃｔｙｏｅ［１］＝”
ＤＣ”））、直前のクロック・サイクル中でＴＲＱ内に
ポステド・メモリ書込みサイクルが無かった（！ｓ１＿
ｔｒｑ＿ｐｍｗ）場合に、ＴＯＱカウンタをＴＯＱ内の
次のサイクルに増分するために用いられるｎｅｗ＿ｔｏ
ｑ＿ｃｙｃｌｅ信号がアサートされる。このコントロー
ル・ブロックは、ゲート２３６２、２３６４、及び２３
６６を用いてｎｅｘｔ＿ｔｏｑ＿ｃｙｃｌｅ信号を生成
する。

【００４２】ＭＣＡコントローラはｍｃａ＿ｒｕｎ＿ｄ
ｃｑ［３：０］信号を生成し、ＴＯＱから遅延完了トラ
ンザクションがポップされたことを表示する。ＴＲＱ内
にポスティッド・メモリ書込みサイクルが入っておらず
（！ｔｒｑ＿ｐｍｗ）、ＴＯＱが空でなく（！ｔｏｑ＿
ｅｍｐｔｙ）、そしてＴＯＱのサイクルが遅延完了であ
る（ｔｏｑ＿ｃｙｃｔｙｏｅ［１］＝”ＤＣ”）場合、
上に述べたように、ｍｃａ＿ｒｕｎ＿ｄｃｑ［３：０］
信号はデコードされたｔｏｑ＿ｖａｌｉｄｏ［１：０］
信号の値をとる。それ以外の場合、ｍｃａ＿ｒｕｎ＿ｄ
ｃｑ［３：０］信号の値は”００００”に等しい。ゲー
ト２３７０、デコーダ２３７２、及びマルチプレクサ２
３７４が、ｍｃａ＿ｒｕｎ＿ｄｃｑ［３：０］信号をこ
のようにして生成するように構成される。ＭＣＡコント
ロール・ブロックはｎｅｗ＿ｍｃａ＿ｒｕｎ＿ｄｒ
［３：０］及びｎｅｗ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：
０］信号を生成して、それが待機状態にされるべき新し
い遅延要求トランザクション及びポステド・メモリ書込
みトランザクションを持っていることをそれぞれ表示す
る。ｎｅｗ＿ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］信号は、
新しいサイクルが遅延要求サイクル（ｄ＿ｃｙｃｔｙｐ
ｅ［０］＝”ＤＲ”）のとき、上に述べた２ｘ４デコー
ダでデコードされたｄ＿ｖａｌｉｄｏ［１：０］信号の
値をとる。それ以外の場合、ｎｅｗ＿ｍｃａ＿ｒｕｎ＿
ｄｒ［３：０］信号のすべてのビットがゼロに設定され
る。同様に、ｎｅｗ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：
０］信号は、新しいサイクルがポステド・メモリ書込み
トランザクションであれば２ｘ４デコーダでデコードさ
れたｄ＿ｖａｌｉｄｏ［１：０］信号の値をとり、そう
でなければ”００００”にセットされる。デコーダ２３
７６、２３８０、及びマルチプレクサ２３７８、２３８
２が、ｎｅｗ＿ｍｃａ＿ｒｕｎ＿ｄｒ及びｎｅｗ＿ｍｃ
ａ＿ｒｕｎ＿ｐｍｗをこうして生成するように構成され
る。

【００４３】ＭＣＡコントローラはｔｏｑ＿ｍｃａ＿ｒ
ｕｎ＿ｄｒ［３：０］及びｔｏｑ＿ｍｃａ＿ｒｕｎ＿ｐ
ｍｗ［３：０］信号を生成し、それぞれ新しい遅延要求
またはポステド・メモリ書込みトランザクションがＴＯ
Ｑからポップされたとき、そのことを表示する。ｔｏｑ
＿ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］信号は、遅延要求サ
イクルがＴＯＱからポップされた場合は２ｘ４デコード
されたｔｏｑ＿ｖａｌｉｄｏ［１：０］の値をとり、そ
うでなければ”００００”となる。同様に、ｔｏｑ＿ｍ
ｃａ＿ｒｕｎ＿ｐｍｗ［３：０］信号は、ポステド・メ
モリ書込みサイクルがＴＯＱからポップされた場合は２
ｘ４デコードされたｔｏｑ＿ｖａｌｉｄｏ［１：０］の
値をとり、そうでなければ”００００”となる。デコー
ダ２３８４、２３８８、及びマルチプレクサ２３８６、
２３９０が、ｔｏｑ＿ｍｃａ＿ｒｕｎ＿ｄｒ及びｔｏｑ
＿ｍｃａ＿ｒｕｎ＿ｐｍｗを、こうして生成するように
構成されて用いられる。ＭＣＡコントローラはｔｒｑ＿
ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］及びｔｒｑ＿ｍｃａ＿
ｒｕｎ＿ｐｍｗ［３：０］信号を生成し、それぞれ新し
い遅延トランザクションまたはポステド・メモリ書込み
トランザクションがＴＲＱ内で調停されてＰＣＩバス上
での実行が可能になっていれば、そのことを表示する。
ｔｒｑ＿ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］信号は、遅延
要求サイクルが優先的に調停されて、ＴＲＱが空でない
場合２ｘ４デコードされたｔｒｑ＿ｖａｌｉｄｏ［１：
０］信号の値をとる。さもなくば、ｔｒｑ＿ｍｃａ＿ｒ
ｕｎ＿ｄｒ［３：０］の値は”００００”となる。同様
に、ｔｒｑ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：０］信号
は、ポステド・メモリ書込みサイクルが優先的に調停さ
れて、ＴＲＱが空でない場合、２ｘ４デコードされたｔ
ｒｑ＿ｖａｌｉｄｏ［１：０］信号の値をとる。それ以
外の場合、ｔｒｑ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：０］
の値は”００００”となる。ゲート２３９２、２３９
８、デコーダ２３９４、２４００、及びマルチプレクサ
２３９６、２４０２が、ｔｒｑ＿ｍｃａ＿ｒｕｎ＿ｄｒ
及びｔｒｑ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ信号をこうして生
成するように構成されてる。

【００４４】ＴＲＱが空のとき、ＭＣＡはＴＯＱ内の次
のトランザクションをＴＲＱに入れて実行する要求を出
すことができる。ＴＲＱもＴＯＱも空であれば、トラン
ザクションはＴＲＱに入れられる前にでも実行を開始す
ることができる。従ってＭＣＡコントロール・ブロック
は、トランザクションがＰＣＩバス上で試行できること
を表示するｎｅｗ＿ｍｃａ＿ｒｕｎまたはｔｏｑ＿ｍｃ
ａ＿ｒｕｎ信号を非同期で用いられる時機を決定するロ
ジックを含む。ｎｅｗ＿ｍｃａ＿ｒｕｎ及びｔｏｑ＿ｍ
ｃａ＿ｒｕｎ信号を非同期の実行信号に変換することに
よって、ＭＣＡコントローラはＰＣＩクロック・ウエイ
ト状態をセーブする。新しいｎｅｗ＿ｖａｌｉｄ＿ｓｅ
ｔ信号がＭＣＡコントロール・ブロックにアサートさ
れ、ＴＯＱがイネーブルされていない（！ｔｏｑ＿ｅｎ
ａｂｌｅｄ）場合、ａｓｙｎｃ＿ｍｃａ＿ｒｕｎ＿ｄｒ
［３：０］及びａｓｙｎｃ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ
［３：０］信号は、それぞれｎｅｗ＿ｍｃａ＿ｒｕｎ＿
ｄｒ［３：０］及びｎｅｗ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ
［３：０］信号の値をとる。そうでなければ、非同期の
実行信号はｔｏｑ＿ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］及
びｔｏｑ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：０］信号の値
をとる。ＭＣＡコントローラは、ゲート２４０４、及び
マルチプレクサ２４０６、２４０８を用いてこの非同期
実行信号を生成する。 ＰＣＩバス・マスタが１つのト
ランザクションを完了し（ｓ１＿ｑ２ｐｉｆ＿ｃｙｃ＿
ｃｏｍｐｌｅｔｅがアサートされる）、ＴＲＱが空でな
く（！ｔｒｑ＿ｅｍｐｔｙ）ゼロ再試行モードで動作す
るように構成されており（！ｃｆｇ２ｑ＿ｉｎｆｒｅｔ
ｒｙ）、そしてＴＯＱから新しいトランザクションがポ
ップされたか（ｎｅｗ＿ｔｏｑ＿ｃｙｃｌｅ）、あるい
はＴＯＱがイネーブルされておらず（！ｔｏｑ＿ｅｎａ
ｂｌｅｄ）、ＭＣＡが有効性検査がされるべき新しいサ
イクルを受け取った（ｎｅｗ＿ｖａｌｉｄ＿ｓｅｔ）場
合、ＭＣＡはＰＣＩバス上で実行するサイクルを選択で
きなくてｍｃａ＿ｒｕｎ＿ｄｒ［３：０］及びｍｃａ＿
ｒｕｎ＿ｐｍｗ［３：０］信号は”００００”にセット
される。それ以外の場合、もしＴＲＱが空で（ｔｒｑ＿
ｅｍｐｔｙ）、ＴＯＱから新しいトランザクションがポ
ップされたか（ｎｅｗ＿ｔｏｑ＿ｃｙｃｌｅ）、あるい
はＴＯＱがイネーブルされておらず（！ｔｏｑ＿ｅｎａ
ｂｌｅｄ）、そしてＭＣＡが有効性性検査されるべき新
しいサイクル（ｎｅｗ＿ｖａｌｉｄ＿ｓｅｔ）を受け取
れば、ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］及びｍｃａ＿ｒ
ｕｎ＿ｐｍｗ［３：０］信号は、それぞれ非同期の実行
信号ａｓｙｎｃ＿ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］及び
ａｓｙｎｃ＿ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：０］信号の
値をとる。さもなくば、ｍｃａ＿ｒｕｎ＿ｄｒ［３：
０］はｔｒｑ＿ｍｃａ＿ｒｕｎ＿ｄｒ［３：０］信号の
値をとり、ｍｃａ＿ｒｕｎ＿ｐｍｗ［３：０］信号はＰ
ＭＷＱからの妥当性検査要求信号（ｐｍｗｑ＿ｖａｌｉ
ｄ［３：０］）とＡＮＤされたｔｒｑ＿ｒｕｎ＿ｐｍｗ
［３：０］信号の値をとる。ゲート２４１０、２４１
２、２４１４、２４１６、２４１８、マルチプレクサ２
４２０、２４２２、２４２４、２４２６が、ＭＣＡ実行
信号をこうして生成するように構成される。

【００４５】待ち行列ブロックからＰＣＩインタフェー
ス（ＱＰＩＦ） 再び第４図、及び第９３図を参照する。ＱＰＩＦ１４８
は待ち行列ブロック１２７とＰＣＩバス３２間のトラン
ザクションの流れを管理する。更にＱＰＩＦ１４８はＰ
ＣＩバス３２上で起動されたトランザクションをケーブ
ル・インタフェース１３０に送る。ＱＰＩＦ１４８は２
つのモードで動作する。即ち、マスタ・モードとスレー
ブ・モードである。マスタ・モードにおいては、ＱＰＩ
Ｆ１４８がＰＣＩバスの制御権を持ち、従ってターゲッ
ト・デバイスに意図されているトランザクションをその
バス上で実行する。ＱＰＩＦ１４８内のマスタ状態マシ
ン２５００がＰＭＷＱ及びＤＲＱからトランザクション
を検索し、ＱＰＩＦがマスタ・モードに在るときは、そ
れらをＰＣＩバス上で実行する。スレーブ・モードにお
いては、ＱＰＩＦ１４８は、いずれかのデバイスがＰＣ
Ｉバス上で起動したトランザクションを受け取り、要求
された情報を（もしその情報があれば）起動デバイスに
渡すか、あるいは（もしそのトランザクションが遅延要
求であれば）起動デバイスを再試行して、そのトランザ
クションをアップストリ―ム・チップに転送する。上に
述べたように、もしトランザクション・カウンタ１５９
の対応する１つが他方のチップがフルであることを表示
すれば、そのトランザクションも再試行される。スレー
ブ状態マシン２５０２はＰＣＩバスからの到来トランザ
クションを受け取り、ＤＣＱをチェックして対応する完
了メッセージを探し、そして／またはそのトランザクシ
ョンをケーブル・メッセージ・ジェネレータ２５０４に
転送し、それが今度はそのトランザクションをケーブル
を介してアップストリ―ムのブリッジ・チップに転送す
る。

【００４６】更に第９４及び９５図を参照する。ＱＰＩ
Ｆはアドレス及びデータ・ラッチ・ロジック２５０６を
含む。これは、デバイスがＰＣＩバス上で開始する各ト
ランザクションに関連する入力アドレス・フェーズ情報
及びデータ・フェーズ情報をラッチする。ＱＰＩＦのス
レーブ状態マシン２５０２は、アドレス及びデータ・ラ
ッチ・ロジック２５０６の動作をコントロールする。Ｐ
ＣＩバス上で開始された新しいトランザクションがＱＰ
ＩＦに意図されたものであれば、スレーブ状態マシン２
５０２はアドレス・フェーズ・ラッチ信号（ｒｅｇ＿ｌ
ａｔｃｈ＿ｆｉｒｓｔ＿ｒｅｑｕｅｓｔ）をアサートし
て、アドレス・フェーズ情報をＰＣＩバスからラッチす
べきであることを表示する。ＰＣＩクロック信号の次の
立下りでは、ｒｅｇ＿ｌａｔｃｈ＿ｆｉｒｓｔ＿ｒｅｑ
ｕｅｓｔ信号のアサートの結果として遅延アドレス・フ
ェーズ・ラッチ信号（ｄｌｙ＿ｒｅｇ＿ｌａｔｃｈ＿ｆ
ｉｒｓｔ＿ｒｅｑｕｅｓｔ）がアサートされる。オリジ
ナルの、及び遅延されたアドレス・フェーズ・ラッチ信
号が両方アサートされたとき、ラッチ・ロジック２５０
６は最初のラッチ信号（ｌａｔｃｈ１）を生成する。フ
リップ・フロップ２５０８及びゲート２５１０が、最初
のラッチ信号をこうして生成するように構成される。ラ
ッチ・ロジック２５０６は、最初のラッチ信号がアサー
トされたとき、アドレス・フェーズ情報をＰＣＩバスか
ら（ＰＣＩインターフェースを介して）３つのアドレス
・フェーズ・レジスタにロードする。１番めのレジスタ
は３０ビットのアドレス・レジスタ２５１２で、現在の
トランザクションの開始アドレスを示す。最初のラッチ
信号がアサートされたとき、ＰＣＩインタフェースから
のアドレス信号（ｐ２ｑ＿ａｄ［３１：２］）がアドレ
ス・レジスタ２５１２にロードされる。アドレス・レジ
スタ２５１２はＱＰＩＦに用いられるアドレス信号（ｑ
２ｐｉｆ＿ａｄｄｒ［３１：２］）を出力する。２番め
のレジスタは４ビットのコマンド・レジスタ２５１４
で、ＰＣＩバスからのＰＣＩコマンド・コード（ｐ２ｑ
＿ｃｍｄ［３：０］）を受け取り、ＱＰＩＦコマンド信
号（ｑ２ｐｉｆ＿ｃｍｄ［３：０］）をアウトプットす
る。３番めのレジスタは３ビットのスロット選択レジス
タ２５１６で、どのＰＣＩデバイスが現バス・マスタで
あるかを示すｐ２ｑ＿ｓｌｏｔ［２：０］信号を受け取
り、ＱＰＩＦスロット選択信号（ｑ２ｐｉｆ＿ｓｌｏｔ
［２：０］）を出力する。

【００４７】ＰＣＩトランザクションのアドレス・フェ
ーズが終わったとき、スレーブ状態マシン２５０２はデ
ータ・フェーズ・ラッチ信号（ｒｅｇ＿ｌａｔｃｈ＿ｓ
ｅｃｏｎｄ＿ｒｅｑｕｅｓｔ）をアサートし、データ・
フェーズ情報をＰＣＩバスからラッチすべきであること
を表示する。ＰＣＩクロック信号の次の立下りで、アサ
ートされたｒｅｇ＿ｌａｔｃｈ＿ｆｉｒｓｔ＿ｒｅｑｕ
ｅｓｔ信号の結果として遅延データ・フェーズ・ラッチ
信号（ｄｌｙ＿ｒｅｇ＿ｌａｔｃｈ＿ｓｅｃｏｎｄ＿ｒ
ｅｑｕｅｓｔ）がアサートされる。オリジナルの、及び
遅延されたデータ・フェーズ・ラッチ信号が両方アサー
トされたとき、ラッチ・ロジック２５０６は第２のラッ
チ信号（ｌａｔｃｈ２）を生成する。フリップ・フロッ
プ２５１８及びゲート２５２０が、第２のラッチ信号を
こうして生成するように構成される。ラッチ・ロジック
２５０６は、第２のラッチ信号がアサートされたとき、
データ・フェーズ情報をＰＣＩバスから（ＰＣＩインタ
フェースを介して）３つのデータ・フェーズ・レジスタ
にロードする。１番めのデータ・フェーズ・レジスタは
３２ビットのデータ・レジスタ２５２２で、ＰＣＩアド
レス／データ・ライン上における現在のトランザクショ
ンに関連するデータ（ｐ２ｑ＿ａｄ［３１：０］）を受
け取り、ＱＰＩＦデータ信号（ｑ２ｐｉｆ＿ｄａｔａ
［３１：０］）を出力する。２番めのデータ・フェーズ
・レジスタは４ビットのイネーブル・レジスタ２５２４
で、ＰＣＩバスからのイネーブル・ビット（ｐ２ｑ＿ｃ
ｂｅ［３：０］）を受け取り、ＱＰＩＦバイト・イネー
ブル信号（ｑ２ｐｉｆ＿ｂｙｔｅ＿ｅｎ［３：０］）を
出力する。３番めのレジスタは３ビットのロック・レジ
スタ２５２６で、現在のトランザクションはロックされ
たトランザクションとして実行すべきであることを示す
ＰＣＩロック信号を受け取り、ＱＰＩＦロック信号（ｑ
２ｐｉｆ＿ｌｏｃｋ）を出力する。

【００４８】再び第９３図を、そして第９６図を参照す
る。ＱＰＩＦは「ロック」ロジック・ブロック２５２８
を含み、これでＱＰＩＦの「ロック」状態をコントロー
ルする。ＱＰＩＦは３つのロック状態を持つ。即ち、ア
ンロックト状態２５３０（ｌｏｃｋ＿ｓｔａｔｅ［１：
０］＝ ”００”）はＤＣＱ内に未処理のロックト・ト
ランザクションが無いことを示す；ロックされた状態２
５３２（ｌｏｃｋ＿ｓｔａｔｅ［１：０］＝”０１”）
はＤＣＱ内にロックされたトランザクションが受け取ら
れた、あるいはＰＣＩバス上で完了中であることを示
す；アンロックされているものの再試行状態２５３４
（ｌｏｃｋ＿ｓｔａｔｅ［１：０］＝”１０”）は、ロ
ックは除去されたが他方のブリッジ・チップ内で未処理
となっているポステド・メモリ書込みトランザクション
を実行しないと次のトランザクションが受け入れられな
いことを示す。パワーアップ及びリセット時、ロック・
ロジック２５２８はアンロックされた状態２５３０に入
り、ＤＣＱ内にロックされたトランザクションが入って
くる（ｄｃｑ＿ｌｏｃｋｅｄのアサートで表示される）
のを待つ。ｄｃｑ＿ｌｏｃｋｅｄがアサートされた後の
最初のクロック・パルスで、ロック・ロジックはロック
された状態２５３２に入ることにより、ＰＣＩバスから
のすべてのトランザクション要求のＱＰＩＦスレーブ状
態マシン２５０２による再試行を強制する。ＰＣＩイン
タフェースはロック信号（ｐ２ｑ＿ｌｏｃｋ）もアサー
トして、それがトランザクション用にＰＣＩバスをロッ
クしたことを表示する。ロックされたトランザクション
が完了して、要求しているデバイスがＤＣＱからロック
された完了データを検索した後、ｄｃｑ＿ｌｏｃｋｅｄ
信号がデアサートされる。他方のブリッジ・チップ内に
未処理となっているポステド・メモリ書込みが無く（即
ち、ｐｍｗ＿ｅｍｐｔｙ信号がケーブル・デコーダによ
ってアサートされている）、ｐ２ｑ＿ｌｏｃｋがまだア
サートされているうちに、ｄｃｑ＿ｌｏｃｋｅｄがデア
サートされた後の最初のクロック・パルスで、ロック・
ロジック２５２８はアンロックト状態２５３０に戻り、
スレーブ状態マシン２５０２は再びトランザクション要
求を受け入れられるようになる。しかし、もしｄｃｑ＿
ｌｏｃｋｅｄがディアサートされた後の最初のクロック
・パルスでｐｍｗ＿ｅｍｐｔｙ信号がアサートされてい
ないと、ロック・ロジック２５２８はアンロックされて
いるものの再試行状態２５３４に入り、スレーブ状態マ
シン２５０２は他方のＰＣＩバス上ポスティッド・メモ
リ書込みサイクルが完了するまで、すべてのトランザク
ションの再試行を強制される。ポステド・メモリ書込み
サイクルの完了後、ｐｍｗ＿ｅｍｐｔｙ信号がアサート
され、ロック・ロジック２５２８はアンロックされた状
態２５３０に戻る。

【００４９】再び第９３図を、そして第９７図も参照す
る。ＱＰＩＦはバッファ・フラッシュ・ロジック２５３
６を含み、これによってＤＣＱが何時その１つまたはす
べてのデータ・バッファからデータをフラッシュすべき
かを決定する。上に述べたように、ダウンストリーム・
チップ内のＰＣＩインタフェースは、アップストリ―ム
・チップがダウンストリームのデバイスのターゲット・
メモリ・レンジ・レジスタ（ＴＭＲＲ）をヒットするＩ
／Ｏまたはコンフィギュレーション書込みまたはメモリ
書込みを出したときにｐ２ｑ＿ｆｌｕｓｈ信号を生成す
る。ＱＰＩＦバッファ・フラッシュ・ロジック２５３６
は、ｐ２ｑ＿ｆｌｕｓｈ信号が受信されたとき、（上に
述べたように、ｐ２ｑ＿ｓｌｏｔ信号の値によって）対
応するデータ・バッファか、またはすべてのデータ・バ
ッファをフラッシュするＱＰＩＦフラッシュ・信号（ｇ
ｅｎｅｒａｌ＿ｆｌｕｓｈ）をアサートする。それ以外
の場合、このバッファ・フラッシュ・ロジック２５３６
は、２次バス上のデバイスがＤＣＱコントロール・ロジ
ックによってチェックされるとき（即ち、！ｄｃｑ＿ｈ
ｉｔ及びｑ２ｐｉｆ＿ｃｈｅｃｋ＿ｃｙｃがアサートさ
れる）、ＤＣＱバッファをすべてミスする遅延された要
求（遅延要求）を出した場合にのみ、ジェネラル・フラ
ッシュ信号をアサートする。いずれの場合も、ｇｅｎｅ
ｒａｌ＿ｆｌｕｓｈ信号は、上に述べたように、「プリ
フェッチ」状態に在るバッファのみのフラッシュに用い
られる。従って、ＰＣＩインタフェースがフラッシュを
指示するまで、あるいは対応するＰＣＩデバイスがシー
ケンシャルでない要求（即ち、ＤＣＱをミスする）を出
すまで、ＤＣＱ内にプリフェッチ・データが保持されて
いる。ゲート２５３８及び２５４０が、ｇｅｎｅｒａｌ
＿ｆｌｕｓｈ信号をこうして生成するように構成され
る。１つの多重スレッデッド・デバイスに複数の完了バ
ッファが割り当てられているとき、その少なくとも１つ
にプリフェッチ・データが入っており、そのプリフェッ
チ・データはそのデバイスがＤＣＱバッファをすべてミ
スする要求を出さない限り対応するバッファ内に残って
いる。そのデバイスが新しい要求を出せば、そのすべて
のプリフェッチ・バッファは直ちにフラッシュされる。
あるいは、多重スレッデッド・デバイスに関わるプリフ
ェッチ・バッファは、そのデバイスが別のＤＣＱバッフ
ァをヒットする要求を出せば直ちにフラッシュされる可
能性がある。

【００５０】再び第９３図を参照する。ＱＰＩＦは読出
しコマンド・ロジック・ブロック２５４２を含み、これ
によってＰＣＩインタフェースからの読出しコマンド及
びＤＣＱからのプリフェッチ・コマンドを受け取り、出
力メッセージ・コマンド信号（ｍｅｓｓａｇｅ＿ｃｍ
ｄ）をケーブルに供給する。非ストリーミング状態にお
いて、出力メッセージ・コマンドはＰＣＩバスあるいは
ＤＣＱから受け取られるコマンドと同じであるか、また
は読出しコマンド・ロジック２５４２がそのコマンドを
大量のデータを伴うコマンドに変換する場合がある。ダ
ブルワード・バイ・ダブルワード（dword-by-word)で実
行するトランザクションは、１キャシュ・ライン分のデ
ータを扱うトランザクションに比べてホストのバス上で
完了するまでにかかる時間が長く、またシングル・キャ
シュ・ライン・トランザクションは多重キャシュ・ライ
ン・トランザクションに比べてホストのバス上で完了す
るまでにかかる時間が長いので、読出しコマンド・ロジ
ックはしばしば「小型」のコマンドを「大型」のコマン
ドに「昇格」させ、トランザクションに消費されるクロ
ック・サイクル数を減らす（「読出しプロモーショ
ン」）。例えば、２次ＰＣＩバス上の１つのデバイスが
メモリ読出しコマンドを出し、１つのキャシュ・ライン
内のすべてのダブルワード・データを求めた場合、その
ＰＣＩコマンドを１つのメモリ読出しラインにプロモー
トすることによりアップストリ―ム・チップは各ダブル
ワードを個々に読み出す代わりに、そのキャシュ・ライ
ン・データをすべて一度に読み出すことができ、読出し
コマンド・ロジック２５４２はホストの待ち時間を減じ
ることができる。

【００５１】更に第９８図も参照する。上に述べたよう
に、読出しストリームが設定されたことをＤＣＱが表示
したとき（即ち、ｄｃｑ＿ｓｔｒｅａｍ＿ｃｏｎｎｅｃ
ｔがアサートされる）、読出しコマンド・ロジック２５
４２は”１０００”のメッセージ・コマンドを生成し、
これがアップストリ―ム・チップにストリームが発生し
ていることを知らせる。ストリームが設定されていない
場合、読出しコマンド・ロジック２５４２はメモリ読出
し、メモリ読出しライン、またはメモリ読出し多重コマ
ンドを送るべきかどうかを判断しなければならない。も
しＰＣＩバスから受け取ったコマンドがメモリ読出し
（ＭＲ）コマンド（ｑ２ｐ＿ｃｍｄ［２：０］＝”０１
１０”）で、コンフィギュレーション・レジスタ内の対
応するメモリ読出しからメモリ読出しライン・プロモー
ション・ビット（ｃｆｇ２ｑ＿ｍｒ２ｍｒｌ）がセット
されると、読出しコマンド・ロジック２５４２はメモリ
読出しライン・コマンド（”１１１０”）を生成する。
一方、もしＰＣＩコマンドがメモリ読出しコマンドで、
対応するメモリ読出しライン／メモリ読出し多重ビット
（memory-read-line-to-memory-read-multiple bit)
（ｃｆｇ２ｑ＿ｍｒ２ｍｒｍ）がセットされるか、また
はもしそのコマンドがＰＣＩバスからのメモリ読出しラ
イン・コマンド（ｑ２ｐ＿ｃｍｄ［３：０］＝”１１１
０”）あるいはＤＣＱからのプリフェッチ・ライン・コ
マンド（ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ｌｉｎｅがアサー
トされる）で、対応するメモリ読出しライン/メモリ読
出し多重ビット（ｃｆｇ２ｑ＿ｍｒｌ２ｍｒｍ）がセッ
トされるか、またはもしそのコマンドがＤＣＱからのプ
リフェッチ多重コマンド（ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿
ｍｕｌ）であれば、読出しコマンド・ロジック２５４２
はメモリ読出し多重コマンド（即ち、ｍｅｓｓａｇｅ＿
ｃｍｄ＝”１１００”）を生成する。もしそのコマンド
がプリフェッチ・ライン・コマンドであって、対応する
メモリ読出しライン/メモリ読出し多重ビットがセット
されなければ、読出しコマンド・ロジック２５４２はＭ
ＲＬコマンド（”１１１０”）を生成する。さもなく
ば、読出しコマンド・ロジック２５４２は受け取ったＰ
ＣＩコマンド（ｑ２ｐｉｆ＿ｃｍｄ［２：０］）をメッ
セージ・コマンド信号として出力する。ゲート２５４
４、、２５４６、２５４８、２５５０、２５５２、２５
５４、２５５６、２５５８、及びマルチプレクサ２５６
０、２５６２、２５６４が、ｍｅｓｓａｇｅ＿ｃｍｄ信
号をこうして生成するように構成される。

【００５２】再び第９３図を参照する。ＱＰＩＦがマス
タ・モードで動作しており、ＰＭＷＱ内に保存されてい
るトランザクションを１つ実行すべくバスの制御権を得
ているとき、書込みコマンド・ロジック・ブロック２５
６６はＰＣＩバス上で実行されるコマンド・コードを生
成する。上に述べたように、トランザクションの時間を
短縮するために、書込みコマンド・ロジックは一度に１
ダブルワードのデータ転送に関わるメモリ書込み（Ｍ
Ｗ）コマンドを、少なくとも１キャシュ・ライン一杯の
データの転送に関わるメモリ書込みおよび無効（ＭＷ
Ｉ）コマンドに変換することができる。書込みコマンド
・ロジック・ブロック２５６６は、例えばトランザクシ
ョンが１つのキャシュ・ラインの途中でメモリ書込みと
して始まり、それに次のキャシュ・ライン境界を越える
データが入っており、次のキャシュ・ライン内の８つの
ダブルワード・データがすべて含まれているとき、コマ
ンドをミッドストリームで変換することができる。この
状態で、書込みコマンド・ロジック２５６６は、メモリ
書込みトランザクションが最初のキャシュ・ライン境界
に達したときにこのトランザクションを終了し、それか
らメモリ書込み及び無効トランザクションを開始して次
のキャシュ・ライン一杯のデータを転送する。書込みコ
マンド・ロジック２５６６は、キャシュ・ライン境界を
越えた後、もしターゲットのバスに書き込むべきデータ
が１キャシュ・ラインに満たないとＭＷＩを終了してＭ
Ｗに譲ることもある。

【００５３】再び第９３図を、そして第９９図も参照す
る。スレーブ状態マシン２５０２は、ＰＣＩバス上で開
始されたポスティッド・メモリ書込みトランザクション
を何時終了させるべきかを表示する２つのカウンタを持
っている。４Ｋページ境界カウンタ２５９４は、ＰＣＩ
バスからの転送データが４Ｋページ境界に達したとき、
そのことを示すページ・カウント・信号ｐａｇｅ＿ｃｏ
ｕｎｔ＿ｒｅｇ［１１：２］を生成する。１回のメモリ
・アクセスは４Ｋページ境界を超えることが許されてい
ないので、ポスティッド書込みトランザクションは１つ
の境界に達したとき開始バス上で終了されなければなら
ない。４Ｋページ境界カウンタ２５９４には、状態マシ
ンがｌｏａｄ＿ｗｒｉｔｅ＿ｃｏｕｎｔｅｒ信号をアサ
ートしたとき（この信号のアサートを取り巻く状況につ
いては下に詳述する）、トランザクション・アドレス
（ｑ２ｐｉｆ＿ａｄｄｒ［１１：２］）の３番めから１
２番めのビットがロードされる。カウンタ２５９４は、
そのｌｏａｄ＿ｗｒｉｔｅ＿ｃｏｕｎｔｅｒ信号がディ
アサートされた後、各クロック・パルスの立上りで１つ
増分する。カウンタ２５９４は、開始デバイスがイニシ
エータ・ウエイト状態を挿入した（即ち、ｐ２ｑ＿ｉｒ
ｄｙがアサートされた）間のクロック・パルスでは増分
されない。このカウンタの増分が許される時機は、ゲー
ト２５９２のアウトプットによって決定される。ｐａｇ
ｅ＿ｃｏｕｎｔｅｒ＿ｒｅｇ［１１：２］信号のビット
がすべて高レベル（ハイ）のとき、トランザクションが
既に４Ｋページ境界に達しており、スレーブ状態マシン
はそのポステド書込みトランザクションを終了させて開
始デバイスを再試行しなければならない。

【００５４】ダブルワード・カウンタ２５９８はｐｍｗ
＿ｃｏｕｎｔｅｒ［５：０］信号を生成し、１回のポス
テド書込みトランザクションの間に開始デバイスから書
き込まれたダブルワードの数を表示する。そしてｐｍｗ
＿ｃｏｕｎｔｅｒ［５：０］信号は、オーバーフローが
発生したり、あるいはそのトランザクションが最終ライ
ンに達したとき、そのことを表示するために用いられ
る。スレーブ状態マシン２５０３がｌｏａｄ＿ｗｒｉｔ
ｅ＿ｃｏｕｎｔｅｒ信号をアサートしたとき、アドレス
信号（ｑ２ｐｉｆ＿ａｄｄｒ［４：２］）の３番めから
４番めまでのビットがカウンタ２５９８の下位３ビット
にロードされ、一方上位３ビットはゼロにセットされ
る。このアドレス・オフセットにより、そのポステド書
込みトランザクションがキャシュ・ライン内のどのダブ
ルワードで開始されていたかが表示される。そしてカウ
ンタ２５９８はｌｏａｄ＿ｗｒｉｔｅ＿ｃｏｕｎｔｅｒ
信号がデアサートされた後、各クロック・パルスの立上
りで１つ増分する。カウンタ２５９８は、開始デバイス
がイニシエータ・ウエイト状態を挿入した（即ち、ｐ２
ｑ＿ｉｒｄｙがアサートされた）間のクロック・パルス
では増分されない。このカウンタの増分が許される時機
はゲート２５９６の出力によって決定される。ｐｍｗ＿
ｃｏｕｎｔｅｒ［５：０］信号のビットがすべてハイの
とき、そのポステド書込みは既に８番めのキャシュ・ラ
インの終わりに達している。

【００５５】１００図のＡ〜Ｃ図を参照する。書き込み
コマンド・ロジック・ブロック２５６６は、ＰＣＩバス
上で実行されるポステド書き込みトランザクションのコ
マンド・コードを示す４ビットの書き込みコマンド信号
（ｗｒｉｔｅ＿ｃｍｄ［３：０］）を生成する。ＰＭＷ
Ｑ内に入っているコマンド・コードがメモリ書き込み無
効コマンドを表すものであれば（ｐｍｗｑ＿ｃｍｄ
［３］＝”１”）、書き込みコマンド・ロジック２５６
６は、”１１１１”の書き込みコマンド・コードを生成
する。ＰＭＷＱのコマンド・コードがメモリ書き込みコ
マンドを示すものであれば、書き込みコマンド・ロジッ
ク２５６６は、対応するＰＣＩスロットのメモリ書き込
み−メモリ書き込み無効コンフィギュレーション・ビッ
ト（ｃｆｇ２ｑ＿ｍｗ２ｍｗｉ）を調べる。ｃｆｇ２ｑ
＿ｍｗ２ｍｗｉビットがセットされていなければ、書き
込みコマンド・ロジック２５６６は、メモリ書き込みコ
マンド（”０１１１”）を作る。このコンフィギュレー
ション・ビットがセットされていれば、書き込みコマン
ド・ロジック２５６６は、ＰＭＷＱデータ・バッファ内
の次のラインが満たされている（ｐｍｗｑ＿ｆｕｌｌ＿
ｌｉｎｅがアサートされている）場合にはＭＷＩコマン
ドを生成し、そうでなければＭＷコマンドを生成する。
マルチプレクサ２５６８及び２５７０は、このようにし
てｗｒｉｔｅ＿ｃｍｄ信号を生成するように構成され
る。ＱＰＩＦがＰＣＩバス上でなんらかのトランザクシ
ョンを実行し、そしてキャシュ・ライン境界に達したと
きに、書き込みコマンド・ロジック２５６６は、ｎｅｗ
＿ｗｒｉｔｅ＿ｃｍｄ信号をアサートして、新しい書き
込みコマンドのために現在のトランザクションを終了し
なければならない旨を示すことがある。そのトランザク
ションがＰＭＷＱデータ・バッファ内の最後のキャシュ
・ラインに達したときに（即ち、ｐｍｗｑ＿ｐｏｉｎｔ
ｅｒ［５：３］＝”１１１”）、次のＰＭＷＱバッファ
が有効なデータの入っているオーバーフロー・バッファ
でない場合、対応するｃｆｇ２ｑ＿ｍｗ２ｍｗｉビット
がセットされていない場合、あるいは、現在のキャシュ
・ラインと次のキャシュ・ラインとに対応するｆｕｌｌ
＿ｌｉｎｅビットが異なっていれば（即ち、ｐｍｗｑ＿
ｆｕｌｌ＿ｌｉｎｅ［７］とｐｍｗｑ＿ｎｅｘｔ＿ｆｕ
ｌｌ＿ｌｉｎｅが等しくない）、ｎｅｗ＿ｗｒｉｔｅコ
マンド信号がアサートされて、そのトランザクションを
終了させるべきであることを示す。そのトランザクショ
ンがＰＭＷＱバッファの終わりに達していない場合、Ｐ
ＭＷＱバッファ内の次のラインに有効なデータが入って
いないか（！ｐｍｗｑ＿ｖａｌｉｄ＿ｌｉｎｅｓ［ｘ＋
１］）、あるいはｃｆｇ２ｑ＿ｍｗ２ｍｗｉビットがセ
ットされていて現在のラインと次のラインのフル・ライ
ン・ビットが異なっていれば（即ち、ｐｍｗｑ＿ｆｕｌ
ｌ＿ｌｉｎｅ［ｘ］とｐｍｗｑ＿ｆｕｌｌ＿ｌｉｎｅ
［ｘ＋１］が等しくない）、ｎｅｗ＿ｗｒｉｔｅ＿ｃｍ
ｄ信号がアサートされる。ゲート２５７２、２５７４、
２５７６、２５７８、２５８０、及びマルチプレクサ２
５８２が、ｎｅｗ＿ｗｒｉｔｅコマンド信号をこのよう
にして生成するように構成される。ｎｅｗ＿ｗｒｉｔｅ
＿ｃｍｄ信号がアサートされた後、書き込みコマンド・
ロジック２５６６が保持された新書き込みコマンド信号
（ｈｅｌｄ＿ｎｅｗ＿ｗｒｉｔｅ＿ｃｍｄ）をアサート
するまで終了されない。ｈｅｌｄ＿ｎｅｗ＿ｗｒｉｔｅ
＿ｃｍｄ信号は、ｎｅｗ＿ｗｒｉｔｅ＿ｃｍｄ信号がア
サートされ、ｅｎｄ＿ｏｆ＿ｌｉｎｅ信号がアサートさ
れてキャシュ・ラインの終わりに達したことが表示され
た後、ＰＣＩインタフェースがそのトランザクションを
未だ終了していない限り（即ち、ｐ２ｑ＿ｓｔａｒｔ＿
ｐｕｌｓｅがアサートされている）、最初のクロック・
パルスでアサートされる。ｈｅｌｄ＿ｎｅｗ＿ｗｒｉｔ
ｅ＿ｃｍｄ信号は、リセットでデアサートされ、またｎ
ｅｗ＿ｗｒｉｔｅ＿ｃｍｄ、ｅｎｄ＿ｏｆ＿ｌｉｎｅ、
及びｐ２ｑ＿ｓｔａｒｔ＿ｐｕｌｓｅ信号がデアサート
され、ＱＰＩＦがそのトランザクションを終了した（即
ち、非同期ｅａｒｌｙ＿ｃｙｃ＿ｃｏｍｐｌｅｔｅ信号
がアサートされた）後の最初のクロック・パルスでデア
サートされる。それ以外の場合、ｈｅｌｄ＿ｎｅｗ＿ｗ
ｒｉｔｅ＿ｃｍｄ信号はその現在値を保持している。ゲ
ート２５８４、２５８６、インバータ２５８８、及びフ
リップ・フロップ２５９０が、ｈｅｌｄ＿ｎｅｗ＿ｗｒ
ｉｔｅ＿ｃｍｄ信号をこのようにして生成するように構
成されている。

【００５６】再び図９３、及び１０１図Ａを参照する。
ＱＰＩＦはオーバーフロー・ロジック・ブロック２６０
０を含み、これによってマスタ状態マシン２５００はタ
ーゲット・バス上でポステド書き込みトランザクション
を実行しているときに、オーバーフロー・データを管理
することができる。ＱＰＩＦがＭＣＡからトランザクシ
ョン実行信号（ｍｃａ＿ｒｕｎ＿ｐｍｗまたはｍｃａ＿
ｒｕｎ＿ｄｒ）を受け取ったとき、オーバーフロー・ロ
ジック２６００は、ＰＭＷＱまたはＤＲＱ内のどのバッ
ファを選択して現在のトランザクションを実行すべきか
を示す２ビットの開始待ち行列（キュー）選択信号（ｓ
ｔａｒｔ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ［２：０］）を生
成する。次の表に、ｓｔａｒｔ＿ｑｕｅｕｅ＿ｓｅｌｅ
ｃｔ信号がどのように生成されるかを示す。

【表１１】

【００５７】ＱＰＩＦがターゲットのバス上でポステド
書き込みトランザクションを実行しているとき、２ビッ
トのＱＰＩＦ待ち行列選択信号（ｑ２ｐｉｆ＿ｑｕｅｕ
ｅ＿ｓｅｌｅｃｔ［１：０］）がＰＭＷＱ内の適切なバ
ッファの選択に用いられる。そのトランザクションが起
動されるとき、マスタ状態マシン２５００が待ち行列選
択信号（ｉｎｉｔｉａｌ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ）
をアサートすることにより、ｑ２ｐｉｆ＿ｑｕｅｕｅ＿
ｓｅｌｅｃｔ信号は、開始待ち行列選択信号（ｓｔａｒ
ｔ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ）の値をとる。同時に、
待ち行列選択カウンタ２６０２にｓｔａｒｔ＿ｑｕｅｕ
ｅ＿ｓｅｌｅｃｔ信号の値がロードされる。ｉｎｉｔｉ
ａｌ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ信号がデアサートされ
た後、ｑ２ｐｉｆ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ信号は、
カウンタ２６０２により生成されたｃｏｕｎｔ＿ｑｕｅ
ｕｅ＿ｓｅｌｅｃｔ信号の値をとる。ポステド・メモリ
書き込みトランザクションが次のＰＭＷＱバッファにオ
ーバーフローしたとき、マスタ状態マシン２５００が増
分待ち行列選択信号（ｉｎｃ＿ｑｕｅｕｅ＿ｓｅｌｅｃ
ｔ）をアサートすることにより、カウンタ２６０２は１
だけ増分される。その結果、ｑ２ｐｉｆ＿ｓｅｌｅｃｔ
信号が増分され、ＰＭＷＱ内の次のバッファが選択され
てトランザクションを続行する。マルチプレクサ２６０
４がｑ２ｐｉｆ＿ｑｕｅｕｅ＿ｓｅｌｅｃｔ信号の値を
決定する。

【００５８】ここで、１０１図Ｂも参照すると、ポステ
ド・メモリ書き込みトランザクション中に、マスタ状態
マシン２５００が次のＰＭＷＱバッファからの情報の引
き出しを継続すべき場合、オーバーフロー・ロジック２
６００は、ｏｖｅｒｆｌｏｗ＿ｎｅｘｔ＿ｑｕｅｕｅ信
号をアサートする。ｑ２ｐｉｆ＿ｑｕｅｕｅ＿ｓｅｌｅ
ｃｔ［１：０］信号を用いてどのＰＭＷＱが現在選択さ
れているかを判定し、次のＰＭＷＱバッファに対応する
有効ビット（ｐｍｗｑ＿ｖａｌｉｄ）及びオーバーフロ
ー・ビット（ｐｍｗｑ＿ｏｖｅｒｆｌｏｗ）がセットさ
れているときに、オーバーフロー・ロジック２６００は
ｏｖｅｒｆｌｏｗ＿ｎｅｘｔ＿ｑｕｅｕｅ信号をアサー
トする。ｐｍｗｑ＿ｖａｌｉｄ及びｐｍｗｑ＿ｏｖｅｒ
ｆｌｏｗフラグについては上記に説明したとおりであ
る。ゲート２６０６、２６０８、２６１０、２６１２、
及びマルチプレクサ２６１４により、ｏｖｅｒｆｌｏｗ
＿ｎｅｘｔ＿ｑｕｅｕｅ信号がこのように発生される。

【００５９】再び図９３を参照すると、ＱＰＩＦは読み
出し調整ロジック（リード・アライン・ロジック）・ブ
ロック２６１６を含んでおり、これによってＱＰＩＦは
メモリ書き込みライン及びメモリ読み出し多重トランザ
クションのミスアラインメントを修正することができ
る。読み出しラインの修正は、ＱＰＩＦがマスタ・モー
ドで動作しているとき、１つのキャシュ・ラインの途中
から始まるＭＲＬまたはＭＲＭトランザクションを受け
取ったときに発生する。トランザクションの時間を短縮
するため、ＱＰＩＦはキャシュ・ラインの境界でその読
み出しトランザクションを開始し、要求されているダブ
ルワード・データだけを個々に読み出す代わりに、要求
されていないダブルワードを無視する。更に１０２図を
参照すると、読み出し調整ロジック２６１６は、ａｌｉ
ｇｎ＿ｒｅａｄ信号をアサートして読み出し調整機能を
起動する。この信号は、対応するＤＲＱバッファ内に格
納されているコマンドがメモリ読み出しラインまたはメ
モリ読み出し多重コマンドであるとき（即ち、ｄｒｑ＿
ｃｍｄ［３：０］が、それぞれ”１１１０”または”１
１００”に等しい）、及びターゲットのＰＣＩデバイス
に対応する読み出し調整コンフィギュレーション・ビッ
ト（ｃｆｇ２ｑ＿ｒｅａｄ＿ａｌｉｇｎ）がセットされ
たときに、アサートされる。ゲート２６１８及び２６２
０により、ａｌｉｇｎ＿ｒｅａｄ信号がこのようにして
作成される。更に図１０３のＡ〜Ｃを参照すると、読み
出し調整ロジック２６１６は、キャシュ・ライン境界か
らのダブルワードをカウントし、マスタ状態マシン２５
００が要求されている最初のダブルワードに達したと
き、その旨を表示する読み出し調整ダウン・カウンタ２
６２２を含む。このカウンタ２６２２は、状態マシン２
６２４を含み、これによってカウンタ２６２２の動作を
コントロールする。リセットによりカウンタ２６２２は
ＩＤＬＥ＿ＣＮＴ状態に入って、カウント動作は行われ
ない。ＭＣＷがＱＰＩＦに対しＰＣＩバス上で遅延され
た要求（ディレード・リクエスト）トランザクションを
実行するよう指示したとき（即ち、ｍｃａ＿ｒｕｎ＿ｄ
ｒ［３：０］内のいずれかのビットがアサートされたと
き）、ＱＰＩＦは遅延された要求実行信号（ａｎｙ＿ｄ
ｒｑ＿ｒｕｎ）をアサートし、それが遅延された要求ト
ランザクションの実行を試行していることを表示する。
カウンタ２６２２がＩＤＬＥ＿ＣＮＴステートに在れ
ば、ａｎｙ＿ｒｕｎ＿ｄｒｑ信号がアサートされて、Ｑ
ＰＩＦがＰＣＩバスの制御権を得たとき（即ち、ｐ２ｑ
＿ａｃｋがアサートされる）、トランザクション・アド
レス（ｄｒｑ＿ａｄｄｒ［４：２］）のダブルワード・
オフセットでそのカウンタの３ビットの出力信号（ｔｈ
ｒｏｗ＿ｃｔｎ［２：１］）がロードされる。ゲート２
６２３がロード・イネーブル信号を生成する。そして次
のＰＣＩクロック・サイクルの立上りで、カウンタ２６
２２はＣＯＵＮＴ状態２６２８に入る。トランザクショ
ンがキャシュ・ライン境界で始まれば、ダブルワード・
オフセットが”０００”に等しく、カウントは不要であ
る。読み出し調整が起動されたとき、マスタ状態マシン
２５００は、各ＭＲＬ及びＭＲＭトランザクションを実
際の開始アドレスに関わらず各キャシュ・ライン境界で
開始する。

【００６０】カウンタ２６２２がＣＯＵＮＴ状態２６２
８に存在するとき、ｐ２ｑ＿ａｃｋ信号がアサートされ
ていて、ｔｈｒｏｗ＿ｃｎｔが未だゼロに達しておら
ず、トランザクションがデータ・フェーズにあり（即
ち、非同期シグナルｅａｒｌｙ＿ｄａｔａ＿ｐｈａｓｅ
がアサートされている）、そしてターゲット・デバイス
が未だターゲット準備待機状態（ターゲット・レディ・
ウエイト・ステート）を出していない限り（！ｐ２ｑ＿
ｔｒｄｙ）、そのカウンタは１クロック・パルス毎に１
つ減分する。カウンタが減分される時機は、ゲート２６
２５が決定する。ＰＣＩインタフェースがＱＰＩＦから
バスの制御権を取り上げれば（ｐ２ｑ＿ａｃｋがデアサ
ートされる）、またはデータ相が終了すれば（ｅａｒｌ
ｙ＿ｄａｔａ＿ｐｈａｓｅがデアサートされる）、カウ
ンタ２６２２は減分動作を止めて再びＩＤＬＥ＿ＣＮＴ
状態２６２６に入る。ｐ２ｑ＿ａｃｋ信号がアサートさ
れているうちにｔｈｒｏｗ＿ｃｎｔが”０００”に達す
れば、カウンタ２６２２はカウントを停止してＤＯＮＥ
状態２６３０に入る。それ以外の場合は、カウンタはＣ
ＯＵＮＴ状態２６２８に留まっている。カウンタが”０
００”に達したとき、読み出し調整ロジック２６１６は
ｒｅａｄ＿ｄａｔａ＿ｓｔａｒｔをアサートし、ターゲ
ット・デバイスからデータの読み出しを開始するようマ
スタ状態マシン２５００に指示する。比較器２６３２が
ｒｅａｄ＿ｄａｔａ＿ｓｔａｒｔ信号を生成する。ｒｅ
ａｄ＿ｄａｔａ＿ｓｔａｒｔ信号がアサートされた後、
カウンタ２６２２はデータ相が終わる（ｅａｒｌｙ＿ｄ
ａｔａ＿ｐｈａｓｅがデアサートされる）まで、ＤＯＮ
Ｅ状態２６３０に留まっている。

【００６１】図１０４を参照すると、マスタ状態マシン
は、ＱＰＩＦがマスタ・モードで動作しているとき、そ
のＱＰＩＦの動作をコントロールする。マスタ・モード
において、ＱＰＩＦはＰＣＩバス上でポステド書き込み
トランザクション及び遅延された要求トランザクション
を実行する。次の表に、マスタ状態マシン内における状
態遷移の原因となるイベントを示す。

【表１２】

【００６２】リセットにより、マスタ状態マシンはＩＤ
ＬＥ状態２７００に入り、その状態において、ＱＰＩＦ
はＰＣＩバス上でトランザクションを実行する指示を待
つ。ＱＰＩＦがＭＣＡからラン（実行）信号を受け取り
（ｍｃａ＿ｒｕｎ＿ｐｍｗまたはｍｃａ＿ｒｕｎ＿ｄｒ
信号がアサートされたとき、ａｎｙ＿ｒｕｎがアサート
される）、ケーブルがメッセージの伝送にビジーでなく
（！ｃａｂｌｅ＿ｂｕｓｙ）、そしてＰＣＩインターフ
ェースが直前のトランザクションを終了しようとしてい
ないとき（！ｐ２ｑ＿ｍａｓｔｅｒ＿ｄｐｈａｓｅ）、
マスタ状態マシンは、ＰＣＩバス上でのトランザクショ
ンの実行を試みる。そのトランザクションが遅延された
要求トランザクションであり（ａｎｙ＿ｒｕｎ＿ｄｒｑ
がアサートされている）、その他のチップに遅延された
完了のための余地がなければ（ｔｃ＿ｄｃ＿ｆｕｌｌが
アサートされている）、マスタ状態マシンはその要求を
実行することができず、ＭＣＡを次のトランザクション
にステップする。その他の場合、ＰＣＩインタフェース
ガＱＰＩＦにバスの制御権を与えていれば（ｐ２ｑ＿ａ
ｃｋがアサートされている）、マスタ状態マシンは、Ｐ
ＣＩバス上でそのトランザクションの実行を開始する。
ＩＤＬＥ状態２７００において、マスタは上に述べたア
ドレス相（フェーズ）情報をＰＣＩバスに供給する。実
行すべきトランザクションがデュアル・アドレス・サイ
クル（ｑ２ｐｉｆ＿ｄａｃ＿ｆｌａｇがアサートされて
いる）であれば、マスタ状態マシンはＭＡＳＴＥＲ＿Ｄ
ＡＣステート２７０２に入り、そのときアドレス情報の
後半部が供給される。トランザクションがデュアル・ア
ドレス・サイクルではなく、遅延された要求トランザク
ション（ａｎｙ＿ｒｕｎ＿ｄｒｑがアサートされてい
る）であれば、マスタ状態マシンはＲＤＡＴＡ１読み出
し状態２７０４に入り、その状態において、マスタ状態
マシンは、その遅延された要求トランザクションのデー
タ・フェーズ（データ相）を開始する。トランザクショ
ンがデュアル・アドレス・サイクルでも遅延された要求
でもない場合、それはポステド・メモリ書き込みトラン
ザクションであり、従ってマスタ状態マシンは、そのポ
ステド・メモリ書き込みトランザクションのデータ・フ
ェーズに入る。

【００６３】ＭＡＳＴＥＲ＿ＤＡＣ状態２７０４＝２に
おいて、マスタ状態マシンはアドレス・フェーズ（アド
レス相）情報の後半部を供給する。そして、ｐ２ｑ＿ａ
ｃｋ信号がまだアサートされていて、トランザクション
が遅延された要求であれば、マスタ状態マシンはＲＤＡ
ＴＡ１状態２７０４に入り、そのときそのマシンはＰＣ
Ｉインタフェースから開始信号（ｐ２ｑ＿ｓｔａｒｔ＿
ｐｕｌｓｅ）を受け取る。そのトランザクションが遅延
された要求でなければ、マスタ状態マシンはＷＤＡＴＡ
１状態２７０６に入って、ＰＣＩ開始パルスを受け取
る。更にマスタ状態マシンは非同期完了メッセージ信号
（ｅａｒｌｙ＿ｍａｓｔｅｒ＿ｓｅｎｄ＿ｍｅｓｓａｇ
ｅ）をアサートし、ＰＣＩ開始パルスを受け取ったとき
にケーブル上で準備完了メッセージの生成（起動）も行
う。ｐ２ｑ＿ａｃｋ信号がＰＣＩインターフェースによ
ってデアサートされていれば、マスタ状態マシンは、Ｉ
ＤＬＥ状態２７００に戻ってトランザクションの再試行
（リトライ）を待つ。ＲＤＡＴＡ１状態２７０４は、遅
延された読み出し要求及び遅延された書き込み要求の初
期状態である。この状態で、マスタ状態マシンは、ＰＣ
Ｉ開始パルスを待ってから、ＲＢＵＲＳＴバースト・デ
ータ・フェーズ（データ相）２７０８に入る。状態マシ
ンは、初めてＲＤＡＴＡ１状態２７０４に入ったとき
に、ケーブル上で完了メッセージを生成する（ＭＡＳＴ
ＥＲ＿ＤＡＣ状態２７０２で未だ発生されていない場
合）。そして、ｐ２ｑ＿ａｃｋ信号がＰＣＩインターフ
ェースによってデアサートされると、マスタ状態マシン
はＭＣＡを次のトランザクションにステップし、再びＩ
ＤＬＥ状態２７００に入る。さもなければ、ＰＣＩ開始
パルスが出力されたときに、マスタ状態マシンはＲＢＵ
ＲＳＴ状態２７０８に入る態勢をとる。ＱＰＩＦがトラ
ンザクションの終わりを表示するか（ｑｕｅｕｅ＿ｃｙ
ｃ＿ｃｏｍｐｌｅｔｅ）、またはトランザクションが４
Ｋページ境界（バウンダリ）に達していれば（ｄｒｑ＿
ａｄｄｒ［１１：２］信号内のすべてのビットが高レベ
ル、即ちハイのため、ｒｅａｄ＿ｐａｇｅ＿ｄｉｓｃｏ
ｎｎｅｃｔがアサートされている）、マスタ状態マシン
はＱＰＩＦのｆｒａｍｅ＿信号をデアサートし、データ
の次の部分がそのデータの終わりであることを表示（ｅ
ａｒｌｙ＿ｌａｓｔ＿ｍａｓｔｅｒ＿ｄａｔａがアサー
トされる）してから、ＲＢＵＲＳＴ状態２７０８に入
る。マスタ状態マシンは、ｒｅａｄ＿ｐａｇｅ＿ｄｉｓ
ｃｏｎｎｅｃｔ＿ｌａｓｔｌｉｎｅがアサートされてい
るか、またはＤＲＱ最終ライン信号がアサートされてい
て、ＱＰＩＦが他方のブリッジ・チップからストリーミ
ング信号を受け取っていなければ（ｃｄ＿ｓｒｅａｍか
ｓｔｒｅａｍ＿ｍａｔｃｈがアサートされていないか、
あるいはｃｆｇ２ｑ＿ｓｔｒｅａｍ＿ｄｉｓａｂｌｅが
セットされていない）、非同期のｅａｒｌｙ＿ｍａｓｔ
ｅｒ＿ｌａｓｔｌｉｎｅ信号もアサートして、データの
最終ラインに達したことを表示する。ＰＣＩ開始パルス
がアサートされなければ、マスタ状態マシンはＱＰＩＦ
がトランザクションを終了するか、あるいは４Ｋページ
境界に達するまで、ＲＤＡＴＡ１状態２７０４に留ま
る。マスタ状態マシンは、ＱＰＩＦがトランザクション
を終了するか、または４Ｋページ境界に達することによ
り、ＩＤＬＥ状態２７００に戻されるか、あるいはＰＣ
Ｉ開始パルスが出るまで強制的にＲＢＵＲＳＴ状態２７
０８におかれる。

【００６４】ＲＢＵＲＳＴ状態２７０８において、マス
タ状態マシンは、ＰＣＩバスにデータをバーストする。
完了メッセージが未だ発生されていなければ、マスタ状
態マシンがＲＢＵＲＳＴ状態２７０８に入ったときに、
完了メッセージを起動する。そして、ｐ２ｑ＿ａｃｋ信
号がデアサートされるか、またはＱＰＩＦトランザクシ
ョンがＰＣＩインターフェースによって再試行（リトラ
イ）されるか（ｐ２ｑ＿ｒｅｔｒｙがアサートされ
る）、またはＰＣＩインターフェースがそのトランザク
ションをアボートすれば（ｐ２ｑ＿ｔａｒｇｅｔ＿ａｂ
ｏｒｔがアサートされる）、マスタ状態マシンは、ＰＣ
Ｉバス上のトランザクションを終了し、ケーブル上の完
了メッセージをアボートしてＩＤＬＥ状態に入る。ｐ２
ｑ＿ａｃｋ試行が除去された場合、マスタ・サイクル・
アービタは現在のトランザクションの選択を継続する。
しかしトランザクションが再試行またはアボートされた
場合、マスタ状態マシンは、ＭＣＡを次のトランザクシ
ョンにステップする。ｐ２ｑ＿ａｃｋ信号がまだアサー
トされていて、ＱＰＩＦトランザクションが再試行もア
ボートもされていないときであっても、４Ｋページ境界
に達し、ターゲット・デバイスがデータの取り出しを停
止したことをＰＣＩインターフェースが表示すれば（ｐ
２ｑ＿ｔｒｄｙが既にアサートされていない）、マスタ
状態マシンは、トランザクションを終了してＩＤＬＥ状
態２７００に戻る。ターゲット・デバイスがデータの最
後の部分を取り出せば、マスタ状態マシンはＲＢＵＲＳ
Ｔ状態２７０８に留まる。ＱＰＩＦがｑｕｅｕｅ＿ｃｙ
ｃ＿ｃｏｍｐｌｅｔｅ信号をアサートしてトランザクシ
ョンの完了を表示した場合、マスタは通常、ｐ２ｑ＿ｔ
ｒｄｙ信号がデアサートされるとそのトランザクション
を終了してＩＤＬＥ状態２７００に戻るか、あるいはｐ
２ｑ＿ｔｒｄｙ信号がアサートされたままになっていれ
ば、最後のダブルワード・データが転送されるまで、Ｒ
ＢＵＲＳＴ状態２７０８に留まる。しかし、そのトラン
ザクションが最終のデータ・フェーズ（データ相）では
ないデータ・フェーズにあり（ｐ２ｑ＿ｍａｓｔｅｒ＿
ｄｐｈａｓｅ及び！ｐ２ｑ＿ｌａｓｔ＿ｄｐｈａｓ
ｅ）、他方のブリッジ・チップとの間にストリームが設
定されていれば（ｃｄ＿ｓｔｒｅａｍ及びｓｔｒｅａｍ
＿ｍａｔｃｈ及び！ｃｆｇ２＿ｓｔｒｅａｍ＿ｄｉｓａ
ｂｌｅ）、マスタ状態マシンは無期限にＲＢＵＲＳＴ状
態に留まる。ＱＰＩＦがストリーミングしているとき、
マスタ状態マシンはストリーミング信号（ｑ２ｐｉｆ＿
ｓｔｒｅａｍｉｎｇ）をアサートし、ＱＰＩＦが他のＰ
ＣＩバス上の要求しているデバイスに対し、そのデバイ
スがトランザクションを終了するまでデータの供給を継
続するよう強制する。

【００６５】ｐ２ｑ＿ａｃｋ信号がアサートされたまま
になっていて、ｐ２ｑ＿ｒｅｔｒｙ、ｐ２ｑ＿ｔａｒｇ
ｅｔ＿ａｂｏｒｔ、及びｑｕｅｕｅ＿ｃｙｃ＿ｃｏｍｐ
ｌｅｔｅ信号のいずれもアサートされていなければ、マ
スタ状態マシンはｐ２ｑ＿ｔｒｄｙ信号を調べる。この
シグナルがアサートされておらず、ターゲット・デバイ
スが既にデータの最後の部分を取り出したか又は供給し
たことを示していれば、マスタ状態マシンはその次のデ
ータ信号（ｅａｒｌｙ＿ｎｅｘｔ＿ｄａｔａ）をアサー
トすることにより、ＱＰＩＦがデータの次の部分を転送
できる態勢にあることを示す。次のデータ信号は、トラ
ンザクションが訂正された読み出し（コレクティッド・
リード）でない（ａｌｉｇｎ＿ｒｅａｄがアサートされ
ない）、あるいはトランザクションが訂正された読み出
しであってｒｅａｄ＿ｄａｔａ＿ｓｔａｒｔ信号がアサ
ートされている場合にのみ、アサートされる。ｐ２ｑ＿
ｔｒｄｙ信号がアサートされ、ターゲットが最後のデー
タ転送を未だ行っていないことが表示された場合、状態
マシンはＲＢＵＲＳＴ状態２７０８に留まる。ＷＤＡＴ
Ａ１状態２７０６において、マスタ状態マシンはポステ
ド・メモリ書き込みトランザクションのデータ・フェー
ズを開始する。マスタ状態マシンがこの状態にあると
き、ｐ２ｑ＿ａｃｋ信号がデアサートされるか、ｐ２ｑ
＿ｒｅｔｒｙまたはｐ２ｑ＿ｔａｒｇｅｔ＿ａｂｏｒｔ
信号がアサートされると、トランザクションはＰＣＩバ
ス上で終了され、状態マシンはＩＤＬＥ状態２７００に
戻る。ｐ２ｑ＿ａｃｋ信号がデアサートされたとき、Ｍ
ＣＡは現在のサイクルに留まっているか、さもなくば、
マスタ状態マシンがＭＣＡを次のトランザクションにス
テップする。

【００６６】ｐ２ｑ＿ａｃｋ信号がアサートされたまま
になっていて、トランザクションが再試行もアボートも
されなければ、マスタ状態マシンは、そのメモリ書き込
みの対象が単一のダブルワードであるか複数のダブルワ
ードであるかを判断しなければならない。ＷＤＡＴＡ１
状態においてｑｕｅｕｅ＿ｃｙｃ＿ｃｏｍｐｌｅｔｅ信
号がアサートされるか、ｈｅｌｄ ｎｅｗ ｗｒｉｔｅ
ｃｏｍｍａｎｄ信号がアサートされるか、ｅｎｄ＿ｏ
ｆ＿ｌｉｎｅとｎｅｗ＿ｗｒｉｔｅ＿ｃｍｄ信号がアサ
ートされるか、あるいはトランザクションが最後のダブ
ルワード・データに達すれば、そのトランザクション
は、単一のダブルワードに関わるものである。この状態
において、ターゲットがデータの最後の部分を取り出し
た（！ｐ２ｑ＿ｔｒｄｙ）ときにのみ、そのトランザク
ションが終了し、状態マシンがＩＤＬＥ状態２７００に
戻る。それ以外の場合には、状態マシンはＷＤＡＴＡ２
状態２７１０に留まる。トランザクションが複数のダブ
ルワード・データに関わるものであれば、マスタ状態マ
シンはＷＤＡＴＡ２バースト・データ・フェーズ状態２
７１０に入る。ｏｖｅｒｆｌｏｗ＿ｎｅｘｔ＿ｑｕｅｕ
ｅ信号がアサートされていれば、マスタ状態マシンはＷ
ＤＡＴＡ２状態に入る直前にｑ２ｐ＿ｉｒｄｙ待機状態
を挿入する。ＷＤＡＴＡ２状態２７１０において、マス
タ状態マシンはＰＣＩバスに対してデータをバーストす
る。ｐ２ｑ＿ａｃｋ信号がデアサートされるか、あるい
はトランザクションがＰＣＩインターフェースによって
アボートされると、そのトランザクションはＱＰＩＦ内
で終了され、マスタ状態マシンは再びＩＤＬＥ状態２７
００に入る。トランザクションがＰＣＩインターフェー
スに再試行（リトライ）されても、供給されたデータを
ＰＣＩインターフェースが取ってしまえば（！ｐ２ｑ＿
ｔｒｄｙ）、マスタ状態マシンは再びＩＤＬＥ状態２７
００に入る。それ以外の場合、状態マシンはＷＲＥＴＲ
Ｙステップバック状態２７１２に入り、上に述べたステ
ップバック信号を生成して、ＰＭＷＱ出力ポインタをデ
ータの直前の部分にステップバックする。状態マシン
は、常にＷＲＥＴＲＹ状態２７１２からＩＤＬＥ状態２
７００に再入する。

【００６７】ｐ２ｑ＿ａｃｋ信号がアサートされたまま
になっていてトランザクションが再試行もアボートもさ
れなければ、マスタ状態マシンはそのトランザクション
が完了しているかどうかを判断する。ＱＰＩＦがトラン
ザクションの終わりを表示するか（ｑｕｅｕｅ＿ｃｙｃ
＿ｃｏｍｐｌｅｔｅがアサートされる）、またはキャシ
ュ・ラインの終わりに達して新しい書き込みコマンドが
必要であれば（ｅｎｄ＿ｏｆ＿ｌｉｎｅ及びｎｅｗ＿ｗ
ｒｉｔｅ＿ｃｏｍｍａｎｄがアサートされる）、状態マ
シンはＷＳＨＯＲＴ＿ＢＵＲＳＴ状態２７１４に入り、
そのときデータの最後の部分が取り出されるか（！ｐ２
ｑ＿ｔｒｄｙ）、あるいはＰＣＩ開始パルスが受け取ら
れる。いずれの場合も、２つだけのダブルワード・デー
タがＰＣＩバスに書き込まれなければならない。それ以
外の場合、状態マシンはＷＤＡＴＡ２状態２７１０に留
まる。状態マシンがＷＳＨＯＲＴ＿ＢＵＲＳＴ状態２７
１４に入るとき、トランザクションが次の待ち行列にオ
ーバーフローすることができ、新しい書き込みマンドが
不要であれば、ＱＰＩＦのｆｒａｍｅ＿信号はアサート
されたままとなっている。ＷＳＨＯＲＴ＿ＢＵＲＳＴ状
態２７１４において、マスタ状態マシンは、最後の２ダ
ブルワード・データをＰＣＩバスに書き込む準備をす
る。ｐ２ｑ＿ａｃｋ信号がデアサートされるか、あるい
はＰＣＩインターフェースによってサイクルが再試行ま
たはアボートされると、状態マシンはそのトランザクシ
ョンを終了してＩＤＬＥ状態２７００に戻る。ＰＣＩ受
容（アクノリッジ）信号が消えるか、またはサイクルが
アボートしたとき、マスタ状態マシンはステップバック
信号をアサートして、ＰＭＷＱ出力ポインタを直前のダ
ブルワードにステップバックすべきであることを表示す
る。トランザクションがＰＣＩインターフェースによっ
て再試行されるとき、ターゲット・デバイスがデータの
最後の部分を取り出していない（ｐ２ｑ＿ｔｒｄｙがア
サートされている）場合にのみ、出力ポインタがステッ
プバックされる。トランザクションが終了されておら
ず、それが次のＰＭＷＱバッファにオーバーフローする
ことができ（ｏｖｅｒｆｌｏｗ＿ｎｅｘｔ＿ｑｕｅｕｅ
がアサートされている）、そして新しい書き込みコマン
ドが不要であるとき、マスタ状態マシンは、ＱＰＩＦフ
レーム信号をアサートされたままに保ち、ターゲット・
デバイスがデータの最後の部分を既に取り出していれば
ＷＣＯＭＰＬＥＴＥ状態２７１６に入り、そうでなけれ
ばＷＳＨＯＲＴ＿ＢＵＲＳＴ状態２７１４に留まる。ト
ランザクションが次の待ち行列にオーバーフローできな
いか、あるいは新しい書き込みコマンドが必要であれ
ば、状態マシンはフレーム信号をデアサートしてＱＰＩ
Ｆトランザクションの終わりを表示し、ターゲット・デ
バイスがデータの最後の部分を既に取り出していれば、
ＷＣＯＭＰＬＥＴＥ状態２７１６に入り、さもなければ
ＷＳＨＯＲＴ＿ＢＵＲＳＴ状態２７１４に留まる。

【００６８】ＷＣＯＭＰＬＥＴＥ状態２７１６におい
て、マスタ状態マシンは、ポステド・メモリ書き込みト
ランザクションを終了させる。そのトランザクションが
ＰＣＩインターフェースによって再試行またはアボート
されると、状態マシンはＩＤＬＥ状態２７００に入る。
トランザクションが再試行されると、ターゲット・デバ
イスがデータの最後の部分を既に取り出している場合に
のみＰＭＷＱ出力ポインタが増分される。トランザクシ
ョンが次の待ち行列にオーバーフローすることができ、
新しい書き込みコマンドが不要であり、そしてトランザ
クションが最後のデータ・フェーズ（データ相）になけ
れば、マスタ状態マシンは待ち行列選択カウンタを増分
してからＷＤＡＴＡ１状態２７０６に戻り、ターゲット
・デバイスがデータの最後の部分を既に取り出している
場合に限りオーバーフロー待ち行列からのトランザクシ
ョンを継続する。もしターゲット・デバイスがデータの
最後の部分を未だ取り出していなければ、マスタ状態マ
シンはＷＣＯＭＰＬＥＴＥ状態２７１６に留まる。トラ
ンザクションが次のＰＭＷＱバッファにオーバーフロー
しないような場合、ターゲット・デバイスがデータの最
後の部分を既に取り出していれば、マスタ状態マシンは
トランザクションを終了し、ＩＤＬＥ状態２７００に戻
る。それ以外の場合、状態マシンは上に述べた終了の原
因となるイベントのいずれかが発生するまで、ＷＣＯＭ
ＰＬＥＴＥ状態２７１６に留まる。

【００６９】図１０５を参照すると、スレーブ状態マシ
ンは、ＱＰＩＦがスレーブ・モードで動作していると
き、そのＱＰＩＦの動作をコントロールする。該モード
において、ＱＰＩＦはＰＣＩバス上のデバイスからポス
テド書き込みトランザクション及び遅延された要求トラ
ンザクションを受け取り、これらのトランザクションを
ケーブルを介してターゲット・バスに転送する。スレー
ブ状態マシン内における状態遷移の原因となるイベント
を次の表に示す。

【表１３】

【００７０】リセットすればスレーブ状態マシンはＩＤ
ＬＥ状態２７２０に入り、その状態において、ＱＰＩＦ
はトランザクションがＰＣＩバス上のデバイスにより生
成されるのを待つ。ＰＣＩバス上で生成されたトランザ
クションがＱＰＩＦをターゲットにしていなければ（ｑ
２ｐ＿ｑｃｙｃがアサートされていない）、スレーブ状
態マシンはＩＤＬＥ状態２７２０のままで待機を続け
る。ＰＣＩバス上で生成されたトランザクションがＱＰ
ＩＦをターゲットにしているものであるとき、ｐ２ｑ＿
ｄａｃ＿ｆｌａｇがアサートされていてアドレス・パリ
ティ・エラーが発生していなければ（ｐ２ｑ＿ｐｅｒｒ
がロー）、スレーブ状態マシンはＳＬＡＶＥ＿ＤＡＣデ
ュアル・アドレス・サイクル状態２７２２に入る。その
トランザクションがデュアル・アドレス・サイクルでな
くポステド・メモリ書き込み要求であって、アドレス・
フェーズ（アドレス相）でパリティ・エラーが発生して
いなければ、スレーブ状態マシンは書き込みカウンタを
ロードして（即ち、ｌｏａｄ＿ｗｒｉｔｅ＿ｃｏｕｎｔ
ｅｒをアサートする）、そのトランザクションを受け入
れられるかどうかを判断する。他方のブリッジ・チップ
内のＰＭＷＱが満たされている（フル）か（ｔｃ＿ｄｃ
＿ｆｕｌｌがＤＣトランザクション・カウンタにアサー
トされている）、またはＤＣＱがロックされているか
（ｄｃｑ＿ｌｏｃｋｅｄがアサートされている）、また
はＱＰＩＦロック・ロジックがｕｎｌｏｃｋｅｄ＿ｂｕ
ｔ＿ｒｅｔｒｙ状態にあれば（ｌｏｃｋ＿ｓｔａｔｅ
［１］＝”１”）、スレーブ状態マシンは、ＰＣＩイン
ターフェースにｑ２ｐｉｆ＿ｒｅｔｒｙとして渡される
非同期の再試行信号（ｅａｒｌｙ＿ｒｅｔｒｙ）をアサ
ートしてそのトランザクションを終了し、ＩＤＬＥ状態
２７２０に留まる。ＱＰＩＦがそのトランザクションを
受け入れることができれば、スレーブ状態マシンはケー
ブル上にポステド・メモリ書き込みメッセージを生成し
て、ＰＭＷ１状態２７２４に入り、そこでトランザクシ
ョンを転送すべくケーブル上に送出する

【００７１】そのトランザクションがデュアル・アドレ
ス・サイクルやポステド・メモリ書き込み要求でなけれ
ば、スレーブ状態マシンはダブルワード・カウンタをロ
ードし（ｌｏａｄ＿ｗｒｉｔｅ＿ｃｏｕｎｔｅｒをアサ
ートする）、パリティ・エラーが発生していなければ、
その遅延された（ディレード）要求トランザクションを
分析する。そのトランザクションがＭＲＬまたはＭＲＭ
トランザクションであって、ＱＰＩＦロック・ロジック
がｕｎｌｏｃｋｅｄ＿ｂｕｔ＿ｒｅｔｒｙ状態になけれ
ば、スレーブ状態マシンはＱＰＩＦチェック・サイクル
信号（ｑ２ｐｉｆ＿ｃｈｅｃｋ＿ｃｙｃ）をアサートす
ることにより、そのラッチされている要求をＤＣＱバッ
ファ内の遅延された完了メッセージと比較するように、
ＤＣＱに指示する。その要求が空でないＤＣＱバッファ
をヒットすれば（ｄｃｑ＿ｈｉｔ及び！ｄｃｑ＿ｎｏ＿
ｄａｔａ）、スレーブ状態マシンはＳＴＥＰ＿ＡＨＥＡ
Ｄ状態２７２６に入り、そこでＱＰＩＦが要求されてい
る情報のＰＣＩバスに対する送出を開始する。そのＭＲ
ＬまたはＭＲＭ要求がＤＣＱデータ・バッファのいずれ
も取得できず、即ちミスし（！ｄｃｑ＿ｈｉｔ）、ＤＣ
Ｑが満たされてなく、即ちフルでなく（！ｄｃｑ＿ｆｕ
ｌｌ）、他方のブリッジ・チップ内の遅延された要求待
ち行列フルでなく（！ｔｃ＿ｄｒ＿ｆｕｌｌ）、そして
ＤＣＱ及びＱＰＩＦがロックされていなければ（！ｄｃ
ｑ＿ｌｏｃｋｅｄ及び！ｌｏｃｋ＿ｓｔａｔｅ
［１］）、スレーブ状態マシンはｑ２ｐｉｆ＿ｒｅｔｒ
ｙ信号をアサートし、その要求を転送すべくケーブルに
送出し、そしてＩＤＬＥ状態２７２０に留まる。その要
求がＤＣＱをミスし、要求をケーブルに送出できなけれ
ば、ＱＰＩＦは単に要求しているデバイスを再試行して
ＩＤＬＥ状態２７２０に留まる。その遅延された要求が
ＭＲＬまたはＭＲＭトランザクションでなければ、デー
タまたはバイト・イネーブルをＤＣＱバッファの内容と
比較しなければならないので、その要求をチェックする
ために第２のクロック・サイクルが必要となり、そこで
スレーブ状態マシンはＳＥＣＯＮＤ＿ＣＨＥＣＫ状態２
７２８に入る。もしパリティ・エラーが発生するか、ま
たはロック・ロジックがｕｎｌｏｃｋｅｄ＿ｂｕｔ＿ｒ
ｅｔｒｙ状態に在れば、状態マシンは要求しているデバ
イスを再試行してＩＤＬＥ状態２７２０に留まる。

【００７２】ＳＬＡＶＥ＿ＤＡＣ状態２７２２におい
て、スレーブ状態マシンはアドレス・フェーズ（相）情
報の後半部を受け取る。もし要求しているデバイスがＱ
ＰＩＦをターゲットととしていなければ、スレーブ状態
マシンはそのトランザクションを無視してＩＤＬＥ状態
２７２０に留まる。ＱＰＩＦがターゲット・デバイスで
あるとき、状態遷移イベントはＩＤＬＥ状態２７２０に
おけるものと同じである。特に、そのトランザクション
がポステド・メモリ書き込み要求で、パリティ・エラー
が発生していなければ、スレーブ状態マシンは書き込み
カウンタをロードし、そのトランザクションを受け入れ
ることが可能かどうかを判断する。他方のブリッジ・チ
ップ内のＰＭＷＱがフルであるか（ｔｃ＿ｐｍｗ＿ｆｕ
ｌｌがアサートされている）、ＤＣＱがはロックされて
いるか、あるいはＱＰＩＦロック・ロジックがｕｎｌｏ
ｃｋｅｄ＿ｂｕｔ＿ｒｅｔｒｙ状態に在れば、スレーブ
状態マシンは、要求しているデバイスを再試行してＩＤ
ＬＥ状態２７２０に戻る。ＱＰＩＦがそのトランザクシ
ョンを受け入れることができれば、スレーブ状態マシン
はケーブル上にポステド・メモリ書き込みメッセージを
生成し、ＰＭＷ１状態２７２４に入る。トランザクショ
ンがポステド・メモリ書き込み要求でなければ、スレー
ブ状態マシンはダブルワード・カウンタをロードし、パ
リティ・エラーが発生していなければ、その遅延された
要求トランザクションを分析する。そのトランザクショ
ンがＭＲＬまたはＭＲＭトランザクションであって、Ｑ
ＰＩＦロック・ロジックがｕｎｌｏｃｋｅｄ＿ｂｕｔ＿
ｒｅｔｒｙ状態になければ、スレーブ状態マシンはＱＰ
ＩＦチェック・サイクル信号をアサートする。その要求
が空でないＤＣＱバッファをヒットすれば、スレーブ状
態マシンはＳＴＥＰ＿ＡＨＥＡＤ状態２７２６に入る。
そのＭＲＬまたはＭＲＭ要求がＤＣＱデータ・バッファ
をすべてミスし、ＤＣＱがフルでなく、他方のブリッジ
・チップ内の遅延された要求待ち行列がフルなく（ｔｃ
＿ｄｒ＿ｆｕｌｌがアサートされていない）、そしてＤ
ＣＱ及びＱＰＩＦがロックされていなければ、スレーブ
状態マシンはｑ２ｐｉｆ＿ｒｅｔｒｙ信号をアサート
し、その要求をケーブルに送出し、そしてＩＤＬＥ状態
２７２０に戻る。その要求がＤＣＱをミスし、該要求を
ケーブルに送出することができない場合は、ＱＰＩＦは
単に要求しているデバイスを再試行（リトライ）してＩ
ＤＬＥ状態２７２０に留まっている。

【００７３】その遅延された要求がＭＲＬまたはＭＲＭ
トランザクションでなければ、データまたはバイト・イ
ネーブルをＤＣＱバッファの内容と比較しなければなら
ないので、その要求をチェックするために第２のクロッ
ク・サイクルが必要となり、そこでスレーブ状態マシン
はＳＥＣＯＮＤ＿ＣＨＥＣＫ状態２７２８に入る。パリ
ティ・エラーが発生するか、またはロック・ロジックが
ｕｎｌｏｃｋｅｄ＿ｂｕｔ＿ｒｅｔｒｙ状態に在れば、
状態マシンは要求しているデバイスを再試行してＩＤＬ
Ｅ状態２７２０に戻る。ＰＭＷ１状態２７２４におい
て、スレーブ状態マシンはポステド・メモリ書き込みト
ランザクションをケーブルを介してターゲット・デバイ
スに転送する。該状態マシンは、初めてＰＭＷ１状態２
７２４に入るときにｌｏａｄ＿ｗｒｉｔｅ＿ｃｏｕｎｔ
ｅｒをデアサートする。ダブルワード・カウンタがポス
テド・メモリ書き込みトランザクションが最終キャシュ
・ラインに在り（ｐｍｗ＿ｃｏｎｔｅｒ［５：３］＝”
１１１”）、他方のブリッジ内のＰＭＷＱがフルであり
（ｔｃ＿ｐｍｗ＿ｆｕｌｌ）、書き込みオーバーフロー
機能がデスエーブルされている（！ｃｆｇ２ｑ＿ｗｒｉ
ｔｅ＿ｏｖｅｒｆｌｏｗ）ことを表示するか、またはト
ランザクションが４Ｋページ境界に達しているためにｗ
ｒｉｔｅ＿ｐａｇｅ＿ｄｉｓｃｏｎｎｅｃｔがアサート
されるか、またはＤＣＱがｄｃｑ＿ｄｉｓｃｏｎｎｅｃ
ｔ＿ｆｏｒ＿ｓｔｒｅａｍ信号をアサートしており書き
込みデスコネクト機能がデスエーブルされないと（！ｃ
ｆｇ２ｑ＿ｗｒ＿ｄｉｓｃｎｔ＿ｄｉｓａｂｌｅ）、ス
レーブ状態マシンはｓｌａｖｅ＿ｌａｓｔｌｉｎｅ信号
をアサートし、現在のキャシュ・ラインが最後の転送の
対象であることを示す。それからスレーブ状態マシンは
ｐ２ｑ＿ｑｃｙｃ信号がデアサートされ、トランザクシ
ョンがＰＣＩバスで完了したことが表示されるまで、Ｐ
ＭＷ１状態２７２４に留まる。ＰＭＷ１状態２７２４か
ら出た後、スレーブ状態マシンは再び、ＩＤＬＥ状態２
７２０に入る。

【００７４】ＳＥＣＯＮＤ＿ＣＨＥＣＫ状態２７２８に
おいて、スレーブ状態マシンはＤＣＱに、要求情報の第
２フェーズとＤＣＱバッファ内の遅延された完了情報を
比較させる。トランザクションが遅延された書き込み要
求でないか（！ｉｏ＿ｗｒｉｔｅ及び！ｃｏｎｆｉｇ＿
ｗｒｉｔｅ）、またはパリティ・エラーが存在せず（！
ｐ２ｑ＿ｐｅｒｒ）、そしてＤＣＱがロックされておら
ずｄｗｒ＿ｃｈｅｃｋ＿ｏｋ信号がアサートされた場
合、スレーブ状態マシンはｑ２ｐｉｆ＿ｃｈｅｃｋ＿ｃ
ｙｃをアサートする。ｄｗｒ＿ｃｈｅｃｋ＿ｏｋ信号
は、トランザクションが遅延された書き込み要求でない
とき、あるいは遅延された書き込み要求であってｐ２ｑ
＿ｉｒｄｙ待機状態が挿入されていなかった場合にアサ
ートされる。その要求がＤＣＱバッファの１つをヒット
し、そのバッファが空でなければ、スレーブ状態マシン
はＳＴＥＰ＿ＡＨＥＡＤ状態２７２６に入る。その要求
がＤＣＱバッファをすべてミスしても、ＱＰＩＦがその
メッセージをケーブルに送出することができれば、スレ
ーブ状態マシンは要求しているデバイスを再試行し、そ
のトランザクションを転送すべくケーブルに送出し、そ
して再びＩＤＬＥ状態２７２０に入る。それ以外の場
合、その要求がＤＣＱバッファをすべてミスし、ＱＰＩ
Ｆがそのトランザクションをケーブルに送出できなけれ
ば、あるいは遅延された書き込み要求でパリティ・エラ
ーが起こっていれば、状態マシンは、要求しているデバ
イスを再試行してから再びＩＤＬＥ状態２７２０に入
る。ＳＴＥＰ＿ＡＨＥＡＤ状態２７２６において、スレ
ーブ状態マシンは、ＤＣＱ出力ポインタを次のダブルワ
ードに増分する。この状態は、ＰＣＩインターフェース
が！ｐ２ｑ＿ｔｒｄｙ信号をアサートせずに最初のダブ
ルワード・データをラッチするため、ＤＣＱバッファが
ヒットされた直後に必要となる。ＳＴＥＰ＿ＡＨＥＡＤ
状態２７２６から、この状態マシンはＨＩＴ＿ＤＣＱ状
態２７３０に入り、該状態において、最後のダブルワー
ド・データが未だ取り出されていなければ、データが適
当なＤＣＱバッファから要求元のデバイスに供給され
る。さもなくば、状態マシンはＨＩＴ＿ＤＣＱ＿ＦＩＮ
ＡＬ状態２７３２に入り、そこにおいて、ＤＣＱバッフ
ァにはもうデータが入っていないので、要求しているデ
バイスが再試行される。

【００７５】ＨＩＴ＿ＤＣＱ状態２７３０から、遅延さ
れた要求トランザクションがＱＰＩＦ内で終了する前に
ＰＣＩバスで終了するとき（ｐ２ｑ＿ｇｃｙｃがアサー
トされる）、状態マシンはそのトランザクションをＱＰ
ＩＦ内で終了させ、セットバック信号をアサートする。
該信号により、データの最後の部分が要求しているデバ
イスに未だ取り出されていないためにＤＣＱ出力ポイン
タを減分すべきであることが示される。状態マシンは、
それからＩＤＬＥ状態２７２０に入る。要求しているデ
バイスがデータの要求を続けているうちに、ＤＣＱバッ
ファにデータが無くなるか（ｄｃｑ＿ｎｏ＿ｄａｔａ及
び！ｐ２ｑ＿ｉｒｄｙ）、あるいはｐｍｗ＿ｃｏｕｎｔ
ｅｒが最後のダブルワードに達したことを表示し、かつ
ｒｅａｄ＿ｄｉｓｃｏｎｎｅｃｔ＿ｆｏｒ＿ｓｔｒｅｒ
ａｍ信号がアサートされていれば、スレーブ状態マシン
は要求しているデバイスを再試行し、ＨＩＴ＿ＤＣＱ＿
ＦＩＮＡＬ状態２７３２に入る。トランザクションが終
了してストリームが設定されると、ステップバック信号
がアサートされ、適切なＤＣＱバッファの出力ポインタ
が減分される。他のいずれの状態においても、スレーブ
状態マシンはＨＩＴ＿ＤＣＱ状態２７３０でデータの供
給を継続する。ＨＩＴ＿ＤＣＱ＿ＦＩＮＡＬ状態２７３
２において、スレーブ状態マシンは転送に残されている
１つのダブルワードのデータを持っている。要求してい
るデバイスがデータの最後の部分を取り出す前にＰＣＩ
バスがトランザクションを終了すれば（即ち、ｐ２ｑ＿
ｑｃｙｃがデアサートされる）、スレーブ状態マシンは
ステップバック信号をアサートして、ＩＤＬＥ状態２７
２０に戻る。ｐ２ｑ＿ｑｃｙｃ信号がアサートされたま
まで、要求しているデバイスが開始待機（ｉｎｉｔｉａ
ｔｏｒ ｗａｉｔ）状態をアサートしていなければ（！
ｐ２ｑ＿ｉｒｄｙ）、データの最後の部分が取られてい
るので要求しているデバイスが再試行される。そして状
態マシンは再びＩＤＬＥ状態２７２０に入る。さもなく
ば、状態マシンはＨＩＴ＿ＤＣＱ＿ＦＩＮＡＬ状態２７
３２に留まる。

【００７６】図１０６を参照する。ケーブル・メッセー
ジ・ジェネレータは１つの状態マシンであって、マスタ
及びスレーブ状態マシンから得たトランザクション情報
からケーブル・メッセージを生成する。ＩＤＬＥ状態２
７４０に加え、ケーブル・メッセージ・ジェネレータは
デュアル・アドレス・サイクル（ＣＡＢＬＥ＿ＤＡＣ）
状態２７４２、マスタ・データ・フェーズ（ＭＡＳＴＥ
Ｒ＿ＤＰＨＡＳＥ）２７４４、及びスレーブ・データ・
フェーズ（ＳＬＡＶＥ＿ＤＰＨＡＳＥ）２７４６も含
む。ケーブル・メッセージ・ジェネレータ内における状
態遷移の原因となるイベントを次の表に示す。

【表１４】

【００７７】リセット状態において、ケーブル・メッセ
ージ・ジェネレータはＩＤＬＥ状態に２７４０に入り、
そこにおいてマスタ又はスレーブ状態にマシンから到着
するトランザクション情報を待つ。ＩＤＬＥ状態に２７
４０からケーブル・メッセージ・ジェネレータがプリフ
ェッチ多重信号（ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ｍｕｌ）
またはプリフェッチ・ライン信号（ｄｃｑ＿ｐｒｅｆｅ
ｔｃｈ＿ｌｉｎｅ）を受け取れた場合は、ケーブル・ア
ドレス信号（ｅａｒｌｙ＿ｃａｄ［３１：２］）がプリ
フェッチ・アドレス信号ｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ａ
ｄｄｒ［３１：２］と等しい。さもなくば、ｅａｒｌｙ
＿ｃａｄ［３１：２］がＱＰＩＦアドレス・信号（ｑ２
ｐｉｆ＿ａｄｄｒ［３１：２］）の値をとる。ケーブル
・メッセージがマスタ状態にマシンによって開始すなわ
ち起動された場合、そのメッセージは遅延された完了メ
ッセージであり、従ってコマンド・コード（ｅａｒｌｙ
＿ｃｃｂｅ［３：１］）は、”１００１”である。ケー
ブル・メッセージがスレーブ状態にマシンによって開始
されたとき、コマンド・コードは上に述べたｍｅｓｓａ
ｇｅ＿ｃｍｄ［３：０］信号の値をとる。ｓｅｎｄ＿ｍ
ｅｓｓａｇｅ信号がアサートされてマスタ状態にマシン
とスレーブ状態にマシンのいずれかがメッセージを起動
したことが示され、かつ対応するトランザクションがデ
ュアル・アドレス・サイクルでないか、またはケーブル
・メッセージ・ジェネレータがデュアル・アドレス・サ
イクルでないプリフェッチ要求を受け取ったか、あるい
はケーブル・メッセージ・ジェネレータがストリーム接
続信号を受け取り、かつダウンストリーム（下流）のＤ
ＲＱに未処理になっているＣＰＵからの遅延された要求
が無いかのいずれかの場合、ケーブル・メッセージ・ジ
ェネレータはｓｅｎｔ＿ｐｍｗ信号をアサートすること
によって、ＰＣＩバスからケーブルを介してポステド・
メモリ書き込み要求が送られてくることを表示する。Ｄ
ＣＱによってストリームが設定されていれば、ｓｅｎｔ
＿ｐｍｗ信号はアサートされない。ケーブル・メッセー
ジ・ジェネレータは、スレーブ状態マシンから読み出し
要求または遅延された書き込み要求が受け取られたと
き、あるいはＤＣＱによってストリームが設定されてい
ないときにプリフェッチ信号が受け取られたとき、ｓｅ
ｎｔ＿ｄｒ信号をアサートする。

【００７８】ＤＣＱがストリームを設定していれば（ｄ
ｃｑ＿ｓｔｒｅａｍ＿ｃｏｎｎｅｃｔがアサートされて
いる）、ケーブル信号（ｅａｒｌｙ＿ｃｂｕｆｆ［２：
０］）のバッファ番号はＤＣＱストリーム・バッファ
（ｄｃｑ＿ｓｔｒｅａｍ＿ｂｕｆｆ［２：０］）の値を
とり、ケーブル・コマンド・コード（ｅａｒｌｙ＿ｃｃ
ｂｅ［３：０］）は”１０００”に等しくセットされ、
ケーブル・メッセージ・ジェネレータは、ＳＬＡＶＥ＿
ＤＰＨＡＳＥ状態に２７４６に入る。それ以外の場合、
ＱＰＩＦがスレーブ・モードにあり、ケーブル・メッセ
ージ・ジェネレータがプリフェッチ多重信号またはプリ
フェッチ・ライン信号を受け取れば、ケーブル・バッフ
ァ信号はＤＣＱバッファ番号（ｄｃｑ＿ｂｕｆｆ［２：
０］）の値をとり、ケーブル・メッセージ・ジェネレー
タは、ＳＬＡＶＥ＿ＤＰＨＡＳＥ状態２７４６に入る。
さもなくば、ＱＰＩＦはマスタ・モードで動作してお
り、ケーブル・メッセージ・ジェネレータは、ＭＡＳＴ
ＥＲ＿ＤＰＨＡＳＥ状態に２７４４に入る。ケーブル・
メッセージ・ジェネレータがｓｅｎｄ＿ｍｅｓｓａｇｅ
信号、及びデュアル・アドレス・サイクルであるトラン
ザクションを受け取ったとき、あるいはデュアル・アド
レス・サイクルであるプリフェッチ要求を受け取ったと
き、メッセージ・ジェネレータはＣＡＢＬＥ＿ＤＡＣ状
態に２７４２に入る。プリフェッチ信号については、ケ
ーブル・アドレス信号がｄｃｑ＿ｐｒｅｆｅｔｃｈ＿ａ
ｄｄｒ［６３：０］信号の上位３２ビットに等しくセッ
トされる。さもなくば、ケーブル・アドレスはｑ２ｐｉ
ｆ＿ａｄｄｒ［６３：０］シグナルの上位３２ビットに
等しくなる。更に、ケーブル・メッセージ・ジェネレー
タがスレーブ状態マシンからのトランザクションを受け
取れった場合は、ケーブル・バッファ番号はＤＣＱバッ
ファ番号に等しくなる。さもなくば、ケーブル・バッフ
ァ番号はＤＲＱバッファ番号に等しい（ポステド・メモ
リ書き込みトランザクションについては、完了メッセー
ジが生成されない）。

【００７９】ＣＡＢＬＥ＿ＤＡＣ状態に２７４２におい
て、ケーブル・メッセージ・デコーダがアドレス・フェ
ーズ情報の後半部を生成する。ＩＤＬＥ状態に２７４０
における場合と同様に、ケーブル・アドレス信号は受け
取られたトランザクションがプリフェッチ・ライン要求
またはプリフェッチ多重要求であればプリフェッチ・ア
ドレスの値をとり、そうでなければｑ２ｐｉｆ＿ａｄｄ
ｒ［３１：２］の値をとる。メッセージ・ジェネレータ
がスレーブ状態にマシンからポステド・メモリ書き込み
トランザクションを受け取ったとき、ｓｅｎｔ＿ｐｍｗ
信号がアサートされ、またスレーブ状態マシンからプリ
フェッチ要求または遅延された要求を受け取ったとき、
ｓｅｎｔ＿ｄｒ信号がアサートされる。プリフェッチ要
求またはスレーブ状態にマシンからの要求が受け取られ
ると、ケーブル・メッセージ・ジェネレータは、ＳＬＡ
ＶＥ＿ＤＰＨＡＳＥ状態２７４６に入る。さもなくば、
メッセージ・ジェネレータは、ＭＡＳＴＥＲ＿ＤＰＨＡ
ＳＥ状態２７４４に入る。ＭＡＳＴＥＲ＿ＤＰＨＡＳＥ
状態２７４４において、ケーブル・メッセージ・ジェネ
レータは、ケーブルを介して遅延された完了メッセージ
の送出を試みる。しかし、ＱＰＩＦがＰＣＩバスの制御
権を得る前にＰＣＩインターフェースがＰＣＩバス上の
デバイスにバスの制御権を与えていれば、ケーブル・メ
ッセージ・ジェネレータは、ＭＡＳＴＥＲ＿ＤＰＨＡＳ
Ｅ状態２７４４を出て、新しく受け取られたメッセージ
を送出しなければならない。従って、メッセージ・ジェ
ネレータがＭＡＳＴＥＲ＿ＤＰＨＡＳＥ状態２７４４に
入っているうちにｓｅｎｄ＿ｍｅｓｓａｇｅ信号がアサ
ートされると、ｑ２ｃ＿ｎｅｗ＿ｒｅｑ信号がアサート
されて、新しいメッセージの開始が表示される。ｑ２ｐ
ｉｆ＿ｄａｃ＿ｆｌａｇがアサートされていると、新し
いトランザクションはデュアル・アドレス・サイクルで
あって、ケーブル・メッセージ・ジェネレータは、ＣＡ
ＢＬＥ＿ＤＡＣ状態２７４２に入る。さもなくば、メッ
セージ・ジェネレータはＳＬＡＶＥ＿ＤＰＨＡＳＥ状態
２７４６に入る。ｓｅｎｄ＿ｍｅｓｓａｇｅ信号がアサ
ートされていなければ、ケーブル・メッセージ・ジェネ
レータがマスタ状態マシンからの遅延された完了メッセ
ージを送信中である。マスタ状態マシンがＰＣＩ間で最
後のデータ転送を完了し、ターゲット・デバイスがその
転送に肯定応答したとき（！ｐ２ｑ＿ｔｒｄｙ）、ある
いはマスタがケーブル上でトランザクションをアボート
したとき、ケーブル・メッセージ・ジェネレータは、ｓ
ｅｎｔ＿ｄｃ信号をアサートして遅延された完了メッセ
ージがケーブルを介して送出されたことを表示し、再び
ＩＤＬＥ状態２７４０に入る。さもなくば、メッセージ
・ジェネレータは、ＭＡＳＴＥＲ＿ＤＰＨＡＳＥ状態２
７４４に留まって、遅延された完了メッセージの生成を
続行する。

【００８０】ＳＬＡＶＥ＿ＤＰＨＡＳＥ状態２７４６か
ら、アップストリ―ムのチップとのストリームが設定さ
れていて、ダウンストリームのＤＲＱにＣＰＵからの未
処理の遅延された要求が無く、そして要求しているデバ
イスがＱＰＩＦへのデータ転送を継続している（ｑ２ｐ
＿ｑｃｙｃがアサートされている）限り、ケーブル・メ
ッセージ・ジェネレータはＳＬＡＶＥ＿ＤＰＨＡＳＥ状
態２７４６に留まって要求しているデバイスからのトラ
ンザクションの転送を続ける。それ以外の場合、ケーブ
ル・メッセージ・ジェネレータが遅延された要求または
プリフェッチ要求を受け取れば、ケーブル・メッセージ
・ジェネレータはその要求を転送し、遅延された書き込
み要求の場合には、１つのダブルワード・データをアッ
プストリ―ムのデバイスに送り、それからＩＤＬＥ状態
２７４０に入る。さもなくば、ケーブル・メッセージ・
ジェネレータがポステド・メモリ書き込み要求を受け取
っている。この状態において、ケーブル・メッセージ・
ジェネレータはＳＬＡＶＥ＿ＤＰＨＡＳＥ状態２７４６
に留まり、ｅａｒｌｙ＿ｌａｓｔ＿ｓｌａｖｅ＿ｄａｔ
ａがアサートされ、スレーブ状態マシンによってデータ
の最後の部分が送出されたことが表示されるまで、ケー
ブルを介してそのポステド・メモリ書き込み情報の転送
を継続する。メッセージ・ジェネレータは、それからケ
ーブル・トランザクションを終了し、再びＩＤＬＥ状態
２７４０に入る。

【００８１】ケーブル・インターフェース ２つのブリッジ・チップの間での有効な転送を確実にす
るために、ケーブル２８を通して送られるデータは、ク
ロック・ジェネレータ１０２及び１２２からのクロック
に適正に同期されなければならない。下流（ダウンスト
リーム）のクロック・ジェネレータ１２２のクロック
は、ケーブル２８をデータと共に下方へ送信される上流
（アップストリーム）のクロック（このクロックはＰＣ
Ｉバス・クロックＰＣＩＣＬＫ１を基にする）に基づい
て発生される。その結果、ダウンストリームへ送信され
たアップストリームのデータは、ダウンストリームのブ
リッジ・チップ４８において発生されたクロックに同期
される。しかしながら、アップストリームのチップ２６
において発生されたメイン・クロックとダウンストリー
ムのチップ４８からアップストリームへ送り戻されるデ
ータとの間のケーブル２８に関連する相遅延は未知であ
る。ケーブル２８の長さの範囲は１０〜１００フィート
（適切なインターフェース技術が用いられた場合）であ
る。アップストリームのケーブル・インターフェース１
０４における受信用ロジックは、有効なアップストリー
ムのクロックに関して非同期の境界である。従って、受
信用ロジックは、ダウンストリームからアップストリー
ムへのデータを、アップストリームのクロック・ジェネ
レータ１０２からのクロックに再同期させる必要があ
る。

【００８２】図５を参照すると、２チップＰＣＩ−ＰＣ
Ｉブリッジにおけるクロック分配スキームが示されてい
る。ブリッジ・チップ２６とブリッジ・チップ４８の間
を送られるトランザクション（transaction）、すなわ
ち信号は、複数の時分割多重（time-multiplexed）メッ
セージに符号化される。メッセージのフォーマットは、
ＰＣＩトランザクションのフォーマットと類似であり
（ただし、時分割多重化は相違）、バッファ数及び特別
のブリッジ・ファンクション・コマンドを示すために付
加された信号に加えて、アドレス及び１つ又は複数のデ
ータの相（フェーズ）と、変調されたハンドシェーク
（handshake）信号とを含む。ケーブル・インターフェ
ース１０４、１３０はそれぞれ、マスタ・ケーブル・イ
ンターフェース１９２、１９４及びスレーブ・ケーブル
・インターフェース１９６、１９８を含む。マスタ・ケ
ーブル・インターフェース１９２、１９４は、ケーブル
２８にメッセージを送信し、スレーブ・ケーブル・イン
ターフェース１９６、１９８は、ケーブル２８からメッ
セージを受信する。各ブリッジ・チップのクロック・ジ
ェネレータ１０２、１２２は、クロックを発生するため
の２つのオン−チップＰＬＬを含む。アップストリーム
のブリッジ・チップ２６のＰＬＬ１８４は、１次（主）
ＰＣＩバス入力クロックＰＣＩＣＬＫ１にロックする。
ダウンストリームのブリッジ・チップ４８において、Ｐ
ＬＬ１８０は、クロック・バッファ１８１からのクロッ
クＰＣＩＣＬＫ２にロックする。以下の説明において、
「１Ｘクロック」は、クロックＰＣＩＣＬＫ１と同じ周
波数を有するクロックを意味しており、「３Ｘクロッ
ク」は、クロックＰＣＩＣＬＫ１の３倍の周波数を有す
るクロックを意味している。ＰＬＬ１８４、１８０（ブ
リッジ・チップ２６、４８中）によって発生された１Ｘ
クロックＰＣＬＫは、対応するブリッジ・チップのＰＣ
Ｉバス・インターフェース・ロジック１８８、１９０に
用いられ、３ＸクロックＰＣＬＫ３は、マスタ・ケーブ
ル・インターフェース１９２、１９４のケーブル・メッ
セージ生成ロジックを動作させるために用いられる。他
のＰＬＬ１８６、１８２は、ケーブル入力クロックＣＡ
ＢＬＥ ＣＬＫ１（アップストリームから）、ＣＡＢＬＥ
ＣＬＫ２（ダウンストリームから）にロックするた
め、さらには入来するケーブル・データを捕らえるため
に、１ＸクロックＣＣＬＫ及び３ＸクロックＣＣＬＫ３
を発生するために用いられる。ＰＬＬ１８６、１８２の
クロック出力はそれぞれ、スレーブ・ケーブル・インタ
ーフェース１９６、１９８に送られる。

【００８３】ＰＬＬは、１Ｘクロックと３Ｘクロックの
間のスキューを最小化するために、可能な限り１Ｘクロ
ックと３Ｘクロックの均衡をとるようなレイアウトに配
置される。ＰＬＬ１８４、１８０はフェーズ（相）表示
（インジケータ）信号ＰＣＬＫＰＨＩ１を発生し、この
信号は、データの第１のフェーズ（がケーブル２８に提
供されるべきときに、それをマスタ・ケーブル・インタ
ーフェース１９２、１９４に知らせる。アップストリー
ム側では、信号ＰＣＬＫＰＨＩ１はＰＣＩクロックＰＣ
ＩＣＬＫ１を基にしており、ダウンストリーム側では、
信号ＰＣＬＫＰＨＩ１はＰＣＩクロックＰＣＩＣＬＫ２
を基にしている。ＰＬＬ１８６、１８２は、ケーブル・
クロックＣＡＢＬＥ ＣＬＫ１又はＣＡＢＬＥ ＣＬＫ
２を基にするフェーズ・インジケータ信号ＣＣＬＫＰＨ
Ｉ１を発生し、データの第１のフェーズがケーブル２８
を下って来たときに、それをスレーブ・ケーブル・イン
ターフェース１９６、１９８に知らせる。２次（副）の
ＰＣＩバス３２に対するＰＣＩクロックＰＣＩＣＬＫ２
は、ダウンストリームのブリッジ・チップ４８のＰＬＬ
１８２の１ＸクロックＢＵＦＣＬＫから生成される。ク
ロックＢＵＦＣＬＫは、ドライバ１７９を通じてクロッ
ク・バッファ１８１を駆動する。バッファ１８１は、２
次のＰＣＩバス３２の６つのスロットの各々に対する個
別のクロック信号とクロックＰＣＩＣＬＫ２とを出力
し、クロックＰＣＩＣＬＫ２は、ダウンストリームのブ
リッジ・チップ４８へバス入力クロックとして送り戻さ
れる。クロック・バッファ１８１からのクロックＰＣＩ
ＣＬＫ２に基づくクロックＰＣＬＫを基準とすることに
よって、アップストリームのチップとダウンストリーム
のチップのクロック・スキームが、より類似するように
なる。これは、両方とも外部バス・クロックを基準とす
るからである。ケーブル・クロックＣＡＢＬＥ ＣＬＫ
１は、３３％のデューティ・サイクルを有している。Ｐ
ＬＬ１８２は、最初に、ＢＵＦＣＬＫとしての出力に対
して３３％のデューティ・サイクル・クロックを５０％
のデューティ・サイクル・クロックに変換する。ＰＣＩ
の仕様、バージョン２．１は、ＰＣＩバス・クロックが
以下の要求に適合することを必要とする。即ち、クロッ
ク・サイクル時間が３０ｎｓ以上であること、クロック
のハイ（高レベル）時間が１１ｎｓよりも大きいこと、
クロックのロー（低レベル）時間が１１ｎｓ以上である
こと、及びクロック・スキュー・レートが１ｎｓと４ｎ
ｓの間であることである。

【００８４】コンピュータ・システムがパワー・アップ
されると、アップストリームのチップ２６は最後にパワ
ー・オンされ、アップストリームのＰＬＬ１８４は、ク
ロックＣＡＢＬＥ ＣＬＫ１をケーブル２８上をマスタ
・インターフェース１９２を介して送り、そして、該Ｐ
ＬＬ１８４は、ダウンストリームのＰＬＬ１８２及びＰ
ＬＬ１８０によってロックされる。次にダウンストリー
ムのＰＬＬ１８０は、クロックＣＡＢＬＥ ＣＬＫ２を
アップストリームに送り返して、ＰＬＬ１８６によって
ロックされるようにする。このシステムは、４つのＰＬ
Ｌのすべてがロックを得るまで完全には動作しない。ア
ップストリームのブリッジ・チップ２６がパワー・アッ
プ（電源供給）され且つダウンストリームのブリッジ・
チップ４８がまだターン・オンされていない場合、アッ
プストリームのブリッジ・チップ２６は、ダウンストリ
ームのバス（ケーブル２８）に何も接続されていないＰ
ＣＩ−ＰＣＩブリッジとして動作する。その結果に、ア
ップストリームのブリッジ・チップ２６は、ダウンスト
リームのブリッジ・チップ４８がパワー・オンされ且つ
アップストリームのＰＬＬ１８６がケーブル・クロック
ＣＡＢＬＥ ＣＬＫ２から「ロック」を得るまで、どの
ようなサイクルも受け入れない。アップストリームのブ
リッジ・チップ２６は、１次バス２４のＰＣＩリセット
信号ＰＣＩＲＳＴ１ のアサート（assertion）と非同
期であり、そのすべてのＰＣＩ出力バッファ及び状態マ
シン（state machine）をフローティング状態にする。
リセットの間、ＰＬＬ１８４は、ＰＣＩバス・クロック
ＰＣＩＣＬＫ１へのロックを獲得することを試みること
もある。ＰＣＩの仕様は、ＰＣＩバス・クロックが安定
した後に、信号ＰＣＩＲＳＴ１ が少なくとも１００μ
ｓは活性状態のままでいることを保証するので、ＰＬＬ
１８４はロックを得るために約１００μｓを有する。ダ
ウンストリームのブリッジ・チップ４８は、１次バスの
ＰＣＩＲＳＴ１ 信号を検出すると、すべての内部の状
態マシンをリセットする。それに応答して、ダウンスト
リームのブリッジ・チップ４８はまた、２次ＰＣＩバス
３２上を各スロットへ、スロット特定リセットをアサー
トし、それに加えて、２次ＰＣＩバス・リセット信号Ｐ
ＣＩＲＳＴ２ をアサートする。

【００８５】図６を参照すると、各ＰＬＬは、７５ＭＨ
ｚ（２５ＭＨｚのＰＣＩバスに対する）と１００ＭＨｚ
（３３ＭＨｚのＰＣＩバスに対する）の間の出力２０１
（３Ｘクロック）を発生する電圧制御発振器（ＶＣＯ）
２００を含む。ＶＣＯ２００は、ＰＣＩバス・クロック
である基準クロック（ＲＥＦＣＬＫ）１９７を受信す
る。各ＰＬＬは、ロック検出回路２０５を有し、この回
路は、ＰＬＬ位相が意図された機能を行うのに十分な程
正確に、その基準クロックにロックされたことを、ロッ
ク表示ビットによって示す。ロック表示ビットは、各ブ
リッジ・チップの構成スペース１０５、１２５の状態レ
ジスタに書き込まれる。ダウンストリーム側では、電力
正常／ロック状態ビットがアップストリームのブリッジ
・チップ２６に送信され、それにより、ダウンストリー
ムのブリッジ・チップ４８の主エレメントが安定（電力
が安定）し、且つダウンストリームのＰＬＬがロックさ
れたこと（２つのＰＬＬのロック表示ビットが活性状
態）を示す。ロック表示ビットはまた、ＥＤＣ状態ビッ
トでゲートされることにより、ＥＤＣエラーをＰＬＬが
ロックされるまで報告しないようにしている。従って、
ブリッジ・チップの対は、ソフトウエアの介在なしに、
エラーのない通信状態となる。ロック表示ビットはま
た、ＰＬＬロックの不具合と他のデータ・エラーとを区
別可能な幾つかの診断情報を提供する。クロック発生回
路は、ＶＣＯ出力２０１を３で割ったクロック（１Ｘク
ロック）を発生するための４状態マシン２０２を含む。
１Ｘクロックは、ＰＬＬのＦＢＣＬＫ入力端子２０３に
フィード・バックされる。

【００８６】データは、３つの時分割多重化された相に
おいて、３Ｘクロック（ＰＣＬＫ３）の速度でケーブル
２８を下流に移動し、１Ｘクロック・メッセージ転送速
度を作り出す。図７を参照すると、マスタ・ケーブル・
インターフェース１９２、１９４内のケーブル・メッセ
ージを分解及び送信するための回路は、ローカルＰＣＬ
Ｋに同期して送信されるメッセージをサンプリングする
レジスタ２０４を含む。フリップ・フロップ２０８は、
送信されるメッセージの第３のフェーズ（における保持
時間に関しての予備的マージンを提供し、これは、この
第３の相をＰＣＬＫの予備の半分に割り当てることによ
って、実現される。出力レジスタ２１２は、３Ｘクロッ
クＰＣＬＫ３でクロッキング（クロック制御）されるの
で、１Ｘクロックと３Ｘクロックの間でスキューを制御
する必要性が低減される。フェーズ（表示信号ＰＣＬＫ
ＰＨＩ１から、３つのフリップ・フロップ２１０は、連
続するＰＨＩ１信号、ＰＨＩ２信号、ＰＨＩ３信号を発
生し、これら信号はそれぞれ、フェーズ１、２、３を表
し、かつ６０：２０マルチプレクサ２０６を制御する。
データの３つのフェーズ（ＬＭＵＸＭＳＧ［１９：
０］、ＬＭＵＸＭＳＧ［３９：２０］、ＬＭＵＸＭＳＧ
［５１：４０］又はＥＤＣ［７：０］）は、レジスタ即
ちフリップ・フロップ２１２に連続して順次入力され、
ケーブル２８を通じて駆動される。データの第３のフェ
ーズは、レジスタ２０４の出力ビットＬＭＵＸＭＳＧ
［５１：０］からＥＣＣジェネレータ２０６（図７）に
よって生成されたエラー訂正ビットＥＤＣ［７：０］を
含む。ＰＣＬＫ３によってクロッキングされるフリップ
・フロップ２１４は、ＰＨＩ１信号を受信し、それをケ
ーブル・クロックＣＡＢＬＥ ＣＬＫ１又はＣＡＢＬＥ
ＣＬＫ２として出力する。マスタ・ケーブル・インタ
ーフェース１９２、１９４は、１Ｘ／３Ｘ通信インター
フェースであるので、３Ｘクロック分の待ち時間がかか
り、それにより、図８に示されるようにＰＣＩバス・ク
ロックから送信されたケーブル・メッセージＡの１つの
３Ｘクロック分の相のシフトが発生する。期間Ｔ０にお
いて、メッセージＡがレジスタ２０４の入力に供給さ
れ、第１の相のクロック・インジケータＰＣＬＫＰＨＩ
１がハイになる。信号ＰＨＩ１は、前のサイクルから変
化してハイになる。期間Ｔ１において、ケーブル・クロ
ックＣＡＢＬＥ ＣＬＫ１又はＣＡＢＬＥ ＣＬＫ２
は、信号ＰＨＩ１がハイであることに応答してハイに駆
動される。ＰＣＬＫＰＨＩ１のパルスによって、信号Ｐ
ＨＩ２は期間Ｔ１においてハイのパルスとされる。次
に、期間Ｔ２において、信号ＰＨＩ３は信号ＰＨＩ２に
応答してハイとなる。期間Ｔ３において、信号ＰＨＩ１
は信号ＰＨＩ３がハイであることに応答してハイとな
る。メッセージＡは、期間Ｔ３のクロックＰＣＬＫの立
ち上がりでレジスタ２０４にロードされる。次に、期間
Ｔ４において、信号ＰＨＩ１によって、マルチプレクサ
２０６がレジスタ２１２へロードするための第１のフェ
ーズのデータａ１を選択するようにされる。次に、期間
Ｔ５において、第２のフェーズのデータａ２が選択され
てレジスタ２１２へロードされる。次に、期間Ｔ６にお
いて、第３のフェーズのデータａ３がレジスタ２１２に
ロードされる。このようなプロセスは、後続のクロック
期間において、メッセージＢ、Ｃ、Ｄに対して繰り返さ
れる。

【００８７】図８に示されるように、ケーブル・クロッ
クＣＡＢＬＥ ＣＬＫは、３３％のデューティ・サイク
ルを有する。また、ケーブル・クロックＣＡＢＬＥ Ｃ
ＬＫが５０％の平均デューティ・サイクルを有するよう
に設計することもでき、これは、例えば、ケーブル・ク
ロックを、３３％ハイ-６６％ロー-６６％ハイ-３３％
ローとすることによって、達成できる。平均５０％のデ
ューティ・サイクルを有することによって、ケーブル２
８により良い通過特性（pass characteristic）を得る
ことができる。

【００８８】図９を参照すると、スレーブ・ケーブル・
インターフェースの先入れ先出しバッファ（ＦＩＦＯ）
２１６は、ケーブル２８から入来するデータを組み立
て、該組み立てたデータを受信側ブリッジ・チップの待
ち行列マシン及びＰＣＩ状態マシンへ送信する。ＦＩＦ
Ｏ２１６は４エントリを格納できる深さ（大きさ）であ
り、各エントリは、完全な１つのケーブル・メッセージ
を保持することができる。ＦＩＦＯ２１６の深さは、ケ
ーブル・データがケーブル・インターフェースで有効帯
域を全く損失することなくローカルのブリッジ・チップ
のクロックと同期されることを可能にする。更に、アッ
プストリーム側において、ＦＩＦＯ２１６は、ダウンス
トリームのブリッジ・チップ４８から来るケーブル・デ
ータに対して、非同期の境界を形成する。ＦＩＦＯ２１
６は、ケーブル・データが、残りのチップに出力される
前に、ＰＣＬＫに同期することを確実にする。ＦＩＦＯ
２１６のエントリは、入力ポインタ・カウンタ２２６か
らの入力ポインタＩＮＰＴＲ［１：０］によって選択さ
れ、このカウンタは、信号ＣＣＬＫ３によってクロッキ
ングされ、信号ＥＮ ＩＮＣＮＴがローのときにクリア
され、相インジケータＣＣＬＫＰＨＩ１によってイネー
ブルされる。ＰＬＬ１８６又は１８２からの３Ｘクロッ
クＣＣＬＫ３の負の縁部（立ち下がり縁）が、ケーブル
２８から入来するデータを最初に２０ビット・レジスタ
２１８にラッチし、次に、相１表示信号ＰＨＩ１ ＤＬ
Ｙがアサートされる場合には、レジスタ２２０にラッチ
し、フェーズ２表示信号ＰＨＩ２ ＤＬＹがアサートさ
れる場合には、レジスタ２２２にラッチする。レジスタ
２２０、２２２、２１８からのフェーズ１のデータ、フ
ェーズ２のデータ、フェーズ３のデータのそれぞれは、
フェーズ３表示信号ＰＨＩ３ ＤＬＹがアサートされた
ときに、ＣＣＬＫ３の負の縁部でＦＩＦＯ２１６の選択
されたエントリにロードされる。ＦＩＦＯ２１６からの
４セットの出力は、２４０：６０（＝４：１）マルチプ
レクサ２２８によって受信される。このマルチプレクサ
は、ＰＣＬＫによってクロッキングされ、信号ＥＮ ＯＵ
ＴＣＮＴがローのときにクリアされる出力ポインタ・カ
ウンタ２２４からの出力ポインタＯＵＴＰＴＲ［１：
０］によって選択制御される。

【００８９】図１０を参照すると、入力ポインタ・カウ
ンタ２２６及び出力ポインタ・カウンタ２２４は、デー
タを記憶しかつ空にするため、ＦＩＦＯ２１６に連続的
に作用する。カウンタ２２６及び２２４は、有効データ
が読まれる前に該データが所定位置にあることを保証す
るように、オフセットされる。ポインタの初期設定は、
同期の不確定性に起因して、アップストリームのブリッ
ジ・チップ２６に対してとダウンストリームのブリッジ
・チップ４８に対してでは、異なる。フリップ・フロッ
プ２３６及び２３８は、ブリッジ・チップのクロックと
非同期であるリセット信号Ｃ ＣＲＥＳＥＴを、ＣＣＬ
Ｋクロックの同期系に同期させる。信号ＥＮ ＩＮＣＮ
Ｔは、フリップ−フロップ２３８によって発生される。
入力ポインタ（カウンタ２２６の計数値）は、第１相表
示信号ＣＣＬＫＰＫＩ１及び信号ＥＮ ＩＮＣＮＴが存
在すれば、クロックＣＣＬＫ３の立ち上がりで増分され
る。出力ポインタ（カウンタ２２４の計数値）は、ＦＩ
ＦＯ２１６においてデータが有効であることが保証され
たとき、後のローカルのＰＣＬＫクロック系のクロック
ＰＣＬＫで開始される。アップストリームのブリッジ・
チップとダウンストリームのブリッジ・チップは、出力
ポインタ・カウンタの開始を異なって処理しなければな
らない。なぜなら、ケーブル・クロックとローカル・ク
ロックのフェーズ関係は、アップストリームのブリッジ
・チップ２６には知られていないが、ダウンストリーム
のブリッジ・チップ４８には知られているからである。

【００９０】ダウンストリームのブリッジ・チップ４８
においては、入来するケーブル・クロックＣＡＢＬＥ
ＣＬＫ１と２次ＰＣＩバス・クロックＰＣＩＣＬＫ２と
のフェーズ関係が分かっている。これは、ＰＣＩクロッ
クＰＣＩＣＬＫ２がケーブル・クロックから発生される
からである。その結果、ダウンストリームのブリッジ・
チップ４８において出力ポインタＯＵＴＰＴＲ［１：
０］に関する同期に不利益がなく、出力ポインタは、入
力ポインタＩＮＰＴＲ［１：０］を可能な限り近接して
追従することができる。クロックＰＣＬＫの負の縁部で
クロッキングされるフリップ・フロップ２３０は、ＰＬ
Ｌ１８２によって発生されるクロックＣＣＬＫとＰＬＬ
１８０によって発生されるクロックＰＣＬＫとの間のク
ロックのスキューの問題を避けるために、用いられる。
これら２つのクロックは同一の周波数を有し且つ互いに
フェーズが合っているべきであるが、２つのクロックは
異なるＰＬＬから発生されるので、これらのクロックの
間には未知のスキューがある。ダウンストリーム側にお
いて、信号ＥＮ ＯＵＴＣＮＴは、フリップ・フロップ
２３０により信号ＰＣＬＫの負の縁部でラッチされる信
号ＥＮ ＩＮＣＮＴである。マルチプレクサ２３４は、
信号ＵＰＳＴＲＥＡＭ ＣＨＩＰがローであるので、フ
リップ−フロップ２３０の出力を選択する。アップスト
リームのブリッジ・チップ２６において、ケーブル・イ
ンターフェースは完全に非同期で扱われる。フェーズの
不確定性はケーブル２８自身の未知の位相のシフトに起
因するものである。このような不確定性が存在するの
で、ケーブル２８の長さは自由に設定できる。アップス
トリーム及びダウンストリームのブリッジ・チップのク
ロックは両方とも、アップストリームのＰＣＩバス・ク
ロックＰＣＩＣＬＫ１を基準にしているため、同じ周波
数を有する。アップストリームのブリッジ・チップ２６
において、信号ＥＮ ＯＵＴＣＮＴは、フリップ・フロ
ップ２３２にクロックＰＣＬＫの正の縁部（立ち上がり
縁）でラッチされた信号ＥＮ ＩＮＣＮＴである。マル
チプレクサ２３４は、信号ＵＰＳＴＲＥＡＭ ＣＨＩＰ
がハイであるので、フリップ・フロップ２３２の出力を
選択する。フリップ・フロップ２３２は、ケーブル・ク
ロックＣＡＢＬＥ ＣＬＫ２及びローカルのＰＣＩクロ
ックＰＣＬＫ（１つのＰＣＬＫ期間の位相シフト）の最
悪のケースに対しても、データがチップの残りの部分に
送信される前に、有効データがＦＩＦＯ２１６にあるこ
とを確実にする。

【００９１】図１１を参照すると、ケーブル・データ
は、スレーブ・ケーブル・インターフェース１９６、１
９８に、３つの相の時分割多重化信号ａ１とａ２とａ
３、ｂ１とｂ２とｂ３、ｃ１とｃ２とｃ３として受信さ
れる。以前のトランザクションは時点Ｔ０、Ｔ１、Ｔ２
で完了される。第１のフェーズのデータａ１は、時点Ｔ
３で開始してレジスタ２１８に供給され、第１のフェー
ズ・インジケータＣＣＬＫＰＨＩ１はハイとなる。期間
Ｔ３のＣＣＬＫ３の立ち下がりで、データａ１はレジス
タ２１８へロードされ、ローカルのフェーズ１表示信号
ＰＨＩ ＤＬＹはハイとなる。期間Ｔ４において、クロ
ックの立ち下がりで、フェーズ１のデータａ１はレジス
タ２２０にロードされ、フェーズ２のデータａ２はレジ
スタ２１８にロードされ、フェーズ２の表示信号ＰＨＩ
２ ＤＬＹはハイのパルスとなる。期間Ｔ５において、
ＣＣＬＫ３の立ち下がりで、フェーズ２のデータはレジ
スタ２２２にロードされ、フェーズ３のデータａ３はレ
ジスタ２１８にロードされ、フェーズ３の表示信号ＰＨ
Ｉ３ ＤＬＹはハイのパルスとなる。期間Ｔ６におい
て、レジスタ２２０、２２２及び２１８の内容は、ＣＣ
ＬＫ３の後続の立ち下がりでＦＩＦＯ２１６の選択され
たエントリへ、ロードされる。また、期間Ｔ６におい
て、データＢ１が表示信号ＣＣＬＫＰＨＩ１とともにレ
ジスタ２１８に供給される。メッセージＢ及びＣは後続
の期間においてメッセージＡと同様にしてＦＩＦＯ２１
６へロードされる。

【００９２】図１２を参照すると、入力ポインタＩＮＰ
ＴＲ［１：０］は、クロックＣＣＬＫ３の期間Ｔ０にお
ける立ち上がりで、値０から開始する。また、期間Ｔ０
において、メッセージＡは、クロックＣＣＬＫ３の立ち
下がりで、ＦＩＦＯ０にロードされる。ダウンストリー
ムのブリッジ・チップ４８において、出力ポインタＯＵ
ＴＰＴＲ［１：０］は、期間Ｔ３のクロックＰＣＬＫの
立ち上がりで値０にされる。また、期間Ｔ３において、
入力ポインタＩＮＰＴＲ［１：０］は、クロックＣＣＬ
Ｋ３の立ち上がりで値１に増分され、メッセージＢは、
ＣＣＬＫ３の立ち下がりでＦＩＦＯ１にロードされる。
このようにして、ケーブル・データはＦＩＦＯ０、ＦＩ
ＦＯ１、ＦＩＦＯ２及びＦＩＦＯ３に循環的にロードさ
れる。アップストリーム側では、入力ポインタＩＮＰＴ
Ｒ［１：０］が期間Ｔ０において０である場合、出力ポ
インタＯＵＴＰＴＲ［１：０］は、入力ポインタＩＮＰ
ＴＲ［１：０］の２つのＰＣＬＫ期間の後に、期間Ｔ６
において値０にされる。アップストリームのブリッジ・
チップ２６での２つのＰＣＬＫ期間の遅れにより、ケー
ブル２８の相遅延が任意の値とすることが可能となり、
これにより、ケーブルの長さを特定の固定値にする必要
がなくなる。図１３を参照すると、ケーブル・インター
フェースの入力フリップ・フロップ及び出力フリップ・
フロップが、チップ製造者によって特別な位置に配置さ
れ、ケーブル・データとクロックとの間のスキューを最
小にするようにした構成が示されている。各フリップ・
フロップとＩ／Ｏの間のワイヤの量は、すべてのケーブ
ル・インターフェース信号の間で可能な限り一致するよ
うに、維持される。

【００９３】ケーブル・メッセージ ６ビットのケーブル・データが１つのメッセージを構成
する。６０ビットが２０のケーブル・ラインに多重化さ
れ、１０ｎｓ毎にケーブル２８を経て送信される。図１
４のテーブルはビット及び各ビットが割り当てられる相
を示す。最初の３つのカラムは、アップストリームから
ダウンストリームへのデータ転送フォーマットを示し、
後ろの３つのカラムはダウンストリームからアップスト
リームへのデータ転送フォーマットを示す。以下に信号
を説明する。 ＥＤＣ［７：０］： これらの信号は、ケーブル２８を
通じて送信するデータにおけるエラーを検出して修正す
るために用いられる、８ビットのシンドロームである。 ＣＡＤ［３１：０］： これらの信号は、３２ビットの
アドレス／データである。 ＣＦＲＡＭＥ ： この信号は、ケーブル・トランザク
ションの開始及び終了を知らせるために用いられるもの
であり、ＰＣＩのＦＲＡＭＥ 信号と類似である。 ＣＣＢＥ［３：０］ ： ４ビット形態のバイドであ
り、或るＰＣＩクロックの位相と他のＰＣＩクロックの
位相のＰＣＩコマンド又はメッセージ・コードの何れか
とをイネーブルにする。 ＣＢＵＦＦ［３：０］： アドレスの相において、これ
ら信号は、アップストリーム及びダウンストリームの遅
延された読み取り完了（ＤＲＣ）と遅延された読み取り
要求（ＤＲＲ）のトランザクションを結び付けるため
に、ブリッジ・チップの遅延された完了待ち行列（ＤＣ
Ｑ）を初期設定するためのバッファ数を示す。アドレス
の相の後に、これら信号は、パリティ・ビット、パリテ
ィ・エラー表示及びデータ準備完了信号（データ・レデ
ィ信号）を含む。 ＣＯＭＰＬＥＴＩＯＮ ＲＥＭＯＶＥＤ： このビット
は、ケーブル２８の他側のトランザクション・オーダー
化（transaction ordering）待ち行列（ＴＯＱ）から遅
延された完了が除かれたことを知らせるために用いられ
る。 ＰＭＷ ＡＣＫＮＯＷＬＥＤＧＥ： このビットは、通
信されたメモリ書き込み（ＰＭＷ）が他側で完了し、且
つトランザクション・ラン待ち行列（ＴＲＱ）から除か
れたことを知らせるために、用いられる。 ＬＯＣＫ ： このビットは、ロックされたサイクルを
識別するためにダウンストリームへ送信される（アップ
ストリームへは送信されない）。 ＳＥＲＲ ： このビットは、ＳＥＲＲ 表示をアップ
ストリームへ送信するために用いられる。ダウンストリ
ームへは送信されない。 ＩＮＴＳＹＮＣ及びＩＮＴＤＡＴＡ： これらのビット
は、８の割り込みを、ダウンストリームからアップスト
リームへシリアルに多重化されたフォーマットで搬送す
るためのものである。信号ＩＮＴＳＹＮＣは、割り込み
シーケンスの開始を示す同期信号であり、信号ＩＮＴＤ
ＡＴＡは、シリアル・データ・ビットである。信号ＩＮ
ＴＳＹＮＣ及びＩＮＴＤＡＴＡは、ケーブル２８を通じ
て別々のラインで送られる。 ＲＥＳＥＴ ＳＥＣＯＮＤＡＲＹ ＢＵＳ： このビッ
トは、ＣＰＵ１４がアップストリームのブリッジ・チッ
プ２６のブリッジ制御レジスタの補助（第２の）リセッ
ト・ビットに書き込むときに、アサートされる。これに
より、ダウンストリームのブリッジ・チップ４８がパワ
ー・アップ状態にリセットされるようにする。スロット
に対するリセット信号もまた、アサートされる。信号Ｒ
ＥＳＥＴＳＥＣＯＮＤＡＲＹ ＢＵＳ（２次バス・リセ
ット）は、ケーブル２８を通じて別のラインで送られ
る。各ＰＣＩトランザクションのアドレス及びデータ
は、同じライン上に多重化されるので、各ＰＣＩトラン
ザクションは、アドレス・フェーズ（相）と少なくとも
１つ（バースト・トランザクションに対しては１つより
多い）のデータ・フェーズとを含む。ＰＣＩの仕様はま
た、単一アドレス・トランザクション（３２ビット・ア
ドレス指定）とデュアル・アドレス・トランザクション
（６４ビット・アドレス指定）とを支持する。

【００９４】図１５Ａの図表は、単一アドレス・トラン
ザクションのアドレス相及びデータ相の間に、バスの各
部分にどの情報が現れるかを示す。単一アドレス・トラ
ンザクションに対して、第１のフェーズはアドレス・フ
ェーズであり、第２及び後続のフェーズがデータ・フェ
ーズである。遅延された読み出し／書き込み（遅延Ｒ／
Ｗ）要求トランザクションのアドレス・フェーズにおい
て、信号ＣＢＵＦＦ［３：０］は、アップストリーム及
びダウンストリームのＤＲＣ及びＤＲＲのトランザクシ
ョンを結び付けるために、ブリッジ・チップＤＣＱ１４
８を初期設定するためのＤＣＱバッファ数（buff #）を
示す。アドレス・フェーズの後、信号ＣＢＵＦＦ［０］
は、パリティ・ビット（parity）を含む。信号ＣＣＢＥ
［３：０］ は、アドレス・フェーズにおいてＰＣＩコ
マンド（PCI cmd）を含み、データ・フェーズにおいて
バイト・イネーブル・ビット（BE<>）を含む。ポステド
（通信された）・メモリ書き込みトランザクションに対
して、信号ＣＢＵＦＦ［３：０］は、アドレス・フェー
ズにおいては「どうでもよい（don'tcare、ドント・ケ
ア）」であり、データ・フェーズにおいてはデータ準備
完了（data ready）表示、パリティ・エラー（parity e
rror）表示及びパリティ・ビット（parity）を含む。遅
延された読み出し／書き込み（遅延Ｒ／Ｗ）完了トラン
ザクションにおいて、信号ＣＢＵＦＦ［３：０］は、ア
ドレス・フェーズにおいてＤＣＱバッファ数（buff #）
を含み、データ・フェーズにおいて完了の終了（end of
completion）の表示、データ準備完了（data ready）
表示、パリティ・エラー（parity error）表示及びパリ
ティ・ビット（parity）を含む。信号ＣＣＢＥ［３：
０］ は、アドレス・フェーズ相においてＤＲＣトラン
ザクションを表すコードを含み、データ・フェーズにお
いてＤＲＣトランザクションの状態ビット（status）を
含む。遅延Ｒ／Ｗ完了トランザクションは、各データ相
に対して宛て先バスの状態を返送する。データのパリテ
ィ・ビットは、ＣＣＢＥ［３］ で送信される。他の状
態の状況は、ＣＣＢＥ［２：０］ バス上にエンコード
され、二進値「０００」は正常な完了を示し、二進値
「００１」はターゲット・アボート状態を示す。アドレ
ス／データ・ビットＣＡＤ［３１：０］は、アドレス・
フェーズにおいて「ドント・ケア」であり、データ・フ
ェーズにデータを含む。ストリーム接続トランザクショ
ンにおいて、信号ＣＢＵＦＦ［３：０］は、アドレス・
フェーズにおいてバッファ数を含み、信号ＣＢＵＦＦ
［２］は、データ相においてデータ準備完了表示を含
む。信号ＣＣＢＥ［３：０］は、アドレス・フェーズに
おいてストリーム接続トランザクションを表すコードを
含み、データ・フェーズにおいては「ドント・ケア」で
ある。アドレス／データ・ビットＣＡＤ［３１：０］
は、ストリーム接続トランザクションの間は使用されな
い。

【００９５】図１５Ｂの表は、デュアル・アドレス・ト
ランザクションに対する信号の符号化を示す。遅延Ｒ／
Ｗ要求トランザクションにおいて、信号ＣＢＵＦＦ
［３：０］は第１及び第２のアドレス・フェーズにおい
てバッファ数を含み、信号ＣＢＵＦＦ［０］は、データ
・フェーズにおいてパリティ・ビットを含む。信号ＣＣ
ＢＥ［３：０］ は、第１のアドレス・フェーズにおい
てデュアル・アドレス・サイクルを表すコードを含み、
第２のアドレス・フェーズにおいてＰＣＩコマンドを含
み、データ・フェーズにおいてバイト・イネーブル・ビ
ットを含む。信号ＣＡＤ［３１：０］は、第１のアドレ
ス・フェーズにおいて最上位アドレス・ビットを含み、
第２のアドレス・フェーズにおいて最下位アドレス・ビ
ットを含み、データ・フェーズにおいてデータ・ビット
（data）を含む。デュアル・アドレスのポステド・メモ
リ書き込みトランザクションにおいて、信号ＣＢＵＦＦ
［３：０］は、最初の２つのアドレス・フェーズにおい
ては「ドント・ケア」であるが、信号ＣＢＵＦＦ［１：
０］は、データ・フェーズにおいてパリティ・エラー表
示ビットとパリティ・ビットを含む。信号ＣＣＢＥ
［３：０］ は、第１のアドレス・フェーズにおいてデ
ュアル・アドレス・サイクルを表すコードを含み、第２
のアドレス・フェーズにおいてＰＣＩコマンド・ビット
を含み、データ・フェーズにおいてバイト・イネーブル
・ビットを含む。信号ＣＡＤ［３１：０］は、第１のア
ドレス・フェーズにおいて最上位アドレス・ビットを含
み、第２のアドレス・フェーズにおいて残りのアドレス
・ビット（addr）を含み、データ・フェーズにおいてデ
ータ・ビットを含む。

【００９６】データ転送には３つの可能な状態、即ち、
最後ではない、最後のケーブル転送、及び最後の要求が
ある。上記の「最後ではない」の状態は、別のデータの
ワードが呈示されていることを示すようにＦＲＡＭＥ
が活性のときに、ビットＣＢＵＦＦ［２］をアサートす
ることによって示される。上記の「最後のケーブル転
送」の状態は、信号ＣＦＲＡＭＥ が非活性のときにビ
ットＣＢＵＦＦ［２］をアサートすることによって示さ
れる。上記の「最後の要求」の状態は、信号ＣＦＲＡＭ
Ｅ が非活性のときに、ビットＣＢＵＦＦ［３］及びＣ
ＢＵＦＦ［２］をアサートすることによって示される。
以下の４つのＩＥＥＥ１１４９．１境界スキャン（Boun
dary-Scan）（ＪＴＡＧ）信号、すなわち、ＴＣＫ（テ
スト・クロック）、ＴＤＩ（テスト・データ入力）、Ｔ
ＤＯ（テスト・データ出力）、ＴＭＳ（テスト・モード
選択）が、ＪＴＡＧテスト・チェーンを実施するため
に、ケーブル２８上に含まれる。オプションのＴＲＳＴ
は、ケーブルを下流方向には送られないが、ＴＲＳＴ
は、電力良好（パワー・グッド）信号から発生される
ことができる。ＪＴＡＧ信号は、システムのＰＣＩコネ
クタから、ＪＴＡＧマスタ１１０を含むアップストリー
ムのブリッジ・チップ２６を通じてダウンストリームの
ブリッジ・チップ４８へのケーブル２８を下流方向に、
ＪＴＡＧマスタ１２８へ送られ、該ＪＴＡＧマスタは、
ＪＴＡＧ信号を２次ＰＣＩバス３２上の６つのＰＣＩス
ロットの各々へ分配する。リターン経路は、ＪＴＡＧマ
スタ１２８からアップストリームのブリッジ・チップ２
６へケーブルを上流に辿り、１次ＰＣＩバス２４上のＰ
ＣＩスロットへ到達する経路である。信号ＴＤＯ、ＴＣ
Ｋ、ＴＭＳは、ダウンストリーム・バウンド（bound）
信号である。信号ＴＤＩは、アップストリーム・バウン
ド信号である。用いることができるケーブル２８の第１
のタイプは、高性能パラレル・インターフェース（ＨＩ
ＰＰＩ）標準を支持するように設計された、筒形５０対
シールド・ケーブルである。ケーブルの第２のタイプ
は、シールド型５０対リボン・ケーブルである。第１の
ものの利点は、標準化され、丈夫であり、信頼性をもっ
て一様に製造されることである。第２のものの利点は、
機械的柔軟性と、組み立てにおけるコネクタへの自動的
終結と、低価格とである。

【００９７】図１６のテーブルは、ＨＩＰＰＩケーブル
仕様の幾つかを示す。グラウンド・シールドは、アルミ
ニウム・テープを覆うブレード（braid：編組）からな
り、使用されるバッファの特性に起因する最小ＤＣ電流
のみを流す。信号を伝達する方法（シグナリング方法）
は、幾つかの利点を有する真の差動（true differentia
l）形態であって差動バッファを備え、該差動バッファ
は、ケーブル２８を経て信号を送信及び受信するために
用いられる。真の差動的なシグナリング方法は、このよ
うな短距離に対しては光ファイバよりも安価であり、他
のシリアル的な方法よりもインターフェースの構成が簡
単である。差動的シグナリング方法は、コモン・モード
・ノイズ免疫性及びコモン・モード動作範囲を大きくす
ることができ、且つＡＳＩＣにおいて使用可能であり、
且つＴＴＬよりも高速である。ツイスト対及びシールデ
ィングを用いると、電磁気的放射を最小化することがで
きる。選択されたシグナリング・レベルは、ススケーリ
ング可能コヒーレント・インターフェース（ＳＣＩ）に
対する低電圧差動信号（ＬＶＤＳ）に対するＩＥＥＥド
ラフト・スタンダードのドラフト１．１０（１９９５年
５月５日）に記述されている。ケーブル・コネクタは、
ＡＭＰ金属シェル１００ピンコネクタであり、２行のピ
ンを備えている。行は１００ミル（mil）離れており、
ピンは５０ミルの中心上にある。金属シェルは、ＥＭＩ
シールディングを提供し、かつケーブル・シールドから
ボード・コネクタへのグラウンド経路の接続を提供す
る。かみ合う直角ボード・コネクタは、ＰＣＩブラケッ
トに適合する。このコネクタは、コネクタが接続解除さ
れるときに信号ピンからの静電放電を分流するために、
ピンの行の間を通るバーを備えている。ケーブル・コネ
クタに取り付けられた一対の「ちょうねじ」が、該コネ
クタを固定する。

【００９８】エラー検出及び訂正 エラー検出及び訂正（ＥＤＣ）手段が、ケーブル２８を
通じての通信を保護するために、各ブリッジ・チップに
備えられる。データは一対のワイヤを通じて送信される
３つの２０ビット・グループに時分割多重化されている
ので、「隣接」するビット（即ち、ケーブル２８の同じ
ワイヤに関連するビット）の各トリプレット（３つ組）
は、一対のワイヤ上を送信されるように構成される。Ｅ
ＤＣ手段は、３つの時分割多重化された各相における同
じビット位置において発生する単一ビット障害（failur
e）及び多重ビット障害を訂正することができる。多重
ビット障害は、典型的にハードウエア障害、例えば、破
損した又は欠陥のあるワイヤ又はブリッジ・チップ２
６、４８の欠陥のあるピンと関連して発生する。ケーブ
ル２８の２０対のワイヤがダウンストリームの通信に用
いられ、さらに２０対がアップストリームの通信に用い
られる。５０対のＨＩＰＰＩケーブル２８の残りの１０
対に関して（それらはクロック信号ＣＡＢＬＥ ＣＬＫ
１及びＣＡＢＬＥ ＣＬＫ２、リセット信号、及び電力
良好／ＰＬＬロック信号のような情報を通過させる）、
エラー検出及び訂正機能は備えられない。以下はＥＤＣ
アルゴリズムに対しての基礎仮定である。殆どのエラー
は、単一ビット・エラーである。同じトランザクション
においてランダムの多重ビット・エラーを有する確率
は、極度に小さい。これは、ケーブル２８が、内部又は
外部のソースからのインターフェースに影響を受けない
からである。欠陥のあるワイヤによるエラーは、そのワ
イヤ上を搬送される１つのビット又はビットのグループ
に影響する。ワイヤ障害が発生したとき、対応する差動
バッファのロジック状態は、有効ロジック状態である。

【００９９】図１７を参照すると、スレーブ・ケーブル
・インターフェース１９６、１９８のマルチプレクサ２
２８からの出力信号ＦＩＦＯＯＵＴ［５９：０］が、チ
ェック・ビットＣＨＫＢＩＴ［７：０］を発生するチェ
ック・ビット・ジェネレータ３５０の入力に供給され
る。チェック・ビットは、図１８に示されるパリティ−
チェック・マトリクスに従って発生され、そこにおいて
は、第１行はＣＨＫＢＩＴ［０］に対応し、第２行はＣ
ＨＫＢＩＴ［１］に対応し、以下同様に対応する。行の
ビットは、データ・ビットＦＩＦＯＯＵＴ［０：５９］
に対応する。チェック・ビットは、パリティ・チェック
・マトリクスにおいて「１」の値を有するすべてのデー
タ・ビットＦＩＦＯＯＵＴ［Ｘ］（Ｘは０〜５９と等し
い）の排他的ＯＲによって発生される。従って、チェッ
ク・ビットＣＨＫＢＩＴ［０］は、データ・ビットＦＩ
ＦＯＯＵＴ［７］、ＦＩＦＯＯＵＴ［８］、ＦＩＦＯＯ
ＵＴ［９］、ＦＩＦＯＯＵＴ［１２］、ＦＩＦＯＯＵＴ
［１３］、ＦＩＦＯＯＵＴ［１６］、ＦＩＦＯＯＵＴ
［２２］、ＦＩＦＯＯＵＴ［２３］、ＦＩＦＯＯＵＴ
［２４］、ＦＩＦＯＯＵＴ［２６］、ＦＩＦＯＯＵＴ
［３２］、ＦＩＦＯＯＵＴ［３３］、ＦＩＦＯＯＵＴ
［３４］、ＦＩＦＯＯＵＴ［３５］、ＦＩＦＯＯＵＴ
［３８］、ＦＩＦＯＯＵＴ［３９］、ＦＩＦＯＯＵＴ
［４５］、ＦＩＦＯＯＵＴ［４６］、ＦＩＦＯＯＵＴ
［４８］、ＦＩＦＯＯＵＴ［４９］、ＦＩＦＯＯＵＴ
［５１］、及びＦＩＦＯＯＵＴ［５２］の排他的ＯＲで
ある。同様に、チェック・ビットＣＨＫＢＩＴ［１］
は、ビット０、１、４、５、９、１０、１２、１４、１
５、１６、２３、２７、３５、３７、３８、４０、４
３、４６、４７、４８、５０及び５３の排他的ＯＲであ
る。チェック・ビットＣＨＫＢＩＴ［２：７］は、図１
８のパリティ−チェック・マトリクスに従って類似の様
式で発生される。パリティ・チェック・マトリクスは、
時分割多重化された相あたりの２０のサブチャンネル
（またはワイヤ）と、蓄積されたデータにおける多重エ
ラーが時分割多重化された相の各々における同じデータ
位置に影響する故障したサブチャンネル又はワイヤに原
因がある確率とに基づいている。

【０１００】マスタ・ケーブル・インターフェース１９
２、１９４において、チェック・ビットＣＨＫＢＩＴ
［７：０］は、エラー検出及び訂正ビットＥＤＣ［７：
０］として他のケーブル・データとともに提供され、ス
レーブ・ケーブル・インターフェース１９６、１９８の
エラー訂正ロジックが、データのエラーを検出して修正
することを可能にする。チェック・ビットＣＨＫＢＩＴ
［７：０］は、図１９に示すシンドローム・テーブルに
従って固定ビットＦＩＸＢＩＴ［５９：０］を発生する
固定ビット・ジェネレータ３５２に供給される。チェッ
ク・ビットＣＨＫＢＩＴ［７：０］は、２５６（２⁸）
の値をとることが可能である。図１９のシンドローム・
テーブルは２５６の可能な位置を有する。シンドローム
・テーブルの２５６の位置の各々は２つのエントリを有
し、第１のエントリはチェック・ビットＣＨＫＢＩＴ
［７：０］の１６進値であり、第２のエントリはその位
置に関連するケーブル・データ状態を示す。従って、例
えば、１６進値００はエラーのない状態を示し、１６進
値０１はデータ・ビット５２におけるエラーを示し、１
６進値０２はデータ・ビット５３におけるエラーを示
し、１６進値０３は訂正不能エラー（ＵＮＣＥＲ）を示
す、等である。ＥＤＣロジックは、データ・ビットが隣
接している限り、即ち、同じワイヤと関連している限
り、３つまでのエラーのビットを検出することができ
る。従って、例えば、チェック・ビットＣＨＫＢＩＴ
［７：０］が１６進値３Ｄを含むならば、データ・ビッ
ト３、２３及び４３はエラーである。ケーブル２８は、
ケーブル・データＣＡＢＬＥ ＤＡＴＡ［１９：０］を
搬送する。従って、データ・ビットＦＩＦＯＯＵＴ
［３］、ＦＩＦＯＯＵＴ［２３］及びＦＩＦＯＯＵＴ
［４３］は、ケーブル・データの第４の位置、即ち、Ｃ
ＡＢＬＥ ＤＡＴＡ［３］と関連する。また、ＥＤＣの
方法は、同じケーブル・ワイヤと関連する２ビット・エ
ラーを訂正することができる。従って、例えば、１６進
チェック・ビット値０Ｆは、ＣＡＢＬＥ ＤＡＴＡ
［４］に関連するデータ・ビットＦＩＦＯＯＵＴ［４］
及びＦＩＦＯＯＵＴ［２４］のエラーを示す。

【０１０１】また、固定ビット・ジェネレータ３５２
は、信号ＮＣＥＲＲ（訂正不能エラー）及びＣＲＥＲＲ
（訂正可能エラー）を発生する。チェック・ビットによ
ってエラーが示されていない場合、信号ＣＲＥＲＲ（訂
正可能エラー）及びＮＣＥＲＲ（訂正不能エラー）は両
方とも、ローにされる（ローにデアサート（deassert）
される）。訂正不能状態ＵＮＣＥＲを含むシンドローム
・テーブルのそれらの位置において、信号ＮＣＥＲＲが
ハイにされ、信号ＣＲＥＲＲがローにされる。これと相
違して、訂正可能データ・エラーが示されるところで
は、信号ＮＣＥＲＲがローにされ、信号ＣＲＥＲＲがハ
イにされる。固定ビットＦＩＸＢＩＴ［５１：０］の下
位５２ビットが、５２の排他的ＯＲゲート３５４の１つ
の入力に提供され、該ゲート３５４それぞれの他方の入
力は、ＦＩＦＯデータＦＩＦＯＯＵＴ［５１：０］の下
位５２ビットの各々を受信する。エラー検出及び訂正ビ
ットＥＤＣ［７：０］に割り当てられた上位の８つのＦ
ＩＦＯビットＦＩＦＯＯＵＴ［５９：５２］は、チェッ
ク・ビット及びシンドローム・ビットを発生するために
用いられ、エラー訂正に用いられるものではない。排他
的ＯＲゲート３５４は、固定ビットＦＩＸＢＩＴ［５
１：０］及びデータ・ビットＦＩＦＯＯＵＴ［５１：
０］のビット様式（bit-wise）の排他的ＯＲ演算を行
う。データ信号ＦＩＦＯＯＵＴ［５１：０］が訂正可能
なエラーのデータ・ビットを含むならば、これらのデー
タ・ビットは排他的ＯＲ演算によってフリップ（flip）
される。排他的ＯＲゲート３５４は、修正されたデータ
ＣＯＲＲＭＳＧ［５１：０］をマルチプレクサ３６０の
１入力に提供する。マルチプレクサ３６０の０入力は、
データ・ビットＦＩＦＯＯＵＴ［５１：０］を受信し、
マルチプレクサ３６０は、コンフィギュレーション（環
境設定）信号ＣＦＧ２Ｃ ＥＮＡＢＬＥ ＥＣＣによって
選択制御される。マルチプレクサ３６０の出力は、信号
ＭＵＸＭＳＧＩ［５１：０］を発生する。システムのソ
フトウエアが信号ＣＦＧ２Ｃ ＥＮＡＢＬＥ ＥＣＣを
ハイにセットすることによってエラー検出及び訂正をイ
ネーブルすると、マルチプレクサ３６０は、修正された
データＣＯＲＲＭＳＧ［５１：０］を選択して出力す
る。逆に、エラー検出及び訂正がディスエーブルされる
と、データ・ビットＦＩＦＯＯＵＴ［５１：０］が用い
られる。

【０１０２】訂正不能及び訂正可能なエラーのインジケ
ータ（指示）ＮＣＥＲＲ及びＣＲＥＲＲはそれぞれ、Ａ
ＮＤゲート３５６と３５８の入力に与えられる。ＡＮＤ
ゲート３５６及び３５８は、信号ＣＦＧ２Ｃ ＥＮＡＢ
ＬＥ ＥＣＣによってイネーブルされる。ＡＮＤゲート
３５６及び３５８の出力は、信号Ｃ ＮＬＥＲＲ及びＣ
ＣＲＥＲＲをそれぞれに発生する。信号Ｃ ＮＬＥＲ
Ｒ及びＣ ＣＲＥＲＲはエラー検出及び訂正がイネーブ
ルされる場合にのみ、アサートされる。エラーが検出さ
れたとき、固定ビットはラッチされ、診断目的に用いら
れる。訂正可能エラーが示されると（Ｃ ＣＲＥＲＲが
ハイ）、割り込みが割り込み受信ブロック１３２へ発生
され、割り込み出力ブロック１１４まで送られ、次にシ
ステム割り込みコントローラへ送信され、そしてＣＰＵ
１４へ送信され、割り込みハンドラが呼び出される。信
号Ｃ ＮＣＥＲＲによって示される訂正不能エラーは、
システム・エラーＳＥＲＲ がアサートされるように
し、それがシステム割り込みコントローラ（示さず）が
マスク不可能割り込み（ＮＭＩ）をＣＰＵ１４へアサー
トするようにする。ダウンストリームのブリッジ・チッ
プ４８において、訂正不能エラーはまた、ケーブルを上
流方向に送信される電力良好／ＰＬＬロック表示ビット
が否定されるようにし、アップストリームのブリッジ・
チップ２６がサイクルをダウンストリームへ送信しない
ようにする。パワー・アップの間及びその直後の偽りの
割り込みを避けるため、アップストリーム及びダウンス
トリームのブリッジ・チップの両方のエラー検出及び訂
正不能が、アップストリームのＰＬＬ１８６とダウンス
トリームのＰＬＬ１８２がクロックＣＡＢＬＥ ＣＬＫ
１又はＣＡＢＬＥ ＣＬＫ２にロックするまで、パワー
・アップの間ディスエーブルされる。訂正可能エラーの
割り込みに応答するシステム管理ソフトウエアは、ラッ
チされた固定ビットを読み取ることによって、原因を判
定する。もしハードウエアの故障が判定されたならば
（例えば、複数のデータ・エラー・ビットが同じケーブ
ルのワイヤに関連する）、システム管理ソフトウエア
は、ハードウエアの故障を修理するために、その状態を
ユーザに知らせることができる。システム管理ソフトウ
エアは、訂正不能エラーに起因するＳＥＲＲ に応答
し、システムをシャット・ダウンするか又はユーザによ
ってプログラムされた他の機能を行う。

【０１０３】２次バス・アービタ 図３を参照すると、各ブリッジ・チップはＰＣＩアービ
タ（arbiter、アービトレーション手段）１１６、１２
４を含む。アップストリームのブリッジ・チップ２６は
通常はスロットに設置されるので、ＰＣＩアービタ１１
６はディスエーブルされる。ＰＣＩアービタ１２４は、
８つのマスタ、即ち、ＳＩＯ５０におけるホット・プラ
グ・コントローラ（装置の電源スイッチをオンにしたま
まで電力を投入した場合、すなわち、該装置のプラグを
電源に差し込んだ場合に、該装置に事故が生じないよう
に保護するための制御装置）及び６つのＰＣＩスロット
を含む７つの一般的ＰＣＩマスタ（ＲＥＱ［７：１］
，ＧＮＴ［７：１］ ）とブリッジ・チップ自身（Ｂ
ＬＲＥＱ ，ＢＬＧＮＴ ）とを支持する。信号ＢＬＲ
ＥＱ 及びＢＬＧＮＴ は、ＰＣＩマスタ・ブロック１
２３から送られ、またＰＣＩマスタ・ブロックへ送られ
る。２次ＰＣＩバス３２をターゲットとするＣＰＵ１４
からのトランザクションがアップストリーム及びダウン
ストリームのブリッジ・チップ２６及び４８によって受
信されたならば、ブリッジ・チップは信号ＢＬＲＥＱ
をアサートする。ＳＩＯ５０に対する要求（リクエス
ト）ラインＲＥＱ［１］ 及び許可（グラント）ライン
ＧＮＴ［１］ は、ダウンストリームのブリッジ・チッ
プ４８に内部的に送られる。ＰＣＩアービタ１２４は、
１つのマスタに対するＧＮＴ 信号の否定と別のマスタ
に対するＧＮＴ 信号のアサートとの間に、ＰＣＩＣＬ
Ｋ２遅延を挿入する。ダウンストリームのブリッジ・チ
ップ４８において、ＰＣＩアービタ１２４は、信号ＰＣ
ＩＲＳＴ２ の立ち上がりにおけるＲＥＱ［７］ のサ
ンプリングされた値を基にして、イネーブル又はディス
エーブルされる。もしブリッジ・チップ４８がＰＣＩＲ
ＳＴ２ においてＲＥＱ［７］ ローをサンプリングし
たならば、該チップはＰＣＩアービタ１２４をディスエ
ーブルする。ＰＣＩアービタ１２４がディスエーブルさ
れたならば、外部のアービタ（示さず）が用いられ、ホ
ット・プラグ要求がＲＥＱ［１］ ピンに供給され、ホ
ット・プラグ許可がＧＮＴ［１］ ピンに入力される。
ブリッジＰＣＩバス要求はＲＥＱ［２］ ピンに供給さ
れ、その許可（ＧＲＡＮＴ）はＧＮＴ［２］ ピンに入
力される。ブリッジ・チップ４８がＰＣＩＲＳＴ２ に
おいてＲＥＱ［７］ ハイをサンプリングしたならば、
該チップはＰＣＩアービタ１２４をイネーブルする。

【０１０４】ＰＣＩアービタ１２４は、より高い優先順
位のインジケータ（表示）に対してサービスを行うため
に又はマスタのＲＥＱ 信号が否定されていることに応
答して、マスタのＧＮＴ 信号を否定する。そのＧＮＴ
信号が否定されると、現在のバスのマスタは、バスが
アイドリング状態に戻るまでバスの所有を維持する。何
れのＰＣＩエージェントもバスを現在使用していないか
又は要求していないならば、ＰＣＩアービタ１２４は、
コンフィギュレーション・スペース１２５におけるＰＡ
ＲＫＭＳＴＲＳＥＬコンフィギュレーション・レジスタ
の値に依存して、２つのうちの１つを行う。即ち、レジ
スタの値が「０」ならば、ＰＣＩアービタ１２４は最後
の活性のマスタがバス３２上に停まるようにし）、該値
が「１」ならば、バスはブリッジ・チップ４８で停止さ
れる。ＰＣＩアービタ１２４は、すべてのＧＮＴ 信号
の最小の活性（アクティブ）時間を制御するＰＣＩ最小
（ＭＩＮ）許可タイマ３０４（図２１）を含む。タイマ
３０４に対するデフォールト値は１６進の「００００」
であり、この値は最小許可時間要求がないことを示す。
タイマ３０４は、ＧＮＴ ラインがアクティブであるＰ
ＣＩＣＬＫ２のクロック期間の数を示すように、値１か
ら２５５でプログラムされることができる。また、より
多くの柔軟性を与えるために、２次バス３２上の各ＰＣ
Ｉマスタに個別の最小許可タイマを割り当てることもで
きる。最小許可時間は、現在のマスタがそのＲＥＱ 信
号をアサートしているときにのみ適用可能である。一旦
ＲＥＱ 信号がデアサートされると、ＧＮＴ 信号は最
小許可時間の値に関係なく排除される。

【０１０５】図２０Ａを参照すると、通常の動作におい
て、ＰＣＩアービタ１２４はラウンド−ロビン（round-
robin）優先順位スキーム（第２レベルのアービトレー
ション・スキーム）を実施する。ラウンド−ロビン・ス
キームにおける８つのマスタは、拡張ボックス３０の６
つのスロット、ＳＩＯ５０、及びアップストリームのブ
リッジ・チップ２６から送信されたメモリ書き込み（Ｐ
ＭＷ）要求へ接続された装置を含む。このスキームにお
けるＰＣＩバス３２上のすべてのマスタは、ブリッジ・
チップ４８と同じ優先順位を有する。或るマスタが許可
された後に２次ＰＣＩバス３２及び該マスタはＦＲＡＭ
Ｅ 信号をアサートしており、バスのアービトレーショ
ンが再び行われ、現在のマスタがラウンド−ロビン・ス
タックの最下部に置かれる。もしマスタが要求を否定す
るか又は最小許可タイマ３０４がタイムアウトすると、
ＰＣＩバス３２は次に高い優先順位のマスタへ許可され
る。ロックされたサイクルは、ＰＣＩアービタ１２４に
よって何ら同様に取り扱われる。特定の事象（イベン
ト）に応答して、アービトレーション・スキームは、シ
ステムの性能を最適化するために変更される。それらの
事象は、１）アップストリームからダウンストリームへ
の遅延読み出し要求（遅延された読み出し要求）又は遅
延書き込み要求（遅延された書き込み要求）が保留され
る事象と、２）ダウンストリームからアップストリーム
への遅延読み出し要求が、読み出し完了表示を提供され
ることなく保留される事象と、３）ブリッジ・チップ２
６がアップストリームのバス２４上の現在のマスタであ
るときに、ストリーミンク（streaming）の可能性が存
在する事象、とを含む。遅延要求（遅延された要求）が
検出されると、ブリッジ・チップ４８は、２次ＰＣＩバ
ス３２を許可される次のマスタになる。一旦ブリッジ・
チップ４８にバス３２が許可されると、該チップは、す
べての残っている遅延要求を完了するまで又はサイクル
の１つがリトライ（再試行（retry））されるまで、バ
ス３２の所有を維持する。ブリッジ・チップ４８の再試
行が行われたならば、２つのレベルのアービトレーショ
ン・スキームが、アービタ１２４によって実現される。
ブリッジ・チップの読み出しサイクルが再試行される１
つの主な原因は、ターゲットのデバイスが、フラッシュ
（flush）される必要のある書き込みバッファをもつブ
リッジであることである。この場合において、最適の動
作は、再試行を行うターゲットにバス３２を許可して、
その書き込みバッファを空にできるようにし、ブリッジ
・チップ読み出し要求を受け入れ可能にすることであ
る。

【０１０６】図２０Ｂを参照すると、２レベル・アービ
トレーション・プロトコルは、３つの可能なマスタ中
の、即ち、ＣＰＵ１４からの遅延された要求（ＣＰＵ遅
延要求）、再試行するマスタからの要求、及びレベル２
（第２レベル）・アービトレーション・スキームによっ
て選択されたマスタの中の、ラウンド−ロビン・スキー
ムであるレベル１（第１レベル）・アービトレーション
・スキームを含む。レベル１・アービトレーション・ス
キームにおける３つのマスタの各々は、第３番目のアー
ビトレーション・スロット毎に保証される。メモリ・サ
イクルに対して、再試行するターゲットに関連するスロ
ットは、各ＰＣＩデバイスに関連するメモリ範囲を記憶
するブリッジ・チップ４８のコンフィギュレーション・
スペース１２５におけるターゲット・メモリ範囲コンフ
ィギュレーション・レジスタから決定される。もし再試
行するマスタを決定することができないならば（Ｉ／Ｏ
読み出しの場合のように）、又は、再試行するマスタが
２次バス３２を要求しないならば、レベル１・アービト
レーション・スキームが、ブリッジ・チップ４８とレベ
ル２のマスタの間に存在する。再試行を行うマスタは、
レベル２のアービトレーションからマスクされない。従
って、該マスタがレベル２のアービトレーション・スキ
ームにおける次のマスタであるならば、バック−ツー−
バック（back-to-back、連続する）・アービトレーショ
ンにおいて２つの勝ちを得ることが可能である。例え
ば、アップストリームからダウンストリームへの読み出
しが再試行され、且つマスタＢ及びマスタＥと同様にマ
スタＣ（再試行するマスタ）がバス３２を要求している
ならば、バスの許可の順番は降順で以下のようである。
即ち、ブリッジ・チップ４８がそのトランザクションを
完了することができ且つＰＣＩアービタ１２４が通常の
動作に対するそのレベル２・アービトレーション・スキ
ームに戻るまで、ブリッジ・チップ４８、再試行するマ
スタ（マスタＣ）、マスタＣ、ブリッジ・チップ４８、
再試行するマスタＣ、マスタＥ、ブリッジ・チップ４
８、等々のようである。ブリッジ・チップの読み出しが
再試行され、且つ要求を行っている他のマスタがマスタ
ＡとマスタＤのみであるならば（即ち、再試行するマス
タがバスを要求していないか又はＩ／Ｏスペースにアク
セスしているために識別されない）、バス要求の順番
は、ブリッジ・チップ４８、マスタＡ、ブリッジ・チッ
プ４８、マスタＤ、等々のようである。２つのレベルの
アービトレーション・スキームは、最高の優先順位のＣ
ＰＵ１４から遅延された要求を与える。このアービトレ
ーションの方法はＣＰＵ１４に対して大変有利である
が、最終的には、バス３２上の要求を行うすべてのデバ
イスがＰＣＩバス３２を許可される。そのようにするこ
とによって、ＰＣＩブリッジ・チップの要求が再試行さ
れるときに、２次バスの他のマスタが長時間の停止状態
になることが少なくなる。

【０１０７】図２１を参照すると、ＰＣＩアービタ１２
４はレベル２・ラウンド−ロビン・アービトレーション
・スキームを実施するために、Ｌ２状態マシン（レベル
２の状態マシン）３０２を含む。Ｌ２状態マシン３０２
は、現在のラウンド−ロビン・マスタを示す信号ＲＲ
ＭＡＳＴ［２：０］を受信する。また、Ｌ２状態マシン
３０２は、２次ＰＣＩバス３２の８つの可能なマスタに
対応するリクエスト信号ＲＲ ＲＥＱ［７：０］を受信
する。現在のマスタ及び要求信号の状態を基にして、Ｌ
２状態マシン３０２はラウンド−ロビンの次のマスタを
表す値を発生する。Ｌ２状態マシン３０２の出力は、
６：３マルチプレクサ３０６の「０」入力に与えられ、
その「１」入力は信号Ｑ２Ａ ＳＴＲＭＡＳＴ［２：
０］を受信する。マルチプレクサ３０６の選択（セレク
ト）入力は信号ＳＴＲＥＡＭ ＲＥＱを受信し、この信
号は、ストリーミングの機会が存在し（Ｑ２Ａ ＳＴＲ
ＭＡＳＴがハイ）且つ２次ＰＣＩバス３２上のストリー
ミング・マスタがその要求ラインをアサートしており
（ＭＹ ＲＥＱ［Ｑ２Ａ ＳＴＲＭＡＳＴ［２：０］］
がハイ）且つ遅延された要求が保留されていない（ＢＡ
Ｌ ＤＥＬ ＲＥＱがロー）ときに、ＡＮＤゲート３０
８によってハイにされる。マルチプレクサ３０６の出力
は、レベル２・アービトレーション・スキームにおける
ラウンド−ロビンの次のマスタを表す信号Ｎ ＲＲ Ｍ
ＡＳＴ［２：０］である。信号Ｎ ＲＲ ＭＡＳＴ
［２：０］は、Ｌ１状態マシン（レベル１の状態マシ
ン）３００によって受信され、このマシンはまた以下の
信号を受信する。すなわち、信号ＲＴＲＹＭＡＳＴ Ｒ
ＥＱ（再試行を行うバス・マスタの要求を表す）、信号
ＭＩＮ ＧＲＡＮＴ（最小許可タイマ３０４がタイムア
ウトしたときにアサートされる）、遅延された要求信号
ＢＡＬ ＤＥＬ ＲＥＱ、ストリーム要求信号ＳＴＲＥ
ＡＭ ＲＥＱ、信号ＣＵＲＭＡＳＴ ＲＥＱ（現在のマ
スタがその要求信号のアサートを維持していることを示
す）、信号ＡＮＹ ＳＬＯＴ ＲＥＱ（ブリッジ・チップ
要求ＢＬＲＥＱ を含まない要求信号ＲＥＱ［７：１］
の何れかがアサートされた場合に、ハイにアサートされ
る）、及び信号Ｌ１ＳＴＡＴＥ［１：０］（Ｌ１状態マ
シン３００の現在の状態を表す）である。Ｌ１状態マシ
ン３００は、再試行するマスタ（ＲＴＲＹＭＡＳＴ Ｒ
ＥＱ）とブリッジ・チップ４８からの遅延された要求
（ＢＡＬ ＤＥＬ ＲＥＱ）とレベル２のマスタ（ＡＮ
Ｙ ＳＬＯＴ ＲＥＱ）とを含む、３つの可能なレベル
１のマスタの１つを選択する。

【０１０８】再試行するマスタの要求信号ＲＴＲＹＭＡ
ＳＴ ＲＥＱは、ＡＮＤゲート３１２から発生され、該
ＡＮＤゲートは、信号ＢＡＬ ＤＥＬ ＲＥＱ、信号Ｍ
Ｙ ＲＥＱ［ＲＴＲＹ ＭＡＴ［２：０］］（再試行する
マスタがその要求をアサートしているかを示す）、及び
ＯＲゲート３１０の出力を受けとる。ＯＲゲート３１０
の入力は、信号ＲＴＲＹ ＭＡＳＴ［２：０］を受けと
る。従って、再試行を行うマスタが識別されていたなら
ば（ＲＴＲＹ ＭＡＳＴ［２：０］が０ではない）、遅
延された要求が存在し（ＢＡＬ ＤＥＬ ＲＥＱがハ
イ）、再試行を行うマスタがその要求をアサートしてお
り、信号ＲＴＲＹＭＡＳＴ ＲＥＱがアサートされる。
Ｌ１状態マシン３００は、信号Ｎ Ｌ１ＳＴＡＴＥ
［１：０］（Ｌ１状態マシン３００の次の状態を表す）
と、信号Ｎ ＣＵＲＭＡＳＴ［２：０］（レベル２・ア
ービトレーション・スキームに従う次のマスタを表す）
を発生する。また、Ｌ１状態マシン３００は、信号ＯＰ
ＥＮ ＷＩＮＤＯＷを発生し、この信号は、２次ＰＣＩ
バス３２上のマスタを変更するために許可（ＧＮＴ）状
態マシン３０７に対して、再アービトレーションのウイ
ンドウが存在することを示す。Ｌ１状態マシン３００に
よって与えられる信号ＡＤＶ ＲＲ ＭＡＳＴは、次の
レベル２・ラウンド−ロビンのマスタを進めるために信
号ＲＲ ＭＡＳＴ［２：０］に信号Ｎ ＲＲ ＭＡＳＴ
［２：０］の値をロードするときに、それを許可状態マ
シン３０７に示す。

【０１０９】許可状態マシン３０７は、許可信号ＧＮＴ
［７：０］とバス３２の所有権が変更されることを示す
ための信号ＣＨＡＮＧＩＮＧ ＧＮＴを出力する。許可
信号ＧＮＴ［７：１］ は、ＧＮＴ［７：１］信号の反
転された信号であり、許可信号ＢＬＧＮＴ は、ＧＮＴ
［０］信号の反転である。許可状態マシン３０７はま
た、信号Ｌ１ＳＴＡＴＥ［１：０］及び信号ＲＲ ＭＡ
ＳＴ［２：０］を発生する。最小許可タイマ３０４は、
信号ＰＣＬＫによってクロッキングされ、信号ＭＩＮ
ＧＲＡＮＴを発生する。また、最小許可タイマ３０４
は、信号ＣＨＡＮＧＩＮＧ ＧＮＴ及びＮＥＷ ＦＲＡ
ＭＥ（新しいＦＲＡＭＥ 信号がアサートされたことを
示す）を受信する。最小許可タイマ３０４の初期値は、
値｛ＣＦＧ２Ａ ＭＩＮＧＮＴ［３：０］，００００｝と
してロードされ、信号ＣＦＧ２Ａ ＭＩＮＧＮＴ［３：
０］は、最小許可タイマ３０４の初期値を規定するコン
フィギュレーション・スペース１２５に記憶されたコン
フィギュレーション・ビットである。最小許可タイマ３
０４は、０にカウント・ダウンされて信号ＣＨＡＮＧＩ
ＮＧ ＧＮＴがハイにアサートされた後に、再びロード
される。最小許可タイマ３０４に新しい値がロードされ
た後に、信号ＮＥＷ ＦＲＡＭＥがハイにアサートさ
れ、且つ信号ＣＨＡＮＧＩＮＧ ＧＮＴが許可状態マシ
ン３０７によってローにデアサートされたときに、該タ
イマは減分を開始し、これはＰＣＩバス３２上で新しい
トランザクションが開始したことを示す。信号ＭＹ Ｒ
ＥＱ［７：１］はＮＯＲゲート３１４によって発生さ
れ、このゲートの入力は要求信号ＲＥＱ［７：１］ と
マスク信号Ｑ２ＡＭＡＳＫＲＥＱ［７：１］を受信す
る。マスク・ビットＱ２ＡＭＡＳＫＲＥＱ［Ｘ］（Ｘ＝
１〜７）のアサートは、対応するマスタの要求ＲＥＱ
［Ｘ］をマスクし、これにより、ＰＣＩアービタ１２４
が要求信号に応答しないようにする。信号ＭＹ ＲＥＱ
［０］はインバータ３１６から出力され、該インバータ
は、ブリッジ・リクエストＢＬＲＥＱ を受信する。

【０１１０】図２２を参照すると、許可状態マシン３０
７は４つの状態、ＰＡＲＫ、ＧＮＴ、ＩＤＬＥ４ＧＮ
Ｔ、ＩＤＬＥ４ＰＡＲＫを含む。リセット信号ＲＥＳＥ
Ｔ（ＰＣＩリセット信号ＰＣＩＲＳＴ２ から発生され
る）がアサートされると、許可状態マシン３０７は状態
ＰＡＲＫとなり、信号ＡＮＹ ＲＥＱがデアサートされ
る間そこに停まる。ＰＣＩアービタ１２４への要求ライ
ンの何れかがアサートされると、信号ＡＮＹ ＲＥＱは
ハイにアサートされる。ＰＡＲＫ状態において、ＰＣＩ
−ＰＣＩブリッジ４８は、別の要求が存在しないとき
に、ＰＣＩバス３２の所有者としてとどまる。信号ＡＮ
Ｙ ＲＥＱがアサートされたならば、許可状態マシン３
０７は状態ＰＡＲＫから状態ＩＤＬＥ４ＧＮＴへ遷移
し、信号ＣＨＡＮＧＩＮＧ ＧＮＴがハイにアサートさ
れ、ＰＣＩアービタ１２４がマスタを変更していること
を示す。許可信号ＧＮＴ［７：０］はすべて０にクリア
され、信号ＣＵＲＭＡＳＴ［２：０］が次のマスタＮ
ＣＵＲＭＡＳＴ［２：０］の値で更新される。更に、ラ
ウンド−ロビン・マスタ信号ＲＲ ＭＡＳＴ［２：０］
は、信号ＡＤＶ ＲＲ ＭＡＳＴがＬ１状態マシン３０
０によってアサートされた場合に、次のラウンド−ロビ
ン・マスタ値Ｎ ＲＲ ＭＡＳＴ［２：０］に更新され
る。信号ＡＤＶ ＲＲ ＭＡＳＴがハイのときは、次の
Ｌ１マスタがＬ２マスタのうちの１つであることを示
す。状態ＩＤＬＥ４ＧＮＴから、許可状態マシン３０７
は次にＧＮＴ状態に遷移し、信号ＧＮＴ［７：０］が新
しい許可信号ＮＥＷＧＮＴ［７：０］の状態へ設定さ
れ、信号ＣＨＡＮＧＩＮＧ ＧＮＴがローになる。信号
ＮＥＷＧＮＴ［７：０］は、図２４に示されるように、
現在マスタ信号ＣＵＲＭＡＳＴ［２：０］の状態に基づ
いている。

【０１１１】ＧＮＴ状態から３つの遷移が可能である。
アービトレーション・ウインドウがオープンであり（Ｏ
ＰＥＮ ＷＩＮＤＯＷがハイ）、保留されている要求が
なく（ＡＮＹ ＲＥＱがロー）、ＰＣＩバス３２がアイ
ドリング状態であり（ＢＵＳ ＩＤＬＥがハイ）、次のマ
スタが現在のマスタである（即ち、現在のマスタがパー
クしているマスタである）場合、許可状態マシン３０７
はＰＡＲＫ状態に戻る。ＧＮＴ状態からＰＡＲＫ状態へ
戻るように遷移する場合、信号Ｌ１ＳＴＡＴＥ［１：
０］は、信号Ｎ Ｌ１ＳＴＡＴＥ［１：０］で更新され
る。しかしながら、保留されている要求がなく且つバス
がアイドリング状態であるが、現在のマスタがパークし
ているマスタではない（即ち、信号Ｎ ＣＵＲＭＡＳＴ
［２：０］が信号ＣＵＲＭＡＳＴ［２：０］の値と等し
くない）場合、アイドリング状態が必要であり、許可状
態マシン３０６は、ＧＮＴ状態からＩＤＬＥ４ＰＡＲＫ
状態へ遷移する。Ｌ１状態値Ｌ１ＳＴＡＴＥ［１：０］
は更新される。ＩＤＬＥ４ＰＡＲＫ状態から、許可状態
マシン３０７はＰＡＲＫ状態へ遷移し、許可信号ＧＮＴ
［７：０］を新しい許可信号ＮＥＷＧＮＴ［７：０］に
等しくセットして、ＰＣＩバス３２を新しいマスタに許
可する。信号ＣＨＡＮＧＩＮＧ ＧＮＴもまたローにさ
れる。アービトレーション・ウインドウがオープンし
（ＯＰＥＮ ＷＩＮＤＯＷがハイ）、且つ次のマスタが
現在のマスタではない（信号Ｎ ＣＵＲＭＡＳＴ［２：
０］が信号ＣＵＲＭＡＳＴ［２：０］と等しくない）場
合、許可状態マシン３０６は、アイドリング状態ＩＤＬ
Ｅ４ＧＮＴへ遷移してバス・マスタ許可を変更する。遷
移において、信号ＣＨＡＮＧＩＮＧ ＧＮＴがハイにア
サートされ、信号ＧＮＴ［７：０］がすべて０にクリア
され、信号ＣＵＲＭＡＳＴ［２：０］が次のマスタ値Ｎ
ＣＵＲＭＡＳＴ［２：０］に更新され、Ｌ１状態信号
Ｌ１ＳＴＡＴＥ［１：０］が次の状態値Ｎ Ｌ１ＳＴＡ
ＴＥ［１：０］に更新される。更に、信号ＡＤＶ ＲＲ
ＭＡＳＴがハイにアサートされると、ラウンド−ロビ
ン・マスタ信号ＲＲ ＭＡＳＴ［２：０］が次のラウン
ド−ロビン・マスタＮ ＲＲ ＭＡＳＴ［２：０］に更新
される。許可信号ＧＮＴ［７：０］は次に、ＩＤＬＥ４
ＧＮＴ状態からＧＮＴ状態への遷移において、値ＮＥＷ
ＧＮＴ［７：０］に割り当てられる。

【０１１２】図２３を参照すると、Ｌ１状態マシン３０
０（図２１）は、ＲＥＳＥＴ信号がアサートされたとき
に状態ＲＲにおいて動作を開始し、状態マシン３００は
遅延された要求信号ＢＡＬ ＤＥＬ ＲＥＱがローの場
合に（遅延された要求信号が保留されていないことを示
す）状態ＲＲに停まる。ＲＲ状態の間、信号ＡＤＶ ＲＲ
ＭＡＳＴはハイにアサートされ、許可状態マシン３０
７がラウンド−ロビン・マスタを更新することを可能に
する（即ち、信号ＲＲ ＭＡＳＴ［２：０］を値Ｎ Ｒ
Ｒ ＭＡＳＴ［２：０］と等しくセットする）。ＲＲ状
態は、レベル２・アービトレーション・スキームが用い
られるラウンド−ロビン状態である。ＲＲ状態の間、次
のマスタ信号Ｎ ＣＵＲＭＡＳＴ［２：０］は次のラウ
ンド−ロビン・マスタＮ ＲＲ ＭＡＳＴ［２：０］と
等しくセットされ、ストリーム要求が存在する場合（Ｓ
ＴＲＥＡＭ ＲＥＱがハイ）、又は最小許可タイマ３０
４がタイマ・アウトしている場合（ＭＩＮ ＧＲＡＮＴ
がハイ）、又は現在のマスタがその要求を否定した場合
（ＣＵＲＭＡＳＴ ＲＥＱがローになる）に、信号ＯＰ
ＥＮ ＷＩＮＤＯＷがハイにセットされる。信号ＯＰＥ
Ｎ ＷＩＮＤＯＷは、ハイにアサートされたときに、新
しいアービトレーションが行われることを可能とする。

【０１１３】遅延された要求が検出されると（ＢＡＬ
ＤＥＬ ＲＥＱがハイになる）、Ｌ１状態マシン３００
はＲＲ状態からＢＡＬ状態へ遷移し、次のマスタ状態Ｎ
ＣＵＲＭＡＳＴ［２：０］をブリッジ・チップ４８と
してセットし、信号ＡＤＶ ＲＲ ＭＡＳＴをデアサート
して、レベル２・ラウンド−ロビン・アービトレーショ
ンをディスエーブルにする。ＢＡＬ状態において、遅延
された要求がデアサートされるか（ＢＡＬ ＤＥＬ Ｒ
ＥＱがローになる）又は遅延された要求が再試行される
（ＢＡＬ ＲＥＴＲＩＥＤがハイになる）場合に、信号
ＯＰＥＮ ＷＩＮＤＯＷはハイにアサートされる。信号
ＢＡＬ ＤＥＬ ＲＥＱがローにされるか、又は遅延さ
れた要求ＢＡＬ ＤＥＬ ＲＥＱがハイにアサートさ
れ、そして再試行するマスタの要求がローにされ（ＲＴ
ＲＹＭＡＳＴ ＲＥＱがロー）、且つスロット・リクエ
ストＡＮＹ ＳＬＯＴ ＲＥＱがハイにアサートされる
と、Ｌ１状態マシン３００はＲＲ状態に戻るように遷移
する。この遷移において、信号ＡＤＶ ＲＲ ＭＡＳＴ
はハイにアサートされ、次のマスタ信号Ｎ ＣＵＲＭＡ
ＳＴ［２：０］は次のラウンド−ロビン・マスタＮ Ｒ
Ｒ ＭＡＳＴ［２：０］と等しくセットされる。信号Ｂ
ＡＬ ＤＥＬ ＲＥＱがデアサートされると、それは、
アービタ１２４がレベル２・ラウンド−ロビン・スキー
ムへ戻るべきであることを示す。遅延された要求信号が
アサートされるが再試行を行うマスタの要求が否定され
たならば、レベル１・アービトレーション・スキームが
ブリッジ・チップ４８とＰＣＩバス３２のスロットの間
に存在することになる。

【０１１４】遅延された要求ＢＡＬ ＤＥＬ ＲＥＱと
再試行するマスタの要求ＲＴＲＹＭＡＳＴ ＲＥＱの両
方がアサートされると、Ｌ１状態マシン３００は状態Ｂ
ＡＬから状態ＲＥＴＲＹ ＭＡＳＴへ遷移し、再試行を
行うマスタは、次のマスタとしてセットされる（Ｎ Ｃ
ＵＲＭＡＳＴ［２：０］がＲＴＲＹ ＭＡＳＴ［２：
０］と等しくセットされる）。信号ＡＤＶ ＲＲ ＭＡ
ＳＴはローに維持される。ＲＥＴＲＹ ＭＡＳＴ状態に
おいて、ＰＣＩスロット・マスタの何れも要求をアサー
トしていないならば（ＡＮＹ ＳＬＯＴ ＲＥＱがロ
ー）、レベル１・アービトレーション・スキームは再試
行するマスタとブリッジ・チップ４８の間にあることに
なり、Ｌ１状態マシン３００はＢＡＬ状態に戻るように
遷移する。ブリッジ・チップ４８は次のマスタとしてセ
ットされ（Ｎ ＣＵＲＭＡＳＴ［２：０］が状態ＢＡＬ
ＢＯＡと等しい）、信号ＡＤＶ ＲＲ ＭＡＳＴがロー
に維持される。しかしながら、スロット・マスタの何れ
かが要求をアサートしていると（ＡＮＹ ＳＬＯＴ Ｒ
ＥＱがハイ）、Ｌ１状態マシン３００は、ＲＥＴＲＹ Ｍ
ＡＳＴ状態からＲＲ状態へ遷移する。遷移において、信
号ＡＤＶ ＲＲ ＭＡＳＴはハイにアサートされ、次の
ラウンド−ロビン・マスタが次のマスタとしてセットさ
れる（Ｎ ＣＵＲＭＡＳＴ［２：０］がＮ ＲＲ ＭＡ
ＳＴ［２：０］と等しくセットされる）。ブリッジ・チ
ップのストリーミング能力を利用するために、ＤＲＣに
対するデータがケーブル２８から到着し始めるときに、
そのＤＲＣに関連するマスタは、最高の優先順位のデバ
イスとなる（そのＲＥＱ がアサートされると仮定す
る）。これによって、マスタがケーブル２８を下ってく
るデータ・ストリームを受信することが可能となり、そ
のとき、ウインドウはストリーミングのためにそこにあ
る。ブリッジ・チップ４８がＤＲＣ待ち行列を満たす前
にマスタを接続できないならば、アップストリームのブ
リッジ・チップ２４が遮断し、データの一部のみが要求
を行っているマスタに渡されてしまい、マスタがアップ
ストリームのバス２４に別の読み出し要求を発生するこ
とが必要となる。ストリーミング・マスタは、ＤＲＣデ
ータがケーブル２８から到着し続ける限り、最高の優先
順位を保持する。マスタが異なるサイクル／アドレスを
繰り返すならば再試行されるが、その要求がどこかへ行
ってしまうまで、又はストリーミングの機会が通過する
まで、２次ＰＣＩバス３２の所有権を維持する。

【０１１５】再試行要求及び多重スレッド・マスタ 各ブリッジ・チップは、遅延されたトランザクションの
デバイスであるので、ダウンストリームのバス３２上の
デバイスがアップストリームのターゲットを宛て先にす
る読み出し要求を発生すると、ダウンストリームのブリ
ッジ・チップ４８は、２次バス３２上に再試行トランザ
クション（ＰＣＩの仕様において説明）を発生し、ケー
ブル２８を上流方向に要求を送信する。再試行トランザ
クションは、要求を行っているマスタがＰＣＩバス３２
の制御を放棄するようにし、そのＲＥＱ ラインを否定
するようにする。ＲＥＱ ラインを否定した後に、再試
行したマスタは、後の時間に、同じサイクルに対して要
求を再アサートし、それによって、そのＧＮＴ がアサ
ートされ（もしそのＲＥＱ ラインがマスクされていな
い場合）、且つダウンストリームのブリッジ・チップ４
８において読み出し完了表示がアサートされるまで、バ
ス・マスタが再試行される結果となる。

【０１１６】図２５を参照すると、再試行要求の不必要
なサービスを避けるために、再試行された遅延された読
み出し又は書き込み要求を発生する２次バス・マスタの
ＲＥＱ ラインは、遅延された完了信号が戻るまで、信
号Ｑ２Ａ ＭＡＳＫ ＲＥＱ［７：１］（再試行されマ
スクされていないブリッジ・チップ４８からの要求）の
適宜のものをアサートすることによってマスクされる。
この様式において、要求を行う他のマスタには、それら
の要求を得るための優先順位が与えられる。遅延された
完了信号と関連する第１の情報が返送されるとすぐに、
対応するマスタのＲＥＱ ラインはマスク解除され、再
試行したマスタが再びアービトレーションに入ることが
できる。しかしながら、第１のターゲットをアサートで
き、再試行されるようにし、異なる要求とともに戻って
くることが可能な、ダウンストリームのバス３２（図２
６Ｂ）上の多重スレッド（multi-threaded）（又は多重
ヘッド（multi-headed））のマスタに対しては、特別な
ケースが存在する。そのような多重スレッド・バス・デ
バイスの１つは、２次ＰＣＩバス３２と下位のＰＣＩバ
ス３２５を接続するＰＣＩ−ＰＣＩブリッジ３２３であ
る。バス３２５は、ネットワーク・インターフェース・
カード（ＮＩＣ）３２７Ａと３２７Ｂに接続され、それ
らは２つの異なるネットワークに接続される。従って、
１次ＰＣＩバス３２に対するＮＩＣ３２７Ａからの要求
がブリッジ・チップ４８によって再試行されるならば、
ＮＩＣ３２７Ｂは異なる要求を発生することができる。
この場合、信号ＣＦＧ２Ｑ ＭＵＬＴＩ ＭＡＳＴＥＲ
［Ｘ］がハイにセットされることによって、多重スレッ
ド・マスタのＲＥＱ ラインはマスクされない。

【０１１７】図２５の状態レジスタ３２６は、スロット
がシングル又は多重スレッドであるかを判定する。レジ
スタ３２６は、リセットされると、各２次バス・デバイ
スがシングル−スレッドであると推定するためにクリア
される。次に、各スロットは、同じマスタからの或るサ
イクルが保留されているときに異なるサイクルを要求す
るかを判定するために、監視される。マスタにおいて多
重スレッドの挙動が観察されたならば、そのマスタは、
対応するビットＣＦＧ２Ｑ ＭＵＬＴＩ ＭＡＳＴＥＲ
［Ｘ］をハイにセットすることによって、マスクされ
る。状態レジスタ３２６の入力は、１４：７マルチプレ
クサ３２８の出力に接続され、このマルチプレクサの
「０」入力は１４：７マルチプレクサ３３０の出力に接
続され、「１」入力はアドレス・ビットＰ２Ｑ ＡＤ
［２２：１６］に接続される。選択信号ＣＦＧＷＲ Ｍ
Ｍは、マルチプレクサ３２８の「０」入力と「１」入力
を選択する。信号ＣＦＧＷＲ ＭＭがハイにアサートさ
れると、データ・ビットＰ２Ｑ ＡＤ［２２：１６］に
より状態レジスタ３２６へコンフィギュレーション書き
込みがなされ、レジスタ３２６のビットのソフトウエア
制御を可能にする。マルチプレクサ３３０の「１」入力
は多重マスタ信号ＭＵＬＴＩ ＭＡＳＴＥＲ［７：１］
を受信し、「０」入力はレジスタ３２６の出力を受信
し、そして、マルチプレクサ３３０は信号ＭＵＬＴＩ
ＳＥＬによって制御される。信号ＭＵＬＴＩ ＳＥＬは
ＡＮＤゲート３３８によって発生され、このゲートの第
１の入力は、信号Ｑ２ＰＩＦ ＣＨＥＣＫ ＣＹＣ（２
次ＰＣＩバス３２上のバス・デバイスからの遅延された
メモリ読み出し又は書き込み要求の間などに、ハイにア
サートされて、現在のトランザクション情報が待ち行列
ブロック１２７に記憶された情報と一致するかチェック
されるべきであることを示す）を受信し、このゲートの
他の入力は、信号ＤＣＱ ＨＩＴ（現在のアドレス情報
が、ＤＣＱ１４８における要求を行っているマスタの保
留要求に関連するアドレス情報と一致しないことを示
す）の反転信号を受信する。従って、比較が一致しなけ
れば、信号ＣＦＧ２Ｑ ＭＵＬＴＩ ＭＡＳＴＥＲ
［７：１］の値が更新される。

【０１１８】マスタＸが再試行された保留の要求を有
し、且つマスタＸが異なる要求とともに戻って来たなら
ば、ビットＭＵＬＴＩ ＭＡＳＴＥＲ［Ｘ］はハイにア
サートされる。これは保留のトランザクション情報（例
えば、アドレス、バイト・イネーブル、書き込みのため
のデータ）と新しい要求のアドレスを比較することによ
ってをチェックされる。比較が一致しなかったというこ
とは、マスタが多重スレッドであることを示す。一旦、
多重マスタ・コンフィギュレーション・ビットＣＦＧ２
Ｑ ＭＵＬＴＩ ＭＡＳＴＥＲ［Ｘ］（Ｘ＝１〜７）が
ハイにセットされると、このビットはハイに維持され
る。信号ＭＵＬＴＩ ＭＡＳＴＥＲ［７：１］は、デコ
ーダ３３６によって発生される。デコーダ３３６は信号
Ｑ２ＰＩＦ ＳＬＯＴ［２：０］（マスタからの現在の
遅延された要求に対するスロット数）、Ｑ［７：０］
ＭＡＳＴＥＲ［２：０］（ＤＣＱ１４８における８つの
バッファの各々に関連するマスタ）、Ｑ［７：０］ Ｃ
ＯＭＰＬＥＴＥ（８つの待ち行列の各々の完了状態）、
及びＱ［７：０］ ＰＡＲＴ ＣＯＭＰＬＥＴＥ（遅延
された完了待ち行列におけるバッファの各々の部分的完
了状態）を受信する。例えば、信号Ｑ０ ＭＡＳＴＥＲ
［２：０］が値４を含むならば、それは、ＤＣＱバッフ
ァ０がスロット４におけるバス・デバイスからの遅延さ
れた要求のトランザクション情報を記憶することを示
す。信号ＱＹ ＣＯＭＰＬＥＴＥ（Ｙ＝０〜７）は、ハ
イにアサートされると、ＤＣＱバッファＹが遅延された
要求のトランザクションに関連するすべてのデータを受
信したことを示す。信号ＱＹ ＰＡＲＴ ＣＯＭＰＬＥ
ＴＥ（Ｙ＝０〜７）は、ハイにアサートされると、マス
タのうちの１つの遅延されたトランザクションに対して
ＤＣＱバッファとしてＤＣＱバッファＹが割り当てられ
たが、その遅延されたトランザクションに関連するすべ
てのデータがまだ受信されていないことを示す。

【０１１９】現在のスロット番号Ｑ２ＰＩＦ ＳＬＯＴ
［２：０］が８つの待ち行列のマスタの表示の信号Ｑ
［７：０］ ＭＡＳＴＥＲ［２：０］の何れかの値と等
しく、且つ対応するＤＣＱバッファが完了又は部分的完
了の状態である場合には、信号ＤＣＱ ＨＩＴがローで
且つ信号Ｑ２ＰＩＦ ＣＨＥＣＫ ＣＹＣがハイである
ならば、ビットＭＵＬＴＩ ＭＡＳＴＥＲ［７：１］の
対応するものがハイにセットされる。即ち、例えば、信
号Ｑ２ＰＩＦ ＳＬＯＴ［２：０］が値２を含み、スロ
ット２におけるデバイスが遅延された要求の現在のマス
タであることを示し、ＤＣＱバッファ５がスロット２の
マスタに対する保留の要求を記憶しており（Ｑ５ ＭＡ
ＳＴＥＲ［２：０］＝５）、信号Ｑ５ ＣＯＭＰＬＥＴ
Ｅ又は信号Ｑ５ ＰＡＲＴ ＣＯＰＭＬＥＴＥの何れか
がハイであり、信号Ｑ２ＰＩＦ ＣＨＥＣＫ ＣＹＣが
ハイであり、信号ＤＣＱ ＨＩＴがローであるならば、
ビットＭＵＬＴＩ ＭＡＳＴＥＲ［２］はハイにセット
されて、スロット２のデバイスが多重スレッドのマスタ
であることを示す。マスク要求発生ブロック３３２は、
信号Ｑ［７：０］ ＭＡＳＴＥＲ［２：０］、Ｑ［７：
０］ ＳＴＡＴＥ［３：０］（遅延された完了待ち行列
０〜７の状態を示す）、ＳＬＯＴ ＷＩＴＨ ＤＡＴＡ
［７：０］（遅延された完了Ｑ０〜７が有効データを含
むかを示す）、ＣＦＧ２Ｑ ＭＵＬＴＩ ＭＡＳＴＥＲ
［Ｘ］（Ｘ＝１〜７）、ＣＦＧ２Ｑ ＡＬＷＡＹＳ Ｍ
ＡＳＫ、及びＣＦＧ２Ｑ ＮＥＶＥＲ ＭＡＳＫに応答
して、信号Ｑ２Ａ ＭＡＳＫ ＲＥＱ［Ｘ］（Ｘ＝１〜
７）を発生する。

【０１２０】図２６Ａに示されるように、マスク要求発
生ブロック３３２は、信号Ｑ２Ａ ＭＡＳＫ ＲＥＱ
［Ｘ］（Ｘ＝１〜７）を発生するための２：１マルチプ
レクサ３２０を含む。マルチプレクサ３２０の「１」入
力はＯＲゲート３２２の出力に接続され、「０」入力は
ロー（アース）に結合される。マルチプレクサ３２０の
選択制御入力は、信号ＭＡＳＫ ＭＵＸＳＥＬである。
ＯＲゲート３２２の１つの入力は、ＮＯＲゲート３２４
の出力に接続される。このＮＯＲゲートの１つの入力
は、信号ＣＦＧ２Ｑ ＭＵＬＴＩ ＭＡＳＴＥＲ［Ｘ］
（多重スレッドのマスタを示す）を受信し、別の入力は
信号ＣＦＧ２Ｑ ＮＥＶＥＲ ＭＡＳＫ（多重スレッド
のマスタが検出された場合に要求ラインがマスクされる
べきではないことを示すコンフィギュレーション・ビッ
ト）を受信する。ＯＲゲート３２２の別の入力は、信号
ＣＦＧ２Ｑ ＡＬＷＡＹＳ ＭＡＳＫを受信し、これ
は、信号ＭＵＸＳＥＬがハイにアサートされた場合に対
応するマスク・ビットＱ２Ａ ＭＡＳＫ ＲＥＱ［Ｘ］
が常にマスクされるべきであることを示すコンフィギュ
レーション・ビットである。２次バス・マスタからの要
求が待ち行列ブロック１２７に既に存在するデータへの
ものではない、即ち、要求が１次バス２４へ送信されね
ばならないならば、信号ＭＡＳＫ ＭＵＸＳＥＬはハイ
にアサートされる。即ち、要求が２次ＰＣＩバス３２上
のデバイスから１次ＰＣＩバス２４へアップストリーム
に送信される毎に、ビットＣＦＧ２Ｑ ＭＵＬＴＩ Ｍ
ＡＳＴＥＲ［７：１］のチェックが行われて、多重スレ
ッドのマスタが検出されたかを判定する。要求をマスク
することは、コンフィギュレーション・レジスタ１２５
において適当なビットをセットすることによって、オー
バーライド（override）されることができる。使用可能
なモジュールには、１）多重スレッドのマスタでない場
合に、要求のマスクがイネーブルされるノーマル・モー
ド（ＣＦＧ２Ｑ ＮＥＶＥＲ ＭＡＳＫ＝０、ＣＦＧ２
Ｑ ＡＬＷＡＹＳ ＭＡＳＫ＝０）、２）多重スレッド
であったとしても、再試行したマスタからの要求がマス
クされる常時マスク・モード（ＣＦＧ２Ｑ ＡＬＷＡＹ
Ｓ ＭＡＳＫ＝１）、及び３）要求が決してマスクされ
ない非マスク・モード（ＣＦＧ２Ｑ ＮＥＶＥＲ ＭＡ
ＳＫ＝１、ＣＦＧ２Ｑ ＡＬＷＡＹＳ ＭＡＳＫ＝０）
が含まれる。

【０１２１】拡張カードの挿入と取り外し 拡張カードの接続 図１および図２７Ａに示すように、共通設計３０の２つ
の拡張ボックス３０ａおよび３０ｂは、その各々が、コ
ンピュータ・システム１０をパワーアップしたままで、
従来型の拡張カード８０７が（ホットプラグされて）挿
入及び取り外しできる６つのホットプラグ型スロット３
６（３６ａ〜３６ｆ）を持つ。６つの機械式レバー８０
２は、対応するホットプラグ型スロット３６中に挿入さ
れる拡張カード８０７の内の希望するものを閉鎖（クロ
ーズ）、すなわちラッチする時に）固定するのに使用さ
れる。スロット３６の内の１つから拡張カード８０７を
取り外したり挿入したりするためには、対応するレバー
８０２を開放（オープン）しなければならない、すなわ
ちラッチを外さなければならないが、レバー８０２が開
放している間は、対応するスロット３６はパワーはダウ
ンしたままである。そのスロット３６に固着しているレ
バー８０２を開放すると、コンピュータ・システム１０
はこれを感知して、カード８０７がそのスロット３６か
ら取り外しできるようになる前に、カード８０７（およ
び対応するスロット３６）をパワーダウンする。パワー
ダウンされたスロット３６は、カード８０７を保持して
いない他のスロットと同様に、コンピュータ・システム
１０がそのソフトウエアで希望のスロット３６をパワー
アップするまで、パワー・ダウンされたままである。カ
ード・スロット３４に挿入されたカード４６はブリッジ
・チップ４８を有するが、このチップは、レバー８０２
の固定状況（開放しているか閉成しているか）を監視
し、どのカード８０７（および対応するスロット３６）
でもレバー８０２で固定されていないものがあれば、パ
ワーダウンする。コンピュータ・システム１０のソフト
ウエアはまた、どのスロット３６でもパワーダウンでき
る。複数のカード８０７は、パワーアップ・シーケンス
でパワーアップされ、パワーダウン・シーケンスでパワ
ーダウンされる。パワーアップ・シーケンスでは、電力
は、パワーアップされているカード８０７に最初に供給
され、その後で、パワーアップされるカード８０７に、
ＰＣＩクロック信号が（ＰＣＩバス３２を介して）入力
される。カード８０７の残りのＰＣＩバス信号線は、Ｐ
ＣＩバス３２の対応するラインに結合される。最後に、
パワーアップされているカード８０７用のリセット信号
が反転され、これによってカード８０７はリセット状態
から解放される。

【０１２２】パワーアップ・シーケンスによって、パワ
ーアップされるカード８０７の回路は、残りのＰＣＩバ
ス信号が与えられる以前に、ＰＣＩクロック信号によっ
て完全に機能可能となる。クロック信号および残りのＰ
ＣＩバス信号は、カード８０７に接続され、しかもカー
ド８０７がリセットされる以前であれば、ブリッジ・チ
ップ４８はＰＣＩバス３２の制御を保有する。これらの
時間中、ブリッジ・チップ４８がＰＣＩバス３２を制御
するので、パワーアップ・シーケンスによって発生する
ＰＣＩバス３２への電位グリッチは、パワーアップされ
ているカード８０７の動作には影響しない。パワーダウ
ン・シーケンスにおいては、パワーダウンされるカード
８０７が最初にリセットされる。次に、ＰＣＩクロック
信号以外のＰＣＩバス信号がカード８０７から除かれ
る。するとブリッジ・チップ４８は、カード８０７がパ
ワーダウンされる前に、カード８０７からＰＣＩクロッ
ク信号を除去する。パワーダウン・シーケンスによっ
て、パワーダウンされるカード８０７からバス３２への
誤信号の伝搬が最小化されるが、これは、カード８０７
上の回路がＰＣＩバス信号ラインが遮断されるまでは、
完全に機能可能であるためである。ＰＣＩクロック信号
および残りのＰＣＩバス信号の接続が外され、カード８
０７がリセットされると、ブリッジ・チップ４８はＰＣ
Ｉバス３２を制御する。これらの時間中、ブリッジ・チ
ップ４８がＰＣＩバス３２を制御するので、パワーダウ
ン・シーケンスによって起こるＰＣＩバス３２上の電位
グリッチは、パワーアップされているカード８０７の動
作に影響しない。

【０１２３】ブリッジ・チップ４８は、２４本の制御信
号ＰＯＵＴ［３９：１６］によってスロット３６のパワ
ーアップ・シーケンスとパワーダウン・シーケンスを制
御するシリアル入出力（ＳＩＯ）回路５０を具備する。
制御信号ＰＯＵＴ［３９：１６］は、ＳＩＯ回路５０が
発生する４０本の出力制御信号ＰＯＵＴ［３９：１６］
の一部（サブ集合）である。制御信号ＰＯＵＴ［３９：
１６］は、スロット・バス・イネーブル信号ＢＵＳＥＮ
＃［５：０］、スロット・パワー・イネーブル信号ＰＷ
ＲＥＮ［５：０］、スロット・クロック・イネーブル信
号ＣＬＫＥＮ＃［５：０］およびスロット・リセット信
号ＲＳＴ＃［５：０］（すべてＳＩＯ回路５０の内部信
号であり、後述する）がラッチされたものである。制御
信号ＰＯＵＴ［３９：０］、信号ＢＵＳＥＮ＃［５：
０］、ＰＷＲＥＮ［５：０］、ＣＬＫＥＮ＃［５：０］
およびＲＳＴ＃［５：０］の関係を次の表に示す。

【表１５】

【０１２４】図２および図２８に示すように、ホットプ
ラグ型スロット３６の各々は、ＰＣＩバス３２に対する
スロット３６の接続および取り外しのための関連のスイ
ッチ回路４１を有する。スロット３６それぞれに備えら
れているスイッチ回路４１には、制御信号ＰＯＵＴ［３
９：１６］の内の４つが入力される。例えば、スロット
３６ａの場合、制御信号ＰＯＵＴ［２８］がオンにな
る、すなわちロー・レベルであると、スロット３６ａ
は、スイッチ回路４７によってＰＣＩバス３２のバス信
号線に接続される。制御信号ＰＯＵ［２８］がオフにな
る、すなわちハイ・レベルであると、スロット３６ａは
ＰＣＩバス３２のバス信号ラインからその接続を外され
る。制御信号ＰＯＵＴ［２２］がオンになる、すなわち
ロー（低レベル）の場合、スロット３６ａは、スイッチ
回路４３を介してＰＣＩクロック信号ＣＬＫに接続され
る。制御信号ＰＯＵＴ［２２］がオフになる、すなわち
ハイの場合、スロット３６ａはクロック信号ＣＬＫから
その接続を外される。制御信号ＰＯＵＴ［３４］がオン
になる、すなわちハイの場合、スロット３６ａはスイッ
チ回路４５を介してカードの電源レベルＶ_SSに接続され
る。制御信号ＰＯＵＴ［３４］がオフになる、すなわち
ローの場合、スロット３６ａは、カード電源レベルＶ_SS
からその接続を外される。制御信号ＰＯＵＴ［１６］が
オンになる、すなわちローの場合、スロット３６ａはリ
セットされ、制御信号ＰＯＵＴ［１６］がオフになる、
すなわちハイの場合、スロット３６ａはリセット状態か
ら脱出する。

【０１２５】図２に示すように、ＳＩＯ回路５０は、拡
張ボックス３０が提供する最高１２８（１６バイト）の
ラッチ状態信号ＳＴＡＴＵＳ［１２７：０］を選択して
監視する。状態信号ＳＴＡＴＵＳ［１２７：０］は、拡
張ボックス３０の選ばれた状態の”スナップショット”
を形成する。状態信号ＳＴＡＴＵＳ［１２７：０］に
は、レバー８０２の個々の固定状態（開放されている
か、閉成されているか）を示す６つの状態信号ＳＴＡＴ
ＵＳ［５：０］が含まれる。ＳＩＯ回路５０は、状態信
号ＳＴＡＴＵＳ［３１：０］の論理電圧レベルに変化が
ないかどうかを監視する。ＳＩＯ回路５０は、ＣＰＵ１
４からの指示に基づいて、状態信号ＳＴＡＴＵＳ［１２
７：３２］を順次にＳＩＯ回路５０に送り込む。ＳＩＯ
回路５０は、シリアル・データ信号ＮＥＷ ＣＳＩＤを
介して、状態信号ＳＴＡＴＵＳ［１２７：０］をその最
下位信号から始めて受信する。データ信号ＮＥＷ ＣＳ
ＩＤは、スロット３６と共に拡張ボックス３０のボード
上に位置する３２ビットのパラレル入力シフトレジスタ
８２のシリアル出力によって供給される。レジスタ８２
は、そのパラレル入力端子から、３２の最下位状態信号
ＳＴＡＴＵＳ［３１：０］に含まれる２４のパラレル状
態信号ＰＩＮ［２３：０］（ホットプラグ型スロット３
６の各々に対して４つづずつが関連している）を受信す
る。状態信号ＳＴＡＴＵＳ［３１：０］の内１つ以上の
信号によって示される状態、すなわち論理電圧レベルが
変化すると、ブリッジ・チップ４８は、割り込み受信ブ
ロック１３２によって受信されたシリアル割り込み要求
信号ＳＩ ＩＮＴＲ＃をオンにする、すなわちローに駆
動することによって、ＣＰＵ１４に対して割り込み要求
を発生させる。状態信号ＰＩＮ［２３：０］には、個々
のスロット３６と関連する２つのＰＣＩカード存在信号
（ＰＲＳＮＴ１＃およびＰＲＳＮＴ２＃）が含まれる。

【０１２６】６つの状態信号ＰＩＮ［５：０］（自身の
ラッチされた信号、すなわち状態信号ＳＴＡＴＵＳ
［５：０］に対応している）は、レバー８０２の各々の
固定状態、すなわち契合状態（開成しているか閉成して
いるか）を示す。６つのスライディング・スイッチ８０
５（図２７のＡ〜Ｃを参照）は、その対応するレバー８
０２の動きによって始動されて、その対応するレバー８
０２の固定状態を電気的に指示するために用いられる。
スイッチ８０５はその各々が、グランドに結合された第
１の端子、及び状態信号ＰＩＮ［５：０］の内の対応す
る１つを供給する第２の端子を有する。この第２の端子
は、６個あるレジスタ８０１の内の１つを介して電源電
圧ＶＤＤに結合されている。レバー８０２の内のいずれ
か１つが開成されており、さらにレバー８０２により固
定されているカード８０７が解放されると、状態信号Ｐ
ＩＮ［５：０］の内の対応する１つがオンとなる、すな
わちハイに駆動される。１例として、スロット３６ａの
場合、対応するレバー８０２が閉成されると、状態信号
ＰＩＮ［０］はオフとなる、すなわちローに駆動され
る。スロット３６ａ用のレバー８０２が開成されると、
状態信号ＰＩＮ［０］はオンとなる、すなわちハイに駆
動される。レジスタ８２はまた、ラッチされた状態信号
ＳＴＡＴＵＳ［１２７：３２］をシリアル・ストリーム
として受信するが、これは、信号ＳＴＡＴＵＳ［１２
７：３２］のいずれか１つの論理電圧レベルが変化して
も、割り込みを掛けることはない。状態信号ＳＴＡＴＵ
Ｓ［１２７：３２］は、スロット３６を持つ拡張ボック
ス３０のボード上に位置する１６ビットのシフトレジス
タ５２から成っている。シフトレジスタ５２は、自身の
パラレル入力端子から状態信号を受信し、ＳＩＯ回路５
０の指示に基づいて、状態信号ＳＴＡＴＵＳ［１２７：
３２］をラッチする。シフトレジスタ５２は、状態信号
ＳＴＡＴＵＳ［１２７：３２］をシリアル化し、信号Ｓ
ＴＡＴＵＳ［１２７：３２］をシリアル・データ信号Ｃ
ＳＩＤ Ｉを介して、レジスタ８２のシリアル入力端子に
供給する。

【０１２７】ＳＩＯ回路５０から指示されると、レジス
タ８２は、状態信号ＰＩＮ［２３：０］をラッチし、状
態信号ＳＴＡＴＡＳ［３１：０］を生成し、該状態信号
［３１：０］、及び（ＣＰＵ１４から要請があれば）１
バイト以上の状態信号ＳＴＡＴＵＳ［１２７：３２］
を、シリアル・データ信号ＮＥＷ ＣＳＩＤを介してＳ
ＩＯ回路５０に、最下位信号第１形式で供給する。状態
信号ＳＴＵＴＡＳ［１２７：０］は、以下の表１６及び
１７に示されている。なお、表１７は、表１６の続きで
ある。

【表１６】

【表１７】

【０１２８】図２及び図３０に示されるように、ＳＩＯ
回路５０がレジスタ・ロード信号ＣＳＩＬ ０ をアサ
ートしたとき、即ちローに駆動したとき、シフトレジス
タ５２は状態信号ＳＴＡＴＡＳ［１２７：３２］をラッ
チし、シフトレジスタ８２は状態信号ＳＴＡＴＵＳ［３
１：０］をラッチする。ＳＩＯ回路５０が信号ＣＳＩＬ
０ をハイに駆動すると、２つのレジスタ５２、８２
は、ＳＩＯ回路５０によって供給されたクロック信号Ｃ
ＳＩＣ ０の正の（立ち上がり）エッジで、ＳＩＯ回路
５０に対して、データをシリアル転送する。クロック信
号ＣＳＩＣ ０は、ＰＣＩクロック信号ＣＬＫに同期し
ており、かつ該ＣＬＫの１／４の周波数である。

【０１２９】図２９に示されるように、状態信号ＳＴＡ
ＴＵＳ［３１：０］をモニタ即ち走査するために、ＳＩ
Ｏ回路５０は、３２ビット割り込みレジスタ８００を用
い、該レジスタのビット位置は、信号ＳＴＡＴＵＳ［３
１：０］に対応する。ＳＩＯ回路５０は、割り込みレジ
スタ８００のビットを、既にデバウンス（ｄｅｂｏｕｎ
ｃｅ）された対応する状態信号ＳＴＡＴＵＳ［３１：
０］となるように、更新する。これについては、以降で
詳細に説明する。２つの状態信号ＳＴＡＴＵＳ［７：
６］が、追加のホットプラグ・スロット３６のために予
約され、また割り込みレジスタ８００の７番目及び８番
目のビットが、該追加のスロット３６のために予約され
る。割り込みレジスタ８００は、ＰＣＩバス３２に接続
されたＳＩＯ回路５０のレジスタ・ロジック・ブロック
８０８の一部である。ＳＩＯ回路５０のシリアル走査入
力ロジック８０４は、状態信号ＳＴＡＴＵＳ［３１：
０］を順次走査、即ち、ロジック電圧レベルの遷移によ
り示される変化をモニタする。レバー８０２に関連する
状態信号ＳＴＡＴＵＳ［５：０］の１つ又は複数の状態
が変化する場合は、シリアル走査入力ロジック８０７
は、ゆっくりした走査モードとなり、状態信号ＳＴＡＴ
ＵＳ［５：０］が所定のデバウンス期間内で３２回、走
査される。状態信号ＳＴＡＴＵＳ［５：０］の１つ又は
複数が変化した場合、変化した状態信号ＳＴＡＴＵＳ
［５：０］が少なくともデバウンス期間、同一の論理レ
ベルを保持したときに、割り込みレベル８００を更新
（そして、シリアル割り込み信号ＳＩ ＩＮＴＥＲ＃を
アサート）する。シリアル走査入力ロジック８０４は、
プログラマブル・タイマ８０６に接続されており、該タ
イマは、シリアル走査入力ロジック８０４によって開始
されたデバウンス遅延期間を経時する。デバウンス期間
を安定に保つために状態を要求することにより、状態信
号ＳＴＡＴＵＳ［５：０］の１つによって示される欠陥
値（即ち、「グリッチ」）に基づくホットプラグ・スロ
ット３６の１つの不慮のパワーダウンを、低減すること
ができる。すべての状態信号ＳＴＡＴＵＳ［５：０］が
少なくともデバウンス期間中同一の論理レベルにある場
合には、シリアル走査入力ロジック８０４は、より高速
の走査モードで、３２の状態信号ＳＴＡＴＵＳ［３１：
０］のすべてを走査する。

【０１３０】シリアル走査入力ロジック８０４が状態信
号ＳＴＡＴＵＳ［３１：６］の１つに変化が生じたこと
を検出した場合は、該ロジック８０４は、タイマ８０６
に対して他のデバウンス期間を計測するように指令し、
続いて、シリアル割り込み信号ＳＩ ＩＮＴＥＲ＃をア
サートし、既に変化した状態信号ＳＴＡＴＵＳ［３１：
６］でシリアル割り込みレジスタ８００を更新し、そし
て、デバウンス期間が変更されるまで、変化した状態信
号ＳＴＡＴＵＳ［３１：６］を無視する。デバウンス期
間が経過すると、シリアル走査入力ロジック８０４は、
３２の状態信号ＳＴＡＴＵＳ［３１：０］における変化
を認識するために、動作を進行する。シリアル割り込み
信号ＳＩ ＩＮＴＥＲ＃がアサートされると、ＣＰＵ１
４は割り込みレジスタ８００を読みだし、どの状態信号
ＳＴＡＴＵＳ［３１：０］が割り込みを生じたか（１つ
以上の場合もある）を判定し、変化した割り込みレジス
タ８００の１つまたは複数のビットに“１”を書き込む
ことによって、シリアル割り込み信号ＳＩ ＩＮＴＥＲ
＃をデアサートする。ＣＰＵ１４は、状態信号ＳＴＡＴ
ＵＳ［３１：０］によって生じた割り込み要求をマスク
することもできる。これは、３２ビットの割り込みマス
ク・レジスタ８１０中の対応するビットに“１”を書き
込むことによって実行される。ＣＰＵ１４はまた、シリ
アル入力バイト・レジスタ８１２に、選択されたバイト
のバイト数を書き込むことによって、状態信号ＳＴＡＴ
ＵＳ［４７：０］のバイトを選択的に読み出すこともで
きる。ＳＩＯ回路５０は、該所定のバイトをシリアル・
データ・レジスタ８１５に転送する。例えば、状態信号
ＳＴＡＴＵＳ［２３：１６］の３番目のバイト（バイト
番号２）を読み出すためには、ＣＰＵ１４は、シリアル
入力バイト・レジスタ８１２へ“２”を回書き込む。シ
リアル走査入力ロジック８０４は次いで、状態信号ＳＴ
ＡＴＵＳ［２３：１６］のバイト“２”を、シリアル・
データ・レジスタ８１５へ直列的にシフトする。シフト
入力バイト・レジスタ８１２のビジー・ビットＢＳは、
ＣＰＵ１４がシフト入力バイト・レジスタ８１５に該所
望のバイト番号をそきてきに書き込んだ場合には、
“１”となる。

【０１３１】ＣＰＵ１４は、スロット・イネーブル・レ
ジスタ８１７の対応するビットに“１”を書き込むこと
によって、スロット３６の１つをパワーアップすること
ができ、また、このビットに“０”を書き込むことによ
って、該スロットをデセーブル（不動作状態）すること
ができる。さらに、ＣＰＵ１４は、スロット・リセット
・レジスタ８１９の対応するビットに“１”を書き込む
ことによって、スロット３６の１つをリセットすること
ができる。スロット・イネーブル・レジスタ８１７の内
容、及びスロット・リセット・レジスタ８１９の内容
は、信号ＳＬＯＴ ＥＮ［５：０］及びＳＬＯＴ ＲＳＴ
［５：０］によって示される。スロット・イネーブル・
レジスタ８１７及びスロット・リセット・レジスタ８１
９によって表された要求を開始するため、ＣＰＵ１４
は、コントロール（制御）・レジスタのＳＯビットに
“１”を書き込む。ＳＯビットがアサートされた（すな
わち、ＧＯ ＵＰＤＡＴＥ信号をハイに駆動する）後、
ＳＩＯ回路５０は、要求されたパワーダウン及びパワー
アップのシーケンスを開始し制御する。シーケンス走査
入力ロジック８０４は、ＯＮ／ＯＦＦコントロール・ロ
ジック８２０に接続されており、該ロジック８２０は、
パワーアップ及びパワーダウン・シーケンスを制御す
る。ＯＮ／ＯＦＦコントロール・ロジック８２０は、信
号ＢＵＳＥＮ＃［５：０］、ＣＬＫＥＮ＃［５：０］、
ＲＳＴ＃［５：０］、及びＰＷＲＥＮ［５：０］を、シ
リアル出力ロジック８２４へ供給する。パワーアップ及
びパワーダウン・シーケンスはそれぞれ、その他方が実
行されている期間中に４つのシフト・フェーズを含んで
いる。各シフト・フェーズにおいては、ＯＮ／ＯＦＦコ
ントロール・ロジック８２０が、シリアル出力ロジック
８２４に指令して、信号ＢＵＳＥＮ＃［５：０］、ＣＬ
ＫＥＮ＃［５：０］、ＲＳＴ＃［５：０］、及びＰＷＲ
ＥＮ［５：０］を結合し、かつこれらの信号をラッチ
し、さらに、出力シフトレジスタ８０のシリアル入力に
（シリアル・データ信号ＣＳＯＤ Ｏを介して）供給す
る。各シフト・フェーズの終点において、ＯＮ／ＯＦＦ
コントロール・ロジック８２０がシフトレジスタ８０に
指令して、コントロール信号ＰＯＵＴ［３５：１２］を
更新させる。

【０１３２】ＯＮ／ＯＦＦコントロール・ロジック８２
０はまた、レジスタ・ロジック８０８および発光ダイオ
ード（ＬＥＤ）コントロール・ロジック８２２に、イン
ターフェースされる。ＬＥＤコントロール・ロジック８
２２は、６つのＬＥＤ５４のオン／オフ状態を制御す
る。これらＬＥＤ５４は、対応するレバー８０２がラッ
チされているか否かを可視的に表示する。ＬＥＤ５４
は、レジスタ・ロジック８０８のＬＥＤコントロール・
レジスタ（不図示）を介してターンオンされたときに、
発光するようにプログラムされる。図３１に示されてい
るように、シリアル走査入力ロジック８０４は、走査状
態マシン８４０を含み、該マシンは、変化に関する状態
信号ＳＴＡＴＵＳ［３１：０］の走査を制御し、シリア
ル入力バイト・レジスタ８１５に、状態信号ＳＴＡＴＵ
Ｓ［４７：０］の選択されたバイト・のシフトを制御す
る。走査状態マシン８４０は、クロック信号ＤＩＶ２Ｃ
ＬＫの立ち下がりエッジでクロッキングされ、該クロッ
ク信号は、ＰＣＩクロック信号ＣＬＫに同期しており、
該ＣＬＫの１／２の周波数を有している。ロード及びク
ロック信号ＣＳＩＬ Ｏ及びＣＳＩＣ Ｏはそれぞれ、走
査状態マシン８４０によって供給される。ビット／バイ
ト・カウンタ８４１は、３２ビットの信号ＢＩＴ ＡＣ
ＴＩＶＥ［３１：０］により、状態信号ＳＴＡＴＵＳ
［３１：０］のどのビットが、現在、シリアル・データ
信号ＮＥＷ ＣＳＩＤによって表されているのかを示
す。信号ＢＩＴ ＡＣＴＩＶＥ［３１：０］のアサート
されたビットは、データ信号ＮＥＷ ＣＳＩＤで表され
る状態信号ＳＴＡＴＵＳ［３１：０］と同一のビット位
置を有している。カウンタ８４１はまた、３ビット信号
ＢＩＴ［２：０］を供給するが、該信号は、走査状態マ
シン８４０によって現時点で走査されている状態信号Ｓ
ＴＡＴＵＳ［３１：０］のバイトのビットを表してい
る。カウンタ８４１は、信号ＳＨＩＦＴ ＥＮＡＢＬＥ
の立ち下がりエッジでクロッキングされる。カウンタ８
４１の出力は、該カウンタのクリア入力に接続されてい
るＡＮＤゲート８４２の出力がローに反転すると、リセ
ット即ちクリアされる。

【０１３３】走査状態マシン８４０は、信号ＳＣＡＮ
ＩＮ ＩＤＬＥを供給する。該信号のハイ状態は、走査
状態マシン８４０がＩＤＬＥ状態でありかつ状態信号Ｓ
ＴＡＴＵＳ［１２７：０］のいずれも現在走査していな
いことを示している。そうでなければ、信号ＳＣＡＮ
ＩＮ ＩＤＬＥがデアサートされる。信号ＳＣＡＮ Ｉ
Ｎ ＩＤＬＥは、ＡＮＤゲート８４２の一方の入力に供
給される。該ゲートの他方の入力には、ＯＲゲート８４
３の出力が供給される。ＯＲゲート８４３の入力には、
信号ＨＯＬＤ ＯＦＦの反転された信号、及び信号ＧＥ
ＴＴＩＮＧ ＢＹＴＥが供給される。信号ＨＯＬＤ Ｏ
ＦＦがアサートされたとき、即ちハイの状態は、状態信
号ＳＴＡＴＵＳ［５：０］の１つに変化が生じ、かつシ
リアル走査ロジック８０４がゆっくりとした走査モード
（スロー・スキャン・モード）になったことを示してい
る。該スロー・スキャン・モードにおいては、シリアル
走査シリアル走査入力ロジック８０４は、状態信号ＳＴ
ＡＴＵＳ［３１：０］を再度走査する前に、所定のスロ
ー・スキャン・インターバルの間だけ待機する。シリア
ル走査入力ロジック８０４は、信号ＳＴＡＴＵＳ［５：
０］がスロー・スキャン・モード中に走査された回数を
カウントし、得られたカウント値を用いて、デバウンス
遅延期間（インターバル）の間に状態信号ＳＴＡＴＵＳ
［５：０］の１つが変化しなかった時を検出する。詳細
については、以降で説明する。したがって、走査状態マ
シン８４０がＩＤＬＥ状態にあって、信号ＨＯＬＤ ＯＦ
Ｆがデアサートされている場合か、または走査状態マシ
ン８４０が状態信号ＳＴＡＴＵＳ［４７：０］の所定の
バイト（ＣＰＵ１４により選択された）を読み出してい
る場合に、カウンタ８４１のすべての出力がゼロにクリ
アされる。

【０１３４】信号ＳＨＩＦＴ ＥＮＡＢＬＥは、ＡＮＤ
ゲート８４４の出力から供給される。ＡＮＤゲート８４
４の一方の入力はクロック信号ＣＳＩＣ Ｏを受け取
り、多能の入力は信号ＤＩＶ２ＣＬＫ＃ＷＯ受け取る。
信号ＤＩＶ２ＣＬＫ＃は、信号ＣＬＫＤＩＶ４の立ち下
がりエッジ（負のエッジ）でアサート、即ちローに駆動
される。ＡＮＤＯゲート８４４の第３の入力には、信号
ＳＣＡＮ ＩＮ ＰＲＯＧＲＥＳＳが供給され、該信号
のアサート状態ではハイに駆動されて、走査状態信号Ｓ
ＴＡＴＵＳ［１２７：０］を走査状態マシン８４０が現
在走査していることを表す。それ以外の場合は、該信号
ＳＣＡＮ ＩＮ ＰＲＯＧＲＥＳＳはデアサートされて
いる。したがって、走査状態マシン８４０が状態信号Ｓ
ＴＡＴＵＳ［１２７：０］においてシフト動作を行って
いない場合は、カウンタ８４１はデセーブルされる。さ
らに、カウンタ８４１がイエネーブルされると、クロッ
ク信号ＤＩＶ２ＣＬＫの立ち下がりエッジで、該カウン
タはクロッキングされる。割り込みレジスタ８００は、
入力信号Ｄ ＩＮＴＲ ＲＥＧ［３１：０］をそれぞ
れ、対応する３２に入力で受け取る。割り込みレジスタ
８００のロード・イネーブル入力はそれぞれ、対応する
ロード・イネーブル信号ＵＰＤＡＴＥ ＩＲＱ［３１：
０］を受け取る。該レジスタ８００は、ＰＣＩクロック
信号ＣＬＫの立ち上がりエッジ（正のエッジ）でクロッ
キングされる。各走査の後に状態信号ＳＴＡＴＵＳ
［５：０］のトラックを保持するために、多重ビットの
Ｄ型フリップフロップ８３６が状態信号ＳＣＡＮ ＳＷ
を供給する。フリップフロップ８３６のクリア入力に
は、リセット信号ＲＳＴが供給され、該フリップフロッ
プはクロック信号ＣＬＫの立ち上がりエッジでクロッキ
ングされる。フリップフロップ８３６の入力は、多重ビ
ットのＯＲゲート８５０の出力に接続されており、該Ｏ
Ｒゲートの１つの入力は、多重ビットのＡＮＤゲート８
４６に接続され、また他の１つの入力は多重ビットのＡ
ＮＤゲート８４７の出力接続されている。ＡＮＤゲート
８４６の一方の入力は、６ビットのイネーブル信号ＢＩ
Ｔ ＥＮＡＢＬＥ［５：０］（これについては、後で説
明する）を受け取り、他方の入力は、シリアル・データ
信号ＮＥＷ ＣＳＩＤを受け取る。ＡＮＤゲート８４７
の入力は、反転されたビット・イネーブル信号ＢＩＴ
ＥＮＡＢＬＥ［５：０］、及び信号ＳＣＡＮ ＳＷ
［５：０］をそれぞれ受け取る。

【０１３５】ビット・イネーブル信号ＢＩＴ ＥＮＡＢ
ＬＥ［５：０］の１つだけが、走査状態マシン８４０が
走査しているときに一度アサートされ、該アサートされ
たビットは、対応する状態信号ＳＴＡＴＵＳ［３１：
０］の内のいずれが信号ＮＥＷ ＣＳＩＤによって表され
ているかを示している。このように、走査状態マシン８
４０が走査している状態では、クロック信号ＣＬＫの立
ち上がりエッジ毎に、信号ＳＣＡＮ ＳＷ［５：０］が
更新される。ビット・イネーブル信号ＢＩＴ ＥＮＡＢ
ＬＥ［３１：０］は、多重ビットマルチプレクサ８３２
の出力から供給され、該マルチプレクサはその入力にビ
ットＢＩＴ ＡＣＴＩＶＥ［３１：０］を受け取る。マ
ルチプレクサ８３２の“０”入力には、論理０を表す３
２ビット信号が供給される。状態信号ＳＴＡＴＵＳ
［５：０］の変化を検出するために、多重ビットの排他
的論理和（ＸＯＲ）ゲート８４８がスイッチ切り替え信
号ＳＷ ＣＨＧ［５：０］を供給する。該信号ＳＷ Ｃ
ＨＧ［５：０］がアサート（ハイ）されると、これは、
対応する状態信号ＳＴＡＴＵＳ［５：０］の論理電圧が
走査中に変化したことを示している。ＸＯＲゲート８４
８の一方の入力はフリップフロップ８３６の入力に接続
され、他方の入力は信号ＳＣＡＮ ＳＷを受け取る。

【０１３６】図３４に示されているように、少なくとも
デバウンス遅延期間の間、選択された状態信号ＳＴＡＴ
ＵＳ［５：０］の論理電圧レベルが変化しなかったこと
を表すために、走査入力ロジック８０４は６つの信号Ｌ
ＳＷＩＴＣＨ［５：０］を出力する。Ｄ型フリップフロ
ップ９００の非反転入力により、非反転出力から信号Ｌ
ＳＷＩＴＣＨ［５］が出力される。該信号ＬＳＷＩＴＣ
Ｈ［５］がアサート、即ちハイに駆動された場合は、上
記した状態を表しており、その他の場合はデアサートさ
れている。フリップフロップ９００は、クロック信号Ｃ
ＬＫの立ち上がりＥＤＧＥでクロッキングされ、クリア
入力はＲＳＴ信号を受け取る。フリップフロップ９００
の入力はマルチプレクサ９０２の出力に接続されてお
り、該マルチプレクサは、信号Ｄ ＬＳＷＩＴＣＨ
［５］を出力する。マルチプレクサ９０２の選択制御入
力は、ＡＮＤゲート９０３の出力に接続されており、該
ゲートは、信号ＭＡＸ５及びＳＣＡＮ ＥＮＤを受け取
る。信号ＳＣＡＮ ＥＮＤは、アサート状態では走査状
態マシン８４０が現在の走査を完了したことを示してい
る。６つの信号ＭＡＸ５、ＭＡＸ４、ＭＡＸ３、ＭＡＸ
２、ＭＡＸ１、ＭＡＸ０は、対応する状態信号ＳＴＡＴ
ＵＳ［５］、ＳＴＡＴＵＳ［４］、ＳＴＡＴＵＳ
［３］、ＳＴＡＴＵＳ［２］、ＳＴＡＴＵＳ［１］、Ｓ
ＴＡＴＵＳ［０］が、少なくともデバウンス期間中に同
一の論理レベルを保持して変化がなかったかどうかを表
している。マルチプレクサ９０２の“０”入力が信号Ｌ
ＳＷＩＴＣＨ［５］を受け取り、“１”入力が信号ＳＣ
ＡＮ ＳＷを受け取る。信号ＳＣＡＮ ＥＮＤはＡＮＤ
ゲート８５１（図３２）の出力から供給される。ＡＮＤ
ゲート８５１は信号ＳＴＯＰ ＳＣＡＮ及びＳＣＡＮ
ＤＯＮＥを受け取る。信号ＳＴＯＰ ＳＣＡＮは、走査
状態マシン８４０による走査を終了させるときに、アサ
ート（ハイ）される。これについては、後でさらに説明
する。信号ＳＣＡＮ ＥＮＤは、信号ＳＴＯＰ ＳＣＡＮ
のパルス化（信号ＣＬＫの１サイクル）されたものであ
る。信号ＬＳＷＩＴＣＨ［４］〜ＬＳＷＩＴＣＨ［０］
及び信号Ｄ ＬＳＷＩＴＣＨ［４］〜Ｄ ＬＳＷＩＴＣＨ
［０］は、信号ＳＣＡＮ ＳＷ［４］〜ＳＣＡＮ ＳＷ
［０］及び信号ＭＡＸ４〜ＭＡＸ０と同様にして生成さ
れる。

【０１３７】状態信号ＳＴＡＴＵＳ［３１：６］が走査
されたときにこれらの信号の論理電圧レベルを更新する
ために、多重ビットのＤ型フリップフロップ９０５（図
３４）が２６の信号ＳＣＡＮ ＮＳＷ［３１：６］を出
力する。この場合には、信号ＳＣＡＮ ＮＳＷ［３１：
６］の１つがアサート（ハイ）され、更新しない場合に
はデアサートされる。フリップフロップ９０５は、クロ
ック信号ＣＬＫの立ち上がりエッジでクロッキングさ
れ、クリア入力には信号ＲＳＴが供給される。フリップ
フロップ９０５の入力は、多重ビットのマルチプレクサ
９０６に接続されている。該マルチプレクサの選択制御
入力は、反転されたＣＨＥＣＫ ＳＷＩＴＣＨ ＯＮＬ
Ｙ信号を受け取る。該信号ＣＨＥＣＫ ＳＷＩＴＣＨ
ＯＮＬＹは、走査状態マシン８４０が状態信号ＳＴＡＴ
ＵＳ［５：０］またはＳＴＡＴＵＳ［１２７：３２］を
走査しているときだけ（即ち、信号ＳＴＡＴＵＳ［３
１：６］の変化を無視する）、アサートされ、それ以外
の場合はデアサートされる。マルチプレクサ９０６の
“０”入力は信号ＳＣＡＮ ＮＳＷ［３１：６］を受け
取り、“１〃入力は多重ビットのＯＲゲート９０７に出
力に接続されている。ＯＲゲート９０７の一方の入力は
多重ビットのＡＮＤゲート９０８の出力に接続され、他
方の入力は多重ビットのＡＮＤゲート８７２の出力に接
続されている。ＡＮＤゲート９０８の一方の入力は信号
ＢＩＴ ＥＮＡＢＬＥ［３１：６］を受け取り、他方の
入力は多重ビットのマルチプレクサ９０９の出力に接続
されている。信号ＮＥＷ ＣＳＩＤがアサート（ハイ）
されると、マルチプレクサ９０９は、“ｈ３ＦＦＦＦＦ
Ｆ”に等しい２６ビットの信号を出力し、他の場合には
“０”である３２ビットの信号を出力する。ＡＮＤゲー
ト８７２の一方の入力はＡＮＤゲート９０８の出力を反
転した信号を受け取り、他方の入力は信号ＳＣＡＮ Ｎ
ＳＷ［３１：６］を受け取る。状態信号ＳＴＡＴＵＳ
［３１：６］の論理電圧レベルを走査毎に記憶するため
に、多重ビットのＤ型フリップフロップ８７１が２６の
信号ＬＮＯＮ ＳＷ［３１：６］を供給する。該信号Ｌ
ＮＯＮ ＳＷ［３１：６］のいずれかがアサート（ハ
イ）された場合は、走査毎に記憶することを表し、デア
サートされると、記憶されない。フリップフロップ８７
１はクロック信号ＣＬＫの立ち上がりエッジでクロッキ
ングされ、クリア入力は信号ＲＳＴを受け取る。フリッ
プフロップ８７１の入力は多重ビットのマルチプレクサ
８７０の出力に接続されており、該マルチプレクサは信
号Ｄ ＬＮＯＮ ＳＷ［３１：６］を出力する。マルチ
プレクサ８７０の選択制御入力は、信号ＳＣＡＮ ＥＮ
Ｄを受け取る。マルチプレクサ８７０の“０”入力は信
号ＬＮＯＮ ＳＷ［３１：６］を受け取り、“１”入力
は信号ＳＣＡＮ ＮＳＷ［３１：６］を受け取る。

【０１３８】図３２に示されているように、信号ＭＡＸ
０〜ＭＡＸ５を発生するために、シリアル入力ロジック
８０４は６つの同一構成のカウンタ８３１ａ〜８３１ｆ
を備えている。各カウンタ８３１は、ＡＮＤゲート８９
２がアサート（ハイ）されたときに、初期化される。カ
ウンタ８３１２ａについて言えば、ＡＮＤゲート８９２
が信号ＢＩＴ ＥＮＡＢＬＥ［０］、ＳＷ ＣＨＧ
［０］、及び反転されたＱＵＩＣＫ ＦＩＬＴＥＲを受
け取る。信号ＱＵＩＣＫ ＦＩＬＴＥＲは、アサート
（ハイ）されると、デバウンス時間の完遂を阻止するた
めに用いられる。信号ＱＵＩＣＫ ＦＩＬＴＥＲは通常
デアサートされており、ローである。カウンタ８３１の
クロック入力は、ＡＮＤゲート８９３の出力に接続され
ている。カウンタ８３１ａに関しては、ＡＮＤゲート８
９３が信号ＢＩＴ ＥＮＡＢＬＥ［０］、及び反転され
たＳＷ ＣＨＧ［０］を受け取る。したがって、カウン
タ８３１ａに関しては、状態信号ＳＴＡＴＵＳ［０］の
論理電圧レベルが一旦変化すると、シリアル走査ロジッ
ク８０４がが状態信号ＳＴＡＴＵＳ［０］を走査するた
びに、該カウンタ８３１ａが増分される。カウンタ８３
１ａが最大値に到達すると、信号ＭＡＸ０がアサートさ
れ、これにより、デバウンス期間が経過したことを示
す。状態信号ＳＴＡＴＵＳ［０］の論理電圧レベルがカ
ウント中に変化した場合は、カウント８３１ａは再度リ
セットされて、最初からカウントをやり直す。他のカウ
ンタ８３１ｂ〜ｆについても同様であり、これらは、状
態信号ＳＴＡＴＵＳ［５：１］に関連する。ＨＯＬＤ
ＯＦＦ信号がアサートされると、それにより、タイマ８
０６の１つに指令して所定の遅い走査期間（スロー・ス
キャン・インターバル）を測定する。該スロー・スキャ
ン・インターバルでは、シリアル走査状態マシン８４０
がスロー・スキャン・モードで走査を行う。タイマ８０
６がこの遅延インターバルの経時を終了すると、タイマ
８０６は、信号ＦＴＲ ＴＩＭＥＯＵＴをアサート（ハ
イ）し、終了しないばあいには該信号はデアサートされ
ている。このスロー・スキャン・インターバルとカウン
タ８３１の最大値との積は、デバウンス期間（８ｍｓ）
に等しい。

【０１３９】ＨＯＬＤ ＯＦＦ信号はＪＫフリップフロ
ップ８８５によって生成される。該フリップフロップ８
８５は、信号ＣＬＫの立ち上がりエッジでクロッキング
され、クリア入力にはＲＳＴ信号が供給される。該フリ
ップフロップのＪ入力はＡＮＤゲート８８３の出力に接
続され、Ｋ入力はＡＮＤゲート８８４の出力に接続され
ている。ＡＮＤゲート８８３の一方の入力はＪＫ−フリ
ップフロップ８９６の出力に接続され、多能の入力はＳ
ＣＡＮ ＥＮＤ信号を受け取る。ＡＮＤゲート８８４の
一方の入力はＡＮＤゲート８８３の出力の反転信号を受
け取り、第２の入力はＦＴＲ ＴＩＭＥＲＯＵＴ信号を
受け取り、第３の入力はＳＣＡＮ ＩＮ ＩＤＬＥ信号を
受け取る該ＳＣＡＮ ＩＮ ＩＤＬＥ信号は、走査状態
マシン８４０がＩＤＬＥ状態にあるときに、アアサート
される。フリップフロップ８９５は、クロック信号ＣＬ
Ｋの立ち上がりでクロッキングされ、クリア入力はＲＳ
Ｔ信号を受け取る。フリップフロップ８９５のＪ入力は
ＮＡＮＤゲート８９４の出力に接続され、該ＮＡＮＤゲ
ートは信号ＭＡＸ〜ＭＡＸ５を受け取る。フリップフロ
ップ８９５のＪ入力はＡＮＤゲート８２６の出力に接続
され、該ＡＮＤゲートは、フリップフロップ８９５の反
転Ｊ入力に接続され、かつ反転されたＳＣＡＮ ＩＮ
ＰＲＯＧＲＥＳＳ信号を受け取る。ＳＣＡＮ ＩＮ Ｐ
ＲＯＧＲＥＳＳ信号は、走査状態マシン８４０が状態信
号ＳＴＡＴＵＳ［３１：０］を走査中のときにアサート
される。ＣＨＥＣＫ ＳＷＩＴＣＨ ＯＮＬＹ信号を発
生するために、シリアル走査入力ロジック８０４にＪＫ
フリップフロップ８６４が含まれている。該フリップフ
ロップは該ＣＨＥＣＫ ＳＷＩＴＣＨ ＯＮＬＹ信号を
非反転出力から供給し、クロック信号ＣＬＫの立ち上が
りエッジでクロッキングされる。フリップフロップ８６
４のクリア入力は、ＲＳＴ信号を受け取り、Ｊ入力はＤ
ＥＢＯＵＮＣＥ信号を受け取る。該ＤＥＢＯＵＮＣＥ信
号は、アサート（ハイ）されたときに、１つ又は複数の
状態信号ＳＴＡＴＵＳ［３１：６］の論理電圧レベルが
変化したことを表す。フリップフロップ８６４のＫ入力
は、ＡＮＤデ８６５の出力に接続されている。ＡＮＤゲ
ート８６５の一方の入力は反転されたＤＥＢＯＵＮＣＥ
信号を受け取り、他の入力はＳＣＡＮ ＩＮ ＩＤＬＥ
信号を受け取る。

【０１４０】図３３に示されているように、デバウンス
信号ＤＥＢＯＵＮＣＥは、ＪＫフリップフロップ８６０
の非反転出力から出力される。フリップフロップ８６０
は、クロック信号ＣＬＫの立ち上がりエッジでクロッキ
ングされ、クロッキング入力はリセット信号ＲＳＴを受
け取る。フリップフロップ８６０のＪ入力は、信号ＣＨ
ＡＮＧＥ ＯＮ ＩＮＰＵＴを受け取る。該ＣＨＡＮＧ
Ｅ ＯＮ ＩＮＰＵＴ信号は、状態信号ＳＴＡＴＵＳ
［３１：６］のいつに変化が生じたことをシリアル入力
ロジック８０４の走査の終わりで検出したときに、アサ
ート（ハイ）される。フリップフロップ８６０のＫ入力
は、ＡＮＤゲート８６１の出力接続され、該ＡＮＤゲー
トは、その入力の１つとして、ＤＢ ＴＩＭＥＯＵＴ信
号を受け取る。ＡＮＤゲート８６１の他の入力は、反転
されたＣＨＡＮＧＥ ＯＮ ＩＮＰＵＴ信号を受け取
る。ＤＢ ＴＩＭＥＯＵＴ信号は、デバウンス遅延時間
（ＤＥＢＯＵＮＣＥ信号のアサートによって初期化され
る）が経過したときに、ＣＬＫ信号の１サイクル中に、
タイマ１０６によってアサートされる。ＤＢ ＴＩＭＥ
ＯＵＴ信号のアサートは、ＣＬＫ信号の次の立ち上がり
エッジで、ＤＥＢＯＵＮＣＥ信号をデアサート（反転）
させる。ＣＨＡＮＧＥ ＯＮ ＩＮＰＵＴ信号は、ＪＫ
−フリップフロップ８６６の非反転出力から供給され
る。該フリップフロップは、ＣＬＫ信号の立ち上がりエ
ッジでクロッキングされる。フリップフロップ８６６の
クリア入力はＲＳＴ信号を受け取る。フリップフロップ
８６６のＪ入力はＡＮＤゲート８６９の出力に接続さ
れ、該ＡＮＤゲートの一方の入力は、ＳＣＡＮ ＥＮＤ
信号を受け取り、他の入力はＯＲゲート８６７の出力に
接続されている。ＯＲゲート８６７は、ＮＳＷＣＨＧ
［３１：６］信号のすべてのＯＲ論理をとる。ＮＳＷ
ＣＨＧ［３１：６］信号のビット位置は、状態信号ＳＴ
ＡＴＵＳ［３１：６］のビット位置に対応しており、か
つアサートされた場合には、該対応する状態信号ＳＴＡ
ＴＵＳ［３１：６］が最後の走査の後に変化したかどう
かを表している。ＡＮＤゲート８６９はさらに、ＳＣＡ
Ｎ ＥＮＤ信号を受け取る。フリップフロップ８６６の
Ｋ入力は、ＡＮＤゲート８６８の出力に接続され、該Ａ
ＮＤゲートは、反転されたＳＣＡＮ ＩＮ ＰＲＯＧＲ
ＥＳＳ信号及びＡＮＤゲート８６９の出力の反転された
信号を受け取る。信号ＮＳＷ ＣＨＧ［３１：６］は、
多重ビットであるＸＯＲゲート８６２の出力によって供
給され、該ＸＯＲゲートは、信号Ｄ ＬＮＯＮ ＳＷ
［３１：６］及びＬＮＯＮ ＳＷ［３１：６］を受け取
る。

【０１４１】多重ビットのＤ型フリップフロップ９１２
の非反転出力は、シリアル・データ・レジスタ８１５に
たいして、ビットＳＩ ＤＡＴＡ［７：０］を供給す
る。フリップフロップ９１２のクリア入力は信号ＲＳＴ
を受け取り、またクロック信号ＣＬＫによってクロッキ
ングされる。フリップフロップ９１２の信号入力は、多
重ビットのマルチプレクサ９１６に接続されている。マ
ルチプレクサ９１６の選択制御入力は、ＡＮＤゲート９
１４の出力に接続され、“０”入力はビットＳＩ ＤＡＴ
Ａ［７：０］を受け取る。ＡＮＤゲート９１４は、信号
ＧＥＴＴＩＮＧ ＢＹＴＥ及びＳＨＩＦＴ ＥＮＡＢＬＥ
を受け取る。したがって、シリアル走査ロジック８０４
が状態信号ＳＴＡＴＵＳ［４７：０］の要求されたバイ
トにシフトしていない場合は、ビットＳＩ ＤＡＴＡ
［７：０］の値が保存される。マルチプレクサ９１６の
入力の１つは、多重ビットのマルチプレクサ９１０の出
力に接続されている。該マルチプレクサ９１０の入力の
１つは多重ビットのＯＲゲート９１１の出力に接続さ
れ、“０”入力は多重ビットのＡＮＤゲート９１５の出
力に接続されている。マルチプレクサ９１０の選択制御
入力は、信号ＮＥＷ ＣＳＩＤを受け取る。ＡＮＤゲー
ト９１５の１つの入力は、ビットＳＩ ＤＡＴＡ［７：
０］を受け取り、該ゲート９１５の反転入力は、３×８
デコーダ９１３の出力に接続されている。該デコーダ９
１３は、信号ＢＩＴ［２：０］を受け取る。ＯＲゲート
９１１の一方の入力はビットＳＩ ＤＡＴＡ［７：０］
を受け取り、他歩の入力はデコーダ９１３の出力を受け
取る。

【０１４２】シリアル入力ロジック８０４は、５つの信
号ＲＳＴ ＳＷＩＴＣＨ［５：０］（状態信号ＳＴＡＴ
ＵＳ［５：０］のビット位置に対応している）を、ＯＮ
／ＯＦＦコントロール・ロジック８２０に供給し、該信
号がアサートされたときに、対応するスロット３６ａ〜
ｆがパワーダウンすべきであることを示す。ＯＮ／ＯＦ
Ｆコントロール・ロジック８２０は、スロット３６が５
つの信号ＣＬＲ ＳＷＩＴＣＨ［５：０］の１つのアサ
ートによってパワーダウンされたときを、指示する。な
お、ＣＬＲ ＳＷＩＴＣＨ［５：０］信号のビット位置
は、ＲＳＴ ＳＷＩＴＣＨ［５：０］信号に対応してい
る。スロット３６がすでにパワーダウンしたことを示す
指示を受け取った後、シリアル・ロジック８０４は、対
応するＲＳＴ ＳＷＩＴＣＨ［５：０］信号をデアサー
トする。ＲＳＴ ＳＷＩＴＣＨ［５：０］信号は、多重
ビットのＤ型フリップフロップ８９１（図３２）の非反
転出力によって発生される。フリップフロップ８９１の
クリア入力はリセット信号ＲＳＴを受け取り、またクロ
ック信号ＣＬＫの立ち上がりエッジでクロッキングされ
る。フリップフロップ８９１の入力は、多重ビットのＯ
Ｒゲート８５７の出力に接続され、該ＯＲゲートの入力
は、多重ビットのＡＮＤゲート８５９、８５５の出力に
接続されている。ＡＮＤゲート８５９の一方の入力はマ
ルチプレクサ８５３の出力に接続され、他方の入力はラ
ッチされたスロット・イネーブル信号ＬＳＬＯＴ ＥＮ
［５：０］を受け取る。該信号ＬＳＬＯＴ ＥＮ［５：
０］は、アサートされると、対応するスロット３６ａ〜
ｆがパワーアップされたことを示す。ＡＮＤゲート８５
５の一つの入力は、信号ＣＬＲ ＳＷＩＴＣＨ ［５：
０］を受け取り、第２の入力は信号ＲＳＴ ＳＷＩＴＣ
Ｈ［５：０］を受け取り、第３の入力はマルチプレクサ
８５３の反転された出力を受け取る。

【０１４３】マルチプレクサ８５３の“０”入力は、０
を表す６ビット信号を受け取る。該マルチプレクサの
“１”入力は、多重ビットのＡＮＤゲート８４９の出力
に接続されている。ＡＮＤゲート８４９の一方の入力は
信号Ｄ ＬＳＷＩＴＣＨ［５：０］を受け取り、他方の
入力は反転された信号Ｌ ＳＷＩＴＣＨ［５：０］を受
け取る。マルチプレクサ８５３の選択制御入力は、ＳＣ
ＡＮ ＥＮＤ信号を受け取る。ＳＩ ＩＮＴＥＲ＃信号
を発生するために、シリアル走査ロジック８０４には、
Ｄ型フリップフロップ８８２が備えられている。該フリ
ップフロップはその反転出力にシリアル割り込み信号Ｓ
Ｉ ＩＮＴＥＲ＃を出力する。フリップフロップ８８２
は、ＣＬＫ信号の立ち上がりエッジでクロッキングさ
れ、マタクリア入力はＲＳＴ信号を受け取る。フリップ
フロップ８８２の入力は、ＯＲゲート８８１の出力に接
続され、該ＯＲゲートは３２のペンディング割り込み信
号ＰＥＮＤＩＮＧ ＩＲＱ［３１：０］をを受け取る。
これらの信号ＰＥＮＤＩＮＧ ＩＲＱ［３１：０］は、
アサート（ハイ）されると、状態信号ＳＴＡＴＵＳ［３
１：０］の対応するものがペンディングであることを示
す。それ以外の場合は、ＰＥＮＤＩＮＧ ＩＲＱ［３
１：０］はデアサートされている。

【０１４４】図３５に示されるように、多重のＤ型フリ
ップフロップ９７９が、その反転出力に、ＰＥＮＤＩＮ
Ｇ ＩＲＱ［３１：０］信号を出力する。フリップフロ
ップ９７９は、信号ＣＬＫの立ち上がりエッジでクロッ
キングされ、そして、クリア入力に信号ＲＳＴが供給さ
れる。フリップフロップ９７９の入力は多重ビットのＡ
ＮＤゲート９８１の出力に接続され、該ＡＮＤゲートは
その入力に、反転された割り込みマスク信号ＩＮＴＲ
ＭＡＳＫ［３１：０］を受け取る。信号ＩＮＴＲ ＭＡ
ＳＫ［３１：０］は、割り込みマスク・レジスタ８１０
の対応するビットを表している。ＡＮＤゲート９８１の
他の入力は、多重ビットのＯＲゲート８３５の出力に接
続されている。ＯＲゲート８３５の一方の入力は、多重
ビットのＡＮＤゲート８６２の出力に接続され、他方の
入力は多重ビットのＡＮＤゲート８３４の出力に接続さ
れている。ＡＮＤゲート８６２は、反転されたＰＥＮＤ
ＩＮＧ ＩＲＱ［３１：０］信号、及びＳＥＴ ＰＩＲ
Ｑ［３１：０］信号を受け取る。信号ＳＥＴ ＰＩＲＱ
［３１：０］は、割り込み要求が状態信号ＳＴＡＴＵＳ
［３１：０］の対応するものに生成されるべきであると
きに、アサートされる。したがって、信号ＰＥＮＤＩＮ
Ｇ ＩＲＱ［３１：０］は、信号ＩＮＴＲ ＭＡＳＫ
［３１：０］によってマスクされない場合に、信号ＳＥ
Ｔ ＰＩＲＱ［３１：０］で更新される。ＡＮＤゲート
８３４は信号ＰＥＮＤＩＮＧ ＩＲＱ［３１：０］、反
転された信号ＳＥＴ ＰＩＲＱ［３１：０］、及び反転
された信号ＷＲ ＩＮＴＲ ＲＥＧ［３１：０］を受け
取る。ＷＲ ＩＮＴＲ ＲＥＧ［３１：０］信号は、Ｃ
ＰＵ１４によって割り込みレジスタ８００に書き込みデ
ータが供給されたことを示す。ＣＰＵは該レジスタ８０
０の対応するビットに“１”を書き込むことによって、
割り込みをクリアする。従って、このように“１”が書
き込まれ、かつ状態信号ＳＴＡＴＵＳ［３１：０］の対
応するものに新しい割り込み要求が示されない場合に
は、ＰＥＮＤＩＮＧ ＩＲＱ［３１：０］信号の対応す
るものがクリアされる。

【０１４５】信号ＳＥＴ ＰＩＲＱ［３１：０］は、多
重ビットのＡＮＤゲート８３９の出力から供給される。
該ＡＮＤゲートの一方の入力は信号ＵＰＤＡＴＥ ＩＲ
Ｑ［３１：０］を受け取り他方の入力は多重ビットのＸ
ＯＲゲート８３７の出力を受け取る。ＸＯＲゲート８３
７の一方の入力は信号Ｄ ＩＮＴＲ ＲＥＧ［３１：
０］を受け取り、他方の入力は信号ＩＮＴＲ ＲＥＧ
［３１：０］を受け取る。したがって、割り込みレジス
タ８００のビットが一方の論理状態から他方の論理状態
に変化するときに、割り込み要求が生成される。割り込
みレジスタ８００のビットを更新するために、信号ＵＰ
ＤＡＴＥ ＩＲＱ［３１：０］が発生されて該レジスタ
８００の対応するロード入力に供給される。信号ＵＰＤ
ＡＴＥ ＩＲＱ［３１：０］がアサート（ハイ）される
と、対応するビットに信号Ｄ ＩＮＴＲ ＲＥＧ［３
１：０］の対応するものがロードされる。信号ＵＰＤＡ
ＴＥ ＩＲＱ［３１：０］は、多重ビットのＯＲゲート
９７１の出力から発生される。該ＯＲゲート９７１の一
つの入力は多重ビットのマルチプレクサ９７７の出力に
接続され、他の入力は反転されたＰＥＮＤＩＮＧ ＩＲ
Ｑ［３１：０］信号を受け取る。マルチプレクサ９７７
の選択制御入力は、信号ＳＣＡＮ ＥＮＤを受け取り、
“１”入力は“ｈＦＦＦＦＦＦＦＦ”を表す３２ビット
の信号を受け取り、“０”入力は、“０”を表す３２ビ
ットの信号を受け取る。したがって、走査の終点では、
信号ＵＰＤＡＴＥ ＩＲＱ［３１：０］により、割り込
みレジスタ８００のビットがアサートされたＰＥＮＤＩ
ＮＧ ＩＲＱ［３１：０］信号に対応するように、該ビ
ットを更新することができる。ＯＲゲート９７１の別の
入力は、多重ビットのＡＮＤゲート９７５の出力接続さ
れている。該ＡＮＤゲートの１つの入力は反転されたＩ
ＮＴＲ ＭＡＳＫＵ［３１：０］信号を受け取り、他の
入力は信号ＰＥＮＤＩＮＧ ＩＲＱ［３１：０］を受け
取り、さらに別の入力は信号ＷＲ ＩＮＴＲ ＲＥＧ
［３１：０］を受け取る。したがって、ＣＰＵ１４は、
信号ＰＥＮＤＩＮＧ ＩＲＱ［３１：０］のビットを選
択的にクリアすることができる。信号Ｄ ＩＮＴＲ Ｒ
ＥＧ［５：０］は、多重ビットのマルチプレクサ８３０
の出力から発生される。ＳＣＡＮ ＥＮＤ信号がアサー
トされると、信号Ｄ ＩＮＴＲ ＲＥＧ［５：０］は、
信号Ｄ ＬＳＷＩＴＣＨ［５：０］と等しくなる。ＳＣ
ＡＮ ＥＮＤ信号がデアサートされると、信号Ｄ ＩＮ
ＴＲ ＲＥＧ［５：０］は信号ＬＳＷＩＴＣＨと等しく
なる。信号Ｄ ＩＮＴＲ ＲＥＧ［３１：６］は、多重
ビットのマルチプレクサ８４５によって出力される。Ｓ
ＣＡＮ ＥＮＤ信号がアサートされると、信号Ｄ ＩＮ
ＴＲ ＲＥＧ［３１：６］は信号Ｄ ＬＮＯＮ ＳＷ
［３１：６］と等しくなり、デアサートされると、信号
Ｄ ＩＮＴＲ ＲＥＧ［３１：６］は信号ＬＮＯＮ Ｓ
Ｗ［３１：６］と等しくなる。信号ＳＣＡＮ ＥＮＤが
アサートされたときにのみ、割り込みレジスタ８００は
新しい値をとることができる。

【０１４６】図３６及び図３７に示されているように、
走査状態マシン８４０は、リセット信号がアサートされ
た後に、ＩＤＬＥ状態に入る。ＩＤＬＥ状態でない場合
は、走査状態マシン８４０は、シフトレジスタ８２をク
ロッキングするために、シリアルクロック信号ＣＳＩＣ
Ｏの状態をトグルする。さらに、第１ロード状態ＬＤ
１でない場合は、走査状態マシン８４０はロード信号Ｃ
ＳＩＬ Ｏ をアサート（ハイ）し、レジスタ８２、５
２が状態信号ＳＴＡＴＵＳ［１２７：０］をＳＩＯ回路
５０にシリアル供給できるようにする。ＩＤＬＥ状態で
は、走査状態マシン８４０は信号ＳＣＡＮ ＤＯＮＥを
ゼロに設定する。走査状態マシン８４０は、信号ＧＥＴ
ＴＩＮＧ ＢＹＴＥがアサートされたとき、またはＨＯ
ＬＤ ＯＦＦ信号がデアサートされたときに、ＩＤＬＥ
状態からＬＤ１状態に移行する。それ以外の場合は、マ
シン８４０はＩＤＬＥ状態に止まる。ＬＤ１状態では、
走査状態マシン８４０は、ロード信号ＣＳＩＬ Ｏ を
アサート（ロー）し、該ロード信号により、レジスタ８
２、５２が状態信号ＳＴＡＴＵＳ［１２７：０］を受け
取ってラッチできるようにする。走査状態マシン８４０
は、ＬＤ１状態から第２ロード状態ＬＤ２へ移行する。
このＬＤ２状態では、ロード信号ＣＳＩＬ Ｏ はアサ
ートされたままであり、それにより、レジスタ８２、５
２が状態信号ＳＴＡＴＵＳ［１２７：０］をシリアルに
シフトできる。走査状態マシン８４０は続いて、走査状
態ＳＣＡＮに移行する。このＳＣＡＮ状態では、シリア
ル走査入力ロジック８０４が、クロック信号ＤＩＶ２Ｃ
ＬＫの立ち下がりエッジで、状態信号ＳＴＡＴＵＳ［１
２７：０］の１つを走査する。信号ＳＴＯＰ ＳＣＡＮ
がアサートされると、走査状態マシン８４０は、ＩＤＬ
Ｅ状態に戻る。ＳＴＯＰ ＳＣＡＮ信号は、以下の２つ
のいずれかの場合にアサートされる。［ａ］状態信号Ｓ
ＴＡＴＵＳ［１２７：０］の所望のバイトがシリアル・
データ・レジスタ８１５へシフト済みであり、即ち、レ
バー状態信号ＳＴＡＴＵＳ［５：０］が走査済みであ
り、かつシリアル割り込み信号ＳＩ ＩＮＴＲ＃ＧＡア
サートされている場合。［ｂ］状態信号ＳＴＡＴＵＳ
［３１：０］のすべてが走査済みである場合。ＳＣＡＮ
状態においては、ＳＣＡＮ ＤＯＮＥ信号がＳＴＯＰ
ＳＣＡＮ信号と等しく設定される。

【０１４７】図３８に示されるように、ＯＮ／ＯＦＦコ
ントロール・ロジック８２０は、ＯＮ／ＯＦＦ状態マシ
ン９９８を備えており、該マシンは、信号ＲＳＴ ＳＷ
ＩＴＣＨ［５：０］、ＳＬＯＴ ＥＮ［５：０］、及び
ＳＬＯＴ ＲＳＴ［５：０］を受け取る。これらの信号
の状態に応じて、ＯＮ／ＯＦＦ状態マシン９９８は、所
定のパワーオン及びパワーダウン・シーケンスを開始し
制御する。ＯＮ／ＯＦＦ状態マシン９９８は、コントロ
ール・ロジック９９９にコントロール信号を供給する。
ＯＮ／ＯＦＦ状態マシン９９８は、シリアル出力更新信
号ＳＯ ＵＰＤＡＴＥを、シリアル出力ロジック８２４
に供給する。該信号ＳＯ ＵＰＤＡＴＥがアサート（ハ
イ）されると、シリアル出力ロジック８２４は、フェー
ス（位相）のシフト動作を開始し、かつ信号ＣＳＯＤ
Ｏを介してレジスタ８０に対して、コントロール・デー
タをシリアルにシフトする。シフト出力ロジック８２４
は、ＯＮ／ＯＦＦ状態マシン９９８で受け取られる信号
ＳＯ ＵＰＤＡＴＥ ＤＯＮＥをアサートすることによ
って、フェースのシフト動作が完了したことを通知す
る。ＯＮ／ＯＦＦ状態マシン９９８は次いで、コントロ
ール信号ＰＯＵＴ［３９：０］を、ラッチ信号ＣＳＯＬ
Ｃ Ｏをクロッキングすることによって、更新する。該
信号ＣＳＯＬＣ Ｏは、レジスタ８０で受信される。コ
ントロール・ロジック９９９は、信号ＰＷＲＥＮ［５：
０］、ＣＬＫＥＮ＃、ＢＵＳＥＮ＃［５：０］、及びＲ
ＳＴ＃［５：０］をシリアル出力ロジック８２４に供給
し、そして、ＰＣＩバス許可信号ＣＡＹＲＥＱ＃をアビ
ータ１２４に出力しかつ該アビータからＰＣＩバス許可
信号ＣＡＹＧＥＮＴ＃ＷＯ受け取る。ＯＹＯＢＩコント
ロール・ロジック８２０は、信号ＣＡＹＲＥＱ＃をアサ
ート（ロー）してＰＣＩバス３２へ要求し、そしてアビ
ータ１２４が信号ＣＡＹＧＮＴ＃をアサート（ロー）し
たときに、アビータ１２４は、ＯＮ／ＯＦＦコントロー
ル・ロー８２０へのＰＣＩバス３２の制御を許可する。

【０１４８】図３９〜４５に示されているように、ＯＮ
／ＯＦＦ状態マシン９９８はリセット信号ＲＳＴがアサ
ートされると、待機（アイドリング）状態ＩＤＬＥに入
る。ＩＤＬＥ状態でない場合は、ＯＮ／ＯＦＦ状態マシ
ン９９８は、以下の３つのシーケンスを制御する。すな
わち、パワーダウン・シーケンス、パワーアップ・シー
ケンス、及び、スロット・イネーブル・レジスタ８１７
及びＬＥＤコントロール・レジスタ（不図示）によって
指示されたときに、コントロール信号ＰＯＵＴ［３９：
０］を更新するために用いられるワン・パス・シーケン
スである。ＯＮ／ＯＦＦ状態マシン９９８は、ロロード
信号ＣＳＯＬＣ Ｏをアサート（ハイ］するが、これ
は、該マシン９９８がコントロール信号ＰＯＵＴ［３
９：０］が更新されるべきであると判定するまで、レジ
スタ８０のクロック信号ＣＬＫの１サイクルの間、アサ
ートされる。コントロール信号ＰＯＵＴ［３９：０］が
更新されるとき、ＯＮ／ＯＦＦ状態マシン９９８は信号
ＣＳＯＬＣ Ｏを反転させ、それにより、コントロール
信号ＰＯＵＴ［３９：０］が更新される。ＯＮ／ＯＦＦ
状態マシン９９８は、ソフトウエアが少なくとも１つの
スロット３６のパワーダウンを要求したとき（これは、
信号ＳＬＯＴ ＥＮ［５：０］のデアサートにより示さ
れる）、またはシリアル走査入力ロジック８０４がスロ
ット３６ａ〜ｆの少なくとも１つをパワーダウンすべき
であると判断したとき（これは、信号ＲＳＴ ＳＷＩＴ
ＣＨ［５：０］によって示される）に、パワーダウン・
シーケンスを開始する。パワーダウン・シーケンスを開
始するために、ＯＮ／ＯＦＦ状態マシン９９８は信号Ｓ
Ｏ ＵＰＤＡＴＥををアサートして、フェーズのシフト
を開始し、かつＲＳＴＯＮ状態へＩＤＬＥ状態から移行
する。ＲＳＴＯＮ状態の間、コントロール・ロジック９
９９は、パワーダウンすべきスロット３６に関するリセ
ット信号ＲＳＴ＃［５：０］をネゲート（反転）させ、
かつシリアル出力ロジック８２４が、リセット信号ＲＳ
Ｔ＃［５：０］を出力レジスタ８０にシリアルにシフト
する。ＯＮ／ＯＦＦ状態マシン９９８はまた、信号ＳＯ
ＵＰＤＡＴＥをネゲートさせる。シリアル出力ロジッ
ク８２４によって４０のコントロール信号のすべてがレ
ジスタ８０にシフトされる（ＳＯ ＵＰＤＡＴＥ ＤＯ
ＮＥ信号のアサートによって示される）、ＯＮ／ＯＦＦ
状態マシン９９８は、ＲＳＴＯＮ状態からＯＦＦ ＡＲ
Ｂ１状態へ遷移する。ＯＦＦ ＡＲＢ１状態では、ＯＮ
／ＯＦＦ状態マシン９９８は、要求信号ＣＡＹＲＥＱ＃
をアサートすることによって、ＰＣＩバスの制御を要求
する。ＯＮ／ＯＦＦ状態マシン９９８は、その後、ＯＦ
Ｆ ＷＧＮＴ１状態に移行し、該状態において、２次Ｐ
ＣＩバス３２の制御の許可を待機する。信号ＣＡＹＧＮ
Ｔ＃のアサートによって示されるように、アビータ１２
４がバス３２の制御を許可すると、ＯＮ／ＯＦＦ状態マ
シン９９８は、コントロール信号ＰＯＵＴ［３９：０］
を更新するために信号ＣＬＫの１サイクルの間、信号Ｃ
ＳＯＬＣ Ｏをネゲートし、そして、ＯＦＦ ＬＣＬＫ
１状態に移行する。

【０１４９】ＯＦＦ ＬＣＬＫ１状態においては、ＯＮ
／ＯＦＦ状態マシン９９８は信号ＳＯ ＵＰＤＡＴＥを
アサートして、他のシフト・フェーズを開始する。ＯＮ
／ＯＦＦ状態マシン９９８は、ＯＦＦ ＬＣＬＫ１か
ら、バス・オフ状態ＢＵＳＯＦＦに遷移する。このＢＵ
ＳＯＦＦ状態では、コントロール・ロジック９９９は、
パワーダウンすべきスロット３６に対するバス・イネー
ブル信号ＢＵＳＥＮ＃［５：０］をデアサート（ハイに
駆動）し、そしてシリアル出力ロジック８２４が該信号
ＢＵＳＥＮ＃［５：０］を出力レジスタ８０に対して、
シリアルに供給する。ＯＮ／ＯＦＦ状態マシン９９８
は、また、信号ＳＯ ＵＰＤＡＴＥをネゲートする。４
０のコントロール信号のすべてが出力ロジック８０によ
ってシフトされると（信号ＳＯ ＵＰＤＡＴＥ ＤＯＮ
Ｅのアサートにより示される）、ＯＮ／ＯＦＦ状態マシ
ン９９８はＢＵＳＯＦＦ状態からＯＦＦ ＡＲＢ２状態
に遷移し、該ＯＦＦ ＡＲＢ２において、マシン９９８
は、２次ＰＣＩバスの制御を再度要求する。マシン９９
８はそして状態ＯＦＦ ＷＧＮＴ２に移行し、該状態で
はＰＣＩバス３２の許可を待機する。許可を受け取った
ならば、マシン９９８はＯＦＦ ＬＣＬＫ２状態に移行
し、該状態では、信号ＣＬＫの１サイクの間、信号ＣＳ
ＯＬＣ Ｏをネゲートすることによって、コントロール
信号ＰＯＵＴ［５：０］が更新される。その後、マシン
９９８はクロック・オフ状態ＣＬＫＯＦＦに移行する。

【０１５０】ＣＬＫＯＦＦ状態では、コントロール・ロ
ジック９９９が、パワーダウンすべきスロット３６に対
するクロック・イネーブル信号ＣＬＫＥＮ＃［５：０］
をデアサート（ハイ）する。バス・イネーブル信号ＢＵ
ＳＥＮ＃［５：０］は変化せず、またシリアル出力ロジ
ック８２４がクロック・イネーブル信号ＣＬＫＥＮ＃を
シリアルにシフトして、出力レジスタ８０に供給する。
ＯＮ／ＯＦＦ状態マシン９９８はまた、信号ＳＯ ＵＰ
ＤＡＴＥをネゲートする。４０のコントロール信号のす
べてが出力ロジック８２４によってシフトされると（信
号ＳＯ ＵＰＤＡＴＥ ＤＯＮＥによって示される）、
マシン９９８はＣＬＫＯＦＦ状態からＯＦＦ ＡＲＢ３
状態に移行し、該状態において、マシン９９８は再度Ｐ
ＣＩバス３２の制御を要求する。そしてマシン９９８
は、ＯＦＦ ＷＧＮＴ３状態に移行し、ＰＣＩバス３２
の制御の許可を待つ。許可を受信した場合は、状態マシ
ン９９８は、ＯＦＦ ＬＣＫ３状態に遷移し、該状態に
おいて、コントロール信号ＰＯＵＴ［３９：０］が更新
される。これは、信号ＣＬＫの１サイクルの間、信号Ｃ
ＳＯＬＣ Ｏをネゲートすることによって更新される。
状態マシン９９８は次いで、パワー・オフ状態ＰＷＲＯ
ＦＦに移る。ＰＷＲＯＦＦ状態では、コントロール・ロ
ジック９９９が、パワーダウンすべきスロット３６に対
するパワー・イネーブル信号ＰＷＲＥＮ［５：０］をデ
アサート（ロー）する。信号ＲＳＴ＃［５：０］、ＢＵ
ＳＥＮ＃［５：０］、ＣＬＫＥＮ＃は変化しない。そし
て、シリアル出力ロー８２４は、パワー・イネーブル信
号ＰＷＲＥＮ［５：０］を出力レジスタ８０にシフトす
る。ＯＮ／ＯＦＦ状態マシン９９８また、信号ＳＯ Ｕ
ＰＤＡＴＥを更新する。４０のコントロール信号がすべ
て出力ロー８２４によってシフトされると（ＳＯ ＵＰ
ＤＡＴＥ ＤＯＮＥのアサートにより示される）、ＯＮ
／ＯＦＦ状態マシン９９８はＰＷＲＯＦＦ状態からＯＦ
Ｆ ＬＣＬＫ４状態に遷移し、この状態において、信号
ＣＬＫの１サイクの間信号ＣＳＯＬＣ Ｏをネゲートす
ることによって、信号ＰＯＵＴ［３９：０］を更新す
る。状態マシン９９８は次いで、ＩＤＬＥ状態に移行し
てパワーダウン・シーケンスが終了する。

【０１５１】パワーダウン・シーケンスが要求されなけ
れば、ＯＮ／ＯＦＦ状態マシン９９８はパワーアップ・
シーケンスが要求されるか否かを決定する。ソフトウエ
アがスロット３６の少なくとも１つをパワーアップする
ことを要求するか又は拡張ボックス３０のパワーアップ
が保留であるかの何れかであれば、ＯＮ／ＯＦＦ状態マ
シン９９８はＩＤＬＥ状態からパワーオン状態ＰＷＲＯ
Ｎに遷移してパワーオン・シーケンスを開始する。パワ
ーオン・シーケンスを開始するために、ＯＮ／ＯＦＦ状
態マシン９９８は相シフトを開始するために信号ＳＯ
ＵＰＤＡＴＥをアサートし、ＩＤＬＥ状態からパワーオ
ン状態ＰＷＲＯＮへ遷移する。ＰＷＲＯＮ状態の間、制
御ロジック９９９はパワーアップされるべきスロット３
６に対するパワー・イネーブル信号ＰＷＲＥＮ［５：
０］をアサートし、シリアル出力ロジック８２４はパワ
ー・イネーブル信号ＰＷＲＥＮ［５：０］を出力レジス
タ８０に対してシリアルにシフトする。ＯＮ／ＯＦＦ状
態マシン９９８はまた信号ＳＯ ＵＰＤＡＴＥを否定に
する。信号ＳＯ ＵＰＤＡＴＥ ＤＯＮＥのアサートに
よって示されるように、４０の制御信号のすべてがシリ
アル出力ロジック８２４によってシフトされると、ＯＮ
／ＯＦＦ状態マシン９９８はＰＷＲＯＮ状態からタイマ
８０６初期設定状態ＬＤＣＮＴ１へ遷移し、制御信号Ｐ
ＯＵＴ［３９：０］を更新するためにロード信号ＣＳＯ
ＬＣ Ｏを否定にする。ＬＤＣＮＴ１状態においてＯＮ
／ＯＦＦ状態マシン９９８はタイマ８０６を初期設定
し、それによってタイマ８０６が所定の安定化遅延期間
（stabilizationdelay interval）が満了（終了）した
ときの表示を提供するようにする。この安定化遅延期間
は、電圧レベルＶ_SSがカード８０７に供給されたときに
パワーアップされているカード８０７が安定するために
十分な時間を与える。ＬＤＣＮＴ１状態において、ＯＮ
／ＯＦＦ状態マシン９９８また信号ＣＳＯＬＣ Ｏをア
サートする。ＯＮ／ＯＦＦ状態マシン８２０はＬＤＣＮ
Ｔ１状態からＣＬＫＯＮ状態に遷移する。ＣＬＫＯＮ状
態の間、制御ロジック９９９は、パワーアップされるべ
きスロット３６に対するクロック・イネーブル信号ＣＬ
ＫＥＮ＃［５：０］をアサートする又はローに駆動す
る。ＰＷＲＥＮ［５：０］信号は変化せず、シリアル出
力ロジック８２４はクロック・イネーブル信号ＣＬＫＥ
Ｎ＃［５：０］を出力レジスタ８０に対してシリアルに
シフトする。ＯＮ／ＯＦＦ状態マシン９９８はまた信号
ＳＯ ＵＰＤＡＴＥを否定にする。安定化遅延期間が満
了すると、ＯＮ／ＯＦＦ状態マシン９９８はＣＬＫＯＦ
Ｆ状態からＯＮ ＡＲＢ１状態へ遷移する。

【０１５２】ＯＮ ＡＲＢ１状態において、ＯＮ／ＯＦ
Ｆ状態マシン９９８は要求信号ＣＡＹＲＥＱ＃をアサー
トすることによって２次ＰＣＩバス３２の制御を要求す
る。ＯＮ／ＯＦＦ状態マシン９９８次にＯＮ ＷＧＮＴ
１状態に遷移し、そこで２次ＰＣＩバス３２の許可（グ
ラント）を待つ。ＣＡＹＧＮＴ＃信号のアサートによっ
て示されるように、バス３２の制御が許可されると、Ｏ
Ｎ／ＯＦＦ状態マシン９９８は制御信号ＰＯＵＴ［３
９：０］を更新するために信号ＣＳＯＬＣ Ｏを否定に
し（negate）、ＯＮ ＬＣＬＫ１状態に遷移し、そこで
信号ＰＯＵＴ［３９：０］が更新される。ＯＮ／ＯＦＦ
状態マシン９９８はＯＮ ＬＣＬＫ１状態からＬＤＣＮ
Ｔ２状態へ遷移し、そこで、タイマ８０６が初期設定さ
れ、タイマ８０６が別の所定の安定化遅延間隔（stabil
ization delay interval）が満了（終了）したときの表
示を提供するようにする。この遅延間隔は、カード８０
７のクロック信号がパワーアップ・シーケンスが続けら
れる前に安定するようにパワーアップされることを可能
にするために用いられる。ＯＮ／ＯＦＦ状態マシン９９
８はＬＤＣＮＴ２状態からバス・オン（bus on）状態Ｂ
ＵＳＯＮに遷移する。ＢＵＳＯＮ状態の間、制御ロジッ
ク９９９は、パワーダウンされるべきスロット３６に対
するバス・イネーブル信号ＢＵＳＥＮ＃［５：０］をア
サートする又はローに駆動する。信号ＣＬＫＥＮ＃
［５：０］及びＰＷＲＥＮ＃［５：０］は変化せず、シ
リアル出力ロジック８２４はバス・イネーブル信号ＢＵ
ＳＥＮ＃［５：０］を出力レジスタ８０に対してシリア
ルにシフトする。ＯＮ／ＯＦＦ状態マシン９９８はまた
信号ＳＯ ＵＰＤＡＴＥを否定にする。安定化遅延間隔
かせ満了すると、ＯＮ／ＯＦＦ状態マシン９９８ＢＵＳ
ＥＮ状態からＯＮ ＡＲＢ２状態に遷移し、そこで状態
マシン９９８は再びＰＣＩバス３２の制御を要求する。
次に状態マシン９９８はＯＮ ＷＧＮＴ２状態に遷移
し、そこでバス３２の許可を待つ。許可を受け取ると、
状態マシン９９８はＯＮ ＬＣＬＫ２状態に遷移し、そ
こで信号ＰＯＵＴ［３９：０］が、信号ＣＬＫの１つの
サイクルに対する信号ＣＳＯＬＣ Ｏを否定にすること
によって更新される。次に状態マシン９９８はリセット
・オフ状態ＲＳＴＯＦＦへ遷移する。

【０１５３】ＲＳＴＯＦＦ状態の間、制御ロジック９９
９は、個々のＳＬＯＴ ＲＳＴ ［５：０］に依存して
パワーアップされるべきスロット３６に対するリセット
信号ＲＳＴ＃［５：０］をアサートする又は否定にす
る。信号ＣＬＫＥＮ＃［５：０］、ＰＷＲＥＮ＃［５：
０］及びＢＵＳＥＮ＃［５：０］は変化せず、シリアル
出力ロジック８２４はリセット信号ＲＳＴ＃［５：０］
を出力レジスタ８０に対してシリアルにシフトする。Ｏ
Ｎ／ＯＦＦ状態マシン９９８はまた信号ＳＯ ＵＰＤＡ
ＴＥを否定にする。信号ＳＯ ＵＰＤＡＴＥ ＤＯＮＥ
のアサートによって示されるように、４０の制御信号の
すべてがシリアル出力ロジック８２４によってシフトさ
れると、ＯＮ／ＯＦＦ状態マシン９９８はＲＳＴＯＮ状
態からＯＮ ＡＲＢ３状態へ遷移し、そこで状態マシン９
９８は再びバス３２の制御を要求する。状態マシン９９
８は次にＯＮ ＷＧＮＴ３に遷移し、そこでバス３２に
対する許可を待つ。許可を受け取ると、状態マシン９９
８はＯＮ ＬＣＬＫ３状態に遷移し、そこで信号ＰＯＵ
Ｔ［３９：０］が、信号ＣＬＫの１サイクルに対する信
号ＣＳＯＬＣ Ｏを否定にすることによって更新され
る。次に状態マシン９９８はＩＤＬＥ状態に遷移して戻
る。

【０１５４】パワーアップ・シーケンスもパワーダウン
・シーケンスも要求されないならば、ＯＮ／ＯＦＦ状態
マシン９９９は次に信号ＰＯＵＴ［３９：０］のうちの
選択されたものを更新するために１パス（ワン・パス、
one pass）・シーケンスが必要か否かを判定する。もし
ＧＯ ＵＰＤＡＴＥ信号がアサートされ、もしスロット
・イネーブル・レジスタ８１７又はスロット・リセット
・レジスタ８１９の何れかのビットが変化するならば、
ＯＮ／ＯＦＦ状態マシン９９８はＯＮＥＰＡＳＳ状態へ
遷移し、ＳＯ ＵＰＤＡＴＥ信号をアサートする。ＯＮ
／ＯＦＦ状態マシン９９８は、４０の制御信号がレジス
タ８０へシフトされるまでＯＮＥＰＡＳＳ状態にとどま
る。次に、ＯＮ／ＯＦＦ状態マシン９９８はＯＰ ＡＲ
Ｂ状態へ遷移し、そこで状態マシン９９８は信号ＣＡＹ
ＲＥＱ＃をアサートすることによってＰＣＩバス３２の
制御を要求する。次に状態マシン９９８はＯＰ ＷＧＮ
Ｔ状態に遷移し、そこでバス３２に対する許可を待つ。
許可を受け取ると、状態マシン９９８はＯＰ ＬＣＬＫ
状態へ遷移し、そこで信号ＰＯＵＴ［３９：０］は信号
ＣＬＫの１つのサイクルに対する信号ＣＳＯＬＣ Ｏを
否定にすることによって更新される。次に状態マシン９
９８はＩＤＬＥ状態に遷移して戻る。

【０１５５】図４６に示すように、シリアル出力ロジッ
ク８２４は、信号ＣＳＯＤ Ｏを経由でシリアル出力ロ
ジック８２４からシフトされた制御信号を追跡する６ビ
ット・カウンタ出力信号ＢＩＴ ＣＮＴＲ［５：０］を
提供するシフト出力ビット・カウンタ９２１を含む。信
号ＢＩＴ ＣＮＴＲ［５：０］が「３９」と等しい６数
字の数と等しいとき、信号ＭＡＸ ＣＮＴがアサートさ
れる。信号ＭＡＸ ＣＮＴはＡＮＤゲート９２２の入力
に与えられる。ＡＮＤゲート９２２は更に信号ＳＨＩＦ
Ｔ４を受信し、この信号は、以下に説明する出力シフト
状態マシン９２０がＳＨＩＦＴ４状態に入ったときにア
サートされる。ＡＮＤゲート９２２の出力は信号ＳＯ
ＵＰＤＡＴＥ ＤＯＮＥを提供する。出力シフト状態マ
シン９２０は増分カウンタ信号ＩＮＣ ＣＮＴＲをビッ
ト・カウンタ９２１に供給する。ＩＮＣ ＣＮＴＲがア
サートされると、ビット・カウンタ９２１は信号ＢＩＴ
ＣＮＴＲ［５：０］によって表される値を増分する。
ロード・カウンタ信号ＬＯＡＤ ＣＮＴＲがアサートさ
れるか又はＲＳＴ信号がアサートされると、ビット・カ
ウンタ９２１のクリア入力に接続されたＯＲゲート９２
５の出力が信号ＢＩＴ ＣＮＴＲ［５：０］をクリアす
る。信号ＢＩＴ ＣＮＴＲ［５：０］は、信号ＣＳＯＤ
Ｏを供給するマルチビット・マルチプレクサ９２４の
選択入力に供給される。マルチプレクサ９２４の０から
１１の入力はＬＥＤ制御信号ＬＥＤＳ［１１：０］を受
信する。マルチプレクサ９２４の１２から１５の入力は
汎用出力信号ＧＰＯＡ［３：０］を受信する。１６から
２１の入力はリセット信号ＲＳＴ＃［５：０］を受信す
る。２２から２７の入力はクロック・イネーブル信号Ｃ
ＬＫＥＮ＃［５：０］を受信する。２８から３３の入力
はバス・イネーブル信号ＢＵＳＥＮ＃［５：０］を受信
する。３４から３９の入力はパワー・イネーブル信号Ｐ
ＷＲＥＮ｛５：０］を受信する。

【０１５６】図４７及び図４８に示すように、出力シフ
ト状態マシン９２０は、信号ＲＳＴがアサートされると
きにＩＤＬＥ状態に入る。もし信号ＳＯ ＵＰＤＡＴＥ
がアサートされると、出力シフト状態マシン９２０はＩ
ＤＬＥ状態からＳＨＩＦＴ１状態へ遷移する。出力シフ
ト状態マシン９２０はＰＣＩクロック信号ＣＬＫの正の
縁部でクロックされるので、出力シフト状態マシン９２
０は、クロック信号ＣＬＫの周波数の４分の１であるク
ロック信号ＣＳＯＳＣ Ｏ信号を発生するために、ＳＨ
ＩＦＴ１状態、ＳＨＩＦＴ２状態、ＳＨＩＦＴ３状態及
びＳＨＩＦＴ４状態を通して遷移する。ＳＨＩＦＴ１状
態とＳＨＩＦＴ２状態の間、クロック信号ＣＳＯＳＣ Ｏ
は否定に又はローにされ、ＳＨＩＦＴ３状態とＳＨＩＦ
Ｔ４状態の間、クロック信号ＣＳＯＳＣ Ｏはアサート
又はハイにされる。信号ＭＡＸＣＮＴのアサートによっ
て示されるように、現在のシフト相が完了すると、シフ
ト状態マシン９２０はＩＤＬＥ状態に戻り、次のシフト
相の開始までクロック信号ＣＳＯＳＣ Ｏがアサートされ
る。図４９に示すように、ＨＡＮＧ ＰＥＮＤ信号はレ
ジスタ８０のクリア入力によって受信される。ＨＡＮＧ
ＰＥＮＤ信号のアサート又はハイへの駆動は、以下に
説明するようにＰＣＩバス３２がロック・アップ状態の
ときにすべてのスロット３６をパワーダウンするために
適当な出力制御信号ＰＯＵＴ［３９：０］を非同期的に
クリアする。

【０１５７】障害分離（fault isolation） バス・ウオッチャ（watcher）１２９は２次ＰＣＩバス
３２におけるハング（hang）状態を検出することができ
る。ハング状態が検出されると、バス・ウオッチャ１２
９はバス・ハング保留（pending）ビットをセットし、
これによってＳＩＯ５０が２次バス３２上のスロットを
パワー・ダウンさせるようにし、マスク不可能割り込み
（ＮＭＩ）がＣＰＵ１４に送信されるようにする。ＣＰ
Ｕ１４はＮＭＩに応答してＮＭＩルーチンを呼び出し、
ハング状態の原因であるスロット（１つ又は複数）を分
離（隔離）する。欠陥のあるスロットが識別されると、
そのスロットはディスエーブルに又はパワー・オフされ
る。ソフトウエアの診断のために、ダウンストリームの
ブリッジ・チップ４８のバス・ウオッチャ１２９はバス
履歴（ヒストリ、history）ＦＩＦＯ及びバス・ベクト
ルＦＩＦＯを含む。２次ＰＣＩバス３２が適正に機能す
るとき、バス履歴情報は各トランザクションにおいてバ
ス・ウオッチャ１２９によって記録される。バス履歴情
報には、アドレス・グループ（ＰＣＩアドレス、ＰＣＩ
コマンド信号、ＰＣＩマスタ数、及びアドレス・パリテ
ィ・ビットを含む）及びデータ・グループ（ＰＣＩデー
タ、バイト・イネーブル信号Ｃ／ＢＥ［３：０］ 、パ
リティ・エラー信号ＰＥＲＲ 、データ・パリティ・ビッ
ト、バースト・サイクル表示ビット、及びデータ有効フ
ラグを含む）が含まれる。バス・トランザクションを開
始するためにＰＣＩ信号ＦＲＡＭＥ が２次ＰＣＩバス
３２にアサートされたとき、アドレス・グループ及び後
続の各データ・グループはバス履歴ＦＩＦＯに記憶され
る。もしトランザクションがバースト・トランザクショ
ンであるならば、バースト・サイクル表示ビットが第２
のデータ相においてアクティブにセットされる。第１の
データ相の後に、バースト・トランザクションにおける
後続のデータ・グループと関連するアドレス・グループ
のアドレス・フィールドは４で増分され、新しいアドレ
ス・グループ及びデータ・グループがバス履歴ＦＩＦＯ
の次の位置に記憶される。もし再試行の状態又はデータ
がなく接続解除の状態（disconnect-without-datacondi
tion）のためにデータが転送されないならば、有効デー
タ表示ビットがローにセットされる。

【０１５８】アドレス・グループ及びデータ・グループ
の両方とも２段パイプラインを通じて流れ、データ・グ
ループがデータ・パリティ・ビット及びデータ・パリテ
ィ・エラー・ビットを集める時間を可能にし、且つ次の
アドレス・グループが記録される前にデータ・パリティ
・エラーが発生するときに記録プロセスを停止すること
を可能にする。もしバスが書き込みデータ相の中間でハ
ングすると、データは記憶され、バス・ハング状態ビッ
トがコンフィギュレーション・スペースを経由でアクセ
ス可能なバス・ハング表示レジスタ４８２（図５５）に
セットされる。もしバスが読み出しデータ相の中間でハ
ングすると、データには有効でないと印付けがなされ、
バス・ハング・ビットがセットされる。バス状態ベクト
ルは組み立てられてバス・ベクトルＦＩＦＯに記憶され
る。それらには以下のＰＣＩ制御信号、即ち、スロット
要求信号ＲＥＱ［７：０］ 、スロット許可信号ＧＮＴ
［７：０］ 、ＦＲＡＭＥ 信号、ＰＣＩデバイス選択
信号ＤＥＶＳＥＬ 、ＰＣＩイニシエータ・レディ（in
itiator ready）信号ＩＲＤＹ 、ＰＣＩターゲット・
レディ信号ＴＲＤＹ 、ＳＴＯＰ 信号、ＰＣＩパリテ
ィ・エラー信号ＰＥＲＲ 、ＰＣＩシステム・エラー信
号ＳＥＲＲ 、及びＬＯＣＫ 信号が含まれる。バス状
態ベクトルが変化する各ＰＣＩクロック上において、即
ち、リストされた信号の何れかが状態を変化させる各Ｐ
ＣＩクロック上において、新しいベクトルがバス・ベク
トルＦＩＦＯに記憶される。バス・ウオッチャ１２９
は、２次バス３２がロック・アップ（lock up）された
か否かを判定するためにウォッチ−ドッグ（watch-do
g）・タイマ４５４（図５３）を含む。ウォッチ−ドッ
グ・タイマ４５４が満了になると（きれると）、バス３
２はハングされる。以下は、ウォッチ−ドッグ・タイマ
４５４によって検出することができるバス・ハング状態
の例である。ＦＲＡＭＥ 信号がハイ又はローに置かれ
る。信号ＴＲＤＹ がＩＲＤＹ に応答してアサートさ
れない。ＰＣＩアービタ１２４が何れのマスタにもバス
の許可を与えない。バス３２を要求するマスタは再試行
を行い続ける。

【０１５９】ウォッチ−ドッグ・タイマ４５４が満了す
ると、バス・ハング保留ビットがバス・ハング表示レジ
スタ４８２においてアクティブにセットされる。アクテ
ィブにセットされると、バス・ハング保留ビットはバス
・ウォッチャ１２９をディスエーブルにする。次に、Ｓ
ＩＯ５０のスロット・イネーブル・ビットがクリアさ
れ、スロットがパワー・オフされることとなる。ＳＩＯ
５０は次にシステム・エラー信号ＳＥＲＲ をアサート
する。バス・ハング状態の原因を分離するために、シス
テム・エラー信号ＳＥＲＲ は、システムの割り込みロジ
ックがＣＰＵ１４に対してＮＭＩを発行するようにす
る。図５０を参照すると、ＮＭＩハンドラは最初に、バ
ス・ハング表示レジスタ４８２を読むことによってバス
・ハング保留ビットがセットされたか否かを判定する
（４００）。セットされていたならば、ＮＭＩハンドラ
は欠陥のあるスロット（１つ又は複数）を分離するため
にＢＩＯＳ分離ハンドラを呼び出す（４０１）。そうで
ない場合は、別のＮＭＩプロシージャを呼び出す（４０
２）。フェールセーフ機構として、コンピュータ・シス
テムはまた、特定のソフトウエア・ルーチンがオペケー
ティング・システムによって実行されるときにクリアさ
れる自動サーバ回復（ＡＳＲ）（automatic server rec
overy）タイマ７２を含む。ＡＳＲタイマが満了したな
らば（例えば、１０分後）、それは、オペケーティング
がロック・アップしたことを示す。２次ＰＣＩバス２３
のハングはシステムのロック・アップが原因であり得、
その場合にＮＭＩはＣＰＵ１４に届かない。もとＡＳＲ
タイマが満了すると、ＡＳＲによって発生されるリブー
ト（reboot）が発生する。ＡＳＲタイマはまた、ＢＩＯ
Ｓ分離ハンドラがＰＣＩバス３２上の故障のスロットを
分離する最中にあり且つコンピュータ・システムがＡＳ
Ｒリブートをするようにハングするならば、分離ルーチ
ンがＡＳＲタイムアウト事象のすぐ前に停止さたところ
でピックアップできることを確実にする。

【０１６０】図５１を参照すると、ＢＩＯＳのＡＳＲハ
ンドラがＡＳＲリブート状態に応答して呼び出される。
ＡＳＲハンドラは最初に、分離進行中（isolation-in-p
rogress）事象変数（ＥＶ）が、分離プロセスがＡＳＲ
タイムアウト事象の前に進行中であったことを示すアク
ティブ情報を含むか否かを判定するためにチェックを行
う（４４４）。分離進行中ＥＶは不揮発性メモリ（ＮＶ
ＲＡＭ）７０に記憶され、且つ分離プロセスが開始され
たことを示すためにアクティブにセットされるヘッダ情
報を含む。分離進行中ＥＶはまた、検査されているスロ
ット、故障のスロット、及びイネーブルにされているス
ロットを含む分離プロセスの現在の状態で更新される。
もし分離プロセスが進行中であったならば、ＢＩＯＳの
ＡＳＲハンドラは、ＡＳＲ事象の直前にイネーブルにさ
れたものを除くすべてのスロットを再びイネーブルにし
（４８８）、これは分離進行中ＥＶから決定される。Ａ
ＳＲのリブートの前にイネーブルにされたスロットはＡ
ＳＲロック・アップの原因であり得る。結果として、そ
れらのスロットはディスエーブルに（即ち、パワー・オ
フ）される。次に、ディスエーブルにされたスロットの
番号が、ＮＶＲＡＭに記憶される故障状態情報としてロ
グ（記録）され、分離進行中ＥＶがクリアされる（４５
０）。次にＢＩＯＳのＡＳＲハンドラはバス・ハング保
留（ペンディング）ビットがセットされたか否かを判定
するために検査を行う（４５２）。セットされていたな
らば、バス・ハング保留ビットはクリアされ（２次ＰＣ
Ｉバス３２上でＩ／Ｏサイクルを行うことによる）バス
・ウォッチャ１２９を再びイネーブルにする。４４４に
おいて、もし分離進行中ＥＶがアクティブ状態にセット
されておらず、ＡＳＲ事象が発生したときに分離プロセ
スが実行されていなかったことが示されるならば、ルー
チンはバス・ハング保留ビットがセットされたか否かを
判定する（４４６）。セットされていないならば、ＢＩ
ＯＳのＡＳＲハンドラを終える。４４６において、バス
・ハング保留ビットがセットされ、ＡＳＲ事象の前にバ
ス・ハング状態が発生したことを示すならば、ＢＩＯＳ
のＡＳＲハンドラはＢＩＯＳ分離ハンドラを呼び出して
故障のスロット（１つ又は複数）を分離する。

【０１６１】図５２を参照すると、ＢＩＯＳ分離ハンド
ラは最初にＮＶＲＡＭの故障状態情報部分にバス・モニ
タ１２７の履歴ＦＩＦＯ及びベクトルＦＩＦＯに記録さ
れたバス履歴及びバス・ベクトル情報をログする。（４
０８）。バス履歴ＦＩＦＯ及びバス状態ベクトルＦＩＦ
Ｏが読まれ、それらの内容がＮＶＲＡＭに転送される。
次に、分離進行中事象変数のヘッダ情報がセットされて
分離プロセスが進行中であることを示す（４１０）。バ
ス・ハング保留ビットがクリアされ（所定のコンフィギ
ュレーション・アドレスへの書き込みによる）てバス・
ウオッチャ１２９が再びイネーブルにされる。次に、分
離ルーチンは最初にポピュレートされた（populated）
スロット（即ち、ＰＣＩデバイスが接続されたスロッ
ト）を再びイネーブルにし（即ち、パワー・アップ
し）、そのデバイスのＰＣＩコンフィギュレーション・
スペースからの読み出し及び書き込みを行う（４１
２）。スロットはスロット・イネーブル・レジスタ８１
７（図２９）への書き込みによって再びイネーブルにさ
れる。次に、ルーチンは、バス・ハング保留ビットがア
クティブにセットされて、スロットに接続されたデバイ
スがバスから読み出している間にバスをハングさせる原
因となることを示すか否かを判定する（４１４）。もし
セットされていなければ、ルーチンはポピュレートされ
たすべてのスロットの検査が行われたか否かを判定する
（４１６）。もし検査されていなければ、最初にポピュ
レートされたスロットがディスエーブルにされ（４１
８）、分離進行中ＥＶが更新され、最初にポピュレート
されたスロットがＢＩＯＳ分離ルーチンによって試され
たことを示す（４２０）。もしルーチンが４１４でバス
・ハング保留ビットがアクティブにセットされたと判定
すると、スロットは、ＮＶＲＡＭの故障状態情報部分に
おいて故障しているものとして示される（例えば、その
スロットに対する故障フラグをアクティブにセットす
る）。次に、ポピュレートされたすべてのスロットの検
査がなされるまでステップ４１２、４１４、４１６、４
１８及び４２０からなるループが実行される。

【０１６２】４１６でポピュレートされたすべてのスロ
ットが検査されたと判定された場合、ルーチンは、何れ
かのスロットがＮＶＲＡＭの故障状態情報部分において
故障したものとして示されているか否かを判定するため
に検査を行う（４２４）。もしセットされたならば、ル
ーチン３９８は故障していないスロットのみを再びイネ
ーブルにする（４２６）。次に、分離進行中ＥＶがクリ
アされ（４２８）、ＢＩＯＳ分離ルーチンが完了する。
４２４で何れのスロットも故障していないと判定された
場合、これはバス・ハング状態が１つのスロットによっ
て起こったものではないことを示すが、１つよりも多く
のデバイスが同時にアクティブ状態にあったであろうこ
とが原因であり得る。それを確かめるために、ＢＩＯＳ
分離ハンドラは最初にすべてのスロットをディスエーブ
ルにし（パワー・ダウンし）、この情報で分離進行中Ｅ
Ｖを更新する（４３０）。次に、ＢＩＯＳ分離ハンドラ
はカウント変数を０にクリアし、カウント変数ＩをＮの
値にセットする（４３１）。カウント変数Ｎはポピュレ
ートされたスロットのカウントを表す。ＢＩＯＳ分離ハ
ンドラはポピュレートされたスロットＩ（最初はスロッ
トＮ）を再びイネーブルにし（即ち、パワー・アップ
し）、そのＰＣＩコンフィギュレーション・スペースに
対しての読み出し及び書き込みを行う（４３２）。次
に、ハンドラはバス・ハング保留ビットがセットされた
か否かを判定するために検査を行う（４３８）。もしセ
ットされていなければ、ハンドラは変数Ｉを決定し（４
３３）、変数Ｉが０より大きい又は０と等しいか否かを
検査する（４３４）。もし０以上であるならば、ハンド
ラは分離進行中ＥＶを更新し（４３５）、次のポピュレ
ートされたスロットＩを再びイネーブルにして読み出し
及び書き込みを行う（４３２）。次にハンドラは該次の
スロットに対してバス・ハング保留ビットがセットされ
たか否かを検査する（４３８）。このようにして、イネ
ーブルにされる各スロットＮに対して、以前にイネーブ
ルにされたスロットもまた、スロットの組み合わせが故
障の原因であるか否かを判定するために一度に１つずつ
パワーオンされる。ブロック４３４において、変数Ｉが
ゼロより小さいくなると決定されれば、ブロック４３６
において、ハンドラは全ての母集団化されたスロットは
イネーブルされたか否かを決定する。そうでなければ、
ブロック４３７においいて、変数Ｎは増加され、ブロッ
ク４３９において、分離進行中ＥＶは更新され、ブロッ
ク４４１において、変数ＩはＮの値と等しく再度セット
される。ブロック４４０において、もしバス停止保留ビ
ットが４３８活動にセットされるなら、潜在的に２つの
スロットがディスエーブルされる：スロットＮ（現在イ
ネーブルされているスロット）及びスロットＩ（現在読
出しおよび書込みされているスロット）。ブロック４３
６において、Ｉ及びＮの値が同じならば、スロットＮだ
けがディスエーブルされている。ハンドラが全ての母集
団化されたスロットがイネーブルされること（そして、
障害が識別され得ない）を決定すれば、ブロック４４２
において、ハンドラはＮＶＲＡＭにおいて障害を隔離す
るためにその無力をログする。次に、ブロック４２８に
おいて、ハンドラは分離進行中ＥＶを消去する。

【０１６３】図５２を参照して、ウオッチードッグ（ｗ
ａｔｃｈ−ｄｏｇ）・タイマ４５４は、出力信号ＷＤ＿
ＴＭＲ＿ＯＵＴ［１７：０］（タイマカウタの値）、Ｈ
ＡＮＧ＿ＰＥＮＤ（バスハング条件の存在）、ＥＮ＿Ｃ
ＡＰ（ソフトウエアがバスの補足可能性およびベクトル
・ヒストリ情報を有する）、ＴＩＭＥ＿ＯＵＴ（ウオッ
チードッグ・タイマ４５４はタイムアウトする）、信号
ＨＡＮＧ＿ＲＣＯＶＲ＿ＥＮ（ソフトウエアによりバス
・ウオッチャ１２９およびＳＩＯ ５０において停止回
復ロジックをイネーブルするようにハイにセット）及び
信号ＣＡＰ＿ＩＬＬＥＧ＿ＰＲＯＴ（ＰＣＴバス３２上
の違法サイクルを示す）を供給する。信号ＨＡＮＧ＿Ｐ
ＥＮＤは，ＳＩＯ ５０に供給され，第２のバス・スロ
ットを遮断する。ウオッチドッグ・タイマ４５４への入
力信号は、ＰＣＩバス信号のいくつか、信号ＷＲＴ＿Ｅ
Ｎ＿ＣＡＰ＿１（バス・ヒストリの補足及び障害分離ブ
ロック１２９によるバス・ベクトル情報が再びイネーブ
ルされるようにソフトウエアによりハイにパルスされ
る）、そして電源良好インディケーター信号（コンピュ
ータ・システムにおける電力が安定していることを示
す）を含む。

【０１６４】バス停止回復状態マシーン４５６は、信号
ＨＡＮＧ＿ＰＥＮＤ、ＴＩＭＥ＿ＯＵＴ及びＨＡＮＧ＿
ＲＣＯＶＥＲ＿ＥＮをウオッチードッグ・タイマ４５４
から受け取る。回復状態マシーン４５６はまたＰＣＩ信
号のいくつかを受け取る。バス停止回復状態マシーン４
５６からの出力信号は、ＰＣＩ信号ＤＥＶＳＥＬ＿、Ｐ
ＣＩ信号ＳＴＯＰ＿を駆動する信号ＳＴＯＰ＿Ｏ、シス
テム・エラー信号ＳＥＲＲ＿のアサーションをイネーブ
ルする信号ＳＥＲＲ＿ＥＮ、信号ＢＲ＿Ｍ＿ＡＢＯＲＴ
（バス・ウオチャ１２９がマスタ打切りにより回復した
こを示す）、信号ＢＲ＿Ｔ＿ＡＢＯＲＴ（バス・ウオチ
ャ１２９がターゲット打切りにより回復したことを示
す）、および信号ＲＣＯＶＲ＿ＡＣＴＩＶＥ（バス停止
回復状態マシーン４５６が活動状態になる時を示すため
の）を含む。バス停止回復状態マシーン４５６は、第２
のＰＣＩバス３２が障害スロットを分離することをソフ
トウエアに許容するためアイドル状態にもどることを保
証する。停止条件が検出される時に、ＳＩＯ ５０は第
２のバス・スロットをパワーダウンし、このスロット
は、ハング条件が生じる時にスロット・デバイスの１つ
がバス・マスタの１つであったならばバス３２をアイド
ル状態に自動的に置く。しかし、バス停止が生じる時に
スロット・デバイスの１つがターゲットであった（そし
てブリッジ・チップ４８がマスタであった）ならば、そ
のときブリッジ・チップ４８はバス上に留まる。ブリッ
ジ・ップをバスから取除くために、回復状態マシーン４
５６は信号ＳＴＯＰ＿をアサートすることによりＰＣＩ
バス３２上に再試行サイクルを強制する。バス・ヒスト
リ（バス履歴）捕捉ブロック４５８はトランザクション
のためにＰＣＩバス３２を監視し、そしてバス・ヒスト
リ情報を、ＢＵＳ＿ＨＩＳＴ＿ＤＡＴＡ３［３１：０］
（バス・ヒストリアドレス）、ＢＵＳ＿ＨＩＳＴ＿ＤＡ
ＴＡ２［３１：０）（バス・ヒストリデータ）、ＢＵＳ
＿ＨＩＳＴ＿ＤＡＴＡ１［１５：０］（パリテイエラー
信号 ！ＰＥＲＲ＿、パリテイビットＰＡＲ、有効デー
タ・ビットＶＡＬＩＤ＿ＤＡＴ、アドレス・パリテイビ
ットＡＤＤＲＰＡＲ、バースト・インディケーターＢＵ
ＲＳＴ、マスタ番号ＭＡＳＴＥＲ［２：０］、バイト・
イネーブルビット［３：０］及び命令ビットＣＭＤ
［３：０］）の出力信号上に表す。バス・ヒストリ補足
ブロック４５８は、信号ＨＩＳＴ＿ＲＤＹを、正常なト
ランザクションにおける各データ・フェーズの終端にお
いて真である、ＢＵＳ＿ＨＩＳＴ＿ＤＡＴＡ信号上にデ
ータが利用できる時に、またはタイムアウト信号ＴＩＭ
Ｅ＿ＯＵＴのアサーションの間に、もしトランザクショ
ンがマスタ打切り、再試行により終了するなら信号ＨＩ
ＳＴ＿ＲＤＹをアサートする。

【０１６５】バス・ベクトル補足ブロック４６０は、い
ずれかのこれらの制御信号が状態を変更する時に、ある
ＰＣＩ制御信号の状態を補足する。ベクトルが補足さ
れ、信号ＢＵＳ＿ＶＥＣＴ＿ＤＡＴＡ［２０：０］とし
て出力し、該出力信号は、要求信号！ＲＥＱ［７：０］
＿、！承諾信号ＧＮＴ［７：０］＿、タイムアウト信号
ＴＩＭＥ＿ＯＵＴ、ロック信号ＬＯＣＫ＿、システムエ
ラー信号ＳＥＲＲ＿、パリテイエラー信号ＰＥＲＲ＿、
停止信号ＳＴＯＰ＿、ターゲット準備信号ＴＲＤＹ＿、
開始レディー信号ＩＲＤＹ＿、デバイス選択信号ＤＥＶ
ＳＥＬ＿及びフレーム信号ＦＲＡＭＥ＿を含む。バス・
ベクトルＢＵＳ＿ＶＥＣＴ＿ＤＡＴＡ［２４：０］のい
ずれかが変化するかまたはウオッチドッグ・タイマ４５
４が満了した（ＴＩＭＥ＿ＯＵＴはハイ）ならば、バス
・ベクトル捕捉ブロック４６０は信号ＶＥＣＴ＿ＲＤＹ
をアサートする。バス・ヒストリ及びバス・ベクトル信
号が、２デープ（２−ｄｅｅｐ）・バス・ヒストリＦＩ
ＦＯと４デープ・ベクトル・ヒストリＦＩＦＯを含む、
バス・ウオッチャＦＩＦＯの入力に生じる。バス・ヒス
トリＦＩＦＯの出力は、信号ＢＵＳ＿ＨＩＳＴ＿ＲＥＧ
１［３１：０］、ＢＵＳ＿ＨＩＳＴ＿ＲＥＧ２（３１：
０］及びＢＵＳ＿ＨＩＳＴ＿ＲＥＧ３［３１：０］とし
て生じる。ベクトル・ヒストリＦＩＦＯの出力は信号Ｂ
ＵＳ＿ＶＥＣＴ＿ＲＥＧ［３１：０］として生じる。シ
ステム・ソフトウエアは、アサートされるべき信号ＢＵ
Ｓ＿ＨＩＳＴ＿ＲＤ１生じさせるＩ／０読出しサイクル
を発生させることによりバス・ヒストリＦＩＦＯの出力
を読出し、そしてアサートされるべき信号ＢＵＳ＿ＶＥ
ＣＴ＿ＲＤを生じるＩ／Ｏ読出しサイクルを発生させる
ことによりベクトルＦＩＦＯの出力を読出す。

【０１６６】図５４を参照すると、回復状態マシーン４
５６は、ＳＹＮＣ＿ＰＯＷＥＲＯＫは、電力がいまだ安
定していないことを示す、否定されたロウ（ｌｏｗ）で
ある時に、状態ＩＤＬＥにおいて開始する。状態マシー
ンは、信号ＨＡＮＧ＿ＰＥＮＤがロウである間は状態Ｉ
ＤＬＥに留まる。状態ＩＤＬＥにおいて、信号ＢＲ＿Ｍ
＿ＡＢＯＲＴ、信号ＢＲ＿Ｔ＿ＡＢＯＲＴ、信号ＲＣＯ
ＶＲ＿ＡＣＴＩＶＥは否定されたロウである。信号ＲＯ
ＣＶＲ＿ＡＣＴＩＶＥは、他の状態ＷＡＩＴ、ＡＢＯＲ
Ｔ及びＰＥＮＤ＿ＯＦＦにおいて活動のハイである。信
号ＳＥＴ＿ＨＡＮＧ＿ＰＥＮＤがハイをアサートするな
らば、状態マシーンは状態ＷＡＩＴに遷移する。その遷
移において、信号ＤＥＶＳＥＬ＿０はデバイス選択信号
ＤＥＶＳＥＬ＿の反転状態に等しくセットされる。これ
は、デバイス選択信号ＤＥＶＥＬ＿がバス停止条件前の
ターゲットによりアサートさるならば、回復状態マシー
ン４５６はアサートされた信号ＤＥＶＳＥＬ＿を維持す
る。状態ＷＡＩＴにおいて、信号ＤＥＶＳＥＬ＿０は、
信号ＤＥＶ＿ＳＥＬ＿ＷＡＳ＿０の状態に等しくセット
され、該信号ＤＥＶ＿ＳＥＬ＿ＷＡＳは、信号ＤＥＶＳ
ＥＬ＿がターゲットによりＷＡＩＴ状態への状態マシー
ン遷移の前にアサートされるなら、ハイにセットされ
る。状態ＷＡＩＴから、バス停止回復マシーン４５６
は、ＰＣＩバス３２がアイドルになった（すなわち、Ｆ
ＲＡＭＥ＿ＩＲＤＹ＿およびＩＲＤＹ＿の両方が否定ハ
イ）ことを示す、信号ＰＣＩ＿ＩＤＬＥがアサートされ
るならば、ＰＥＮＤ＿ＯＦＦ状態に変換する。該変換に
おいて、信号ＢＲ＿Ｍ＿ＡＢＯＲＴがハイにセットさ
れ、停止条件およびスロット・デバイスを電力ダウンし
てＰＣＩバスをアイドル状態にする前にスロット・デバ
イスの１つがマスタであることを表示する。信号ＳＥＲ
＿ＥＮはまたハイにセットされ、もしＩＮＴＡ＿がイネ
ーブルされるならばシステムエラー信号ＳＥＲＲ＿ｏｒ
のアサーションをイネーブルする。

【０１６７】スロット・ディバイスがバス停止条件前の
ターゲットであるならば、バス・マスタはＰＣＩバス３
２留まる。バス・マスタをＰＣＩバスから外すために、
バス停止回復状態マシーン４５６は、ＰＣＩバス３２上
の再試行を行う。カウンタ４５７は、信号ＨＡＮＧ＿Ｐ
ＥＮＤがハイにアサートされた後にＰＣＬＫ期間（例え
ば、１５ＰＣＬＫ期間）の所定数をカウントする。１５
ＰＣＬＫ期間は、ＦＲＡＭＥ＿およびＩＲＤＹ＿上の十
分な立上がり時間を保証し、信号にアイドル状態への復
帰する時間を与える。１５ＰＣＬＫ期間が経過した時
に、カウンタ４５７は信号ＴＩＭＥ＿ＯＵＴ１５をアサ
ートする。信号ＴＩＭＥ＿ＯＵＴがハイをアサートし、
信号ＰＣＩ＿ＩＤＬＥがロウに留まる場合には、状態マ
シーンはＷ状態ＡＩＴから状態ＡＢＯＲＴに移行する。
その移行において、信号ＳＴＯＰ＿０信号はハイをアサ
ートし、ＰＣＩ ＳＴＯＰ信号を活動状態に駆動してバ
ス・マスタを再試行させる。状態マシーンは、バス・マ
スタがロウにアサートされたＦＲＡＭＥ＿信号を維持す
る間は状態ＡＢＯＲＴに留まる。状態ＡＢＯＲＴにおい
て、ＳＴＯＰ＿０信号はハイに維持される。バス・マス
タが再試行状態に応答してＦＲＡＭＥ信号をアサートし
ないと、状態マシーンは状態ＡＢＯＲＴから状態ＰＥＮ
Ｄ＿ＯＦＦに移行する。該移行において、信号ＢＲ＿Ｔ
＿ＡＢＯＲＴはハイをアサートされ、バス３２をアイド
ル状態に置くためにバス停止条件の後にターゲット打切
りが必要であつたことを表示する。また、信号ＳＳＥＲ
Ｒ＿ＥＮがハイをアサートされて、ＩＮＴＡ＿がイネー
ブルであるなら、信号ＳＥＲＲ＿ｏｒのアサーションを
イネーブルする。状態マシーンは、信号ＷＲＴ＿ＥＮ＿
ＣＡＰ＿１が状態ＩＤＬＥに逆移行する時にハイにアサ
ートされるまで、状態ＰＥＮＤ＿ＯＦＦに留まる。シス
テム・ソフトウエアはＢＲ＿Ｍ＿ＡＢＯＲＴおよびＢＴ
＿Ｔ＿ＡＢＯＲＴ信号の値を読出ＳＵことができ、バス
停止に含まれたスロット・デバイスがマスタまたはスレ
ーブであったかを決定する。

【０１６８】図５５を参照すると、ウオッチドッグ・タ
イマ４５４は、信号ＰＣＬＫによりクロックされる１８
ビットＬＳＦＲカウンタ４６４を含む。ＡＮＤゲート４
６７がハイにアサートされる時にカウンタ４６４はイネ
ーブルされ、それは新しいマスタが要求（ＡＮＹ＿ＲＥ
Ｑはハイ）を送り、バス・サイクルが開始し（信号ＦＲ
ＡＭＥ＿およびＩＲＤＹ＿は共にアサートされる）、イ
ネーブル捕捉信号ＥＮ＿ＣＡＰがアサートされ、そして
信号ＴＩＭＥ＿ＯＵＴはロウになる。ＯＲゲート４６６
は、信号ＡＮＹ＿ＲＥＱと信号ＦＲＡＭＥ＿およびＩＲ
ＤＹ＿の反転状態を受ける。ＡＮＤゲート４６７は、Ｏ
Ｒゲート４６６の出力、信号ＥＮ＿ＣＡＰおよび信号Ｔ
ＩＭＥ＿ＯＵＴの反転状態を受ける。カウンタの出力
は、信号ＷＤ＿ＴＭＲ＿ＯＵＴ［１７：０］を駆動し、
そしてタイムアウト条件が検出された（ＴＩＭＥ＿ＯＵ
Ｔはハイ）時、データ転送が開始した（両信号ＩＲＤＹ
＿とＴＲＤＹ＿がロウにアサートされる）時、またはカ
ウンタ４６４の全ての出力ビットがハイである（違法条
件である）時に消去される。消去条件はＯＲゲート４７
０により示され、該ＯＲゲートは信号ＴＩＭＥ＿ＯＵ
Ｔ、信号ＷＤ＿ＴＭＲ＿ＯＵＴ［１７：０］のビット単
位ＡＮＤ、およびＡＮＤゲート４７２の出力を受ける。
ＡＮＤゲート４７２の入力は、信号ＩＲＤＹ＿の反転状
態および信号ＴＲＤＹ＿の反転状態を受ける。信号ＴＩ
ＭＥ＿ＯＵＴは、タイマ信号ＷＤ＿ＴＩＭＲ＿ＯＵＴ
［１７：０］が２進値１００００００００００００００
０までカウントするときにタイムアウト検出器４７４に
よりハイにアサートされる。信号ＴＩＭＥ＿ＯＵＴは、
ＯＲゲート４７６のひとつの入力に与えられ、その出力
はＡＮＤゲート４７８の入力に接続されている。ＡＮＤ
ゲート４７８の他方の入力は、信号ＷＲＴ＿ＥＮ＿ＣＡ
Ｐ＿１の反転状態を受け（バス・ヒストリおよびバス・
ベクトル獲得を再イネーブルするためにソフトウエアに
より制御される）、そしてその出力はＤ型フリップ・フ
ロップ４８８のＤ入力に接続されている。フリップ・フ
ロップ４８８は信号ＰＣＬＫによりクロックされ、そし
てＯＲゲート４７６の他方の入力にフィードバックされ
る、出力信号ＷＤ＿ＴＩＭＲ＿ＯＵＴを駆動する。フリ
ップ・フロップ４８８は、電力良好信号ＳＹＮＣ＿ＰＯ
ＷＥＲＯＫが否定される時に消去される。このため、Ａ
ＳＲリセットは信号ＷＤ＿ＴＭＲ＿ＯＵＴを消去しな
い。

【０１６９】ＨＡＮＧ＿ＰＥＮＤ信号は、Ｄ型フリップ
・フロップ４８２によりハイにアサートされ、そのＤ入
力は、ＡＮＤゲート４８４の出力に接続され、そして信
号ＰＣＬＫによりクロックされる。ＡＮＤゲート４８４
のひとつの入力は、ＯＲゲート４８６の出力に接続さ
れ、そして他方の入力は信号ＷＲＴ＿ＥＮ＿ＣＡＰ＿１
の反転状態を受ける。ＯＲゲート４８６のひとつの入力
は、信号ＨＡＮＧ＿ＰＥＮＤに接続され、そして他の入
力はＡＮＤゲート４８８の出力に接続されている。ＡＮ
Ｄゲート４８８の出力は信号ＴＩＭＥ＿ＯＵＴおよびイ
ネーブル信号ＨＡＮＧ＿ＲＣＯＶＲ＿ＥＮを受ける。こ
のため、もしシステム・ソフトウエアがバス停止回復
（ＨＡＮＧ＿ＲＣＯＶＲ＿ＥＮはハイである）をイネー
ブルするならば、そのときタイムアウト条件は信号ＨＡ
ＮＧ＿ＰＥＮＤをハイにセットされるように惹起するで
あろう。信号ＨＡＮＧ＿ＰＥＮＤは、システム・ソフト
ウエアがアサートされるべき信号ＷＲＴ＿ＥＮ＿ＣＡＰ
＿１を生じるか（バス３２上のＩ／Ｏサイクルを実行す
る）または信号ＳＹＮＣ＿ＰＯＷＥＲＯＫが否定される
時に、消去される。ビットＨＡＮＧ＿ＰＥＮＤはＡＳＲ
リブートにより否定される。イネーブル獲得信号ＥＮ＿
ＣＡＰはＤ型フリップ・フロップ４９０により発生さ
れ、そのＤ入力はＡＮＤゲート４９２の出力を受ける。
ＡＮＤゲート４９２はＯＲゲート４９４の出力に接続さ
れ、そしてその他の入力は信号ＣＬＲ＿ＥＮ＿ＣＡＰの
反転状態に接続されている。ＯＲゲート４９４のひとつ
の入力は、信号ＥＮ＿ＣＡＰにルートバックされ、そし
て他の入力は信号ＷＲＴ＿ＥＮ＿ＣＡＰ＿１を受ける。
フリップ・フロップ４９０は、信号ＰＣＬＫによりクロ
ックされ、そして信号ＳＹＮＣ＿ＰＯＷＥＲＯＫがロウ
に否定されるときにハイにセットされる。信号ＥＮ＿Ｃ
ＡＰは、信号 ＷＲＴ＿ＥＮ＿ＣＡＰ＿１を経てソフト
ウエアによりハイにセットされるとすぐに、それはハイ
に維持される。信号ＣＬＲ＿ＥＮ＿ＣＡＰがアサートさ
れて信号ＥＮ＿ＣＡＰを消去し（情報のディスエーブル
捕獲）、それはタイムアウトが発生した時に生じ（ＴＩ
ＭＥ＿ＯＵＴはハイ）、システム・エラーが発生し（Ｓ
ＥＲＲ＿はロウ）、パリティ・エラーが発生し（ＰＥＲ
Ｒ＿はロウ）、または違法バス・プロトコルが検出され
る（ＣＡＰ＿ＩＬＬＥＧ＿ＰＲＯＴはハイ）。信号ＣＡ
Ｐ＿ＩＬＬＥＧ＿ＰＲＯＴはＤ型フリップ・フロップ４
８３により発生され、そのＤ入力はＡＮＤゲート４８５
の出力を受ける。ＡＮＤゲートのひとつの入力は、信号
ＷＲＴ＿ＥＮ＿ＣＡＰ＿１の反転状態を受け、そして他
の入力は、ＯＲゲート４８７の出力を受ける。ＯＲゲー
ト４８７は信号ＣＡＰ＿ＩＬＬＥＧ＿ＰＲＯＴとＳＥＴ
＿ＩＬＬＥＧ＿ＰＲＯＴを受ける。信号ＳＥＴ＿ＩＬＬ
ＥＧ＿ＰＲＯＴは、捕獲がイネーブルされる時（ＥＮ＿
ＣＡＰがハイ）にアサートされ、状態マシーン４５６は
活動状態になく（ＲＣＯＶＲ＿ＡＣＴＩＶＥはロウであ
る）、バスはアイドルであり、信号ＤＥＶＳＥＬ＿、Ｔ
ＲＤＹ＿、またはＩＲＤＹ＿のいずれがロウにアサート
される。この条件は、バス・ヒストリとバス・ベクトル
情報の捕獲をトリガーする、違法条件である。

【０１７０】図５６を参照すると、バス・ヒストリ・レ
ディー信号ＨＩＳＴ＿ＲＤＹは、信号ＰＣＬＫによりク
ロックされそして信号ＲＥＳＥＴにより消去される、Ｄ
型フリップ・フロップ５０２により発生される。フリッ
プ・フロップ５０２のＤ型入力は、ＯＲゲート５０４の
出力に接続され、その入力は、信号ＴＩＭＥ＿ＯＵＴ、
信号Ｍ＿ＡＢＯＲＴ（一つのＰＣＬＫにより遅延された
マスタ打切り信号）、ＡＮＤゲート５０６の出力、およ
びＡＮＤゲート５０８の出力を受ける。ＡＮＤゲート５
０６は、もし再試行、切断Ｃまたはターゲット打切りサ
イクルが第２のバス３２に存在するならば、その出力を
アサートする（信号ＦＲＡＭＥ＿、信号ＩＲＤＹ＿の反
転状態、信号ＳＴＯＰ＿の反転状態、そして信号ＤＳＣ
＿Ａ＿Ｂの反転状態が全て真である）。ＡＮＤゲート５
０８は、完了データ転送が生じた時にその出力をアサー
トする（信号ＩＲＤＹ＿およびＴＲＤＹ＿は共にロ
ウ）。このため、ウオッチドッグ・タイマ４５４がタイ
ムアウトし、再試行、切断Ｃ、またはターゲット打切り
条件が存在する時にバス・ヒストリＦＩＦＯにバス・ヒ
ストリ情報はロードされ、マスタはサイクルを打切り、
またはサイクルは継続して完了する。有効データ指示信
号ＶＡＬＩＤ＿ＤＡＴは、信号ＰＣＬＫによりクロック
されそして信号ＲＥＳＥＴにより消去される、Ｄ型フリ
ップ・フロップ５１０により発生される。フリップ・フ
ロップ５１０のＤ入力はＮＯＲゲート５１２の出力に接
続され、信号ＴＩＭＥ＿ＯＵＴ、マスタ打切り信号Ｍ＿
ＡＢＯＲＴ、およびＡＮＤゲート５０６の出力を受け
る。このため、データは、タイムアウトが検出されない
ならば有効であり、マスタ打切りサイクルが発せられ、
または再試行、切断Ｃまたはターゲット打切りサイクル
が存在する。信号ＶＥＣＴ＿ＲＤＹは、信号ＰＣＬＫに
よりクロックされそして信号ＲＥＳＥＴにより消去され
る、Ｄ型フリップ・フロップ５１４により発生される。
フリップ・フロップ５１４のＤ入力はＯＲゲート５１６
の出力に接続され、信号ＴＩＭＥ＿ＯＵＴ、およびバス
・ベクトルにおけるＰＣＩ制御信号のひとつが状態を変
化したことを表示する信号ＣＨＡＮＧＥ＿ＳＴＡＴＥを
受ける。このため、ＰＣＩバス３２上の制御信号が状態
を変える時またはタイムアウトが生じる時に、状態ベク
トル情報がベクトルＦＩＦＯにロードされる。

【０１７１】図５７を参照すると、ヒストリ・データ
（ＢＵＳ＿ＨＩＳＴ＿ＤＡＴＡ３［３１：０］、ＢＵＳ
＿ＨＩＳＴ＿ＤＡＴＡ２［３１：０］、ＢＵＳ＿ＨＩＳ
Ｔ＿ＤＡＴＡ１［１５：０］）は、バス・ヒストリＦＩ
ＦＯの第１のステージである、バス・ヒストリ・レジス
タ５４０の入力に与えられる。バス・ヒストリ５０１は
出力信号ＢＵＳ＿ＨＩＳＴ＿ＤＡＴＡ１［７９：０］
を、出力信号ＢＵＳ＿ＨＩＳＴ＿ＦＩＦＯ０［７９：
０］を与えるレジスタ５４２に与え（パイプラインの第
２のステージ）る。両バス・ヒストリ・レジスタ５４０
と５４２は信号ＰＣＬＫによりクロックされ、そして電
力良好信号ＳＹＮＣ＿ＰＯＷＥＲＯＫがロウである時に
消去される。バス・ヒストリ・レジスタ５４０と５４２
は、ＡＮＤゲート５１８の出力がハイに駆動されるとき
にロードされる。ＡＮＤゲート５１８はイネーブル捕獲
ビットＥＮ＿ＣＡＰとバス・ヒストリ・レディー信号Ｈ
ＩＳＴ＿ＲＤＹおよびＣＡＰ＿ＩＬＬＥＧ＿ＰＲＯＴ信
号（ＯＲゲート５１９）のＯＲを受ける。出力信号ＢＵ
Ｓ＿ＨＩＳＴ＿ＦＩＦＯ０［７９：０］ＢＵＳ＿ＨＩＳ
Ｔ＿ＦＩＦＯ１［７９：０］は、マルチプレクサ５２
０、５２２、そして５２４の０と１入力にそれぞれ与え
られる。マルチプレクサ５２０、５２２、そして５２４
はそれぞれ、読出しアドレス信号ＨＩＳＴ＿ＦＩＦＯ＿
ＲＤ＿ＡＤＤＲにより選択される（バス・レジスタ５０
２の出力を選択するためにロウで開始し、そして各逐次
の読出しでトグルされる）。マルチプレクサ５２０、５
２２そして５２４は、出力信号ＢＵＳ＿ＨＩＳＴ＿ＲＥ
Ｇ３［３１：０］、ＢＵＳ＿ＨＩＳＴ＿ＲＥＧ２［３
１：０］、そしてＢＵＳ＿ＨＩＳＴ＿ＲＥＧ１「１５：
０］をそれぞれ駆動する。

【０１７２】バス・ベクトル・データ信号ＢＵＳ＿ＶＥ
ＣＴ＿ＤＡＴＡ［２４：０］は、バス・ベクトル・レジ
スタ５４４の入力に与えられ、その出力はバス・ベクト
ル・レジスタ５４６の入力にルートされる。バス・ベク
トル・レジスタ５４６の出力は、バス・ベクトル・レジ
スタ５４８の入力にルートされ、その出力はバス・ベク
トル・レジスタ５５０の入力に順番にルートされる。バ
ス・ベクトル・レジスタ０−３の各々は信号ＰＣＬＫに
よりクロックされ、そして信号ＳＹＮＣ＿ＰＯＷＥＲＯ
Ｋがロウである時に消去される。バス・ベクトル・レジ
スタは、ＡＮＤゲート５２１がハイにアサートされる時
にロードされる。ＡＮＤゲート５２１は信号ＥＮ＿ＣＡ
Ｐおよび、信号ＶＥＣＴ＿ＲＤＹとＣＡＰ＿ＩＬＬＥＧ
＿ＰＲＯＴのＯＲ（ＯＲゲート５２３）を受ける。バス
・ベクトル・レジスタ５５０、５４８、５４６および５
４４は、出力信号ＢＵＳ＿ＶＥＣＴ＿ＦＩＦＯ０［２
４：０］、ＢＵＳ＿ＶＥＣＴ＿ＦＩＦＯ１［２４：
０］、ＢＵＳ＿ＶＥＣＴ＿ＦＩＦＯ２［２４：０］、そ
してＢＵＳ＿ＶＥＣＴ＿ＦＩＦＯ３［２４：０］をそれ
ぞれ生成し、その信号は、それぞれマルチプレクサ５２
６の０、１、２、そして３入力に順番に与えられる。マ
ルチプレクサ５２６にアドレス信号ＶＥＣＴ＿ＦＩＦＯ
＿ＲＤ＿ＡＤＤＲ［１：０］（２進値００で開始しそし
て各継続した読出しで増分される）の状態に基づきその
入力のひとつを選択させ、マルチプレクサ５２６の出力
は、信号ＢＵＳ＿ＶＥＣＴ＿ＲＥＧ［３１：０］を与え
る。この結果、バス・ヒストリとバス状態ベクトル情報
は、信号ＨＩＳＴ＿ＲＤＹまたはＶＥＣＴ＿ＲＤＹにそ
れぞれ応答し、または違法バス・プロトコル状態が検出
されるならば信号ＣＡＰ＿ＩＬＬＥＧ＿ＰＲＯＴのアサ
ートに応答して、捕獲される。

【０１７３】拡張カードのメモリ空間の予約 汎用されているコンピュータ・システムと相違して、コ
ンピュータ・システム１０のパワーアップ時の初期の環
境設定においては、ＣＰＵ１４が、スロット３６に関す
るメモリ空間及びＰＣＩバス番号を予約する。なお、該
スロットは空（カード８０７が挿入されていない）また
はパワーダウンされているものである。通常の場合と同
様に、ＣＰＵ１４は、コンピュータ・システムが最初に
パワーアップしたときに存在するＰＣＩバス（ＰＣＩバ
ス２４、３２ａ−ｂ、及びスロット３６に挿入されかつ
電力が供給されたカード８０７のＰＣＩバス）に、ＰＣ
Ｉバス番号を割り当てる。ＰＣＩ−ＰＣＩブリッジ回路
（ＰＣＩ−ＰＣＩブリッジ２６、４８）はそれぞれ、そ
のコンフィギュレーション・レジスタ空間１２５２（図
６２）において、下位（従属）のバス番号レジスタ１２
１８及び２次バス番号レジスタ１２２０を有する。下位
のバス番号レジスタ１２１８は、ＰＣＩ−ＰＣＩブリッ
ジ回路の下流の最も大きいＰＣＩバス番号である下位バ
ス番号を含み、２次バス番号レジスタ１２２０は、ＰＣ
Ｉ−ＰＣＩブリッジ回路に一番近いの下流のＰＣＩバス
の番号である２次ＰＣＩバス番号を含む。したがって、
下位バス番号レジスタ１２１８及び２次バス番号レジス
タ１２２０に格納された値は、ＰＣＩ−ＰＣＩブリッジ
回路の下流におけるＰＣＩバス番号の範囲を規定する。
コンフィギュレーション・レジスタ空間１２５２はま
た、１次バス番号レジスタ１２２２を含んでいる。該レ
ジスタ１２２２は、ＰＣＩ−ＰＣＩブリッジ回路に一番
近い上流のＰＣＩバスの番号を含んでいる。システム・
コントローラ／ホスト・ブリッジ回路１８もまた、下位
バス番号レジスタ１２１８及び２次バス番号レジスタ１
２２０を含んでいる。環境設定の後に、回路１８の下位
バス番号レジスタ１２１８は、コンピュータ・システム
に存在する最も大きいＰＣＩバス番号を含んでいる。回
路１８の下位バス番号レジスタ１２２０は、ゼロのバス
番号を含み、これは、回路１８の直後の下流のＰＣＩバ
ス（ＰＣＩバス２４）が常にゼロのバス番号に割り当て
られるからである。公知のシステムと相違して、ＣＰＵ
１４は、スロット３６の内の初期的にはパワーダウンさ
れているかまたは空の１つのスロットが、１つ又は複数
の別のＰＣＩバス（初期的にパワダウンされているスロ
ット３６に挿入されたカード８０７に存在する）を、コ
ンピュータ・システム１０がパワーアップされて環境設
定された後に、コンピュータ・システム１０に導かれる
ことを、了解する。したがって、初期の環境設定の間、
ＣＰＵ１４はメモリ空間、Ｉ／Ｏ空間、及び、パワーダ
ウンまたは空のスロット３６に対するＰＣＩバス番号の
所定の番号（１または３）を予約する。このようにし
て、ＰＣＩ−ＰＣＩブリッジ回路は、最も直前にパワー
アップされたカード８０７を収容するために再度環境設
定をする必要がない。直前にパワーアップされたカード
８０７のＰＣＩ−ＰＣＩブリッジ回路のみが、環境設定
される必要があるだけである。コンピュータ・システム
１０の他のブリッジ回路は、何ら変更を要しない。リソ
ース予約プロセスの一部分として、ＲＯＭ２３に記憶さ
れかつメモリ２０に書き込まれ（さらに書き込み保護さ
れた）Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓ
ｔｅｍ（ＢＩＯＳ）は、スロット３６に対して予約され
ているリソース範囲を特定する表を構築する、この表
は、バス番号、メモリ、及びシステム１０に新規に追加
されるＰＣＩデバイスを環境設定するために用いられる
Ｉ／Ｏリソース範囲を含んでいる。オペレーティング・
システムは、この表を用いてんどのリソースが予約され
ているか、新規のＰＣＩデバイスを環境設定するために
どのリソースが使用可能かを決定する。

【０１７４】図５８に示されているように、ＢＵＳ Ａ
ＳＳＩＧＮと称される再起的なＰＣＩ環境設定ルーチン
において、ＣＰＵＣ１４は、ＰＣＩバス番号を割り当
て、それに応じて、ＰＣＩ−ＰＣＩブリッジ回路のコン
フィギュレーション・レジスタ１２５２をプログラムす
る。これは、ＣＰＵ１４が、ＰＣＩデバイスに関するＰ
ＣＩバスを一度に１つ走査することによって、実行され
る。ＢＵＳ ＡＳＳＩＧＮルーチンは、ＲＯＭ２３に記
憶されたＢＩＯＳの部分であり、パワアアプ語の初期の
環境設定に用いられる。ＣＰＵ１４はまずブロック１０
００において、サーチ・パラメータＰＣＩ ＢＵＳの値
をサーチ・パラメータＣＵＲＲＥＮＴ ＰＣＩ ＢＵＳ
の値に設定し、かつサーチ・パラメータＦＣＮ及びＤＥ
Ｖを初期化する。パラメータＰＣＩ ＢＵＳは、ＣＰＵ
１４によって現時点で走査されているＰＣＩバスのバス
番号を表しており、またＢＵＳ ＡＳＳＩＧＮルーチン
がＣＰＵ１４によって最初に実行された場合には、パラ
メータＰＣＩ ＢＵＳは０のバス番号を示すことにな
る。パラメータＣＵＲＲＥＮＴ ＰＣＩ ＢＵＳは、Ｃ
ＰＵによって割り当てることが可能な、次のＰＣＩバス
番号を示し、ＢＵＳ ＡＳＳＩＧＮルーチンがＣＰＵ１
４によって最初に実行された時には、パラメータＣＵＲ
ＲＥＮＴ ＰＣＩ ＢＵＳは０のバス番号となる。パラメ
ータＦＣＮ及びＤＥＶはそれぞれ、ＣＵＲＲＥＮＴ Ｐ
ＣＩ ＢＵＳ１４によって現在走査されている、現在の
ＰＣＩ機能及びＰＣＩデバイスを示す。

【０１７５】ＣＰＵ１４は、ブロック１００１におい
て、パラメータＰＣＩ ＢＵＳがバス番号０であるかど
うかを判定し、そうであれば、ＣＰＵ１４は、ブロック
１００２において、システム・コントローラ／ホスト・
ブリッジ回路１８の２次バス番号レジスタ１２２０をゼ
ロにセットする。そしてＣＰＵ１４はブロック１００４
において、パラメータＰＣＩ ＢＵＳによって示される
ＰＣＩバス上のパワーダウンされた又は空の、次のＰＣ
Ｉ−ＰＣＩブロック回路またはスロット３６を見つけ出
す。次に見つけ出されたＰＣＩデバイスがＰＣＩ−ＰＣ
Ｉブロック回路であるか、または存在していないか（パ
ワーダウンされているか又は空のスロット）を判定する
ために、ＣＰＵ１４は、ＰＣＩデバイス毎のコンフィギ
ュレーション空間に位置する１ワード・ベンダーＩＤレ
ジスタから、値を読み出す。値”ｈＦＦＦＦ”（”ｈ”
は、ヘキサデシマル表現であることを示す）が予約さ
れ、かついずれのベンダーによっても使用されない。ベ
ンダーＩＤレジスタからの読み出しにより、”ｈＦＦＦ
Ｆ”が読み出された場合には、これは、ＰＣＩデバイス
が存在しないことを表す。ブロック１００６において、
パラメータＰＣＩ ＢＵＳによって示されたＰＣＩバス
上にパワーダウンまたは空のＰＣＩ−ＰＣＩブロック回
路又はスロット３６が存在しないことを、ＣＰＵ１４が
判定すると、ＢＵＳ ＡＳＳＩＧＮルーチンノ最初に戻
る。それ以外の場合は、ＣＰＵ１４は、他のＰＣＩ−Ｐ
ＣＩブリッジ回路が存在するかを判定し、存在しない場
合には、ＣＰＵ１４は、ブロック１０１０において、パ
ワーダウンまたは空のスロット３６が見いだされた時
に、パラメータＣＵＲＲＥＮＴ ＰＣＩ ＢＵＳをを増
分し、そして、パワーダウン又は空の、次のＰＣＩ−Ｐ
ＣＩブリッジ回路又はスロット３６を検出する。このよ
うにすて、パラメータＣＵＲＲＥＮＴ ＰＣＩ ＢＵＳ
を増分することによって、ＣＰＵ１４は、パワーダウン
又は空のスロット３６に対するバス番号を予約すること
ができる。なお、このようなスロット３６に対して、１
つ又は複数のバス番号を予約してもよい。ＣＰＵ１４が
ＰＣＩ−ＰＣＩブリッジ回路を見いだした場合は、ＣＰ
Ｕ１４は、ブロック１０１２において、該ＰＣＩ−ＰＣ
Ｉブリッジ回路の１次バス場合はをパラメータＣＵＲＲ
ＥＮＴ ＰＣＩ ＢＵＳに設定する。そしてブロック１
０１４において、ＣＰＵ１４は、パラメータＣＵＲＲＥ
ＮＴ ＰＣＩ ＢＵＳを増分し、ＰＣＩ−ＰＣＩブリッ
ジ回路の２次バス番号を、該パラメータＣＵＲＲＥＮＴ
ＰＣＩ ＢＵＳによって支持された新しいバス番号に
設定する。

【０１７６】次にブロック１０１８において、ＣＰＵ１
４は、見いだしたＰＣＩ−ＰＣＩブリッジ回路の下位バ
ス番号を最大のＰＣＩバス番号にせっていする。これ
は、下位バス番号レジスタ１２１８に書き込むことによ
って行われる。下位バス番号レジスタ１２１８に対する
値は一時的なものであり、したがって、パワーダウンま
たは空の、下流の別のＰＣＩ−ＰＣＩブリッジ回路又は
スロット３６を、ＣＰＵ１４が見つけ出してプログラム
することが可能である。ブロック１０２２において、パ
ラメータＰＣＩ ＢＵＳ、ＤＥＶ、及びＦＣＮを保存
し、かつＢＵＳ ＡＳＳＩＧＮルーチンを再起的に呼び
出すことによって、ＣＰＵ１４はパワーダウンまたは空
のＰＣＩ−ＰＣＩブリッジ回路又はスロット３６を捜し
出す。ＣＰＵ１４は次に、ブロック１０２４において、
パラメータＰＣＩ ＢＵＳ、ＤＥＶ、ＦＣＮの値を記憶
し、そして、ＢＵＳ ＡＳＳＩＧＮルーチンの最新のコ
ールを、ＣＰＵ１４によって割り当てられた次のＰＣＩ
バス番号のパラメータＣＵＲＲＥＮＴ ＰＣＩ ＢＵＳ
を更新するために、リターンする。ＣＰＵ１４は次に、
ブロック１０２６において、見いだされたＰＣＩ−ＰＣ
Ｉブリッジ回路の下位バス番号を更新するが、これは、
該下位バス番号をパラメータＣＵＲＲＥＮＴ ＰＣＩ
ＢＵＳに設定することによって行われる。このようにし
て、見いだされたＰＣＩ−ＰＣＩブリッジ回路へのＰＣ
Ｉバス番号の割り当て、下流におけるパワーダウンまた
は空の別のＰＣＩ−ＰＣＩブリッジ回路またはスロット
３６へのＰＣＩバス番号の割り当てが完了する。ＣＰＵ
１４は次にブロック１００４において、パワーダウンＰ
ＣＩ ＢＵＳによって示されたＰＣＩバス上のパワーダ
ウンまたは空のＰＣＩ−ＰＣＩブリッジ回路又はスロッ
ト３６を見いだす。

【０１７７】図５９に示されているように、ＰＣＩバス
番号が割り当てられた後、ＣＰＵ１４は、ＭＥＭ ＡＬ
ＬＯＣと称するメモリ空間割り当てルーチンを実行し
て、パワーダウン又は空のＰＣＩファンクション（ｆｕ
ｎｃｔｉｏｎ）又はスロット３６に対してメモリ空間を
割り当てる。まずＣＰＵ１４は、ブロック１０２８にお
いて、パワーダウン又は空のＰＣＩファンクション又は
スロット３６を見つけるときにＣＰＵ１４を補助したパ
ラメータをサーチする。次にブロック１０３０におい
て、ＣＰＵ１４は、パワーダウン又は空のＰＣＩファン
クション又はスロット３６を見いだす。ブロック１０３
２において、パワーダウン又は空のＰＣＩファンクショ
ン及びスロット３６がすべてメモリ空間に割り当てられ
ていると判断した場合は、ＣＰＵ１４は、ＭＥＭ ＡＬ
ＬＯＣルーチンから戻る。そうでない場合は、ＣＰＵ１
４はブロック１０３２において、ＰＣＩファンクション
が見つけられたかを判定する。見つけられた場合には、
ＣＰＵ１４はブロック１０３８において、メモリ・リソ
ースをＰＣＩファンクションによって指定されたように
割り当てる。見つけられなかった場合は、パワーダウン
又は空のスロット３６の１つが見いだされたことであ
り、ＣＰＵ１４はブロック１０３６において、スロット
３６に対する欠陥メモリ・サイズ及びメモリ・アライン
メント（配置）を割り当てる。該欠陥メモリ・サイズ
は、コンピュータ・システム１０のパワーアップ前に予
め決定されたサイズ、または、コンピュータ・システム
１０によって要求されたメモリ・リソースの決定後に定
められたサイズのいずれかである。メモリ空間を割り当
てるとき、ＣＰＵ１４は、見いだされたＰＣＩファンク
ションの上流にあるＰＣＩ−ＰＣＩブリッジ回路のレジ
スタである、メモリ基準レジスタ１２１２及びメモリ制
限レジスタ１２１４をプログラムする。ＣＰＵ１４はま
た、対応するＰＣＩデバイスの基準アドレスレジスタを
もプログラムする。そしてＣＰＵ１４は、ブロック１０
３０において、パワーダウンまたは空である次のＰＣＩ
ファンクションまたはスロット３６を捜し出す。

【０１７８】図６０に示されているように、ＰＣＩバス
が割り当てられた後に、ＣＰＵ１４は、Ｉ／Ｏ ＡＬＬ
ＯＣと称するＩ／Ｏ空間割り当てルーチンを実行し、そ
れにより、空のＰＣＩファンクションまたはスロット３
６に対してＩ／Ｏ空間を割り当てる。このルーチンにお
いては、ＣＰＵ１４はまず、ブロック１０４０におい
て、パワーダウンまたは空のＰＣＩファンクションまた
はスロット３６を見いだすときに用いたパラメータを捜
し出す。次にＣＰＵ１４は、ブロック１０４２におい
て、パワーダウンまたは空である次のＰＣＩファンクシ
ョンまたはスロット３６を捜し出す。ブロック１０４４
において、パワーダウンまたは空のＰＣＩファンクショ
ン及びスロット３６がすべてＩ／Ｏ空間に割り当てられ
ていると判断した場合は、ＣＰＵ１４はＩ／Ｏ ＡＬＬ
ＯＣルーチンから抜け出す。そうでない場合は、ブロッ
ク１０４４において、ＰＣＩファンクションが見いださ
れたどうかを判定する。見いだされた場合は、ＣＰＵ１
４は、該ＰＣＩファンクションによって示されるＩ／Ｏ
リソースを、ブロック１０５０において割り当てる。見
いだされなかった場合は、パワーダウンまたは空のスロ
ット３６が見いだされたことであり、ＣＰＵ１４は、ブ
ロック１０４８において、該スロット３６に対して欠陥
Ｉ／Ｏサイズ及びＩ／Ｏアラインメントを割り当てる。
該欠陥Ｉ／Ｏサイズは、コンピュータ・システム１０の
パワーアップ前に予め決定されたサイズ、又はコンピュ
ータ・システム１０によって要求されたＩ／Ｏリソース
の決定の後に定められたサイズのいずれかである。Ｉ／
Ｏ空間の割り当てにおいては、ＣＰＵ１４は、ＰＣＩフ
ァンクション又はスロット３６の上流にあるＰＣＩ−Ｐ
ＣＩブリッジ回路のレジスタである、Ｉ／Ｏ基準レジス
タ１２０８及びＩ／Ｏ制限レジスタ１２１０をプログラ
ムする。ＣＰＵ１４はまた、対応するＰＣＩデバイスの
基準アドレス・レジスタをもプログラムする。そしてＣ
ＰＵ１４は、ブロック１０４２において、パワーダウン
又は空である次ののＰＣＩファンクション又はスロット
３６を探す。

【０１７９】図６１に示されているように、初期の環境
設定がなされた後、レバー８０２の１つがオープン（解
放）又はクローズ（閉鎖）されたことを示す割り込みが
発生すると、ＣＰＵ１４は、ＣＡＲＤ ＩＮＴと称する
割り込みサービス・ルーチンを実行する。まずブロック
１０５２において、ＣＰＵ１４は割り込みレジスタ８０
０の内容を読みだして、レバー８０２がオープンされた
のかクローズされたのかを判定する。割り込みを生じた
レバー８０２がオープンされた場合は、ＣＰＵ１４はこ
のＣＡＲＤ ＩＮＴルーチンを抜け出る。クローズされ
た場合は、ＣＰＵ１４は、スロット・イネーブル・レジ
スタ８１７にブロック１０５４において書き込み、そし
てスロット３６及び該スロット３６を挿入したカード８
０７のパワーアップを初期化するために、ＳＯビットを
設定する。そして、ＣＰＵ１４は、カード８０７のパワ
ーアップを待機する（不図示）。ブロック１０５５にお
いて、ＣＰＵ１４は、カード８０７のＰＣＩバスにアク
セスする（存在する場合にのみ）。ブロック１０５６に
おいて、その時にパワーアップされたカード８０７がＰ
ＣＩバス（及びＰＣＩ−ＰＣＩブリッジ回路）を備えて
いるかどうかを判定する。備えている場合は、ブリッジ
１０５７において、カード８０７が挿入されてパワーア
ップされたスロット３６に対して予約されている、１
次、２次及び下位バス番号を決定する。続いて、ブリッ
ジ１０５８において、パワーアップされたカード８０７
のＰＣＩ−ＰＣＩブリッジ回路を環境設定する。そし
て、ブロック１０６０において、スロット３６に対して
予約されたＩ／Ｏ位置、Ｉ／Ｏサイズ、及びメモリ空間
を決定する。ＣＰＵ１４は次に、ブロック１０６２にお
いて、パワーアップされたカード８０７のＰＣＩコンフ
ィギュレーション・ヘッダ空間における基準アドレス・
レジスタに、書き込みを行う。次にブロック１０６４に
おいて、カード８０７のコンフィギュレーション空間に
おける割り込みピン・レジスタを読みだして、カード８
０７が割り込み要求を有しているかどうかを判定する。
有している場合は、ブロック１０６８において、割り当
てられたＩＲＱ番号を、カード８０７のコンフィギュレ
ーション空間における割り込みライン・レジスタに書き
込む。ＣＰＵ１４は次に、ブロック１０７０において、
カード８０７のコンフィギュレーション空間に位置する
カードのコモンド・レジスタをイネーブルし、カード８
０７が、ＰＣＩバス３２上のメモリ・アクセス及びＩ／
Ｏアクセスに対処できるようにする。次いでブロック１
０７２において、割り込みレジスタ８００に書き込みを
行って割り込み要求をクリアし、かつブロック１０７４
において、カード８０７に対してソフトウエア・デバイ
ス・ドライバをロードする。

【０１８０】ブリッジ・コンフィギュレーション 機能的に、ブリッジ・チップ２６と４８は、ＰＣＩバス
２４と３２の間のＰＣＩ−ＰＣＩブリッジを形成する。
しかし、各ブリッジ・チップは、独立して構成されなけ
ればならないコンフィギュレーション空間を含む。ひと
つの解決は、ブリッジを形成する独立デバイス２つのブ
リッジを扱うことであるが、それはＢＩＯＳコンフィギ
ュレーション・ルーチンの修正を要求するであろう。他
の解決は、コンフィギュレーション・ルーチンが、ＰＣ
Ｉバス２４とケーブル２８の間のＰＣＩ−ＰＣＩブリッ
ジとしてアップストリーム・ブリッジ・チップ２６を構
成することができるようにバスとしてケーブル２８を定
義することである。この第２の解決のひとつの利点は、
事実、２つのブリッジ・チップが実際にひとつのＰＣＩ
−ＰＣＩブリッジを形成する時に、標準ＰＣＩコンフィ
ギュレーション・サイクルがあたかも２つのＰＣＩ−Ｐ
ＣＩブリッジであるかのようにブリッジ・チップ２６と
４８を構成するために実行されることができることであ
る。ＰＣＩバス上に２つのタイプのコンフィギュレーシ
ョン・トランザクションがある：タイプ０とタイプ１。
タイプ０コンフィギュレーション・サイクルは、該コン
フィギュレーション・サイクルが発生されるＰＣＩバス
上のデバイスに対して意図されており、それに対しタイ
プ１コンフィギュレーション・サイクルはブリッジを経
てアクセスされる第２のＰＣＩバス上のデバイスに対し
てターゲットにされている。図６４は、タイプ０とタイ
プ１コンフィギュレーション・サイクルのアクセス・フ
ォーマットを例示している。タイプ０コンフィギュレー
ション・コマンドは、コンフィギュレーション・サイク
ル中にＰＣＩアドレス・ビットＡＤ［１：０］を００に
設定することにより特定化される。タイプ０コンフィギ
ュレーション・サイクルはＰＣＩ−ＰＣＩブリッジを渡
って前進されないが、タイプ０コンフィギュレーション
・トランザクションが発生されなかったバス上にローカ
ルを留める。タイプ１コンフィギュレーション・コマン
ドはアドレス・ビットＡＤ［１：０］を２進値０１に設
定することにより特定化される。タイプ１コンフィギュ
レーション・コマンドはＰＣＩ−ＰＣＩブリッジにより
ＰＣＩバス階層において何らかのレベルへと進められ
る。結局、ＰＣＩ−ＰＣＩブリッジはタイプ１コマンド
をタイプ０コマンドに変換してＰＣＩ−ＰＣＩブリッジ
の第２のインターフェースに接続されたデバイスを構成
する。ブリッジのコンフィギュレーション・レジスタ１
０５または１２５に記憶されたコンフィギュレーション
・パラメータは、１次（主要）ＰＣＩインターフェース
（１次バス番号）と２次ＰＣＩインターフェース（２次
バス番号）と、最高の番号を付されたブリッジへのＰＣ
Ｉバス従属を表示する従属バス番号を識別する。バス番
号は、ＰＣＩコンフィギュレーション・ルーチンＢＵＳ
＿ＡＳＳＩＧＮ（図５８）によりセットされる。例え
ば、アップストリームのブリッジ・チップ２６におい
て、１次バス番号はバス２４のバス番号であり、２次バ
ス番号はケーブル２８の番号であり、そして従属バス番
号は２次ＰＣＩバス３２の番号または存在するならばＰ
ＣＩバスの番号である。ダウンストリームのブリッジ・
チップ４８において、１次バス番号はケーブル・バス２
８の番号であり、２次バス番号はＰＣＩバス３２の番号
であり、そして従属バス番号はＰＣＩバス階層において
より深層におかれたＰＣＩバスの番号である。

【０１８１】図６６Ａを参照すると、コンフィギュレー
ション・サイクルの検出は、それぞれアップストリーム
のブリッジ・チップ２６またはダウンストリームのブリ
ッジ・チップ４８においてＰＣＩターゲット・ブロック
１０３または１２１において論理により取り扱われる。
アップストリーム・バス２４上に検出されたタイプ０の
コンフィギュレーション・サイクルはＡＮＤゲート２７
６により発生された信号ＴＹＰ０＿ＣＦＧ＿ＵＳをアサ
ートすることにより指示される。ＡＮＤゲート２７６は
信号ＵＰＳＴＲＥＡＭ＿ＣＨＩＰ、ＩＤＳＥＬ（コンフ
ィギュレーション・トランザクションの間にチップ選
択）、ＣＦＧＣＭＬ（検出されたコンフィギュレーショ
ン・サイクル）およびＡＤＤＲ００（ビット１と０は共
に零）を受信する。ダウンストリーム・ブリッジ・チッ
プ４８により検出されたタイプ０コンフィギュレーショ
ン・サイクルはＡＮＤゲート２７８により発生された信
号ＴＹＰ０＿ＣＦＧ＿ＣＹＣ＿ＤＳにより指示され、該
ＡＮＤゲート２７８は信号Ｓ１＿ＢＬ＿ＩＤＳＥＬ（ダ
ウンストリーム・ブリッジ・チップ４８用のＩＤＳＥＬ
信号）、信号ＣＦＧＣＭＤ、信号ＡＤＤＲ００、信号Ｍ
ＳＴＲ＿ＡＣＴＩＶＥ（ブリッジ・チップ４８は第２の
ＰＣＩバス３２上のマスタであることを指示してい
る）、そして信号ＵＰＳＴＲＥＡＭ＿ＣＨＩＰの反転状
態を受信する。

【０１８２】アップストリーム・ブリッジ・チップ２６
におけるＰＣＩターゲット１０３によるタイプ１コンフ
ィギュレーション・サイクルの検出は、ＡＮＤゲート２
８０から信号ＴＹＰ１＿ＣＦＧ＿ＣＹＣ＿ＵＳをアサー
トすることにより指示され、ＡＮＤゲート２８０は信号
ＣＦＧＣＭＤ、ＡＤＤＲ０１（それぞれ、ビット１と０
はロウとハイ）、そしてＵＰＳＴＲＥＡＭ＿ＣＨＩＰを
受信する。ダウンストリーム・バス３２上のタイプ１コ
ンフィギュレーション・サイクルの検出はＡＮＤゲート
２８２から信号ＴＹＰ１＿ＣＦＧ＿ＣＹＣ＿ＵＳをアサ
ートすることにより指示され、ＡＮＤゲートは信号ＣＦ
ＧＣＭＤ、ＡＤＤＲ０１、そして信号ＵＰＳＴＲＥＡＭ
＿ＣＨＩＰの反転状態を受信する。タイプ０のトランザ
クションを受信するブリッジ・チップは、コンフィギュ
レーション・トランザクション・アドレスにおいてレジ
スタ番号フィールドを使用し、適切なコンフィギュレー
ション・レジスタをアクセスする。機能番号フィールド
２５２は、コンフィギュレーション・トランザクション
中の多重機能デバイスにおいて実行されるべき８つの機
能のひとつを特定する。ＰＣＩデバイスは多重機能であ
りそしてハードデスク・ドライブ・コントローラ、メモ
リ・コントローラ、ブリッジ等のような機能を有する。
ブリッジ・チップ２６がアップストリーム・バス２６上
にタイプ１コンフィギュレーション・トランザクション
を見つける時に、いずれかのダウンストリームにトラン
ザクションを送り、トランザクションをタイプ０トラン
ザクションに翻訳し、該トランザクションを特定のトラ
ンザクションに変換するか、または該トランザクション
を無視することができる（コンフィギュレーション・レ
ジスタ１０５または１２５に記憶されたバス番号パラメ
ータに基づいて）。もしトランザクションが送出される
ならば、それは宛先ブリッジ・チップのＰＣＩマスタに
至り、タイプ１トランザクションを対応する適当なトラ
ンザクションに変換する。もしブリッジ・チップがトラ
ンザクション自体を取扱うならば、そのときそれはＰＣ
Ｉバス上に信号ＤＥＶＳＥＬをアサートすることにより
応答し、そして通常遅延トランザクションとしてそのト
ランザクションを取扱う。

【０１８３】タイプ１トランザクションにおいて、バス
番号フィールド２６０はＰＣＩ階層において唯一のＰＣ
Ｉバスを選択する。もし信号ＰＡＳＳ＿ＴＹＰ１＿ＤＳ
がＡＮＤゲート２８４によりアサートされるならば、Ｐ
ＣＩターゲット・ブロック１０３は、アップストリーム
・チップ２６からダウンストリーム・ブリッジ・チップ
４８へ下ってタイプ１コンフィギュレーション・サイク
ルを渡す。ＡＮＤゲート２８４は、信号ＴＹＰ１＿ＣＦ
Ｇ＿ＣＹＣ＿ＵＳと信号ＩＮ＿ＲＡＮＧＥを受信する
（バス番号フィールド２６０は記憶された第２のバス番
号と等しいかそれより大きく、記憶された従属バス番号
に等しいかそれよりも小さい）。ＡＮＤゲート２８４の
他方の入力はＯＲゲート２８６の出力に接続され、該Ｏ
Ｒゲート２８６はＡＮＤゲート２８８の出力に接続され
たひとつの入力と、信号ＳＥＣ＿ＢＵＳ＿ＭＡＴＣＨの
反転状態を受信する他方の入力を有する。このため、タ
イプ１サイクルが検出されるならば、信号ＩＮ＿ＲＡＮ
ＧＥがアサートされそしてバス番号フィールド２６０は
記憶された第２のバス番号と一致せず、信号ＰＡＳＳ＿
ＴＹＰ１＿ＤＳがアサートされる。バス・フィールド２
６０が記憶された第２のバス番号と一致しないならば、
そのときダウンストリーム・バスまたはその下のデバイ
スがアドレスされる。信号ＳＥＣ＿ＢＵＳ＿ＭＡＴＣＨ
がハイにアサートされるならばＡＮＤゲート２８８がそ
の出力をハイにアサートし、そしてデバイス番号フィー
ルド２５８は、タイプ１のコンフィギュレーション・サ
イクルのターゲットはダウンストリーム・ブリッジ・チ
ップ４８のコンフィギュレーション空間であることを指
示する。もしこれが真であるならば、タイプ１コンフィ
ギュレーション・トランザクションは、タイプ０コンフ
ィギュレーション・トランザクションへの変換のために
ダウンストリーム・ブリッジ・チップ４８に向けてケー
ブル４８の下方へ送られる。ダウンストリーム・ブリッ
ジ・チップ４８におけるＰＣＩターゲット１２１はトラ
ンザクションに応答し、そしてタイプ０トランザクショ
ンに従ってダウンストリーム・ブリッジ・コンフィギュ
レーション・レジスタ１２５を読出しそして書込む。ダ
ウンストリーム・チップの制御ピンは駆動され、そして
読出しおよび書込みデータは、あたかもタイプ０トラン
ザクションがダウンストリーム上で実行しているように
ダウンストリームＰＣＩバス３２上に見える。しかし、
ダウンストリーム・バス３２上の各ＩＤＳＥＬは、デバ
イスが実際にタイプ０トランザクションに応答しないよ
うにブロックされている。

【０１８４】記憶された２次バス番号（ケーブル・バス
２８）に等しいバス番号フィールドを有するがデバイス
０をアドレスしない（ケーブル・バス２８上の他のデバ
イス用にサーチする）、アップストリーム・ブリッジ・
チップ２６におけるＰＣＩターゲット・ブロック１０３
がそのアップストリーム・バス２４上のタイプ１のコン
フィギュレーション・トランザクションを検出するなら
ば、そのとき、ターゲット・ブロック１０３は１次バス
２６上のトランザクションを無視する。２次バス番号と
従属バス番号（ＩＮ＿ＲＡＮＧＥ）の範囲外のバス番号
フィールド２６０を有する、２次ＰＣＩバス３２上のタ
イプ１コンフィギュレーション書込みトランザクション
（ＷＲ＿ｈｉｇｈ）をＰＣＩタイプ１２１が検出するな
らば、そして、デバイス番号２５８、機能番号２５６、
レジスタ番号２５４が特殊サイクル（ＳＰ＿ＭＡＴＣＨ
ｈｉｇｈ）を指示するならば、そのとき信号ＰＡＳＳ
＿ＴＹＰ１＿ＵＳがＡＮＤゲート２９０によりアサート
される。ＡＮＤゲート２９０は、信号ＴＹＰ１＿ＣＦＧ
＿ＣＹＣ＿ＵＳ、信号ＳＰ＿ＭＡＴＣＨ、書込み／読出
しストローブＷＲ＿および信号ＩＮ＿ＲＡＮＧＥの反転
状態を受信する。アップストリーム・ブリッジ・チップ
２６におけるＰＣＩマスタ１０１がこのようなサイクル
を受信する時に、１次ＰＣＩバス２４上の特殊サイクル
を実行する。コンフィギュレーション・トランザクショ
ンは一定の条件のもとでブリッジ・チップにより無視さ
れる。アップストリーム・ブリッジ・チップ２６におけ
るターゲット・ブロック１０３がＰＣＩバス２４（その
アップストリーム・バス）上のタイプ１コンフィギュレ
ーション・トランザクションを検出するならば、そして
バス番号フィールド２６０が２次バス番号より小さいか
またはブリッジ・チップのコンフィギュレーション空間
に記憶された従属バス番号よりも大きいならば、そのと
きターゲット・ブロック１０３はトランザクションを無
視する。ダウンストリーム・ブリッジ・チップ４８にお
けるターゲット・ブロック１２１が２次ＰＣＩバス３２
（そのダウンストリーム）上のタイプ１コンフィギュレ
ーション・トランザクションを検出し、そしてバス番号
フィールド２６０が２次バス番号に等しいか大きくそし
てブリッジ・チップのコンフィギュレーション空間にお
いて記憶された従属バス番号に等しいか小さいならば、
そのときターゲット・ブロック１２１はトランザクショ
ンを無視する。加えて、もしタイプ１コマンドがタイプ
１コマンドにおいて特定化されたバス番号にかかわらず
特殊サイクルト・ランザクションへの変換を特定しない
ならば、アップストリームを進むタイプ１のコンフィギ
ュレーション・コマンドは無視される。

【０１８５】図６６Ｂを参照する。ＰＣＩマスタ１０１
または１２３は、ケーブル２８により転送されたコンフ
ィギュレーション・サイクルを監視する。もし、ダウン
ストリーム・ブリッジ・チップ４８におけるＰＣＩマス
タ１２３がアップストリーム・ブリッジ・チップ２６か
らのタイプ１のコンフィギュレーション・トランザクシ
ョンを検出するならば、ブリッジ・チップ４８のコンフ
ィギュレーション空間に記憶された１次バス番号および
２次バス番号とバス番号フィールド２６０とを比較す
る。もし、バス番号フィールド２６０が記憶された１次
バス番号（即ち、ケーブル２８）または記憶された２次
バス番号（ダウンストリーム・バス３２に直接接続され
たデバイスをアドレス指定する）のいずれかが一致する
ならば、ダウンストリーム・ブリッジ・チップ４８は，
バス上のコンフィギュレーション・トランザクションを
渡すように、トランザクションをタイプ０コンフィギュ
レーション（ＡＤ［１：０］＝００）に変換する。タイ
プ０トランザクションは、ＰＣＩマスタ・ブロック１２
３によりＰＣＩバス３２上で実行される。次のものは、
タイプ１コンフィギュレーション・トランザクションに
おいてフィールドについて実行されるトランザクション
である。タイプ１コンフィギュレーション・トランザク
ションにおけるデバイス番号フィールド２５８はＰＣＩ
マスタ１２３によりデコードされ、図６５のテーブルに
定義されるように、２次バス３２上に変換されたタイプ
０トランザクションにおける唯一のアドレスを発生す
る。デバイス番号フィールド２５８からデコードされた
第２のアドレス・ビットＡＤ［３１：１６］はＰＣＩマ
スタ１２３により使用され、２次ＰＣＩバス３２上にデ
バイス用の適切なチップ選択信号ＩＤＳＥＬを発生す
る。アドレス・ビットＡＤ［１５］は１に等しく、その
ときブリッジ・チップ４８はアサートされないローに全
てのビットＡＤ［３１：１６］を維持する（ＩＤＳＥＬ
はアサートされない）。レジスタ番号フィールド２５４
とタイプ１のコンフィギュレーション・コマンドの機能
（ファンクション）番号フィールド２５６はタイプ０の
コンフィギュレーション・コマンドに修正されずに渡さ
れる。機能番号フィールド２５６は、８つの機能のひと
つを選択し、そしてレジスタ番号フィールド２５４は、
選択された機能のコンフィギュレーション・レジスタ空
間におけるダブル・ワードを選択する。ダウンストリー
ム・ブリッジ・チップ４８に対してターゲットされたタ
イプ１のコンフィギュレーション・トランザクションの
ために、ブリッジ・チップ４８は、あたかもダウンスト
リーム・バス３２上のデバイスをアドレス指定するよう
に、タイプ１トランザクションをタイプ０トランザクシ
ョンに変換する。しかしＡＤ［３１：１６］ピンは、第
２のＰＣＩバス・デバイスがＩＤＳＥＬを受信しないよ
うに零にセットされる。ＰＣＩマスタ・ロジック１２３
はＡＮＤゲート２６２により駆動される信号ＴＹＰ１＿
ＴＯ＿ＩＮＴＯをアサートすることによりこれを検出す
る。ＡＮＤゲート２６２は、信号ＣＦＧ＿ＣＭＤ（コン
フィギュレーション・コマンド・サイクルを指示す
る）、ＯＲゲート２６４の出力、信号ＵＰＳＴＲＥＡＭ
＿ＣＨＩＰ（タイプ１からタイプ０への変換はアップス
トリーム・ブリッジ・チップ２６においてディスエーブ
ルされる）の反転状態を受信する。もし信号ＰＲＩＭ＿
ＢＵＳ＿ＭＡＴＣＨがアサートされるならば（バス番号
フィールド２６０が記憶された１次バス番号に一致す
る）、またはもし記憶された主要バス番号ＣＦＧ２Ｐ＿
ＰＲＩＭ＿ＢＵＳ＿ＮＵＭ［７：０］が零に等しいなら
ば（ブリッジ・チップ４８のコンフィギュレーション空
間において１次バス番号がまだシステムＢＩＯＳにより
構成されていなく、そして現在のタイプ１コンフィギュ
レーション・サイクルが内部コンフィギュレーション空
間に進みブリッジ・チップ４８の１次バス番号をプログ
ラムすることを指示する）、ＯＲゲート２６４は、その
出力をハイにアサートする。信号ＴＹＰ１＿ＴＯ＿ＥＸ
ＴＯがＡＮＤゲート２６６によりアサートされ、そして
記憶された２次のバス番号への一致に応答する。ＡＮＤ
ゲート２６６の入力は信号ＣＦＧ＿ＣＭＤ、信号ＳＥＣ
＿ＢＵＳ＿ＭＡＴＣＨ、信号ＵＰＳＴＲＥＡＭ＿ＣＨＩ
Ｐの反転状態、および信号ＳＰ＿ＭＡＴＣＨの反転状態
を受信する（特殊サイクルではない）。信号ＴＹＰ１＿
ＴＯ＿ＥＸＴＯは、変換されたタイプ０コンフィギュレ
ーション・トランザクションが第２のＰＣＩバス３２に
ターゲットされていることを指示する。

【０１８７】信号ＴＹＰ１＿ＴＯ＿ＩＮＴＯは４：１マ
ルチプレクサ２７４の１入力に与えられる。その２入力
はローに固定され、そしてマルチプレクサ２７４の０入
力と３入力はＤ型フリップ・フロップ２７０から信号Ｌ
ＴＹＰ１＿ＴＯ＿ＩＮＴＯを受ける。マルチプレクサ２
７４の選択入力Ｓ１は、信号ＣＭＤ＿ＬＡＴＣＨ（ＰＣ
Ｉバス３２上の新しいサイクル用にアサートされたＦＲ
ＡＭＥ＿）を受信し、そして選択入力Ｓ０は信号Ｐ２Ｑ
＿ＳＴＡＲＴ＿ＰＵＬＳＥ（ハイである時にアドレスが
ＰＣＩバス３２に送られたことを指示する）を受信す
る。マルチプレクサ２７４の出力は、信号ＰＣＬＫによ
りクロックされそして信号ＲＥＳＥＴにより消去され
る、フリップ・フロップ２７０のＤ入力に接続されてい
る。第２のバス・デバイスへのＩＤＳＥＬ信号は、その
入力に信号Ｑ２Ｐ＿ＡＤ［１５］（図６のテーブル１に
従って必要とされる非変換）、ＴＹＰ１＿ＴＯ＿ＩＮＴ
ＯそしてＬＴＹＰ１＿ＴＯ＿ＩＮＴＯを受ける。信号Ｌ
ＴＹＰ１＿ＴＯ＿ＩＮＴＯは信号ＢＬＯＣＫ＿ＩＤＳＥ
Ｌのアサーション（断定）を拡張する。バス番号フィー
ルド２６０が記憶された２次バス番号より大きくそして
記憶された従属バス番号より小さい等しい場合の、アッ
プストリーム・ブリッジ・チップ２６からのタイプ１コ
ンフィギュレーション・トランザクションをダウンスト
リーム・ブリッジ・チップ４８におけるＰＣＩマスタ１
２３が受信するならば、そのときＰＣＩマスタ・ブロッ
ク１２３はタイプ１のトランザクションを第２のＰＣＩ
バス３２へ変化されずに進める。第２のＰＣＩバス３２
上の他のデバイス、例えば他のブリッジ・デバイス３２
３（図２６Ｂ）はタイプ１のコンフィギュレーション・
トランザクションを受信しそしてその第２のバス（ＰＣ
Ｉバス３２５）へ進めるであろう。ＰＣＩマスタがアッ
プストリーム・ブリッジ２６からタイプ１コンフィギュ
レーション書込みトランザクションを検出しそしてバス
・フィールド２６０が記憶された第２のバス番号と一致
しするならば、そしてもしデバイス番号フィールド２５
８、機能番号フィールド２５６そしてレジスタ番号フィ
ールド２５４が特殊サイクル（ＳＰ＿ＭＡＴＣＨはハ
イ）を指示するならば、特殊サイクルへのタイプ１コン
フィギュレーション・トランザクションが実行される。
これは、信号ＴＹＰ１＿ＴＯ＿ＳＰＣＹＣをハイにアサ
ートするＡＮＤゲート２６８により指示される。ＡＮＤ
ゲート２６８はＳＰ＿ＭＡＴＣＨとＱ２Ｐ＿ＣＢＥ
［０］（特殊サイクル用のコマンド・ビット）を受信す
る。タイプ１のコンフィギュレーション・トランザクシ
ョンからのデータは宛先バス上の特殊サイクル用のデー
タになる。特殊サイクル中のアドレスは無視される。

【０１８８】バス性能モニタ バス・モニタ１２７（図３は）特定のバス性能パラメー
タを計算するための情報を記憶する回路を含む。パラメ
ータはバス・ユーティライゼーション（utilizatio
n）、バス効率（efficiency）及び読み出しデータ効率
を含む。バス・ユーティライゼーションは、所定のグロ
ーバル期間に対してのバスがトランザクションを行うの
にビジー（busy、使用中）な時間の比率である。バス効
率は、バスがビジーの期間の間のクロック期間の合計数
に対してのデータ転送に実際に使用されたＰＣＩクロッ
ク期間の数の比率である。読み出しデータ効率は、ブリ
ッジ・チップ４８によってマスタに対して取り出された
データのバイトの合計数に対しての遅延完了待ち行列
（ＤＣＱ）１４４（図４）からの２次ＰＣＩバス３２上
のデバイスによってアクセスされた読み出しデータのバ
イトの数の比率であるバス・モニタ１２７に記憶された
情報は所望されるパラメータを計算するためにシステム
のソフトウエアによって検索される。図６７Ａを参照す
ると、グローバル期間タイマ１３００（３２ビット幅で
あり得る）はその間に多種のパラメータが計算される時
間の合計期間をカウントする。タイマ１３００は１６進
値ＦＦＦＦＦＦＦＦにプログラムされる。もしＰＣＩク
ロックＰＣＩＣＬＫ２が３３ＭＨｚで動作しているなら
ば、タイマ期間は約２分である。タイマ１３００が０に
減ると、信号ＧＬ ＴＩＭＥ ＥＸＰＩＲＥをアサート
する。

【０１８９】バス・モニタ１２７は７つのスロット特定
的バス・ビジー・カウンタ１３０２Ａ〜Ｇを含み、カウ
ンタのうちの６つは２次ＰＣＩバス３２の６つのスロッ
トにそれぞれ対応し、１つはＳＩＯ５０に対応する。バ
ス・ビジー・カウンタ１３０２Ａ〜Ｇは信号ＧＬ ＴＩ
ＭＥ ＥＸＰＩＲＥがアサートされたときにクリアされ
る。どのバス・デバイスが２次バス３２の制御を有する
かに依存して、バス・ビジー・カウンタ１３０２は２次
ＰＣＩバスのＦＲＡＭＥ 信号又はＩＲＤＹ 信号がアサ
ートされるＰＣＩクロック毎に増分する。７つのカウン
タのうちの適切なものが許可信号ＧＮＴ［７：１］ の
１つによって選択される。即ち、例えば、信号ＧＮＴ
［１］ がローにアサートされてＳＩＯが２次ＰＣＩバ
ス３２上の現在のマスタであることを示すときにバス・
ビジー・カウンタ１３０２Ａが選択される。２次ＰＣＩ
バス３２の６つのスロットとＳＩＯ５０にそれぞれ対応
する７つのデータ・サイクル・カウンタ１３０６Ａ〜Ｇ
は、その間にＰＣＩバス３２上でのトランザクションの
間にマスタとターゲットの間でデータ転送が実際に発生
する時間を追従（監視）する。選択されたデータ・サイ
クル・カウンタ１３０６は２次バスのＩＲＤＹ 信号及
びＴＲＤＹ 信号が両方ともローにアサートされるＰＣ
Ｉクロック毎に増分される。データ・サイクル・カウン
タ１３０６Ａ〜Ｇは信号ＧＬ ＴＩＭＥ ＥＸＰＩＲＥ
がアサートされるときにクリアされる。ＤＣＱバッファ
にロードされたデータの量を追従（監視）するために６
つのＤＣＱデータ・カウンタ１３１０Ａ〜Ｆがバス・モ
ニタ１２７に含まれる。６つのＤＣＱデータ・カウンタ
１３１０Ａ〜Ｆは２次ＰＣＩバス３２の６つのスロット
に対応する。選択されたＤＣＱデータ・カウンタ１３１
０は遅延読み出し完了（ＤＲＣ）データがケーブル２８
から受信されてプリフェッチ・バッファへロードされる
ＰＣＩクロック毎に増分する。

【０１９０】別のセットのカウンタ、使用済みＤＣＱデ
ータ・カウンタ１３１４Ａ〜Ｆは２次ＰＣＩバス３２の
６つのスロットによって実際に使用されたＤＣＱ１４４
にロードされるデータの量を監視するために用いられ
る。選択された使用済みＤＣＱデータ・カウンタ１３１
４は２次バス・マスタが対応するＤＣＱバッファからデ
ータを読み出すＰＣＩクロック毎に増分する。ＤＣＱデ
ータ・カウンタ１３１０Ａ〜Ｆ及び使用済みＤＣＱデー
タ・カウンタ１３１４Ａ〜Ｆは実際に転送されたバイト
の数に関係なくデータ・サイクル毎に増分する。殆どの
場合、各データ・サイクルで転送されるバイトの数は４
である。グローバル期間タイマ１３００がタイムアウト
して信号ＧＬ ＴＩＭＥ ＥＸＰＩＲＥをアサートする
と、幾つかの事象が発生する。まず、グローバル期間タ
イマ１３００はその元のカウント値を再ロードし、その
値は１６進値ＦＦＦＦＦＦＦＦである。バス・ビジー・
カウンタ１３０２Ａ〜Ｇ、データ・サイクル・カウンタ
１３０６Ａ〜Ｇ、ＤＣＱデータ・カウンタ１３１０Ａ〜
Ｆ及び使用済みＤＣＱデータ・カウンタ１３１４Ａ〜Ｆ
を含む他のすべてのカウンタの内容はそれぞれレジスタ
１３０４、１３０８、１３１２及び１３１６にロードさ
れる。カウンタ１３０２、１３０６、１３１０及び１３
１４は次に０にクリアされる。グローバル期間タイマ１
３００は次に、元の値が再ロードされた後に再びカウン
トを開始する。信号ＧＬ ＴＩＭＥ ＥＸＰＩＲＥは割
り込み受信ブロック１３２に供給され、これがこの割り
込みをケーブル２８を経て割り込み出力ブロック１１４
へ送り、このブロックはＣＰＵ１４への割り込みを発生
する。ＣＰＵ１４は、バスの性能分析を行うために割り
込みハンドラを呼び出すことによって割り込みに応答す
る。割り込みハンドラはレジスタ１３０４、１３０８、
１３１２及び１３１６の内容にアクセスし、６つの２次
バス・スロット及びＳＩＯ５０に関連するバス・ユーテ
ィライゼーション、バス効率、プリフェッチ効率のパラ
メータを含む幾つかのパラメータを計算する。バス・ユ
ーティライゼーション・パラメータはグローバル期間タ
イマ１３００の初期値、１６進値ＦＦＦＦＦＦＦＦ、に
よって割ったバス・ビジー・カウンタ１３０２の値であ
る。即ち、バス・ユーティライゼーションは、その間に
バス・マスタがバス・トランザクションを行う合計グロ
ーバル時間のパーセンテージである。

【０１９１】ＰＣＩトランザクションはアドレス・フェ
ーズ（相）と少なくとも１つのデータ・フェーズとを含
む。バス・マスタはＦＲＡＭＥ をアサートしてアクテ
ィブのバス・トランザクションの開始及び期間を示す。
信号ＦＲＡＭＥ がデアサートされると、これはトラン
ザクションが最後のデータ相にあること又はトランザク
ションが完了されたことを示す。信号ＩＲＤＹ は、バ
ス・マスタがバス・トランザクションの現在のデータ相
を完了することができることを示す。書き込みの間、信
号ＩＲＤＹ は有効データがバスにあることを示す。読
み出しの間、信号ＩＲＤＹ はマスタが読み出しデータ
を受け入れる準備をしたことを示す。アドレス指定され
たＰＣＩターゲットは、信号ＴＲＤＹ をアサートし、
ターゲットがトランザクションの現在のデータ・フェー
ズを完了できることを示すことによって、バス・トラン
ザクションに応答する。読み出しの間、信号ＴＲＤＹ
は有効データがバスに存在することを示す。書き込みの
間、信号ＴＲＤＹ はターゲットがデータを受け入れる
準備をしたことを示す。待ち状態がアドレス・フェーズ
とデータ・フェーズの間及びバス・トランザクションの
連続するデータ・フェーズの間に挿入され得る。アドレ
ス・フェーズ又は待ち状態の間、実際のデータの転送は
発生しない。実際のデータ転送は信号ＩＲＤＹ とＴＲ
ＤＹ の両方がローにアサートされたときにのみ発生す
る。データ転送のバスの効率を判定するために、割り込
みハンドラは、データ・サイクル・カウンタ１３０６の
値をバス・ビジー・カウンタ１３０２の値で割る。バス
効率は、その間にバス・トランザクションの間のデータ
転送が実際に発生する時間の量を表す。この値を計算す
ることによって、コンピュータ・システムは、多くの待
ち状態を必要とするため非効率的であるターゲット・デ
バイスを知るようにされる。

【０１９２】ブリッジ・チップ４８は１次ＰＣＩバス２
６からデータを取り出し（フェッチし）、そのデータを
ＤＣＱ１４４に記憶することができる。ＤＣＱ１４４は
８つのバッファを有し、その各々が２次バス・マスタに
割り当て可能である。例えば、１次バスでターゲットに
された２次バス・マスタによって発生されたメモリ読み
出し多重トランザクションは、ブリッジ２６及び４８が
メモリ２０から８つのキャッシュ・ラインを取り出して
ＤＣＱ１４４へロードするようにさせる。メモリ読み出
しライン・トランザクションは、ＰＣＩ−ＰＣＩブリッ
ジ２６、４８がメモリ２０から１ラインのデータを取り
出すようにする。更に、図９３及び図９８と関連して説
明したように、ＰＣＩ−ＰＣＩブリッジ・チップ２６、
４８は読み出しプロモーションを行うことができ、これ
は２次バス・マスタからの読み出し要求をより大きなブ
ロックのデータに対する読み出し要求に変換する。これ
らの場合において、すべてではない取り出されたデータ
がバス・マスタによって使用される可能性が存在する。
その場合、読み出されないデータはすてられ、それが読
み出しデータ効率を減少する。読み出しデータ効率を測
定することによって、システムの設計者は、どのように
してバス・マスタが１次バス２４からブリッジ・チップ
２６、４８によって取り出された読み出しデータを用い
ているかを理解できるようになる。

【０１９３】図６７Ｂを参照すると、カウンタ１３１０
は、もし信号ＤＣＱ ＤＡＴＡ ＲＥＣＥＩＶＥＤ
［Ｘ］（Ｘ＝２〜７）がアサートされ、４バイトのデー
タがケーブル２８からマスタＸと関連するＤＣＱバッフ
ァによって受信されたことを示すならば、クロックＰＣ
ＬＫの立ち上がりで増分する。カウンタ１３１０はカウ
ント値ＤＣＱ ＤＡＴＡ［Ｘ］［２０：０］（Ｘ＝２〜
７）を出力し、これは信号ＧＬ ＴＩＭＥ ＥＸＰＩＲ
Ｅがアサートされたときに零にクリアされる。カウンタ
１３１４は、信号ＤＣＱ ＤＡＴＡ ＴＡＫＥＮ［Ｘ］
（Ｘ＝２〜７）がアサートされ、４バイトのデータがマ
スタＸと関連するＤＣＱバッファから読み出されること
を示す場合に、クロックＰＣＬＫの立ち上がりで増分す
る。カウンタ１３１４は信号ＧＬ ＴＩＭＥ ＥＸＰＩ
ＲＥがハイのときにクリアされる。２次ＰＣＩバス３２
上のデバイスによって実際に使用されたＤＣＱデータの
量を判定するために、プリフェッチ効率が割り込みハン
ドラによって計算される。これは、ＤＣＱデータ・カウ
ンタ１３１０の値に対しての使用済みＤＣＱデータ・カ
ウンタ１３１４の値の比率をとることによつて判定され
る。プリフェッチ・バッファへ又はそこから転送される
データのすべてが４バイト幅であるわけではないが、そ
の比率は、すべてのデータ・フェーズが同数のバイトを
転送すると仮定することによって近似する。計算された
パラメータに応答して、ユーザ又はコンピュータ製造者
はコンピュータ・システムの性能をより理解できる。例
えば、バス効率が低いならば、関与するＰＣＩデバイス
をコンピュータ製造者によって別の部品と置換すること
も可能である。ＤＣＱ読み出しデータ効率を知ることに
よって、コンピュータ製造者がＤＣＱフェッチ・アルゴ
リズムを効率を向上させるために変更することも可能と
なる。

【０１９４】従属バス・デバイスの使用 図１０７に示されるように、６つの拡張カード・スロッ
ト３６ａ〜ｆに挿入された６つの拡張カードは、ＣＰＵ
１４に従属するバス・デバイス１７０４〜１７０８及び
Ｉ₂Ｏプロセッサ１７７に従属するバス・デバイス１７
０１〜１７０２をもたらす。すべての従属バス・デバイ
ス１７０１〜１７０８は共通のＰＣＩバス３２に接続さ
れるが、Ｉ₂Ｏ従属デバイス１７０１〜１７０２は、Ｃ
ＰＵ１４に対しては、Ｉ₂Ｏプロセッサ１７００を通じ
てのみアドレス指定可能であり且つＰＣＩバス３２を通
じて直接にアドレス指定可能ではないように現れる。従
って、ＰＣＩバス３２はＩ₂Ｏ従属デバイス・バス及び
ＣＰＵ１４従属デバイス・バスの両方として働く。ＣＰ
Ｕ１４がＩ₂Ｏ従属デバイス１７０１〜１７０２をＰＣ
Ｉバス３２デバイスと認識するのを避ける目的のため
に、ブリッジ・チップ４８は、Ｉ₂Ｏ従属デバイス１７
０１〜１７０２がＣＰＵ１４によって実行されるコンフ
ィギュレーション・サイクルに応答するのを避けるため
にロジック１７１０（図１０９）を含む。また、拡張ボ
ックス３０は、Ｉ₂Ｏ従属デバイス１７０１〜１７０２
で開始される割り込み要求がＣＰＵ１４へ伝搬するのを
マスクするためにブリッジ・チップ４８の割り込み受信
ブロック１３２と協働するマルチプレキシング回路１７
１２を含む。Ｉ₂Ｏ従属バス・デバイス１７０１〜１７
０２から発せられる割り込み要求は割り込み受信ブロッ
ク１３２によってＩ₂Ｏプロセッサ１７００へ再送信さ
れる。Ｉ₂Ｏプロセッサ１７００はＩ₂Ｏ従属デバイス１
７０１〜１７０２を構成（コンフィギュレーション）
し、Ｉ₂Ｏ従属デバイス１７０１〜１７０２から発せら
れた割り込み要求を受信して処理し、ＣＰＵ１４によっ
て指示されるようにＩ₂Ｏ従属デバイスの動作を制御す
る。

【０１９５】コンピュータ・システム１０のパワーアッ
プの後且つカード８０７がパワーアップされたとき（即
ち、新しいバス・デバイスがＰＣＩバス３２に導入され
たとき）に、Ｉ₂Ｏプロセッサ１７００はＰＣＩバス３
２をスキャンしてＩ₂Ｏ従属バス・デバイスを識別す
る。バス・デバイスのタイプ（Ｉ₂Ｏ従属バス・デバイ
ス又はＣＰＵ１４従属デバイス）を識別する目的のため
に、Ｉ₂Ｏプロセッサ１７００はＰＣＩバス３２上でコ
ンフィギュレーション・サイクルを実行して各バス・デ
バイスのデバイス識別（アイデンティフィケーション）
ワード（Device ID（デバイスＩＤ））を読み出す。デ
バイスＩＤはすべてのＰＣＩデバイスのコンフィギュレ
ーション・ヘッダ・スペースに位置する。Ｉ₂Ｏプロセ
ッサ１７００はこのスキャンの結果を、ＣＰＵ１４によ
ってアクセス可能なＩ₂Ｏプロセッサ１７００内の６ビ
ットＩ₂Ｏ従属レジスタ１７２９（図１１２）に記憶す
る。レジスタ１７２９のビット０から５はそれぞれスロ
ット３６ａ〜ｆと関連する。１つのビットに対する
「１」の値は関連するスロット３６がＣＰＵ１４に従属
するバス・デバイスを有することを示し、１つのビット
に対する「０」の値は関連するスロット３６がＩ₂Ｏプ
ロセッサ１７００に従属するバス・デバイスを有するこ
とを示す。Ｉ₂Ｏプロセッサ１７００はスロット３６ａ
〜ｆの何れにも挿入することができる。どのスロット３
６がＩ₂Ｏプロセッサを含むかを、もし含む場合に識別
するために、ＣＰＵ１４はＰＣＩバス３２をスキャン
し、バス３２に接続されたバス・デバイスのデバイスＩ
Ｄを読み出す。ＣＰＵ１４は、Ｉ₂Ｏプロセッサ１７０
０内部のホスト・コンフィギュレーション・イネーブル
・ビット１７２６（図１１３）が、Ｉ₂Ｏプロセッサ１
７００がバス３２上のＩ₂Ｏ従属デバイス１７０１〜１
７０２の識別を完了したことをＣＰＵ１４に示すまで、
バス３２上の何れのデバイス１７０４〜１７０８の構成
（コンフィギュレーション）も試みない。ホスト・コン
フィギュレーション・イネーブル・ビット１７２６は、
ＣＰＵ１４によってバス３２上のデバイスのコンフィギ
ュレーションをディスエーブルにするための「０」の値
（パワーアップでの値）を有し、バス３２上のＣＰＵ１
４従属デバイス１７０４〜１７０８のコンフィギュレー
ションをイネーブルにするための「１」の値を有する。
ＣＰＵ１４がバス３２上のバス・デバイスを構成（コン
フィギュレーション）するとき、ＣＰＵ１４は以下に説
明するようにロジック１７２０によってマスクされるた
めＩ₂Ｏ従属デバイス１７０１〜１７０２を「見な
い」。

【０１９６】ホスト・イネーブル・コンフィギュレーシ
ョン・ビット１７２６がセットされた後、ＣＰＵ１４は
Ｉ₂Ｏ従属レジスタ１７２９の内容を読み出し、読み出
した内容をブリッジ・チップ４８の６ビットＩ₂Ｏ従属
レジスタ１７２８（図１１０）へ転送する。レジスタ１
７２８はバス・デバイスの従属状態（subordinate stat
us）（Ｉ₂Ｏプロセッサ１７００従属又はＣＰＵ１４従
属）をレジスタ１７２９と同じ様式で示す。ＣＰＵ１４
がレジスタ１７２８に書き込みを行う前に、レジスタ１
７２８はすべてに１を含み（パワーアップでの値）、こ
れはＣＰＵ１４がＩ₂Ｏプロセッサ１７００に対してバ
ス３２をスキャンすることを可能にする。割り込み受信
ブロック１３２はレジスタ１７２８を用いて、処理を行
うためにブロック１３２によって受信したどの割り込み
要求がＣＰＵ１４へ送られるべきか、及びブロック１３
２によって受信したどの割り込み要求がＩ₂Ｏプロセッ
サ１７００へへ送られるべきかを識別する。更に、ロジ
ック１７１０は、ＣＰＵ１４からＩ₂Ｏ従属デバイス１
７０１〜１７０２のＣＰＵ１４による認識をブロックす
るためにレジスタ１７２８の内容を用いる。どのバス・
デバイスがＩ₂Ｏプロセッサであるかを、何れかがそう
である場合に割り込み受信ブロック１３２に示すため
に、ＣＰＵ１４は、そのビット０〜５がスロット３６ａ
〜ｆにそれぞれ対応するＩ₂Ｏスロット・レジスタ１７
３０の１ビットをセットする。ブリッジ・チップ４８内
に位置するこのレジスタ１７３０に対して、１つのビッ
トに対する「０」の値は関連するスロット３６がＩ₂Ｏ
プロセッサを持たないことを示し、１つのビットに対す
る「１」の値は関連するスロット３６がＩ₂Ｏプロセッ
サを持つことを示す。

【０１９７】図１０９に示されるように、ロジック１７
１０は、コンフィギュレーション・サイクルの間にバス
３２上のデバイスを選択するために信号ＡＤ ＩＤＳＥ
Ｌ［５：０］をバス３２のアドレス／データ・ラインに
供給する多重ビットＡＮＤゲート１７１１を含む。ＡＮ
Ｄゲート１７１１は、Ｉ₂Ｏ従属レジスタ１７２８のビ
ットを示し且つそれに対応するビットを有する６ビット
信号ＥＮＡＢＬＥ［５：０］を受信する。また、ＡＮＤ
ゲートは、コンフィギュレーション・サイクルの間にバ
ス３２上のデバイスを選択するためにブリッジ・チップ
４８によって供給される典型的アイデンティフィケーシ
ョン選択信号ＳＬＯＴ ＩＤＳＥＬ［５：０］を受信す
る。従って、信号ＥＮＡＢＬＥ［５：０］は、コンフィ
ギュレーション・サイクルがＣＰＵ１４によって実行さ
れるときにＰＣＩバス３２から信号ＳＬＯＴ ＩＤＳＥ
Ｌ［５：０］を選択的にマスクするために用いられる。
スロット３６ａ〜ｄからの割り込み要求の宛て先の制御
のために、各スロット３６によって供給される４つの標
準ＰＣＩ割り込み要求信号（ＩＮＴＡ＃、ＩＮＴＢ＃、
ＩＮＴＣ＃、ＩＮＴＤ＃）がマルチプレキシング回路１
７１２（図１０７）に供給される。マルチプレキシング
回路１７１２はスロット３６から受信したＰＣＩ割り込
み要求信号を直列（シリアル）化し、その信号を４つの
時分割多重化シリアル割り込み要求信号、ＩＮＴＳＤＡ
＃、ＩＮＴＳＤＢ＃、ＩＮＴＳＤＣ＃、ＩＮＴＳＤＤ
＃、を経由で割り込み受信ブロック１３２に供給する。

【０１９８】図１０８に示されるように、割り込み受信
ブロック１３２はＣＰＵ１４に対する割り込み要求信号
を時分割多重化シリアル割り込み要求信号ＩＮＴＳＤＣ
ＡＢＬＥ＃を経由で割り込み出力ブロック１１４に供給
する。割り込み受信ブロック１３２はＩ₂Ｏプロセッサ
１７００に対する割り込み要求信号を、バス３２のＰＣ
Ｉ・ＩＮＴＣ＃ライン１７０９を経由で供給される時分
割多重化シリアル割り込み要求信号ＩＮＴＳＤＩＩＯ＃
経由でＩ₂Ｏプロセッサ１７００に供給する。割り込み
出力ブロック１１４はＣＰＵ１４が宛て先とされた割り
込み要求をＰＣＩバス２４の１つ又はそれ以上の標準Ｐ
ＣＩ割り込み要求ライン（線）（ＩＮＴＡ＃、ＩＮＴＢ
＃、ＩＮＴＣ＃、ＩＮＴＤ＃）に供給する。ブリッジ・
チップ２６の外部の割り込みコントローラ１９００はＰ
ＣＩバス２４のＰＣＩ割り込み要求線から割り込み要求
を受信する。割り込みコントローラ１９００は割り込み
要求（ＰＣＩバス２４上の他のデバイスからの割り込み
要求を含み得る）を優先化し、それらをＣＰＵ１４に供
給する。割り込み出力ブロック１１４は、以下に説明す
るように、割り込み要求信号をＰＣＩバス２４の割り込
み要求線に非同期で供給するか（非同期モードのと
き）、又は割り込み要求信号をＰＣＩバス２４のＩＮＴ
Ａ＃線にシリアルに供給するか（シリアル・モードのと
き）の何れかである。

【０１９９】図１１４に示されるように、時分割多重化
シリアル・データ信号は、８つの連続的タイム・スライ
ス（Ｔ０〜Ｔ７）を含む割り込みサイクル１８５０を経
由でそれらのデータを表す。各タイム・スライスの期間
はＰＣＩクロック信号ＣＬＫの１サイクルである。各タ
イム・スライスは１つ又はそれ以上の割り込み要求信号
の状態の「スナップショット」を表す。図１２１に示さ
れるように、信号ＩＮＴＳＤＡ＃はスロット３６ａ〜ｆ
からのサンプリングされたＩＮＴＡ＃割り込み要求信号
を表す。信号ＩＮＴＳＤＢ＃はスロット３６ａ〜ｆから
のサンプリングされたＩＮＴＢ＃割り込み要求信号を表
す。信号ＩＮＴＳＤＣ＃はスロット３６ａ〜ｆからのサ
ンプリングされたＩＮＴＣ＃割り込み要求信号を表す。
信号ＩＮＴＳＤＤ＃はスロット３６ａ〜ｆからのサンプ
リングされたＩＮＴＤ＃割り込み要求信号を表す。割り
込み信号ＩＮＴＳＤＡ＃〜Ｄ＃を信号ＩＮＴＳＤＩＩＯ
＃に組み合わせるために、割り込み受信ブロック１３２
は信号ＩＮＴＳＤＡ＃〜Ｄ＃を共に論理的にＡＮＤ演算
し、その間ＣＰＵ１４を宛て先とする割り込み要求信号
を同時にマスクする。同様に、割り込み信号ＩＮＴＳＤ
Ａ＃〜Ｄ＃を信号ＩＮＴＳＤＣＡＢＬＥ＃に組み合わせ
るために、割り込み受信ブロック１３２は信号ＩＮＴＳ
ＤＡ＃〜Ｄ＃を共に論理的にＡＮＤ演算し、その間ＣＰ
Ｕ１４を宛て先とする割り込み要求信号を同時にマスク
する。別の割り込みサイクル１８５０が始まったときに
割り込み出力ブロック１１４に指示するために、割り込
み受信ブロック１３２は同期信号ＩＮＴＳＹＮＣＣＡＢ
ＬＥ＃を割り込み出力ブロック１１４に供給する。信号
ＩＮＴＳＹＮＣＣＡＢＬＥ＃の立ち下がり又は負の縁部
は、信号ＩＮＴＳＤＣＡＢＬＥ＃を経由で送信された割
り込みサイクル１８５０のタイム・スライスＴ０がＣＬ
Ｋ信号の次の正の縁部で開始することを示す。信号ＩＮ
ＴＳＹＮＣＩＩＯ＃は、信号ＩＮＴＳＤＩＩＯ＃を経由
で送信される割り込みサイクル１８５０の来るタイム・
スライスＴ０を示すために類似の様式で用いられる。信
号ＩＮＴＳＹＮＣＩＩＯ＃は割り込み受信ブロック１３
２によってバス３２のＰＣＩ・ＩＮＴＤ＃ライン１７１
３を経由でＩ₂Ｏプロセッサ１７００に供給される。別
の割り込みサイクル１８５０を割り込み信号ＩＮＴＳＤ
Ａ＃〜Ｄ＃を経由でいつ送信するかをマルチプレキシン
グ回路１７１２に指示するために、割り込み受信ブロッ
ク１３２は同期信号ＩＮＴＳＹＮＣ＃をマルチプレキシ
ング回路１７１２に供給する。信号ＩＮＴＳＹＮＣ＃の
立ち下がり又は負の縁部は、マルチプレキシング回路１
７１２がＣＬＫ信号の次の正の縁部で信号ＩＮＴＳＤＡ
＃〜Ｄ＃のタイム・スライスＴ０を送信するべきである
ことを示す。

【０２００】図１１５に示されるように、マルチプレキ
シング回路１７１２は、信号ＩＮＴＳＤＡ＃、ＩＮＴＳ
ＤＢ＃、ＩＮＴＳＤＣ＃及びＩＮＴＳＤＤ＃をそれぞれ
供給する４つのマルチプレクサ１７４１〜１７４４を含
む。マルチプレクサ１７４１〜１７４４の選択（セレク
ト）入力は、信号ＩＮＴＳＤＡ＃〜Ｄ＃のタイム・スラ
イスＴ０〜Ｔ７を示すために用いられるタイム・スライ
ス信号ＳＬＩＣＥＩＮ［２：０］を受信する。スロット
３６からのＩＮＴＡ〜Ｄ＃割り込み要求信号はそれぞれ
にマルチプレクサ１７４１〜１７４４の入力に供給され
る。信号ＳＬＩＣＥＩＮ［２：０］は、ＰＣＩクロック
信号ＣＬＫの正の縁部でクロックされる３ビット・カウ
ンタ１７４５の出力によって供給される。割り込み同期
信号ＩＮＴＳＹＮＣ＃はカウンタ１７４５のクロックさ
れたイネーブル入力によって受信される。信号ＩＮＴＳ
ＹＮＣ＃の負の縁部でカウンタ１７４５は零にリセット
される（ＳＬＩＣＥＩＮ［２：０］が０と等しい）。カ
ウンタ１７４５はＳＬＩＣＥＩＮ［２：０］信号が
「７」と等しくなるまでＳＬＩＣＥＩＮ［２：０］信号
によって示された値を増分し、カウンタ１７４５がふた
たびＩＮＴＳＹＮＣ＃信号によってリセットされるまで
とどまる。

【０２０１】図１１６に示されるように、タイム・スラ
イスＴ０〜Ｔ７を追従（監視）するために、割り込み受
信ブロック１３２はＣＬＫ信号の正の縁部でクロックさ
れる３ビット・カウンタ１７５０を含む。カウンタ１７
５０は、３×８デコーダ１７５２の選択入力で受信され
る出力信号ＳＬ１［２：０］を供給する。デコーダ１７
５２は８ビット信号Ｇ ＣＮＴＲ［７：０］を、信号Ｉ
ＮＴＳＤＩＩＯ＃及びＩＮＴＳＤＣＡＢＬＥ＃のタイム
・スライスを示す信号Ｇ ＣＮＴＲ［７：０］のアサー
トされたビットとともに供給する。ＩＮＴＳＹＮＣ＃信
号は、Ｇ ＣＮＴＲ［７：０］最上位ビット、Ｇ ＣＮ
ＴＲ［７］を受信するインバータ１７５４の出力によっ
て供給される。ＩＮＴＳＹＮＣ＃信号はタイム・スライ
スＴ７の間にローにパルス化（パルシング、pulsing）
されるが、割り込み受信ブロック１３２は、ＩＮＴＳＹ
ＮＣ＃信号をローにパルス化する前に割り込みサイクル
１８５０の終了の後にＣＬＫ信号の幾つかのサイクルを
交互に待つことができる。信号ＩＮＴＳＹＮＣＣＡＢＬ
Ｅ＃及びＩＮＴＳＹＮＣＩＩＯ＃は両方ともビットＧ
ＣＮＴＲ［０］を受信するインバータ１７５５の出力に
よって提供される。ＣＰＵ１４に対する更なる割り込み
要求信号ＣＡＹ ＩＮＴ＃はＳＩＯ回路５０によって供
給される。ＣＡＹ ＩＮＴ＃信号はタイム・スライスＴ
０の間にＩＮＴＳＤＡ＃〜Ｄ＃と論理的にＡＮＤ演算さ
れる。ＣＡＹ ＩＮＴ＃信号はＳＩＯ ＣＭＰＬ＃信
号、ＳＩ ＩＮＴＲ＃信号及びＩ²Ｃ ＩＮＴ＃信号を
受信するＡＮＤゲート１７５６の出力によって供給され
る。ＳＩＯ ＣＭＰＬ＃信号はＳＩＯ回路５０がシリア
ル出力プロセスを完了したときにアサートされる、又は
ローに駆動される。Ｉ²Ｃ ＩＮＴ＃信号はブリッジ・
チップ４８に接続されたＩ²Ｃバス（示さず）を通じて
トランザクションの完了を示すためにアサートされる、
又はローに駆動される。さもなければＩ₂Ｃ ＩＮＴ＃
信号はデアサートされる、又はハイに駆動される。割り
込み要求をマスクするために、割り込み受信ブロック１
３２は４つのマスク信号、ＭＡＳＫＡ、ＭＡＳＫＢ、Ｍ
ＡＳＫＣ及びＭＡＳＫＤを発生する。信号ＩＮＴＳＤＡ
＃の特定のタイム・スライス（Ｔ０〜Ｔ７）の間にＭＡ
ＳＫＡ信号がアサートされる又はハイに駆動されると
き、その特定のタイム・スライスの間のシリアル割り込
み信号ＩＮＴＳＤＡ＃によって示される割り込み要求は
ＣＰＵ１４からマスクされる。特定のタイム・スライス
の間にもしＭＡＳＫＡ信号がデアサートされる又はロー
に駆動されると、シリアル割り込み信号ＩＮＴＳＤＡ＃
によって示される割り込み要求はＩ₂Ｏプロセッサ１７
００によってマスクされる。ＭＡＳＫＢ〜Ｄ信号は信号
ＩＮＴＳＤＢ＃〜Ｄ＃によって供給されるマスク割り込
み要求と類似に機能する。

【０２０２】図１１７に示すように、マルチプレクサ１
７５８はＭＡＳＫＡ信号を供給する。マルチプレクサ１
７５８の選択入力はＳＬ１［２：０］を受信する。マル
チプレクサ１７５８の８つの入力はＩ₂Ｏ従属レジスタ
１７２８の対応するビットを示す反転されたＩＩＯ Ｓ
ＵＢ［５：０］信号を受信する。信号ＩＩＯ ＳＵＢ
［５：０］はマルチプレクサ１７５８の適当な入力に接
続され、それによって、ＩＮＴＳＤＡ＃信号が特定のス
ロット３６に対する割り込み状態を示すとき、ＭＡＳＫ
Ａ信号はそのスロット３６に対するレジスタ１７２８の
関連するビットを同時に示す。３つの他のマルチプレク
サ１７６０、１７６２及び１７６４はそれぞれ信号ＭＡ
ＳＫＢ、ＭＡＳＫＣ及びＭＡＳＫＤを供給する。ＭＡＳ
ＫＡ信号の生成と同様に、信号ＩＩＯ ＳＵＢ［５：
０］はマルチプレクサ１７６０、１７６２及び１７６４
の適当な入力に接続され、それによって、ＭＡＳＫＢ、
ＭＡＳＫＣ及びＭＡＳＫＤは信号ＩＮＴＳＤＢ＃、ＩＮ
ＴＳＤＣ＃及びＩＮＴＳＤＤ＃によって表されるスロッ
トに関連するレジスタ１７２８のビットを示す。マルチ
プレクサ１７６０〜１７６４はそれらの選択入力で信号
ＳＬ１［２：０］を受信する。

【０２０３】図１１８に示すように、割り込み受信ブロ
ック１３２はまた、ライン１７０９及び１７１３が信号
ＩＮＴＳＤＩＩＯ＃及びＩＮＴＳＹＮＣＩＩＯ＃をそれ
ぞれＩ₂Ｏプロセッサ１７００に供給するために用いら
れるので、Ｉ₂Ｏプロセッサ１７００のスロット割り込
みラインによって供給されるＩＮＴＤ＃信号及びＩＮＴ
ＤＣ＃信号をマスクするために用いられる２つのマスク
信号、ＩＩＯＴＳ Ｄ及びＩＩＯＴＳ Ｃを供給する２
つのマルチプレクサ１７６８及び１７７０を含む。マル
チプレクサ１７６８及び１７７０の両方の選択入力は信
号ＳＬ１［２：０］を受信し、マルチプレクサ１７６８
及び１７７０の信号入力はＩ₂Ｏスロット・レジスタ１
７３０の対応するビットを示す信号ＩＩＯＳＬＯＴ
［５：０］を受信する。信号ＩＩＯＳＬＯＴ［５：０］
はマルチプレクサ１７６８及び１７７０の適当な入力に
選択され、それによって、信号ＩＮＴＳＤＣ＃〜Ｄ＃信
号が特定のスロット３６に対する割り込み状態を示すと
き、マルチプレクサ１７６８及び１７７０によって選択
されたＩＩＯＳＬＯＴ［５：０］信号はそのスロット３
６に対するレジスタ１７３０の関連するビットを同時に
示す。

【０２０４】図１１９に示すように、６つのＡＮＤゲー
ト１７７２〜１７８２は信号ＩＮＴＳＤＡ＃〜ＩＮＴＳ
ＤＤ＃を組み合わせるため及び選択された割り込み要求
信号をＣＰＵ１４からマスクするために用いられる。Ａ
ＮＤゲート１７７２は反転されたＥＣＣ ＥＲＲ ＤＯ
ＷＮ＃信号（ケーブル送信においてチップ４８ｂによっ
て検出されたエラーを示すためにアサートされる）及び
ビットＧ ＣＮＴＲＬ［０］を受信する。ＡＮＤゲート
１７７４は反転されたＩＮＴＳＤＡ＃信号及びＭＡＳＫ
Ａ信号を受信する。ＡＮＤゲート１７７６は反転された
ＩＮＴＳＤＢ＃信号及びＭＡＳＫＢ信号を受信する。Ａ
ＮＤゲート１７７８は反転されたＩＮＴＳＤＣ＃信号、
ＭＡＳＫＣ信号及びＩＩＯＴＳ Ｃ信号を受信する。Ａ
ＮＤゲート１７８０は反転されたＩＮＴＳＤＣ＃信号、
ＭＡＳＫＤ信号及びＩＩＯＴＳ Ｄ信号を受信する。ＡＮ
Ｄゲート１７８２は反転されたＣＡＹ ＩＮＴ信号及び
Ｇ ＣＮＴＲＬ信号を受信する。ＡＮＤゲート１７７２
〜１７８２の出力は、出力がＤタイプのフリップフロッ
プ１７８６の信号入力へ接続されるＯＲゲート１７８４
への入力として接続される。フリップフロップ１７８６
はＣＬＫ信号の正の縁部でクロックされ、フリップフロ
ップ１７８６のセット入力はＲＳＴ信号を受信する。フ
リップフロップ１７８６の反転出力はＩＮＴＳＤＣＡＢ
ＬＥ＃信号を供給する。４つのＡＮＤゲート１７９０〜
１７９６がＩＮＴＳＤＡ＃〜Ｄ＃信号を組み合わせるた
め及び選択された割り込み要求信号をＩ₂Ｏプロセッサ
１７００からマスクするために用いられる。ＡＮＤゲー
ト１７９０は反転されたＩＮＴＳＤＡ＃信号及び反転さ
れたＭＡＳＫＡ信号を受信する。ＡＮＤゲート１７９０
の別の入力はＮＯＲゲート１８０２の出力に接続され、
これはタイム・スライスＴ０及びＴ７の間ＩＮＴＳＤＡ
＃信号をマスクする。なぜなら、カード割り込み要求が
これらのタイム・スライスに含まれないからである。Ｎ
ＯＲゲート１８０２はビットＧ ＣＮＴＲＬ［０］及び
Ｇ ＣＮＴＲＬ［７］を受信する。ＡＮＤゲート１７９
２は反転されたＩＮＴＳＤＢ＃信号及び反転されたＭＡ
ＳＫＢ信号を受信する。ＡＮＤゲート１７９２の別の入
力はＮＯＲゲート１８０４の出力に接続され、これはタ
イム・スライスＴ１及びＴ４の間ＩＮＴＳＤＢ＃信号を
マスクする。なぜなら、カード割り込み要求がこれらの
タイム・スライスに含まれないからである。ＮＯＲゲー
ト１８０２はビットＧ ＣＮＴＲＬ［１］及びＧ ＣＮ
ＴＲＬ［４］を受信する。

【０２０５】ＡＮＤゲート１７９４は反転されたＩＮＴ
ＳＤＣ＃信号及び反転されたＭＡＳＫＣ信号を受信す
る。ＡＮＤゲート１７９４の別の入力はＮＯＲゲート１
８０６の出力に接続され、これはタイム・スライスＴ２
及びＴ５の間ＩＮＴＳＤＣ＃信号をマスクする。なぜな
ら、カード割り込み要求がこれらのタイム・スライスに
含まれないからである。ＮＯＲゲート１８０６はビット
Ｇ ＣＮＴＲＬ［２］及びＧ ＣＮＴＲＬ［５］を受信
する。ＡＮＤゲート１７９６は反転されたＩＮＴＳＤＤ
＃信号及び反転されたＭＡＳＫＤ信号を受信する。ＡＮ
Ｄゲート１７９６の別の入力はＮＯＲゲート１８０８の
出力に接続され、これはタイム・スライスＴ３及びＴ６
の間ＩＮＴＳＤＤ＃信号をマスクする。なぜなら、カー
ド割り込み要求がこれらのタイム・スライスに含まれな
いからである。ＮＯＲゲート１８０８はビットＧ ＣＮ
ＴＲＬ［３］及びＧ ＣＮＴＲＬ［６］を受信する。Ａ
ＮＤゲート１７９０〜１７９６の出力は、出力がＤタイ
プのフリップフロップ１８００の信号入力へ接続される
ＯＲゲート１７９８への入力として接続される。フリッ
プフロップ１８００はＣＬＫ信号の正の縁部でクロック
され、フリップフロップ１８００のセット入力はＲＳＴ
信号を受信する。フリップフロップ１８００の反転出力
はＩＮＴＳＤＩＩＯ＃信号を供給する。

【０２０６】図１２０に示されるように、割り込み出力
ブロック１１４はカウンタ１７４５と共通の設計の３ビ
ット・カウンタ１８２０を含む。カウンタ１８２０は信
号ＣＬＫの正の縁部でクロックされ、出力信号Ｇ ＣＮ
ＴＲ２［２：０］を供給し、ＩＮＴＳＹＮＣ＃信号によ
ってリセットされた後に０から７までカウントを開始す
る。ＩＮＴＳＹＮＣＣＰＵ＃信号を供給するために、割
り込み出力ブロック１１４はＣＬＫ信号の正の縁部でク
ロックされるＤタイプのフリップフロップ１８２２を含
む。フリップフロップ１８２２のセット入力はＲＳＴ信
号を受信し、フリップフロップ１８２２の信号入力はＩ
ＮＴＳＹＮＣＣＡＢＬＥ＃信号を受信する。フリップフ
ロップ１８２２の非反転出力はＩＮＴＳＹＮＣＣＰＵ＃
信号を供給する。ＩＮＴＳＤＣＰＵ＃信号を供給するた
めに、割り込み出力ブロック１１４はＣＬＫ信号の正の
縁部でクロックされるＤタイプのフリップフロップ１８
２４を含む。フリップフロップ１８２４のセット入力は
ＲＳＴ信号を受信し、フリップフロップ１８２４の信号
入力はＩＮＴＳＤＣＡＢＬＥ＃信号を受信する。フリッ
プフロップ１８２４の非反転出力はＩＮＴＳＤＣＰＵ＃
信号を供給する。割り込み受信ブロック１１４によって
受信された割り込み要求は非同期又はシリアルで割り込
みコントローラ１９００に供給される。非同期モードに
おいて、図１２２に示されるように、割り込み要求はＰ
ＣＩバス２４の４つのＰＣＩ割り込みラインにマップさ
れる（一般に「バーバー・ポーリング（barber polin
g）」と呼ばれる）。

【０２０７】ＩＮＴＳＤＣＡＢＬＥ＃信号によって供給
される割り込み情報を保持するために、割り込み出力ブ
ロック１１４は８ビット・レジスタ１８２６を含む。す
べての信号入力はＩＮＴＳＤＣＡＢＬＥ＃信号を受信す
る。ビット０〜７のロード・イネーブル入力はビットＧ
ＣＮＴＲ［０］〜Ｇ ＣＮＴＲ［７］をそれぞれ受信
する。従って、例えば、タイム・スライスＴ４の間、ビ
ット３にはＩＮＴＳＤＣＡＢＬＥ＃信号によって表され
る値がロードされる。ビット０（ＩＮＴ Ａ１信号によ
って表される）及びビット４（ＩＮＴ Ａ２信号によっ
て表される）はＣＰＵＩＮＴＡ＃信号にマップされる。
ビット１（ＩＮＴ Ｂ１信号によって表される）及びビ
ット５（ＩＮＴ Ｂ２信号によって表される）はＣＰＵ
ＩＮＴＢ＃信号にマップされる。ビット２（ＩＮＴ Ｃ
１信号によって表される）及びビット６（ＩＮＴ Ｃ２
信号によって表される）はＣＰＵＩＮＴＣ＃信号にマッ
プされる。ビット３（ＩＮＴ Ｄ１信号によって表され
る）及びビット７（ＩＮＴ Ｄ２信号によって表される）
はＣＰＵＩＮＴＤ＃信号にマップされる。４つのＯＲゲ
ート１８２８〜１８３４は信号ＣＰＵＩＮＴＡ＃、ＣＰ
ＵＩＮＴＢ＃、ＣＰＵＩＮＴＣ＃及びＣＰＵＩＮＴＤ＃
を供給し、それらはＰＣＩバス２４のＰＣＩ割り込みラ
インＩＮＴＡ＃、ＩＮＴＢ＃、ＩＮＴＣ＃及びＩＮＴＤ
＃にそれぞれ供給される。ＯＲゲート１８２８はＡＮＤ
ゲート１８３６の出力に接続された１つの入力を有す
る。ＡＮＤゲートは反転されたＣＭ信号を受信する。信
号ＣＭはブリッジ・チップ２６のコンフィギュレーショ
ン・レジスタのビットによって供給され、アサートされ
る又はハイに駆動されることによって非同期モードを示
し、デアサートされる又はローに駆動されることによっ
て同期モードを示す。また、ＡＮＤゲート１８３６は信
号ＩＮＴ Ａ１、信号ＩＮＴ Ａ２及び信号ＥＣＣ Ｅ
ＲＲ ＵＰ信号（ケーブル送信におけるエラーを示すた
めに用いられる）を受信する。

【０２０８】ＯＲゲート１８２８はＡＮＤゲート１８３
８の出力に接続された入力を有する。ＡＮＤゲート１８
３８はＣＭ信号及びＩＮＴＳＤＣＰＵ＃信号を受信す
る。ＡＮＤゲート１８３８の別の入力はＯＲゲート１８
４８の出力に接続される。ＯＲゲート１８４８はＥＣＣ
ＥＲＲ ＵＰ信号及びビットＧ ＣＮＴＲ２［０］を
受信する。ＯＲゲート１８３０はＡＮＤゲート１８４０
の出力に接続された１つの入力と、ＡＮＤゲート１８４
２の出力に接続された１つの入力とを有する。ＡＮＤゲ
ート１８４０は反転されたＣＭ信号、信号ＩＮＴ Ｂ１
及び信号ＩＮＴ Ｂ２を受信する。ＡＮＤゲート１８４
２は信号ＣＭ及び反転されたビットＧ ＣＮＴＲ２
［０］（シリアル・モードの間に「ｓｙｎｃ」信号を割
り込みコントローラ１９００に供給するために用いられ
る）を受信する。ＯＲゲート１８３２はＡＮＤゲート１
８４４の出力に接続された１つの入力と、ＣＭ信号を受
信する１つの入力とを有する。ＡＮＤゲート１８４４は
反転されたＣＭ信号、信号ＩＮＴ Ｃ１及び信号ＩＮＴ
Ｃ２を受信する。ＯＲゲート１８３４はＡＮＤゲート
１８４６の出力に接続された１つの入力と、ＣＭ信号を
受信する１つの入力とを有する。ＡＮＤゲート１８４６
は反転されたＣＭ信号、信号ＩＮＴ Ｄ１及び信号ＩＮ
Ｔ Ｄ２を受信する。

【０２０９】他の実施の形態は特許請求の範囲に含まれ
る。

【図面の簡単な説明】

【図１】コンピュータ・システムのブロック図である。

【図２】図１のコンピュータ・システムの拡張ボックス
のブロック図である。

【図３】コンピュータ・システムのブリッジ・チップの
ブロック図である。

【図４】４図、各ブリッジ・チップの待ち行列ブロック
のブロック図である。

【図５】ブリッジ・チップにおけるクロック送信スキー
ムのブロック図である。

【図６】各ブリッジ・チップのクロック・ジェネレータ
のブロック図である。

【図７】ブリッジ・チップを接続するケーブルを介して
データを伝送するための、各ブリッジ・チップのマスタ
・ケーブル・インタフェースのブロック図である。

【図８】マスタ・ケーブル・インタフェースにおける信
号のタイミング・チャートである。

【図９】ケーブルを介して伝送されるデータを受信する
ための、各ブリッジ・チップのスレーブ・ケーブル・イ
ンタフェースのブロック図である。

【図１０】スレーブ・ケーブル・インタフェースにおけ
る受信用ロジックへの入力及び出力ポインタを生成する
ロジックのブロック図である。

【図１１】スレーブ・ケーブル・インタフェースにおけ
る信号のタイミング・チャートである。

【図１２】入力及び出力ポインタ及びそれらと受信ケー
ブル・データの関係を示すタイミング・チャートであ
る。

【図１３】各ブリッジ・チップにおける入力及び出力パ
ッドとフリップ・フロップの配置のブロック図である。

【図１４】ケーブルを介して伝送される情報のテーブル
の図である。

【図１５】Ａは、シングル・アドレス・サイクル・トラ
ンザクションに関連するケーブル信号によって伝送され
る情報のタイプを表すテーブルの図である。Ｂは、デュ
アル・アドレス・サイクル・トランザクションに関連す
るケーブル信号によって伝送される情報のタイプを表す
テーブルの図である。

【図１６】ケーブルに関連するパラメータのテーブルの
図である。

【図１７】エラー検出及び修正回路の論理図である。

【図１８】エラー検出及び修正回路におけるチェック・
ビット生成用のパリティ−チェック・マトリクスの図で
ある。

【図１９】エラー検出及び修正回路における固定ビット
生成用のシンドローム・テーブルの図である。

【図２０】Ａは、ラウンド−ロビン・アービトレーショ
ン・スキームを表す状態図である。Ｂは、２レベル・ア
ービトレーション・スキームを示す状態図である。

【図２１】各ブリッジ・チップにおけるアービタの論理
図である。

【図２２】アービタにおけるグラント状態マシンの状態
図である。

【図２３】アービタにおけるレベル１アービトレーショ
ン状態マシンの状態図である。

【図２４】現在のマスタに基づいた新しい許可（グラン
ト）信号の生成を表すテーブルの図である。

【図２５】マスク・ビット及び多重スレッド・マスタ表
示ビットを生成するロジックのブロック図である。

【図２６】Ａは、マスクされたビットを生成するための
回路の論理図である。Ｂは、多層のバスをもつコンピュ
ータ・システムのブロック図である。

【図２７】Ａは、スロットに挿入される拡張カードの側
面図である。Ｂ及びＣは、レバー回路の略図である。

【図２８】拡張ボックスの回路の略図である。

【図２９】拡張ボックスの回路の略図である。

【図３０】拡張ボックスの回路の略図である。

【図３１】拡張ボックスの回路の略図である。

【図３２】拡張ボックスの回路の略図である。

【図３３】拡張ボックスの回路の略図である。

【図３４】拡張ボックスの回路の略図である。

【図３５】拡張ボックスの回路の略図である。

【図３６】拡張ボックスの回路からの状態図である。

【図３７】拡張ボックスの回路からの波形図である。

【図３８】拡張ボックスの回路の略図である。

【図３９】拡張ボックスの回路からの波形図である。

【図４０】拡張ボックスの回路からの状態図である。

【図４１】拡張ボックスの回路からの状態図である。

【図４２】拡張ボックスの回路からの状態図である。

【図４３】拡張ボックスの回路からの状態図である。

【図４４】拡張ボックスの回路からの状態図である。

【図４５】拡張ボックスの回路からの状態図である。

【図４６】拡張ボックスの回路の略図である。

【図４７】拡張ボックスの回路からの状態図である。

【図４８】拡張ボックスの回路からの波形図である。

【図４９】拡張ボックスの回路の略図である。

【図５０】コンピュータ・システムにおけるバス・ハン
グ状態の検出に応答して呼び出されるマスク不可能割り
込みハンドラのフローチャートである。

【図５１】コンピュータ・システムのロックアップ事象
によって呼び出されるＢＩＯＳルーチンのフローチャー
トである。

【図５２】バス・ハング状態またはコンピュータのロッ
クアップ事象に応答して呼び出されるＢＩＯＳ分離ルー
チンのフローチャートである。

【図５３】各ブリッジ・チップのバス・ウオッチャのブ
ロック図である。

【図５４】バスをアイドル状態に戻すためのバス・ウオ
ッチャにおけるロジックの状態図である。

【図５５】バス・ウオッチャの状態信号の論理図であ
る。

【図５６】障害分離回路におけるバス履歴ＦＩＦＯ及び
バス状態ベクトルＦＩＦＯの論理図である。

【図５７】バス履歴及び状態ベクトルの情報が利用可能
なときにその旨を示すための準備完了信号を生成する回
路の論理図である。

【図５８】パワー・ダウンしているか又は空のスロット
にバス番号を割り当てるルーチンのフローチャートであ
る。

【図５９】コンピュータ・システムにメモリ・スペース
を割り当てるルーチンのフローチャートである。

【図６０】コンピュータ・システムにＩ／Ｏスペースを
割り当てるルーチンのフローチャートである。

【図６１】パワー・アップされたカードを処理するルー
チンのフローチャートである。

【図６２】ＰＣＩ−ＰＣＩブリッジ回路のコンフィギュ
レーション・スペースのブロック図である。

【図６３】Ａは、コンピュータ・システムのブロック図
である。Ｂは、バス番号割り当てツリーの図である。

【図６４】タイプ０及びタイプ１のコンフィギュレーシ
ョン・トランザクションを示すブロック図である。

【図６５】１次バスから２次バスへのアドレスのマッピ
ングを表すテーブルの図である。

【図６６】Ａ、及びＢは、タイプ０及びタイプ１のコン
フィギュレーション・サイクルを処理する回路の論理図
である。

【図６７】Ａは、バス性能パラメータを計算できるよう
に情報を記憶する回路のブロック図である。Ｂは、プリ
フェッチ・カウンタのブロック図である。

【図６８】コンピュータ・システムのブロック図であ
る。

【図６９】ＰＣＩアービトレーション・スキームのブロ
ック図である。

【図７０】バッファ・フラッシュ・ロジック・ブロック
の略図である。

【図７１】ケーブル・デコーダの略図である。

【図７２】制御ロジックを含む、ポステド・メモリ書き
込み待ち行列の略図である。

【図７３】制御ロジックを含む、ポステド・メモリ書き
込み待ち行列の略図である。

【図７４】制御ロジックを含む、ポステド・メモリ書き
込み待ち行列の略図である。

【図７５】制御ロジックを含む、ポステド・メモリ書き
込み待ち行列の略図である。

【図７６】制御ロジックを含む、遅延された要求待ち行
列の略図である。

【図７７】制御ロジックを含む、遅延された要求待ち行
列の略図である。

【図７８】制御ロジックを含む、遅延された要求待ち行
列の略図である。

【図７９】制御ロジックを含む、遅延された完了待ち行
列の略図である。

【図８０】制御ロジックを含む、遅延された完了待ち行
列の略図である。

【図８１】制御ロジックを含む、遅延された完了待ち行
列の略図である。

【図８２】制御ロジックを含む、遅延された完了待ち行
列の略図である。

【図８３】制御ロジックを含む、遅延された完了待ち行
列の略図である。

【図８４】制御ロジックを含む、遅延された完了待ち行
列の略図である。

【図８５】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図８６】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図８７】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図８８】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図８９】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図９０】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図９１】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図９２】マスタ・サイクル・アービタの略図及びテー
ブルの図である。

【図９３】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図９４】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図９５】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図９６】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図９７】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図９８】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図９９】待ち行列ブロック−ＰＣＩバス間インタフェ
ースの略図及び状態遷移図である。

【図１００】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０１】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０２】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０３】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０４】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０５】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０６】待ち行列ブロック−ＰＣＩバス間インタフ
ェースの略図及び状態遷移図である。

【図１０７】拡張バスに接続されたバス・デバイスを示
す略ブロック図である。

【図１０８】割り込み要求を送信する回路を示す略ブロ
ック図である。

【図１０９】デバイス選択ロジックの略図である。

【図１１０】レジスタの略ブロック図である。

【図１１１】レジスタの略ブロック図である。

【図１１２】レジスタの略ブロック図である。

【図１１３】レジスタの略ブロック図である。

【図１１４】コンピュータ・システムに関する波形を示
すグラフである。

【図１１５】多重化回路の略図である。

【図１１６】割り込み受信ブロックの略図である。

【図１１７】割り込み受信ブロックの略図である。

【図１１８】割り込み受信ブロックの略図である。

【図１１９】割り込み受信ブロックの略図である。

【図１２０】割り込み出力ブロックの略図である。

【図１２１】割り込み要求信号の時分割多重化を示す図
である。

【図１２２】割り込み要求のマッピングを示す図であ
る。

【図１２３】拡張バスに接続されたバス・デバイスを示
す略ブロック図である。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ポール・アール・キュリー アメリカ合衆国テキサス州77429，サイプ レス，マロン・ドライブ 13010 (72)発明者 レイモン・ワイ・エル・コー アメリカ合衆国テキサス州77429，サイプ レス，エバーグリーン・ノール 15314 (72)発明者 バリー・エス・バシル アメリカ合衆国テキサス州77084，ヒュー ストン，エルムドン・ドライブ 18314 (72)発明者 リチャード・オー・ウォルドルフ アメリカ合衆国テキサス州77429，サイプ レス，サイプレス・フォールズ・ドライブ 14707 (72)発明者 パメラ・エム・クック アメリカ合衆国テキサス州77379，スプリ ング，カークチャペル・ドライブ 17130 (72)発明者 クレランス・ワイ・マー アメリカ合衆国テキサス州78746，オース ティン，ケープ・コーラル 5928

Claims (35)

【特許請求の範囲】
1. 【請求項１】 取り外し自在の回路カードがコンピュー
   タ・システムのカード・スロットに挿入された時にその
   回路カードをパワーアップする方法において、 電力とクロック信号とを前記回路カードへ提供するステ
   ップと、 電力とクロック信号の両方が前記回路カードに与えられ
   た後に通信リンクを前記回路カードに電気的に結合する
   ステップとを備える方法。
2. 【請求項２】 請求項１記載の方法において、電気的に
   結合する前に前記回路カードにおける電力が安定するよ
   うに遅延するステップを更に備える方法。
3. 【請求項３】 請求項１記載の方法において、電気的に
   結合する前に前記回路カード上の回路がクロック信号と
   同期するように遅延するステップを更に備える方法。
4. 【請求項４】 請求項１記載の方法において、前記通信
   リンクを結合する前に前記通信リンクの制御のための裁
   定を行うステップを備える方法。
5. 【請求項５】 請求項１記載の方法において、前記通信
   リンクはバスのデータ線とアドレス線とを備える、方
   法。
6. 【請求項６】 請求項１記載の方法において、クロック
   信号を提供する前に前記通信リンクの制御のための裁定
   を行うステップを備える方法。
7. 【請求項７】 請求項６記載の方法において、前記通信
   リンクはバスのデータ線とアドレス線とを備える、方
   法。
8. 【請求項８】 請求項１記載の方法において、電力はク
   ロック信号が与えられる前に前記回路カードに提供され
   る、方法。
9. 【請求項９】 請求項８記載の方法において、クロック
   信号を提供する前に前記回路カードにおける電力を安定
   させるために遅延を与えるステップを更に備える方法。
10. 【請求項１０】 請求項１記載の方法において、電力が
    提供された後に前記回路カードをリセットするステップ
    を更に備える方法。
11. 【請求項１１】 請求項１０記載の方法において、前記
    回路カードがリセットされる前に通信リンクの制御のた
    めの裁定を行うステップを更に備える方法。
12. 【請求項１２】 取り外し自在の回路カードがコンピュ
    ータ・システムのカード・スロットに挿入された時に該
    回路カードをパワーアップする方法であって、前記コン
    ピュータ・システムはクロック信号に同期された信号を
    送信する線及び前記通信リンクの制御のための裁定を行
    う線をもつ通信リンクを有する、方法において、 （ａ）前記回路カードをリセット状態に置くステップ
    と、 （ｂ）前記回路カードをリセット状態に置いた後に該回
    路カードに電力を提供するステップと、 （ｃ）電力を提供した後に前記通信リンクの制御のため
    の裁定を行うステップと、 （ｄ）電力を提供した後に制御のための裁定を行った後
    に前記回路カードにクロック信号を提供するステップ
    と、 （ｅ）クロック信号を提供した後に通信リンクの制御の
    ための裁定を行うステップと、 （ｆ）クロック信号を提供した後に制御のための裁定を
    行った後に前記通信リンクの線を前記回路カードの対応
    する線に電気的に結合するステップと、 （ｇ）電気的に結合した後に前記通信リンクの制御のた
    めの裁定を行うステップと、 （ｈ）電気的に結合した後に制御のための裁定を行った
    後に前記回路カードをリセット状態から外すステップと
    を備える方法。
13. 【請求項１３】 取り外し自在の回路カードがコンピュ
    ータ・システムのカード・スロットに挿入された時に該
    回路カードをパワーダウンする方法において、 通信リンクを前記回路カードから電気的に分離するステ
    ップと、 前記の分離の後に電力とクロック信号とを前記回路カー
    ドから除去するステップとを備える方法。
14. 【請求項１４】 請求項１３記載の方法において、前記
    通信リンクを分離する前に前記通信リンクの制御のため
    の裁定を行うステップを更に備える方法。
15. 【請求項１５】 請求項１３記載の方法において、前記
    通信リンクはバスのアドレス線とデータ線とを備える、
    方法。
16. 【請求項１６】 請求項１３記載の方法において、クロ
    ック信号を除去する前に前記通信リンクの制御のための
    裁定を行うステップを更に備える方法。
17. 【請求項１７】 請求項１３記載の方法において、電力
    の前にクロック信号が前記回路カードから除去される、
    方法。
18. 【請求項１８】 請求項１３記載の方法において、前記
    通信リンクが分離される前に前記回路カードをリセット
    するステップを更に備える方法。
19. 【請求項１９】 請求項１８記載の方法において、前記
    のリセットは電力が除去されるか又はクロック信号が除
    去される前に生じる、方法。
20. 【請求項２０】 請求項１３記載の方法において、前記
    通信リンクは裁定のための線を有し、前記回路カードが
    リセットされる前に前記通信リンクの制御のための裁定
    を行うステップを更に備える方法。
21. 【請求項２１】 請求項２０記載の方法において、前記
    通信リンクはバスのアドレス線とデータ線とを備える、
    方法。
22. 【請求項２２】 コンピュータ・システムのカード・ス
    ロットに挿入された取り外し自在の回路カードをパワー
    ダウンする方法であって、該カード・スロットはクロッ
    ク信号に同期された信号を送信する線及び通信リンクの
    制御のための裁定を行う線を有する通信リンクに電気的
    に結合される、方法において、 （ａ）前記通信リンクの制御のための裁定を行うステッ
    プと、 （ｂ）裁定の後に前記回路カードをリセットするステッ
    プと、 （ｃ）リセットの後に前記通信リンクの制御のための裁
    定を行うステップと、 （ｄ）制御のための裁定の後に前記通信リンクの線を前
    記回路カードの対応する線から電気的に分離するステッ
    プと、 （ｅ）電気的に分離した後に前記通信リンクの制御のた
    めの裁定を行うステップと、 （ｆ）制御のための裁定の後に前記回路カードからクロ
    ック信号を除去するステップと、 （ｇ）クロック信号の除去の後に前記回路カードから電
    力を除去するステップとを備える方法。
23. 【請求項２３】 コンピュータ・システムにおいて、 通信リンクと、 前記通信リンクに対応する電気的接点を有するカード・
    スロットと、 前記カード・スロットに挿入される回路カードと、 前記回路カードをパワーアップする制御回路であって、 前記通信リンクの電力線を前記スロットに接続し、 前記通信リンクのクロック線を前記スロットに接続し、 前記電力線と前記クロック線の両方のみが前記スロット
    に接続された後に前記通信リンクの他の線をスロットに
    接続するように構成された制御回路とを備えるコンピュ
    ータ・システム。
24. 【請求項２４】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記制御回路は電気的に結合する前に前
    記回路カードにおける電力を安定させるようにするよう
    更に構成される、コンピュータ・システム。
25. 【請求項２５】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記制御回路は電気的に結合する前に前
    記回路カードにおける回路を前記クロック信号と同期さ
    せるようにするよう更に構成される、コンピュータ・シ
    ステム。
26. 【請求項２６】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記他の線がスロットに
    接続された後に前記回路カードをリセットするためのリ
    セット信号を前記スロットに更に提供する、コンピュー
    タ・システム。
27. 【請求項２７】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記回路カードをリセッ
    トする前に前記通信リンクの制御のための裁定を行うよ
    うに更に構成される、コンピュータ・システム。
28. 【請求項２８】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記クロック線を接続す
    る前に前記通信リンクの制御のための裁定を行うように
    更に構成される、コンピュータ・システム。
29. 【請求項２９】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記通信リンクの前記他
    の線を接続する前に該通信リンクの制御のための裁定を
    行うように更に構成される、コンピュータ・システム。
30. 【請求項３０】 請求項２３記載のコンピュータ・シス
    テムにおいて、大容量記憶デバイスを更に備えるコンピ
    ュータ・システム。
31. 【請求項３１】 コンピュータ・システムにおいて、 通信リンクと、 前記通信リンクに対応する電気的接点を有するカード・
    スロットと、 前記カード・スロットに挿入される回路カードと、 前記回路カードをパワーダウンする制御回路であって、 前記通信リンクの電力線をスロットから接続解除し、 前記通信リンクのクロック線をスロットから接続解除
    し、 前記電力線又は前記クロック線の何れかがスロットから
    接続解除される前に前記通信リンクの他の線をスロット
    から接続解除するように構成される制御回路とを備える
    コンピュータ・システム。
32. 【請求項３２】 請求項３１記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記電力線又は前記クロ
    ック線の何れかが前記スロットから接続解除される前に
    前記回路カードをリセットするためのリセット信号を前
    記スロットに更に提供する、コンピュータ・システム。
33. 【請求項３３】 請求項３２記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記回路カードのリセッ
    トの前に前記通信リンクの制御のための裁定を行うよう
    に更に構成される、コンピュータ・システム。
34. 【請求項３４】 請求項３１記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記クロック線を接続解
    除する前に前記通信リンクの制御のための裁定を行うよ
    うに更に構成される、コンピュータ・システム。
35. 【請求項３５】 請求項３１記載のコンピュータ・シス
    テムにおいて、前記制御回路は前記通信リンクの他の線
    を接続解除する前に該通信リンクの制御のための裁定を
    行うように更に構成される、コンピュータ・システム。