JPH1070542A

JPH1070542A - Ａｔｍスイッチ

Info

Publication number: JPH1070542A
Application number: JP22558996A
Authority: JP
Inventors: Eiji Oki; 英司大木; Naoaki Yamanaka; 直明山中; Tomoaki Kawamura; 智明川村; Tsuneo Matsumura; 常夫松村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-08-27
Filing date: 1996-08-27
Publication date: 1998-03-10
Anticipated expiration: 2016-08-27
Also published as: JP3075187B2

Abstract

(57)【要約】【課題】ＡＴＭスイッチの競合制御では、ＨＯＬブロ
ッキングによるスループットの低下が問題であり、ま
た、スイッチ規模が大きくなると、競合制御のための遅
延が大きくなる。【解決手段】ＡＴＭスイッチを複数のサブスイッチに
より構成し、そのサブスイッチ内でサブ競合制御を行う
ことにより、ＡＴＭスイッチ全体にわたるメイン競合制
御を簡単化する。サブスイッチ内に多数のバッファを配
置し、一つのバッファにセルが滞留する時間を短くす
る。【効果】ＨＯＬブロッキングを低減し、スループット
を向上させることができるとともに、拡張性を向上させ
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ(Asynchronou
s Transfer Mode:非同期転送モード) 通信に利用する。
本発明はＡＴＭ交換機のスループット改善技術に関す
る。

【０００２】

【従来の技術】広帯域ＩＳＤＮにおける情報の伝達方式
に、ＡＴＭと呼ばれるものがある。このＡＴＭは、多種
多様な情報を「セル」と呼ばれるヘッダ付きの短い固定
長のパケットに分割し、このパケットを単位に多重化し
て伝送するものであり、従来の回線交換とパケット交換
の利点を併せ持ち、かつ、超高速伝送が可能であり、動
画像の伝送にも適用できる。

【０００３】このようなＡＴＭでの通信におけるセル交
換には、固定長のセルを、簡単化したプロトコルを用い
て、ハードウェアで高速に変換するＡＴＭ交換装置が用
いられる。このＡＴＭ交換装置に用いるスイッチ、すな
わちＡＴＭスイッチでは、セル衝突、すなわち、異なる
入力回線から到着するセルの複数が、同時に、同一の出
力回線への接続を要求する状態が発生する可能性を本質
的に有する。

【０００４】このようなセル衝突が生じた場合には、Ａ
ＴＭ交換装置内部に設けたセルバッファにおいて、セル
を一時蓄積することによりセル廃棄を回避し、ＡＴＭ交
換装置内でのセル廃棄率を低く抑えることが必要であ
る。

【０００５】この目的を達成する方式として、空間スイ
ッチの前段にセルバッファを配置する入力バッファ型Ａ
ＴＭスイッチ、空間スイッチの動作速度を入出力回線に
比べ高速化し、空間スイッチの前段と後段にセルバッフ
ァを配置する入出力バッファ型ＡＴＭスイッチがある。
後者の入出力バッファ型ＡＴＭスイッチは、空間スイッ
チの動作速度を、入出力回線速度に比べて高速化する必
要があるため、高速な回線を収容する高速スイッチを実
現することが困難になる。高速なＡＴＭスイッチを構成
するためには、速度の高速化を行わず空間スイッチ前段
にセルバッファを配置する入力バッファ型ＡＴＭスイッ
チがハード実現上望ましい。

【０００６】図１０は、従来の入力バッファ型ＡＴＭス
イッチの一構成例を示すブロック構成図である。図１０
に示す入力バッファ型ＡＴＭスイッチは、入力バッファ
２１１〜２１ｎを各入力回線ＩＮ₁〜ＩＮ_n毎に配置
し、各入力バッファ２１１〜２１ｎと出力回線ＯＵＴ₁
〜ＯＵＴ_mの間を、叉点開閉機能を持つ空間スイッチ１
５で接続するものであり、２２１〜２１ｎは入力回線Ｉ
Ｎ₁〜ＩＮ_n毎に配置されたＦＩＦＯタイプの入力バッ
ファ、１９１１〜１９ｎｍは空間スイッチ１５の各クロ
スポイント、２３１〜２３ｎは情報セルを伝達する回
線、２４１〜２４ｎは制御信号を伝達する回線、２５１
〜２５ｍはアービトレーション制御信号を伝達する回線
である。図１１は、図１０のクロスポイントの構成例を
示すブロック構成図である。クロスポイント１９ｉｊ
は、アドレスフィルタ４００（ＡＦ）、制御回路４０１
により構成される。

【０００７】例えば、入力回線ＩＮ₁に到着したセル
は、入力バッファ２１１に書込まれる。この入力バッフ
ァ２１１は、ＦＩＦＯ(First-In,First-Out)アルゴリズ
ムにより動作する。入力バッファ２１１は、セルを送出
する前にリクエスト信号を回線２４１を介して送出す
る。リクエスト信号は、例えば、リクエスト情報と宛先
情報を有する。リクエスト信号は、各クロスポイント１
９ｉｊのアドレスフィルタ４００により、宛先が当該ク
ロスポイント１９ｉｊが接続している出力回線ＯＵＴ₁
〜ＯＵＴ_mであるかルーティングビットを参照して識別
し、もし、宛先が一致していれば、リクエスト情報を制
御回路４０１に送る。複数の入力バッファ２１１〜２１
ｎから同一出力回線ＯＵＴ₁〜ＯＵＴ_m上、例えば、出
力回線ＯＵＴ₁に接続される入力バッファ２１１、２１
２、２１ｎからリクエスト信号を出している場合には、
回線２５１を用いて競合制御が行われる。競合制御の方
法としては、例えば、あらかじめクロスポイント１９ｉ
ｊに優先順位を与えておき、その優先順位にしたがって
出力許可を出す方法（固定優先制御）、または、出力許
可がリング状に順番にクロスポイント１９ｉｊに与えら
れるようにするリングアービタによる方法がある。競合
制御の結果、例えば、入力バッファ２１ｎからの出力回
線ＯＵＴ₁への接続が許可される。

【０００８】接続許可を得た入力バッファ２１ｎは、Ｆ
ＩＦＯ先頭セルを、回線２３ｎおよび空間スイッチ１５
のクロスポイント１９ｎ１を介して、出力回線ＯＵＴ₁
に接続する。また、許可を得られなかった入力バッファ
２１１および２１２は、該当するセルを一時蓄積し、次
のセル送出タイミングを待つ。

【０００９】この動作により、セル衝突によるセル廃棄
を回避することが可能となる。セルの廃棄は、例えば、
入力バッファ２１２が一時蓄積されたセルで満たされた
状態で、さらに、新たなセルが入力回線ＩＮ₂から到着
した場合に、入力バッファ２１２の入力側で発生する。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな入力バッファ型ＡＴＭスイッチでは、ＨＯＬ(Head-
of-Line)ブロッキングのため、ＡＴＭスイッチのスルー
プットが低下する。ここで、ＨＯＬブロッキングとは、
例えば、入力回線ＩＮ₁に配置された入力バッファ２１
１のＦＩＦＯの先頭に位置するセルがセル衝突回避のた
め一時蓄積されるとき、この入力バッファ２１１に蓄積
されているＦＩＦＯの２番目以降に位置するセルが、接
続するべき出力回線が空きの場合でも、出力回線に接続
できない状態をいう。

【００１１】ランダムに到着する負荷を想定し、入力回
線Ｎが無限大のとき、ＨＯＬブロッキングの影響によ
り、入力回線の容量に対して０．５８倍程度に、ＡＴＭ
スイッチのスループット性能が抑えられることが知られ
ている。

【００１２】また、ＡＴＭスイッチの規模を大きくする
（入力回線数Ｎ、出力回線数Ｍを大きくする）と、同一
出力回線上での競合制御において、競合制御のための電
気信号の伝搬遅延が大きいため実装が難しい。このた
め、ＡＴＭスイッチの規模を大きくすることが困難であ
るという問題があった。

【００１３】本発明は、このような背景に行われたもの
であり、ＨＯＬブロッキングを低減させることができる
ＡＴＭスイッチを提供することを目的とする。本発明
は、スループットを向上させることができるＡＴＭスイ
ッチを提供することを目的とする。本発明は、拡張性の
高いＡＴＭスイッチを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のＡＴＭスイッチ
は、１個の入力回線Ｎ本×出力回線Ｍ本のＡＴＭスイッ
チ（メインスイッチ）が、Ｓ×Ｔ個の入力回線Ｖ本×出
力回線Ｗ本のサブスイッチから構成される。各サブスイ
ッチは、Ｖ本の各入力回線に、サブスイッチに宛先を持
つセルを取り込むアドレスフィルタと入力バッファを有
し、Ｗ本の各出力回線に出力バッファを有している。

【００１５】セルは、特定のサブスイッチ内の入力バッ
ファに入力された後に、サブスイッチ内で同一宛先を持
つセルと競合制御（サブ競合制御）を行い、許可された
セルは出力バッファに入力される。各サブスイッチで、
サブスイッチ内のサブ競合制御は、それぞれ独立に行わ
れる。サブスイッチの出力バッファにセルが蓄積されて
いる場合には、メインスイッチで同一出回線上にある出
力バッファにあるセル同士で、サブスイッチ間の競合制
御（メイン競合制御）が行われる。メイン競合制御の結
果、許可を得られたセルは、サブスイッチ内の出力バッ
ファから読出される。

【００１６】本発明の特徴は、入力バッファが各サブス
イッチに分散的に配置されている点、出力バッファも各
サブスイッチに分散的に配置されている点、サブスイッ
チ内のサブ競合制御とサブスイッチ間のメイン競合制御
がある点が、従来の技術と異なる。

【００１７】すなわち、本発明はＡＴＭスイッチであっ
て、本発明の特徴とするところは、Ｎ本の入力回線とＭ
本の出力回線に対してそれぞれＶ本の入力端子とＷ本の
出力端子を有するサブスイッチがマトリクス状にＳ×Ｔ
個（Ｎ＝Ｖ×Ｓ、Ｍ＝Ｗ×Ｔ）配列され、前記サブスイ
ッチにはそれぞれＶ本の入力端子に到来するセルのう
ち、Ｗ本の出力端子に接続すべきセルをそれぞれ識別す
るＶ個のアドレスフィルタと、このアドレスフィルタ対
応に設けられ、このアドレスフィルタを通過したセルを
一時蓄積しその読出出力がそのＷ本の出力端子のいずれ
かに送出される入力バッファとを含み、同一の行に配列
されたＴ個のサブスイッチの各Ｖ個の入力端子はそれぞ
れＶ個毎の入力回線に共通に接続され、同一の列に配列
されたＳ個のサブスイッチの各Ｗ個の出力端子はそれぞ
れＷ個毎の出力回線に共通に接続され、各サブスイッチ
にはそれぞれ、他のサブスイッチに対して独立であり、
同一出力回線に送出されるセルの衝突を回避する競合制
御手段を備えたところにある。

【００１８】これにより、競合制御の大部分が各サブス
イッチで分散的に行われる。したがって、ＡＴＭスイッ
チ全体について行われる競合制御を簡単化することがで
きるため、競合制御のための電気信号の伝送遅延などの
配慮を行うことなく、ＡＴＭスイッチを大規模化するこ
とができる。

【００１９】前記入力バッファから読出されＷ本の出力
回線のいずれかに送出されるべきセルを一時蓄積する出
力バッファと、この出力バッファから読出されるセルと
他のサブスイッチから読出されたセルとを選択出力する
セレクタと、同一の出力回線に向かうセルの衝突を回避
するようにこのセレクタを制御する手段とを含むサブス
イッチ間競合制御手段を備えた構成とすることができ
る。

【００２０】この場合には、出力バッファには同一出力
回線に出力が予定されているセルが蓄積される。したが
って、出力バッファに蓄積されたセルは、ＨＯＬブロッ
キングの発生原因とならない。すなわち、入力バッファ
に蓄積されたセルを速やかに出力バッファに転送するこ
とにより、ＨＯＬブロッキングによるスループットの低
下を回避することができる。本発明では、各サブスイッ
チにそれぞれ出力バッファを備え、各サブスイッチ毎に
競合制御を行い入力バッファに蓄積されたセルを速やか
に出力バッファに転送することによりＨＯＬブロッキン
グによるスループットの低下を回避する。

【００２１】あるいは、前記入力バッファから読出され
Ｗ本の出力回線のいずれかに送出されるべきセルを一時
蓄積する第一の出力バッファと、同一出力回線に向かう
セルの衝突を回避するようにこの第一の出力バッファか
ら読出されたセルの出力方路を選択する第一の競合制御
手段と、この第一の競合制御手段によりその出力方路が
出力回線に選択されなかったセルを一時蓄積する第二の
出力バッファと、同一出力回線に向かうセルの衝突を回
避するようにこの第二の出力バッファから読出されたセ
ルの出力方路を選択する第二の競合制御手段とを含むサ
ブスイッチ間競合制御手段を備える構成とすることもで
きる。

【００２２】この場合には、前記第二の競合制御手段
は、この第二の競合制御手段によりその出力方路が出力
回線に選択されなかったセルを前記第一の出力バッファ
に戻す手段を備える構成とすることもできる。

【００２３】すなわち、第一および第二の出力バッファ
を備え、サブスイッチ単位で競合制御を行い、入力バッ
ファに蓄積されたセルを速やかに第一の出力バッファに
転送し、さらに、競合制御を行い出力できないセルを第
二の出力バッファに転送し、さらに、競合制御を行い出
力できないセルを第一の出力バッファに戻すことによ
り、セルを一定のバッファ内に長時間滞留させることが
なく、ＨＯＬブロッキングによるスループットの低下を
回避することができる。

【００２４】

【発明の実施の形態】

【００２５】

【実施例】

（第一実施例）本発明第一実施例の構成を図１ないし図
４を参照して説明する。図１はＡＴＭ通信網の概念図で
ある。図２は本発明第一実施例のＡＴＭスイッチのブロ
ック構成図である。図３は本発明第一実施例のサブスイ
ッチのブロック構成図である。図４は本発明第一実施例
の競合制御を説明するための図である。本発明実施例は
図１に示すようなＡＴＭ通信網のＡＴＭスイッチについ
ての実施例である。端末装置ＴＥ１およびＴＥ１′、Ｔ
Ｅ２およびＴＥ２′、ＴＥ３およびＴＥ３′はそれぞれ
異なる形態の信号を送受信している。

【００２６】本発明はＡＴＭスイッチであって、本発明
の特徴とするところは、図２および図３に示すように、
Ｎ本の入力回線とＭ本の出力回線に対してそれぞれＶ本
の入力端子とＷ本の出力端子を有するサブスイッチ２０
ｋＬ（１≦ｋ≦Ｓ、１≦Ｌ≦Ｔ）がマトリクス状にＳ×
Ｔ個（Ｎ＝Ｖ×Ｓ、Ｍ＝Ｗ×Ｔ）配列され、サブスイッ
チ２０ｋＬにはそれぞれＶ本の入力端子に到来するセル
のうち、Ｗ本の出力端子に接続すべきセルをそれぞれ識
別するＶ個のアドレスフィルタ５ｋ１〜５ｋＶと、この
アドレスフィルタ５ｋ１〜５ｋＶ対応に設けられ、この
アドレスフィルタ５ｋ１〜５ｋＶを通過したセルを一時
蓄積しその読出出力がそのＷ本の出力端子のいずれかに
送出される入力バッファ６ｋ１〜６ｋＶとを含み、同一
の行に配列されたＴ個のサブスイッチの各Ｖ個の入力端
子はそれぞれＶ個毎の入力回線３ｋ１〜３ｋＶに共通に
接続され、同一の列に配列されたＳ個のサブスイッチの
各Ｗ個の出力端子はそれぞれＷ個毎の出力回線４Ｌ１〜
４ＬＷに共通に接続され、各サブスイッチ２０ｋＬには
それぞれ、他のサブスイッチ２０ｋＬに対して独立であ
り、同一出力回線４Ｌ１〜４ＬＷに送出されるセルの衝
突を回避する競合制御手段としての出力バッファ７Ｌ１
〜７ＬＷおよびセレクタＳＥＬを備えたところにある。

【００２７】出力バッファ７Ｌ１〜７ＬＷは、入力バッ
ファ６ｋ１〜６ｋＶから読出されＷ本の出力回線４Ｌ１
〜４ＬＷのいずれかに送出されるべきセルを一時蓄積す
る。セレクタＳＥＬは、この出力バッファ７Ｌ１〜７Ｌ
Ｗから読出されるセルと他のサブスイッチ２０ｋＬから
読出されたセルとを選択出力する。図４に示すように、
制御回路８１ｊ〜８Ｓｊは、同一の出力回線４Ｌ１〜４
ＬＷに向かうセルの衝突を回避するようにこのセレクタ
ＳＥＬを制御する。

【００２８】次に、本発明第一実施例の動作を説明す
る。入力回線上にルーティングビットを有するセルが転
送される。例えば、入力回線３ｋ２上に出力回線４ＬＷ
に向かうセルが転送されているとする。入力回線３ｋ２
上のサブスイッチ２０ｋＬ内の入り口のアドレスフィル
タ５ｋ２で、当該セルのルーティングビットがサブスイ
ッチ２０ｋＬ内の出力回線４Ｌ１〜４ＬＷに向かうセル
であれば、そのセルがサブスイッチ２０ｋＬの入力バッ
ファ６ｋ２に入力される。このように図３において、入
力回線３ｋ２上に転送されてきた行き先４ＬＷ（サブス
イッチ内の出力回線では２６Ｗのこと）のセルは、アド
レスフィルタ５ｋ２で、セルのルーティングビットを参
照して、入力バッファ６ｋ２に入力される。

【００２９】サブスイッチ２０ｋＬ内でセルが入力バッ
ファ６ｋ１〜６ｋＶに入力された後から出力バッファ７
Ｌ１〜７ＬＷに入力されるまでの動作は、従来の入力バ
ッファ型ＡＴＭスイッチの動作と同じである。サブスイ
ッチ２０ｋＬ内のクロスポイント１９１１〜１９ＶＷの
構成は、従来のＡＴＭスイッチの図１０にあるクロスポ
イントと共通である。ただし、本発明第一実施例では、
各出力回線４Ｌ１〜４ＬＷに出力バッファ７Ｌ１〜７Ｌ
Ｗを有している。

【００３０】図３に示すサブスイッチ２０ｋＬは、入力
バッファ６ｋ１〜６ｋＶを各入力回線３ｋ１〜３ｋＶ
毎、出力バッファ７Ｌ１〜７ＬＷを各出力回線４Ｌ１〜
４ＬＷ毎に配置し、各入力バッファ６ｋ１〜６ｋＶと出
力バッファ７Ｌ１〜７ＬＷの間を、叉点開閉機能を持つ
空間スイッチで接続するものであり、１９１１〜１９Ｖ
Ｗは、サブスイッチ内の各クロスポイント、２３１〜２
３Ｗは、情報セルを伝達する回線、２４１〜２４Ｗは、
制御信号を伝達する回線、２５１〜２５Ｗは、競合制御
信号を伝達する回線である。

【００３１】セルは、入力バッファ６ｋ２に書込まれ
る。入力バッファ６ｋ２は、ＦＩＦＯアルゴリズムによ
り動作する。入力バッファ６ｋ２は、セルを送出する前
にリクエスト信号を回線２４１を介して送出する。リク
エスト信号は、例えば、リクエスト情報と宛先情報を有
する。リクエスト信号は、各クロスポイント１９１１〜
１９ＶＷのアドレスフィルタ４００により、宛先が当該
クロスポイント１９１１〜１９ＶＷが接続している出力
回線４Ｌ１〜４ＬＷであるかルーティングビットを参照
して識別し、もし、宛先が一致していれば、リクエスト
情報を制御回路４０１に送る。複数の入力バッファ６ｋ
１〜６ｋＶから同一出力回線上、例えば、出力バッファ
７Ｌｗに向かう出力回線２６ｗへ接続される同一サブス
イッチ２０ｋＬ内の複数の入力バッファ６ｋ１〜６ｋＶ
からリクエスト信号を出しているとき、制御回線２５ｗ
を用いて競合制御が行われる。

【００３２】ここで、競合制御とは、サブスイッチ２０
ｋＬ内での同一出力回線４ＬＷに出しているリクエスト
を対象にしているのであって、他のサブスイッチ２０ｋ
Ｌと競合制御は全く独立に動作する。以後、サブスイッ
チ２０ｋＬ内の競合制御のことをサブ競合制御と呼ぶ。

【００３３】競合制御の方法としては、例えば、あらか
じめクロスポイント１９１１〜１９ＶＷに優先順位を与
えておき、その優先順位にしたがって出力許可を出す方
法（固定優先制御）、または、出力許可がリング状に順
番にクロスポイント１９１１〜１９ＶＷに与えられるよ
うにするリングアービタによる方法がある。サブ競合制
御の結果、例えば、入力バッファ６ｋ２から出力バッフ
ァ７Ｌｗに向かう出回線２６ｗへの接続が許可される。

【００３４】接続許可を得た入力バッファ６ｋ２は、Ｆ
ＩＦＯ先頭セルを、回線２３２、および、クロスポイン
ト１９２ｗを介して、回線２６ｗに接続され、セルは、
出力バッファ７Ｌｗに入力される。また、許可を得られ
なかった入力バッファは、該当するセルを一時蓄積し、
次のセル送出タイミングを待つ。

【００３５】この動作により、セル衝突によるセル廃棄
を回避することが可能となる。セルの廃棄は、例えば、
セルバッファ６ｋ２が一時蓄積されたセルで満たされた
状態で、さらに、新たなセルが入力回線３ｋ２からアド
レスフィルタ５ｋ２を介して到着した場合に、セルバッ
ファ６ｋ２の入側で発生する。

【００３６】サブスイッチの出力バッファ７Ｌ１〜７Ｌ
Ｗでは、ＦＩＦＯの動作をするが、読出速度は一定では
なく、許可が得られたときのみ出力できる。図４はメイ
ンスイッチの出力回線４Ｌｊにおいて、各サブスイッチ
の出力バッファ７１ｊ〜７Ｓｊに着目したときのブロッ
ク構成を示す図である。図４には、縦にサブスイッチが
Ｓ個並んでいる。サブスイッチ内の出力バッファ７１ｊ
〜７Ｓｊにセルが蓄積されているとき、当該出力バッフ
ァ７１ｊ〜７Ｓｊの先頭セルは、その出力バッファ７１
ｊ〜７Ｓｊに対応する制御回路８１ｊ〜８Ｓｊにセル転
送のリクエストを送出する。あるタイミングで、メイン
スイッチの同一出力回線上に複数のサブスイッチの出力
バッファからリクエストがあるとき、制御回路８１ｊ〜
８Ｓｊ同士でサブスイッチ間の競合制御を行う。これを
サブスイッチ内のサブ競合制御と区別するためにメイン
競合制御と呼ぶ。メイン競合制御の方式も、サブ競合制
御の方式と同様に、固定優先制御による方法やリングア
ービタによる方法がある。図５は出力バッファの動作を
示す図であるが、競合制御の結果、許可がない場合は、
セレクタにより回線Ｂと回線Ｃが接続され、出力バッフ
ァからセルは読出されない。許可がある場合には、セレ
クタにより回線Ａと回線Ｃが接続され、セルが読出さ
れ、出回線４Ｌｊに出力される。また、出力バッファに
セルが蓄積されていないときは、許可がない状態である
ので、回線Ｂと回線Ｃが接続されている。

【００３７】このように、サブスイッチ毎に入力バッフ
ァを分散的に配置することにより、各セルは、宛先の出
力回線を有するサブスイッチの入力バッファに分散的に
蓄積されるので、各入力バッファに入力されてくるトラ
ヒックの負荷が低減される。したがって、ＨＯＬブロッ
キングを低減させることができ、メインスイッチのスル
ープットを向上することができる。

【００３８】さらに、クロスポイント間の競合制御を、
サブスイッチ内のサブ競合制御とサブスイッチ間のメイ
ン競合制御とで、２段階競合制御にすることで、サブ競
合制御はそれぞれ独立に動作することができ、メインス
イッチのスイッチ規模を大きくしても、従来の競合制御
方法では、電気信号の伝搬遅延が大きいため実装が難し
いという問題点を解消できる。したがって、本発明によ
り、拡張性を有するＡＴＭスイッチを実現できる。

【００３９】（第二実施例）本発明第二実施例を図６な
いし図９を参照して説明する。

【００４０】図６はメインスイッチを構成しているサブ
スイッチのうちのｋ行Ｌ列のサブスイッチ２０ｋＬのブ
ロック構成図である。図６では、説明を簡単にするため
に、４×４のサブスイッチを示しているが、本発明第一
実施例と同様に、Ｖ×Ｗのサブスイッチに一般化でき
る。Ｖ×Ｗのサブスイッチは、１入力２出力のＶ×Ｗ個
のクロスポイントによって構成される空間スイッチ、Ｖ
個の入力バッファ、Ｗ個の出力バッファから構成され
る。

【００４１】図７はｉ番目の入力ポート部３２ｉを示す
ブロック構成図である。図８は、図６のサブスイッチ２
０ｋＬにおける１入力２出力のクロスポイント１０ｉｊ
のブロック構成図である。本発明第二実施例の動作を説
明する。図７において、入力回線３ｋｉから入力されて
きたセルは、当該回線上のアドレスフィルタＡＦにより
ルーティングビットが当該サブスイッチ２０ｋＬ内の出
力回線４Ｌ１〜４Ｌ４の宛先を有していれば、入力バッ
ファ２１ｉに書込まれる。この入力バッファ２１ｉは、
ＦＩＦＯアルゴリズムにより動作する。入力バッファ２
１ｉでは、読出停止信号３７から停止命令（例えば、レ
ベルがＨのとき）がない限り、セルが読出され、回線５
３ｉを介してセルが送出される。回線５３ｉでは、ＲＢ
（ルーティングビット）とデータ信号を転送している。

【００４２】回線５９ｉのＡｒｂ２結果信号は、クロス
ポイントの２番目のサブ競合制御で負けたセルがあると
き、レベルＨとなる。回線５６ｉのＡｒｂ１結果信号
は、クロスポイントの１番目のサブ競合制御で負けたセ
ルがあるとき、レベルＨとなる。

【００４３】回線５３ｉにおいて、セルが転送される
と、ＲＢだけ回線３４を介して取り出される。回線５９
ｉのＡｒｂ２結果信号がレベルＨのときは、回線５３ｉ
でセルが転送されず、回線６０ｉを介してクロスポイン
トからＲＢが転送される。したがって、セレクタ３１で
は同時に２つのＲＢが転送されることはなく、どちらか
一方のＲＢを選択することになる。また、入力バッファ
２１ｉの先頭セルのＲＢ′が回線３５を介して取り出さ
れる。回線８０のＲＢと回線３５のＲＢ′を比較して、
もし一致していれば、回線３６でレベルＨとなり、一致
していなければ、レベルＬとなる。回線３６と回線５３
ｉのレベルがともにＨのときのみ、回線３８がレベルＨ
となり、回線３７の読出停止信号のレベルがＨとなって
読出停止命令を出す。回線３８のレベルがＨのときは、
クロスポイントの２番目のセルバッファにセルが転送さ
れるので、２番目のセルバッファから読出しが行われる
と、同一クロスポイントにおいて、同一出回線に向けて
セルが送出されることがあるので、セル順序逆転の恐れ
がある。したがって、セルの読出しを停止して、セル順
序を保証している。

【００４４】図８を用いて、サブスイッチ２０ｋＬのク
ロスポイント１０ｉｊの動作を説明する。回線５３ｉに
転送されたセルは、クロスポイント内のＡＦ（アドレス
フィルタ）１３８により、ＲＢを参照して、ＲＢが当該
クロスポイントのアドレスと一致すれば、第一出力バッ
ファ３９にセルを一時格納すると同時に、回線４２を介
して、第一制御回路４１にセル出力要求を出す。第一制
御回路４１は、サブスイッチ２０ｋＬ内の同一出力回線
４Ｌ１〜４Ｌ４上でセル出力要求のあるクロスポイント
１０１１〜１０４４について競合制御を行う。この競合
制御は、サブスイッチ２０ｋＬ内で行われるので、サブ
競合制御と呼んでいる。サブ競合制御で勝った（ＯＫ）
場合は、第一出力バッファ３９からセルを出力回線５１
ｊに送出し、回線５６ｉのＡｒｂ１結果信号をレベルＬ
（ＯＫ）とする。サブ競合制御で負けた（ＮＧ）場合
は、第一出力バッファ３９からセルを読出し、第二出力
バッファ４６に蓄積し、Ａｒｂ１結果信号５６ｉをレベ
ルＨ（ＮＧ）とする。第一制御回路４１は、サブ競合制
御に負け、第二出力バッファ４６にセルが蓄積されるこ
と（セル出力要求）を第二制御回路４８に通知する。

【００４５】第二出力バッファ４６にセルが蓄積される
こと（セル出力要求）を通知された第二制御回路４８
は、同一出力回線４Ｌ１〜４Ｌ４上でセル出力要求のあ
るクロスポイント１０１１〜１０４４についてサブ競合
制御を行う。サブ競合制御に勝った（ＯＫ）場合は、第
二出力バッファ４６からセルを回線５２ｊに送出し、回
線５９ｉのＡｒｂ２結果信号をレベルＬ（ＯＫ）とす
る。サブ競合制御に負けた（ＮＧ）場合は、第二出力バ
ッファ４６からセルを読出し、セル信号回線５０を介し
て、第一出力バッファ３９にそのセルを蓄積し、回線５
９ｉのＡｒｂ２結果信号をレベルＨ（ＮＧ）とする。第
二制御回路４８は、サブ競合制御に負け、第一出力バッ
ファ３９にセルが蓄積されること（セル出力要求）を、
回線５１を介して第一制御回路４１に通知する。また、
ＲＢ信号を回線６０ｉを介して、入力ポート部３２１〜
３２４に送出する。セル出力要求を通知された第一制御
回路４１は、回線４２でセル出力要求を受けたときと同
様の動作をする。

【００４６】図９に本発明第二実施例のサブスイッチ内
におけるタイムチャートを示した。入力バッファ２１ｉ
には先頭から順に宛先Ａ、宛先Ｂ、宛先Ａ、宛先Ａ、宛
先Ｃを持つセルＡ１、Ｂ１、Ａ２、Ａ３、Ｃ１が蓄積さ
れている。まず、セル周期Ｔ１において、Ａ１が入力バ
ッファ２１ｉから読出され、第一出力バッファ３９に入
力され競合制御が行われるが、その結果がＮＧのためＡ
ｒｂ１結果信号が「Ｈ」になる。また、Ａ１は第二出力
バッファ４６に転送される（Ｔ１）。セル周期Ｔ２にお
いて、Ｂ１が入力バッファ２１ｉから送出される。Ｂ１
は競合制御の結果がＯＫであったため、第一出力バッフ
ァ３９を介して回線５１ｊに出力される。同時に第二出
力バッファ４６にてＡ１の競合制御が行われるが、再び
結果がＮＧであったため、Ａｒｂ２結果信号が「Ｈ」と
なり、Ａ１はセル回線５０を介して第一出力バッファ３
９に戻される（Ｔ２）。セル周期Ｔ３において、Ａ１は
競合制御の結果がＯＫであったため、第一出力バッファ
３９を介して回線５１ｊに出力される。このとき、Ａｒ
ｂ２結果信号が「Ｈ」のためＡ２の読出しは読出停止信
号により停止される（Ｔ３）。セル周期Ｔ４において、
Ａ２が入力バッファ２１ｉから第一出力バッファ３９に
転送され競合制御が行われるが、その結果がＮＧのため
Ａｒｂ１結果信号が「Ｈ」になる。Ａ２は第二出力バッ
ファ４６に転送される。このときＡ２とＡ３のＲＢが一
致しており、さらに、Ａｒｂ１結果信号が「Ｈ」のため
Ａ３の読出しは読出停止信号により停止される（Ｔ
４）。セル周期Ｔ５において、Ａ２は競合制御の結果が
ＯＫであったため、第二出力バッファ４６から回線５２
ｊに出力される（Ｔ５）。セル周期Ｔ６において、Ａ３
が入力バッファ２１ｉから第一出力バッファ３９に転送
され競合制御が行われ、その結果がＯＫであったため回
線５１ｊに出力される（Ｔ６）。セル周期Ｔ７におい
て、Ｃ１が入力バッファ２１ｉから第一出力バッファ３
９に転送され競合制御が行われその結果がＯＫであった
ため、Ｃ１は回線５１ｊに出力される（Ｔ７）。

【００４７】さらに、サブスイッチ間のメイン競合制御
が行われ、その結果、出力バッファ１２５１〜１２５４
からセルが読出される。

【００４８】本発明第二実施例では、サブスイッチ内
で、１入力２出力のクロスポイントを用いることで、入
力バッファからのセル送出の機会を本発明第一実施例よ
り増やし、本発明第一実施例と比べてＨＯＬブロッキン
グをさらに低減している。

【００４９】（実施例まとめ）本発明第一実施例におけ
るサブスイッチの方式は、入力バッファ型スイッチ方式
を基本にして、メイン競合制御のために出力バッファを
設けたものであり、本発明第二実施例におけるサブスイ
ッチは、１入力２出力クロスポイントを用いた入出力バ
ッファ方式であり、当サブスイッチの出力バッファは、
メイン競合制御のために用いられる。このように、本発
明では、サブスイッチ内に入力バッファと出力バッファ
を備えているサブスイッチであれば、他の方式のサブス
イッチでも適用できる。

【００５０】このように、サブスイッチ毎に入力バッフ
ァを分散的に配置することにより、各セルは、宛先の出
力回線を有するサブスイッチの入力バッファに分散的に
蓄積されるので、各入力バッファに入力されてくるトラ
ヒックの負荷が低減される。したがって、ＨＯＬブロッ
キングを低減することができ、メインスイッチのスルー
プットを向上することができる。

【００５１】また、クロスポイント間の競合制御を、サ
ブスイッチ内のサブ競合制御とサブスイッチ間のメイン
競合制御とで、２段階競合制御にすることで、サブ競合
制御はそれぞれ独立に動作することができ、メインスイ
ッチのスイッチ規模を大きくしても、従来の競合制御方
法では、電気信号の伝搬遅延が大きいため実装が難しい
という問題点を解消できる。したがって、本発明によ
り、拡張性の有するＡＴＭスイッチを実現できる。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
ＨＯＬブロッキングを低減させることができるため、ス
ループットを向上させることができる。さらに、拡張性
の高いＡＴＭスイッチを実現することができる。

【図面の簡単な説明】

【図１】ＡＴＭ通信網の概念図。

【図２】本発明第一実施例のＡＴＭスイッチのブロック
構成図。

【図３】本発明第一実施例のサブスイッチのブロック構
成図。

【図４】本発明第一実施例の競合制御を説明するための
図。

【図５】出力バッファの動作を示す図。

【図６】メインスイッチを構成しているサブスイッチの
ブロック構成図。

【図７】ｉ番目の入力ポート部のブロック構成図。

【図８】本発明第二実施例のクロスポイントのブロック
構成図。

【図９】本発明第二実施例のサブスイッチの動作を示す
タイムチャートを示す図。

【図１０】従来の入力バッファ型ＡＴＭスイッチの一構
成例を示すブロック構成図。

【図１１】クロスポイントの構成例を示すブロック構成
図。

【符号の説明】

３１、４０、４７、ＳＥＬセレタク３４、３５、３６、３７、３８、４２、４３、４４、４
５、４９、５６１〜５６４、５９１〜５９４、８０、２
４１〜２４Ｖ、２３１〜２３Ｖ、２５１〜２５Ｗ、２６
１〜２６Ｗ、１９２１〜１９２Ｗ、Ａ、Ｂ、Ｃ、５１１
〜５１４、５２１〜５２４、５７１〜５７４、６０１〜
６０４回線３９第一出力バッファ４１第一制御回路４６第二出力バッファ４８第二制御回路５０セル信号回線１３８、５ｋ１〜５ｋＶ、４００アドレスフィルタ３１１〜３ＳＶ、ＩＮ₁〜ＩＮ_n、３ｋ１〜３ｋＶ入
力回線３２１〜３２４入力ポート部４１１〜４ＴＷ、ＯＵＴ₁〜ＯＵＴ_m、４Ｌ１〜４ＬＷ
出力回線６ｋ１〜６ｋＶ、２１１〜２１４入力バッファ８１ｊ〜８Ｓｊ、４０１制御回路１０１１〜１０４４、１９１１〜１９ｎｍクロスポイ
ント１２５１〜１２５４、７Ｌ１〜７ＬＷ、７１ｊ〜７Ｓｊ
出力バッファ２０１１〜２０ＳＴサブスイッチＴＥ１、ＴＥ２、ＴＥ３、ＴＥ１′、ＴＥ２′、ＴＥ
３′端末装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者松村常夫東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】Ｎ本の入力回線とＭ本の出力回線に対し
てそれぞれＶ本の入力端子とＷ本の出力端子を有するサ
ブスイッチがマトリクス状にＳ×Ｔ個（Ｎ＝Ｖ×Ｓ、Ｍ
＝Ｗ×Ｔ）配列され、前記サブスイッチにはそれぞれＶ本の入力端子に到来す
るセルのうち、Ｗ本の出力端子に接続すべきセルをそれ
ぞれ識別するＶ個のアドレスフィルタと、このアドレス
フィルタ対応に設けられ、このアドレスフィルタを通過
したセルを一時蓄積しその読出出力がそのＷ本の出力端
子のいずれかに送出される入力バッファとを含み、同一の行に配列されたＴ個のサブスイッチの各Ｖ個の入
力端子はそれぞれＶ個毎の入力回線に共通に接続され、同一の列に配列されたＳ個のサブスイッチの各Ｗ個の出
力端子はそれぞれＷ個毎の出力回線に共通に接続され、各サブスイッチにはそれぞれ、他のサブスイッチに対し
て独立であり、同一出力回線に送出されるセルの衝突を
回避する競合制御手段を備えたことを特徴とするＡＴＭ
スイッチ。
【請求項２】前記入力バッファから読出されＷ本の出
力回線のいずれかに送出されるべきセルを一時蓄積する
出力バッファと、この出力バッファから読出されるセル
と他のサブスイッチから読出されたセルとを選択出力す
るセレクタと、同一の出力回線に向かうセルの衝突を回
避するようにこのセレクタを制御する手段とを含むサブ
スイッチ間競合制御手段を備えた請求項１記載のＡＴＭ
スイッチ。
【請求項３】前記入力バッファから読出されＷ本の出
力回線のいずれかに送出されるべきセルを一時蓄積する
第一の出力バッファと、同一出力回線に向かうセルの衝
突を回避するようにこの第一の出力バッファから読出さ
れたセルの出力方路を選択する第一の競合制御手段と、
この第一の競合制御手段によりその出力方路が出力回線
に選択されなかったセルを一時蓄積する第二の出力バッ
ファと、同一出力回線に向かうセルの衝突を回避するよ
うにこの第二の出力バッファから読出されたセルの出力
方路を選択する第二の競合制御手段とを含むサブスイッ
チ間競合制御手段を備えた請求項１記載のＡＴＭスイッ
チ。
【請求項４】前記第二の競合制御手段は、この第二の
競合制御手段によりその出力方路が出力回線に選択され
なかったセルを前記第一の出力バッファに戻す手段を備
えた請求項３記載のＡＴＭスイッチ。
【請求項５】請求項１記載のＡＴＭスイッチにおい
て、マトリクス状に配列されたサブスイッチの一つもし
くは少数の行および列（ｓ行ｔ列）にあるサブスイッチ
が欠落したことを特徴とするＡＴＭスイッチ。