JPH1070453A - Semiconductor logic circuit - Google Patents
Semiconductor logic circuitInfo
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- JPH1070453A JPH1070453A JP8224790A JP22479096A JPH1070453A JP H1070453 A JPH1070453 A JP H1070453A JP 8224790 A JP8224790 A JP 8224790A JP 22479096 A JP22479096 A JP 22479096A JP H1070453 A JPH1070453 A JP H1070453A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体論理回路に関
し、特にプリチャージ状態と判定状態を繰り返す論理回
路の高速化、低消費電力化、誤動作防止に好適な回路技
術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor logic circuit, and more particularly to a circuit technique suitable for increasing the speed, reducing power consumption, and preventing malfunction of a logic circuit that repeats a precharge state and a determination state.
【0002】[0002]
【従来の技術】従来からプリチャージ状態と判定状態を
繰り返す半導体論理回路が知られている。例えば、CM
OS VLSI設計の原理(富沢孝・松山泰男 監訳、
丸善)の138頁〜141頁に記載されているダイナミ
ックCMOS論理はその代表的な回路である。図3にこ
のダイナミックCMOS論理PCの出力に複数の論理ゲ
ート(本例ではインバータ)IV1,IV2,IVAを
縦続接続した例を示す。2. Description of the Related Art Conventionally, a semiconductor logic circuit which repeats a precharge state and a judgment state has been known. For example, CM
OS VLSI design principles (translated by Takashi Tomizawa and Yasuo Matsuyama,
The dynamic CMOS logic described on pages 138 to 141 of Maruzen) is a typical circuit. FIG. 3 shows an example in which a plurality of logic gates (inverters in this example) IV1, IV2, and IVA are cascaded to the output of the dynamic CMOS logic PC.
【0003】本回路で、入力信号A1及びA2により論
理ブロックLBLがオンしている場合の動作波形を図4
のφ,PO,RO(1)として示す。時刻t0〜t2の
間はクロック信号φがLレベルでありPCはプリチャー
ジ状態にある。この時POはHレベル、RO(1)はL
レベルとなっている。次に、時刻t2にφがHレベルに
切り換わるとPCは判定状態となり、これに対応してP
Oは時刻t3にLレベル、RO(1)は時刻t6にHレ
ベルに切り換わる。次に、時刻t8にφがLレベルに切
り換わるとPCは再びプリチャージ状態となり、これに
対応してPOは時刻t9にHレベル、RO(1)は時刻
t12にLレベルに切り換わる。この図において出力R
Oの切り換わりを高速化するためには、ゲートIV1,
IV2,IVAを構成する論理ブロック、すなわち本例
ではPチャネル電界効果トランジスタPMOSとNチャ
ネル電界効果トランジスタNMOSのオン抵抗を小さく
すればよい。これらPMOSまたはNMOSのオン抵抗
を小さくするには、PMOSまたはNMOSのゲート幅
を大きくすればよい。しかし、ゲート幅を大きくする
と、PMOSまたはNMOSのゲート、ソース、ドレイ
ンの寄生容量が増加する。従って、ゲート幅を大きくし
過ぎると、出力ROの切り換わりが却って遅くなってし
まう。In this circuit, the operation waveforms when the logic block LBL is turned on by the input signals A1 and A2 are shown in FIG.
, PO, RO (1). During time t0 to t2, clock signal φ is at L level, and PC is in a precharged state. At this time, PO is at H level and RO (1) is at L level.
Level. Next, when φ switches to the H level at time t2, the PC enters the determination state,
O is switched to L level at time t3, and RO (1) is switched to H level at time t6. Next, when φ is switched to the L level at time t8, the PC is again in the precharge state, and accordingly, PO is switched to the H level at time t9 and RO (1) is switched to the L level at time t12. In this figure, the output R
To speed up the switching of O, the gates IV1,
The on-resistances of the logic blocks constituting the transistors IV2 and IVA, that is, the P-channel field-effect transistor PMOS and the N-channel field-effect transistor NMOS in this example may be reduced. In order to reduce the on-resistance of the PMOS or NMOS, the gate width of the PMOS or NMOS may be increased. However, increasing the gate width increases the parasitic capacitance of the gate, source, and drain of the PMOS or NMOS. Therefore, if the gate width is too large, the switching of the output RO will be rather delayed.
【0004】[0004]
【発明が解決しようとする課題】そこで本発明者らは、
図3の回路を高速化するには、判定状態への切り換わり
のみを高速化すればよいと考え、縦続に接続された論理
ゲート(本例ではインバータ)内のプリチャージ状態時
にオンする論理ブロック(IV1内のNMOS,IV2
内のPMOS)のオン抵抗より判定状態時にオンする論
理ブロック(IV1内のPMOS,IV2内のNMO
S)のオン抵抗を小さくするようにした。SUMMARY OF THE INVENTION Accordingly, the present inventors
Considering that it is only necessary to speed up the switching to the determination state in order to speed up the circuit of FIG. 3, a logic block that is turned on in a precharge state in a cascade-connected logic gate (in this example, an inverter) (NMOS in IV1, IV2
Logic blocks (PMOS in IV1; NMO in IV2)
The on-resistance of S) was reduced.
【0005】すなわち、IV1内のPMOSのゲート幅
を大きく、NMOSのゲート幅を小さく、またIV2内
のPMOSのゲート幅を小さく、NMOSのゲート幅を
大きくした。このようにすると、1個の論理ゲート当り
のゲート、ソース、ドレインの寄生容量の総和は上記従
来例のように増加しない。このように、オン抵抗に差を
つけた場合の動作波形を、図4のRO(2)として示
す。同図より、判定状態時にオンする論理ブロックのオ
ン抵抗を小さくしたので、ROの判定状態への切り換わ
りが時刻t6から時刻t5に高速化されていることがわ
かる。ただしここで注意すべき点は、プリチャージ状態
時にオンする論理ブロックのオン抵抗を大きくしたの
で、ROのプリチャージ状態への切り換わりが時刻t1
2から時刻t16に遅くなっていることである。That is, the gate width of the PMOS in IV1 is increased and the gate width of the NMOS is reduced, and the gate width of the PMOS in IV2 is reduced and the gate width of the NMOS is increased. In this case, the sum of the gate, source, and drain parasitic capacitances per logic gate does not increase as in the conventional example. The operation waveform when the on-resistance is different as described above is shown as RO (2) in FIG. From the figure, it can be seen that, since the on-resistance of the logic block that is turned on in the determination state is reduced, the switching to the RO determination state is accelerated from time t6 to time t5. However, a point to be noted here is that the switching of the RO to the precharge state is performed at time t1 because the ON resistance of the logic block that is turned on in the precharge state is increased.
That is, it is late from time 2 to time t16.
【0006】そこで本発明者らは、プリチャージ状態へ
の切り換わりが遅れることによる弊害を詳細に検討し
た。その結果、以下に述べる2つの問題点を明らかにし
た。第1の問題点は、判定状態への切り換わりが高速化
され、プリチャージ状態への切り換わりが遅れることに
より、結果として判定状態の期間が増加することにより
発生する。すなわち、論理回路の中には、例えばフリッ
プフロップで構成されるメモリセルのように、プリチャ
ージ状態での消費電力が小さく、判定状態での消費電力
が大きい回路が多く存在する。従って、上記出力ROで
そのような回路、例えばメモリのワード線を駆動する
と、判定状態の期間が増加する分消費電力が増加してし
まう。Therefore, the present inventors have studied in detail the adverse effects caused by delay in switching to the precharge state. As a result, the following two problems were clarified. The first problem occurs because switching to the determination state is speeded up and switching to the precharge state is delayed, resulting in an increase in the period of the determination state. That is, there are many logic circuits that consume a small amount of power in the precharge state and a large amount of power in the determination state, such as a memory cell including a flip-flop. Therefore, when such a circuit, for example, a word line of a memory is driven by the output RO, the power consumption increases as the period of the determination state increases.
【0007】次に第2の問題点について述べる。第2の
問題は、例えば判定状態への切り換わりをさらに高速化
するために、プリチャージ状態時にオンする論理ブロッ
クのオン抵抗と判定状態時にオンする論理ブロックのオ
ン抵抗との差をさらに大きくした場合に発生する。この
ように、オン抵抗の差を大きくした場合の動作波形を、
図4のRO(3)として示す。同図より、判定状態時に
オンする論理ブロックのオン抵抗をさらに小さくしたの
で、ROの判定状態への切り換わりが時刻t5から時刻
t4にさらに高速化されていることがわかる。しかし、
プリチャージ状態時にオンする論理ブロックのオン抵抗
をさらに大きくしたので、ROのプリチャージ状態への
切り換わりが時刻t16からさらに遅くなり(計算上は
時刻t20)、次の判定状態への切り換わり時刻(計算
上は時刻t16)より遅くなってしまう。すなわち、時
刻t4以降は全て判定状態となりプリチャージ状態が現
われず、回路が誤動作してしまう。このような誤動作を
起こさないようにするには、クロック信号φの周期を大
きく、すなわち動作周波数を小さくしてもよいが、これ
は高速化と相反する。Next, the second problem will be described. The second problem is that the difference between the on-resistance of the logic block that turns on in the precharge state and the on-resistance of the logic block that turns on in the determination state is further increased, for example, in order to further speed up switching to the determination state. Occurs when: As described above, the operation waveform when the difference in on-resistance is increased is
This is shown as RO (3) in FIG. From the figure, it can be seen that, since the on-resistance of the logic block that is turned on in the determination state is further reduced, the switching of the RO to the determination state is further accelerated from time t5 to time t4. But,
Since the ON resistance of the logic block that is turned on during the precharge state is further increased, the switching of the RO to the precharge state is further delayed from the time t16 (calculated at the time t20), and the switching time to the next determination state. (Calculated time t16). That is, after time t4, all the circuits are in the determination state, the precharge state does not appear, and the circuit malfunctions. In order to prevent such a malfunction, the period of the clock signal φ may be increased, that is, the operating frequency may be reduced, but this is contrary to the increase in speed.
【0008】本発明の目的は、判定状態への切り換わり
を高速化するために、プリチャージ状態時にオンする論
理ブロックのオン抵抗より判定状態時にオンする論理ブ
ロックのオン抵抗より小さくした半導体論理回路の低消
費電力化及び誤動作防止にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor logic circuit in which the on-resistance of a logic block that is turned on in a precharge state is smaller than the on-resistance of a logic block that is turned on in a judgment state in order to speed up switching to a judgment state. Power consumption and malfunction prevention.
【0009】[0009]
【課題を解決するための手段】上記目的は、クロック信
号φに応じてプリチャージ状態と判定状態を繰り返す第
1の論理ゲートPCと、該第1の論理ゲートの出力に接
続され、縦続に接続されたn(nは正の整数)段の論理
ゲートから成る論理ゲートブロックGBと、該論理ゲー
トブロックの出力に接続される第2の論理ゲートRCと
で構成される半導体論理回路において、上記論理ゲート
ブロック内の少なくとも1つの論理ゲートをプリチャー
ジ状態時にオンする論理ブロックと判定状態時にオンす
る論理ブロックとで構成し、プリチャージ状態時にオン
する論理ブロックのオン抵抗より判定状態時にオンする
論理ブロックのオン抵抗を小さくし、かつ上記第2の論
理ゲートに判定状態時に強制的にプリチャージ状態にリ
セットする手段を付加することにより達成される。An object of the present invention is to provide a first logic gate PC that repeats a precharge state and a determination state in response to a clock signal φ, and is connected to the output of the first logic gate and connected in cascade. In a semiconductor logic circuit including a logic gate block GB composed of n (n is a positive integer) stages of logic gates and a second logic gate RC connected to an output of the logic gate block, A logic block comprising a logic block that turns on at least one logic gate in a precharge state and a logic block that turns on in a determination state, and is turned on in the determination state based on the ON resistance of the logic block that turns on in the precharge state Means for reducing the on-resistance of the second logic gate and forcibly resetting the second logic gate to the precharge state in the judgment state. It is achieved by pressing.
【0010】上記のように、第2の論理ゲートに判定状
態時に強制的にプリチャージ状態にリセットする手段を
付加すると、判定状態の期間を低減でき、その分消費電
力を低減できる。さらに、出力のプリチャージ状態への
切り換わり時刻が次の判定状態への切り換わり時刻より
遅くなり回路が誤動作するのを防止できる。As described above, if means for forcibly resetting to the precharge state in the judgment state is added to the second logic gate, the period of the judgment state can be reduced, and the power consumption can be reduced accordingly. Furthermore, the switching time of the output to the precharge state is later than the switching time to the next determination state, so that malfunction of the circuit can be prevented.
【0011】[0011]
【発明の実施の形態】図1は本発明の第1の実施例を示
す図である。本例では本発明に従って、クロック信号φ
に応じてプリチャージ状態と判定状態を繰り返す第1の
論理ゲートPCと、第1の論理ゲートの出力に接続さ
れ、縦続に接続された2段の論理ゲート(本例ではイン
バータ)から成る論理ゲートブロックGBと、論理ゲー
トブロックGBの出力に接続される第2の論理ゲートR
Cとで構成される半導体論理回路において、上記第2の
論理ゲートRCに判定状態時に強制的にプリチャージ状
態にリセットする手段を付加している。すなわち、上記
第2の論理ゲートは、遅延回路IVAとNORゲートN
OAとを含んで構成され、上記遅延回路IVAの入力は
上記論理ゲートブロックGBの出力に接続され、上記N
ORゲートNOAのそれぞれの入力は上記論理ゲートブ
ロックGBの出力と上記遅延回路IVAの出力とに接続
されている。FIG. 1 is a diagram showing a first embodiment of the present invention. In this example, the clock signal φ
A first logic gate PC that repeats a precharge state and a determination state according to the above condition, and a logic gate that is connected to the output of the first logic gate and that is a cascade-connected two-stage logic gate (in this example, an inverter) Block GB and a second logic gate R connected to the output of logic gate block GB.
C, a means for forcibly resetting the second logic gate RC to the precharge state in the judgment state is added to the second logic gate RC. That is, the second logic gate includes the delay circuit IVA and the NOR gate N
OA, and the input of the delay circuit IVA is connected to the output of the logic gate block GB.
Each input of the OR gate NOA is connected to the output of the logic gate block GB and the output of the delay circuit IVA.
【0012】本回路で、入力信号A1及びA2により論
理ブロックLBLがオンしている場合の動作波形を図2
のφ,PO,RO(1)として示す。時刻t0〜t2の
間はクロック信号φがLレベルでありPCはプリチャー
ジ状態にある。この時POはHレベル、RO(1)はL
レベルとなっている。次に、時刻t2にφがHレベルに
切り換わるとPCは判定状態となり、これに対応してP
Oは時刻t3にLレベル、RO(1)は時刻t6にHレ
ベルに切り換わる。しかし上記第2の論理ゲートRCに
判定状態時に強制的にプリチャージ状態にリセットする
手段を付加しているので、RO(1)は時刻t7に再び
Lレベルに切り換わりプリチャージ状態となる。次に、
時刻t8にφがLレベルに切り換わるとPCは再びプリ
チャージ状態となり、これに対応してPOは時刻t9に
Hレベルに切り換わる。この時RO(1)は既にLレベ
ルなので切り換わりは起こらない。FIG. 2 shows an operation waveform in the case where the logic block LBL is turned on by the input signals A1 and A2.
, PO, RO (1). During time t0 to t2, clock signal φ is at L level, and PC is in a precharged state. At this time, PO is at H level and RO (1) is at L level.
Level. Next, when φ switches to the H level at time t2, the PC enters the determination state,
O is switched to L level at time t3, and RO (1) is switched to H level at time t6. However, since a means for forcibly resetting to the precharge state in the determination state is added to the second logic gate RC, RO (1) switches to the L level again at time t7 to be in the precharge state. next,
When φ switches to the L level at time t8, the PC is again in the precharge state, and in response, PO switches to the H level at time t9. At this time, switching does not occur because RO (1) is already at the L level.
【0013】この回路において、判定状態への切り換わ
りを高速化するには、縦続に接続された論理ゲート(本
例ではインバータ)内のプリチャージ状態時にオンする
論理ブロックのオン抵抗より判定状態時にオンする論理
ブロックのオン抵抗を小さくすればよい。すなわち、I
V1内のPMOSのゲート幅を大きく、NMOSのゲー
ト幅を小さく、またIV2内のPMOSのゲート幅を小
さく、NMOSのゲート幅を大きくすればよい。このよ
うに、オン抵抗に差をつけた場合の動作波形を、図2の
RO(2)として示す。同図より、判定状態時にオンす
る論理ブロックのオン抵抗を小さくしたので、ROの判
定状態への切り換わりが時刻t6から時刻t5に高速化
されていることがわかる。またこれに伴い、ROのプリ
チャージ状態への切り換わりも時刻t7から時刻t6に
高速化されていることがわかる。このため、判定状態の
期間は増加せず一定になっている。従って、本例の出力
ROでプリチャージ状態での消費電力が小さく、判定状
態での消費電力が大きい回路、例えばメモリのワード線
を駆動しても、消費電力が増加することはない。すなわ
ち、上記第1の問題点を解決できる。In this circuit, in order to speed up the switching to the judgment state, in the judgment state, the ON resistance of the logic block which is turned on in the precharge state in the cascade-connected logic gates (inverters in this example) is used. What is necessary is just to reduce the on resistance of the logic block to be turned on. That is, I
The gate width of the PMOS in V1 may be increased and the gate width of the NMOS may be decreased, and the gate width of the PMOS in IV2 may be decreased and the gate width of the NMOS may be increased. The operation waveform in the case where the ON resistance is different is shown as RO (2) in FIG. From the figure, it can be seen that, since the on-resistance of the logic block that is turned on in the determination state is reduced, the switching to the RO determination state is accelerated from time t6 to time t5. It can also be seen that the switching of the RO to the precharge state is accelerated from time t7 to time t6. For this reason, the period of the determination state is constant without increasing. Therefore, even if the output RO of this example drives a circuit that consumes less power in the precharge state and consumes more power in the determination state, for example, a word line of a memory, the power consumption does not increase. That is, the first problem can be solved.
【0014】次に、本例では上記第2の問題点も解決で
きていることを述べる。本例において判定状態への切り
換わりをさらに高速化するために、プリチャージ状態時
にオンする論理ブロックのオン抵抗と判定状態時にオン
する論理ブロックのオン抵抗との差をさらに大きくした
場合の動作波形を、図2のRO(3)として示す。同図
より、判定状態時にオンする論理ブロックのオン抵抗を
さらに小さくしたので、ROの判定状態への切り換わり
が時刻t5から時刻t4にさらに高速化されていること
がわかる。一方ROのプリチャージ状態への切り換わり
も、先程と同様に、時刻t6から時刻t5に高速化され
ている。従って、前述したように、ROのプリチャージ
状態への切り換わりが、次の判定状態への切り換わりよ
り遅くなってしまい、プリチャージ状態が現われず、こ
のため回路が誤動作してしまうことはない。Next, it will be described that the second problem can be solved in this embodiment. Operation waveforms when the difference between the on-resistance of the logic block that turns on in the precharge state and the on-resistance of the logic block that turns on in the determination state is further increased to further speed up the switching to the determination state in this example. Is shown as RO (3) in FIG. From the figure, it can be seen that, since the on-resistance of the logic block that is turned on in the determination state is further reduced, the switching of the RO to the determination state is further accelerated from time t5 to time t4. On the other hand, the switching of the RO to the precharge state is also accelerated from the time t6 to the time t5 as in the previous case. Therefore, as described above, the switching of the RO to the precharge state is slower than the switching to the next determination state, and the precharge state does not appear, so that the circuit does not malfunction. .
【0015】図5は本発明の第2の実施例を示す図であ
る。本例が図1と異なるのは、クロック信号φに応じて
プリチャージ状態と判定状態を繰り返す第1の論理ゲー
トPCの構成のみである。すなわち図1では論理ブロッ
クLBLをトランジスタP1とN1の間に挿入していた
のに対し、本例ではLBLをN1とVSSとの間に挿入
している。PCをこのように構成しても、図1で述べた
議論が同様に成立する。すなわち、論理ゲートブロック
GB内の少なくとも1つの論理ゲートをプリチャージ状
態時にオンする論理ブロックと判定状態時にオンする論
理ブロックとで構成し、判定状態への切り換わりを高速
化するために、プリチャージ状態時にオンする論理ブロ
ックのオン抵抗より判定状態時にオンする論理ブロック
のオン抵抗を小さくした場合に、本例の出力ROでプリ
チャージ状態での消費電力が小さく、判定状態での消費
電力が大きい回路を駆動しても、消費電力が増加するこ
とはない。また、判定状態への切り換わりをさらに高速
化するために、上記オン抵抗の差をさらに大きくした場
合にも、回路が誤動作してしまうことはない。FIG. 5 is a diagram showing a second embodiment of the present invention. This example differs from FIG. 1 only in the configuration of the first logic gate PC that repeats the precharge state and the determination state according to the clock signal φ. That is, while the logic block LBL is inserted between the transistors P1 and N1 in FIG. 1, the LBL is inserted between N1 and VSS in this example. Even if the PC is configured in this manner, the discussion described with reference to FIG. That is, at least one of the logic gates in the logic gate block GB is constituted by a logic block that is turned on in the precharge state and a logic block that is turned on in the judgment state, and the precharging is performed in order to speed up the switching to the judgment state. When the on-resistance of the logic block that is turned on in the determination state is smaller than the on-resistance of the logic block that is turned on in the state, the power consumption in the precharge state is large and the power consumption in the determination state is large in the output RO of this example. Driving the circuit does not increase power consumption. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0016】図6は本発明の第3の実施例を示す図であ
る。本例は図5の論理ゲートPC内の論理ブロックLB
Lの具体的な構成例を示している。本例ではLNLをn
形論理ブロックで構成し、関数PO=/(A・B+C・
(D+E))を実現する例を示している。FIG. 6 is a view showing a third embodiment of the present invention. This example corresponds to the logic block LB in the logic gate PC of FIG.
3 shows a specific configuration example of L. In this example, LNL is set to n
And a function PO = / (A · B + C ·
(D + E)) is shown.
【0017】図7は本発明の第4の実施例を示す図であ
る。本例は図5の論理ゲートPC内の論理ブロックLB
Lの具体的な構成例を示している。本例ではLNLをC
MOS形論理ブロックで構成し、関数PO=/(A・B
+C・(D+E))を実現する例を示している。FIG. 7 is a diagram showing a fourth embodiment of the present invention. This example corresponds to the logic block LB in the logic gate PC of FIG.
3 shows a specific configuration example of L. In this example, LNL is C
It is composed of MOS type logic blocks, and the function PO = / (A · B
+ C · (D + E)) is shown.
【0018】図8は本発明の第5の実施例を示す図であ
る。本例が図5と異なるのは、縦続に接続された論理ゲ
ートから成る論理ゲートブロックGBの構成のみであ
る。すなわち図5では論理ゲートブロックGBを2段の
インバータで構成していたのに対し、本例ではGBをN
ORゲートNO1とNANDゲートNA2で構成してい
る。GBをこのように構成しても、図1で述べた議論が
同様に成立する。すなわち、判定状態への切り換わりを
高速化するために、論理ゲートブロックGB内の論理ゲ
ートを構成する論理ブロックのオン抵抗に差をつけた場
合に、本例の出力ROでプリチャージ状態での消費電力
が小さく、判定状態での消費電力が大きい回路を駆動し
ても、消費電力が増加することはない。また、判定状態
への切り換わりをさらに高速化するために、上記オン抵
抗の差をさらに大きくした場合にも、回路が誤動作して
しまうことはない。FIG. 8 is a diagram showing a fifth embodiment of the present invention. This example differs from FIG. 5 only in the configuration of a logic gate block GB composed of logic gates connected in cascade. That is, in FIG. 5, the logic gate block GB is constituted by two-stage inverters, whereas in this example, GB is set to N
It is composed of an OR gate NO1 and a NAND gate NA2. Even if the GB is configured in this manner, the discussion described with reference to FIG. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Even if a circuit having low power consumption and high power consumption in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0019】図9は本発明の第6の実施例を示す図であ
る。本例が図5と異なるのは、論理ゲートブロックGB
の構成とこの論理ゲートブロックの出力に接続される第
2の論理ゲートRCの構成である。すなわち、図5では
論理ゲートブロックGBを縦続に接続された2段の論理
ゲート(インバータ)で構成していたのに対し、本例で
はGBを3段の論理ゲート(インバータ)で構成してい
る。このようにすると、GBの出力GOのプリチャージ
状態と判定状態でのレベルが逆になる。従って、これに
対応させて、図5では論理ゲートRCを遅延回路IVA
とNORゲートNOAとで構成していたのに対し、本例
ではRCを遅延回路IVAとNANDゲートNAAとで
構成している。このように、論理ゲートブロックGB内
の縦続接続された論理ゲートの段数が異なる場合でも、
それに対応させて論理ゲートRCの構成を変更すれば、
図1で述べた議論が同様に成立する。すなわち、判定状
態への切り換わりを高速化するために、論理ゲートブロ
ックGB内の論理ゲートを構成する論理ブロックのオン
抵抗に差をつけた場合に、本例の出力ROでプリチャー
ジ状態での消費電力が小さく、判定状態での消費電力が
大きい回路を駆動しても、消費電力が増加することはな
い。また、判定状態への切り換わりをさらに高速化する
ために、上記オン抵抗の差をさらに大きくした場合に
も、回路が誤動作してしまうことはない。FIG. 9 is a diagram showing a sixth embodiment of the present invention. This example differs from FIG. 5 in that the logic gate block GB
And the configuration of the second logic gate RC connected to the output of this logic gate block. That is, in FIG. 5, the logic gate block GB is constituted by two stages of logic gates (inverters) connected in cascade, whereas in this example, GB is constituted by three stages of logic gates (inverters). . By doing so, the levels of the GB output GO in the precharge state and in the determination state are reversed. Accordingly, in response to this, the logic gate RC is connected to the delay circuit IVA in FIG.
In this example, the RC is constituted by a delay circuit IVA and a NAND gate NAA. As described above, even when the number of cascaded logic gates in the logic gate block GB is different,
If the configuration of the logic gate RC is changed correspondingly,
The argument described in FIG. 1 holds similarly. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Even if a circuit having low power consumption and high power consumption in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0020】図10は本発明の第7の実施例を示す図で
ある。本例が図5と異なるのは、クロック信号φに応じ
てプリチャージ状態と判定状態を繰り返す第1の論理ゲ
ートPCの構成と論理ゲートブロックGBの出力に接続
される第2の論理ゲートRCの構成である。すなわち、
図5では論理ブロックLBLをN1とVSSとの間に挿
入していたのに対し、本例では論理ブロックLBLをP
1とVDDとの間に挿入している。このようにすると、
PCの出力POのプリチャージ状態と判定状態でのレベ
ルが逆になる。従って、これに対応させて、図5では論
理ゲートRCを遅延回路IVAとNORゲートNOAと
で構成していたのに対し、本例ではRCを遅延回路IV
AとNANDゲートNAAとで構成している。このよう
に、論理ゲートPCの出力POのプリチャージ状態と判
定状態でのレベル関係が異なる場合でも、それに対応さ
せて論理ゲートRCの構成を変更すれば、図1で述べた
議論が同様に成立する。すなわち、判定状態への切り換
わりを高速化するために、論理ゲートブロックGB内の
論理ゲートを構成する論理ブロックのオン抵抗に差をつ
けた場合に、本例の出力ROでプリチャージ状態での消
費電力が小さく、判定状態での消費電力が大きい回路を
駆動しても、消費電力が増加することはない。また、判
定状態への切り換わりをさらに高速化するために、上記
オン抵抗の差をさらに大きくした場合にも、回路が誤動
作してしまうことはない。FIG. 10 is a diagram showing a seventh embodiment of the present invention. This example differs from FIG. 5 in that the configuration of the first logic gate PC that repeats the precharge state and the determination state in response to the clock signal φ and the second logic gate RC connected to the output of the logic gate block GB Configuration. That is,
In FIG. 5, the logical block LBL is inserted between N1 and VSS.
1 and VDD. This way,
The levels of the output PO of the PC in the precharge state and in the determination state are reversed. Accordingly, in response to this, the logic gate RC is constituted by the delay circuit IVA and the NOR gate NOA in FIG.
A and a NAND gate NAA. As described above, even when the level relationship between the precharge state of the output PO of the logic gate PC and the determination state is different, if the configuration of the logic gate RC is changed correspondingly, the discussion described in FIG. I do. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Even if a circuit having low power consumption and high power consumption in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0021】図11は本発明の第8の実施例を示す図で
ある。本例が図5と異なるのは、論理ゲートブロックG
Bの出力に接続される第2の論理ゲートRCの構成のみ
である。すなわち図5では論理ゲートRCを遅延回路I
VAとNORゲートNOAとで構成していたのに対し、
本例ではRCをNORゲートNOAのみで構成し、入力
の1つに制御信号RSを入力している。RCをこのよう
に構成し、制御信号RSでRCを判定状態時に強制的に
プリチャージ状態にリセットすることにより、本例でも
図1で述べた議論が同様に成立する。すなわち、判定状
態への切り換わりを高速化するために、論理ゲートブロ
ックGB内の論理ゲートを構成する論理ブロックのオン
抵抗に差をつけた場合に、本例の出力ROでプリチャー
ジ状態での消費電力が小さく、判定状態での消費電力が
大きい回路を駆動しても、消費電力が増加することはな
い。また、判定状態への切り換わりをさらに高速化する
ために、上記オン抵抗の差をさらに大きくした場合に
も、回路が誤動作してしまうことはない。FIG. 11 shows an eighth embodiment of the present invention. This example differs from FIG. 5 in that the logic gate block G
This is only the configuration of the second logic gate RC connected to the output of B. That is, in FIG. 5, the logic gate RC is connected to the delay circuit I
VA and NOR gate NOA,
In this example, the RC is composed of only the NOR gate NOA, and the control signal RS is input to one of the inputs. By configuring the RC as described above and forcibly resetting the RC to the precharge state in the determination state by the control signal RS, the discussion described in FIG. 1 is similarly established in this example. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Even if a circuit having low power consumption and high power consumption in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0022】図12は本発明の第9の実施例を示す図で
ある。本例が図5と異なるのは、論理ゲートブロックG
Bの出力に接続される第2の論理ゲートRCの構成のみ
である。すなわち図5では論理ゲートRC内の遅延回路
をインバータIVAで構成していたのに対し、本例では
RC内の遅延回路をNANDゲートNAAで構成し、入
力の1つに制御信号DAを入力している。本例でDAが
Hレベルの場合は、図1で述べた議論が同様に成立す
る。すなわち、判定状態への切り換わりを高速化するた
めに、論理ゲートブロックGB内の論理ゲートを構成す
る論理ブロックのオン抵抗に差をつけた場合に、本例の
出力ROでプリチャージ状態での消費電力が小さく、判
定状態での消費電力が大きい回路を駆動しても、消費電
力が増加することはない。また、判定状態への切り換わ
りをさらに高速化するために、上記オン抵抗の差をさら
に大きくした場合にも、回路が誤動作してしまうことは
ない。また、本例では、DAをLレベルに制御すること
により、RCを自由にプリチャージ状態にリセットでき
る。従って、ROで、例えばメモリのワード線を駆動す
る場合に、そのワード線が不良ワード線ならば、DAを
Lレベルに制御し、このワード線を強制的に選択できな
いようにできる。FIG. 12 is a diagram showing a ninth embodiment of the present invention. This example differs from FIG. 5 in that the logic gate block G
This is only the configuration of the second logic gate RC connected to the output of B. That is, in FIG. 5, the delay circuit in the logic gate RC is constituted by the inverter IVA, whereas in this example, the delay circuit in the RC is constituted by the NAND gate NAA, and the control signal DA is inputted to one of the inputs. ing. In this example, when DA is at the H level, the discussion described in FIG. 1 holds similarly. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Even if a circuit having low power consumption and high power consumption in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction. In this example, by controlling DA to L level, RC can be freely reset to the precharge state. Therefore, for example, when a word line of a memory is driven by the RO, if the word line is a defective word line, DA is controlled to L level so that this word line cannot be forcibly selected.
【0023】図13は本発明の第10の実施例を示す図
である。本例が図5と異なるのは、縦続に接続された論
理ゲートから成る論理ゲートブロックGBの構成とGB
を駆動するPC2を付加した点のみである。すなわち図
5では論理ゲートブロックGBを2段のインバータで構
成していたのに対し、本例ではGBをNANDゲートN
A1とインバータIV2で構成している。また、NAN
DゲートNA1の1つの入力を、PC1と同様にクロッ
ク信号φに応じてプリチャージ状態と判定状態を繰り返
す論理ゲートPC2の出力に接続している。論理回路を
このように構成しても、図1で述べた議論が同様に成立
する。すなわち、判定状態への切り換わりを高速化する
ために、論理ゲートブロックGB内の論理ゲートを構成
する論理ブロックのオン抵抗に差をつけた場合に、本例
の出力ROでプリチャージ状態での消費電力が小さく、
判定状態での消費電力が大きい回路を駆動しても、消費
電力が増加することはない。また、判定状態への切り換
わりをさらに高速化するために、上記オン抵抗の差をさ
らに大きくした場合にも、回路が誤動作してしまうこと
はない。FIG. 13 is a diagram showing a tenth embodiment of the present invention. This example differs from FIG. 5 in that the configuration of a logic gate block GB composed of cascade-connected logic gates and GB
Only in that a PC2 for driving the. That is, in FIG. 5, the logic gate block GB is constituted by two-stage inverters, whereas in this example, GB is replaced by the NAND gate N.
A1 and an inverter IV2. Also, NAN
One input of the D gate NA1 is connected to the output of a logic gate PC2 that repeats a precharge state and a determination state according to a clock signal φ as in the case of PC1. Even if the logic circuit is configured in this manner, the discussion described with reference to FIG. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Low power consumption,
Even if a circuit that consumes a large amount of power in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0024】図14は本発明の第11の実施例を示す図
である。本例が図5と異なるのは、縦続に接続された論
理ゲートから成る論理ゲートブロックGBの構成とGB
を駆動するPC2とGB2を付加した点のみである。す
なわち図5では論理ゲートブロックGBを2段のインバ
ータで構成していたのに対し、本例ではGB1をインバ
ータIV1とNORゲートNO2で構成している。ま
た、NORゲートNO2の1つの入力を、PC1と同様
にクロック信号φに応じてプリチャージ状態と判定状態
を繰り返す論理ゲートPC2の出力に接続された論理ゲ
ートブロックGB2の出力に接続している。論理回路を
このように構成しても、図1で述べた議論が同様に成立
する。すなわち、判定状態への切り換わりを高速化する
ために、論理ゲートブロックGB内の論理ゲートを構成
する論理ブロックのオン抵抗に差をつけた場合に、本例
の出力ROでプリチャージ状態での消費電力が小さく、
判定状態での消費電力が大きい回路を駆動しても、消費
電力が増加することはない。また、判定状態への切り換
わりをさらに高速化するために、上記オン抵抗の差をさ
らに大きくした場合にも、回路が誤動作してしまうこと
はない。FIG. 14 is a diagram showing an eleventh embodiment of the present invention. This example differs from FIG. 5 in that the configuration of a logic gate block GB composed of cascade-connected logic gates and GB
The only difference is that PC2 and GB2 for driving are added. That is, in FIG. 5, the logic gate block GB is constituted by two-stage inverters, whereas in this example, GB1 is constituted by the inverter IV1 and the NOR gate NO2. One input of the NOR gate NO2 is connected to the output of a logic gate block GB2 connected to the output of a logic gate PC2 that repeats a precharge state and a determination state in response to a clock signal φ in the same manner as PC1. Even if the logic circuit is configured in this manner, the discussion described with reference to FIG. That is, in order to speed up the switching to the determination state, when a difference is made in the on-resistance between the logic blocks constituting the logic gates in the logic gate block GB, the output RO of the present example uses the output RO in the precharge state. Low power consumption,
Even if a circuit that consumes a large amount of power in the determination state is driven, the power consumption does not increase. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【0025】図15は本発明の第12の実施例を示す図
である。本例は本発明をメモリのデコーダに適用した例
を示している。本例で、A0〜A3はアドレス入力信
号、W0〜W15はワード線駆動信号、ABはアドレス
バッファ、PDはプリデコーダ、WDはワード線駆動回
路である。本デコーダはアドレス入力信号A0〜A3に
応じてワード線W0〜W15の中の1本のみが選択駆動
されるように論理が組まれている。本例ではAB,P
D,WDが、例えば図5のPC,GB,RCに概略対応
している。従って、本例でも図1で述べた議論が同様に
成立する。すなわち、高速化するためにデコーダ内の論
理ゲートを構成する論理ブロックのオン抵抗に差をつけ
た場合に、消費電力が増加することはない。また、さら
に高速化するために、上記オン抵抗の差をさらに大きく
した場合にも、デコーダが誤動作してしまうことはな
い。FIG. 15 shows a twelfth embodiment of the present invention. This embodiment shows an example in which the present invention is applied to a memory decoder. In this example, A0 to A3 are address input signals, W0 to W15 are word line drive signals, AB is an address buffer, PD is a predecoder, and WD is a word line drive circuit. The logic of this decoder is set so that only one of the word lines W0 to W15 is selectively driven in accordance with the address input signals A0 to A3. In this example, AB, P
D and WD roughly correspond to, for example, PC, GB, and RC in FIG. Therefore, also in this example, the discussion described with reference to FIG. That is, power consumption does not increase when the on-resistance of the logic block constituting the logic gate in the decoder is made different in order to increase the speed. Further, even when the difference between the on-resistances is further increased in order to further increase the speed, the decoder does not malfunction.
【0026】図16は本発明の第13の実施例を示す図
である。本例は図15のデコーダ内の論理ゲートを電界
効果トランジスタで構成した場合の一例を示している。FIG. 16 shows a thirteenth embodiment of the present invention. This example shows an example in which the logic gate in the decoder of FIG. 15 is constituted by a field effect transistor.
【0027】図17は本発明の第14の実施例を示す図
である。本例は本発明をメモリのデコーダに適用した他
の例を示している。本例が図15と異なるのは、図15
ではアドレスバッファAB全てをクロック信号φに応じ
てプリチャージ状態と判定状態を繰り返す論理ゲートで
構成していたのに対し、本例ではアドレスバッファAB
0のみをクロック信号φに応じてプリチャージ状態と判
定状態を繰り返す論理ゲートで構成し、アドレスバッフ
ァAB1は通常の論理ゲートで構成している点である。
デコーダをこのように構成しても、図1で述べた本発明
の効果が同様に得られる。FIG. 17 is a diagram showing a fourteenth embodiment of the present invention. This example shows another example in which the present invention is applied to a decoder of a memory. This example is different from FIG.
In this example, all the address buffers AB are configured by logic gates that repeat a precharge state and a determination state according to the clock signal φ.
Only 0 is constituted by a logic gate which repeats a precharge state and a judgment state according to a clock signal φ, and the address buffer AB1 is constituted by a normal logic gate.
Even when the decoder is configured in this manner, the effects of the present invention described with reference to FIG. 1 can be similarly obtained.
【0028】図18は本発明の第15の実施例を示す図
である。本例は本発明をメモリのデコーダに適用した他
の例を示している。本例が図15と異なる点は、図15
ではアドレスバッファABをクロック信号φに応じてプ
リチャージ状態と判定状態を繰り返す論理ゲートで構成
していたのに対し、本例ではプリデコーダPD1をクロ
ック信号φに応じてプリチャージ状態と判定状態を繰り
返す論理ゲートで構成している点と図15ではワード線
駆動回路内の遅延回路をインバータで構成していたのに
対し、本例では遅延回路をNANDゲートで構成し、N
ANDゲートの入力の1つに制御信号DW0を入力して
いる点である。デコーダをこのように構成しても、図1
で述べた本発明の効果が同様に得られる。また、本例で
は、DW0をLレベルに制御することにより、ワード線
W0を自由にプリチャージ状態にリセットできる。すな
わち、W0が不良ワード線ならば、DW0をLレベルに
制御し、このワード線を強制的に選択できないようにで
きる。FIG. 18 is a diagram showing a fifteenth embodiment of the present invention. This example shows another example in which the present invention is applied to a decoder of a memory. This example is different from FIG.
In the first embodiment, the address buffer AB is configured by a logic gate that repeats a precharge state and a determination state in response to a clock signal φ. In this example, the predecoder PD1 switches between a precharge state and a determination state in response to a clock signal φ. In FIG. 15, the delay circuit in the word line drive circuit is configured by an inverter, whereas in the present embodiment, the delay circuit is configured by a NAND gate.
The point is that the control signal DW0 is input to one of the inputs of the AND gate. Even if the decoder is configured in this way, FIG.
The effects of the present invention described above can be similarly obtained. In this example, by controlling DW0 to L level, the word line W0 can be freely reset to the precharge state. That is, if W0 is a defective word line, DW0 can be controlled to L level so that this word line cannot be forcibly selected.
【0029】[0029]
【発明の効果】以上述べてきたように、本発明を用いる
と、クロック信号φに応じてプリチャージ状態と判定状
態を繰り返す第1の論理ゲートPCと、第1の論理ゲー
トの出力に接続され、縦続に接続されたn段の論理ゲー
トから成る論理ゲートブロックGBと、論理ゲートブロ
ックGBの出力に接続される第2の論理ゲートRCとで
構成される半導体論理回路において、論理ゲートブロッ
クGB内の少なくとも1つの論理ゲートをプリチャージ
状態時にオンする論理ブロックと判定状態時にオンする
論理ブロックとで構成し、判定状態への切り換わりを高
速化するために、プリチャージ状態時にオンする論理ブ
ロックのオン抵抗より判定状態時にオンする論理ブロッ
クのオン抵抗を小さくした場合に、RCの出力ROでプ
リチャージ状態での消費電力が小さく、判定状態での消
費電力が大きい回路を駆動しても、消費電力が増加する
ことはない。また、判定状態への切り換わりをさらに高
速化するために、上記オン抵抗の差をさらに大きくした
場合にも、回路が誤動作してしまうことはない。As described above, according to the present invention, the first logic gate PC which repeats the precharge state and the determination state in response to the clock signal φ, and the output of the first logic gate are connected. In a semiconductor logic circuit composed of a logic gate block GB composed of n stages of logic gates connected in cascade and a second logic gate RC connected to the output of the logic gate block GB, At least one of the logic gates is turned on in a precharge state and a logic block is turned on in a judgment state, and in order to speed up switching to the judgment state, When the on-resistance of the logic block that is turned on in the judgment state is made smaller than the on-resistance, the output RO of RC causes the precharge state in the precharge state. Low power consumption, be driven circuit power consumption is large in the decision state, no power consumption is increased. Further, even when the difference in the on-resistance is further increased in order to further speed up the switching to the determination state, the circuit does not malfunction.
【図1】本発明の第1の実施例を示す図である。FIG. 1 is a diagram showing a first embodiment of the present invention.
【図2】図1の動作波形を示す図である。FIG. 2 is a diagram showing operation waveforms of FIG.
【図3】従来例を示す図である。FIG. 3 is a diagram showing a conventional example.
【図4】図3の動作波形を示す図である。FIG. 4 is a diagram showing operation waveforms of FIG. 3;
【図5】本発明の第2の実施例を示す図である。FIG. 5 is a diagram showing a second embodiment of the present invention.
【図6】本発明の第3の実施例を示す図である。FIG. 6 is a diagram showing a third embodiment of the present invention.
【図7】本発明の第4の実施例を示す図である。FIG. 7 is a diagram showing a fourth embodiment of the present invention.
【図8】本発明の第5の実施例を示す図である。FIG. 8 is a diagram showing a fifth embodiment of the present invention.
【図9】本発明の第6の実施例を示す図である。FIG. 9 is a diagram showing a sixth embodiment of the present invention.
【図10】本発明の第7の実施例を示す図である。FIG. 10 is a diagram showing a seventh embodiment of the present invention.
【図11】本発明の第8の実施例を示す図である。FIG. 11 is a diagram showing an eighth embodiment of the present invention.
【図12】本発明の第9の実施例を示す図である。FIG. 12 is a diagram showing a ninth embodiment of the present invention.
【図13】本発明の第10の実施例を示す図である。FIG. 13 is a diagram showing a tenth embodiment of the present invention.
【図14】本発明の第11の実施例を示す図である。FIG. 14 is a diagram showing an eleventh embodiment of the present invention.
【図15】本発明の第12の実施例を示す図である。FIG. 15 is a diagram showing a twelfth embodiment of the present invention.
【図16】本発明の第13の実施例を示す図である。FIG. 16 is a diagram showing a thirteenth embodiment of the present invention.
【図17】本発明の第14の実施例を示す図である。FIG. 17 is a diagram showing a fourteenth embodiment of the present invention.
【図18】本発明の第15の実施例を示す図である。FIG. 18 is a diagram showing a fifteenth embodiment of the present invention.
φ……クロック信号、 A1,A2……入力信号、 RO……出力信号、 PC……φに応じてプリチャージ状態と判定状態を繰り
返す論理ゲート、 GB……縦続に接続された論理ゲートから成る論理ゲー
トブロック、 RC……論理ゲート。φ: a clock signal, A1, A2: an input signal, RO: an output signal, PC: a logic gate that repeats a precharge state and a judgment state according to φ, and GB: a logic gate connected in cascade. Logic gate block, RC ... Logic gate.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 枢 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 山口 邦彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 日下田 恵一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宇佐美 正己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Raku Yamazaki 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (72) Takeshi Kusunoki 3681 Hayano, Mobara-shi, Chiba Pref. (72) Inventor Kunihiko Yamaguchi 2326 Imai, Ome-shi, Tokyo Inside the Hitachi, Ltd.Device Development Center (72) Inventor Keiichi Hishita 2326 Imai, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd. (72) Inventor Masami Usami 2326 Imai, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd.
Claims (4)
と判定状態を繰り返す第1の論理ゲートPCと、該第1
の論理ゲートの出力に接続され、縦続に接続されたn
(nは正の整数)段の論理ゲートから成る論理ゲートブ
ロックGBと、該論理ゲートブロックの出力に接続され
る第2の論理ゲートRCとで構成される半導体論理回路
において、 上記論理ゲートブロック内の少なくとも1つの論理ゲー
トをプリチャージ状態時にオンする論理ブロックと判定
状態時にオンする論理ブロックとで構成し、プリチャー
ジ状態時にオンする論理ブロックのオン抵抗より判定状
態時にオンする論理ブロックのオン抵抗を小さくし、か
つ上記第2の論理ゲートに判定状態時に強制的にプリチ
ャージ状態にリセットする手段を付加したことを特徴と
する半導体論理回路。A first logic gate that repeats a precharge state and a determination state according to a clock signal φ;
N connected in cascade with the output of the logic gate of
(N is a positive integer) In a semiconductor logic circuit composed of a logic gate block GB composed of logic gates and a second logic gate RC connected to an output of the logic gate block, A logic block that turns on at least one of the logic gates in the precharge state and a logic block that turns on in the determination state, and the on resistance of the logic block that turns on in the determination state based on the on resistance of the logic block that turns on in the precharge state And a means for forcibly resetting the second logic gate to a precharged state in a judgment state is added to the second logic gate.
R(またはNAND)ゲートとを含んで構成され、上記
遅延回路の入力は上記論理ゲートブロックの出力に接続
され、上記NOR(またはNAND)ゲートのそれぞれ
の入力は上記論理ゲートブロックの出力と上記遅延回路
の出力とに接続されていることを特徴とする請求項1記
載の半導体論理回路。2. The second logic gate includes a delay circuit and a NO
An input of the delay circuit is connected to an output of the logic gate block, and an input of each of the NOR (or NAND) gates is connected to an output of the logic gate block and the delay. 2. The semiconductor logic circuit according to claim 1, wherein the semiconductor logic circuit is connected to an output of the circuit.
NAND)ゲートを含んで構成され、上記NOR(また
はNAND)ゲートのそれぞれの入力は上記論理ゲート
ブロックの出力と第1の制御信号とに接続され、該第1
の制御信号で第2の論理ゲートを判定状態時に強制的に
プリチャージ状態にリセットすることを特徴とする請求
項1記載の半導体論理回路。3. The second logic gate includes a NOR (or NAND) gate, and each input of the NOR (or NAND) gate is an output of the logic gate block and a first control signal. Connected to the first
2. The semiconductor logic circuit according to claim 1, wherein the second logic gate is forcibly reset to a precharged state in the determination state by the control signal.
ゲートを含んで構成され、該NAND(またはNOR)
ゲートのそれぞれの入力は上記論理ゲートブロックの出
力と第2の制御信号とに接続され、該第2の制御信号で
第2の論理ゲートを強制的にプリチャージ状態にリセッ
トすることを特徴とする請求項2記載の半導体論理回
路。4. The delay circuit according to claim 1, wherein the delay circuit is a NAND (or NOR).
The NAND (or NOR)
Each input of the gate is connected to the output of the logic gate block and a second control signal, and the second control signal forcibly resets the second logic gate to a precharge state. The semiconductor logic circuit according to claim 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22479096A JP3525639B2 (en) | 1996-08-27 | 1996-08-27 | Semiconductor logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22479096A JP3525639B2 (en) | 1996-08-27 | 1996-08-27 | Semiconductor logic circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1070453A true JPH1070453A (en) | 1998-03-10 |
JP3525639B2 JP3525639B2 (en) | 2004-05-10 |
Family
ID=16819247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22479096A Expired - Lifetime JP3525639B2 (en) | 1996-08-27 | 1996-08-27 | Semiconductor logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3525639B2 (en) |
-
1996
- 1996-08-27 JP JP22479096A patent/JP3525639B2/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JP3525639B2 (en) | 2004-05-10 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040209 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
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