JPH1055689A - Erasing method for flash memory - Google Patents
Erasing method for flash memoryInfo
- Publication number
- JPH1055689A JPH1055689A JP21363996A JP21363996A JPH1055689A JP H1055689 A JPH1055689 A JP H1055689A JP 21363996 A JP21363996 A JP 21363996A JP 21363996 A JP21363996 A JP 21363996A JP H1055689 A JPH1055689 A JP H1055689A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- erasing
- flash memory
- writing
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、電気的に一括消
去の可能な読み出し専用メモリであるフラッシュメモリ
の消去方法に関し、特にスタック型のフラッシュメモリ
に採用して好適な消去方法の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an erasing method for a flash memory which is a read-only memory which can be electrically erased in a batch, and more particularly to an improvement in an erasing method suitable for use in a stack type flash memory.
【0002】[0002]
【従来の技術】こうしたフラッシュメモリとしては現
在、選択ゲートを用いないスタック型のフラッシュメモ
リが主流となっている。図6に、該スタック型フラッシ
ュメモリについて、そのセル(トランジスタ)構造の概
要を示す。2. Description of the Related Art At present, a stack type flash memory which does not use a select gate is mainly used as such a flash memory. FIG. 6 shows an outline of a cell (transistor) structure of the stack type flash memory.
【0003】すなわちこの図6において、図6(a)は
ゲートの長さ方向から見たスタック型フラッシュメモリ
の断面構造を示し、図6(b)はゲートの幅方向から見
た同スタック型フラッシュメモリの断面構造を示してい
る。That is, in FIG. 6, FIG. 6A shows a cross-sectional structure of a stack type flash memory viewed from the gate length direction, and FIG. 6B shows the same stack type flash memory viewed from the gate width direction. 2 shows a cross-sectional structure of a memory.
【0004】この図6に示されるように、同スタック型
フラッシュメモリにあっては基本的に、それぞれ浮遊ゲ
ート及び制御ゲートと称される2つのゲート電極が各々
絶縁膜を介してほぼ重なり合う態様で半導体基板上に堆
積形成される。以下に、その具体構造について説明す
る。[0006] As shown in FIG. 6, in the stack type flash memory, basically, two gate electrodes called a floating gate and a control gate substantially overlap each other via an insulating film. It is deposited and formed on a semiconductor substrate. The specific structure will be described below.
【0005】半導体基板としてのP型単結晶シリコン基
板1には、N+ 型の不純物拡散領域からなるソース領域
(ソース電極)2、及び同じくN+ 型の不純物拡散領域
からなるドレイン領域(ドレイン電極)3がそれぞれセ
ル毎に形成されている。なお、同図6においては図示さ
れないが、各セルのソース領域2は電気的に共通接続さ
れている。A P-type single crystal silicon substrate 1 as a semiconductor substrate has a source region (source electrode) 2 composed of an N + type impurity diffusion region and a drain region (drain electrode) also composed of an N + type impurity diffusion region. 3) are formed for each cell. Although not shown in FIG. 6, the source region 2 of each cell is electrically connected in common.
【0006】また、上記シリコン基板1上には、絶縁膜
としての薄いシリコン酸化膜(トンネル酸化膜)4を介
して多結晶シリコンからなる浮遊ゲート(浮遊ゲート電
極)5が堆積形成されている。この浮遊ゲート5は、図
6(a)に示されるように、同ゲートの長さ方向から見
て上記ソース領域2及びドレイン領域3の双方の領域に
その一部がかかる態様で長方形状に延設される。なお、
上記シリコン酸化膜(トンネル酸化膜)4は、図6
(b)に示されるようにLOCOS酸化膜につながって
いる。A floating gate (floating gate electrode) 5 made of polycrystalline silicon is formed on the silicon substrate 1 via a thin silicon oxide film (tunnel oxide film) 4 as an insulating film. As shown in FIG. 6A, the floating gate 5 extends in a rectangular shape in such a manner that a part of the floating gate 5 extends to both the source region 2 and the drain region 3 when viewed from the length direction of the gate. Is established. In addition,
The silicon oxide film (tunnel oxide film) 4 shown in FIG.
As shown in (b), it is connected to the LOCOS oxide film.
【0007】一方、上記浮遊ゲート5の上には更に、絶
縁膜としてのシリコン酸化膜(ゲート間絶縁膜)6を介
して、同じく多結晶シリコンからなる帯状の制御ゲート
(制御ゲート電極)7が堆積形成されている。この制御
ゲート7が同ゲートの長さ方向から見て上記浮遊ゲート
5にほぼ重なり合う態様で形成されることは上述した通
りである。On the other hand, a band-like control gate (control gate electrode) 7 also made of polycrystalline silicon is provided on the floating gate 5 via a silicon oxide film (inter-gate insulating film) 6 as an insulating film. Deposits are formed. As described above, the control gate 7 is formed so as to substantially overlap the floating gate 5 as viewed from the length direction of the gate.
【0008】そして、この制御ゲート7の周囲も含め、
シリコン基板1上には、絶縁膜としてのシリコン酸化膜
8が堆積形成され、その一部に開口されるコンタクトホ
ール(図示せず)を通じて上記ドレイン領域3がアルミ
ニウム等からなる配線に電気的に接続されるようにな
る。Then, including the periphery of the control gate 7,
A silicon oxide film 8 as an insulating film is deposited and formed on a silicon substrate 1, and the drain region 3 is electrically connected to a wiring made of aluminum or the like through a contact hole (not shown) opened in a part thereof. Will be done.
【0009】次に、このようなセル構造を有する同スタ
ック型フラッシュメモリの書き込み動作及び消去動作に
ついてその動作原理をそれぞれ図7及び図8を参照して
説明する。Next, the principle of the write operation and the erase operation of the stack type flash memory having such a cell structure will be described with reference to FIGS. 7 and 8, respectively.
【0010】同スタック型フラッシュメモリにおいて、
その書き込み動作は図7に示されるように、上記ソース
電極2を接地した状態でドレイン電極3と制御ゲート7
とにそれぞれ電圧VD 及び電圧Vppを同時に印加して、
上記浮遊ゲート5に電子を注入することにより行う。In the stack type flash memory,
As shown in FIG. 7, the write operation is performed while the source electrode 2 is grounded and the drain electrode 3 and the control gate 7 are connected.
And the voltage VD and the voltage Vpp are applied simultaneously, respectively.
This is performed by injecting electrons into the floating gate 5.
【0011】すなわちこのとき、これらドレイン電圧V
D 及び書き込み電圧(ゲート電圧)Vppが印加されるこ
とで、ドレイン領域3の近傍で発生したホットエレクト
ロンが浮遊ゲート5に注入され、書き込みが行われるよ
うになる。That is, at this time, the drain voltage V
By applying D and a write voltage (gate voltage) Vpp, hot electrons generated in the vicinity of the drain region 3 are injected into the floating gate 5, and writing is performed.
【0012】なおこの際、上記電圧は一定時間幅のパル
ス信号として印加され、セルの閾値電圧Vtが所定の電
圧に達したところで当該書き込み動作が終了される。ま
た、メモリセルが多数配列された状態にあっては、各ビ
ット(各セル)別にこうした書き込み動作が行われる。At this time, the above voltage is applied as a pulse signal having a fixed time width, and the write operation is terminated when the threshold voltage Vt of the cell reaches a predetermined voltage. When a large number of memory cells are arranged, such a write operation is performed for each bit (each cell).
【0013】一方、同スタック型フラッシュメモリにお
いて、その消去動作は図8に示されるように、上記ドレ
イン電極3を電気的に開放し、且つ上記制御ゲート電極
7を接地した状態でソース電極2に所定の高電圧を印加
したときにソース領域2及び浮遊ゲート5間に生じるF
N(ファウラーノードハイム)電流を利用して行われ
る。On the other hand, in the stack type flash memory, as shown in FIG. 8, the erase operation is performed on the source electrode 2 with the drain electrode 3 electrically open and the control gate electrode 7 grounded. F generated between the source region 2 and the floating gate 5 when a predetermined high voltage is applied
This is performed using N (Fowler-Nordheim) current.
【0014】すなわちこのとき、該FN電流が流れるこ
とによって上記浮遊ゲート5に蓄積されている電子が放
出され、消去が行われるようになる。なおこの際、セル
の閾値電圧Vtは減少する。またフラッシュメモリにあ
って、こうした消去動作は全ビット一括して、或いはブ
ロック単位にて行われることとなる。That is, at this time, the electrons accumulated in the floating gate 5 are released by the flow of the FN current, and the erasing is performed. At this time, the threshold voltage Vt of the cell decreases. In a flash memory, such an erasing operation is performed collectively for all bits or in units of blocks.
【0015】図9に、こうしたスタック型フラッシュメ
モリにおいて従来一般に採用されている消去方法を示
す。すなわち同消去方法にあっては、以下の処理を行う
ことによって上記全ビット一括しての、或いはブロック
単位での消去を実行する。 (1)消去前にまず、ステップS200の処理として示
されるように、上記閾値電圧Vtのばらつきを小さくす
るために全ビット書き込みを行う。すなわち、全セルの
閾値電圧Vtを高い状態で揃えておく。 (2)その後、ステップS201及びステップS202
の処理として示されるように、上記FN電流を利用した
消去、及び消去ベリファイ(検証)を繰り返し、上記浮
遊ゲート5に蓄積されている電子を徐々に引き抜く。 (3)その結果、当該メモリセルアレイ中で最も消去の
遅いセルの閾値電圧Vtが設定値に達した時点で同消去
を終了する。FIG. 9 shows an erasing method generally used in such a stack type flash memory. That is, in the same erasing method, erasing is performed for all bits at once or in units of blocks by performing the following processing. (1) Before erasing, first, as shown in the process of step S200, all-bit writing is performed to reduce the variation in the threshold voltage Vt. That is, the threshold voltages Vt of all the cells are aligned in a high state. (2) Thereafter, step S201 and step S202
As shown in the above processing, the erasing using the FN current and the erase verify (verification) are repeated, and the electrons accumulated in the floating gate 5 are gradually extracted. (3) As a result, when the threshold voltage Vt of the slowest erased cell in the memory cell array reaches the set value, the erase is completed.
【0016】[0016]
【発明が解決しようとする課題】フラッシュメモリにあ
ってはこのように、上記消去動作を全ビット一括して、
或いはブロック単位にて行う。そして、ビットまたはバ
イト単位の消去を放棄したことで、1トランジスタ/セ
ルによる紫外線消去型EPROMと同程度のセルサイズ
を実現し、そのビット単価を大幅に下げることに成功し
ている。As described above, in the case of a flash memory, the above erasing operation is performed for all bits at once.
Alternatively, it is performed in block units. By abandoning erasing in units of bits or bytes, a cell size similar to that of an ultraviolet-erasable EPROM with one transistor / cell has been realized, and the unit cost per bit has been significantly reduced.
【0017】ところが、セル構造の単純な上記スタック
型のフラッシュメモリにおいては、上記一括消去を行っ
たときの各セルの閾値電圧Vtのばらつきが大きく、近
年の重要な課題となっている。However, in the stack type flash memory having a simple cell structure, the threshold voltage Vt of each cell at the time of performing the above-mentioned batch erasure greatly varies, which is an important subject in recent years.
【0018】特に、ノーマリ・オンになってしまった過
剰消去状態のセルは致命的な欠陥となり、ビット線上の
あるセルを読み出すときにそのビット線上にこのような
過剰消去のセルがあると、書き込み状態、すなわちオフ
状態にあるセルをオン状態と誤って判断してしまうよう
になる。これは、過剰消去セルを通って電流が流れてし
まうためである。In particular, a cell in an over-erased state which is normally on becomes a fatal defect, and when a cell on a bit line is read, if such an over-erased cell is present on the bit line, a write operation is performed. A cell in a state, ie, an off state, is erroneously determined to be an on state. This is because current flows through the over-erased cells.
【0019】ところで、こうしたスタック型フラッシュ
メモリにあって、消去後の閾値電圧Vtのばらつきの原
因は、FN電流の流れやすさのばらつきであることが判
っている。In such a stack type flash memory, it has been found that the cause of the variation in the threshold voltage Vt after erasing is a variation in the ease with which the FN current flows.
【0020】そこで、その対策として従来、 ・該閾値電圧Vtのばらつきの直接の原因となる酸化膜
リッジ(トンネル酸化膜と浮遊ゲートとの界面に形成さ
れるリン偏折)の形成を抑制するために熱処理の温度を
下げる。 ・上記ゲートを形成する多結晶シリコン中のリン濃度を
低減する。 等々、プロセス条件の最適化も提案されてはいるが、益
々の微細化が進むいま、このようなプロセス条件の最適
化のみでは閾値電圧Vtのばらつき抑制効果にも自ずと
限界がある。In order to suppress the formation of an oxide film ridge (phosphorus deflection formed at the interface between the tunnel oxide film and the floating gate) which directly causes the variation of the threshold voltage Vt, Lower the temperature of the heat treatment. Reducing the phosphorus concentration in the polycrystalline silicon forming the gate; For example, although optimization of process conditions has been proposed, as the miniaturization progresses further, there is naturally a limit to the effect of suppressing the variation of the threshold voltage Vt only by optimizing such process conditions.
【0021】一方、過剰消去セルがあってもこれを救済
する方法として、 (i)上記FN電流による消去の後、ドレイン電圧VD
を印加してアバランシェホットキャリアを注入する(日
経マイクロデバイス 1992年2月号 85〜91
頁、社団法人 電子情報通信学会 信学技報ICD93
−20 27〜34頁、特開平7−161853号公
報、参照)。 (ii)浮遊ゲートから電子を引き抜くFN消去(上記
FN電流による消去)と同浮遊ゲートに電子を注入する
FN注入(FN書き込み)との2段階の消去を行う(社
団法人 電子情報通信学会 信学技報ICD93−29
35〜41頁、参照)。 等々の方法も従来より提案されている。そしてこれらの
消去方法によれば、その消去完了後、上記閾値電圧Vt
のばらつきも好適に抑制されることが併せて報告されて
いる。On the other hand, even if there is an over-erased cell, the following method is used to remedy it.
To inject avalanche hot carriers (Nikkei Microdevices February 1992, 85-91).
Page, The Institute of Electronics, Information and Communication Engineers IEICE technical report ICD93
-20, pp. 27-34, JP-A-7-161853). (Ii) FN erasing (electron erasure by FN current) for extracting electrons from the floating gate and FN injection (FN writing) for injecting electrons to the floating gate are performed in two stages (IEICE IEICE, IEICE). Technical report ICD93-29
Pages 35-41). Various methods have been conventionally proposed. According to these erasing methods, after the erasing is completed, the threshold voltage Vt
It has also been reported that the variation of is also suitably suppressed.
【0022】しかし、上記(i)の方法の場合には、浮
遊ゲートへのホットホール(正孔)注入が避けきれない
ために上記トンネル酸化膜へのダメージが無視できない
ものとなる。このようなトンネル酸化膜へのダメージ
は、フラッシュメモリとしての書き換えに対する信頼性
を大きく損なう要因となる。However, in the case of the above method (i), since the injection of hot holes (holes) into the floating gate cannot be avoided, damage to the tunnel oxide film cannot be ignored. Such damage to the tunnel oxide film greatly impairs the reliability of rewriting as a flash memory.
【0023】また、上記(ii)の方法にあっては、ト
ンネル酸化膜へのダメージこそ少ないものの、消去時間
を短縮しようとした場合のセル構造に対する精度的な要
求が極めて厳しいものとなる。すなわち、消去動作の高
速化に伴うセル構造設計上の余裕度が低下する。In the method (ii) described above, although the damage to the tunnel oxide film is small, the precision requirement for the cell structure when shortening the erasing time is extremely severe. That is, the margin in the cell structure design decreases with the speeding up of the erase operation.
【0024】この発明は、こうした実情に鑑みてなされ
たものであり、トンネル酸化膜へのダメージが少なくて
且つ、セル構造設計上の余裕度も低下させることなく消
去後の閾値電圧ばらつきを好適に低減することのできる
フラッシュメモリの消去方法を提供することを目的とす
る。The present invention has been made in view of such circumstances, and it is desirable to reduce the threshold voltage variation after erasing without reducing the damage to the tunnel oxide film and reducing the margin in designing the cell structure. It is an object of the present invention to provide a flash memory erasing method that can be reduced.
【0025】[0025]
【課題を解決するための手段】こうした目的を達成する
ため、この発明では、請求項1に記載のように、 (a)前記ドレイン領域を開放し、且つ前記制御ゲート
を接地した状態で前記ソース領域に所定の高電圧を印加
して前記浮遊ゲートに蓄積されている電子を抜き取る第
1の工程。 (b)その後、前記ソース領域を接地した状態で前記ド
レイン領域及び前記制御ゲートに通常書き込み時よりも
低い閾値電圧が得られるように設定した所定の電圧を印
加して前記浮遊ゲートに電子を注入する第2の工程。 といった、基本的に2つの工程を経て上記スタック型フ
ラッシュメモリの消去を行う。In order to achieve the above object, according to the present invention, there is provided a semiconductor device, comprising: (a) opening the drain region and grounding the control gate with the control gate grounded; A first step of applying a predetermined high voltage to a region to extract electrons accumulated in the floating gate; (B) After that, while the source region is grounded, a predetermined voltage set so as to obtain a lower threshold voltage than at the time of normal writing is applied to the drain region and the control gate to inject electrons into the floating gate. The second step to be performed. Basically, the stack type flash memory is erased through two steps.
【0026】ここで、上記第1の工程は、従来から行わ
れている前記FN電流による消去である。従来は前述の
ように、このFN電流による消去のみが行われていた。
そして、このFN電流による消去のみでは各セルの閾値
電圧ばらつきが大きく、過剰消去セルが発生するように
なることも前述した。Here, the first step is a conventional erasure by the FN current. Conventionally, as described above, only erasing by the FN current has been performed.
As described above, only the erasing by the FN current causes a large variation in the threshold voltage of each cell, and an excessively erased cell is generated.
【0027】そこで、同請求項1記載の発明では、その
後、上記第2の工程を併せ実行することによって過剰消
去セルの救済を行うようにしている。ドレイン領域及び
制御ゲートに通常書き込み時よりも低い閾値電圧が得ら
れるように設定された電圧を印加して上記浮遊ゲートに
ホットエレクトロン(チャネルホットエレクトロン)を
注入する該第2の工程によれば、 ・前記(i)の方法のようにホットホール注入が行われ
ることはないため、前記トンネル酸化膜へのダメージも
少ない。 ・前記(ii)の方法によるFN注入に比べて書き込み
速度が速いため、全消去時間の短縮も容易である。すな
わち、消去動作の高速化に伴うセル構造設計上の余裕度
が低下することもない。 等々の利点のもとに前記消去後の閾値電圧ばらつきを低
減することができるようになる。Therefore, in the first aspect of the present invention, the over-erased cells are relieved by executing the second step together. According to the second step of injecting hot electrons (channel hot electrons) into the floating gate by applying a voltage set so as to obtain a threshold voltage lower than that during normal writing to the drain region and the control gate, Since the hot hole injection is not performed as in the method (i), damage to the tunnel oxide film is small. -Since the writing speed is faster than the FN injection by the method (ii), the total erasing time can be easily reduced. In other words, the margin in the cell structure design does not decrease with the speeding up of the erase operation. With the advantages described above, it is possible to reduce the threshold voltage variation after the erasure.
【0028】しかも同第2の工程では、FN電流による
全ビット若しくはブロック毎の一括消去とは異なり、上
記ホットエレクトロンの注入といったいわば書き込み動
作を通じて、8ビット或いは16ビット毎のワード単位
でのアクセスが可能となる。このため、過剰消去セルの
救済に際しても、ビット間の特性ばらつきによる影響を
最小限に抑えることができるなど、閾値電圧の制御性に
優れたものとなる。Further, in the second step, unlike the collective erasing of all bits or blocks by the FN current, access in word units of 8 bits or 16 bits can be performed through the writing operation such as the injection of hot electrons. It becomes possible. Therefore, even when the over-erased cells are relieved, the influence of the characteristic variation between bits can be minimized, and the controllability of the threshold voltage is excellent.
【0029】また、請求項2記載の発明によるように、 (b1)前記第2の工程において前記ドレイン領域に印
加する電圧を通常書き込み時のドレイン電圧とし、同第
2の工程において前記制御ゲートに印加する電圧を通常
書き込み時の書き込み用電圧よりも低い電圧とする。と
いった方法によれば、上記制御ゲートに印加する電圧の
みを調整することによって、上記通常書き込み時よりも
低い閾値電圧を得るための電圧関係を設定することがで
きるようになる。According to the second aspect of the present invention, (b1) the voltage applied to the drain region in the second step is a drain voltage at the time of normal writing, and the control gate is supplied to the control gate in the second step. The applied voltage is set to a voltage lower than the writing voltage in normal writing. According to this method, by adjusting only the voltage applied to the control gate, it is possible to set a voltage relationship for obtaining a threshold voltage lower than that in the normal writing.
【0030】また更に、請求項3記載の発明によるよう
に、 (b11)前記第2の工程において前記制御ゲートに印
加する電圧は、当該メモリ素子の書き込み特性、及び書
き込み時間、及び前記通常書き込み時よりも低い閾値電
圧として狙い定める消去後の閾値電圧に基づき決定され
る。といった方法によれば、メモリセルの消去後の閾値
電圧ばらつきを抑制する上でそれぞれ最適となる電圧印
加条件、すなわちホットエレクトロン注入条件が、各メ
モリ素子毎に決定されることとなり、より精度の高い閾
値電圧制御が実現されるようになる。Still further, according to the invention described in claim 3, (b11) the voltage applied to the control gate in the second step includes a write characteristic and a write time of the memory element, and a voltage during the normal write. It is determined based on the threshold voltage after erasure aimed at as a lower threshold voltage. According to such a method, the optimal voltage application condition for suppressing the threshold voltage variation after erasing the memory cell, that is, the hot electron injection condition, is determined for each memory element, and higher accuracy is achieved. Threshold voltage control is realized.
【0031】一方、請求項4記載の発明によるように、 (c)前記第1の工程に先立ち、前記ソース領域を接地
した状態で前記ドレイン領域及び前記制御ゲートにそれ
ぞれ所定の書き込み用電圧を印加して全メモリセルの閾
値電圧を高い状態に揃える工程を更に具える。といった
方法を採用することもできる。上記請求項1〜3記載の
消去方法により過剰消去セルは好適に救済されるように
なるものの、こうした工程を併せ具える同消去方法によ
れば、その救済すべき過剰消去セルの発生も最小限に抑
制されるであろうことが期待される。On the other hand, according to the invention of claim 4, (c) applying a predetermined write voltage to each of the drain region and the control gate with the source region grounded before the first step. And adjusting the threshold voltages of all the memory cells to a high state. Such a method can also be adopted. Although the over-erased cells can be suitably rescued by the erasing method according to the first to third aspects, according to the erasing method having such steps, the generation of the over-erased cells to be remedied is minimized. Is expected to be suppressed.
【0032】[0032]
【発明の実施の形態】図1及び図2に、この発明にかか
るフラッシュメモリの消去方法についてその一実施形態
を示す。1 and 2 show an embodiment of a flash memory erasing method according to the present invention.
【0033】この実施形態の消去方法も、先の図6にそ
の基本セル構造を例示したスタック型フラッシュメモリ
に対して適用されるものである。以下、これら図1及び
図2を併せ参照して、同実施形態にかかるスタック型フ
ラッシュメモリの消去方法を詳細に説明する。The erasing method of this embodiment is also applied to a stacked flash memory whose basic cell structure is illustrated in FIG. Hereinafter, a method of erasing the stacked flash memory according to the embodiment will be described in detail with reference to FIGS.
【0034】さて、同実施形態の消去方法にあっても、
消去動作に先立ってまず、ステップS100の処理とし
て全ビット書き込みを行う。この全ビット書き込みが全
メモリセルの閾値電圧Vtを高い状態で揃えておくため
に実行されるものであることは前述した通りである。Now, even in the erasing method of the embodiment,
Prior to the erasing operation, first, all bits are written as the process of step S100. As described above, this all-bit writing is performed to keep the threshold voltages Vt of all the memory cells high.
【0035】こうして全ビット書き込みを終えると次
に、ステップS101及びステップS102の処理とし
て、消去、及び消去ベリファイ(検証)を繰り返し、前
記浮遊ゲート5に蓄積されている電子を徐々に引き抜
く。When the writing of all bits is completed in this way, next, as the processing of steps S101 and S102, erasing and erasing verification (verification) are repeated, and electrons accumulated in the floating gate 5 are gradually extracted.
【0036】因みに、この消去動作も、図2(a)に示
されるように、前記ドレイン電極3を電気的に開放し、
且つ前記制御ゲート電極7を接地した状態でソース電極
2に所定の高電圧を印加したときにソース領域2及び浮
遊ゲート5間に生じるFN(ファウラーノードハイム)
電流を利用して行われる。By the way, as shown in FIG. 2A, this erasing operation also electrically opens the drain electrode 3,
FN (Fowler-Nordheim) generated between the source region 2 and the floating gate 5 when a predetermined high voltage is applied to the source electrode 2 with the control gate electrode 7 grounded
This is done using current.
【0037】なお、こうした消去動作が全ビット一括し
て、或いはブロック単位にて行われること、また、該F
N電流による消去のみでは各セルの閾値電圧Vtのばら
つきが大きく、過剰消去セルが発生するようになること
も前述した。It is to be noted that such an erasing operation is performed collectively for all bits or in block units.
As described above, only the erasing by the N current causes a large variation in the threshold voltage Vt of each cell, and an excessively erased cell is generated.
【0038】そこで同実施形態の消去方法にあっては、
当該メモリセルアレイ中で最も消去の遅いセルの閾値電
圧Vtが設定値に達すると次に、ステップS103及び
ステップS104の処理として、低電圧書き込み、及び
低電圧書き込みベリファイを繰り返すことで上記過剰消
去セルの救済を行う。Therefore, in the erasing method of the embodiment,
When the threshold voltage Vt of the slowest erased cell in the memory cell array reaches the set value, the low-voltage write and low-voltage write-verify are repeated as the processing in steps S103 and S104, to thereby overwrite the over-erased cells. Perform relief.
【0039】この低電圧書き込みは、図2(b)に示さ
れるように、前記ソース電極2を接地した状態で前記ド
レイン電極3及び前記制御ゲート7に通常書き込み時よ
りも低い閾値電圧Vtが得られるように設定した所定の
電圧を印加し、浮遊ゲート5にホットエレクトロン(チ
ャネルホットエレクトロン)を注入することで行われ
る。In this low-voltage writing, as shown in FIG. 2B, a threshold voltage Vt lower than that in normal writing is obtained in the drain electrode 3 and the control gate 7 with the source electrode 2 grounded. This is performed by applying a predetermined voltage set so as to allow hot electrons (channel hot electrons) to be injected into the floating gate 5.
【0040】このとき、同実施形態にあっては、上記ド
レイン電極3に印加する電圧VD を通常書き込み時のド
レイン電圧とし、上記制御ゲート7に印加する電圧Vpp
を通常書き込み時の書き込み用電圧よりも低い電圧とし
て、上記通常書き込み時よりも低い閾値電圧Vtを得る
ための電圧関係を設定する。この制御ゲート7に印加す
る電圧Vppの設定態様を図3の参照のもとに更に詳述す
る。At this time, in this embodiment, the voltage VD applied to the drain electrode 3 is set as the drain voltage at the time of normal writing, and the voltage Vpp applied to the control gate 7 is set.
Is set lower than the writing voltage at the time of normal writing, and a voltage relationship for obtaining a threshold voltage Vt lower than that at the time of normal writing is set. The manner of setting the voltage Vpp applied to the control gate 7 will be described in further detail with reference to FIG.
【0041】図3は、ある1つのスタック型フラッシュ
メモリ素子について、ドレイン電圧VD を「5.5V
(ボルト)」に固定し、書き込み電圧(制御ゲート7へ
の印加電圧)Vppを「9.0〜12.5V」の範囲で変
化させたときの書き込み特性を示したものである。この
図3のグラフ中、横軸は書き込み時間を示し、右縦軸は
書き込み後の閾値電圧Vtを示し、左横軸は書き込み後
と書き込み前の閾値電圧の差、すなわちこれをΔVtと
すると、 ΔVt=(書き込み後の閾値電圧Vt)−(書き込み前
の閾値電圧Vt(=2.0V)) といった値を示している。この図3によれば、書き込み
後の閾値電圧Vt、及び書き込み後と書き込み前の閾値
電圧差ΔVtは、書き込み電圧Vppの値に応じてほぼリ
ニアに変化することが判る。FIG. 3 shows that the drain voltage VD of one stack type flash memory device is set to 5.5 V.
(Volt), and the write characteristics when the write voltage (voltage applied to the control gate 7) Vpp is changed in the range of "9.0 to 12.5 V". In the graph of FIG. 3, the horizontal axis indicates the writing time, the right vertical axis indicates the threshold voltage Vt after writing, and the left horizontal axis indicates the difference between the threshold voltage after writing and before writing, that is, ΔVt. ΔVt = (threshold voltage Vt after writing) − (threshold voltage Vt before writing (= 2.0 V)). According to FIG. 3, it can be seen that the threshold voltage Vt after writing and the threshold voltage difference ΔVt after writing and before writing change almost linearly according to the value of the writing voltage Vpp.
【0042】さて同実施形態の消去方法にあって、上記
低電圧書き込み時に制御ゲート7に印加する電圧Vpp
は、こうしたメモリ素子の書き込み特性、及び書き込み
時間、及び上記通常書き込み時よりも低い閾値電圧とし
て狙い定める消去後の閾値電圧Vtの値に基づき決定さ
れる。In the erasing method of the embodiment, the voltage Vpp applied to the control gate 7 at the time of the low-voltage writing is used.
Is determined based on the write characteristics of such a memory element, the write time, and the value of the threshold voltage Vt after erasure aimed at as a threshold voltage lower than that in the normal write.
【0043】そして、通常書き込み時に狙い定める書き
込み後の閾値電圧Vtが6〜8Vであるとすると、この
通常書き込み時よりも低い閾値電圧として狙い定める消
去後の閾値電圧Vtは1〜4V、すなわち通常書き込み
時の閾値電圧Vtの1/8〜2/3程度の値に設定され
る。Assuming that the threshold voltage Vt after writing targeted at the time of normal writing is 6 to 8 V, the threshold voltage Vt after erasing aimed at as a threshold voltage lower than that at the time of normal writing is 1 to 4 V, that is, the normal. It is set to a value of about 8 to / of the threshold voltage Vt at the time of writing.
【0044】したがって、図3に例示される書き込み特
性を有する素子にあっていま、通常書き込み時における
書き込み後の閾値電圧Vtが例えば「7V」に選ばれ、
また書き込み時間が「20μsec」に選ばれるものと
すると、その書き込み電圧Vppとしては同図3中に
「A」として付記する電圧、すなわち「Vpp=12.0
V」といった値が選ばれる。Therefore, in the element having the write characteristic illustrated in FIG. 3, the threshold voltage Vt after writing in the normal writing is selected to be, for example, "7 V".
Assuming that the write time is selected to be “20 μsec”, the write voltage Vpp is the voltage added as “A” in FIG. 3, that is, “Vpp = 12.0
V ".
【0045】これに対し、上記低電圧書き込み時におけ
る書き込み後の閾値電圧、すなわち消去完了後の閾値電
圧Vtとして例えば「3V」といった値に狙いが定めら
れ、また書き込み時間が「2μsec」に選ばれるもの
とすると、その低電圧書き込み電圧Vppとしては同図3
中に「B」として付記する電圧、すなわち「Vpp=9.
0V」といった値が選ばれることとなる。On the other hand, the threshold voltage after writing at the time of the low-voltage writing, that is, the threshold voltage Vt after erasing is aimed at a value of, for example, 3 V, and the writing time is selected to be 2 μsec. As shown in FIG.
The voltage added as “B” therein, that is, “Vpp = 9.
0V "will be selected.
【0046】そして実際に、上記FN電流による消去の
後、こうした条件にて低電圧書き込みを行ったところ、
従来は、すなわち上記FN電流による消去のみを行った
場合は図4に示されるように、約2.0V程度あった閾
値電圧Vtのばらつきが、同低電圧書き込みの実行後は
図5に示されるように、約0.6Vに抑制されるように
なった。When the low voltage writing was actually performed under these conditions after the erasing by the FN current,
Conventionally, as shown in FIG. 4, when only the erasing by the FN current is performed, as shown in FIG. 4, the variation of the threshold voltage Vt which was about 2.0 V is shown in FIG. 5 after the execution of the low voltage writing. As described above, the voltage was suppressed to about 0.6V.
【0047】しかも、この低電圧書き込みにかかる動作
は、FN電流による全ビット或いはブロック毎の一括消
去とは異なり、8ビット或いは16ビット毎のワード単
位にて行われるため、ビット間の特性ばらつきによる影
響を最小限に抑えることができるなど、閾値電圧Vtの
制御性にも優れている。すなわち、該低電圧書き込みを
通じて前記過剰消去セルの救済を行う同実施形態の消去
方法は、フラッシュメモリとしてのメモリ容量が大きく
なるほど有利に適用される消去方法であるともいえる。Further, since the operation related to the low-voltage writing is performed in units of words of 8 bits or 16 bits, unlike the batch erasing of all bits or blocks by the FN current, it is caused by the characteristic variation between bits. The controllability of the threshold voltage Vt is excellent, for example, the influence can be minimized. In other words, it can be said that the erasing method of the embodiment in which the over-erased cells are relieved through the low-voltage writing is an erasing method that is more advantageously applied as the memory capacity of the flash memory becomes larger.
【0048】なお、図1に例示した消去アルゴリズムに
おいて、前記FN電流による消去によって十分な消去が
保証される場合には、ステップS102にかかる消去ベ
リファイを割愛したアルゴリズムとすることもできる。In the erasing algorithm illustrated in FIG. 1, if sufficient erasure is ensured by the erasing by the FN current, the erasing verification in step S102 may be omitted.
【0049】また同様に、上記低電圧書き込みによって
過剰消去セルの救済が十分に保証される場合には、ステ
ップS104にかかる低電圧書き込みベリファイを割愛
したアルゴリズムとすることもできる。Similarly, if the above-described low-voltage writing sufficiently guarantees the repair of the over-erased cells, an algorithm may be used in which the low-voltage writing verification in step S104 is omitted.
【0050】以上説明したように、同実施形態にかかる
フラッシュメモリの消去方法によれば、 (イ)低電圧書き込みによる過剰消去セルの救済を併せ
行うようにしたことで、消去後の閾値電圧Vtのばらつ
きが大幅に抑制される。 (ロ)また、この低電圧書き込みはホットエレクトロン
注入によってなされるため、前記(i)の方法によるよ
うなトンネル酸化膜4(図6参照)へのダメージも少な
い。 (ハ)更にこのホットエレクトロン注入は、前記(i
i)の方法によるFN注入に比べて書き込み速度が速い
ため、全消去時間の短縮も容易である。すなわち、消去
動作の高速化に伴うセル構造設計上の余裕度が低下する
こともない。 (ニ)しかも、上記低電圧書き込みは、FN電流による
全ビット或いはブロック毎の一括消去とは異なり、8ビ
ット或いは16ビット毎のワード単位で行われるため、
高い制御性をもって消去後の閾値電圧Vtを制御するこ
とができる。 (ホ)また、上記低電圧書き込み条件は、制御ゲート7
に印加する書き込み電圧Vppのみの調整を通じて設定さ
れるため、その設定も容易である。 (ヘ)更に、この低電圧書き込みにかかる書き込み電圧
Vppは、当該メモリ素子の書き込み特性、及び書き込み
時間、及び通常書き込み時よりも低い閾値電圧として狙
い定める消去後の閾値電圧Vtに基づき決定するように
したことで、上記過剰消去セルの救済をより的確に行う
ことができる。等々、多くの優れた効果が奏せられるよ
うになる。As described above, according to the erasing method of the flash memory according to the embodiment, (a) the relief of the over-erased cells by the low-voltage writing is also performed, so that the threshold voltage Vt after erasing is reduced. Is greatly suppressed. (B) Since the low voltage writing is performed by hot electron injection, damage to the tunnel oxide film 4 (see FIG. 6) by the method (i) is small. (C) Further, this hot electron injection is performed by the method (i).
Since the writing speed is faster than the FN injection by the method i), the total erasing time can be easily reduced. In other words, the margin in the cell structure design does not decrease with the speeding up of the erase operation. (D) Moreover, unlike the collective erasing of all bits or blocks by the FN current, the low-voltage writing is performed in word units of 8 bits or 16 bits.
The threshold voltage Vt after erasing can be controlled with high controllability. (E) In addition, the above-mentioned low voltage writing condition is determined by the control gate 7
Is set through adjustment of only the write voltage Vpp applied to. (F) Further, the write voltage Vpp for the low-voltage write is determined based on the write characteristics of the memory element, the write time, and the threshold voltage Vt after erasure which is aimed at as a threshold voltage lower than that in normal write. Thus, the over-erased cells can be relieved more accurately. Many excellent effects can be achieved.
【0051】なお同実施形態にあっては、制御ゲート7
に印加する書き込み電圧Vppを調整して上記低電圧書き
込み条件の設定を行うこととしたが、同条件の設定は、 ・ドレイン電圧VD の方を調整する。 ・書き込み電圧Vpp及びドレイン電圧VD の両方を調整
する。 等々によって行うこともできる。要は、ドレイン電極3
及び制御ゲート7に通常書き込み時よりも低い閾値電圧
Vtが得られるような関係にてそれぞれドレイン電圧V
D 及び書き込み電圧Vppが印加されるものであればよ
い。In this embodiment, the control gate 7
The low voltage write condition is set by adjusting the write voltage Vpp applied to the drain voltage. The following conditions are set: (1) The drain voltage VD is adjusted. Adjust both the write voltage Vpp and the drain voltage VD. And so on. In short, the drain electrode 3
And the drain voltage V in a relationship such that a lower threshold voltage Vt is obtained in the control gate 7 than in normal writing.
It is sufficient that D and the write voltage Vpp are applied.
【0052】また、同実施形態の消去方法によれば、図
9に示される従来の消去方法に比べて、上記低電圧書き
込みを行う分だけ消去時間が余分にかかることとなる
が、同実施形態の消去方法の場合、図1にステップS1
00として示される全ビット書き込みにかかる処理は割
愛することができる。Further, according to the erasing method of the same embodiment, an extra erasing time is required for performing the above-described low-voltage writing as compared with the conventional erasing method shown in FIG. In the case of the erasing method of FIG.
The process for writing all bits indicated as 00 can be omitted.
【0053】すなわち、過剰消去セルがあってもそれら
は上記低電圧書き込み処理を通じて好適に救済されるよ
うになるため、該全ビット書き込みにかかる処理が割愛
される場合であっても、実質的には同等の閾値電圧ばら
つき抑制効果が維持されるようになる。そしてこの場合
には、消去時間も好適に短縮されることとなる。That is, even if there are over-erased cells, they can be suitably rescued through the low-voltage writing process, so that even if the process related to the all-bit writing is omitted, the cells are substantially eliminated. Can maintain the same threshold voltage variation suppression effect. In this case, the erasing time can be reduced appropriately.
【0054】もっとも、消去動作に先立ってこの全ビッ
ト書き込みにかかる処理が行われる場合には、その救済
すべき過剰消去セルの発生も最小限に抑制されるであろ
うことが予測される。However, if the processing related to the all-bit writing is performed prior to the erasing operation, it is expected that the generation of the over-erased cells to be repaired will be minimized.
【0055】また、同図1に例示した消去アルゴリズム
は、自動消去プログラムとしてその適用対象となるフラ
ッシュメモリのチップ内に予め登録しておくようにする
こともできる。このような消去構造が採用されること
で、これをアクセスする外部のプロセッサの演算負荷も
好適に軽減され、システム全体としてもその円滑な処理
が維持されるようになる。The erasing algorithm shown in FIG. 1 can be registered in advance in a flash memory chip to which the erasing algorithm is applied as an automatic erasing program. By employing such an erasing structure, the operation load of an external processor accessing the erasing structure is suitably reduced, and the smooth processing of the entire system is maintained.
【図1】フラッシュメモリの消去方法の一実施形態を示
すフローチャート。FIG. 1 is a flowchart illustrating an embodiment of a flash memory erasing method.
【図2】同実施形態による消去態様を模式的に示す略
図。FIG. 2 is an exemplary diagram schematically showing an erasing mode according to the embodiment;
【図3】フラッシュメモリ素子の書き込み特性例を示す
グラフ。FIG. 3 is a graph showing an example of write characteristics of a flash memory element.
【図4】従来の消去方法による閾値電圧Vtの分布を示
すグラフ。FIG. 4 is a graph showing a distribution of a threshold voltage Vt according to a conventional erasing method.
【図5】同実施形態の消去方法による閾値電圧Vtの分
布を示すグラフ。FIG. 5 is a graph showing a distribution of a threshold voltage Vt according to the erasing method of the embodiment.
【図6】スタック型フラッシュメモリの一般的なセル構
造を示す断面図。FIG. 6 is a sectional view showing a general cell structure of a stack type flash memory.
【図7】スタック型フラッシュメモリの書き込み態様を
模式的に示す略図。FIG. 7 is a schematic diagram schematically showing a writing mode of the stack type flash memory.
【図8】スタック型フラッシュメモリの消去態様を模式
的に示す略図。FIG. 8 is a schematic diagram schematically showing an erasing mode of the stack type flash memory.
【図9】同フラッシュメモリの従来の消去方法を示すフ
ローチャート。FIG. 9 is a flowchart showing a conventional erasing method of the flash memory.
1…半導体基板(P型単結晶シリコン基板)、2…ソー
ス領域(ソース電極)、3…ドレイン領域(ドレイン電
極)、4…トンネル酸化膜(シリコン酸化膜)、5…浮
遊ゲート(浮遊ゲート電極)、6…ゲート間絶縁膜(シ
リコン酸化膜)、7…制御ゲート(制御ゲート電極)、
8…絶縁膜(シリコン酸化膜)。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate (P type single crystal silicon substrate), 2 ... Source region (source electrode), 3 ... Drain region (drain electrode), 4 ... Tunnel oxide film (silicon oxide film), 5 ... Floating gate (Floating gate electrode) ), 6: inter-gate insulating film (silicon oxide film), 7: control gate (control gate electrode),
8. Insulating film (silicon oxide film).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲葛▼原 剛 愛知県刈谷市昭和町1丁目1番地 日本電 装株式会社内 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor ▲ Kuzu ▼ Takeshi Hara 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Nippon Denso Co., Ltd.
Claims (4)
域及びドレイン領域と同半導体基板表面にそれぞれ絶縁
膜を介して順次堆積形成された浮遊ゲート及び制御ゲー
トとを有して単位メモリセルが構成されるフラッシュメ
モリのデータ消去方法において、 前記ドレイン領域を開放し、且つ前記制御ゲートを接地
した状態で前記ソース領域に所定の高電圧を印加して前
記浮遊ゲートに蓄積されている電子を抜き取る第1の工
程と、 その後、前記ソース領域を接地した状態で前記ドレイン
領域及び前記制御ゲートに通常書き込み時よりも低い閾
値電圧が得られるように設定した所定の電圧を印加して
前記浮遊ゲートに電子を注入する第2の工程と、 を具えることを特徴とするフラッシュメモリの消去方
法。A unit memory cell includes a source region and a drain region formed in a surface layer portion of a semiconductor substrate, and a floating gate and a control gate sequentially deposited on the surface of the semiconductor substrate via an insulating film. In the data erasing method for a flash memory configured, a predetermined high voltage is applied to the source region in a state where the drain region is opened and the control gate is grounded, and electrons accumulated in the floating gate are extracted. A first step, after which, while the source region is grounded, a predetermined voltage set so as to obtain a lower threshold voltage than at the time of normal writing is applied to the drain region and the control gate, and the floating gate is applied to the floating gate. 2. A method for erasing a flash memory, comprising: a second step of injecting electrons.
に印加する電圧を通常書き込み時のドレイン電圧とし、
同第2の工程において前記制御ゲートに印加する電圧を
通常書き込み時の書き込み用電圧よりも低い電圧とする
請求項1記載のフラッシュメモリの消去方法。2. The method according to claim 2, wherein the voltage applied to the drain region in the second step is a drain voltage during normal writing.
2. The erasing method of a flash memory according to claim 1, wherein in the second step, a voltage applied to the control gate is lower than a writing voltage in normal writing.
印加する電圧は、当該メモリ素子の書き込み特性、及び
書き込み時間、及び前記通常書き込み時よりも低い閾値
電圧として狙い定める消去後の閾値電圧に基づき決定さ
れる請求項2記載のフラッシュメモリの消去方法。3. A voltage applied to the control gate in the second step includes a write characteristic of the memory element, a write time, and a threshold voltage after erasing targeted as a threshold voltage lower than that in the normal write. 3. The method of erasing a flash memory according to claim 2, wherein the method is determined based on the following.
メモリの消去方法において、 前記第1の工程に先立ち、前記ソース領域を接地した状
態で前記ドレイン領域及び前記制御ゲートにそれぞれ所
定の書き込み用電圧を印加して全メモリセルの閾値電圧
を高い状態に揃える工程を更に具えることを特徴とする
フラッシュメモリの消去方法。4. The erasing method for a flash memory according to claim 1, wherein prior to said first step, a predetermined voltage is applied to each of said drain region and said control gate with said source region being grounded. A method of erasing a flash memory, further comprising the step of applying a write voltage to adjust the threshold voltages of all memory cells to a high state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21363996A JPH1055689A (en) | 1996-08-13 | 1996-08-13 | Erasing method for flash memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21363996A JPH1055689A (en) | 1996-08-13 | 1996-08-13 | Erasing method for flash memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1055689A true JPH1055689A (en) | 1998-02-24 |
Family
ID=16642492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21363996A Pending JPH1055689A (en) | 1996-08-13 | 1996-08-13 | Erasing method for flash memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1055689A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7046557B2 (en) * | 2002-05-29 | 2006-05-16 | Micron Technology, Inc. | Flash memory |
JP2008262626A (en) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | Nonvolatile semiconductor memory |
-
1996
- 1996-08-13 JP JP21363996A patent/JPH1055689A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7046557B2 (en) * | 2002-05-29 | 2006-05-16 | Micron Technology, Inc. | Flash memory |
JP2008262626A (en) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | Nonvolatile semiconductor memory |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6330192B1 (en) | Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device | |
KR100761091B1 (en) | Ramped gate technique for soft programming to tighten the vt distribution | |
US7187590B2 (en) | Method and system for self-convergent erase in charge trapping memory cells | |
US6777292B2 (en) | Set of three level concurrent word line bias conditions for a NOR type flash memory array | |
US7391655B2 (en) | Data processing system and nonvolatile memory | |
JP3709126B2 (en) | Erase method for nonvolatile semiconductor memory device | |
US6515908B2 (en) | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same | |
US5751636A (en) | Semiconductor memory device having data erasing mechanism | |
WO2003088260A1 (en) | Algorithm dynamic reference programming | |
US6856552B2 (en) | Semiconductor memory and method of driving the same | |
IL152465A (en) | Method for erasing a memory cell | |
JP4870876B2 (en) | Erase method for nonvolatile semiconductor memory device | |
US20070140015A1 (en) | Nonvolatile semiconductor memory device | |
JP3974778B2 (en) | Nonvolatile semiconductor memory device and data erasing method thereof | |
US6646914B1 (en) | Flash memory array architecture having staggered metal lines | |
JPH0855487A (en) | Converging method of threshold voltage of memory cell in flash memory array after memory cell is erased and flash memory array in which power supply is controlled so as to apply gate voltage and drain voltage for converging threshold voltage of memory cell according to said method | |
CN109935264B (en) | Memory unit erasing method and device and memory | |
JP3202545B2 (en) | Semiconductor memory device and design method thereof | |
US5875130A (en) | Method for programming flash electrically erasable programmable read-only memory | |
KR100776901B1 (en) | Method of recovering the NAND type flash memory device | |
JP2002025279A (en) | Erasure method of non-volatile semiconductor memory | |
JPH1055689A (en) | Erasing method for flash memory | |
US6654283B1 (en) | Flash memory array architecture and method of programming, erasing and reading thereof | |
KR20080090801A (en) | Erase method for nand flash memory device | |
JP3128383B2 (en) | Nonvolatile semiconductor memory device |