JPH104067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH104067A JPH104067A JP8154659A JP15465996A JPH104067A JP H104067 A JPH104067 A JP H104067A JP 8154659 A JP8154659 A JP 8154659A JP 15465996 A JP15465996 A JP 15465996A JP H104067 A JPH104067 A JP H104067A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 ポリシリコン膜上に、剥離しにくく、且つ、
段差被覆性に優れた高融点金属シリサイド膜を形成でき
るような半導体の製造方法を提供する。 【解決手段】 ＥＰＲＯＭにおける第２のポリシリコン
膜６上にタングステンシリサイド膜を成膜するに際し、
タングステンシリサイド膜の所望の膜厚の中途部まで
は、スパッタリング法による成膜を行い、これによって
第１のタングステンシリサイド膜７を形成し、その後、
残りの膜厚は、ＣＶＤ法による成膜を行って、第２の第
１のタングステンシリサイド膜７を形成する。
段差被覆性に優れた高融点金属シリサイド膜を形成でき
るような半導体の製造方法を提供する。 【解決手段】 ＥＰＲＯＭにおける第２のポリシリコン
膜６上にタングステンシリサイド膜を成膜するに際し、
タングステンシリサイド膜の所望の膜厚の中途部まで
は、スパッタリング法による成膜を行い、これによって
第１のタングステンシリサイド膜７を形成し、その後、
残りの膜厚は、ＣＶＤ法による成膜を行って、第２の第
１のタングステンシリサイド膜７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコン膜と
高融点金属シリサイド膜との積層体が形成されてなる半
導体装置を製造する方法に関する。
高融点金属シリサイド膜との積層体が形成されてなる半
導体装置を製造する方法に関する。
【０００２】
【従来の技術】半導体装置の配線材料としては、アルミ
ニウム（Ａｌ）系合金や、ポリシリコン膜とタングステ
ンシリサイド膜等の高融点金属シリサイド膜とからなる
積層体（いわゆるポリサイド）等が広く用いられてい
る。
ニウム（Ａｌ）系合金や、ポリシリコン膜とタングステ
ンシリサイド膜等の高融点金属シリサイド膜とからなる
積層体（いわゆるポリサイド）等が広く用いられてい
る。
【０００３】例えば、電気的に情報を書き換えられ電源
を切っても情報を保持できる不揮発性メモリの一種であ
るＥＰＲＯＭ（Erasable Programmable Read-Only Memo
ry：消去および再書込み可能な読出し専用メモリ）にお
いても、ポリシリコン膜とタングステンシリサイド膜等
との積層体からなる配線が用いられる。
を切っても情報を保持できる不揮発性メモリの一種であ
るＥＰＲＯＭ（Erasable Programmable Read-Only Memo
ry：消去および再書込み可能な読出し専用メモリ）にお
いても、ポリシリコン膜とタングステンシリサイド膜等
との積層体からなる配線が用いられる。
【０００４】このＥＰＲＯＭは、通常、いわゆるＭＯＳ
型電界効果トランジスタのゲート電極（コントロールゲ
ート）と、シリコン基板との間にもう１つのポリシリコ
ンゲート（フローティングゲート）を埋め込んだ２層ポ
リシリコンゲート構造を有するものである。このＥＰＲ
ＯＭにおいては、コントロールゲートとドレインに高電
圧ＶPPを印加して、ドレイン近傍で発生したホットエレ
クトロンをフローティングゲートに注入することによっ
て書込みを行う。そして、フローティングゲートに一旦
注入された電子は、ＶPPを切った後でも、周囲が酸化膜
で囲まれているため、エネルギー的にみるとちょうどポ
テンシャルの井戸に捕獲された状態となり、外部からこ
の井戸の高さに相当するエネルギーを得ない限り安定し
てこの状態を保つ。なお、紫外線（２５３．７ｎｍ）を
照射すると、フローティングゲート中の電子が紫外線か
ら高エネルギーを得て、フローティングゲートから自由
電子として解き放されるため、データの消去が行われる
こととなる。
型電界効果トランジスタのゲート電極（コントロールゲ
ート）と、シリコン基板との間にもう１つのポリシリコ
ンゲート（フローティングゲート）を埋め込んだ２層ポ
リシリコンゲート構造を有するものである。このＥＰＲ
ＯＭにおいては、コントロールゲートとドレインに高電
圧ＶPPを印加して、ドレイン近傍で発生したホットエレ
クトロンをフローティングゲートに注入することによっ
て書込みを行う。そして、フローティングゲートに一旦
注入された電子は、ＶPPを切った後でも、周囲が酸化膜
で囲まれているため、エネルギー的にみるとちょうどポ
テンシャルの井戸に捕獲された状態となり、外部からこ
の井戸の高さに相当するエネルギーを得ない限り安定し
てこの状態を保つ。なお、紫外線（２５３．７ｎｍ）を
照射すると、フローティングゲート中の電子が紫外線か
ら高エネルギーを得て、フローティングゲートから自由
電子として解き放されるため、データの消去が行われる
こととなる。
【０００５】上述のようにして、ＥＰＲＯＭにおいて
は、フローティングゲート中に蓄積された電荷の有無に
よってデータが記憶される。このため、データを読み出
すには、書き込み状態にあるセルのしきい値電圧と消去
状態にあるセルのしきい値電圧との中間の大きさの電圧
をワード線からコントロールゲートに印加すればよい。
これによって、書き込み状態にあるセルでは非導通、消
去状態にあるセルでは導通の状態となり、電荷の有無が
読み取れる。
は、フローティングゲート中に蓄積された電荷の有無に
よってデータが記憶される。このため、データを読み出
すには、書き込み状態にあるセルのしきい値電圧と消去
状態にあるセルのしきい値電圧との中間の大きさの電圧
をワード線からコントロールゲートに印加すればよい。
これによって、書き込み状態にあるセルでは非導通、消
去状態にあるセルでは導通の状態となり、電荷の有無が
読み取れる。
【０００６】このようなＥＰＲＯＭにおいては、上述の
コントロールゲートとして、ポリシリコン膜とタングス
テンシリサイド膜等との積層体が用いられている。
コントロールゲートとして、ポリシリコン膜とタングス
テンシリサイド膜等との積層体が用いられている。
【０００７】このようなＥＰＲＯＭを製造するには、図
６に示されるように、先ず、シリコン基板１０１上に素
子分離領域１０２および第１のゲート絶縁膜１０３を形
成した後、第１のポリシリコン膜１０４を成膜し、これ
を所望の形状にパターニングすることにより、フローテ
ィングゲートを形成しておく。
６に示されるように、先ず、シリコン基板１０１上に素
子分離領域１０２および第１のゲート絶縁膜１０３を形
成した後、第１のポリシリコン膜１０４を成膜し、これ
を所望の形状にパターニングすることにより、フローテ
ィングゲートを形成しておく。
【０００８】次に、図７に示されるように、ＳｉＯ系絶
縁膜／ＳｉＮ系絶縁膜／ＳｉＯ系絶縁膜がこの順に形成
されてなる第２のゲート絶縁膜１０５を形成した後、Ｃ
ＶＤ法により第２のポリシリコン膜１０６を成膜する。
縁膜／ＳｉＮ系絶縁膜／ＳｉＯ系絶縁膜がこの順に形成
されてなる第２のゲート絶縁膜１０５を形成した後、Ｃ
ＶＤ法により第２のポリシリコン膜１０６を成膜する。
【０００９】その後、図８に示されるように、スパッタ
リング法によりタングステンシリサイド膜１０７を成膜
し、これを所望の形状にパターニングすることによっ
て、コントロールゲートを形成する。
リング法によりタングステンシリサイド膜１０７を成膜
し、これを所望の形状にパターニングすることによっ
て、コントロールゲートを形成する。
【００１０】しかし、上述のようにして製造されたＥＰ
ＲＯＭにおいては、配線切れによる故障が起こりやすい
という問題があった。これは、コントロールゲートを構
成しているタングステンシリサイド膜１０７がスパッタ
リング法により成膜されるため、段差部分において十分
な膜厚が確保されないために起こる。
ＲＯＭにおいては、配線切れによる故障が起こりやすい
という問題があった。これは、コントロールゲートを構
成しているタングステンシリサイド膜１０７がスパッタ
リング法により成膜されるため、段差部分において十分
な膜厚が確保されないために起こる。
【００１１】このため、タングステンシリサイド膜１０
７をスパッタリング法により成膜する代わりに、段差被
覆性に優れたＣＶＤ法により成膜することが考えられ
る。ＣＶＤ法によってタングステンシリサイド膜を成膜
すると、段差部分においても、十分な膜厚を確保できる
ようになるため、配線切れが抑制できるようになる。
７をスパッタリング法により成膜する代わりに、段差被
覆性に優れたＣＶＤ法により成膜することが考えられ
る。ＣＶＤ法によってタングステンシリサイド膜を成膜
すると、段差部分においても、十分な膜厚を確保できる
ようになるため、配線切れが抑制できるようになる。
【００１２】
【発明が解決しようとする課題】しかしながら、ＣＶＤ
法によって成膜されたタングステンシリサイド膜は、ス
パッタリング法によって成膜されたものに比して、第２
のポリシリコン膜１０６に対する密着性に劣っている。
このため、タングステンシリサイド膜を成膜後の工程に
て、ウェハに熱が加えられると、第２のポリシリコン膜
１０６からタングステンシリサイド膜が剥離しやすい。
法によって成膜されたタングステンシリサイド膜は、ス
パッタリング法によって成膜されたものに比して、第２
のポリシリコン膜１０６に対する密着性に劣っている。
このため、タングステンシリサイド膜を成膜後の工程に
て、ウェハに熱が加えられると、第２のポリシリコン膜
１０６からタングステンシリサイド膜が剥離しやすい。
【００１３】また、上述したようなＥＰＲＯＭにおける
コントロールゲートに限られず、ポリシリコン膜と高融
点金属シリサイド膜との積層体が用いられる各種半導体
装置においても同様の問題が生じる。
コントロールゲートに限られず、ポリシリコン膜と高融
点金属シリサイド膜との積層体が用いられる各種半導体
装置においても同様の問題が生じる。
【００１４】そこで、本発明においては、かかる従来の
実情に鑑みて、ポリシリコン膜上に、剥離しにくく、且
つ、段差被覆性に優れた高融点金属シリサイド膜を形成
できるような半導体の製造方法を提供することを目的と
する。
実情に鑑みて、ポリシリコン膜上に、剥離しにくく、且
つ、段差被覆性に優れた高融点金属シリサイド膜を形成
できるような半導体の製造方法を提供することを目的と
する。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、上述の目的を達成するために提案された
ものであり、ポリシリコン膜上に高融点金属シリサイド
膜を成膜するに際し、高融点金属シリサイド膜の所望の
膜厚の中途部までは、スパッタリング法による成膜を行
い、その後、残りの膜厚は、ＣＶＤ法による成膜を行う
ものである。
の製造方法は、上述の目的を達成するために提案された
ものであり、ポリシリコン膜上に高融点金属シリサイド
膜を成膜するに際し、高融点金属シリサイド膜の所望の
膜厚の中途部までは、スパッタリング法による成膜を行
い、その後、残りの膜厚は、ＣＶＤ法による成膜を行う
ものである。
【００１６】本発明においては、ポリシリコン膜上に高
融点金属シリサイド膜を成膜するに際し、先ずスパッタ
リング法を適用するため、いわゆるイオン・スパッタ効
果によりポリシリコン膜表面を粗面化しながら高融点金
属シリサイド膜を付着させることができ、ポリシリコン
膜との密着性に優れた膜が得られる。そして、その後で
ＣＶＤ法が適用されるため、段差被覆性に優れた膜が得
られる。また、ＣＶＤ法によって高融点金属シリサイド
膜を成膜するときには、下地として既にスパッタリング
法によって成膜された高融点金属シリサイド膜が存在す
るために、ＣＶＤ法によって成膜された部分の高融点金
属シリサイド膜も密着性に問題がないものとなる。
融点金属シリサイド膜を成膜するに際し、先ずスパッタ
リング法を適用するため、いわゆるイオン・スパッタ効
果によりポリシリコン膜表面を粗面化しながら高融点金
属シリサイド膜を付着させることができ、ポリシリコン
膜との密着性に優れた膜が得られる。そして、その後で
ＣＶＤ法が適用されるため、段差被覆性に優れた膜が得
られる。また、ＣＶＤ法によって高融点金属シリサイド
膜を成膜するときには、下地として既にスパッタリング
法によって成膜された高融点金属シリサイド膜が存在す
るために、ＣＶＤ法によって成膜された部分の高融点金
属シリサイド膜も密着性に問題がないものとなる。
【００１７】したがって、本発明を適用すると、ポリシ
リコン膜上に、剥離しにくく、且つ、段差被覆性に優れ
た高融点金属シリサイド膜を形成できるようになる。
リコン膜上に、剥離しにくく、且つ、段差被覆性に優れ
た高融点金属シリサイド膜を形成できるようになる。
【００１８】ここで、高融点金属シリサイド膜に含まれ
る高融点金属材料としては、タングステン（Ｗ）、チタ
ン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ジ
ルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）等が挙げられ
るが、特にＴｉが好適である。そして、スパッタリング
法によって成膜される高融点金属シリサイド膜と、ＣＶ
Ｄ法によって成膜される高融点金属シリサイド膜とで
は、含まれる高融点金属の種類が異なるものであっても
よいが、共通のものとして好適である。
る高融点金属材料としては、タングステン（Ｗ）、チタ
ン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ジ
ルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）等が挙げられ
るが、特にＴｉが好適である。そして、スパッタリング
法によって成膜される高融点金属シリサイド膜と、ＣＶ
Ｄ法によって成膜される高融点金属シリサイド膜とで
は、含まれる高融点金属の種類が異なるものであっても
よいが、共通のものとして好適である。
【００１９】
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について、図面を参照しながら説明する。
実施の形態について、図面を参照しながら説明する。
【００２０】ここでは、ＥＰＲＯＭのコントロールゲー
トを作製するに際して本発明を適用した例について、図
１〜図５を用いて説明する。
トを作製するに際して本発明を適用した例について、図
１〜図５を用いて説明する。
【００２１】先ず、厚さ６００ｎｍの素子分離領域２が
形成されたシリコン基板１に対して熱酸化を行うことに
より、Ｆ−Ｎトンネル酸化膜である第１のゲート絶縁膜
３を１０ｎｍなる厚さに形成する。そして、ＣＶＤ法に
より第１のポリシリコン膜４を成膜し、この第１のポリ
シリコン膜４をフォトリソグラフィおよびドライエッチ
ングにより所望の形状にパターニングする。これによ
り、図１に示されるように、フローティングゲートが形
成される。
形成されたシリコン基板１に対して熱酸化を行うことに
より、Ｆ−Ｎトンネル酸化膜である第１のゲート絶縁膜
３を１０ｎｍなる厚さに形成する。そして、ＣＶＤ法に
より第１のポリシリコン膜４を成膜し、この第１のポリ
シリコン膜４をフォトリソグラフィおよびドライエッチ
ングにより所望の形状にパターニングする。これによ
り、図１に示されるように、フローティングゲートが形
成される。
【００２２】次に、熱酸化によってＳｉＯ系絶縁膜を形
成し、ＣＶＤによってＳｉＮ系絶縁膜を成膜した後、再
び熱酸化を行うことによってＳｉＯ系絶縁膜を形成し、
これにより、ＳｉＯ系絶縁膜／ＳｉＮ系絶縁膜／ＳｉＯ
系絶縁膜がこの順に形成されてなる第２のゲート絶縁膜
５を厚さ１０ｎｍにて形成する。そして、ＣＶＤ法によ
り第２のポリシリコン膜６を１００ｎｍなる厚さに成膜
する。この状態を図２に示す。
成し、ＣＶＤによってＳｉＮ系絶縁膜を成膜した後、再
び熱酸化を行うことによってＳｉＯ系絶縁膜を形成し、
これにより、ＳｉＯ系絶縁膜／ＳｉＮ系絶縁膜／ＳｉＯ
系絶縁膜がこの順に形成されてなる第２のゲート絶縁膜
５を厚さ１０ｎｍにて形成する。そして、ＣＶＤ法によ
り第２のポリシリコン膜６を１００ｎｍなる厚さに成膜
する。この状態を図２に示す。
【００２３】その後、下記の条件にてスパッタリングを
行う。
行う。
【００２４】スパッタリング条件 装置 ： マグネトロンスパッタリング装置 ターゲーット ： ＷＳｉx 真空度 ： １ Ｐａ 供給電力 ： ５ ｋＷ これにより、図３に示されるように、第１のタングステ
ンシリサイド膜７が８０ｎｍなる厚さに成膜される。
ンシリサイド膜７が８０ｎｍなる厚さに成膜される。
【００２５】続いて、下記の条件にてＣＶＤを行う。
【００２６】 これにより、図４に示されるように、第２のタングステ
ンシリサイド膜８が８０ｎｍなる厚さに成膜される。
ンシリサイド膜８が８０ｎｍなる厚さに成膜される。
【００２７】そして、上述のようにして成膜された第２
のタングステンシリサイド膜８、第１のタングステンシ
リサイド膜７、第２のポリシリコン膜６を、フォトリソ
グラフィおよびドライエッチングにより所望の形状にパ
ターニングして、コントロールゲートを形成する。
のタングステンシリサイド膜８、第１のタングステンシ
リサイド膜７、第２のポリシリコン膜６を、フォトリソ
グラフィおよびドライエッチングにより所望の形状にパ
ターニングして、コントロールゲートを形成する。
【００２８】なお、この後、図５に示されるように、ウ
ェハ全面に亘って酸化シリコンよりなる層間絶縁膜９を
厚さ２００ｎｍ程度に形成し、アルミニウム系合金より
なる上層配線１０を形成することによって、ＥＰＲＯＭ
が完成する。
ェハ全面に亘って酸化シリコンよりなる層間絶縁膜９を
厚さ２００ｎｍ程度に形成し、アルミニウム系合金より
なる上層配線１０を形成することによって、ＥＰＲＯＭ
が完成する。
【００２９】上述のようにしてＥＰＲＯＭを製造する
と、後の工程にて熱処理が行われても、第２のポリシリ
コン膜６からタングステンシリサイド膜７、８が剥離す
ることが防止される。また、タングステンシリサイド膜
７、８が段差部分においても十分な膜厚が確保されるよ
うになるため、配線切れも防止できる。
と、後の工程にて熱処理が行われても、第２のポリシリ
コン膜６からタングステンシリサイド膜７、８が剥離す
ることが防止される。また、タングステンシリサイド膜
７、８が段差部分においても十分な膜厚が確保されるよ
うになるため、配線切れも防止できる。
【００３０】剥離が防止できたのは、第２のポリシリコ
ン膜６との界面付近には、スパッタリング法により第１
のタングステンシリサイド膜７が成膜され、この第１の
タングステンシリサイド膜７が第２のポリシリコン膜６
との密着性に優れているためである。なお、ＣＶＤ法に
よって第２のタングステンシリサイド膜８を成膜すると
きには、下地として既にスパッタリング法によって成膜
された第１のタングステンシリサイド膜７が存在するた
めに、この第２のタングステンシリサイド膜８の密着性
も問題ない。また、配線切れが防止できたのは、ＣＶＤ
法により成膜された第２のタングステンシリサイド膜８
の段差被覆性が優れているためである。
ン膜６との界面付近には、スパッタリング法により第１
のタングステンシリサイド膜７が成膜され、この第１の
タングステンシリサイド膜７が第２のポリシリコン膜６
との密着性に優れているためである。なお、ＣＶＤ法に
よって第２のタングステンシリサイド膜８を成膜すると
きには、下地として既にスパッタリング法によって成膜
された第１のタングステンシリサイド膜７が存在するた
めに、この第２のタングステンシリサイド膜８の密着性
も問題ない。また、配線切れが防止できたのは、ＣＶＤ
法により成膜された第２のタングステンシリサイド膜８
の段差被覆性が優れているためである。
【００３１】以上、本発明を適用した実施の形態につい
て説明したが、本発明は、この実施の形態に限定される
ものではないことは言うまでもなく、例えば、高融点金
属シリサイド膜として、タングステンシリサイド膜の代
わりに、チタンシリサイド（ＴｉＳｉx ）、コバルトシ
リサイド（ＣｏＳｉx ）、ニッケルシリサイド（ＮｉＳ
ｉx ）、ジルコニウムシリサイド（ＺｒＳｉx ）、ハフ
ニウムシリサイド（ＨｆＳｉx ）等を成膜してもよい。
そして、上述の実施の形態においては、スパッタリング
法によって成膜される高融点金属シリサイド膜と、ＣＶ
Ｄ法によって成膜される高融点金属シリサイド膜とで、
含まれる高融点金属の種類を同じものとしたが、含まれ
る高融点金属の種類が異なるものであってもよい。
て説明したが、本発明は、この実施の形態に限定される
ものではないことは言うまでもなく、例えば、高融点金
属シリサイド膜として、タングステンシリサイド膜の代
わりに、チタンシリサイド（ＴｉＳｉx ）、コバルトシ
リサイド（ＣｏＳｉx ）、ニッケルシリサイド（ＮｉＳ
ｉx ）、ジルコニウムシリサイド（ＺｒＳｉx ）、ハフ
ニウムシリサイド（ＨｆＳｉx ）等を成膜してもよい。
そして、上述の実施の形態においては、スパッタリング
法によって成膜される高融点金属シリサイド膜と、ＣＶ
Ｄ法によって成膜される高融点金属シリサイド膜とで、
含まれる高融点金属の種類を同じものとしたが、含まれ
る高融点金属の種類が異なるものであってもよい。
【００３２】また、本実施の形態においては、ＥＰＲＯ
Ｍのコントロールゲートを形成するに際して本発明を適
用したが、ＥＥＰＲＯＭ（Electrically Erasable Prog
rammable Read-Only Memory ：記憶内容を電気的に書き
換え可能な読出し専用メモリ）のコントロールゲートを
形成する場合も、同様に適用できる。もちろん、ポリシ
リコン膜上に高融点シリサイド膜を形成するための方法
として、ＥＰＲＯＭやＥＥＰＲＯＭのコントロールゲー
ト作成工程以外にも適用可能である。
Ｍのコントロールゲートを形成するに際して本発明を適
用したが、ＥＥＰＲＯＭ（Electrically Erasable Prog
rammable Read-Only Memory ：記憶内容を電気的に書き
換え可能な読出し専用メモリ）のコントロールゲートを
形成する場合も、同様に適用できる。もちろん、ポリシ
リコン膜上に高融点シリサイド膜を形成するための方法
として、ＥＰＲＯＭやＥＥＰＲＯＭのコントロールゲー
ト作成工程以外にも適用可能である。
【００３３】なお、第１のタングステンシリサイド膜７
を成膜後、第２のタングステンシリサイド膜８の成膜を
行うまでは、第１のタングステンシリサイド膜７表面の
酸化防止、パーティクルの取り込み防止のため、ウェハ
を大気から遮断された状態に維持して好適である。この
ためには、密閉されたボックス内にウェハを収納した状
態で、スパッタリング装置からＣＶＤ装置へ搬送を行う
ようにすればよい。この場合、ボックスと各装置におけ
るチャンバとの間で直接ウェハの搬出入を行ってもよい
し、各装置が密閉されたロードロック室に接続されてい
れば、それぞれのロードロック室とボックスとの間でウ
ェハの搬出入を行ってもよい。または、閉鎖された搬送
系を共有し、該搬送系の周囲に、第１のタングステンシ
リサイド膜用のスパッタリング装置のチャンバ、第２の
タングステンシリサイド膜用のＣＶＤ装置のチャンバ等
が配列されたマルチチャンバシステムを適用してもよ
い。
を成膜後、第２のタングステンシリサイド膜８の成膜を
行うまでは、第１のタングステンシリサイド膜７表面の
酸化防止、パーティクルの取り込み防止のため、ウェハ
を大気から遮断された状態に維持して好適である。この
ためには、密閉されたボックス内にウェハを収納した状
態で、スパッタリング装置からＣＶＤ装置へ搬送を行う
ようにすればよい。この場合、ボックスと各装置におけ
るチャンバとの間で直接ウェハの搬出入を行ってもよい
し、各装置が密閉されたロードロック室に接続されてい
れば、それぞれのロードロック室とボックスとの間でウ
ェハの搬出入を行ってもよい。または、閉鎖された搬送
系を共有し、該搬送系の周囲に、第１のタングステンシ
リサイド膜用のスパッタリング装置のチャンバ、第２の
タングステンシリサイド膜用のＣＶＤ装置のチャンバ等
が配列されたマルチチャンバシステムを適用してもよ
い。
【００３４】
【発明の効果】以上の説明から明かなように、本発明を
適用すると、ポリシリコン膜上に、剥離しにくく、且
つ、段差被覆性に優れた高融点金属シリサイド膜を形成
できる。このため、いわゆるポリサイドよりなる配線の
信頼性が向上し、このような配線が形成されている半導
体装置を高い信頼性をもって製造することが可能とな
る。
適用すると、ポリシリコン膜上に、剥離しにくく、且
つ、段差被覆性に優れた高融点金属シリサイド膜を形成
できる。このため、いわゆるポリサイドよりなる配線の
信頼性が向上し、このような配線が形成されている半導
体装置を高い信頼性をもって製造することが可能とな
る。
【図１】本発明を適用してＥＰＲＯＭを製造する工程を
示すものであり、シリコン基板に素子分離領域と第１の
ゲート絶縁膜が形成された上に、フローティングゲート
が形成された状態を模式的に示す断面図である。
示すものであり、シリコン基板に素子分離領域と第１の
ゲート絶縁膜が形成された上に、フローティングゲート
が形成された状態を模式的に示す断面図である。
【図２】図１のウェハに対して第２のゲート絶縁膜を形
成した後、第２のポリシリコン膜を成膜した状態を模式
的に示す断面図である。
成した後、第２のポリシリコン膜を成膜した状態を模式
的に示す断面図である。
【図３】図２のウェハに対してスパッタリング法により
第１のタングステンシリサイド膜を成膜した状態を模式
的に示す断面図である。
第１のタングステンシリサイド膜を成膜した状態を模式
的に示す断面図である。
【図４】図３のウェハに対してＣＶＤ法により第２のタ
ングステンシリサイド膜を成膜し、コントロールゲート
が形成された状態を模式的に示す断面図である。
ングステンシリサイド膜を成膜し、コントロールゲート
が形成された状態を模式的に示す断面図である。
【図５】図４のウェハに対して層間絶縁膜を形成し、上
層配線を形成した状態を模式的に示す断面図である。
層配線を形成した状態を模式的に示す断面図である。
【図６】従来法によりＥＰＲＯＭを製造する工程を示す
ものであり、シリコン基板に素子分離領域と第１のゲー
ト絶縁膜が形成された上に、フローティングゲートが形
成された状態を模式的に示す断面図である。
ものであり、シリコン基板に素子分離領域と第１のゲー
ト絶縁膜が形成された上に、フローティングゲートが形
成された状態を模式的に示す断面図である。
【図７】図６のウェハに対して第２のゲート絶縁膜を形
成した後、第２のポリシリコン膜を成膜した状態を模式
的に示す断面図である。
成した後、第２のポリシリコン膜を成膜した状態を模式
的に示す断面図である。
【図８】図７のウェハに対してスパッタリング法により
タングステンシリサイド膜を成膜し、コントロールゲー
トが形成された状態を模式的に示す断面図である。
タングステンシリサイド膜を成膜し、コントロールゲー
トが形成された状態を模式的に示す断面図である。
１ シリコン基板、 ２ 素子分離領域、 ３ 第１の
ゲート絶縁膜、 ４第１のポリシリコン膜、 ５ 第２
のゲート絶縁膜、 ６ 第２のポリシリコン膜、 ７
第１のタングステンシリサイド膜、 ８ 第２のタング
ステンシリサイド膜
ゲート絶縁膜、 ４第１のポリシリコン膜、 ５ 第２
のゲート絶縁膜、 ６ 第２のポリシリコン膜、 ７
第１のタングステンシリサイド膜、 ８ 第２のタング
ステンシリサイド膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ 21/8247 29/78 ３７１ 29/788 29/792
Claims (2)
- 【請求項１】 ポリシリコン膜上に高融点金属シリサイ
ド膜を成膜するに際し、高融点金属シリサイド膜の所望
の膜厚の中途部までは、スパッタリング法による成膜を
行い、その後、残りの膜厚は、ＣＶＤ法による成膜を行
うことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記高融点金属シリサイド膜として、チ
タンシリサイド膜を成膜することを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154659A JPH104067A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154659A JPH104067A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104067A true JPH104067A (ja) | 1998-01-06 |
Family
ID=15589083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154659A Withdrawn JPH104067A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690923B1 (ko) | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
| CN111602224A (zh) * | 2018-01-15 | 2020-08-28 | 应用材料公司 | 针对碳化钨膜改进附着和缺陷的技术 |
-
1996
- 1996-06-14 JP JP8154659A patent/JPH104067A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690923B1 (ko) | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
| CN111602224A (zh) * | 2018-01-15 | 2020-08-28 | 应用材料公司 | 针对碳化钨膜改进附着和缺陷的技术 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |