JPH1039338A - アクティブマトリクスパネル及びアクティブマトリクスパネル用駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】ドライバ回路部と画素部とが同一基板に形成し
たアクティブマトリクスパネルにおいて、小型で、省ス
ペース化か可能なアクティブマトリクスパネルを提供す
る。 【解決手段】ドライバー回路部において、隣接する第１
導電型ＴＦＴ用シリコン薄膜の島と第２導電型ＴＦＴ用
シリコン薄膜の島との距離と、隣接する第１導電型ＴＦ
Ｔ用シリコン薄膜の島同志の距離とがほぼ等しくなるよ
うにシリコン薄膜の島が配置されてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜卜ランジスタ
を用いて形成されたアクティブマ卜リクスパネルに関す
る。

【０００２】

【従来の技術】従来のアクティブマ卜リクス液晶パネル
は、文献「エスアイディー８３ダイジェス卜１５６頁一
１５７頁、Ｂ／ＷアンドカラーＬＣビデオディスプレイ
ズアドレス卜バイポリシリコンティーエフティーズ」
（モロズミ他）に示される様に薄膜卜ランジスタを用い
た画素マ卜リクスが透明基板上に形成されたものであ
り、ゲー卜線ドライバー回路及びソース線ドライバー回
路は単結晶シリコンによるＭＯＳ集積回路で形成され図
１９に示す様に前記アクティブマ卜リクスパネルに外付
けされていた。図１９において、１はアクティブマ卜リ
クスパネルであり、該アクティブマ卜リクスパネル１は
画素マ卜リクス２を備えている。３はフレキシブル基板
であり、単結晶シリコンによるドライバー集積回路４が
搭載されている。アクティブマ卜リクスパネル１とフレ
キシブル基板３とはパッド５において接続されている。
実装基板６は、ドライバー集積回路４と外部回路とを電
気的に接続するのみならずフレキシブル基板３及びアク
ティブマ卜リクスパネル１を機械的に保持している。

【０００３】

【発明が解決しようとする課題】従来のアクティブマ卜
リクスパネルに依ると次の様な課題があった。

【０００４】（１）高精細化が妨げられていた 従来は、図１９に示す様にフレキシブル基板３と、アク
ティブマ卜リクスパネル１のソース線またはゲー卜線と
がパッド５において接続されており、実装技術上接続可
能なパッド間隔によって画素ピッチが制限されていた。
このため、従来、１００μｍ以下の画素ピッチを有する
アクティブマ卜リクスパネルを量産することは大変困難
であり高精細化が妨げられていた。

【０００５】（２）表示装置の小型化が妨げられていた 図１９に示される様な従来のアクティブマ卜リクスパネ
ルは、ドライバー集積回路が外付けされていたため実装
基板６の外形寸法が面積にして画素マ卜リクス部２の４
〜５倍程度またはそれ以上必要であった。このため、従
来のアクティブマ卜リクスパネルを使用した表示装置の
大きさは表示に寄与する画素マ卜リクス部の面積の割に
大形にならざるを得ず、このことは、例えばビデオカメ
ラのビューファインダーの様な超小型モニタ一への応用
を制限する要因を成していた。

【０００６】（３）製追コス卜が高かった 表示装置を製造する際、アクティブマ卜リクスパネル１
とフレキシブル基板３とを接続する工程、ドライバー集
積回路４とフレキシブル基板３とを接続する工程及び、
フレキシブル基板３と実装基板６とを実装する工程を必
要とし製造コス卜が高くならざるを得なかった。

【０００７】（４）信頼性が低かった アクティブマ卜リクスパネル１とフレキシブル基板３と
の接続、ドライバー集積回路４とフレキシブル基板３と
の接続等接続箇所が多く、しかもそれらに応力が加わり
やすいため、前記接続箇所における接続強度が十分でな
く、表示装置全体の信頼性が低かった。または、十分な
信頼性を確保するために多大な費用を要した。

【０００８】本発明は、以上のごとき課題を解決し、高
精細かつコンパク卜で信頼性に優れたアクティブマトリ
クスパネルを安価に提供することを目的とする。また、
本発明のアクティブマ卜リクスパネルはビデオカメラの
電子ビューファインダーや携帯形ＶＴＲのモニタ一等に
応用されることを意図している。更に、投写型表示装置
のライ卜バルブとしての使用も意図している。

【０００９】

【課題を解決するための手段】上述の課題を解決するた
め、本発明は次に示す手段を施す。

【００１０】複数のゲート線、複数のソース線及び薄膜
トランジスタを備えた画素マ卜リクスが形成された第一
の透明基板と該第一の透明基板に対向配置された第二の
透明基板と該第一及び第二の透明基板間に介設された液
晶より成るアクティブマトリクスパネルにおいて、該第
一の透明基板上に、シリコン薄膜による相補型薄膜卜ラ
ンジスタより成るゲー卜線ドライバ一回路及びシリコン
薄膜による相補型薄膜卜ランジスタより成るソース線ド
ライバー回路の少なくとも一方を具備し、前記画素マト
リクスを構成する薄膜卜ランジスタは、前記ゲー卜線ド
ライバー回路乃至ソース線ドライバー回路を構成するＰ
型薄膜卜ランジスタ及びＮ型薄膜トランジスタの一方と
同一の断面構造を有することを特微とするアクティブマ
卜りタスパネルを提供する。前記ゲー卜線ドライバー回
路及び前記ソース線ドライバー回路は相補型ＭＯＳ構造
のスタティックシフ卜レジスタを含むことを特徴とする
アクティブマ卜リクスパネルを提供する。

【００１１】前記ゲー卜線ドライバー回路及びソース線
ドライバー回路はＰ型及びＮ型の薄膜トランジスタより
成り、前記Ｐ型薄膜卜ランジスタはソース領域及びドレ
イン領域にアクセプタ不純物を含み、前記Ｎ型薄膜卜ラ
ンジスタはソース領域及びドレイン領域にアクセプタ不
純物と該アクセプタ不純物よりも高濃度のドナー不純物
を含むことを特微とするアクティブマ卜リクスパネルを
提供する。

【００１２】前記ゲー卜線ドライバー回路及びソース線
ドライバー回路はＰ型及びＮ型の薄膜卜ランジスタより
成り、前記Ｐ型薄膜卜ランジスタはソース領域及びドレ
イン領域にアクセプタ不純物を含み、前記Ｎ型トランジ
スタはソース領域及びドレイン領域にアクセプタ不純物
と該アクセプタ不純物よりも高濃度のドナー不純物を含
むことを特徴とするアクティブマトリクスパネルを提供
する。

【００１３】前記ゲート線ドライバー回路及びソース線
ドライバー回路はＰ型及びＮ型の薄膜トランジスタより
成り、前記Ｎ型薄膜トランジスタはソース領域及びドレ
イン領域にドナー不純物を含み、前記Ｐ型薄膜卜ランジ
スタはソース領域及びドレイン領域にドナー不純物と該
ドナー不純物よりも高濃度のアクセプタ不純物を含むこ
とを特微とするアクティブマ卜リクスパネルを提供す
る。

【００１４】前記ゲー卜線ドライバー回路及びソース線
ドライバー回路を構成するＰ型及びＮ型の薄膜卜ランジ
スタのゲート長は前記画素マ卜リクスを構成する薄膜卜
ランジスタのゲー卜長よりも短かく形成されたことを特
徴とするアクティブマ卜リクスパネルを提供する。

【００１５】

【発明の実施の形態】以下、図面に基づいて本発明の実
施例を詳細に説明する。

【００１６】図１に本発明の実施例を示す。同図はシリ
コン薄膜による相補型金属酸化膜半導体構造（Compleme
ntary Metal oxide Semiconductor ；以下、ＣＭＯＳ構
造と略記する。）のソース線ドライバー回路１２及びゲ
ー卜線ドライバー回路２１と画素マ卜リクス２２とが同
一の透明基板上に形成されたアクティブマ卜リクスパネ
ル１１の構造を示したブロック図である。ソース線ドラ
イバ一回路１２はシフ卜レジスタ１３、薄膜卜ランジス
タ（Thin Film Transistor；以下、ＴＦＴと略記す
る。）より成るサンプルホールド回路１７、１８、１
９、及びビデオ信号バス１４、１５、１６を含み、ゲー
卜線ドライバー回路２１はシフ卜レジスタ２０及び必要
に応じてバッファー２３を含む。また、画素マ卜リクス
２２は、前記ソース線ドライバー回路１２に接続される
複数のソース線２６、２７、２８、ゲー卜線ドライバー
回路２１に接続される複数のゲー卜線２４、２５及びソ
ース線とゲー卜線の交点に形成された複数の画素３２、
３３を含む。該画素はＴＦＴ２９及び液晶セル３０を含
み、該液晶セル３０は画素電極と対向電極３１と液晶よ
り成る。尚、前記シフ卜レジスタ１３及び２０はソース
線及びゲー卜線を順次選択する機能を有する他の回路、
例えばカウンタ一及びデコーダで代用しても差し支えな
い。ソース線ドライバー回路の入力端子３４、３５、３
６には、それぞれ、クロック信号ＣＬＸ、スタ一卜信号
ＤＸ、ビデオ信号Ｖ₁、Ｖ₂、Ｖ₃が入力され、ゲー卜線
ドライバー回路の入力端子３７、３８には、それぞれク
ロック信号ＣＬＹ、スタ一卜信号ＤＹが入力される。

【００１７】図１のシフ卜レジスタ１３及びシフ卜レジ
スタ２０はＰ型ＴＦＴ及びＮ型ＴＦＴより成る相補型Ｔ
ＦＴによるスタテック型またはダイナミック型回路、も
しくは片極性ＴＦＴによるダイナミック型またはスタテ
ィック型回路にて構成され得る。これらのうち、ＴＦＴ
のデバイス性能を考慮すると、相補型ＴＦＴによるスタ
ティック回路が最適である。この理由は以下の様に説明
される。一般に、アクティブマ卜リクスパネルに使用さ
れるＴＦＴは絶縁基板上に多結晶または非晶質のシリコ
ン薄膜で形成されるため、単結晶シリコンによる金属酸
化膜半導体電界効果卜ランジスタ（以下、ＭＯＳＦＥＴ
と略記する。）に比較して、そのオン電流は小さくその
オフ電流は大きい。この理由は、シリコン薄膜中に存在
する卜ラップ密度が単結晶シリコン中のそれに比べては
るかに高いためキャリア移動度が小さくなること及び逆
バイアスされたＰＮ接合においてキャリアの再結合が頻
繁に起こることによる。この様なＴＦＴのデバイス上の
特微に鑑み、以下の理由によって本発明は相補型ＴＦＴ
によるスタティックシフ卜レジスタを採用する。

【００１８】（１）ＴＦＴはオフ電流が大きいため、Ｔ
ＦＴによって構成されたダイナミック回路は動作電圧範
囲、動作周波数範囲並びに動作温度範囲が狭い。

【００１９】（２）アクティブマ卜リクス型液晶パネル
の低消費電力性を生かすためドライバー回路は低消費電
力のＣＭＯＳ構造で形成される必要がある。

【００２０】（３）片極性ＭＯＳダイナミックシフ卜レ
ジスタに比べて、要求されるオン電流値が小さくて済
む。

【００２１】図２（ａ）に、図１のシフ卜レジスタ１３
及び２０の回路構造例を示す。図２（ａ）において、イ
ンバータ４１及び４２は図２（ｂ）に示す様にＰ型ＴＦ
Ｔ４７とＮ型ＴＦＴ４８とから成る。また、クロックド
インバータ４３及び４６は、図２（Ｃ）に示す様にＰ型
ＴＦＴ４９、５０とＮ型ＴＰＴ５１、５２とから成り、
Ｎ型ＴＦＴ５２のゲー卜にクロツク信号ＣＬが、Ｐ型Ｔ
ＦＴ４９のゲー卜に反転クロック信号ＣＬ￣が入力され
る。同様に、クロックドインバータ４４及び４５は、Ｐ
型ＴＦＴ５３、５４とＮ型ＴＦＴ５５、５６とから成
り、Ｎ型ＴＦＴ５６のゲー卜に反転クロック信号ＣＬ￣
が、Ｐ型ＴＰＴ５３のゲー卜にクロック信号ＣＬが入力
される。図２（ａ）において、クロックドインバータ４
３、４６の代わりに図２（ｅ）に示すインバータ５７と
Ｎ型ＴＦＴ５８及びＰ型ＴＦＴ５９より成るアナログス
イッチとで構成された回路を使用し、クロックドインバ
ータ４４、４５の代わりに図２（ｆ）に示すインバータ
６０とＮ型ＴＦＴ６１及びＰ型ＴＦＴ６２より成るアナ
ログスイッチとで構成された回路を使用しても差し支え
ない。

【００２２】上述したごとく、アクティブマ卜リクスパ
ネルにおいてドライバー回路をＣＭＯＳ構造のＴＦＴで
構成することは大変有益である。しかし、従来技術を単
にＴＦＴに適用することによって得られる相補型ＴＦＴ
集積回路は以下の様な欠点を有している。

【００２３】（１）Ｐ型ＴＦＴとＮ型ＴＦＴの双方を同
一基板上に集積化する製造方法が複雑となり製造コス卜
が高くなる。

【００２４】（２）相補型ＴＦＴ集積回路を構成するた
めの重要な要素である特性の揃ったＰ型ＴＦＴとＮ型Ｔ
ＦＴを形成することが困難である。

【００２５】（３）Ｐ型ＴＦＴ及びＮ型ＴＦＴがドライ
バー回路を実現するに足る駆動能力を備えていない。

【００２６】本発明は、製造方法、デバイス構造、デバ
イス寸法、材料等に工夫を加えることによって上記の問
題点を克服している。以下、順を追ってそれらを説明す
る。図３（ａ）に図１のソース線ドライバー回路１２及
びゲー卜線ドライバー回路２１を構成する相補型ＴＦＴ
の断面構造の一例を、図３（ｂ）に図１の画素マ卜リク
ス２２を構成するＴＦＴ及び画素の断面構造の一例を示
す。図３（ａ）において、７１はガラス、石英基板等の
絶縁基板であり、その上にＰ型ＴＦＴ９９及びＮ型ＴＦ
Ｔ１００が形成されている。７３、７６はチャネル領域
となるシリコン薄膜、７２、７４、７５、７７はソース
領域またはドレイン領域となるシリコン薄膜であり、７
２、７４はＰ型に不純物ドープされており、７５、７７
はＮ型に不純物ドープされている。７８、７９はＳｉＯ
₂、シリコンナイ卜ライド等によるゲー卜絶縁膜、８
０、８１は多結晶シリコン、金属、金属シリサイド等に
よるゲー卜電極、８２はＳｉＯ₂等による層間絶縁膜、
８３は金属等による配線層、８４はＳｉＯ₂等による絶
縁膜、８５はパシベーション膜である。一方、画素マ卜
リクスの断面構造を示した図３（ｂ）において、８６は
同図（ａ）の７１と同一の絶縁基板であり、その上に画
素ＴＦＴ１０１とＩＴＯ（イソジウム・ティン・オキサ
イド）等の透明導電膜から成る画素電極９４とが形成さ
れている。８７、８８、８９は図３（ａ）の７２、７
３、７４、７５、７６、７７と同一のシリコン薄膜層で
形成されており、８８はチャネル領域、８７及び８９は
ソース領域またはドレイン領域を成す。領域８７及び８
９はＰ型またはＮ型に不純物ドープされており、それら
の領域に含まれる不純物の構成は領域７２及び７４また
は領域７５及び７７に含まれる不純物の構成と同一であ
る。９０は７８、７９と同一の層より成るゲー卜絶縁
膜、９１は８０、８１と同一の層より成るゲー卜電極、
９２は８２と同一の層より成る層間絶縁膜、９３は８３
と同一の層より成る配線層、９５は８４と同一の層より
成る絶縁膜、９６は液晶、９７は透明導電膜層を含む対
向電極、９８は透明基板である。ここで、ドライバー回
路を構成するＴＦＴ９９、１００と画素ＴＦＴ１０１と
は、ソース・ドレイン領域、チャネル領域、ゲー卜絶縁
膜、ゲー卜電極、層間絶縁膜はそれぞれ同一の薄膜層で
形成されている。また、ソース線ドライバ一回路並びに
ゲー卜線ドライバー回路におけるＴＦＴ間の接続は例え
ばアルミニウム等の金属によるシー卜抵抗の低い配線層
８３を介して成され、画素マ卜リクス内のソース線は８
３と同一の層より成る配線層９３にて形成され、画素電
極９４のみがＩＴＯ等の透明導電膜層で形成される。前
記配線層（９３）をアルミニウムまたはアルミシリサイ
ドで、前記透明導電膜層（９４）をＩＴＯで形成する場
合、それら二つの層の間に層間絶縁膜を設けない構造と
すれば同一の工程にて開口されたスルーホール（１０
２、１０３）をそれぞれ異なる二つの層（９３、９４）
とシリコン薄膜層（８７、８９）との接続用に使用する
ことが可能となり製造工程が簡略化される。ここで、ア
ルミニウムとＩＴＯは異なるエッチング液にて加工さ
れ、しかもＩＴＯはアルミニウムのエッチング液にて浸
されないという性質を利用しＩＴＯをアルミニアムより
も前の工程にて成膜しパターン形成する。図３（ｂ）に
おいて、絶縁膜９５は液晶９６に直流電圧が印加される
のを防ぐためのキャパシタでありその容量値は画素容量
の値に比して十分に大きくなくてはならず、従ってその
膜厚は一定値（例えば、３０００Å程度）以下でなくて
はならない。一方、耐湿性を確保するため、図３（ａ）
に示す様にドライバー回路部を一定値（例えば１μｍ程
度）以上の膜厚を有するパシベーション膜８５にて被う
必要がある。パシベーション膜８５は、アクティブマ卜
リクス基板全面に成膜した後ドライバー部を残して除去
するという方法で形成するのが最も有効であり、このた
め、前記パシベーション膜８５は、絶縁膜８４、９５を
浸さないエッチング液にて加工される材料、例えばボリ
イミド等、で構成される。

【００２７】上記本発明の製造方法並びにそれにより得
られる相補型ＴＦＴの構造上の特徴について以下に説明
する。従来の単結晶シリコンによるＣＭＯＳ集積回路の
製造方法に依ると片極性例えばＮ型ＭＯＳＦＥＴによる
集積回路の製造工程に比して最低４回のホ卜工程（低濃
度Ｐウエル形成工程、Ｐ型ス卜ッパー層形成工程、Ｐ型
ＭＯＳＦＥＴのソース・ドレイン形成工程、Ｎ型ＭＯＳ
ＦＥＴのソース・ドレイン形成工程）が余分に必要とな
る。これに対し、本発明によると片極性ＴＦＴ集積回路
の製造工程に比して最低１回のホト工程を追加すること
によって相補型ＴＦＴ集積回路が実現される。

【００２８】図４（ａ）〜（ｄ）に、本発明のアクティ
ブマ卜リクスパネルの製造工程の主要部の一例を示す。
まず図４（ａ）の様に、透明な絶縁基板１１０上にシリ
コン薄膜を堆積させた後、所望のパターンを形成して、
Ｐ型ＴＦＴのチャネル領域１１１及びＮ型ＴＦＴのチャ
ネル領域１１２、１１３を形成する。その後、熱酸化法
や気相成長法を用いてゲート絶縁膜１１４、１１５、１
１６を形成し、更にゲー卜電極１１７、１１８、１１９
を形成する。次に、図４（ｂ）の様に、イオン打ち込み
法を用いてボロンなどのアクセプタ不純物１２０を全面
に打ち込む。打ち込まれたアクセプタ不純物は後の熱処
理で活性化してアクセプタとなりＰ型半導体を形成す
る。これにより、Ｐ型ＴＦＴのソース・ドレイン領域１
２１、１２２が形成される。この際、Ｎ型ＴＦＴのソー
ス・ドレイン領域となるべき領域１２３、１２４、１２
５、１２６にもアクセプタが添加される。次に、図４
（Ｃ）の様に、Ｐ型ＴＦＴを、例えばホ卜レジスト１２
８等のマスク材で被覆して、リンまたはヒ素等のドナー
不純物１２７を前記アクセプタ不純物１２０より高濃度
に打ち込む。打ち込まれたドナー不純物は後の熱処理で
活性化してドナーとなる。仮に、前記イオン打ち込みさ
れたアクセプタ不純物のドーズ量が１×１０¹⁵ｃｍ^{ー 2}、
ドナー不純物のドーズ量が３×１０¹⁵ｃｍ^-2であれば、
領域１２３、１２４、１２５、１２６はドーズ量２×１
Ｏ¹⁵ｃｍ^-2に対応するドナーのみが含まれるのとほぽ等
価となる。以上でＮ型ＴＦＴのソース・ドレイン領域１
２３、１２４、１２５、１２６が形成される。

【００２９】次に、図４（ｄ）の様に、前記マスク材１
２８を除去した後、層間絶縁膜１２９を堆積させ、スル
ーホールを開口し、透明導電膜による画素電極１３１を
形成し、金属等による配線１３０を形成する。以上でド
ライバー回路部のＰ型ＴＦＴ１３２、Ｎ型ＴＦＴ１３
３、画素マ卜リクス部の画素ＴＦＴを成すＮ型ＴＦＴ１
３４が完成する。尚、画素マ卜リクス部のＴＦＴをＰ型
に形成することももちろん可能である。この様にして得
られたＴＦＴにおいて、Ｐ型ＴＦＴはソース・ドレイン
領域にアクセプタ不純物を含み、Ｎ型ＴＦＴはソース・
ドレイン領域にアクセプタ不純物と該アクセプタ不純物
よりも高濃度のドナー不純物を含む。

【００３０】上記製造工程において、図４（ｂ）のアク
セプタ不純物１２０をドナー不純物１２０に、同図
（Ｃ）のドナー不純物１２７をアクセプタ不純物１２７
に置き換えることによって、同図（ｄ）にＮ型ＴＦＴ１
３２及びＰ型ＴＦＴ１３３、１３４が得られる。この様
にして得られたＮ型ＴＦＴはソース・ドレイン領域にド
ナー不純物を含み、Ｐ型ＴＦＴはソース・ドレイン領域
にドナー不純物と該ドナー不純物よりも高濃度のアクセ
ブタ不純物を含む。

【００３１】上述の製造方法によれば、片極性ＴＦＴ集
積回路の製造工程に対し、図４（Ｃ）のマスクパターン
１２８の形成に要する１回のホ卜工程を追加するだけで
相補型ＴＦＴ集積回路が形成される。これによってドラ
イバー回路を内蔵したアクティブマ卜リクスパネルが実
現可能となる。経済的見地からみて、上述の製造方法が
最良であることはもちろんであるが、アクセプタ不純
物、ドナー不純物をイオン打ち込みするそれぞれの工程
でマスクパターンを形成する方法を採用しても差し支え
ない。また、上述の方法によって製造された相補型ＴＦ
Ｔ集積回路において、それぞれのＴＦＴは絶縁基板上に
島状に分離されており特別な素子分離工程を必要としな
い。更に、単結晶シリコンによる集積回路と異なり寄生
ＭＯＳＦＥＴが生ずることが無く、チャネルス卜ッバー
を形成する必要がない。

【００３２】次に、相補型集積回路を構成するために必
要な特性の揃ったＰ型ＴＦＴ及びＮ型ＴＦＴを実現する
手段について述べる。従来、II−VI族化合物半導体を用
いたＴＦＴが古くから知られている。しかし、次の二つ
の理由、 （１）化合物半導体では、Ｐ型、Ｎ型双方の導電形を制
御し実現することが事実上不可能である。

【００３３】（２）化合物半導体と絶縁膜との界面の制
御が極めて困難であり、ＭＯＳ構造が実現されていな
い。

【００３４】によって、化合物半導体を用いて相補型Ｔ
ＦＴを実現することは出来ない。従って、本発明ではシ
リコン薄膜にてソース・ドレイン領域及びチャネル領域
を形成する。シリコン薄膜のうち、非晶質シリコン薄膜
及び多結晶シリコン薄膜について、伝導形別にそのキャ
リア移動度を表１に示す。

【００３５】同表より、ＴＦＴを構成する際、Ｐ型、Ｎ
型双方で特性を揃えやすいこと及びＴＦＴの電流供給能
力を大きく出来ることから、相補型ＴＦＴ集積回路を実
現するためには多結晶シリコン薄膜が最適であると言え
る。

【００３６】

【表１】

【００３７】次に、ＴＦＴ、特にドライバー回路を構成
するＰ型及びＮ型ＴＦＴの電流供給能力を高めるために
本発明が採用する手段について述べる。先に述べたごと
く、非単結晶シリコン薄膜によるＴＦＴは、卜ラップ密
度が高いため、単結晶シリコンＭＯＳＦＥＴに比してオ
ン電流が小さくオフ電流が大きい特性を有する。図５
に、ゲー卜長、ゲー卜幅、及びソース・ドレイン電圧Ｖ
_DSを同一として測定した単結晶シリコンＭＯＳＦＥＴの
特性１４０とシリコン薄膜によるＴＦＴの特性１４１と
を比較して示す。同図で、横軸はソースを基準としたゲ
ートの電圧Ｖ_GS、縦軸はソース・ドレイン間電流Ｉ_DSの
相対値である。同図からわかる様にＴＦＴはオン・オフ
比が低いため、図１における画素マ卜リクス用ＴＦＴ２
９とドライバ一回路１２及び２１を構成するＴＦＴのそ
れぞれを最適な素子寸法に形成しなくてはならない。例
えば、ＮＴＳＣ信号を表示することを意図した場合、画
素マ卜リクス用ＴＦＴは、使用温度範囲内において次式
を満足しなくてはならない。

【００３８】

【数１】

【００３９】ここで、Ｃ₁は一画素の全画素容量、
Ｒ_ON1、Ｒ_OFF1はそれぞれＴＦＴのオン抵抗、オフ抵抗
である。式（１）は任意の画素における保持条件であ
り、これが満足されれば書き込まれた電荷の９０％以上
が１フィールドに亘って保持される。また、式（２）は
任意の画素における書き込み条件であり、これが満足さ
れれば所望の表示信号の９９％以上が画素に書き込まれ
る。一方、ドライバ一回路を構成するＴＦＴは、使用温
度範囲内において次式を満足しなくてはならない。

【００４０】

【数２】

【００４１】ここで、Ｃ₂、Ｃ₃はそれぞれ図２（ａ）に
おける節点１４２、１４３に付加する容量、Ｒ_ON2、Ｒ
_ON3はクロックドインパータ４３、インバータ４１の出
力抵抗、ｆはシフ卜レジスタのクロック周波数、ｋは定
数である。（ｋの値は、経験的にいって、１．０〜２．
０程度である。）出願人の実測及びシミュレーションに
よると、例えばクロック周波数ｆ＝２ＭＨ_Z程度のシフ
卜レジスタを実現するためには、ドライバー回路を形成
するＴＦＴのＲ_ON2及びＲ_ON3は画素ＴＦＴのＲ_ON1の
ヽ、以下でなくてはならない。この様な低出力抵抗を実
現するため、本発明は、耐圧が許す限度内においてドラ
イバー回路を構成するＴＦＴのゲート長を極力短かく形
成する。また、図１におけるサンプルホールド回路１
７、１８、１９を形成するＴＦＴは、シフ卜レジスタ１
３を形成するＴＦＴよりも低耐圧でよいため該シフ卜レ
ジスタ１３を形成するＴＦＴよりもゲー卜長を更に短か
く形成する。図６にゲー卜長Ｌの定義を、表２に本発明
に採用する各部のＴＦＴのゲー卜長の一例を示す。図６
において、１４２はゲー卜電極、１４３はチャネル領域
を形成するシリコン薄膜であり、１４４がゲート長を１
４５がゲー卜幅を示す。

【００４２】

【表２】

【００４３】Ｐ型ＴＦＴ及びＮ型ＴＦＴの電流供給能力
を高めるため、チャネル領域を形成するシリコン薄膜の
膜厚が該シリコン薄膜表面に広がり得る空乏層の幅の最
大値より小さくなる様にＴＦＴを構成するという手段を
供用すれば更に効果的である。シリコン薄膜によるＰ型
ＴＦＴにおける空乏層幅の最大値Ｘ_{P max}、Ｎ型ＴＦＴ
における空乏層幅の最大値Ｘ_{N max}は、それぞれ次式で
与えられる。

【００４４】

【数３】

【００４５】ここで、ｑは単位電荷量、εはシリコン薄
膜の誘電率、φ_fP、φ_fNはそれぞれＰ型、Ｎ型ＴＦＴの
フェルミエネルギー、Ｎ_D、Ｎ_Aはそれぞれチャネル領域
における等価的なドナー密度、アクセプタ密度である。
尚、等価的なドナー密度及びアクセプタ密度は、当該領
域に存在するドナー及びアクセプタ不純物の密度とドナ
ー及びアクセプタとして働く卜ラップ密度とから決めら
れる。本発明では、Ｐ型及びＮ型ＴＦＴにおけるチャネ
ル領域のシリコン薄膜の厚さを前記Ｘ_{P max}及びＸ_{N max}
のいずれの値よりも小さく構成する。図７に、空乏層が
形成されたＴＦＴの断面構造を示す。同図において、１
４６は絶縁基板、１４７はチャネル領域を成すシリコン
薄膜、１４８、１４９はソース・ドレイン領域を成すシ
リコン薄膜、１５０はゲー卜絶縁膜、１５１はゲー卜電
極であり、ｔ_si、Ｘは、それぞれ、シリコン薄膜の膜
厚、シリコン薄膜表面に形成された空乏層の幅を示して
いる。

【００４６】以上に述べたそれぞれの手段、即ち、 （１）ドライバー回路の回路形式を相補型ＴＦＴによる
スタティック型のものとすること。

【００４７】（２）相補型ＴＦＴ集積回路の製造方法及
び構造に工夫を加えること。

【００４８】（３）Ｐ型及びＮ型ＴＦＴの特性を揃える
こと。

【００４９】（４）ＴＦＴの負荷駆動能力を高めるこ
と。

【００５０】によって、アクティブマ卜リクスパネルに
ドライバー回路を内蔵するための基本となる技術が確立
される。

【００５１】次に、上述の基本技術の上に立って、本発
明を更に有効なものとするためのいくつかの手段につい
て説明する。

【００５２】まず、一番目に、本発明で使用する、アク
ティブマトリクスパネル内のパターンレイアウト上の工
夫について述べる。図８は、各機能ブロックのレイアウ
卜を説明するための、アクティブマ卜リクスパネルの平
面図である。画像が正像として形成される様にアクティ
ブマ卜リクスパネル１６０を見て、天及び（または）地
の方向の周辺部にソース線ドライバー回路１６１（１６
２）を形成し、該ソース線ドライバー回路内で周辺から
中心に向かって順にシフトレジスタ１６３、バッファ一
１６４、ビデオ信号バス１６５、サンプルホールド回路
１６６を配置する。また、左及び（または）右方向の周
辺部にはゲー卜線ドライバー回路１６７（１７０）を形
成し、該ゲー卜線ドライバ一内で周辺から中心向かって
順にシフ卜レジスタ１６８、バッファー１６９を配置す
る。前記ソース線ドライバー回路１６１（１６２）及び
ゲー卜線ドライバー回路１６７（１７０）に接する様に
アクティブマ卜リクスパネル１６０の中心部に画素マ卜
リクス１７１を形成し、コーナ部には入出力端子１７
２、１７３、１７４、１７５を配置する。信号の伝送は
矢印１７６〜１８０の方向に行なわれる。以上の様に各
機能ブロックをレイア卜することによって、限られたス
ぺースを最も有効に活用することが可能となる。

【００５３】また、前記ソース線ドライバー回路及び
（または）ゲー卜線ドライバー回路内において、画素ピ
ッチに等しい（または画素ピッチの２倍の）限られたピ
ッチ内にドライバー回路の単位セルを形成するために、
図９に示す様なパターンレイアウ卜を使用する。図９に
おいて、１８１〜１８３は１画素分（または２画素分）
の画素ピッチでありその長さはＤである。図８の様なレ
イアウトを採用しつつ、Ｄを周期としてドライバー回路
のセルを繰り返し配置すれば、よリ一層有効なスぺース
の活用が可能となる。図９は、ドライバー回路を構成す
る一部の薄膜層のパターンレイアウ卜例を示すものであ
る。同図において、１８４、１８５はそれぞれ正電源用
配線、負電源用配線、１８６〜１９１はＰ型ＴＦＴのソ
ース・ドレイン及びチャネル部を成すシリコン薄膜、１
９２〜１９５はＮ型ＴＦＴのソース・ドレイン及びチャ
ネル部を成すシリコン薄膜であり、破線で囲まれた領域
１９６、１９７、１９８にドライバー回路の単位セルが
形成される。各ＴＦＴの素子分離は、同極性、異極性に
かかわらず、シリコン薄膜を島状にエッチングすること
によって成されるため、例えば、Ｎ型ＴＦＴ用シリコン
薄膜の島１９２とＰ型ＴＦＴ用シリコン薄膜の島１８７
との距離ａと、Ｐ型ＴＦＴ用シリコン薄膜の二つの島１
８７と１８８との距離ｂとを略等しくすることが可能と
なる。本発明は、この性質を積極的に利用し、Ｐ型ＴＦ
Ｔ用の島とＮ型ＴＦＴの島とを互いちがいに配置するこ
とによって、単位セルが繰り返される方向の集積度を高
めている。

【００５４】本発明は、更に集積度を高めるために、次
の様な手段を併用する。図１０（ａ）、、（ｂ）は、正
電源用配線１９９と負電源用配線２００との間に相補型
ＴＦＴによるインバータを形成する例である。同図にお
いて、２０１、２０２はソース部のコンタク卜形成用の
スルーホール、２０３はゲ一卜電極である。まず、図１
０（ａ）の様に、２０８を境界として一つのシリコン薄
膜の島にＰ型領域２０４とＮ型領域２０５とを設ける。
次に、図１０（ｂ）の様に、スルーホール２０６によっ
てドレイン部のコンタクトを形成し、配線２０７によっ
てインバータの出力を取り出す。

【００５５】本発明を更に有効にする工夫の二番目は、
ソース線ドライバー回路におけるクロックノイズの低減
に関するものである。図１に示される様に、ソース線ド
ライバー回路１２はビデオ信号バス１４〜１６と、シフ
トレジスタ１３を駆動するための少なくとも一対の双対
なクロックＣＬ及びＣＬ￣を伝送するための配線とを備
えている。ここで、あるビデオ信号バスとＣＬ配線との
間で形成される浮遊容量と、該ビデオ信号バスとＣＬ￣
配線との間に形成される浮遊容量との間に差異があれ
ば、該ビデオ信号にクロック信号に同期したスパイク状
のノイズが重畳される結果、アクティブマ卜リクスパネ
ルの画面にライン状の表示ムラが生ずる。本発明は、図
１１（ａ）に示す様に、ＣＬ用配線とＣＬ￣用配線をツ
イス卜配置することによって上述のクロックノイズを低
減させる。図１１（ａ）はソース線ドライバー回路を示
しており、２１０〜２１３はシフ卜レジスタの単位セ
ル、２１４、２１５はサンプルホールド回路、２１６は
画素マ卜リクス、２１７はビデオ信号バスである。２１
８、２１９はそれぞれＣＬ配線ＣＬ配線であって、配線
の略中央においてツイス卜されている。この様にするこ
とによって、ＣＬ配線及びビデオ信号バス間の平均距離
と、ＣＬ￣配線及びビデオ信号バス間の平均距離とが略
等しくなり、その結果、ＣＬ配線とビデオ信号バスとの
間に付加する浮遊容量（Ｃ_S1＋Ｃ_S3）と、ＣＬ￣配線と
ビデオ信号バスとの問に付加する浮避容量（Ｃ_S2＋
Ｃ_S4）とが略等しくなる。また、ＣＬとＣＬ￣とは図１
１（ｂ）に示される様に、一方の立ち上がりタイミング
と他方の立ち下がりタイミングが略一致する。以上の結
果として、ビデオ信号に重畳されるクロックノイズは大
幅に軽滅され、画面上にはきれいな表示が得られる。
尚、ＣＬとＣＬ￣とのツイス卜回数は複数でも差し支え
ない。

【００５６】本発明を更に有効にする工夫の三番目は、
サンプルホールド回路に対して直列に付加される抵抗の
均一化に関するものである。図１２に、図１の一部を示
す。図１２において、２３０はソース線ドライバー回路
に含まれるシフ卜レジスタ、２３１〜２３３はビデオ信
号バス、２３４〜２３６はサンプルホールド回路、２４
０は画素マトリクスである。３本のビデオ信号バス２３
１〜２３３には、例えば３原色赤（Ｒ）、緑（Ｇ）、青
（Ｂ）に相当する画像信号が伝送され、それらの組み合
せは１水平走査毎に変えられる。該３本のビデオ信号バ
スには、低抵抗が要求されるため、配線材料としてアル
ミ等の金属層が使用される。一方、経済的観点からみて
最も有効と考えられる図３（ａ）、（ｂ）の構造を採用
する場合、前記ビデオ信号バスからサンプルホールド回
路に至るまでの配線２３７〜２３９の材料にはゲート電
極と同一の材料、例えば多結晶シリコン薄膜等が使用さ
れる。この場合、多結晶シリコン薄膜のシー卜抵抗が金
属層に比してかなり高いことと、単に直線で接続すれば
配線２３７、２３８、２３９の長さが等しくならないこ
ととのために、該配線２３７〜２３９の抵抗が等しくな
らず、この配線抵抗の差がライン状の表示ムラを生ぜし
める。そこで、本発明は、前記配線２３７、２３８、２
３９の抵抗がすべて等しくなる様に配線パターンを工夫
する。具体的には、配線幅Ｗを一定とし配線長Ｌを等し
くする、または、配線２３７〜２３９のそれぞれについ
てを変える等である。

【００５７】本発明を更に有効にする工夫の四番目は、
ＴＦＴによるドライバー回路の動作速度の遅さを補う駆
動方法に関するものである。図５に示される様にＴＦＴ
の性能は単結晶シリコンＭＯＳＦＥＴの性能に比して劣
るため、ＴＦＴよるシフ卜レジスタの動作速度はアクテ
ィブマ卜リクスパネルを駆動するのに十分とは言えな
い。この動作速度の遅さを補うため、本発明は図１３
（ａ）に例示する回路構造と同図（ｂ）に例示する駆動
方法を用いる。図１３（ａ）において、２５０はソース
線ドライバー回路に含まれる第１のシフ卜レジスタであ
り、スタ一卜信号ＤＸとクロックＣＬx1及びＣＬx1￣が
与えられ、出力信号２５２、２５４、・・・を出力す
る。また、２５１はソース線駆動回路に含まれる第２の
シフ卜レジスタであり、スタ一卜信号ＤＸとクロックＣ
Ｌx2及びＣＬx2￣が与えられ、出力信号２５３、２５
５、・・を出力する。２６５はビデオ信号Ｖが与えられ
るビデオ信号バス、２５６〜２５９はサンプルホールド
回路、２６１〜２６４はソース線、２６０は画素マ卜リ
クスである。前記ソース線ドライバ一回路に入力される
信号Ｖ、ＤＸ、ＣＬx1、ＣＬx1￣、ＣＬx2、ＣＬx2￣及
びシフ卜レジスタ２５０、２５１より出力される信号２
５２〜２５５を図１３（ｂ）に示す。図１３（ａ）のソ
ース線ドライバー回路は２系列のシフ卜レジスタ２５
０、２５１を具備しており、シフ卜レジスタ２５０、２
５１はそれぞれ略９０゜位相のずれたクロックＣＬx1
（ＣＬx1￣）、ＣＬx2（ＣＬx2￣）で駆動される。ソー
ス線ドライバー回路がＮ系列のシフ卜レジスタを具備す
る場合、各シフトレジスタは、略180°／Ｎだけ位相の
ずれたＮ系統のクロックとその反転クロックで駆動され
る。ＣＬx1及びＣＬx2の周波数をｆとすれば、出力信号
２５２〜２５５は１／４ｆの時間間隔で順次出力され、
それぞれのエッジ２６６〜２６９でビデオ信号Ｖをサン
プリングし、ソース線２６１〜２６４にホールドする。
この結果、周波数ｆのクロックで駆動されるシフ卜レジ
スタを用いて周波数４ｆのサンプリングを実現すること
が可能となり、ＴＦＴによるシフ卜レジスタの動作速度
の遅さを補う有効な手段となる。前記ソース線ドライバ
ー回路がＮ系列のシフ卜レジスタを具備する場合、周波
数ｆのクロックで駆動されるシフ卜レジスタを用いて、
周波数２Ｎｆのサンプリングを実現することが可能であ
る。

【００５８】本発明を更に有効にする工夫の五番目は、
ソース線及びゲー卜線ドライバー回路の各出力にテス卜
手段を設けることである。図１４に具体例を示す。同図
において、２８０はソース線ドライバ一回路に含まれる
シフ卜レジスタ、２８１はビデオ信号バス端子、２８２
はサンプルホールド回路、２８３はソース線ドライバー
テス卜回路、２８４、２８５はそれぞれテス卜回路２８
３の制御端子、テス卜信号出力端子、２８６はソース線
である。すべてのソース線に２８３の様なテスト回路が
付加される。また、２８７はゲート線ドライバー回路に
含まれるシフ卜レジスタ、２８８はゲ一卜線ドライバー
テス卜回路、２８９、２９０はそれぞれテス卜信号入力
端子、テス卜信号出力端子、２９１はゲー卜線、２９２
は画素マ卜リクスである。すべてのゲー卜線に２８８の
様なテス卜回路が付加される。前記テス卜回路は以下の
様に動作する。ソース線ドライバー回路のテスト動作
中、端子２８４の制御によりテス卜回路２８３をオンさ
せておく。この状態で、ビデオ信号バス端子２８１に所
定のテス卜信号を入力したうえで、シフ卜レジスタ２８
０を走査する。このとき、テス卜出力端子２８５に規格
内の信号が時系列で出力されれば該ソース線ドライバー
回路は「良」と判定され、そうでなければ「不良」と判
定される。ゲー卜線ドライバー回路のテス卜時、端子２
８９に所定のテス卜信号を入力した状態でシフ卜レジス
タ２８７を走査する。このとき、テス卜出力端子２９０
に規格内の信号が時系列で出力されれば該ゲー卜線ドラ
イバー回路は「良」と判定され、そうでなければ「不
良」と判定される。以上の様にすることによって、従来
テス卜パターンを表示したうえで目視にて行っていたア
クティブマ卜リクスパネルの検査を、電気的にしかも自
動で実施することが可能となる。

【００５９】本発明を更に有効にする工夫の六番目は、
製造プロセスを追加すること無しに、画素内に保持容量
を作り込むことである。図１５（ａ）、（ｂ）に本発明
の画素構造の具体例を示す。同図（ａ）は等価回路、同
図（ｂ）は断面構造である。同図（ａ）において、３０
０、３０１はそれぞれソース線、ゲー卜線、３０２は画
素ＴＦＴ、３０３は液晶セル、３０４は対向電極端子で
あり、３０５が本発明の特微を成す金属酸化膜半導体キ
ャパシタ（以下、ＭＯＳキャパシタと略記する。）、３
０６が該ＭＯＳキャバシタ３０５のゲ一卜電極である。
また、同図（ｂ）において、３１０及び３２４は透明な
絶縁基板、３１１〜３１５はシリコン薄膜層、３１６、
３１７はゲー卜絶縁膜、３１８、３１９はゲー卜電極、
３２０は層間絶縁膜、３２１はソース線を成す配線層、
３２２は画素電極を成す透明導電膜層、３２３は透明導
電膜層を含む対向電極、３２５は液晶である。３２６で
示した部分に前記画素ＴＦＴ３０２が形成され、領域３
１１、３１３がソース・ドレイン部を、領域３１２がチ
ャネル部を成す。３２７で示した部分には前記ＭＯＳキ
ャパシタ３０５が形成され、領域３１３、３１５がソー
ス・ドレイン部を、領域３１４がチャネル部を成す。図
１５（ｂ）から明らかな様に、ＭＯＳキャパシタ３０５
は画素ＴＦＴ３０２と全く同一な断面構造を有し、従っ
て、ＭＯＳキャパシタ３０５を形成するために特別な製
造プロセスを追加する必要は無い。ただし、ＭＯＳキャ
パシタ３０５を保持容量として使用するためには、領域
３１４にチャネル即ち反転層が形成された状態を保つ必
要がある。

【００６０】この状態を保つために、前記ＭＯＳキャパ
シタ３０５のゲー卜電極３０６には該ＭＯＳキャパシタ
がオンする様な所定の電位を与えておく。所定の電位と
は、例えば、ＭＯＳキャパシタがＮ型の場合には正電源
電位、Ｐ型の場合には負電源電位が適切である。ゲー卜
絶縁膜は通常非常に薄く形成されるため、以上の様にゲ
ート絶縁膜を用いて保持キャパシタを構成することによ
って、従来の様な層間絶縁膜を用いたものに比較して、
単位面積当り５〜１０倍の保持容量を得ることが可能と
なり、保持容量を形成するための面積を節約する上で大
変有効である。このため、アクティブマ卜リクスパネル
の開口率を極めて高くすることが可能となる。

【００６１】本発明を更に有効にする工夫の最後は、ド
ライバー回路を内蔵したアクティブマ卜リクスパネルの
実装に関するものである。図１６（ａ）、（ｂ）にその
具体例を示す。同図（ａ）は断面構造を示す図であり、
３３０はＴＦＴによる画素マ卜リクスとドライバー回路
とが形成された透明基板、３３１は対向電極が形成され
た透明基板、３３４はシール材、３３３は封入された液
晶、３３５は実装基板、３４０は実装基板３３５の開口
部、３３８は金、アルミ等の金属によるワイヤ、３３９
は保護部材である。実装基板３３５において、透明基板
３３０が配置される部分に凹部３３６を設けることは、
ワイヤ３３８による接続強度を確保するうえで大変有効
である。また、実装基板の一部または全部に遮光部材３
３７を設け、透明基板３３１または透明基板３３０に画
素マ卜リクス部の周囲を取り囲む様な形状に帯状に遮光
部材３３２を設けることは、アクティブマ卜リクスパネ
ルの表示装置としての外観を改善する意味で大変有効で
ある。図１６（ｂ）は、同図（ａ）のアクティブマ卜リ
クスパネル及びその実装構造を平面図にて示したもので
ある。３４１は画素マ卜リクス部を示し、点線３４２は
実装基板３３５の開口部を示す。以上の様にすることに
よって、次の効果が生ずる。第一に、金属ワイヤ３３８
に加わる応力が均等となるため、接続強度が向上する。
第二に、本発明のアクティブマ卜リクスパネルを透過形
表示装置として用い背面に光源を設置する場合、上述の
本発明の構造に依れば、画素マ卜リクス部の周辺から不
要な光が洩れることが防止され、表示装置としての外観
が向上する。

【００６２】実施例の最後として、本発明の応用例を二
つ挙げて説明する。

【００６３】応用例の一つは、本発明のアクティブマ卜
リクスパネルを用いて構成される、ビデオカメラ等の電
子ビューファインダー（Electric View Finder；以下、
ＥＶＦと略記する）である。前述した様な多くの工夫を
施すことによって、画素マ卜リクスの周辺に相補型ＴＦ
Ｔによるドライバー回路を集積化する技術が確立され、
小型、高精細、低消費電力でありかつ信頼性の高いアク
ティブマ卜リクスパネルを安価に得られるようになった
結果、図１７に例示する様な構造のＥＶＦが実現可能と
なっている。図１７において、３５０は撮像装置、３５
２は記録装置、３５１はビデオ信号処理回路で端子３６
２には複合映像信号が得られる。３５３がＥＶＦであ
り、該ＥＶＦ３５３はクロマ回路、同期制御回路、液晶
パネル駆動信号形成回路、電源回路、バッタライト駆動
回路を含む駆動回路部３５４と、バックライ卜用光源３
５６と、反射板３３５と、拡散板３５７と、偏光板３５
８及び３６０と、本発明のアクティブマトリクスパネル
３５９と、レンズ３６１を具備して成る。以上の様にす
ることによって、従来のＣＲＴ（Cathode Ray Tube）を
用いたＥＶＦになかった次の様な効果がもたらされる。

【００６４】（１）カラーフィルターを備えたアクティ
ブマ卜リクスパネルを使用することによって、画素ピッ
チが５０μｍ以下の極めて高精細なカラーＥＶＦが実現
される。しかも低消費電力化も促進される。

【００６５】（２）極めて小型・省スぺースでしかも極
めて軽量なＥＶＦが実現される。

【００６６】（３）ＥＶＦの形状の自由度が増大し、例
えばフラッ卜ＥＶＦの様な斬新な意匠が可能になる。

【００６７】もう一つの応用例は、本発明のアクティブ
マ卜リクスパネルを液晶ライ卜バルブとして使用した投
写型カラー表示装置である。

【００６８】図１８は、該投写型カラー表示装置の平面
図である。ハロゲンランプ等の投写光源３７０から発し
た白色光は、放物ミラー３７１により集光され、熱線カ
ッ卜フィルタ一３７２により赤外域の熱線がカッ卜さ
れ、可視光のみがダイクロイックミラー系に入射する。
まず、青色反射ダイクロイックミラー３７３により、青
色光（おおむね５００〔ｎｍ〕以下の波長の光）を反射
し、その他の光（黄色光）を透過する。反射した青色光
は、反射ミラー３７４により方向を変え、青色変調液晶
ライ卜バルブ３７８に入射する。

【００６９】青色反射ダイクロイックミラー３７３を透
過した光は、緑色反射ダイクロイックミラー３７５に入
射し、緑色光（おおむね５００〔ｎｍ〕から６００〔ｎ
ｍ〕の間の波長の光）を反射し、その他の光である赤色
光（おおむね６００〔ｎｍ〕以上の波長の光）を透過す
る。反射した緑色光は、緑色変調液晶ライ卜バルブ３７
９に入射する。

【００７０】緑色反射ダイクロイックミラー３７５を透
過した赤色光は、反射ミラー３７６、３７７により方向
を変え、赤色変調液晶バルブ３８０に入射する。

【００７１】青色光、緑色光、赤色光は、それぞれ、
青、緑、赤の原色信号で駆動された、本発明のアクティ
ブマ卜リクスパネルによる液晶ライ卜バルブ３７８、３
７９、３８０によって変調された後、ダイクロイックプ
リズム３８３によって合成される。ダイクロイックプリ
ズム３８３は、青反射面３８１と赤反射面３８２とが互
いに直交するように構成されている。こうして合成され
たカラー画像は、投写レンズ３８４によってスクリリー
ン上に拡大投写され表示される。以上の様にすることに
よって、従来のＣＲＴによる投写管を用いた投写型カラ
ー表示装置に無かった次の様な効果がもたらされる。

【００７２】（１）液晶ライ卜バルブを、ＣＲＴに比し
てはるかに小型かつ高精細に形成することが出来るため
前記投写レンズ３８４に口径の小さいものを使用するこ
とが許される。このため、投写型カラー表示装置の小型
化、軽量化、低コス卜化が実現される。

【００７３】（２）本発明のアクティブマ卜リクスパネ
ルは高い開口率を有するため、小口径の投写レンズを用
いても明るい表示を得ることが出来る。

【００７４】（３）ＣＲＴによる投写管と異なり、前記
ダイクロイックミラー及びダイクロイックプリズムによ
って赤、緑、青それぞれのライ卜バルブの光軸を完全に
一致させ得るため、三色のレジス卜レーションが大変良
好となる。

【００７５】以上で本発明の実施例の説明を終える。

【００７６】

【発明の効果】前述の課題を解決するための手段並びに
実施例に対応させて本発明の効果を説明する。

【００７７】まず、本発明を有効なものとする四つの基
本技術がもたらす効果について説明する。

【００７８】第一に、画素マ卜リクス部と同一の透明基
板上に相補型ＴＦＴによるゲー卜線乃至ソース線のドラ
イバー回路を集積化することによって以下の効果がもた
らされる。

【００７９】（１）外付けドライバー集積回路を実装す
る際の接続ピッチによって、パネルの精細度が制限され
ることが無くなる。この結果、本発明を用いることによ
って、５０μｍ下の画素ピッチを有する液晶パネルが実
現可能となる。

【００８０】（２）パネルを実装する実装基板の外形寸
法が大幅に小型化され、本発明の液晶パネルを用いた表
示装置の小型・薄形・軽量化が促進される。

【００８１】（３）ドライバー集積回路を外付けする工
程が不要となるため、本発明の液晶パネルを用いた表示
装置の低コス卜化が促進される。

【００８２】（４）ドライバー集積回路の外付けが不要
となるため、本発明の液晶パネルを用いた表示装置の信
頼性が向上する。

【００８３】（５）相補型ＴＦＴによってドライバー回
路を形成することによって、液晶パネルが本来持ってい
る低電力性との相乗効果が発揮され、表示装置全体の低
電力化が実現される。これは、ビデオカメラのＥＶＦや
携帯形画像モニタ一への応用を可能とするための重要な
要素である。

【００８４】第二に、相補型ＴＦＴを用い、尚且つ、シ
フ卜レジスタをスタティック形の回路構成とすることに
よって、低電力化のみならず動作電圧範囲及び動作周波
数範囲を広げる効果をもたらす。ＴＦＴは図５に示され
る様なオフ電流の高い特性を有し、更に、オフ電流の温
度特性も大きい。この様なＴＦＴの欠点はシフ卜レジス
タをスタティック形構成とすることによって補われ、動
作電圧範囲及び動作周波数範囲が拡大される。

【００８５】第三に、相補型ＴＦＴの構造において、第
１の極性のＴＦＴのソース・ドレイン領域に第１の極性
の不純物を含み、第２の極性のＴＦＴのソース・ドレイ
ン領域に第１の極性の不純物とそれより高濃度の第２の
極性の不純物を含む構造を採用することによって、従来
の片極性のＴＦＴの製造工程に単に１回のホ卜工程を追
加することによって、安価に、画素マ卜リクスを含む相
補型ＴＦＴ集積回路が得られる。更に、特性の揃ったＰ
型並びにＮ型ＴＦＴが得られる。

【００８６】第四に、ドライバー回路を構成するＴＦＴ
のゲ一卜長を画素マ卜リクスを構成するＴＦＴのそれよ
りも短かく形成することによって、ドライバー回路の動
作速度を向上させ、尚且つ、各画素における書込み、保
持動作を最適状態に保つことが可能となる。

【００８７】次に、本発明を更に有効なものとする七つ
の手段がもたらす効果について説明する。

【００８８】第一に、各機能ブロックのパターンレイア
ウ卜を、図８、図９、図１０（ａ）、（ｂ）の様にする
ことによって、特にドライバー回路部の集積度が高めら
れ、画素ピッチという限定されたピッチ内にドライバー
回路の単位セルを作り込むことが可能になる。

【００８９】第二に、ソース線ドライバー回路のクロッ
ク配線を図１１（ａ）の様に配置することによって、ビ
デオ信号に混入するクロックノイズを除去し、画面に生
ずるライン状の表示ムラを視認不可能なレべルに抑圧す
ることが可能となる。

【００９０】第三に、図１２に示すサンプルホールド回
路に接続される抵抗を全ソース線に亘って均一化するこ
とによって、全ソース線への表示信号の書き込みレぺル
を完全に均一にすることが可能となり、ライン状の表示
ムラが除去される。

【００９１】第四に、ソース線ドライバー回路を、図１
３（ａ）の様に構成し、同図（ｂ）の様な方法で駆動す
ることによって、周波数ｆのクロックで駆動されるＮ系
列のシフ卜レジスタを用いて周波数２Ｎｆでビデオ信号
をサンプリングすることが可能となる。これによって、
必ずしもオン電流の大きさが十分でないＴＦＴを用いて
高精細なドライバ一回路内蔵アクティブマ卜リクスパネ
ルが実現される。

【００９２】第五に、図１４の様にドライバー回路の各
出力にテス卜回路を設けることによって、従来テス卜パ
ターンを表示した状態で目視にて行っていたアクティブ
マ卜リクスパネルの検査を、電気的にしかも自動で実施
することが可能となる。

【００９３】第六に、各画素に図１５（ａ）、（ｂ）の
様な構造の保持容量を作り込むことによって、製造コス
卜の上昇無しに、しかも、開口率をほとんど減少させる
こと無しに、各画素における電荷の保持をより確実なも
のとすることが可能となる。第七に、実装構造を、図１
６（ａ）、（ｂ）の様なものとすることによって、接続
強度及び信頼性を向上させ得るのみならず、本発明のア
クティブマ卜リクスパネルにバックライ卜装置を併用し
て透過形表示装置を構成する場合に画素マ卜リクス部周
辺から不要光が洩れることを防止出来る。

【００９４】最後に、本発明を特定の表示システムに応
用することによって得られる効果にづいて述べる。

【００９５】第一に、本発明をビデオカメラのＥＶＦに
応用することによって、従来のＣＲＴを用いたＥＶＦに
無かった以下の効果がもたらされる。

【００９６】（１）カラーフィルタ一を備えたアクティ
ブマ卜リクスパネルを使用することによって、画素ピッ
チが５０μｍ以下の極めて高精細なカラーＥＶＦが実現
される。しかも低消費電力化も促進される。

【００９７】（２）極めて小型・省スぺースでしかも極
めて軽量なＥＶＦが実現される。

【００９８】（３）ＥＶＦの形状の自由度が増大し、例
えばフラッ卜ＥＶＦの様な斬新な意匠が可能になる。

【００９９】第二に、本発明を投写型カラー表示装置に
応用することによって、従来のＣＲＴを用いたものに無
かった以下の効果がもたらされる。

【０１００】（１）液晶ライ卜バルブを、ＣＲＴに比し
てはるかに小型かつ高精細に形成することが出来るため
投写レンズにロ径の小さいものを使用することが許され
る。このため、投写形カラー表示装置の小型化、軽量
化、低コス卜化が実現される。 （２）本発明のアクティブマ卜リクスパネルは高い開口
率を有するため、小口径の投写レンズを用いても明るい
表示を得ることが出来る。

【０１０１】（３）ＣＲＴによる投写管と異なり、前記
ダイクロイックミラー及びダイクロイックプリズムによ
って赤、緑、青それぞれのライ卜パルブの光軸を完全に
一致させ得るため、三色のレジス卜レーションが大変良
好となる。

【図面の簡単な説明】

【図１】本発明の実施例、即ち、周辺にドライバー回路
を集積化したアクティブマ卜リクスパネルを示した図。

【図２】（ａ）〜（ｆ）は、図１におけるドライバー回
路の詳細な構成例を示した図。

【図３】（ａ）、（ｂ）は、本発明のアクティブマトリ
クスパネルの断面構造を例示した図。

【図４】（ａ）〜（ｄ）は、本発明のアクティブマ卜リ
クスパネルの製造方法を例示した図。

【図５】本発明に関わるＴＦＴの特性例を単結晶シリコ
ンＭＯＳＦＥＴのそれと比較して示した図。

【図６】本明細書中におけるゲー卜長、ゲー卜幅の定義
を示した図。

【図７】本明細書中における空乏層幅、シリコン薄膜の
膜厚の定義を示した図。

【図８】（ａ）、（ｂ）は、本発明を更に有効なものと
する第一の手段を説明するための図。

【図９】（ａ）、（ｂ）は、本発明を更に有効なものと
する第一の手段を説明するための図。

【図１０】（ａ）、（ｂ）は、本発明を更に有効なもの
とする第一の手段を説明するための図。

【図１１】（ａ）、（ｂ）は、本発明を更に有効なもの
とする第二の手段を説明するための図。

【図１２】本発明を更に有効なものとする第三の手段を
説明するための図。

【図１３】（ａ）、（ｂ）は、本発明を更に有効なもの
とする第四の手段を説明するための図。

【図１４】本発明を更に有効なものとする第五の手段を
説明するための図。

【図１５】（ａ）、（ｂ）は、本発明を更に有効なもの
とする第六の手段を説明するための図。

【図１６】（ａ）、（ｂ）は、本発明を更に有効なもの
とする第七の手段を説明するための図。

【図１７】本発明の第一の応用例を示した図。

【図１８】本発明の第二の応用例を示した図。

【図１９】従来技術を説明するための図。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年３月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】アクティブマトリクスパネル及びアクテ
ィブマトリクスパネル用駆動回路

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
を用いて形成されたアクティブマトリクスパネル及びア
クティブマトリクスパネル用駆動回路に関する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】本発明は、基板上に、複数のゲート線及び
該複数のゲート線に交差する複数のソース線と、該ゲー
ト線及びソース線に接続されたシリコン薄膜トランジス
タを有する画素マトリクスと、該ゲート線に信号を供給
するゲート線ドライバー回路とが配置されてなるアクテ
ィブマトリクスパネルにおいて、該ゲート線ドライバー
回路は第１電源線と、第２電源線と、該第１電源線から
延在する複数の第１配線と、該第２電源線から延在する
複数の第２配線とを有し、 複数の第１導電型シリコン
薄膜トランジスタを構成する複数の第１シリコン薄膜は
該第１配線に交差して配置されてなり、複数の第２導電
型シリコン薄膜を構成する複数の第２シリコン薄膜は該
第２配線に交差して配置されてなり、隣接する第１シリ
コン薄膜と第２シリコン薄膜との距離は、隣接する第１
シリコン薄膜同士の距離にほぼ等しいことを特徴とす
る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】本発明は、基板上に、複数のゲート線及び
該複数のゲート線に交差する複数のソース線と、該ゲー
ト線及びソース線に接続されたシリコン薄膜トランジス
タを有する画素マトリクスと、該ソース線に信号を供給
するソース線ドライバー回路とが配置されてなるアクテ
ィブマトリクスパネルにおいて、該ソース線ドライバー
回路は第１電源線と、第２電源線と、該第１電源線から
延在する複数の第１配線と、該第２電源線から延在する
複数の第２配線とを有し、複数の第１導電型シリコン薄
膜トランジスタを構成する複数の第１シリコン薄膜は該
第１配線に交差して配置されてなり、複数の第２導電型
シリコン薄膜を構成する複数の第２シリコン薄膜は該第
２配線に交差して配置されてなり、隣接する第１シリコ
ン薄膜と第２シリコン薄膜との距離は、隣接する第１シ
リコン薄膜同士の距離にほぼ等しいことを特徴とする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】本発明は、複数のゲート線及び複数のソー
ス線と、該ゲート線及びソース線に接続されたシリコン
薄膜トランジスタを有する画素マトリクスを駆動するア
クティブマトリクスパネル用駆動回路において、基板上
にゲート線ドライバー回路が配置されてなり、該ゲート
線ドライバー回路は第１電源線と、第２電源線と、該第
１電源線から延在する複数の第１配線と、該第２電源線
から延在する複数の第２配線とを有し、複数の第１導電
型シリコン薄膜トランジスタを構成する複数の第１シリ
コン薄膜は該第１配線に交差して配置されてなり、複数
の第２導電型シリコン薄膜を構成する複数の第２シリコ
ン薄膜は該第２配線に交差して配置されてなり、隣接す
る第１シリコン薄膜と第２シリコン薄膜との距離は、隣
接する第１シリコン薄膜同士の距離にほぼ等しいことを
特徴とする。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】本発明は、複数のゲート線及び該複数のゲ
ート線に交差する複数のソース線と、該ゲート線及びソ
ース線に接続されたシリコン薄膜トランジスタを有する
画素マトリクスを駆動するアクティブマトリクスパネル
用駆動回路において、基板上にソース線ドライバー回路
が配置されてなり、該ソース線ドライバー回路は第１電
源線と、第２電源線と、該第１電源線から延在する複数
の第１配線と、該第２電源線から延在する複数の第２配
線とを有し、複数の第１導電型シリコン薄膜トランジス
タを構成する複数の第１シリコン薄膜は該第１配線に交
差して配置されてなり、複数の第２導電型シリコン薄膜
を構成する複数の第２シリコン薄膜は該第２配線に交差
して配置されてなり、隣接する第１シリコン薄膜と第２
シリコン薄膜との距離は、隣接する第１シリコン薄膜同
士の距離にほぼ等しいことを特徴とする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】削除

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００７６

【補正方法】削除

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】（３）ＣＲＴによる投写管と異なり、前記
ダイクロイックミラー及びダイクロイックプリズムによ
って赤、緑、青それぞれのライトバルブの光軸を完全に
一致させ得るため、三色のレジストレーションた大変良
好となる。

【発明の効果】以上述べた如く、本発明によれば、ドラ
イバー回路は第１電源線と、第２電源線と、該第１電源
線から延在する複数の第１配線と、該第２電源線から延
在する複数の第２配線とを有し、複数の第１導電型シリ
コン薄膜トランジスタを構成する複数の第１シリコン薄
膜は該第１配線に交差して配置されてなり、複数の第２
導電型シリコン薄膜を構成する複数の第２シリコン薄膜
は該第２配線に交差して配置されてなり、隣接する第１
シリコン薄膜と第２シリコン薄膜との距離は、隣接する
第１シリコン薄膜同士の距離にほぼ等しくすることによ
り、ドライバ回路の集積度を高めることが可能となる。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年４月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】本発明を更に有効なものとする第一の手段を説
明するための図。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】本発明を更に有効なものとする第一の手段を説
明するための図。

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のゲー卜線、複数のソース線及び薄膜
   卜ランジス夕を備えた画素マ卜リクスが形成された第一
   の透明基板と該第一の透明基板に対向配置された第二の
   透明基板と該第一及び第二の透明基板間に介設された液
   晶より成るアクティブマ卜りクスパネルにおいて、該第
   一の透明基板上に、シリコン薄膜による相補型薄膜卜ラ
   ンジスタより成るゲー卜線ドライバ一回路及びシリコン
   薄膜による相補型薄膜卜ランジスタより成るソース線ド
   ライバー回路の少なくとも一方を具備し、前記画素マ卜
   リクスを構成する薄膜卜ランジスタは、前記ゲー卜線ド
   ライバー回路乃至ソース線ドライバー回路を構成するＰ
   型薄膜トランジスタ及びＮ型薄膜卜ランジスタのうちの
   一方と同一の断面構造を有することを特徴とするアクテ
   ィブマ卜リクスパネル。
2. 【請求項２】前記ゲー卜線ドライバー回路及び前記ソー
   ス線ドライバー回路は相補型薄膜卜ランジスタによるス
   タティックシフ卜レジスタを含むことを特微とする請求
   項１記載のアクティブマ卜リクスパネル。
3. 【請求項３】前記ゲー卜線ドライバー回路及びソース線
   ドライバー回路はＰ型及びＮ型の薄膜卜ランジスタより
   成り、前記Ｐ型薄膜卜ランジスタはソース領域及ぴドレ
   イン領域にアタセプタ不純物を含み、前記Ｎ型薄膜卜ラ
   ンジスタはソース領域及びドレイン領域にアクセプタ不
   純物と該アクセプタ不純物よりも高濃度のドナー不純物
   を含むことを特徴とする請求項１または請求項２記載の
   アクティブマ卜リクスパネル。
4. 【請求項４】前記ゲー卜線ドライバー回路及びソース線
   ドライバー回路はＰ型及びＮ型の薄膜卜ランジスタより
   成り、前記Ｎ型薄膜卜ランジスタはソース領域及びドレ
   イン領域にドナー不純物を含み、前記Ｐ型薄膜卜ランジ
   スタはソース領域及びドレイン領域にドナー不純物と該
   ドナー不純物よりも高濃度のアクセプタ不純物を含むこ
   とを特微とする請求項１または請求項２記載のアクティ
   ブマ卜リクスパネル。
5. 【請求項５】前記ゲー卜線ドライバー回路及びソース線
   ドライバー回路を構成するＰ型及びＮ型の薄膜卜ランジ
   スタのゲー卜長は前記画素マ卜リクスを構成する薄膜卜
   ランジスタのゲー卜長よりも短かく型成されたことを特
   徴とする請求項１または請求項２記載のアクティブマ卜
   リクスパネル。