JPH10336034A - Voltage/pulse converter changing pulse by voltage change - Google Patents
Voltage/pulse converter changing pulse by voltage changeInfo
- Publication number
- JPH10336034A JPH10336034A JP9267510A JP26751097A JPH10336034A JP H10336034 A JPH10336034 A JP H10336034A JP 9267510 A JP9267510 A JP 9267510A JP 26751097 A JP26751097 A JP 26751097A JP H10336034 A JPH10336034 A JP H10336034A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- pulse
- output
- power storage
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/54—Input signal sampled and held with linear return to datum
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はアナログ信号処理や
アナログディジタル混合信号処理のために電圧変化によ
りパルスを変化させる電圧／パルス変換器に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage / pulse converter for changing a pulse by a voltage change for analog signal processing or analog / digital mixed signal processing.
【０００２】[0002]
【従来の技術】一般に電圧／パルス変換機は電圧がある
一定値を越えた場合には同一パルスを継続して発生さ
せ、一定値以下になるとパルス発生を中断する。従っ
て、主に通信分野でキャリア周波数に該当するパルスを
発生させることに使用されてきた。2. Description of the Related Art In general, a voltage / pulse converter continuously generates the same pulse when a voltage exceeds a certain value, and interrupts the pulse generation when the voltage falls below a certain value. Therefore, it has been used mainly for generating a pulse corresponding to a carrier frequency in the communication field.
【０００３】従来、神経網コンピューターと同じ様な計
算機で信号を処理するためにアナログ／ディジタル（Ａ
／Ｄ）変換機を使用してアナログ電圧をディジタル値に
変換した後計算処理過程を遂行することにより計算速度
が落ちるという問題点があった。Conventionally, analog / digital (A) has been used to process signals with a computer similar to a neural network computer.
/ D) There is a problem that a calculation speed is reduced by performing a calculation process after converting an analog voltage into a digital value using a converter.
【０００４】特に従来のように神経網コンピューター等
に使用される電圧／パルス変換機をアナログ／ディジタ
ル変換機を利用して実現する場合にアナログ／ディジタ
ル変換機がチップの面積の大部分を占めるため大規模な
集積回路化をするには困難があり、製造工程が複雑にな
る問題点があった。従って、神経網コンピューター等に
使用するための新たな電圧／パルス変換機が必要になっ
ていた。[0004] In particular, when a voltage / pulse converter used for a neural network computer or the like is conventionally realized by using an analog / digital converter, the analog / digital converter occupies most of the chip area. There is a problem that it is difficult to realize a large-scale integrated circuit, and the manufacturing process becomes complicated. Therefore, a new voltage / pulse converter for use in a neural network computer or the like has been required.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、キャパシタ
ーの電圧変化によりパルスを変化させることにより、ア
ナログ信号処理又はアナログ・ディジタル混合信号処理
でアナログ電圧値を利用して速いアナログ演算を遂行で
きるようにする電圧／パルス変換機を提供することを目
的としている。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem. The present invention provides an analog signal processing or an analog / digital mixed signal by changing a pulse by changing a voltage of a capacitor. It is an object of the present invention to provide a voltage / pulse converter capable of performing a fast analog operation using an analog voltage value in processing.
【０００６】[0006]
【課題を解決するための手段】本発明は、前記の課題を
解決するために、外部から電流を入力され蓄電するため
の蓄電手段と、前記蓄電手段の出力電圧を入力されて所
定の基準電圧と比較してその結果を出力するための電圧
比較手段と、前記電圧比較手段の出力によりパルスを外
部に出力するためのパルス抽出手段と、前記パルス抽出
手段の出力を制御信号としてフィードバックされて前記
蓄電手段の電流が放電されるようにするための放電手段
を含むことを特徴とする電圧／パルス変換機を提供す
る。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a power storage means for receiving a current from outside and storing the same, and a predetermined reference voltage which is supplied with an output voltage of the power storage means. A voltage comparing means for outputting the result in comparison with a pulse extracting means for outputting a pulse to the outside by an output of the voltage comparing means, and an output of the pulse extracting means being fed back as a control signal, There is provided a voltage / pulse converter including discharge means for discharging a current of a power storage means.
【０００７】又、外部から電流を入力されて蓄電するた
めの蓄電手段と、前記蓄電手段の出力電圧を入力され所
定の基準電圧と比較しその結果を出力するための電圧比
較手段と、前記電圧比較手段の出力によりパルスを外部
に出力するためのパルス抽出手段と、前記電圧比較手段
の出力を制御信号としてフィードバックされて前記蓄電
手段の電流が放電されるようにするための放電手段を含
むことを特徴とする電圧／パルス変換機を提供する。A power storage means for receiving a current from the outside and storing the power; a voltage comparing means for receiving an output voltage of the power storage means and comparing the output voltage with a predetermined reference voltage and outputting the result; A pulse extracting means for outputting a pulse to the outside by an output of the comparing means; and a discharging means for feeding back the output of the voltage comparing means as a control signal so that the current of the power storage means is discharged. A voltage / pulse converter is provided.
【０００８】[0008]
【発明の実施の形態】以下、図１〜図１１を参照しなが
ら本発明に係る一実施の形態について説明する。なお、
各実施の形態間において共通する部分、部位には同一の
符号を付し、重複する説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described below with reference to FIGS. In addition,
Portions and portions common to the embodiments are denoted by the same reference numerals, and redundant description will be omitted.
【０００９】図１は本発明の第１の実施例による電圧／
パルス変換機のブロック構成図であり、図２は本発明の
他の実施例による電圧／パルス変換機のブロック構成図
であり、図３は本発明の一実施例による電圧／パルス変
換機の詳細構成図であり、図４は本発明の他の実施例に
よる電圧／パルス変換機の詳細構成図であって、図面で
１１は電荷蓄電部、１２は電圧比較部、１３はパルス抽
出部、１４は電荷放電部を夫々示す。FIG. 1 shows a voltage / voltage according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a pulse converter, FIG. 2 is a block diagram of a voltage / pulse converter according to another embodiment of the present invention, and FIG. 3 is a detailed diagram of the voltage / pulse converter according to an embodiment of the present invention. FIG. 4 is a detailed configuration diagram of a voltage / pulse converter according to another embodiment of the present invention. In the drawing, 11 is a charge storage unit, 12 is a voltage comparison unit, 13 is a pulse extraction unit, 14 Indicates a charge discharging unit.
【００１０】まず、図１と図３を参照して本発明の第１
の実施の形態による構成と動作を説明すると次の通りに
なる。First, a first embodiment of the present invention will be described with reference to FIGS.
The configuration and operation according to the embodiment will be described as follows.
【００１１】第１アナログスイッチ（１１０）がオンで
ある時、電荷蓄電部（１１）では外部から電流が入力さ
れてキャパシタ（１１１）の電荷が充電されることによ
りキャパシタ（１１１）の電圧が増加する。又、電荷蓄
電部（１１）では電圧／パルス変換機の動作が完了した
後に基準電圧より低く残っているキャパシタ（１１１）
内の電荷を除去するために第５アナログスイッチ（１１
２）をキャパシタ（１１１）と並列に連結する。即ち、
電圧／パルス変換機のリセット用である第５アナログス
イッチ（１１２）がキャパシタ（１１１）に並列に連結
している。When the first analog switch (110) is on, a current is input from the outside to the charge storage unit (11) to charge the capacitor (111), thereby increasing the voltage of the capacitor (111). I do. In the charge storage unit (11), the capacitor (111) remaining lower than the reference voltage after the operation of the voltage / pulse converter is completed.
The fifth analog switch (11
2) is connected in parallel with the capacitor (111). That is,
A fifth analog switch (112) for resetting the voltage / pulse converter is connected in parallel with the capacitor (111).
【００１２】第１アナログスイッチ（１１０）がオンで
ある時、電圧比較部（１２）の第２アナログスイッチ
（１２０）はオフ状態にし、第４アナログスイッチはオ
ン状態にして、電圧比較部（１２）の状態をリセットす
る。電圧比較部（１２）が実質的に動作するためには第
１アナログスイッチ（１１０）をオフ状態にして外部か
ら電荷蓄電部（１１）に電流が流れないようにし、第２
アナログスイッチ（１２０）をオン状態にし、第４アナ
ログスイッチ（１２２）をオフ状態にすると、キャパシ
タ（１１１）の電圧が基準電圧（Ｖ１）より大きい場合
には電圧比較機（１２１）の出力がオン状態になり、キ
ャパシタ（１１１）の電圧が基準電圧（Ｖ１）より小さ
い場合には電圧比較機（１２１）の出力がオフ状態にな
る。When the first analog switch (110) is on, the second analog switch (120) of the voltage comparator (12) is turned off, the fourth analog switch is turned on, and the voltage comparator (12) is turned on. ) To reset the state. In order for the voltage comparison section (12) to operate substantially, the first analog switch (110) is turned off so that no current flows from the outside to the charge storage section (11),
When the analog switch (120) is turned on and the fourth analog switch (122) is turned off, the output of the voltage comparator (121) is turned on when the voltage of the capacitor (111) is higher than the reference voltage (V1). State, and when the voltage of the capacitor (111) is lower than the reference voltage (V1), the output of the voltage comparator (121) is turned off.
【００１３】パルス抽出部（１３）は一つの入力を電圧
比較部（１２）の出力にし、他の一つの入力をマスタク
ロック発生部（１３１）のマスタクロックとする２入力
論理積ゲートを利用して構成する。ここで、電圧比較部
（１２）の出力がオン状態である場合には続けてパルス
抽出部（１３）の出力にマスタクロックの周期でパルス
が発生し、電圧比較部（１２）の出力がオフ状態である
場合にはパルス抽出部（１３）の出力にパルスが発生さ
れない。The pulse extractor (13) uses a two-input AND gate which uses one input as the output of the voltage comparator (12) and the other input as the master clock of the master clock generator (131). It is composed. Here, when the output of the voltage comparison unit (12) is in the ON state, a pulse is continuously generated at the output of the pulse extraction unit (13) in the cycle of the master clock, and the output of the voltage comparison unit (12) is turned off. In the state, no pulse is generated in the output of the pulse extraction unit (13).
【００１４】電荷放電部（１４）は第３アナログスイッ
チ（１４０）と放電調節部（１４１）を具備する。パル
ス抽出部（１３）の出力がオン状態であればその出力信
号をオン／オフ制御信号としてフィードバックされて第
３アナログスイッチ（１４０）がオン状態になってキャ
パシタ（１１１）が放電調節部（１４１）に連結され、
この時、放電調節部（１４１）を介してキャパシタ（１
１１）の電流が放電される。放電調節部（１４１）は抵
抗性素子（キャパシタの電流放電速度を調節するための
抵抗値を持つ素子）や静電流素子（キャパシタの電流が
一定な値で出力されるようにする素子）が使用される。
図５及び図６と図７及び図８は抵抗性素子を利用して放
電調節部（１４１）を構成した例示図であり、図９及び
図１０は静電流素子を利用して放電調節部（１４１）を
構成した例示図である。The charge discharging unit (14) includes a third analog switch (140) and a discharge adjusting unit (141). If the output of the pulse extracting unit (13) is on, the output signal is fed back as an on / off control signal, the third analog switch (140) is turned on, and the capacitor (111) is turned on by the discharge control unit (141). ),
At this time, the capacitor (1) is connected via the discharge controller (141).
The current of 11) is discharged. The discharge adjusting unit (141) uses a resistive element (an element having a resistance value for adjusting the current discharging speed of the capacitor) or an electrostatic current element (an element that outputs a constant current of the capacitor). Is done.
FIGS. 5 and 6, and FIGS. 7 and 8 are exemplary diagrams illustrating a discharge controller 141 using a resistive element, and FIGS. 9 and 10 are discharge controllers using a static current element. FIG. 141 is an exemplary diagram illustrating the configuration of FIG.
【００１５】上記のように動作する電圧／パルス変換機
で、電荷放電部（１４）の第３アナログスイッチ（１４
０）を除いた全てのスイッチは外部のプロセッサから入
力される制御信号によりオン／オフする。In the voltage / pulse converter operating as described above, the third analog switch (14) of the charge discharging unit (14) is used.
All switches except 0) are turned on / off by a control signal input from an external processor.
【００１６】次に、図２及び図４を参照して本発明の他
の実施例による構成と動作を見ると、下記の説明部分を
除いては本発明の一実施例（図１及び図３）と構成及び
動作が同一である。Next, referring to FIGS. 2 and 4, the structure and operation according to another embodiment of the present invention will be described. The embodiment of the present invention (FIG. 1 and FIG. ) And the configuration and operation are the same.
【００１７】電圧比較部（１２）の出力がオン状態にな
ると、その出力信号をオン／オフ制御信号としてフィー
ドバックされて第３アナログスイッチ（１４０）がオン
状態になってキャパシタ（１１１）が放電調節部（１４
１）に連結され、この時、放電調節部（１４１）を介し
てキャパシタ（１１１）の電流が放電される。When the output of the voltage comparison unit (12) is turned on, the output signal is fed back as an on / off control signal, the third analog switch (140) is turned on, and the capacitor (111) is controlled to discharge. Department (14
1), and at this time, the current of the capacitor 111 is discharged through the discharge controller 141.
【００１８】図５は本発明の一実施例による電荷放電部
の詳細構成図で、図６は本発明の他の実施例による電荷
放電部の詳細構成図であり、図７は本発明の一実施例に
よる他の電荷放電部の詳細構成図であり、図８は本発明
の他の実施例による他の電荷放電部の詳細構成図であ
り、図９は本発明の一実施例による又別の電荷放電部の
詳細構成図で、図１０は本発明の他の実施例による又別
の電荷放電部の詳細構成図で、図１１は本発明による電
圧比較機の詳細回路図である。これを参照して本発明に
よる具体的な実施例などの構成及び動作を見ると次の通
りになる。FIG. 5 is a detailed configuration diagram of a charge discharging unit according to one embodiment of the present invention, FIG. 6 is a detailed configuration diagram of a charge discharging unit according to another embodiment of the present invention, and FIG. FIG. 8 is a detailed configuration diagram of another charge discharging unit according to an embodiment, FIG. 8 is a detailed configuration diagram of another charge discharging unit according to another embodiment of the present invention, and FIG. FIG. 10 is a detailed configuration diagram of another charge discharge unit according to another embodiment of the present invention, and FIG. 11 is a detailed circuit diagram of a voltage comparator according to the present invention. The configuration and operation of a specific embodiment according to the present invention will now be described with reference to FIG.
【００１９】第１アナログスイッチ（１１０）がオンの
状態になる時、電荷蓄電部（１１）では外部から電流が
入力されてキャパシタ（１１１）に電荷が充電されるこ
とによりキャパシタ（１１１）の電圧が増加する。この
時、電圧比較部（１２）の第２アナログスイッチ（１２
０）はオフ状態にし、第４アナログスイッチはオン状態
にして、電圧比較部（１２）の状態をリセットする。電
圧／パルス変換機が実質的に動作するためには第１アナ
ログスイッチ（１１０）をオフ状態にして電荷蓄電部
（１１）に電流が流れないようにしなければならない。
そして、第２アナログスイッチ（１２０）をオンの状態
にし、第４アナログスイッチ（１２２）をオフの状態に
してキャパシタ（１１１）の電圧が基準電圧（Ｖ１）よ
り大きい場合には電圧比較機（１２１）の出力がオン状
態になり、キャパシタ（１１１）の電圧が基準電圧（Ｖ
１）より小さい場合には電圧比較機（１２１）の出力が
オフ状態になる。When the first analog switch (110) is turned on, a current is input from the outside to the charge storage section (11), and the capacitor (111) is charged, so that the voltage of the capacitor (111) is increased. Increase. At this time, the second analog switch (12) of the voltage comparison unit (12)
0) is turned off, the fourth analog switch is turned on, and the state of the voltage comparison unit (12) is reset. In order for the voltage / pulse converter to operate substantially, the first analog switch (110) must be turned off so that no current flows through the charge storage unit (11).
When the second analog switch (120) is turned on and the fourth analog switch (122) is turned off and the voltage of the capacitor (111) is higher than the reference voltage (V1), the voltage comparator (121) is turned on. ) Is turned on, and the voltage of the capacitor (111) is changed to the reference voltage (V
If the value is smaller than 1), the output of the voltage comparator (121) is turned off.
【００２０】図３のようにパルス抽出部（１３）では電
圧比較部（１２）の出力がオン状態である場合には、続
けてマスタクロックの周期でパルスが出力される。この
時、パルス抽出部（１３）のパルス出力は制御信号とし
てフィードバックされて電荷放電部（１４）の第３アナ
ログスイッチをオン状態にする。しかし、電圧比較部
（１２）の出力がオン状態になったら電荷放電部（１
４）の第３アナログスイッチがオン状態になってキャパ
シタ（１１１）が放電調節部（１４１）に連結されて、
これにより放電調節部（１４１）を介してキャパシタ
（１１１）の電流が放電される。従って、キャパシタ
（１１１）の電圧が降下する。この過程はキャパシタ
（１１１）の電圧が電圧比較機（１２１）の基準電圧よ
り小さくなるまで続き、これまでもパルス抽出部（１
３）ではマスタクロックの周期でパルスが出力される。As shown in FIG. 3, when the output of the voltage comparison unit (12) is in the ON state in the pulse extraction unit (13), a pulse is continuously output at the cycle of the master clock. At this time, the pulse output of the pulse extraction unit (13) is fed back as a control signal to turn on the third analog switch of the charge discharging unit (14). However, when the output of the voltage comparison unit (12) is turned on, the charge discharging unit (1)
4) When the third analog switch is turned on, the capacitor 111 is connected to the discharge controller 141, and
As a result, the current of the capacitor (111) is discharged via the discharge control unit (141). Therefore, the voltage of the capacitor (111) drops. This process continues until the voltage of the capacitor (111) becomes smaller than the reference voltage of the voltage comparator (121).
In 3), a pulse is output at the cycle of the master clock.
【００２１】図４のように電圧比較部（１２）の出力は
パルス抽出部（１３）に入力されるとともに、電圧比較
部（１２）の出力は制御信号としてフィードバックされ
て電荷放電部（１４）の第３アナログスイッチをオン状
態にする。この時、パルス抽出部（１３）では電圧比較
部（１２）の出力がオン状態である場合には、続けてマ
スタクロックの周期でパルスが出力される。しかし、電
圧比較部（１２）の出力がオン状態なら、電荷放電部
（１４）の第３アナログスイッチがオン状態になってキ
ャパシタ（１１１）が放電調節部（１４１）に連結さ
れ、これにより放電調節部（１４１）を通じてキャパシ
タ（１１１）の電流が放電される。従って、キャパシタ
（１１１）の電圧が降下される。この過程はキャパシタ
（１１１）の電圧が電圧比較機（１２１）の基準電圧よ
り小さくなるまで続き、その間パルス抽出部（１３）で
はマスタクロックの周期でパルスが出力される。As shown in FIG. 4, the output of the voltage comparing section (12) is input to the pulse extracting section (13), and the output of the voltage comparing section (12) is fed back as a control signal to be charged and discharged (14). Is turned on. At this time, when the output of the voltage comparison unit (12) is in the ON state, the pulse extraction unit (13) continuously outputs a pulse at the cycle of the master clock. However, if the output of the voltage comparator 12 is on, the third analog switch of the charge discharging unit 14 is turned on, and the capacitor 111 is connected to the discharge controller 141, thereby discharging. The current of the capacitor (111) is discharged through the controller (141). Therefore, the voltage of the capacitor (111) drops. This process continues until the voltage of the capacitor (111) becomes smaller than the reference voltage of the voltage comparator (121), during which time the pulse extraction unit (13) outputs a pulse at the period of the master clock.
【００２２】前述のように電荷放電部（１４）は第３ア
ナログスイッチ（１４０）と放電調節部（１４１）を具
備する。第３アナログスイッチ（１４０）は電圧比較部
（１２）の出力又はパルス抽出部（１３）の出力により
オン／オフされるように構成され、第３アナログスイッ
チ（１４０）がオン状態であるとキャパシタ（１１１）
が放電調節部（１４１）に連結されて放電調節部（１４
１）を通じてキャパシタ（１１１）の電流が放電され
る。放電調節部（１４１）は抵抗性素子や静電流素子を
使用して構成される。As described above, the charge discharging unit (14) includes the third analog switch (140) and the discharge adjusting unit (141). The third analog switch (140) is configured to be turned on / off by an output of the voltage comparison unit (12) or an output of the pulse extraction unit (13), and when the third analog switch (140) is in an on state, the capacitor is turned on. (111)
Are connected to the discharge control unit (141) to be connected to the discharge control unit (14).
The current of the capacitor (111) is discharged through 1). The discharge controller (141) is configured using a resistive element or a static current element.
【００２３】図５及び図６は抵抗性素子を利用して放電
調節部（１４）を構成し、内部調節の場合として、ｎ型
電界効果トランジスタ（ＭＯＳＦＥＴ）を使用する場合
にはゲート端子とドレイン端子を第３アナログスイッチ
（１４０）に連結し、ソース端子を接地に連結する。こ
のような構成は内部調節だから外部信号の影響を及ばな
い長所がある。FIGS. 5 and 6 show a discharge control section (14) using a resistive element, and a gate terminal and a drain when an n-type field effect transistor (MOSFET) is used for internal control. The terminal is connected to the third analog switch (140), and the source terminal is connected to ground. Such a configuration has the advantage that it is not affected by external signals because it is an internal adjustment.
【００２４】図７及び図８は抵抗性素子を利用して放電
調節部（１４）を構成し、外部調節の場合として、ｎ型
電界効果トランジスタ（ＭＯＳＦＥＴ）を使用する場合
にはドレイン端子を第３アナログスイッチ（１４０）に
連結し、ソース端子を接地に連結し、ゲート端子を外部
で調節するように構成する。このような構成はキャパシ
タ（１１１）の放電を外部で調節できる長所がある。FIGS. 7 and 8 show a discharge control section (14) using a resistive element. In the case of external control, when an n-type field effect transistor (MOSFET) is used, a drain terminal is connected. The third terminal is connected to the analog switch (140), the source terminal is connected to the ground, and the gate terminal is externally adjusted. Such a configuration has an advantage that the discharge of the capacitor 111 can be adjusted externally.
【００２５】図９及び図１０は電界効果トランジスタ抵
抗性制御型積算演算機（大韓民国特許９４−７７２３４
号）又はアナログ制御型積算演算機などを利用して構成
し、外部調節の場合には外部信号の影響が及ぶ恐れがな
く、外部調節も可能となる。FIGS. 9 and 10 show a field effect transistor resistance control type integration calculator (Korean Patent No. 94-77234).
) Or an analog control-type integrating arithmetic unit. In the case of external adjustment, there is no possibility that an external signal will affect the external adjustment, and external adjustment is possible.
【００２６】電荷蓄電部（１１）のキャパシタ電圧が電
圧比較部（１２）の比較電圧（Ｖ１）より小さくなる
と、パルス抽出部（１３）の出力にはパルスが発生しな
くなって、これにより電圧／パルス変換機の動作が完了
する。電圧／パルス変換機の動作が完了された後に、残
っているキャパシタ（１１１）内の電荷を除去するため
に電圧／パルス変換機リセット用である第５アナログス
イッチ（１１２）をオン状態にしてキャパシタ（１１
１）内の全ての電流を放電させる。When the capacitor voltage of the charge storage unit (11) becomes lower than the comparison voltage (V1) of the voltage comparison unit (12), no pulse is generated at the output of the pulse extraction unit (13), and the voltage / The operation of the pulse converter is completed. After the operation of the voltage / pulse converter is completed, the fifth analog switch (112) for resetting the voltage / pulse converter is turned on to remove the remaining charge in the capacitor (111). (11
Discharge all currents in 1).
【００２７】電圧比較機（１２１）の一例を図１１を参
照して見ると、電圧比較機（１２１）はソース端子がＶ
ｐｐに連結された第１ｐ型金属酸化膜半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）（６１）、ソース端子がＶ
ｐｐに連結されゲート端子が前記第１ｐ型金属酸化膜半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）（６１）の
ゲート端子に連結されドレイン端子が出力端に連結され
た第２ｐ型金属酸化膜半導体電界効果トランジスタ（６
２）、ドレイン端子が前記第１ｐ型金属酸化膜半導体電
界効果トランジスタ（６１）のゲート端子とドレイン端
子に連結されゲート端子がＶ−に連結されてソース端子
がＶｎｎに連結された第１ｎ型金属酸化膜半導体電界効
果トランジスタ（６３）、ドレイン端子が出力端に連結
されゲート端子がＶ＋に連結されソース端子がＶｎｎに
連結された第２ｎ型金属酸化膜半導体電界効果トランジ
スタ（６４）を具備する。Referring to FIG. 11, an example of the voltage comparator (121) will be described.
The first p-type metal oxide semiconductor field effect transistor (MOSFET) (61) connected to the pp
pp and a gate terminal connected to the gate terminal of the first p-type metal oxide semiconductor field effect transistor (MOSFET) (61) and a drain terminal connected to the output terminal of the second p-type metal oxide semiconductor field effect transistor (MOSFET). 6
2) a first n-type metal having a drain terminal connected to the gate and drain terminals of the first p-type metal oxide semiconductor field effect transistor (61), a gate terminal connected to V-, and a source terminal connected to Vnn; An oxide semiconductor field effect transistor includes a second n-type metal oxide semiconductor field effect transistor having a drain terminal connected to the output terminal, a gate terminal connected to V +, and a source terminal connected to Vnn.
【００２８】図面でＶ−がＶ＋より大きい場合にＶｏは
Ｖｐｐから約１．１Ｖを引いた値になるから殆どＶｐｐ
値と同一になってオン状態になる。そして、Ｖ−がＶ＋
より小さい場合にＶｏはＶｎｎに約１．１Ｖを足した値
になるから殆どＶｎｎ値と同一になってオフ状態にな
る。In the drawing, when V- is larger than V +, Vo becomes a value obtained by subtracting about 1.1 V from Vpp.
The value becomes the same as the value and it is turned on. And V− becomes V +
If it is smaller, Vo becomes a value obtained by adding about 1.1 V to Vnn, so that it becomes almost the same as the value of Vnn and turns off.
【００２９】以上のように本発明は前述した実施例と図
面に限定されることではなくて、本発明の技術的思想を
逸脱しない範囲内でさまざまな置換と変更可能にするこ
とは当然とする。As described above, the present invention is not limited to the above-described embodiments and drawings, and it is obvious that various substitutions and changes can be made without departing from the technical idea of the present invention. .
【００３０】[0030]
【発明の効果】本発明はキャパシタの電圧変化によりパ
ルスを変化させることによりアナログ信号処理やアナロ
グディジタル混合信号処理でアナログ電圧値を利用して
速いアナログ演算を遂行できる大規模集積回路を簡単な
工程にて製造でき、アナログディジタル混合信号処理が
応用される全ての分野で電圧をパルスに変換する技術、
神経網コンピュータのようなアナログディジタル混合計
算機で電圧をパルスに変換する技術、キャパシタの電荷
量を主にしてパルスに変換する装置等に多様に応用でき
るという効果を奏する。According to the present invention, a large-scale integrated circuit capable of performing a high-speed analog operation using an analog voltage value in an analog signal processing or an analog-digital mixed signal processing by changing a pulse according to a voltage change of a capacitor is a simple process. Technology that converts voltage to pulses in all fields where analog and digital mixed signal processing is applied.
The present invention can be applied to various techniques such as a technique for converting a voltage into a pulse by an analog / digital mixed computer such as a neural network computer, and a device for mainly converting a charge amount of a capacitor into a pulse.
【図１】本発明の第１の実施例による電圧／パルス変換
機のブロック構成図である。FIG. 1 is a block diagram of a voltage / pulse converter according to a first embodiment of the present invention.
【図２】本発明の他の実施例による電圧／パルス変換機
のブロック構成図である。FIG. 2 is a block diagram of a voltage / pulse converter according to another embodiment of the present invention.
【図３】本発明の一実施例による電圧／パルス変換機の
詳細構成図である。FIG. 3 is a detailed configuration diagram of a voltage / pulse converter according to an embodiment of the present invention.
【図４】本発明の他の実施例による電圧／パルス変換機
の詳細構成図である。FIG. 4 is a detailed configuration diagram of a voltage / pulse converter according to another embodiment of the present invention.
【図５】本発明の一実施例による電荷放電部の詳細構成
図である。FIG. 5 is a detailed configuration diagram of a charge discharging unit according to an embodiment of the present invention.
【図６】本発明の他の実施例による電荷放電部の詳細構
成図である。FIG. 6 is a detailed configuration diagram of a charge discharging unit according to another embodiment of the present invention.
【図７】本発明の一実施例による他の電荷放電部の詳細
構成図である。FIG. 7 is a detailed configuration diagram of another charge discharging unit according to an embodiment of the present invention.
【図８】本発明の他の実施例による他の電荷放電部の詳
細構成図である。FIG. 8 is a detailed configuration diagram of another charge discharging unit according to another embodiment of the present invention.
【図９】本発明の一実施例による又別の電荷放電部の詳
細構成図である。FIG. 9 is a detailed configuration diagram of another charge discharging unit according to an embodiment of the present invention.
【図１０】本発明の他の実施例による又別の電荷放電部
の詳細構成図である。FIG. 10 is a detailed configuration diagram of still another charge discharging unit according to another embodiment of the present invention.
【図１１】本発明による電圧比較機の詳細回路図であ
る。FIG. 11 is a detailed circuit diagram of the voltage comparator according to the present invention.
１１ 電荷蓄電部 １２ 電圧比較部 １３ パルス抽出部 １４ 電荷放電部 Reference Signs List 11 charge storage unit 12 voltage comparison unit 13 pulse extraction unit 14 charge discharge unit
Claims (26)
の蓄電手段と、 前記蓄電手段の出力電圧を入力されて所定の基準電圧と
比較してその結果を出力するための電圧比較手段と、 前記電圧比較手段の出力によりパルスを外部に出力する
ためのパルス抽出手段と、 前記パルス抽出手段の出力を制御信号としてフィードバ
ックされて前記蓄電手段の電流が放電されるようにする
ための放電手段を含むことを特徴とする電圧変化により
パルスを変化させる電圧／パルス変換機。A power storage means for receiving a current from the outside and storing the power; a voltage comparing means for receiving an output voltage of the power storage means, comparing the output voltage with a predetermined reference voltage, and outputting a result thereof; Pulse extracting means for outputting a pulse to the outside by the output of the voltage comparing means, and discharging means for feeding back the output of the pulse extracting means as a control signal so that the current of the power storage means is discharged. A voltage / pulse converter for changing a pulse by a voltage change.
１スイッチング手段と、 前記第１スイッチング手段がオンの状態になると外部か
ら入力された電流を蓄電する電荷充電手段と、 前記電荷充電手段と並列に連結されて所定の動作が完了
されるとオンの状態になって基準電圧より低く残ってい
る前記電荷充電手段内の電荷を除去する第５スイッチン
グ手段とを包含することを特徴とする請求項１記載の電
圧変化によりパルスを変化させる電圧／パルス変換機。2. The power storage means includes: first switching means for switching on / off a current input from the outside; and charge charging means for storing a current input from the outside when the first switching means is turned on. And a fifth switching unit connected in parallel with the charge charging unit and turned on when a predetermined operation is completed to remove charges remaining in the charge charging unit remaining below a reference voltage. The voltage / pulse converter according to claim 1, wherein the pulse is changed by a voltage change.
することを特徴とする請求項２記載の電圧変化によりパ
ルスを変化させる電圧／パス変換機。3. The voltage / pass converter according to claim 2, wherein the charge charging means includes a capacitor.
ッチングする第２スイッチング手段と、 前記第２スイッチング手段がオンの状態になると前記蓄
電手段の出力を一入力に受けて前記所定の基準電圧を他
入力に受け、前記蓄電手段の電圧が前記所定の基準電圧
（Ｖ１）より大きい場合にはオンの状態を出力し、前記
蓄電手段の電圧が前記所定の基準電圧（Ｖ１）より小さ
い場合にはオフ状態を出力する電圧比較機を包含するこ
とを特徴とする請求項１から３のいずれか１つに記載の
電圧変化によりパルスを変化させる電圧／パルス変換
機。4. The voltage comparison means includes: a second switching means for switching on / off an output voltage input from the power storage means; and an output of the power storage means when the second switching means is turned on. Upon receiving the input, the predetermined reference voltage is received by another input, and if the voltage of the power storage means is higher than the predetermined reference voltage (V1), an ON state is output, and the voltage of the power storage means is the predetermined voltage. 4. A voltage / pulse converter for changing a pulse by a voltage change according to claim 1, further comprising a voltage comparator for outputting an OFF state when the voltage is lower than a reference voltage (V1). Machine.
ング手段の出力端と接地の間に連結され、前記第２スイ
ッチング手段がオフ状態になると、オンの状態になって
前記電圧比較機の状態をリセットする第４スイッチング
手段をさらに包含することを特徴とする請求項４項に記
載の電圧変化によりパルスを変化させる電圧／パルス変
換機。5. The voltage comparing means is connected between an output terminal of the second switching means and a ground, and is turned on when the second switching means is turned off, and the state of the voltage comparator is turned on. 5. The voltage / pulse converter according to claim 4, further comprising a fourth switching means for resetting a pulse.
導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、 ソース端子がＶｐｐに連結されて、ゲート端子が前記第
１ｐ型金属酸化膜半導体電界効果トランジスタのゲート
端子に連結されて、ドレイン端子が出力端に連結された
第２ｐ型金属酸化膜半導体電界効果トランジスタと、 ドレイン端子が前記第１ｐ型金属酸化膜半導体電界効果
トランジスタのゲート端子とドレイン端子に連結され
て、ゲート端子がＶ−に連結され、ソース端子がＶｎｎ
に連結された第１ｎ型金属酸化膜半導体電界効果トラン
ジスタと、 ドレイン端子が出力端に連結されて、ゲート端子がＶ＋
に連結されて、ソース端子がＶｎｎに連結された第２ｎ
型金属酸化膜半導体電界効果トランジスタとを包含する
ことを特徴とする請求項５項に記載の電圧変化によりパ
ルスを変化させる電圧／パルス変換機。6. The voltage comparator comprises a first p-type metal oxide semiconductor field effect transistor (MOSFET) having a source terminal connected to Vpp, a source terminal connected to Vpp, and a gate terminal connected to the first p-type. A second p-type metal oxide semiconductor field effect transistor connected to a gate terminal of the metal oxide semiconductor field effect transistor and a drain terminal connected to the output terminal; and a drain terminal connected to the first p-type metal oxide semiconductor field effect transistor. , The gate terminal is connected to V−, and the source terminal is Vnn.
A first n-type metal oxide semiconductor field effect transistor connected to the first terminal, a drain terminal connected to the output terminal, and a gate terminal connected to V +
And the second terminal connected to the source terminal to Vnn.
6. The voltage / pulse converter according to claim 5, wherein the voltage / pulse converter changes a pulse by a voltage change.
前記電圧比較手段の出力を一入力にして前記マスタクロ
ック発生手段から出力されるマスタクロックを他入力と
して論理積演算を遂行して前記電圧比較手段の出力がオ
ン状態である場合には、続けてマスタクロックの周期で
パルスを出力する論理積演算手段を包含することを特徴
とする請求項４項に記載の電圧変化によりパルスを変化
させる電圧／パルス変換機。7. The pulse extracting means includes: master clock generating means for generating a master clock;
When the output of the voltage comparison means is set to one input, a logical product operation is performed using the master clock output from the master clock generation means as another input, and the output of the voltage comparison means is on, 5. The voltage / pulse converter according to claim 4, further comprising an AND operation means for outputting a pulse at a period of the master clock.
フィードバックされてスイッチングする第３スイッチン
グ手段と、 前記第３スイッチング手段がオンの状態になると、前記
蓄電手段に連結されて前記蓄電手段の電流を放電させる
放電調節手段とを包含することを特徴とする請求項７記
載の電圧変化によりパルスを変化させる電圧／パルス変
換機。8. The discharging means includes: a third switching means for switching the output of the pulse extracting means by feedback as an on / off control signal; and, when the third switching means is turned on, the power storage means. 8. The voltage / pulse converter according to claim 7, further comprising: discharge control means connected to discharge the current of said power storage means.
流放電速度を調整するための抵抗手段を包含することを
特徴とする請求項８記載の電圧変化によりパルスを変化
させる電圧／パルス変換機。9. The voltage / pulse converter according to claim 8, wherein said discharge adjusting means includes a resistance means for adjusting a current discharging speed of said power storage means. .
タを包含することを特徴とする請求項９記載の電圧変化
によりパルスを変化させる電圧／パルス変換機。10. The voltage / pulse converter according to claim 9, wherein said resistance means includes a field effect transistor.
端子を前記第３スイッチング手段に連結して構成するこ
とを特徴とする請求項１０記載の電圧変化によりパルス
を変化させる電圧／パルス変換機。11. The voltage / pulse converter according to claim 10, wherein the field effect transistor has a gate terminal connected to the third switching means.
端子を外部で調節できるように構成することを特徴とす
る請求項１０記載の電圧変化によりパルスを変化させる
電圧／パルス変換機。12. The voltage / pulse converter according to claim 10, wherein the field effect transistor has a gate terminal that can be adjusted externally.
電流が一定な値で出力されるようにする積算演算機を包
含することを特徴とする請求項８記載の電圧変化により
パルスを変化させる電圧／パルス変換機。13. The pulse adjusting device according to claim 8, wherein said discharge adjusting means includes an integrating calculator for outputting a current of said power storage means at a constant value. Voltage / pulse converter.
めの蓄電手段と、 前記蓄電手段の出力電圧を入力されて所定の基準電圧と
比較してその結果を出力するための電圧比較手段と、 前記電圧比較手段の出力によりパルスを外部に出力する
ためのパルス抽出手段と、 前記電圧比較手段の出力を制御信号としてフィードバッ
クされて前記蓄電手段の電流が放電されるようにするた
めの放電手段とを含むことを特徴とする電圧変化により
パルスを変化させる電圧／パルス変換機。14. A power storage means for receiving a current from outside and storing the power, a voltage comparing means for receiving an output voltage of the power storage means, comparing the output voltage with a predetermined reference voltage, and outputting a result thereof; Pulse extracting means for outputting a pulse to the outside by the output of the voltage comparing means, and discharging means for feeding back the output of the voltage comparing means as a control signal so that the current of the power storage means is discharged. A voltage / pulse converter for changing a pulse by a voltage change, characterized by comprising:
第１スイッチング手段と、 前記第１スイッチング手段がオン状態になると外部から
入力される電流を蓄電する電荷充電手段と、 前記電荷充電手段と並列に連結されて所定の動作が完了
されるとオン状態になって基準電圧より低く残っている
前記電荷充電手段内の電荷を除去する第５スイッチング
手段を包含することを特徴とする請求項１４記載の電圧
変化によりパルスを変化させる電圧／パルス変換機。15. The power storage means includes: first switching means for on / off switching an externally input current; and charge charging means for storing an externally input current when the first switching means is turned on. And a fifth switching means connected in parallel with the charge charging means and turned on when a predetermined operation is completed to remove charges remaining in the charge charging means remaining below a reference voltage. The voltage / pulse converter according to claim 14, wherein the pulse is changed by a voltage change.
含することを特徴とする請求項１５記載の電圧変化によ
りパルスを変化させる電圧／パルス変換機。16. The voltage / pulse converter according to claim 15, wherein said charge charging means includes a capacitor.
ッチングする第２スイッチング手段と、 前記第２スイッチング手段がオン状態になると前記蓄電
手段の出力を一入力に受けて前記所定の基準電圧を他入
力に受け、前記蓄電手段の電圧が前記所定の基準電圧
（Ｖ１）より大きい場合にはオン状態を出力し、前記蓄
電手段の電圧が前記所定の基準電圧（Ｖ１）より小さい
場合にはオフ状態を出力する電圧比較機を包含すること
を特徴とする請求項１４から１６のいずれか１つに記載
の電圧変化によりパルスを変化させる電圧／パルス変換
機。17. The voltage comparison means includes: a second switching means for switching on / off an output voltage input from the power storage means; and an input of an output of the power storage means when the second switching means is turned on. Receiving the predetermined reference voltage at another input, and outputting an ON state when the voltage of the power storage means is higher than the predetermined reference voltage (V1), and when the voltage of the power storage means is at the predetermined reference voltage The voltage / pulse converter according to any one of claims 14 to 16, further comprising a voltage comparator that outputs an off state when the voltage is smaller than (V1).
れ、前記第２スイッチング手段がオフ状態になると、オ
ン状態になって前記電圧比較機の状態をリセットする第
４スイッチング手段をさらに包含することを特徴とする
請求項１７に記載の電圧変化によりパルスを変化させる
電圧／パルス変換機。18. The voltage comparing means is connected between an output terminal of the second switching means and ground, and is turned on when the second switching means is turned off to change the state of the voltage comparator. The voltage / pulse converter according to claim 17, further comprising a fourth switching unit for resetting, wherein the pulse is changed by a voltage change.
導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、 ソース端子がＶｐｐに連結されて、ゲート端子が前記第
１ｐ型金属酸化膜半導体電界効果トランジスタのゲート
端子に連結されて、ドレイン端子が出力端に連結された
第２ｎ型金属酸化膜半導体電界効果トランジスタと、 ドレイン端子が前記第１ｐ型金属酸化膜半導体電界効果
トランジスタのゲート端子とドレイン端子に連結され
て、ゲート端子がＶ−に連結され、ソース端子がＶｎｎ
に連結された第１ｎ型金属酸化膜半導体電界効果トラン
ジスタと、 ドレイン端子が出力端に連結されて、ゲート端子がＶ＋
に連結されて、ソース端子がＶｎｎに連結された第２ｎ
型金属酸化膜半導体電界効果トランジスタとを包含する
ことを特徴とする請求項１８項に記載の電圧変化により
パルスを変化させる電圧／パルス変換機。19. The voltage comparator includes a first p-type metal oxide semiconductor field effect transistor (MOSFET) having a source terminal connected to Vpp, a source terminal connected to Vpp, and a gate terminal connected to the first p-type. A second n-type metal oxide semiconductor field effect transistor connected to a gate terminal of the metal oxide semiconductor field effect transistor and a drain terminal connected to the output terminal; and a drain terminal connected to the first p-type metal oxide semiconductor field effect transistor. , The gate terminal is connected to V−, and the source terminal is Vnn.
A first n-type metal oxide semiconductor field effect transistor connected to the first terminal, a drain terminal connected to the output terminal, and a gate terminal connected to V +
And the second terminal connected to the source terminal to Vnn.
20. The voltage / pulse converter according to claim 18, further comprising a type metal oxide semiconductor field effect transistor.
ロック発生手段から出力されるマスタクロックを他入力
として論理積演算を遂行して前記電圧比較手段の出力が
オンの状態である場合には、続けてマスタクロックの周
期でパルスを出力する論理積演算手段とを包含すること
を特徴とする請求項１７項に記載の電圧変化によりパル
スを変化させる電圧／パルス変換機。20. The pulse extracting means, comprising: a master clock generating means for generating a master clock; an output of the voltage comparing means as one input; and a master clock output from the master clock generating means as another input. 18. An AND operation means for performing a product operation and continuously outputting a pulse at a period of a master clock when the output of the voltage comparison means is in an ON state. 12. A voltage / pulse converter for changing a pulse by a voltage change according to claim 1.
の出力をオン／オフ制御信号としてフィードバックされ
てスイッチングする第３スイッチング手段と、 前記第３スイッチング手段がオン状態になると、前記蓄
電手段に連結されて前記蓄電手段の電流を放電させる放
電調節手段とを包含することを特徴とする請求項２０記
載の電圧変化によりパルスを変化させる電圧／パルス変
換機。21. A third switching means for switching the output of the pulse extracting means by feedback as an on / off control signal, and the discharging means is connected to the power storage means when the third switching means is turned on. 21. The voltage / pulse converter according to claim 20, further comprising: discharge adjusting means for discharging the current of said power storage means.
電流放電速度を調整するための抵抗手段を包含すること
を特徴とする請求項２１記載の電圧変化によりパルスを
変化させる電圧／パルス変換機。22. The voltage / pulse converter according to claim 21, wherein said discharge adjusting means includes a resistance means for adjusting a current discharging rate of said power storage means. .
タを包含することを特徴とする請求項２２記載の電圧変
化によりパルスを変化させる電圧／パルス変換機。23. The voltage / pulse converter according to claim 22, wherein said resistance means includes a field effect transistor.
端子を前記第３スイッチング手段に連結して構成するこ
とを特徴とする請求項２３記載の電圧変化によりパルス
を変化させる電圧／パルス変換機。24. The voltage / pulse converter according to claim 23, wherein the field effect transistor has a gate terminal connected to the third switching means.
端子を外部で調節できるように構成することを特徴とす
る請求項２３記載の電圧変化によりパルスを変化させる
電圧／パルス変換機。25. The voltage / pulse converter according to claim 23, wherein the field effect transistor has a gate terminal that can be adjusted externally.
電流が一定な値で出力されるようにする積算演算機を包
含することを特徴とする請求項２１記載の電圧変化によ
りパルスを変化させる電圧／パルス変換機。26. The apparatus according to claim 21, wherein said discharge adjusting means includes an integrating calculator for outputting a current of said power storage means at a constant value. Voltage / pulse converter.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-43267 | 1996-09-30 | ||
| KR1019960043267A KR0179302B1 (en) | 1996-09-30 | 1996-09-30 | Voltage pulse converter changed pulse according to voltage variation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336034A true JPH10336034A (en) | 1998-12-18 |
| JP3421229B2 JP3421229B2 (en) | 2003-06-30 |
Family
ID=19475794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26751097A Expired - Fee Related JP3421229B2 (en) | 1996-09-30 | 1997-09-30 | Voltage / pulse converter that changes the pulse by voltage change |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3421229B2 (en) |
| KR (1) | KR0179302B1 (en) |
| GB (1) | GB2319127B (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60314152T2 (en) * | 2002-07-31 | 2008-02-07 | Quantum Semiconductor, LLC, San Jose | SERIAL, ASYNCHRONOUS ANALOG-DIGITAL CONVERSION WITH DYNAMICALLY ADJUSTED BANDWIDTH |
| US7518540B2 (en) | 2002-07-31 | 2009-04-14 | Quantum Semiconductor Llc | Multi-mode ADC and its application to CMOS image sensors |
| US7319423B2 (en) | 2002-07-31 | 2008-01-15 | Quantum Semiconductor Llc | Multi-mode ADC and its application to CMOS image sensors |
| KR20140017631A (en) * | 2011-03-29 | 2014-02-11 | 콘티넨탈 테베스 아게 운트 코. 오하게 | Device for measuring a supply voltage in electric vehicles |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL137500C (en) * | 1964-04-23 | |||
| US3587092A (en) * | 1969-04-04 | 1971-06-22 | Weston Instruments Inc | Analog-digital converters |
| US4031367A (en) * | 1975-03-31 | 1977-06-21 | Schlumberger Technology Corporation | Methods and apparatus for pulse height analyzer offset control |
| FR2385264A1 (en) * | 1977-03-22 | 1978-10-20 | Hitachi Ltd | ANALOGUE-DIGITAL CONVERTER |
| JPS581567B2 (en) * | 1978-04-07 | 1983-01-12 | 株式会社日立製作所 | signal converter |
| JPS62112222U (en) * | 1985-12-28 | 1987-07-17 |
-
1996
- 1996-09-30 KR KR1019960043267A patent/KR0179302B1/en not_active IP Right Cessation
-
1997
- 1997-09-30 JP JP26751097A patent/JP3421229B2/en not_active Expired - Fee Related
- 1997-09-30 GB GB9720799A patent/GB2319127B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3421229B2 (en) | 2003-06-30 |
| GB2319127A (en) | 1998-05-13 |
| GB9720799D0 (en) | 1997-12-03 |
| GB2319127B (en) | 2000-09-06 |
| KR19980023767A (en) | 1998-07-06 |
| KR0179302B1 (en) | 1999-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7427882B2 (en) | Method and apparatus for switching on a voltage supply of a semiconductor circuit and corresponding semiconductor circuit | |
| JPH09312968A (en) | Charge pump circuit | |
| US6842063B2 (en) | Analog switch circuit | |
| WO2007092848A2 (en) | Oscillator systems and methods | |
| CN109756000B (en) | Switching charging circuit, charger, load terminal, system and charging method | |
| US8058912B2 (en) | Electronic device and signal generator thereof | |
| JPH10336034A (en) | Voltage/pulse converter changing pulse by voltage change | |
| US5838803A (en) | Muting circuit | |
| JP7378663B2 (en) | digital analog converter | |
| US20210103430A1 (en) | Power supplier circuit and operation method | |
| CN112789798B (en) | Switched capacitor converter and control method | |
| CN107968649B (en) | High-precision digital time converter and control method thereof | |
| JP2001160756A (en) | Analog/digital converter | |
| US20220350363A1 (en) | Clock signal generator, on-chip clock system, and chip | |
| CN117713782B (en) | Power-on reset circuit | |
| CN108574480B (en) | Frequency detection starting reset circuit and method | |
| EP1126362A3 (en) | Microcomputer with internal reset signal generator | |
| JPH03210815A (en) | Cmos output circuit | |
| JPS6372217A (en) | Control signal generating circuit | |
| CN116318153A (en) | Reference voltage driving circuit, analog-to-digital converter, chip and driving method | |
| CN107453592B (en) | Circuit system and method for controlling system state by using bootstrap capacitor | |
| CN102916698A (en) | Clamping circuit and common-mode voltage generating circuit | |
| JPS60220691A (en) | Signal generating device | |
| JP2000165214A (en) | Clocked comparator | |
| KR0132021Y1 (en) | Output buffer decreasing power |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |