JPH10334225A - 画像処理装置および画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 パイプライン処理を実行する画像処理装置に
おいて、各処理ステージに対応する個々の制御系、及び
全体の処理に関する制御系の負荷を減少させ、処理系全
体の高速化を達成する。 【解決手段】 複数の画像処理を複数の処理ステージに
分割し直列接続し、それらの処理ステージ間を各々が処
理結果が格納できるダブル・バッファで接続し、そのダ
ブル・バッファの切替えと各処理ステージの処理開始を
最も処理時間の長いステージの処理時間、およびパイプ
ライン処理装置の前後の入力バッファと出力バッファの
状況に基づいて、大域的制御装置により制御する。ま
た、各ステージの処理は各ステージに独立して設けられ
た局所的制御装によって制御される。ホスト・システム
からのダブル・バッファへのアクセスを可能とすること
で、テスト容易性、処理アルゴリズムの変更に対する柔
軟性も達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にパイプライン
画像処理システム及び制御方法に関し、特にブロック指
向データ・ストリームを採用する処理システムに関する
ものである。

【０００２】

【従来の技術】一般的に画像処理を行うシステムでは、
原画像の連続する部分に対して、様々な演算または処理
をシーケンシャルに行うことが多い。またそのようなシ
ステムでは、接続される入力デバイスの処理速度や接続
される出力デバイスの処理速度に追従して処理されるた
めの高速性が要求されることが多い。

【０００３】このような状況下では、システムの目標性
能を達成するために、データ・ブロックの処理を行う個
々の処理モジュールをシーケンシャルに接続し、パイプ
ライン動作を行わせることが有効である。

【０００４】しかし、処理の異なるモジュールを、パイ
プラインで効率的にかつ正確に動作させるためには、パ
イプライン全体を管理する制御系に大きな負荷が集中
し、それが結局はシステム全体のボトルネックとなって
しまうことが多い。これは例えば、処理モジュールの１
つにランレングス伸長などを行うモジュールがあったと
すると、そこを境にパイプラインの下流側ではデータ量
が増大し処理サイクルが増えるので今までの速度で上流
側のデータを処理するわけにはいかない。そのような時
は制御系が上流側のパイプラインの処理速度を遅くしな
いとデータがオーバーライトされて消されてしまう。こ
のような処理モジュールはデータに依存してパイプライ
ン処理サイクルが変動してしまうので特にやっかいであ
る。また、パイプライン処理装置と外部システムとの接
続点でもやっかいな問題が起こりうる。

【０００５】パイプライン処理装置の処理速度と外部シ
ステムの処理速度が異なる時には、速度緩衝用のバッフ
ァを用意するが、コストの関係やバッファ面積の制約な
どにより十分な容量のバッファを確保できない時も多
い。またこのようなパイプライン装置がＬＳＩとして実
装された場合には、量産効果を出すために、接続される
バッファ容量によらず使用可能であることが特に望まし
い。このような時は、バッファ・エンプティやバッファ
・フルに対応してパイプライン処理装置の正確な静止・
リスタート制御ができなければならない。

【０００６】このような問題への一般的な解決手段の１
つとしては、問題が発生したらあるいは発生を予測した
なら、問題が解決するまでパイプライン処理装置の一部
あるいは全部を止めることである。その際止められたパ
イプライン処理装置は問題が解決した時に正しくリスタ
ートできるための状態を保存していなければならない。
これは非常に負荷のかかる処理である。特にブロックと
して定義された画像の集合に対して、圧縮・伸長を含む
画像処理を行う場合には、処理するデータ量も多く、圧
縮・伸長演算自身が多くの圧縮・伸長処理や統計演算な
どの組合せであることが多いので必然的にパイプライン
が長大になってしまい制御すべき状態量がかなり多い。

【０００７】これに対して特開平６−１８７４３４号公
報は、論理的あるいは機能的に異なる処理モジュールは
パイプラインの１つのステージとして実装され、それら
がバッファ記憶を介して次の処理モジュールと接続さ
れ、隣接するパイプライン・ステージ間で、正しくフロ
ー制御を行うためにバッファ状況を監視し、隣接するパ
イプライン・ステージの同期を制御する局所制御装置を
含むパイプラインとして制御する装置について開示して
いる。

【０００８】特開平６−１８７４３４号公報の開示内容
によれば、 Ａ．処理（ｉ）を実行する処理ステージ（ｉ）と後続の
処理（ｉ＋１）を実行する処理ステージ（ｉ＋１）の間
に以下の関係式で決定されるサイズのバッファを配置す
る。

【０００９】関係式：バッファ容量をＳＩＺＥ ＯＦ
ＢＵＦＦＥＲ（ｉ）とし、Ｐｍａｘを処理（ｉ）により
データ・ブロックを完全に処理するのに必要な最大時間
とし、ＲＰ（ｉ）を処理（ｉ）によって生じたデータ速
度とし、ＲＰ（ｉ＋１）を後続の処理（ｉ＋１）からの
データ速度とすると、バッファ容量は、以下の式で表さ
れる。

【００１０】

【数１】ＳＩＺＥ ＯＦ ＢＵＦＦＥＲ（ｉ）＝（ＲＰ
（ｉ）−ＲＰ（ｉ＋１））×Ｐｍａｘ

【００１１】Ｂ．さらにこの処理システムの最初のステ
ージと外部システムとのインターフェイス部に以下の関
係式で決定されるサイズのバッファを配置する。

【００１２】関係式：バッファの容量をＳＩＺＥ＿ＳＲ
ＩＢとし、Ｔｍａｘを非計算事象を成し遂げるために必
要な最大時間とすると、バッファの容量は以下の式で表
される。

【００１３】

【数２】ＳＩＺＥ＿ＳＲＩＢ＝（ＲＰ（ｉ）−ＲＰ（ｉ
＋１））×Ｔｍａｘ

【００１４】Ｃ．バッファ（ｉ）が空（エンプティ）で
なければ、処理（ｉ＋１）の実行を開始する「局所制御
機構の採用」を行うことにより、各処理モジュールがバ
ッファのエンプティ・フラグを監視して能動的に動作す
るので、制御系への負荷集中を避け効率的なパイプライ
ン動作が可能であるとしている。

【００１５】しかしこれは、外部システムのデータ入力
速度＜パイプライン処理システムの処理速度＜外部シス
テムのデータ消費速度、の関係が成立するシステムのみ
で有効である。なぜなら、外部システムのデータ消費シ
ステムがパイプライン処理システムの処理速度よりも遅
い時は、データのオーバーライトを防ぐためにパイプラ
インを止める事が必要となるが、その時は後段の処理速
度ＲＰ（ｉ＋１）は０になるので、上述のＡ．やＢ．で
定義したバッファ・サイズではデータのオーバーライト
が起きてしまうからである。つまり、ここで開示された
画像処理装置は、出力バッファ・フルには対応していな
い。

【００１６】また、ブロック・データの処理において
は、前段の処理モジュールのデータ出力順序と後段の処
理モジュールの処理順序とが一致しないことも多く、そ
の時は−で定義されたバッファ・サイズでは正しく動作
しない。このような例としては、ＪＰＥＧとして知られ
る圧縮アルゴリズムで採用している２次元のＤＣＴ演算
（離散コサイン変換）やジグザグ・スキャンなどが挙げ
られる。そのため、特開平６−１８７４３４の制御方式
はこのような応用にも適さない。

【００１７】また、各処理モジュールが能動的に動作す
ることで、処理系への負荷の集中はある程度避けられる
が、これによりテストやデバッグが困難になるという問
題が発生する。

【００１８】また、特開平５−２９８４３６では、直列
接続された複数の処理モジュールを同一時間内で終了す
るようにして制御する方法について開示しているが、入
出力バッファとしてメモリを用意しているため、バッフ
ァ・エンプテイもバッファ・フルもない均一なパイプラ
インについてのみ触れており、本発明とは発明の目的、
作用とも異なるものである。

【００１９】

【発明が解決しようとする課題】本発明の画像処理装置
および画像処理方法の第１の目的は、画像処理装置にお
いて、各処理ステージに対応する個々の制御系、及び全
体の処理に関する制御系の負荷を減少させることで処理
系全体の高速化を達成することである。

【００２０】本発明の画像処理装置および画像処理方法
の第２の目的は、ホスト・システムによって制御される
パッシッブ・モードでの動作によって実行される画像処
理装置のテスト容易性を確保することである。

【００２１】さらに、本発明の画像処理装置および画像
処理方法の第３の目的は、処理ステージにおける処理ア
ルゴリズムの変更等に対して柔軟に対応することのでき
る構成を提供することである。

【００２２】

【課題を解決するための手段】上記の目的を解決するた
めに、本発明の画像処理装置は、画像データを処理する
画像処理装置であって、複数の処理を画像データに対し
て順次実行するために直列に接続された複数の処理ステ
ージと、複数の処理ステージ間に位置し、前段の処理ス
テージでの処理結果を記憶し、次の処理ステージに渡す
ためのバッファであり、各々が各処理ステージの処理結
果が格納できる容量を有する２個のバッファで構成され
たダブル・バッファと、処理ステージにおけるの処理開
始の許可を通知する処理開始信号（ＬＳＴＡＲＴ）を出
力する大域的制御装置と、を有することを特徴とする。

【００２３】また、本発明の画像処理装置において、大
域的制御装置から出力される処理開始信号（ＬＳＴＡＲ
Ｔ）は、ダブル・バッファのバッファ相互の切り替えタ
イミングを制御する信号としても機能することを特徴と
する。

【００２４】また、本発明の画像処理装置において、大
域的制御装置からの処理開始信号（ＬＳＴＡＲＴ）を受
領し、複数の処理ステージの各々に対応して設けられ、
それぞれの対応処理ステージの処理制御を実行する局所
的制御装置を有することを特徴とする。

【００２５】また、本発明の画像処理装置において、画
像データを処理する画像処理装置であって、複数の処理
を画像に対して順次実行するために直列に接続された複
数の処理ステージと、複数の処理ステージ間に位置し、
前段の処理ステージでの処理結果を記憶し、次の処理ス
テージに渡すためのバッファであり、各々が各処理ステ
ージの処理結果が格納できる容量を有する２個のバッフ
ァで構成されたダブル・バッファと、処理ステージにお
けるの処理開始の許可を通知するとともに、ダブル・バ
ッファのバッファ相互の切り替えタイミングを制御する
信号としても機能する処理開始信号（ＬＳＴＡＲＴ）を
出力する大域的制御装置と、大域的制御装置に対して制
御信号（ＣＯＮＴＲＯＬ）を出力し、処理開始信号（Ｌ
ＳＴＡＲＴ）の出力を制御するとともに、ダブル・バッ
ファに対してアクセス可能に接続されたホスト・システ
ムと、を有することを特徴とする。

【００２６】また、本発明の画像処理装置において、大
域的制御装置から出力される処理開始信号（ＬＳＴＡＲ
Ｔ）の信号間隔は複数の処理ステージ中、最も処理時間
の長い処理ステージの処理時間に基づいて設定されるこ
とを特徴とする。

【００２７】また、本発明の画像処理装置において、複
数の処理ステージの最初の処理ステージに処理データを
出力する入力バッファと、複数の処理ステージの最後の
処理ステージから処理データを入力する出力バッファと
を有し、大域的制御装置は、入力バッファおよび出力バ
ッファのデータ蓄積状態を示す信号をそれぞれ入力バッ
ファおよび出力バッファから受領し、各入出力バッファ
のデータ蓄積状態に応じて、大域的制御装置における処
理開始信号（ＬＳＴＡＲＴ）の出力制御が行われる構成
を有することを特徴とする。

【００２８】また、本発明の画像処理装置において、直
列に接続された各処理ステージ中、連続する２以上の処
理ステージの処理時間の合計は、他のいずれか１つの処
理ステージの処理時間より大きくなるように各処理ステ
ージが構成されていることを特徴とする。

【００２９】また、本発明の画像処理装置において、ダ
ブル・バッファに、前段の処理ステージからの中間結果
をロードするかホストからのデータをロードするかを選
択可能とする構成を有することを特徴とする。

【００３０】また、本発明の画像処理装置において、画
像データを処理する画像処理装置であって、複数の処理
を画像に対して順次実行するために直列に接続された複
数の処理ステージと、複数の処理ステージ間に位置し、
前段の処理ステージでの処理結果を記憶し、次の処理ス
テージに渡すためのバッファであり、各々が各処理ステ
ージの処理結果が格納できる容量を有する２個のバッフ
ァで構成されたダブル・バッファと、処理ステージにお
けるの処理開始の許可を通知する処理開始信号（ＬＳＴ
ＡＲＴ）を出力する大域的制御装置とを有し、複数の処
理ステージ中、第１の処理ステージは、画像圧縮のため
の画像分析を行う画像分析ステージであり、第２の処理
ステージは、第１の処理ステージにより計算された処理
結果を用いて画像を間引きする画像間引きステージであ
り、第３の処理ステージは、第２の処理ステージで間引
かれた画像に対して可逆圧縮を行う可逆圧縮ステージに
よって構成されていることを特徴とする。

【００３１】さらに、本発明の画像処理方法は、画像デ
ータに対して複数の処理を順次実行するために直列に接
続された複数の処理ステージと、複数の処理ステージ間
に位置し、前段の処理ステージでの処理結果を記憶し、
次の処理ステージに渡すためのバッファであり、各々が
各処理ステージの処理結果が格納できる容量を有する２
個のバッファで構成されたダブル・バッファと、を有す
る画像処理装置における画像処理方法において、複数の
処理ステージに接続された大域的制御装置から出力され
る処理開始信号（ＬＳＴＡＲＴ）を契機として各処理ス
テージにおいて画像処理を開始するとともに、ダブル・
バッファのバッファ相互の切り替えを実行するステップ
と、複数の処理ステージの各々に対応して設けられ、そ
れぞれに対応する処理ステージの処理制御を実行する局
所的制御装置による制御によって処理ステージにおける
画像処理を実行するステップと、を有することを特徴と
する。

【００３２】また、本発明の画像処理方法において、画
像データに対して複数の処理を順次実行するために直列
に接続された複数の処理ステージと、複数の処理ステー
ジ間に位置し、前段の処理ステージでの処理結果を記憶
し、次の処理ステージに渡すためのバッファであり、各
々が各処理ステージの処理結果が格納できる容量を有す
る２個のバッファで構成されたダブル・バッファと、を
有する画像処理装置における画像処理方法において、ダ
ブル・バッファに対してアクセス可能に接続されたホス
ト・システムから大域的制御装置に対して制御信号（Ｃ
ＯＮＴＲＯＬ）を出力する制御信号出力ステップと、制
御信号出力ステップを契機として、各処理ステージにお
いて画像処理を開始するとともに、ダブル・バッファの
バッファ相互の切り替えを実行するステップと、ホスト
・システムからダブル・バッファへのアクセスを実行す
るステップと、複数の処理ステージの各々に対応して設
けられ、それぞれに対応する処理ステージの処理制御を
実行する局所的制御装置による制御によって処理ステー
ジにおける画像処理を実行するステップとを有すること
を特徴とする。

【００３３】

【発明の実施の形態】本発明のパイプライン画像処理装
置の構成例を図１に示す。パイプライン処理装置１は、
パイプライン処理装置１にブロック・データを供給した
り、パイプライン処理装置により処理された処理結果や
中間結果を受け取ったり、大域的制御装置５（後述）に
指示を与えたりするホスト・システム２に接続されてい
る。また、パイプライン処理装置１は、ホスト・システ
ム２からのブロック・データをパイプライン処理装置１
に送る際に両者の処理速度の変動によるデータ処理速度
のずれを緩衝するための入力バッファ３に接続されてい
る。さらに、パイプライン処理装置１は、パイプライン
処理装置１からの処理結果をホスト・システム２が受け
取る際のデータ処理速度のずれを緩衝するための出力バ
ッファ４に接続されている。大域的制御装置５は、入力
バッファ３や出力バッファ４の状況フラグを監視し、時
にはホスト・システム２からの指示により、ダブル・バ
ッファ８（後述）を切替え、同時に、局所的制御装置５
（後述）に各処理ステージ７（後述）の動作開始タイミ
ングを指示する。局所的制御装置６は、大域的制御装置
５により対応する処理ステージ７（後述）の動作開始タ
イミングを与えられたなら、ある一定時間まで対応する
処理ステージ７の制御を大域的制御装置５や他の局所的
制御装置６とは独立に行う。処理ステージ７は、１つま
たは複数の論理的または機能的演算を行い、機能的な演
算の単位を演算モジュールと呼ぶことにすると、各処理
ステージの演算処理時間は、演算モジュールの統合・再
構成などにより、ほぼ同一時間で処理されるように調整
されている。各処理ステージ７の間は、統合・再構成さ
れた処理ステージの中間出力を保持するのに十分な容量
を持ったバッファが２枚、いわゆるダブル・バッファ８
で構成されており、バッファ切替えのタイミングは大域
的制御装置５により指示される、ダブル・バッファ８の
内容はホスト・システム２からリード（Ｒｅａｄ）され
たり、ライト（Ｗｒｉｔｅ）されたりすることも可能に
なっている。ホスト・システム２とパイプライン処理装
置１、入力バッファ３、出力バッファ４は、接続バス９
で接続され、各種データの転送を行う。

【００３４】なお、図１は本発明の画像処理装置の原理
的構成を説明するためのものであり、ブロック・データ
の入力データはホスト・システム２からのデータに限定
されるものではなく、スキャナやデジタル・カメラなど
でもよく、同様にパイプライン処理装置１による出力結
果は、出力バッファ４を通してホスト・システム２に戻
されるだけでなく、ディスプレイ装置やプリンタに出力
されてもよい。また、図１では処理ステージが３つの例
を示しているが、本発明の画像処理装置における処理ス
テージ数は３つに限定されるものではない。

【００３５】

【実施例】以下、本発明の画像処理装置における３つの
実施例を説明する。実施例１はこの発明に共通な処理装
置の詳細を説明し、実施例２では、本発明の画像処理装
置がイメージ・データ符号化システムとして使用された
時の処理を説明し、実施例３では、本発明の画像処理装
置のテスト容易性と柔軟性を示すために処理ステージの
一部をホスト・システムが行う処理システムについて説
明する。

【００３６】［実施例１］図１において、パイプライン
処理装置１は、２つの動作モードを備える。１つはホス
ト・システム２からの動作開始指示を受けた後、入力バ
ッファ３の空き状態を示すエンプティ・フラグ（ＥＭＰ
ＴＹ）や出力バッファ４の蓄積データが一杯になったこ
とを示すフル・フラグ（ＦＵＬＬ）を監視しながら能動
的に動作するアクティブ・モードであり、もう１つは、
ホスト・システム２からの動作指示がある毎に一定時間
だけ動作するパッシブ・モード（またはテスト・モー
ド）である。このモード切替えは、図２に示したパイプ
ライン処理装置１内のコンフィグレーション・レジスタ
（１１）のｂｉｔ０の値により制御される。

【００３７】図２に示したパイプライン処理装置１内の
コンフィグレーション・レジスタ（１１）の例において
は、レジスタのｂｉｔ０の値が０の場合、パイプライン
処理装置が能動的に動作するアクティブ・モードの設定
であり、レジスタの値が１の場合は、ホスト・システム
２からの動作指示がある毎に一定時間だけ動作するパッ
シブ・モードとなる。

【００３８】ホスト・システム２は、汎用のパソコンま
たはワークステーションであり、内部にＩ／Ｏ接続用の
汎用バスとメイン・メモリとＩ／Ｏ装置間のデータ転送
を司るＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ）装置を１つ以上備えており、応用プログラムの実
行とパイプライン処理装置１との通信・制御に責任を持
っている。例えば、応用プログラムとして画像に対する
何らかの処理が指定されており、パイプライン処理装置
１がその処理を行うものとすると、ホスト・システム２
はパイプライン処理装置１に起動をかけると同時に、メ
モリに展開されたブロック・データをホスト・システム
２内のＤＭＡ装置により入力バッファ３に転送する。ホ
スト・システム２がパイプライン処理装置１により処理
された結果を受け取る場合には、もう１つのＤＭＡ装置
が使用され、それは出力バッファ４に溜められた処理結
果をホスト・システム２に転送する。

【００３９】また、ホスト・システム２は、パイプライ
ン処理装置１をパッシブ・モードにすることができ、こ
の時は、パイプライン処理装置１内のダブル・バッファ
８にリード／ライト・アクセス可能である。また、大域
的制御装置５に指示して一定時間だけパイプライン処理
装置１を動作させることが可能である。

【００４０】入力バッファ３は、ホスト・システム２か
らのデータが入力されたり、図示されていないスキャナ
やデジタル・カメラからのデータも入力可能であり、パ
イプライン処理装置１からの要求により入力されたデー
タをパイプライン処理装置１に出力することが可能であ
る。この時の出力順序は必ずしも入力順序とは一致して
いる必要はなく、１回の要求で出力されるデータの数も
任意である。入力バッファ３がデータで一杯になった時
は入力バッファ・フル・フラグをアクティブにし、入力
バッファ３がパイプライン処理装置１の最初の処理ステ
ージで必要となる分のデータを保持していなかった時
は、入力バッファ・エンプティ・フラグをアクティブに
する機能を持っている。

【００４１】出力バッファ４は、パイプライン処理装置
１から出力された処理結果が蓄積されており、蓄積され
た処理結果はホスト・システム２内あるいは外部のＤＭ
Ａ装置により、ホスト・システム２あるいは図示されて
いないＣＲＴやプリンタに転送される。この時、処理結
果の蓄積順序と蓄積データの転送順序は必ずしも一致し
ている必要はなく、１回に蓄積されるデータの数も任意
である。出力バッファ４がデータで一杯になった時は出
力バッファ・フル・フラグをアクティブにし、出力バッ
ファ４が空になった時は、出力バッファ・エンプティ・
フラグをアクティブにする機能を持っている。

【００４２】大域的制御装置５には前述したように２つ
の動作モードが存在する。アクティブ・モードでは、ホ
スト・システム２より起動がかけられた後は、入力バッ
ファ・エンプティ信号と出力バッファ・フル信号を監視
し、どちらの信号もアクティブでなければ、ダブル・バ
ッファ８を切替え、各局所制御装置６に各対応する処理
ステージ７の動作を開始してもＯＫであることを知らせ
る信号（ＬＳＴＡＲＴ）を送る。ＬＳＴＡＲＴ信号は、
パイプライン制御装置１の基本動作クロック、１周期分
のみアクティブになり、次にアクティブになるタイミン
グは、その間、入力バッファ・エンプティ信号または出
力バッファ・フル信号がアクティブにならなければ、図
２に示したブロック・サイクル・レジスタ（１１）に書
かれた値だけ間隔をおいたタイミングでアクティブにな
る。もしその間に、入力バッファ・エンプティ信号また
は出力バッファ・フル信号がアクティブになった時は、
その期間分だけアクティブになるまでの間隔が延長され
る。通常、図２のブロック・サイクル・レジスタ（１
１）に書かれる値は、最も処理サイクルの長い処理ステ
ージの処理サイクル数である。

【００４３】図１に示す複数の処理ステージ７の各々
は、それぞれが異なる処理を実行し、それぞれの処理時
間に差がある。本発明の画像処理装置は、これらの異な
る処理サイクルを一つの大域的制御装置５および局所的
制御装置６の組み合わせにより効率的に制御するもので
ある。パイプライン処理装置１内にあるそれぞれの処理
ステージ７における各処理のスタートのタイミングは、
大域的制御装置５から各局所的制御装置６に通知される
ＬＳＴＡＲＴ信号により制御される。従って、このＬＳ
ＴＡＲＴ信号の間隔は、基本的にパイプライン処理装置
１の複数の処理ステージ７の中の最も処理サイクルの長
い処理ステージに律速されることとなり、その処理サイ
クルにあわせて設定される。

【００４４】ホスト・システム２からの動作指示によ
り、一定時間だけ動作するパッシブ・モード（テスト・
モード）では、大域的制御装置５はホスト・システム２
から指示があった時のみＬＳＴＡＲＴ信号を１クロック
・サイクル分だけアクティブにし、次の指示が来ない限
りＬＳＴＡＲＴ信号をアクティブにすることはない。こ
の時は、入力バッファ・エンプティ信号や出力バッファ
・フル信号は無視され、同様に図２に示すブロック・サ
イクル・レジスタの値も意味を持たない。

【００４５】図３に大域的制御装置５の実装例を示す。
コンフィグレーション・レジスタ（図２（１０）参照）
のモード・ビット（ｂｉｔ０）は２入力１出力マルチプ
レクサ（ＭＵＸ）の切替えに使用されており、前述のア
クティブ・モード、およびパッシブ・モードの選択がな
される。パルス生成器は入力信号の立ち上がりを検出す
ると基本クロックの１周期分のアクティブ・パルスを生
成する。カウンタは図示されないリセット信号がアクテ
ィブになった時と一致比較器の信号がアクティブになっ
た時に０クリアされ、ＷＡＩＴ信号がアクテイブでなけ
れば基本クロックをベースにカウントアップを行い、Ｗ
ＡＩＴ信号がアクティブの時はカウントアップは行わず
に現在のカウント値を保持する。一致比較器には、前述
のブロック・サイクル・レジスタの値が入力され、カウ
ンタのカウント値との比較がなされる。ＷＡＩＴ信号は
入力バッファ・エンプティ信号と出力バッファ・フル信
号のＡＮＤ接続である。ホスト・システムからの信号は
ＭＵＸを通してパルス生成器に接続される。

【００４６】局所的制御装置６は、処理ステージ７の数
だけ存在し、各々対応する処理ステージを制御する。局
所的制御装置６は大域的制御装置５からのＬＳＴＡＲＴ
信号がアクティブになったら、あらかじめ決められたシ
ーケンス制御を行う。このシーケンスは、大域的制御装
置５や他の局所的制御装置６の振る舞いに影響されない
独立な動作を行う。特に入力バッファに接続された最初
のステージと出力バッファに接続された最後のステージ
を除いた中間部の局所的制御装置６は、大域的制御装置
５からＬＳＴＡＲＴ信号を受け取った時点で演算に必要
なすべての入力データとすべての出力データを書き込む
ためのスペースがそれぞれ前後のダブルバッファ８に用
意されているので、入力バッファ・エンプティや出力バ
ッファ・フルの影響をまったく受けずに制御可能であ
る。よって演算シーケンスだけを制御すればよいので制
御が簡単化されている。これに対して、最初と最後のス
テージに対応する局所的制御装置では、それぞれ入力バ
ッファ・エンプティと出力バッファ・フルに対応した制
御が必要になる。

【００４７】処理ステージ７は、１つまたは複数の論理
的または機能的演算を行い、その機能的な演算の単位を
演算モジュールと呼ぶことにすると、各処理ステージの
演算処理時間は可能であれば演算モジュールの統合・再
構成などにより、ほぼ同一時間で処理されるように調整
することができる。これは、１つの処理ステージに許さ
れる処理時間は、前述したように最も処理時間の長い処
理ステージにより決定されるので、複数の連続した演算
モジュールを１つの処理ステージに統合しても、その合
計処理時間が最も処理時間の長い処理ステージの処理時
間よりも短ければ統合した方がダブル・バッファ８の削
減ができるので都合がいい。

【００４８】また、処理アルゴリズムに高い並列性があ
り、高い並列度で並列処理を行えば処理時間が短くなる
ような演算モジュールは、最も処理時間の長い処理ステ
ージの処理時間に合うまで並列度を下げて処理すること
も可能である。一般に並列度を上げれば処理時間は短く
なるが、周辺の処理速度がそれに追従できないならばＨ
／Ｗリソース（回路規模）の無駄使いになってしまう。
よって全ての処理ステージがほぼ同一の処理時間で制御
されることが最も望ましい。なお、演算内容によっては
各処理ステージの処理時間をほぼ同一に出来ないことも
あるが、その場合でも処理速度（出力スループット）は
変化しない。

【００４９】ダブル・バッファ８は、統合・再構成され
た処理ステージの中間出力を保持するのに十分な容量を
持ったバッファが２枚で構成されており、バッファ切替
えのタイミングは大域的制御装置５により指示され、そ
れは前述のＬＳＴＡＲＴ信号により行われる。すなわ
ち、各処理ステージの処理開始信号の役割を果たすＬＳ
ＴＡＲＴ信号によって、各ダブル・バッファ８から連続
する処理ステージにデータが入力および出力されること
になる。

【００５０】ダブル・バッファ８内の全記憶要素はアド
レス付けされており、ホスト・システム２からリード／
ライト可能になっている。ホスト・システム２から、ダ
ブル・バッファ８のデータをリード／ライト可能とした
構成と、ホスト・システム２が大域的制御装置５をパッ
シブ・モードで制御できる構成としたことにより任意の
タイミングでダブル・バッファ８のリード／ライトがで
きる。これにより、本発明のパイプライン処理装置にテ
スト容易性と柔軟性が加味されるが、これらについては
実施例３で説明する。

【００５１】ダブル・バッファ８への書き込みソースは
図４に示すように各処理ステージ７とダブル・バッファ
８との間に接続されたマルチプレクサにより制御され
る。マルチプレクサは、前段の処理ステージ７、あるい
はホスト・システム２からのデータのいずれかを選択
し、ダブル・バッファ８に出力する機能を有する。マル
チプレクサにおけるデータ選択は、図２示したソース・
データ選択レジスタ（１２）の値に基づいて行われる。
図２で示した例では、各マルチプレクサ（ＭＵＸ１，
２，３．．ｎ）に割り振られた値が０の場合は、前段処
理ステージの出力データを選択し、値が１の場合は、ホ
スト・システムのデータを選択するように設定されてい
る。

【００５２】バス９は、ホスト・システムとパイプライ
ン処理装置、入力バッファ、出力バッファを接続し、各
種データを転送するものである。

【００５３】［実施例２］図５にイメージ・データ符号
化システムとして本発明のパイプライン画像処理装置を
適用した実施例を示す。符号化すべき原画像はホスト・
システム２内のメイン・メモリ（図示せず）中にあり、
ブロックは８Ｘ８の正方形の６４画素であるとする。ま
ずホスト・システム２はパイプライン処理装置１をアク
ティブ・モードに設定し、ホスト・システム２内のＤＭ
Ａ装置を起動して、８ライン分の連続した画像領域を入
力バッファ３に転送する。

【００５４】大域的制御装置５は出力バッファ４がフル
でなく、入力バッファ３に１つ以上のブロックが存在す
れば、ダブル・バッファ８を切り換えると同時に各局所
的制御装置６に対応する処理ステージ７の動作開始タイ
ミングをＬＳＴＡＲＴ信号により通知する。イメージ・
データ符号化システムでは、第１のステージは、ブロッ
ク・データを分析する画像分析ステージであり、データ
を間引きしても人間の視覚上問題のないレベルを計算す
ることと、各々の画素がページ記述言語（ＰＤＬ：Ｐａ
ｇｅ Ｄｅｓｃｒｉｐｔｉｖｅ Ｌａｎｇｕａｇｅ）に
より描かれたＰＤＬ画像であるかスキャナや複写機によ
り入力されたスキャン画像であるかを識別するための演
算を行うステージである。

【００５５】図６は、図５に示すイメージ・データ符号
化システムの各処理ステージが次の処理ステージに渡す
中間結果を示した図である。図６（１）は、図５の最初
の処理ステージである画像分析ステージから次の処理ス
テージである画像間引きステージの中間データを説明し
ている。識別情報はブロックに対応した６４−ｂｉｔの
バッファが２枚のダブル・バッファで構成されており、
ブロック・データの各々の画素がＰＤＬ画像であったか
スキャン画像であったかを示す結果が、ＰＤＬ画像であ
れば”１”、スキャン画像であれば”０”として対応す
る領域に書かれている。

【００５６】画素がＰＤＬ画像であるかスキャン画像で
あるかを識別するためのもっとも簡易な方法としては、
隣接する画素間の差分値を計算し、その値がある閾値よ
りも大きければＰＤＬ画像と判定し、そうでなければス
キャン画像と判定するものである。画質制御情報は第１
ステージの画像分析回路により求められた複数個の閾値
情報であり、これにより第２ステージの画質間引きステ
ージ間引きレベルを制御する。

【００５７】第２のステージは、第１のステージの処理
結果を利用して実際に間引きを行う画像間引きステージ
である。ここでの間引きアルゴリズムとしてはウェーブ
レットとして知られるアルゴリズムを利用する。この間
引き処理の際に第１の画像分析ステージで計算され、画
質制御情報として大２ステージに渡された閾値を使用し
間引きレベルを制御する。またＰＤＬ画像として判定さ
れた画素には間引き処理を行わない。

【００５８】ここで間引きアルゴリズムと間引きハード
ウエアを図７〜図９を用いて説明する。図７に示すよう
に、まず最初に６４画素のデータ・ブロックは、１６個
の２×２のサブブロックに分割される。次に１６個に分
割された各々のサブブロックに対して周波数分割が行わ
れる。２×２のサブブロック中の４画素を図７に示すよ
うにａ，ｂ，ｃ，ｄとすると、これに対して第１のフィ
ルタ演算として水平方向へのローパス・フィルタ演算、
ハイパス・フィルタ演算、および垂直方向へのローパス
・フィルタ演算を行う。ここでＬ１，Ｌ２は水平方向の
ローパス・フィルタ出力、Ｈ１，Ｈ２は水平方向のハイ
パス・フィルタ出力、ＶＬ１，ＶＬ２は垂直方向のロー
パス・フィルタ出力であり、それぞれが以下の式によっ
て決定される。

【００５９】

【数３】 Ｌ１＝（ａ＋ｂ）／２， Ｌ２＝（ｃ＋ｄ）／２ Ｈ１＝（ａ−ｂ）／２， Ｈ２＝（ｃ−ｄ）／２ ＶＬ１＝（ａ＋ｃ）／２， ＶＬ２＝（ｂ＋ｄ）／２ である。

【００６０】次に第１のフィルタ演算から得られた出力
（Ｌ１，Ｌ２，Ｈ１，Ｈ２）に対して、第２のフィルタ
演算として垂直方向にローパス・フィルタ演算、ハイパ
ス・フィルタ演算を行う。ＬＬ，ＨＬは垂直方向のロー
・パス・フィルタ出力、ＬＨ，ＨＨは垂直方向のハイ・
パス・フィルタ出力とすると、

【００６１】

【数４】 ＬＬ＝（Ｌ１＋Ｌ２）／２， ＨＬ＝（Ｈ１＋Ｈ２）
／２ ＬＨ＝（Ｌ１−Ｌ２）／２， Ｈ２＝（Ｈ１−Ｈ２）
／２ である。

【００６２】次に第１ステージで求められた画像制御情
報（閾値：Ｔｈｌ１，Ｔｌｈ１，Ｔｈｈ１）によりサン
プリングされる画素を図８のように決定する。この結
果、４×４画素のサブブロック内の全ての２×２画素サ
ブブロックがＬＬ成分にのみサンプリングされた場合に
は、さらに周波数分割を続ける。情報量が最大に圧縮
（間引き）されたケースでは、６４画素が１画素にサン
プリングされる。

【００６３】図９は間引き回路の構成図を示しており、
頂点に１個、中段に４個、底辺に１６個の総計２１個の
ＰＥ（処理要素）がピラミッド状に接続されている。ピ
ラミッドの底辺には、１６個のＰＥを配置し、各々のＰ
Ｅが４Ｐｉｘｅｌの処理に責任を持つことで、総数６４
Ｐｉｘｅｌを処理する。更に上位の４個のＰＥが１６個
のＰＥが出力する結果の処理に責任を持つことで処理さ
れる。そして一番上位のＰＥが４個のＰＥが出力する結
果を処理する。

【００６４】局所的制御装置６から演算開始を告げられ
たなら、まず底辺にある１６個のＰＥは、図７、８で説
明したアルゴリズムを実行する。中間部に存在する４つ
のＰＥは、対応する下位４つのＰＥ全てがＬＬ成分にの
みサンプリングされた場合のみ動作する。例えば、ＰＥ
１６は対応する｛ＰＥ０，ＰＥ１，ＰＥ４，ＰＥ５｝が
全てＬＬ成分にのみサンプリングされた場合のみ動作す
る。同様に最上位のＰＥは、中間部に存在する４つのＰ
Ｅ全てがＬＬ成分にのみサンプリングされた場合のみ動
作する。

【００６５】ＰＥによるアルゴリズムの実行は、パイプ
ライン処理されており、最初のステージで第１のフィル
タ演算を行い、２番目のステージで第２のフィルタ演算
を行い、３番目のステージで閾値との比較演算によりサ
ンプリングを行い、４番目のステージでは、上位に属す
るＰＥにサンプリング結果を伝えるために結果の書き込
みを行う。上位に属するＰＥはこの結果を見て、動作す
るかしないかを判定する。各ステージの演算は非常に単
純なので１基本サイクルで１ステージの演算を完了でき
る。以上のように、各ＰＥは演算を行うデータが異なる
だけで演算そのものはまったく同じであり、底辺のＰＥ
に限れば処理するデータは独立である。よって、その演
算を行うＰＥを複数用意して並列演算を行えば高速処理
が可能である。

【００６６】図１０はＰＥを１６個並列動作させた場合
のフロー・チャートであり、最悪ケースでも１２サイク
ルで処理が終わる。すなわち、まず１６個のＰＥ（ＰＥ
０〜１６）について、第１のフィルタ演算（１ｓｔ ｓ
ｔａｇｅ）、第２のフィルタ演算（２ｎｄ ｓｔａｇ
ｅ）を行い、さらに閾値との比較演算によりサンプリン
グ（３ｒｄ Ｓｔａｇｅ）を行い、上位に属するＰＥに
サンプリング結果を伝えるために結果の書き込み（４ｔ
ｈ Ｓｔａｇｅ）を行う。この４つのステージで１６Ｐ
Ｅから４ＰＥ（ＰＥ１６〜１９）に間引きされ、さらに
この４ＰＥについての同様の４ステージが実行され、１
個のＰＥ（ＰＥ２０）について同様の処理がなされる。
このような処理が実行されると、６４画素が１画素にま
で間引かれることになる。このような場合は、処理時間
としては最悪（最長）であるが、圧縮率の点からすると
最大の圧縮率である。

【００６７】同様に図１１はＰＥを４個づつ並列動作さ
せた場合のフロー・チャートであり、最悪ケースでも２
４サイクルで処理が終わる。すなわち、ＰＥ０〜ＰＥ
３、ＰＥ４〜ＰＥ７、ＰＥ８〜ＰＥ１１、ＰＥ１２〜Ｐ
Ｅ１５をそれぞれセットとして順次４ステージの処理を
実行し、４×４の１６サイクルを消費し、その後ＰＥ１
６からＰＥ１９の処理に４サイクル、最後にＰＥ２０の
処理に４サイクルを消費し、計１６＋４＋４＝２４とな
り、２４サイクルとなる。同様に図示はされていない
が、ＰＥを２個のみ並列動作させた場合では、最悪ケー
スでも４４サイクルで処理が終わる。

【００６８】図５のイメージ・データ符号化システムに
おけるパイプライン処理の第３のステージは間引きされ
た画像に対して可逆圧縮を行う可逆圧縮ステージであ
る。図６の数（２）に示されるように可逆圧縮ステージ
は、可逆圧縮回路を有する。アルゴリズムとしては近隣
画素を参照画素とした予測符号化を用い、さらに予測結
果に対してハフマン符号化とランレングス符号化を行
う。

【００６９】予測符号化はデータ・ブロックの左上端か
ら右下端に向かって順番に行われる。この時、間引きさ
れたデータの予測符号化においては、あらかじめ補間さ
れたデータに対して予測符号化を行う。そのため予測符
号化の演算は１画素づつ順番に参照画素との比較演算を
行わなければならなく、そのため複数の参照画素との比
較演算が１サイクルで終了できたとしても、すべての画
素を処理するためには最低６４サイクルかかってしま
う。これに対して、第１、第２のステージは演算の並列
度が高く、６４サイクル以下での処理が可能である。

【００７０】これにより、ブロック・サイクル・レジス
タには最も長い処理時間を要する第３ステージの処理時
間サイクルが書き込まれ、入力バッファや出力バッファ
からのＷＡＩＴ信号がアクティブでなければ、大域的制
御装置５は第３ステージの処理時間サイクルに合わせて
ＬＳＴＡＲＴ信号をアクティブにする。

【００７１】また、第３ステージが最長処理時間を要す
ることから、第１、第２のステージの演算の並列度をあ
まり高くしても意味がないことがわかる。たとえば第２
ステージの例でいえば、ＰＥの並列度は２で十分である
ことがわかり、これにより回路規模を抑えることができ
る。

【００７２】このように最も長い処理時間を要する処理
時間サイクルをブロック・サイクル・レジスタに設定
し、この時間が経過したことを条件として（図３におけ
る一致比較器での確認）ＬＳＴＡＲＴの間隔を設定し
て、大域的制御装置５から局所的制御装置６に対して出
力することにより、各処理ステージ７間でのデータの入
出力（ダブル・バッファ８を介して）が可能となり、ス
ムーズなバイプライン処理の制御が可能となる。

【００７３】［実施例３］図１２に本発明のパイプライ
ン画像処理システムがテストまたはパッシブ・モードま
たは、テストモード、すなわち、ホスト・システム２か
らの動作指示により、一定時間だけ動作するモードで、
イメージ・データ符号化システムが使用された実施例を
示す。図５での実施例との大きな違いは、本装置がパッ
シブ・モードで動作し、大域的制御装置５が入力バッフ
ァ・エンプティ・フラグや出力バッファ・フル・フラグ
に依存せずに、ホスト・システムからの指示（ＣＯＮＴ
ＲＯＬ信号）のみによって動作することである。

【００７４】パイプライン処理装置のテスト時には、ま
ずホスト・システム２がテストを行う処理ステージの前
段のダブル・バッファ８にホスト・システム２からのテ
スト・データを送れるように、図２のホスト・データ選
択レジスタを適当に設定する。次にホスト・システム２
はパイプライン制御装置１にテスト・データを送り、そ
れが終了したなら、大域的制御装置５に接続されている
ＣＯＮＴＲＯＬ信号をアクティブにする。パッシブ・モ
ードでは大域的制御装置５はＣＯＮＴＲＯＬ信号の立ち
上がりエッジを捕らえて、基本クロック１周期分のパル
スを生成する。局所的制御装置６はこのパルスがアクテ
ィブになると対応する処理ステージの動作を開始させ
る。次にホスト・システムは一定時間後、処理結果を確
かめるためにテストした処理ステージの処理結果が格納
されているダブル・バッファ８からのデータをリードで
きるように図２のホスト・データ選択レジスタを設定
し、ダブル・バッファ８のリードを行い、予め計算済み
の期待値と比較することによりテストを行う。

【００７５】この際、ハードウエアで実装されたパイプ
ライン処理装置は十分に速いので、ホスト・システム２
はＣＯＮＴＲＯＬ信号をアクティブにした後に、間髪を
置かずに処理結果の格納されているダブル・バッファ８
を選択し、それをリードしてかまわない。

【００７６】次に同じ図１２を使用して、本発明の画像
処理装置を適用したより柔軟なイメージ・データ符号化
システムについて説明する。一般に一度ハードウエア
（特にＬＳＩ）で実装された機能は後から変更するのが
難しい。実施例２において、イメージ・データ符号化シ
ステムの第１のステージが画像を分析するステージであ
ることを説明した。

【００７７】この画像分析ステージでは第２ステージの
画像間引きステージで使用される画像間引きための閾値
や各々の画素がＰＤＬ画像により描かれたものか、スキ
ャン画像か識別するための演算などが行われている。し
かし、一般にこのような分析演算では、１００％に近い
演算結果を求めれば求めるほど複雑な演算が必要にな
る。よってハードウエアで処理装置を実装する際は、演
算処理速度・演算のための回路規模・演算結果の確から
しさの間でトレードオフが行われる。しかし、ハードウ
エア実装後に新たなアルゴリズムが検出されたり、ホス
ト・システムの処理速度が大幅に改善され、ホスト・シ
ステムによる、より複雑なアルゴリズムの実行が可能に
なることがある。

【００７８】以下はそのような場合、すなわちホスト・
システムによるアルゴリズムの実行を利用した処理につ
いて順を追って説明する。

【００７９】まず、パイプライン制御装置１はホスト・
システム２によりパッシブ・モードに設定される。次に
ホスト・システム２によりデータ・ブロックの分析演算
が行われる。次にホスト・システム２は、第２ステージ
の画像間引きステージの前段のダブル・バッファ８に、
分析対象であったデータ・ブロックそのものとＰＤＬ／
スキャン画像の識別情報、画像間引きのための画質制御
情報（閾値情報）を転送し、転送終了後ＣＯＮＴＲＯＬ
信号（大域的制御装置５に入力）をアクティブにする。
次に、ＣＯＮＴＲＯＬ信号をデアクティブにし、次のデ
ータ・ブロックのための分析演算を開始する。

【００８０】分析終了後は、以前と同じステップを原画
像中の全データ・ブロックが終了するまで繰り返す。そ
の間、ホスト・システム内のＤＭＡ装置は出力バッファ
に転送された処理結果をホスト・システムに返す。

【００８１】このようにホスト・システム２のＣＯＮＴ
ＲＯＬ信号により、大域的制御装置５を制御すること
で、間接的に各処理ステージ７の動作をコントロールす
ることが可能となり、ホスト・システム２から各ダブル
・バッファ８へのアクセスを任意のタイミングで実行す
ることができる。この構成により、新たな分析アルゴリ
ズムをホスト・システムによって実行させ、より効率的
な処理を用いた処理、例えばイメージ・データの符号化
にも対応できる。

【００８２】

【発明の効果】本発明は、以上説明したとおり、ブロッ
クに分割された原画像に対して複数の処理を順次的に行
う際に、複数の処理を複数の処理ステージに分割し直列
接続し、それらの処理ステージ間を各処理ステージの処
理結果が格納できる分の大きさのバッファ２枚で構成さ
れたダブル・バッファで接続し、そのダブル・バッファ
の切替えと各処理ステージの処理開始を予め設定された
各処理ステージでもっとも処理時間の長い処理ステージ
の処理時間とホスト・システムとの間に接続された入力
バッファと出力バッファの状況により制御する大域的制
御装置と、一度、大域的制御装置に処理開始を告げられ
たなら、予め設定された各処理ステージでもっとも処理
時間の長い処理ステージの処理時間分だけ、大域的制御
装置とも他の局所的制御装置とも独立に動作する局所的
制御装置による２重制御を行うことで制御装置に負荷を
分散したので、スケーラブルで高速化が可能であり、ま
た、大域的制御をホスト・システムからの指示で行える
ことと、ダブル・バッファのリード／ライトをホスト・
システムから行う機能を有することでテスト容易性と柔
軟性も兼ね備えている。

【００８３】また、各ステージの処理時間を考慮し、最
も処理時間の長い処理ステージの処理時間に合わせて、
他の処理ステージの統合・再構成をすることによって各
ステージ間でのデータの処理および入出力のタイミング
をあわせることで、より効率的なパイプライン画像処理
装置を構成することが可能であり、リソース・ユーセー
ジの最適化も行える。

【図面の簡単な説明】

【図１】 本発明の画像処理装置の一実施例の構成を
示す図である。

【図２】 パイプライン制御装置を制御するためにパ
イプライン制御装置内に存在する制御レジスタの構成を
示す図である。

【図３】 本発明の画像処理装置における大域的制御
装置の構成を示す図である。

【図４】 本発明の画像処理装置におけるソース・デ
ータ選択機能を説明する図である。

【図５】 本発明の画像処理装置におけるパイプライ
ン制御装置がイメージ・データ符号化システムとして実
装された例の構成図である。

【図６】 イメージ・データ符号化システムでダブル
・バッファに格納される中間データについて説明する図
である。

【図７】 画像間引きアルゴリズムの詳細を説明する
ための図であり、その前半部に相当する図である。

【図８】 画像間引きアルゴリズムの詳細を説明する
ための図であり、その後半部に相当する図である。

【図９】 画像間引き回路の構成図である。

【図１０】 １６個の処理要素を用いて、並列度１６で
実装された間引きアルゴリズムのタイム・チャートを示
す図である。

【図１１】 ４個の処理要素を用いて、並列度４で実装
された間引きアルゴリズムのタイム・チャートを示す図
である。

【図１２】 テストまたはパッシブ・モードのイメージ
・データ符号化システムとして実装された実施例につい
て示した図である。

【符号の説明】

１ パイプライン処理装置 ２ ホスト・システム ３ 入力バッファ ４ 出力バッファ ５ 大域的制御装置 ６ 局所的制御装置 ７ 処理ステージ ８ ダブル・バッファ ９ バス １０ コンフィグレーション・レジスタ １１ ブロック・サイクル・レジスタ １２ ソース・データ選択レジスタ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 画像データを処理する画像処理装置であ
   って、 複数の処理を前記画像データに対して順次実行するため
   に直列に接続された複数の処理ステージと、 前記複数の処理ステージ間に位置し、前段の処理ステー
   ジでの処理結果を記憶し、次の処理ステージに渡すため
   のバッファであり、各々が各処理ステージの処理結果が
   格納できる容量を有する２個のバッファで構成されたダ
   ブル・バッファと、 前記処理ステージにおける処理開始の許可を通知する処
   理開始信号（ＬＳＴＡＲＴ）を出力する大域的制御装置
   と、 を有することを特徴とする画像処理装置。
2. 【請求項２】 前記大域的制御装置から出力される処理
   開始信号（ＬＳＴＡＲＴ）は、前記ダブル・バッファの
   バッファ相互の切り替えタイミングを制御する信号とし
   ても機能することを特徴とする請求項１記載の画像処理
   装置。
3. 【請求項３】 前記大域的制御装置からの処理開始信号
   （ＬＳＴＡＲＴ）を受領し、前記複数の処理ステージの
   各々に対応して設けられ、それぞれの対応処理ステージ
   の処理制御を実行する局所的制御装置を有することを特
   徴とする請求項１または２に記載の画像処理装置。
4. 【請求項４】 画像データを処理する画像処理装置であ
   って、 複数の処理を前記画像に対して順次実行するために直列
   に接続された複数の処理ステージと、 前記複数の処理ステージ間に位置し、前段の処理ステー
   ジでの処理結果を記憶し、次の処理ステージに渡すため
   のバッファであり、各々が各処理ステージの処理結果が
   格納できる容量を有する２個のバッファで構成されたダ
   ブル・バッファと、 前記処理ステージにおける処理開始の許可を通知すると
   ともに、前記ダブル・バッファのバッファ相互の切り替
   えタイミングを制御する信号としても機能する処理開始
   信号（ＬＳＴＡＲＴ）を出力する大域的制御装置と、 前記大域的制御装置に対して制御信号（ＣＯＮＴＲＯ
   Ｌ）を出力し、前記処理開始信号（ＬＳＴＡＲＴ）の出
   力を制御するとともに、前記ダブル・バッファに対して
   アクセス可能に接続されたホスト・システムと、 を有することを特徴とする画像処理装置。
5. 【請求項５】 前記大域的制御装置から出力される処理
   開始信号（ＬＳＴＡＲＴ）の信号間隔は前記複数の処理
   ステージ中、最も処理時間の長い処理ステージの処理時
   間に基づいて設定されることを特徴とする請求項１乃至
   ４いずれかに記載の画像処理装置。
6. 【請求項６】 前記複数の処理ステージの最初の処理ス
   テージに処理データを出力する入力バッファと、 前記複数の処理ステージの最後の処理ステージから処理
   データを入力する出力バッファとを有し、 前記大域的制御装置は、前記入力バッファおよび前記出
   力バッファのデータ蓄積状態を示す信号をそれぞれ前記
   入力バッファおよび前記出力バッファから受領し、各入
   出力バッファのデータ蓄積状態に応じて、前記大域的制
   御装置における前記処理開始信号（ＬＳＴＡＲＴ）の出
   力制御が行われる構成を有することを特徴とする請求項
   １乃至５いずれかに記載の画像処理装置。
7. 【請求項７】 前記直列に接続された各処理ステージ
   中、連続する２以上の処理ステージの処理時間の合計
   は、他のいずれか１つの処理ステージの処理時間より大
   きくなるように各処理ステージが構成されていることを
   特徴とする請求項１乃至５いずれかに記載の画像処理装
   置。
8. 【請求項８】 前記ダブル・バッファに、前段の処理ス
   テージからの中間結果をロードするかホストからのデー
   タをロードするかを選択可能とする構成を有することを
   特徴とする請求項４乃至７いずれかに記載の画像処理装
   置。
9. 【請求項９】 画像データを処理する画像処理装置であ
   って、 複数の処理を前記画像に対して順次実行するために直列
   に接続された複数の処理ステージと、 前記複数の処理ステージ間に位置し、前段の処理ステー
   ジでの処理結果を記憶し、次の処理ステージに渡すため
   のバッファであり、各々が各処理ステージの処理結果が
   格納できる容量を有する２個のバッファで構成されたダ
   ブル・バッファと、 前記処理ステージにおけるの処理開始の許可を通知する
   処理開始信号（ＬＳＴＡＲＴ）を出力する大域的制御装
   置と、 を有し、 前記複数の処理ステージ中、第１の処理ステージは、画
   像圧縮のための画像分析を行う画像分析ステージであ
   り、第２の処理ステージは、前記第１の処理ステージに
   より計算された処理結果を用いて画像を間引きする画像
   間引きステージであり、第３の処理ステージは、前記第
   ２の処理ステージで間引かれた画像に対して可逆圧縮を
   行う可逆圧縮ステージによって構成されていることを特
   徴とする画像処理装置。
10. 【請求項１０】 画像データに対して複数の処理を順次
    実行するために直列に接続された複数の処理ステージ
    と、前記複数の処理ステージ間に位置し、前段の処理ス
    テージでの処理結果を記憶し、次の処理ステージに渡す
    ためのバッファであり、各々が各処理ステージの処理結
    果が格納できる容量を有する２個のバッファで構成され
    たダブル・バッファと、を有する画像処理装置における
    画像処理方法において、 前記複数の処理ステージに接続された大域的制御装置か
    ら出力される処理開始信号（ＬＳＴＡＲＴ）を契機とし
    て各処理ステージにおいて画像処理を開始するととも
    に、前記ダブル・バッファのバッファ相互の切り替えを
    実行するステップと、 前記複数の処理ステージの各々に対応して設けられ、そ
    れぞれに対応する前記処理ステージの処理制御を実行す
    る局所的制御装置による制御によって前記処理ステージ
    における画像処理を実行するステップと、を有すること
    を特徴とする画像処理方法。
11. 【請求項１１】 画像データに対して複数の処理を順次
    実行するために直列に接続された複数の処理ステージ
    と、前記複数の処理ステージ間に位置し、前段の処理ス
    テージでの処理結果を記憶し、次の処理ステージに渡す
    ためのバッファであり、各々が各処理ステージの処理結
    果が格納できる容量を有する２個のバッファで構成され
    たダブル・バッファと、を有する画像処理装置における
    画像処理方法において、 前記ダブル・バッファに対してアクセス可能に接続され
    たホスト・システムから前記大域的制御装置に対して制
    御信号（ＣＯＮＴＲＯＬ）を出力する制御信号出力ステ
    ップと、 前記制御信号出力ステップを契機として、各処理ステー
    ジにおいて画像処理を開始するとともに、前記ダブル・
    バッファのバッファ相互の切り替えを実行するステップ
    と、 前記ホスト・システムから前記ダブル・バッファへのア
    クセスを実行するステップと、 前記複数の処理ステージの各々に対応して設けられ、そ
    れぞれに対応する前記処理ステージの処理制御を実行す
    る局所的制御装置による制御によって前記処理ステージ
    における画像処理を実行するステップと、を有すること
    を特徴とする画像処理方法。