JPH10333117A

JPH10333117A - 液晶表示装置の駆動装置

Info

Publication number: JPH10333117A
Application number: JP13890897A
Authority: JP
Inventors: Hideki Morii; 秀樹森井; Makoto Takeda; 信竹田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】信号伝達経路のインピーダンスの影響を相殺す
ることができ、かつ回路構成が簡単な液晶表示装置の駆
動装置を提供する。【解決手段】ソースドライバ１０７は、各水平走査期間
の度に、各行について各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖ
ｄのいずれかを選択し、各行の信号電圧を各信号電極線
Ｑ1，…，Ｑi，…，Ｑmに加える。また、共通電極駆動
回路１１も、各水平走査期間の度に、共通電極１０２に
加える電圧Ｖcomの極性を反転している。また、水平走
査期間の初期に、電圧Ｖcomの波高値を高くしている。
これによって、画素電極と共通電極間の駆動電圧が水平
走査期間Ｈの初期に大きくされ、この初期のときだけ、
画素電極と共通電極間が過充電の状態となり、これに引
き続いて適宜な充電状態となる。このため、ソースドラ
イバ１０７から画素電極に至るまでの、浮遊インピーダ
ンスの影響が大きくても、充電不足を避けることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一対の基板間に
液晶層を介在させ、これらの基板の一方に複数の画素電
極を設けると共に、他方に該各画素電極に対向する共通
電極を設けた液晶表示装置に関し、特に各画素電極毎
に、画素電極と共通電極間にパルス状電圧を印加するこ
とによって、画像を表示するための液晶表示装置の駆動
装置に関する。

【０００２】

【従来の技術】この種の液晶表示装置としては、アクテ
ィブマトリクス型のものがあり、図５は、このアクティ
ブマトリクス型の液晶表示装置を概略的に示している。
同図において、液晶パネル１０１は、ｍ行ｎ列に配列さ
れてた各画素を有しており、この液晶パネル１０１の液
晶層を一対のガラス基板に挟持している。片方のガラス
基板の内面には全面に共通の透明な共通電極（図中１０
２で示す）が展着され、この共通電極１０２に端子１０
３を介して予め定められた電圧Ｖcomを印加している。
また、他方のガラス基板の内面には、各画素毎に、透明
な画素電極１０４及びＴＦＴ１０５を設け、画素電極１
０４をＴＦＴ１０５のドレインに接続している。

【０００３】信号電圧発生回路１０６は、４種類の相互
に異なる各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄを発生し、
これらの信号電圧をソースドライバ１０７に供給してい
る。

【０００４】ソースドライバ１０７は、各水平走査期間
の度に、各行について各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖ
ｄのいずれかを選択し、各行の信号電圧を各信号電極線
Ｑ1，…，Ｑi，…，Ｑmに加える。

【０００５】ゲートドライバ１０８は、各水平走査期間
の度に、各走査電極線Ｐ1，…，Ｐj，…，Ｐnを順次選
択して、選択された走査電極線にオンパルスを与える。
これによって、オンパルスの間、つまり１水平走査期
間、選択された走査電極線に沿って並ぶ各ＴＦＴ１０５
にオンパルスが加えられ、これらのＴＦＴ１０５がオン
となる。

【０００６】こうして各水平走査期間の度に、各行の信
号電圧を各信号電極線Ｑ1，…，Ｑi，…，Ｑmに加える
と共に、１つの走査電極線に沿って並ぶ各ＴＦＴ１０５
をオンにすると、各信号電極線Ｑ1，…，Ｑi，…，Ｑm
の信号電圧が該各ＴＦＴ１０５を通じて該走査電極線に
沿って並ぶ各画素電極に加えられる。

【０００７】また、第ｉ行の各画素Ｄ（ｉ，１），…Ｄ
（ｉ，ｊ），…，Ｄ（ｉ，ｎ）に着目すると、各水平走
査期間毎に、各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄのいず
れかが選択され、選択された信号電圧が該各画素Ｄ
（ｉ，１），…Ｄ（ｉ，ｊ），…，Ｄ（ｉ，ｎ）の画素
電極に順次加えられることになる。

【０００８】なお、ここでは、説明の簡略化のために、
各画素の階調選択肢を４種類とし、これに応じて４種類
の各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄを用意している
が、より多くの種類の階調選択肢を必要とするならば、
各信号電圧の種類も多くせねばならない。

【０００９】図６は、図５の液晶表示装置のソースドラ
イバ１０７を詳細に示している。このソースドライバ１
０７は、１走査電極線に沿って並ぶ各画素の数、つまり
各行の数に等しいｍ個の階調選択回路ＣＬ1，…，ＣＬ
i，…，ＣＬmから構成されており、ゲートドライバ１０
８によって選択された走査電極線に沿うｍ個の各画素に
それぞれの信号電圧を供給する。

【００１０】ここでは、走査電極線に沿うｍ個の各画素
毎に、４種類の階調を表すので、第１番目、…、第ｉ番
目、…、第ｍ番目の各画素に対応させて２ビットの映像
データ（Ｄa1，Ｄb1），…，（Ｄai，Ｄbi），…，（Ｄ
am，Ｄbm）を各デコーダＦ1，…，Ｆi，…，Ｆmに入力
して、これらの映像データを復号化し、この結果とし
て、各画素毎に、４種類の各信号電圧Ｖａ，Ｖｂ，Ｖ
ｃ，Ｖｄのいずれかを選択している。これらの映像デー
タは、次の様にして形成される。

【００１１】まず、デジタル映像信号Ｄａが外部から端
子ｔ1を介して各サンプリングフリップフロップＳＡ1，
…，ＳＡi，…，ＳＡmの入力端子Ｄに加えられ、またデ
ジタル映像信号Ｄｂが外部から端子ｔ2を介して各サン
プリングフリップフロップＳＢ1，…，ＳＢi，…，ＳＢ
mの入力端子Ｄに加えられている。デジタル映像信号Ｄ
ａは、各映像データＤa1，…，Ｄai，…，Ｄamを時系列
に含み、またデジタル映像信号Ｄｂは、各映像データＤ
ｂ1，…，Ｄｂi，…，Ｄｂmを時系列に含んでいる。

【００１２】更に、各サンプリングクロックＰＳ1，
…，ＰＳi，…，ＰＳmが外部から端子Ｔ1を介して各サ
ンプリングフリップフロップ（ＳＡ1，ＳＢ1），…，
（ＳＡi，ＳＢi），…，（ＳＡm，ＳＢm）の入力端子Ｃ
Ｋに加えられている。これらのサンプリングクロックの
うちの例えばＰＳiは、第ｉ番目の画素に対応する期間
に立ち上がるので、この立ち上がりの時点で、第ｉ番目
の各サンプリングフリップフロップ（ＳＡi，ＳＢi）
は、映像データ（Ｄai，Ｄbi）を取り込んで、これを保
持する。

【００１３】同様に、他の各サンプリングフリップフロ
ップにおいても、自己の入力端子ＣＫに加えられている
サンプリングクロックの立ち上がりの時点で、それぞれ
の映像データを取り込んで、これらの映像データを保持
する。

【００１４】この様な各サンプリングフリップフロップ
による映像データのサンプリングは、１水平走査期間で
全て行われて完了する。

【００１５】これらのサンプリングフリップフロップに
よるサンプリングが終了すると、出力パルスＰＴが端子
ｔ3を介して全ての各ホールドフリップフロップ（ＨＡ
1，ＨＢ1），…，（ＨＡi，ＨＢi），…，（ＨＡm，Ｈ
Ｂm）の入力端子ＣＫに一斉に加えられ、前段の各サン
プリングフリップフロップ（ＳＡ1，ＳＢ1），…，（Ｓ
Ａi，ＳＢi），…，（ＳＡm，ＳＢm）で保持されていた
全ての映像データ（Ｄa1，Ｄb1），…，（Ｄai，Ｄb
i），…，（Ｄam，Ｄbm）が各ホールドフリップフロッ
プ（ＨＡ1，ＨＢ1），…，（ＨＡi，ＨＢi），…，（Ｈ
Ａm，ＨＢm）の入力端子Ｄに転送されて保持される。こ
れと同時に、各映像データＤa1，…，Ｄai，…，Ｄamが
各ホールドフィリップフロップＨＡ1，…，ＨＡi，…，
ＨＡmの出力端子Ｑから各デコーダＦ1，…，Ｆi，…，
Ｆmの入力端子Ａに加えられ、また各映像データＤｂ1，
…，Ｄｂi，…，Ｄｂmが各ホールドフィリップフロップ
ＨＢ1，…，ＨＢi，…，ＨＢmの出力端子Ｑから各デコ
ーダＦ1，…，Ｆi，…，Ｆmの入力端子Ｂに加えられ
る。

【００１６】一方、図５の信号電圧発生回路１０６から
の４種類の各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄは、この
ソースドライバ１０７の各デコーダＦ1，…，Ｆi，…，
Ｆm毎に設けられた各アナログスイッチ（Ｘa1，Ｘb1，
Ｘc1，Ｘd1），…，（Ｘai，Ｘbi，Ｘci，Ｘdi），…，
（Ｘam，Ｘbm，Ｘcm，Ｘdm）に供給されている。

【００１７】各デコーダＦ1，…，Ｆi，…，Ｆmは、各
映像データ（Ｄa1，Ｄb1），…，（Ｄai，Ｄbi），…，
（Ｄam，Ｄbm）を復号化し、それぞれの結果に応じて、
４個の出力端子（Ｙ0，Ｙ1，Ｙ2，Ｙ3）のいずれかをア
クティブにする。これによって、各デコーダＦ1，…，
Ｆi，…，Ｆm毎に、４個のアナログスイッチのいずれか
がオンに切り換えられ、各デコーダＦ1，…，Ｆi，…，
Ｆmに対応する各信号電極線Ｑ1，…，Ｑi，…，Ｑm毎
に、４種類の各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄのいず
れかが加えられる。

【００１８】なお、４個のアナログスイッチの１つだけ
をオンにすると言う方法以外に、４個のデジタルスイッ
チを組み合わせてオンにすることも可能である。

【００１９】ところで、第ｉ行の各画素Ｄ（ｉ，１），
…，Ｄ（ｉ，ｊ），…，Ｄ（ｉ，ｎ）に着目すると、各
画素によって、ソースドライバ１０７から画素電極に至
るまでの信号電極線上の信号伝達距離が異なる。このた
め、これらの画素毎に、信号電極線の浮遊インピーダン
スが異なり、画素に加わる信号電圧の波形も異なる。

【００２０】例えば、図７に示す様にソースドライバ１
０７から画素電極に至るまでの信号電極線の抵抗をＲと
し、信号電極線並びに画素電極と共通電極間の容量をＣ
とすると、信号電極線の浮遊インピーダンスは、抵抗Ｒ
と容量Ｃの直列回路によって等価的に表され、画素電極
がソースドライバ１０７から遠い程、この浮遊インピー
ダンスの影響が大きくなる。

【００２１】このことは、ソースドライバ１０７に最も
近い画素Ｄ（ｉ，１）に加わる図８（ａ）の信号電圧の
波形、少し遠い画素Ｄ（ｉ，ｊ）に加わる図８（ｂ）の
信号電圧の波形、及び最も遠い画素Ｄ（ｉ，ｎ）に加わ
る図８（ｃ）の信号電圧の波形を比較しても明らかであ
って、画素電極がソースドライバ１０７に遠い程、画素
電極に加わる信号電圧の波形が大きく鈍ったり、その波
高値が電圧Ｖxから電圧Ｖyに低下する。

【００２２】

【発明が解決しようとする課題】この様に従来の液晶表
示装置では、信号電極線の浮遊インピーダンスの影響を
受け、画素電極に加わる信号電圧の波形が大きく鈍った
り、その波高値が電圧Ｖxから電圧Ｖyに低下していた。

【００２３】この様な傾向は、表示パネル１０１を大型
化かつ高精細化する程、顕著に現れる。すなわち、表示
パネル１０１の大型化や高精細化に伴い、ソースドライ
バ１０７の出力インピーダンス、信号電極線のインピー
ダンス、あるいはオンのときのＴＦＴの抵抗、画素電極
と共通電極間の画素容量等、信号電極線を含む信号伝達
経路のインピーダンスが大きくなり、各信号電圧が劣化
するので、十分な電圧を画素に加えることが出来なくな
り、表示品位の低下を招いた。

【００２４】また、信号伝達経路のインピーダンスが大
きくなると、各映像データ（Ｄa1，Ｄb1），…，（Ｄa
i，Ｄbi），…，（Ｄam，Ｄbm）のパターンに応じて、
各画素容量に充電される電荷量が本来充電されるべき電
荷量からずれることがあるので、表示画面においては、
本来同じであるべき２つの領域の輝度が表示パターンに
よって異なると言う現象（シャドーイング）が発生し
た。

【００２５】このため、この発明の出願人は、先に「表
示装置の駆動回路」（特開平６−２０５３４１号公報を
参照）を提案している。

【００２６】ここでは、各信号電圧をソースドライバに
与える前に、これらの信号電圧を加工して、これらの信
号電圧の波形や実行値を予め補正しており、これによっ
て信号伝達経路のインピーダンスに起因する各信号電圧
の劣化を補っている。

【００２７】しかしながら、各信号電圧毎に、信号電圧
の波形や実行値を補正するので、階調レベルが多くなっ
て、各信号電圧の種類が多くなると、回路構成が複雑化
し、その制御も困難になると言う不都合があった。

【００２８】そこで、この発明は、この様な従来の課題
を解決するものであって、信号伝達経路のインピーダン
スの影響を相殺することができ、かつ回路構成が簡単な
液晶表示装置の駆動装置を提供することを目的とする。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、一対の基板を対向配置して、こ
れらの基板間に液晶層を介在させ、これらの基板の一方
に複数の画素電極を設けると共に、他方に該各画素電極
に対向する共通電極を設け、各画素電極毎に、画素電極
と共通電極間にパルス状電圧を印加することによって、
画像を表示する液晶表示装置の駆動装置において、画素
電極と共通電極間にパルス状電圧を印加する期間の初期
に、画素電極と共通電極間の電圧の絶対値が大きくなる
様に、共通電極の電圧を制御する共通電極電圧供給手段
を備えている。

【００３０】この様な構成によれば、画素電極と共通電
極間にパルス状電圧を印加する期間の初期に、画素電極
と共通電極間の電圧の絶対値を大きくするので、このパ
ルス状電圧の立ち上がりに発生する波形の鈍りを相殺し
て補正することができる。

【００３１】また、画素電極と共通電極間の電圧の絶対
値を大きくするために、共通電極の電圧を制御している
ので、階調レベルに応じて画素電極に加えられる各種の
電圧を逐次補正する必要がなく、共通電極の電圧を補正
するだけで済む。このため、階調レベルが多くなって
も、回路構成が複雑化することはない。

【００３２】また、請求項２に記載の発明は、一対の基
板を対向配置して、これらの基板間に液晶層を介在さ
せ、これらの基板の一方に複数の画素電極を行列方向に
配列すると共に、他方に該各画素電極に対向する共通電
極を設け、行列の各列を順次選択して、選択された１つ
の列に並ぶ各画素電極にそれぞれのパルス状電圧を印加
する液晶表示装置の駆動装置において、１つの列に並ぶ
各画素電極にそれぞれのパルス状電圧を印加する期間の
初期に、これらの画素電極と共通電極間の電圧の絶対値
が大きくなる様に、共通電極の電圧を制御する共通電極
電圧供給手段を備えている。

【００３３】ここでは、１つの列に並ぶ各画素電極にそ
れぞれのパルス状電圧を印加する期間、つまり１水平走
査期間の初期に、これらの画素電極と共通電極間の電圧
の絶対値が大きくしている。したがって、各水平走査期
間毎に、共通電極の電圧を制御している。

【００３４】

【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図１は、この発明の駆動回路
を適用した液晶表示装置の一実施形態を概略的に示して
いる。この駆動回路では、図５に示す従来の回路に、共
通電極駆動回路１１を付設している。

【００３５】なお、図１において、図５の回路と同様の
作用を果たす部位には説明の便宜上同じ符号を付す。

【００３６】ただし、この実施形態の回路では、液晶表
示パネル１０１を交流駆動している。このため、信号電
圧発生回路１０６は、各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖ
ｄだけでなく、これらの電圧とは極性が異なる各信号電
圧−Ｖａ，−Ｖｂ，−Ｖｃ，−Ｖｄを発生し、これらの
信号電圧をソースドライバ１０７に供給している。

【００３７】ソースドライバ１０７は、各水平走査期間
の度に、各信号電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄと各信号電
圧−Ｖａ，−Ｖｂ，−Ｖｃ，−Ｖｄを交互に選択し、更
に各行について各信号電圧のいずれかを選択し、各行の
信号電圧を各信号電極線Ｑ1，…，Ｑi，…，Ｑmに加え
る。

【００３８】また、共通電極駆動回路１１も、各水平走
査期間の度に、共通電極１０２に加える電圧Ｖcomの極
性を反転している。

【００３９】各信号電極線に信号電圧が加えられたと
き、これらの信号電圧の極性と共通電極１０２の電圧Ｖ
comの極性は相互に異なり、これによって各信号電圧が
加えられる各画素電極と共通電極１０２間の駆動電圧を
十分に大きくしている。

【００４０】図２は、共通電極駆動回路１１の構成を示
している。この共通電極駆動回路１１は、２種類の制御
信号を入力しており、一方が信号ＲＥＶであって、第１
レベルシフタ１２に入力され、他方が信号ＰＯＰであっ
て、第２レベルシフタ１３に入力される。

【００４１】第１レベルシフタ１２は、２つの各ナンド
回路１４，１５を備え、第２レベルシフタ１３は、イン
バータ１６、及び２つの各ノア回路１７，１８を備えて
いる。

【００４２】第１レベルシフタ１２のナンド回路１４
は、信号ＲＥＶと信号ＰＯＰを入力し、これらの信号の
論理積否定を求め、これをＰチャネル型ＦＥＴ２１に出
力する。つまり、信号ＲＥＶと信号ＰＯＰが共にハイレ
ベルのときにのみ、ローレベルの信号をＰチャネル型Ｆ
ＥＴ２１に加えて、このＰチャネル型ＦＥＴ２１をオン
にする。

【００４３】また、第１レベルシフタ１２のナンド回路
１５は、信号ＲＥＶを入力する共に、信号インバータ１
６によって反転した信号／ＰＯＰを入力し、これらの信
号の論理積否定を求め、これをＰチャネル型ＦＥＴ２１
に出力する。つまり、信号ＲＥＶがハイレベルで、かつ
信号ＰＯＰがローレベルのときにのみ、ローレベルの信
号をＰチャネル型ＦＥＴ２２に加えて、このＰチャネル
型ＦＥＴ２２をオンにする。

【００４４】一方、第２レベルシフタ１３のノア回路１
７は、信号ＲＥＶと信号ＰＯＰを入力し、これらの信号
の論理和否定を求め、これをＮチャネル型ＦＥＴ２３に
出力する。つまり、信号ＲＥＶと信号ＰＯＰが共にロー
レベルのときにのみ、ハイレベルの信号をＮチャネル型
ＦＥＴ２３に加えて、このＮチャネル型ＦＥＴ２３をオ
ンにする。

【００４５】また、第２レベルシフタ１４のノア回路１
８は、信号ＲＥＶを入力する共に、信号インバータ１６
によって反転した信号／ＰＯＰを入力し、これらの信号
の論理和否定を求め、これをＮチャネル型ＦＥＴ２４に
出力する。つまり、信号ＲＥＶがローレベルで、かつ信
号ＰＯＰがハイレベルのときにのみ、ハイレベルの信号
をＮチャネル型ＦＥＴ２４に加えて、このＮチャネル型
ＦＥＴ２４をオンにする。

【００４６】したがって、各信号ＲＥＶ，ＰＯＰのレベ
ルに応じて、各Ｐチャネル型ＦＥＴ２１，２２及び各Ｎ
チャネル型ＦＥＴ２３，２４のいずれかが選択的にオン
となる。

【００４７】Ｐチャネル型ＦＥＴ２１のソースには、高
い第１電圧ＶHHを加え、またＰチャネル型ＦＥＴ２２の
ソースには、低い第２電圧ＶHを加えている。一方、Ｎ
チャネル型ＦＥＴ２３のソースには、第２電圧ＶHを逆
極性にした第３電圧ＶLを加え、またＰチャネル型ＦＥ
Ｔ２４のソースには、第１電圧ＶHHを逆極性にした第４
電圧ＶLLを加えている。これらのＦＥＴ２１，２２，２
３，２４のドレインは、ワイヤード接続され、更に共通
電極１０２に接続されている。

【００４８】したがって、各信号ＲＥＶ，ＰＯＰのレベ
ルに応じて、各ＦＥＴ２１，２２，２３，２４のいずれ
かが選択的にオンになると、第１電圧ＶHH、第２電圧Ｖ
H、第３電圧ＶL及び第４電圧ＶLLのいずれかが選択的に
共通電極１０２に加えられることになる。

【００４９】次の表（１）に、各信号ＲＥＶ，ＰＯＰの
レベルと共通電極１０２の電圧の関係を整理して示す。

【００５０】

【表１】

【００５１】図３は、共通電極駆動回路１１における各
信号を示すタイミングチャートである。図３（ａ）の信
号ＲＥＶは、各水平走査期間に同期しており、各水平走
査期間の度に反転している。図３（ｂ）の信号ＰＯＰ
は、信号ＲＥＶが反転する度に、予め定められた時間Δ
ｔだけ、ハイレベルとなり、その他の時間にはローレベ
ルになっている。これらの信号ＲＥＶ，ＰＯＰのレベル
に応じて、各ＦＥＴ２１，２２，２３，２４のいずれか
が選択的にオンになり、第１電圧ＶHH、第２電圧ＶH、
第３電圧ＶL及び第４電圧ＶLLのいずれかが選択的に共
通電極１０２に順次加えられると、共通電極１０２に
は、図３（ｃ）の電圧Ｖcomが加えられる。

【００５２】この共通電極１０２の電圧Ｖcomは、図３
（ｄ）の各信号電極線の信号電圧の極性とは常に反転の
関係にあり、これによって各信号電圧が加えられる各画
素電極と共通電極１０２間の駆動電圧を大きくしてい
る。

【００５３】また、信号電極線の信号電圧がローレベル
となる各水平走査期間の初期の時間Δｔに、共通電極１
０２の電圧Ｖcomを第１電圧ＶHHに設定してから、この
電圧Ｖcomを第１電圧ＶHHよりも低い第２電圧ＶHに設定
している。第２電圧ＶHは、共通電極１０２の印加電圧
として望ましいレベルに設定されている。したがって、
共通電極１０２には、高めの第１電圧ＶHHを時間Δｔだ
け加えてから、適宜の第２電圧ＶHを加えることにな
る。

【００５４】あるいは、信号電極線の信号電圧がハイレ
ベルとなる各水平走査期間の初期の時間Δｔに、共通電
極１０２の電圧Ｖcomを第４電圧ＶLLに設定してから、
この電圧Ｖcomを第４電圧ＶLLよりも高い第３電圧ＶLに
設定している。第３電圧ＶLは、共通電極１０２の印加
電圧として望ましいレベルに設定されている。したがっ
て、共通電極１０２には、低めの第４電圧ＶLLを時間Δ
ｔだけ加えてから、適宜の第３電圧ＶLを加えることに
なる。

【００５５】この様に水平走査期間の初期に共通電極１
０２の電圧Ｖcomを高めの第１電圧ＶHHに設定してか
ら、この電圧Ｖcomを適宜の第２電圧ＶHに低下させた
り、また水平走査期間の初期に共通電極１０２の電圧Ｖ
comを低めの第４電圧ＶLLに設定しから、適宜の第３電
圧ＶLに上昇させると、画素電極と共通電極１０２間の
駆動電圧が図４に示す様なものとなる。

【００５６】同図（ａ）は、第ｉ行の画素Ｄ（ｉ，１）
の画素電極と共通電極１０２間の駆動電圧の電圧波形を
示し、（ｂ）は、第ｉ行の画素Ｄ（ｉ，ｊ）の画素電極
と共通電極１０２間の駆動電圧の電圧波形を示し、
（ｃ）は、第ｉ行の画素Ｄ（ｉ，ｎ）の画素電極と共通
電極１０２間の駆動電圧の電圧波形を示す。

【００５７】これらの波形から明らかな様に、画素電極
と共通電極間の駆動電圧は、水平走査期間Ｈの初期の時
間Δｔに大きくされているので、この初期の時間Δｔの
ときだけ、画素電極と共通電極間が過充電の状態とな
り、これに引き続いて適宜な充電状態となる。このた
め、ソースドライバ１０７から画素電極に至るまでの、
浮遊インピーダンスの影響が大きくても、充電不足を避
けることができる。

【００５８】すなわち、水平走査期間Ｈの初期の時間Δ
ｔのときだけ、画素電極と共通電極間を過充電の状態と
することによって、信号伝達経路のインピーダンスの影
響を相殺している。

【００５９】また、ソースドライバ１０７の各信号電圧
の波形を補正するのではなく、共通電極の波形を補正す
るだけであるから、階調レベルが多くなっても、回路構
成が複雑化することはない。

【００６０】なお、この発明は、上記実施形態に限定さ
れるものでなく、多様に変形することができる。例え
ば、走査電極線がソースドライバ１０７から遠く離れる
程、走査電極線に沿う各画素電極と共通電極１０２間に
駆動電圧を加えるときに、信号伝達経路のインピーダン
スが大きな影響を及ぼすので、水平走査期間Ｈの初期の
時間Δｔを長くして、画素電極と共通電極間の過充電の
状態を長くしても良い。あるいは、水平走査期間Ｈの初
期の時間Δｔを長くする代わりに、走査電極線がソース
ドライバ１０７から遠く離れる程、この時間Δｔにおけ
る共通電極１０２の電圧Ｖcomの波高値を高くしても構
わない。

【００６１】

【発明の効果】以上説明した様に、この発明によれば、
画素電極と共通電極間にパルス状電圧を印加する期間の
初期に、画素電極と共通電極間の電圧の絶対値を大きく
するので、このパルス状電圧の立ち上がりに発生する波
形の鈍りを相殺して補正することができる。

【００６２】また、画素電極と共通電極間の電圧の絶対
値を大きくするために、共通電極の電圧を制御している
ので、階調レベルに応じて画素電極に加えられる各種の
電圧を逐次補正する必要がなく、共通電極の電圧を補正
するだけで済む。このため、階調レベルが多くなって
も、回路構成が複雑化することはない。

【００６３】また、１つの列に並ぶ各画素電極にそれぞ
れのパルス状電圧を印加する期間、つまり１水平走査期
間の初期に、これらの画素電極と共通電極間の電圧の絶
対値を大きくしても良い。したがって、各水平走査期間
毎に、共通電極の電圧を制御する。

【図面の簡単な説明】

【図１】この発明の駆動回路を適用した液晶表示装置の
一実施形態を概略的に示すブロック図

【図２】図１の液晶表示装置における共通電極駆動回路
を示すブロック図

【図３】図２の共通電極駆動回路における各信号を示す
タイミングチャート

【図４】図１の液晶表示装置における各画素電極と共通
電極間の駆動電圧の波形を示す図

【図５】従来の液晶表示装置を概略的に示すブロック図

【図６】図５の液晶表示装置におけるソースドライバを
示すブロック図

【図７】図５の液晶表示装置における信号電極線の浮遊
インピーダンスを示す等価回路

【図８】図５の液晶表示装置における各画素電極と共通
電極間の駆動電圧の波形を示す図

【符号の説明】

１１共通電極駆動回路１２第１レベルシフタ１３第２レベルシフタ１４，１５ナンド回路１６インバータ１７，１８ノア回路２１，２２Ｐチャネル型ＦＥＴ２３，２４Ｎチャネル型ＦＥＴ１０１液晶パネル１０２共通電極１０３端子１０４画素電極１０５ＴＦＴ１０６信号電圧発生回路１０７ソースドライバ１０８ゲートドライバ

Claims

【特許請求の範囲】

【請求項１】一対の基板を対向配置して、これらの基
板間に液晶層を介在させ、これらの基板の一方に複数の
画素電極を設けると共に、他方に該各画素電極に対向す
る共通電極を設け、各画素電極毎に、画素電極と共通電
極間にパルス状電圧を印加することによって、画像を表
示する液晶表示装置の駆動装置において、画素電極と共通電極間にパルス状電圧を印加する期間の
初期に、画素電極と共通電極間の電圧の絶対値が大きく
なる様に、共通電極の電圧を制御する共通電極電圧供給
手段を備える液晶表示装置の駆動装置。
【請求項２】一対の基板を対向配置して、これらの基
板間に液晶層を介在させ、これらの基板の一方に複数の
画素電極を行列方向に配列すると共に、他方に該各画素
電極に対向する共通電極を設け、行列の各列を順次選択
して、選択された１つの列に並ぶ各画素電極にそれぞれ
のパルス状電圧を印加する液晶表示装置の駆動装置にお
いて、１つの列に並ぶ各画素電極にそれぞれのパルス状電圧を
印加する期間の初期に、これらの画素電極と共通電極間
の電圧の絶対値が大きくなる様に、共通電極の電圧を制
御する共通電極電圧供給手段を備える液晶表示装置の駆
動装置。