JPH10303386A - Manufacture of ferroelectric thin film and ferroelectric thin film element - Google Patents

Manufacture of ferroelectric thin film and ferroelectric thin film element

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JPH10303386A
JPH10303386A JP9109713A JP10971397A JPH10303386A JP H10303386 A JPH10303386 A JP H10303386A JP 9109713 A JP9109713 A JP 9109713A JP 10971397 A JP10971397 A JP 10971397A JP H10303386 A JPH10303386 A JP H10303386A
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JP
Japan
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thin film
film
ferroelectric thin
ferroelectric
substrate
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Application number
JP9109713A
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Japanese (ja)
Inventor
Seiichi Yokoyama
誠一 横山
Hironori Matsunaga
宏典 松永
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Original Assignee
Sharp Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To form a ferroelectric film for a short time at a lower temperature than the conventional annealing temperature, by forming an amorphous film containing metallic elements constituting a dielectric oxide on a substrate, processing the amorphous film in a nitrogen monoxide gas atmosphere thermally, and forming a crystalized ferroelectric thin film. SOLUTION: A target is set in a chamber and a substrate 1 in which a thermal oxide film 2, a Ta film 3 and a lower electrode layer 4 are formed successively is set to a substrate holder opposite thereto. An Ar gas is introduced into the chamber, and the substrate 1 is sputtered for 13 minutes at a sputter rate of 15 nm/min at a throw-in power of 200 W so as to form a film thereon while adjusting an amorphous film made of STB of 200 nm in film thickness to be Sr/Ta=0.4 and Bi/Ta=1.4. Then, the obtained amorphous film is heated at 550-750 deg.C for 30 minutes through RTA method for crystalization, so that a ferroelectric film 5 is obtained. A nitrogen monoxide (N2 O) gas is used as an annealing atmosphere.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は強誘電体薄膜の製造
方法及び強誘電体薄膜素子に関する。より詳しくは強誘
電体メモリ素子、焦電センサ素子、圧電素子などに用い
られる強誘電体薄膜素子の製造方法及び強誘電体薄膜素
子に関するものである。
The present invention relates to a method for manufacturing a ferroelectric thin film and a ferroelectric thin film element. More specifically, the present invention relates to a method of manufacturing a ferroelectric thin film element used for a ferroelectric memory element, a pyroelectric sensor element, a piezoelectric element, and the like, and a ferroelectric thin film element.

【0002】[0002]

【従来の技術及び発明が解決しようとする課題】特に近
年、強誘電体の自発分極特性をメモリに対して利用する
ことにより、従来のEEPROMやフラッシュメモリ等
の不揮発性メモリに比べて動作速度とデータ書き換え回
数が飛躍的に向上した強誘電体不揮発性メモリが実現さ
れている。また、高誘電率特性を利用することにより、
キャパシタサイズの小型化によるDRAM等の半導体素
子の高集積化が図られ、ギガビット級のデバイスが試作
されている。
2. Description of the Related Art In recent years, by utilizing spontaneous polarization characteristics of ferroelectrics for memories in recent years, the operating speed and operating speed have been improved compared to conventional nonvolatile memories such as EEPROMs and flash memories. A ferroelectric nonvolatile memory in which the number of times of data rewriting has been dramatically improved has been realized. In addition, by using high dielectric constant characteristics,
Higher integration of semiconductor elements such as DRAMs has been achieved by reducing the size of capacitors, and gigabit-class devices have been prototyped.

【0003】上述したように、強誘電体を各種の半導体
素子等のデバイスに適用するためには、従来の半導体プ
ロセスに整合した強誘電体材料の薄膜化技術の開発が不
可欠となる。すなわち、成膜温度の低温化と薄膜の緻密
・平坦化により薄い膜厚で所望の特性を実現でき、微細
加工や動作電圧の低減にも対応可能な強誘電体材料及び
その薄膜化技術の開発が望まれる。
As described above, in order to apply a ferroelectric material to devices such as various semiconductor elements, it is essential to develop a technique for thinning a ferroelectric material suitable for a conventional semiconductor process. In other words, the development of ferroelectric materials and their thinning technology capable of realizing desired characteristics with a thin film thickness by lowering the film forming temperature and densifying and flattening the thin film and capable of responding to fine processing and a reduction in operating voltage. Is desired.

【0004】強誘電体材料としては、従来からチタン酸
ジルコン酸鉛(Pb(Zr1-XTix)O3;PZT)が
広く用いられてきた。しかし、PZTは、分極反転の繰
り返しに伴う強誘電体特性の劣化(膜疲労)が大きい等
の問題がある。強誘電体メモリのデータの書き換え寿命
としては、従来のDRAMと同様に10年間を保証しよ
うとすると、100nsのサイクル時間では1015回の
書き換え(分極反転)に対しても強誘電体特性の劣化が
ないことが必要になる。しかし、電極材料として一般に
用いられているPtを使用したキャパシタ構造の素子の
場合、PZTの書き換え耐性は108回程度と不十分で
ある。最近では、IrO2/Ir等の酸化物電極を用い
ることで長寿命化が図られて1012回程度まで向上でき
ることが報告されている。
[0004] As the ferroelectric material, conventional lead zirconate titanate (Pb (Zr 1-X Ti x) O 3; PZT) has been widely used. However, PZT has problems such as a large deterioration (film fatigue) of ferroelectric characteristics due to repeated polarization inversion. The rewriting life of the data of the ferroelectric memory, when you try to guarantee 10 years as in the conventional DRAM, in 100ns cycle time of 10 15 times rewriting degradation of the ferroelectric properties with respect to (poled) It is necessary that there is no. However, if the element of a capacitor structure using Pt which are used as electrode materials in general, endurance of PZT is insufficient as about 10 8 times. Recently, it has been reported that the use of an oxide electrode such as IrO 2 / Ir can prolong the service life and improve it to about 10 12 times.

【0005】一方、Bi2m-1m3m+3(AはNa、
K、Pb、Ca、Sr、Ba又はBi;BはFe、T
i、Nb、Ta、W又はMoの中から選択される少なく
とも一種類の元素)で示されるBi系層状化合物からな
る材料のうち、最近、タンタル酸ストロンチウム・ビス
マス(SrBi2Ta29、以下SBTと略す)、チタ
ン酸ビスマス(Bi4Ti312)等を初めとした層状ペ
ロブスカイト結晶構造を有する強誘電体材料が膜疲労に
強い点で注目されており、その薄膜化技術の開発が盛ん
に行われている。
On the other hand, Bi 2 A m-1 B m O 3m + 3 (A is Na,
K, Pb, Ca, Sr, Ba or Bi; B is Fe, T
Among materials made of a Bi-based layered compound represented by i, Nb, Ta, W or Mo), strontium bismuth tantalate (SrBi 2 Ta 2 O 9 , hereinafter) Ferroelectric materials having a layered perovskite crystal structure, such as bismuth titanate (Bi 4 Ti 3 O 12 ) and the like, have attracted attention because of their strong resistance to film fatigue. It is being actively performed.

【0006】特に、SBTはPt電極を用いても、10
12回以上の書き換え耐性が報告されている(PCT/US92/1
0542)。従来、SBTの薄膜化検討の報告のほとんど
は、ゾルゲル法またはMOD法と呼ばれる塗布成膜法に
よるものであったが、最近ではMOCVD法やスパッタ
法等による成膜技術の検討もなされている。
[0006] In particular, the SBT uses a Pt electrode,
Endurance over 12 times has been reported (PCT / US92 / 1
0542). Conventionally, most studies on thinning of SBT have been based on a coating film forming method called a sol-gel method or a MOD method, but recently, a film forming technique such as a MOCVD method or a sputtering method has been studied.

【0007】特に、ゾルゲル法の報告によれば、原料溶
液中のSr及びBiの組成を化学量論組成からずらすこ
とで、化学量論組成の原料溶液を用いた場合よりも強誘
電体特性が向上することが示されている(特開平8−3
19160号公報)。しかし、これらの成膜法では、最
終的に薄膜を結晶化し、十分な特性を得るためには、O
2ガス雰囲気中で800℃以上の高温で1時間以上の長
時間熱処理が必要とされており、このままでは半導体デ
バイスへの適用は困難である。すなわち、成膜のために
長時間の高温プロセスが必要であることから、成膜時に
デバイスを構成する他の材料との反応等がおこるととも
にグレインサイズが大きくなるため微細加工には適さな
い等の問題が生じる。
[0007] In particular, according to the report of the sol-gel method, by shifting the composition of Sr and Bi in the raw material solution from the stoichiometric composition, the ferroelectric characteristics are improved as compared with the case of using the stoichiometric raw material solution. (Japanese Patent Laid-Open No. 8-3)
No. 19160). However, in these film forming methods, in order to finally crystallize a thin film and obtain sufficient characteristics, O
It is necessary to perform a heat treatment at a high temperature of 800 ° C. or more in a two- gas atmosphere for a long time of one hour or more, and it is difficult to apply it to a semiconductor device as it is. That is, since a long-term high-temperature process is required for film formation, reactions with other materials constituting the device occur during film formation, and the grain size increases, which is not suitable for fine processing. Problems arise.

【0008】例えば、強誘電体キャパシタをメモリキャ
パシタとして不揮発性メモリに適用する場合、高集積化
のためには選択トランジスタと強誘電体キャパシタをポ
リシリコンなどの材料を用いたコンタクトプラグにより
接続したスタック型メモリセル構造が望まれる。しか
し、上記高温プロセスのために、ポリシリコンプラグと
キャパシタ電極との間での反応やポリシリコンの酸化に
よるコンタクト不良、特性劣化などの問題が発生する。
For example, when a ferroelectric capacitor is applied to a non-volatile memory as a memory capacitor, a stack in which a selection transistor and a ferroelectric capacitor are connected by a contact plug using a material such as polysilicon for high integration. A type memory cell structure is desired. However, the high-temperature process causes problems such as a reaction between the polysilicon plug and the capacitor electrode, a contact failure due to oxidation of the polysilicon, and characteristic deterioration.

【0009】以上述べたように、強誘電体材料を集積回
路に適用するためには、これらの強誘電体材料の低温成
膜と緻密化・薄膜化の実現が必須となる。そこで、本発
明では強誘電体薄膜の結晶化にあたり、結晶化のための
熱処理プロセスにおける熱処理温度の低温化と処理時間
を短縮するとともに、薄膜の緻密化により薄い膜厚でも
リーク電流、耐圧等に優れた強誘電体薄膜を得るために
有効な強誘電体薄膜の製造方法、強誘電体薄膜素子の製
造方法及び強誘電体薄膜素子を提供することを目的とし
ている。
As described above, in order to apply a ferroelectric material to an integrated circuit, it is essential to form these ferroelectric materials at a low temperature and to realize densification and thinning. Therefore, in the present invention, in the crystallization of the ferroelectric thin film, the heat treatment temperature for the crystallization is reduced and the processing time is shortened in the heat treatment process. An object of the present invention is to provide a method of manufacturing a ferroelectric thin film, a method of manufacturing a ferroelectric thin film element, and a ferroelectric thin film element that are effective for obtaining an excellent ferroelectric thin film.

【0010】[0010]

【課題を解決するための手段】本発明によれば、基板上
に、酸化物強誘電体を構成する金属元素及び酸素元素を
含む非晶質膜を形成した後、該非晶質膜を亜酸化窒素ガ
ス雰囲気中で熱処理して結晶化強誘電体薄膜を形成する
ことからなる強誘電体薄膜の製造方法が提供される。
According to the present invention, after an amorphous film containing a metal element and an oxygen element constituting an oxide ferroelectric is formed on a substrate, the amorphous film is sub-oxidized. A method for manufacturing a ferroelectric thin film, comprising forming a crystallized ferroelectric thin film by heat treatment in a nitrogen gas atmosphere.

【0011】また、上記強誘電体素子の製造方法により
得られた強誘電体薄膜素子が、表面に集積回路を具備し
た基板上に形成され、該集積回路を構成する素子の一部
として用いられる強誘電体薄膜素子が提供される。
Further, a ferroelectric thin-film element obtained by the above-mentioned method for manufacturing a ferroelectric element is formed on a substrate having an integrated circuit on its surface, and is used as a part of an element constituting the integrated circuit. A ferroelectric thin film device is provided.

【0012】[0012]

【発明の実施の形態】本発明の強誘電体薄膜の製造方法
においては、結晶化された強誘電体薄膜を得ることがで
きる。この強誘電体薄膜は、強誘電体特性を有する結晶
化された薄膜であれば特に限定されるものではないが、
例えば、層状ペロブスカイト結晶構造を有するBi系強
誘電体が挙げられる。Bi系強誘電体としては、 Bi2m-1m3m+3 (AはNa,K,Pb,Ca,Sr,Ba及びBi;B
はFe,Ti,Nb,Ta,W及びMoから選択された
ものであり、mは自然数である)で示される強誘電体材
料が挙げられる。
BEST MODE FOR CARRYING OUT THE INVENTION In the method for producing a ferroelectric thin film of the present invention, a crystallized ferroelectric thin film can be obtained. This ferroelectric thin film is not particularly limited as long as it is a crystallized thin film having ferroelectric properties.
For example, a Bi-based ferroelectric having a layered perovskite crystal structure can be used. The Bi-based ferroelectric, Bi 2 A m-1 B m O 3m + 3 (A is Na, K, Pb, Ca, Sr, Ba and Bi; B
Is selected from Fe, Ti, Nb, Ta, W, and Mo, and m is a natural number.

【0013】具体的には、Bi4Ti312、SrBi2
Ta29、SrBi2Nb29、BaBi2Nb29,B
aBi2Ta29、PbBi2Nb29,PbBi2Ta2
9、PbBi4Ti415、SrBi4Ti415、Ba
Bi4Ti415、PbBi4Ti415、Sr2Bi4Ti
518、Pb2Bi4Ti518、Na0.5Bi4.5Ti4
15、K0.5Bi4.5Ti415等が挙げられ、中でもSr
Bi2Ta29(SBT)が好ましい。
More specifically, BiFourTiThreeO12, SrBiTwo
TaTwoO9, SrBiTwoNbTwoO9, BaBiTwoNbTwoO9, B
aBiTwoTaTwoO9, PbBiTwoNbTwoO9, PbBiTwoTaTwo
O9, PbBiFourTiFourOFifteen, SrBiFourTiFourOFifteen, Ba
BiFourTiFourOFifteen, PbBiFourTiFourOFifteen, SrTwoBiFourTi
FiveO18, PbTwoBiFourTiFiveO18, Na0.5Bi4.5TiFourO
Fifteen, K0.5Bi4.5TiFourOFifteenEtc., among which Sr
BiTwoTaTwoO9(SBT) is preferred.

【0014】本発明における「強誘電体を構成する金属
元素及び酸素元素を含む非晶質膜」とは、上記に示した
金属元素の2種以上と酸素元素とからなる非晶質膜を意
味する。このような非晶質膜は、公知の方法、例えば、
ゾルゲル法、反応性蒸着法、EB蒸着法、スパッタ法、
レーザーアブレーション法等の方法を選択して成膜する
ことができ、なかでもスパッタ法が好ましい。
In the present invention, the term "amorphous film containing a metal element and an oxygen element constituting a ferroelectric substance" means an amorphous film comprising two or more of the above-mentioned metal elements and an oxygen element. I do. Such an amorphous film can be formed by a known method, for example,
Sol-gel method, reactive evaporation method, EB evaporation method, sputtering method,
The film can be formed by selecting a method such as a laser ablation method, and among them, a sputtering method is preferable.

【0015】具体的には、スパッタ法においては、強誘
電体を構成する金属元素と酸素元素とを含む単一の複合
酸化物ターゲット、これら金属元素を含む複合金属ター
ゲット、強誘電体を構成する金属元素のうち1又は2種
以上で含む二元又は三元以上のターゲットを順次又は同
時に用い、不活性ガス、例えばアルゴン又はアルゴンと
酸素との混合ガスを用いて、非晶質膜として成膜する方
法が挙げられる。なお、いずれのターゲットを用いる場
合でも、ターゲットの組成比は非晶質膜が所望の化学量
論組成比になるように、あるいは最終的に得られる結晶
化強誘電体薄膜が所望の化学量論組成比になるように、
適宜調整することができる。また、スパッタの際の圧
力、スパッタレート等の種々の条件及びアルゴン及び酸
素の混合ガスの組成等は、所望の組成比の膜及び膜質等
になるように、適宜調整することができる。
Specifically, in the sputtering method, a single composite oxide target containing a metal element and an oxygen element constituting a ferroelectric substance, a composite metal target containing these metal elements, and a ferroelectric substance are formed. An amorphous film is formed using an inert gas, for example, argon or a mixed gas of argon and oxygen, by sequentially or simultaneously using binary or ternary or more targets containing one or more of the metal elements. Method. Regardless of which target is used, the composition ratio of the target is adjusted so that the amorphous film has a desired stoichiometric composition ratio, or the crystallized ferroelectric thin film finally obtained has a desired stoichiometric composition. So that the composition ratio
It can be adjusted appropriately. In addition, various conditions such as a pressure and a sputtering rate at the time of sputtering, a composition of a mixed gas of argon and oxygen, and the like can be appropriately adjusted so as to obtain a film and a film quality having a desired composition ratio.

【0016】ゾルゲル法としては、公知の方法、例え
ば、強誘電体を構成する金属元素のアルコキシや塩等を
用いて非晶質膜として成膜する方法が挙げられる。EB
蒸着法としては、例えば、強誘電体を構成する元素を含
む単元又は多元の蒸着源を用い、真空中で加熱蒸発さ
せ、基板上に非晶質膜を成膜する方法が挙げられる。一
般的に強誘電体を構成する元素は融点が高く、また不純
物の混入を避けるため、蒸着源に電子線を走査しながら
加熱するEB(エレクトロン・ビーム)蒸着法が一般的
である。なお、いずれの蒸着源を用いる場合でも、基板
上に成膜された薄膜の組成が所望の組成比になるように
電子線の加速電圧、熱電子の電流量を調整することで蒸
着速度をコントロールし、組成比を変化させることがで
きる。また、成膜された薄膜を酸素中又は酸素を含むガ
ス中で焼成することで、酸化物強誘電体薄膜を形成する
ことができる。
The sol-gel method includes a known method, for example, a method of forming an amorphous film using an alkoxy or salt of a metal element constituting a ferroelectric. EB
Examples of the vapor deposition method include a method in which a single or multiple vapor deposition source containing a ferroelectric element is heated and evaporated in a vacuum to form an amorphous film on a substrate. In general, an element constituting a ferroelectric has a high melting point, and an EB (electron beam) vapor deposition method of heating while scanning an electron beam on a vapor deposition source is generally used in order to avoid mixing of impurities. Regardless of which evaporation source is used, the evaporation rate is controlled by adjusting the electron beam acceleration voltage and thermionic current amount so that the composition of the thin film formed on the substrate has a desired composition ratio. Then, the composition ratio can be changed. Further, by firing the formed thin film in oxygen or a gas containing oxygen, an oxide ferroelectric thin film can be formed.

【0017】また、反応性蒸着法は、上記EB蒸着法で
基板上に薄膜を形成する際に、酸素ガスを含む雰囲気中
で蒸着源を加熱蒸発させ、基板上で酸化反応させて酸化
物薄膜を形成する方法である。この際にも形成された薄
膜の組成が所望の組成比になるように電子線の加速電
圧、熱電子の電流量を調整することで蒸着速度をコント
ロールし、組成比を変化させることができる。また、成
膜時の酸素濃度、圧力によっても膜厚、膜質等を適宜調
整することができる。
In the reactive evaporation method, when a thin film is formed on a substrate by the above-described EB evaporation method, an evaporation source is heated and evaporated in an atmosphere containing oxygen gas to cause an oxidation reaction on the substrate to form an oxide thin film. It is a method of forming. Also in this case, the deposition rate can be controlled and the composition ratio can be changed by adjusting the acceleration voltage of the electron beam and the current amount of thermionic electrons so that the composition of the formed thin film has a desired composition ratio. In addition, the film thickness, film quality, and the like can be appropriately adjusted depending on the oxygen concentration and the pressure at the time of film formation.

【0018】レーザーアブレーション法は、強誘電体を
構成する金属元素と酸素元素とを含む単一の複合セラミ
ックターゲット、これら金属元素を含む複合金属ターゲ
ット、強誘電体を構成する金属元素のうち1又は2種類
以上を含む二元、三元以上のターゲットを順次又は同時
に行い、例えばアルゴン又はアルゴンと酸素との混合ガ
ス雰囲気中でターゲットにレーザーを照射し、ターゲッ
トを局所的に加熱蒸発させることで基板上に薄膜を形成
する手法である。また、この際にも形成された薄膜の組
成が所望の組成比になるように、レーザー出力、雰囲気
ガス組成、ガス圧等により組成比、膜質等を適宜調整す
ることができる。
In the laser ablation method, a single composite ceramic target containing a metal element constituting a ferroelectric and an oxygen element, a composite metal target containing these metal elements, and one or more of a metal element constituting a ferroelectric are provided. A binary or ternary target including two or more types is sequentially or simultaneously performed, for example, by irradiating the target with a laser in an atmosphere of a mixed gas of argon or argon and oxygen, and locally heating and evaporating the target to form a substrate. This is a technique for forming a thin film on the top. Also at this time, the composition ratio, film quality, and the like can be appropriately adjusted by laser output, atmosphere gas composition, gas pressure, and the like so that the composition of the formed thin film has a desired composition ratio.

【0019】非晶質膜を成膜する際は、結晶化を起こさ
ないような成膜温度(雰囲気の温度及び基板温度等)で
あれば特に限定されるものではないが、成膜温度は低い
ほど好ましく、例えば、室温〜100℃程度の温度が挙
げられる。成膜温度が100℃より高くなると、強誘電
体を構成する金属元素の一部が膜中に十分に取り込まれ
なくなり、得られる非晶質膜が所望の組成比とならない
からである。
When forming an amorphous film, there is no particular limitation as long as the film formation temperature (atmospheric temperature, substrate temperature, etc.) does not cause crystallization, but the film formation temperature is low. For example, a temperature of room temperature to about 100 ° C. is preferable. If the film formation temperature is higher than 100 ° C., a part of the metal elements constituting the ferroelectric will not be sufficiently taken into the film, and the resulting amorphous film will not have a desired composition ratio.

【0020】また、本発明においては、上記で得られた
非晶質膜を、亜酸化窒素ガス雰囲気中で熱処理する。亜
酸化窒素ガス雰囲気中とは、亜酸化窒素ガスが100%
の雰囲気中であることが好ましいが、90%〜100%
の範囲で亜酸化窒素ガスが含有されていればよい。熱処
理は、例えばRTA法、レーザーアニール法、炉アニー
ル法等の公知のアニール法により行うことができる。そ
の際の温度は、結晶化のために十分な温度であれば特に
限定されるものではないが、低いほど好ましく、例え
ば、750℃以下、好ましくは600〜750℃、より
好ましくは600〜700℃、さらに好ましくは600
〜650℃の温度範囲が挙げられる。熱処理時間は、熱
処理温度及び熱処理方法等によって、適宜調整すること
ができるが、例えば、1秒〜60分間程度が挙げられ
る。
In the present invention, the amorphous film obtained above is heat-treated in a nitrous oxide gas atmosphere. In the nitrous oxide gas atmosphere, the nitrous oxide gas is 100%
Is preferably in an atmosphere of 90% to 100%
It is sufficient that the nitrous oxide gas is contained within the range described above. The heat treatment can be performed by a known annealing method such as an RTA method, a laser annealing method, and a furnace annealing method. The temperature at this time is not particularly limited as long as it is a temperature sufficient for crystallization, but is preferably as low as possible, for example, 750 ° C or lower, preferably 600 to 750 ° C, more preferably 600 to 700 ° C. , More preferably 600
A temperature range of 6650 ° C. The heat treatment time can be appropriately adjusted depending on the heat treatment temperature, the heat treatment method, and the like, and for example, about 1 second to 60 minutes.

【0021】上記の強誘電体薄膜は、強誘電体キャパシ
タ素子として利用することができる。その場合には、例
えば、導電性薄膜からなる電極層を具備した基板上に、
上述の非晶質膜及び電極層を順次形成し、熱処理して非
晶質膜を結晶化強誘電体薄膜にしてもよいし、電極層を
具備した基板上に、上述の非晶質膜を形成して、熱処理
により結晶化強誘電体薄膜を形成した後、電極層を形成
してもよい。
The above ferroelectric thin film can be used as a ferroelectric capacitor element. In that case, for example, on a substrate provided with an electrode layer made of a conductive thin film,
The above-described amorphous film and the electrode layer may be sequentially formed and heat-treated to form the amorphous film into a crystallized ferroelectric thin film, or the above-described amorphous film may be formed on a substrate having the electrode layer. After the formation and the formation of the crystallized ferroelectric thin film by heat treatment, the electrode layer may be formed.

【0022】基板としては、通常、半導体装置や集積回
路等の基板として使用することができるものであれば特
に限定されるものではなく、例えば、シリコン等の半導
体基板、GaAs等の化合物半導体基板、MgO等の酸
化物結晶基板、硝子基板等、形成しようとする素子の種
類、用途等により選択することができる。なかでもシリ
コン基板が好ましい。
The substrate is not particularly limited as long as it can be generally used as a substrate for a semiconductor device or an integrated circuit. For example, a semiconductor substrate such as silicon, a compound semiconductor substrate such as GaAs, It can be selected according to the type and use of the element to be formed, such as an oxide crystal substrate such as MgO or a glass substrate. Among them, a silicon substrate is preferable.

【0023】また、この基板上に具備されている電極層
は、例えばキャパシタの下部電極として形成されるもの
であり、通常電極として形成される導電性薄膜からな
り、後工程の強誘電体薄膜を形成する場合に、その成膜
プロセスに耐えることができる材料であれば特に限定さ
れるものではなく、例えば、Ta、Ti、Pt、Pt/
Ti、Pt/Ta等が挙げられる。この電極層の膜厚
は、特に限定されるものではなく、形成しようとする素
子のサイズ等により適宜調整することができる。電極層
は、例えばスパッタリング法、蒸着法等の公知の方法に
より形成することができる。この電極層は、基板上に直
接形成してもよいし、絶縁膜、下層配線、所望の素子、
層間絶縁膜またはこれらの複数を備えた基板上に形成し
てもよい。
The electrode layer provided on the substrate is formed, for example, as a lower electrode of a capacitor, and is usually formed of a conductive thin film formed as an electrode. When forming, it is not particularly limited as long as it is a material that can withstand the film forming process. For example, Ta, Ti, Pt, Pt /
Ti, Pt / Ta, and the like. The thickness of the electrode layer is not particularly limited, and can be appropriately adjusted depending on the size of an element to be formed. The electrode layer can be formed by a known method such as a sputtering method and an evaporation method. This electrode layer may be formed directly on the substrate, or may be an insulating film, a lower wiring, a desired element,
It may be formed on an interlayer insulating film or a substrate provided with a plurality thereof.

【0024】さらに、非晶質膜又は結晶化された強誘電
体膜上には電極層が形成される。この電極層は、例え
ば、キャパシタの上部電極として形成されるものであ
り、材料、形成方法等は上述した通りである。なお、こ
の電極層の上に、所望の配線工程、絶縁膜工程などを行
うことにより、強誘電体キャパシタを形成することがで
きる。
Further, an electrode layer is formed on the amorphous film or the crystallized ferroelectric film. This electrode layer is formed, for example, as an upper electrode of a capacitor, and its material, forming method, and the like are as described above. Note that a ferroelectric capacitor can be formed by performing a desired wiring step, an insulating film step, and the like on this electrode layer.

【0025】また、上記の強誘電体薄膜は、強誘電体キ
ャパシタ素子以外にも、強誘電体デバイス又は半導体装
置の構成の一部として、集積回路に用いることができ
る。例えば、強誘電体素子を不揮発性メモリの容量部と
して、また、強誘電体素子をFETのゲート部に適用
し、ゲート絶縁膜、ソース/ドレイン領域等を組み合わ
せて形成することにより、MFMIS−FET、MFS
−FET等として使用することもできる。
The above-mentioned ferroelectric thin film can be used for an integrated circuit as a part of the structure of a ferroelectric device or a semiconductor device in addition to a ferroelectric capacitor element. For example, an MFMIS-FET is formed by applying a ferroelectric element as a capacitance section of a nonvolatile memory and applying a ferroelectric element to a gate section of an FET and forming a gate insulating film, a source / drain region, and the like in combination. , MFS
-It can also be used as a FET or the like.

【0026】以下、本発明の強誘電体薄膜の製造方法及
び強誘電体薄膜素子を実施例に基づいて詳述する。 実施例1 この実施例では、強誘電体薄膜をスパッタ法により形成
した場合について説明する。
Hereinafter, a method for manufacturing a ferroelectric thin film and a ferroelectric thin film element according to the present invention will be described in detail with reference to examples. Embodiment 1 In this embodiment, a case where a ferroelectric thin film is formed by a sputtering method will be described.

【0027】図1に、強誘電体薄膜を適用したキャパシ
タ構造素子を示す。このキャパシタ構造素子は、シリコ
ン単結晶(100)面を有する基板1上に、SiO2
よる熱酸化膜2、接着層であるTa膜3、Ptによる下
部電極層4が順次形成され、下部電極層4上に、SBT
による強誘電体薄膜5、Ptによる上部電極層6が形成
されて構成されている。
FIG. 1 shows a capacitor structure element to which a ferroelectric thin film is applied. In this capacitor structure element, a thermal oxide film 2 of SiO 2 , a Ta film 3 as an adhesive layer, and a lower electrode layer 4 of Pt are sequentially formed on a substrate 1 having a silicon single crystal (100) plane. 4 on the SBT
, And an upper electrode layer 6 made of Pt.

【0028】以下に、強誘電体薄膜を利用したキャパシ
タ構造素子の製造方法を示す。この実施例においては、
スパッタターゲットとしてSr、Bi、Taを含む一つ
の複合酸化物ターゲットを用いた。この複合酸化物ター
ゲットの組成は、化学量論組成比SrBi2Ta29
対してBiの過剰量を40%とし、一方Srは20%少
なくした。Biを過剰にする理由としては、ターゲット
から放出される二次電子の衝突による基板温度の上昇の
ために、堆積したBiが再蒸発してしまうこと、さらに
Biの蒸発温度が他元素に比べて低いために結晶化のた
めのアニーリング時に蒸発しやすいことから、得られた
膜がBi不足となることを防止するためである。また、
この際の薄膜中のBi過剰量は0%〜40%が有効であ
る。0%より少ない場合、つまりBiが化学量論組成よ
り少ない場合には、十分な強誘電体特性が得られなくな
り、一方、40%より多くなる場合には、リーク電流が
増大し、強誘電体特性の測定が不可能となるからであ
る。さらに、Sr量は、−20%〜0%が有効である。
Sr量が化学量論組成より過剰になると十分な強誘電体
特性が得られなくなり、一方、20%以上少なくなると
リーク電流が増大するなど、適当な特性が得られなくな
るからである。
A method of manufacturing a capacitor structure element using a ferroelectric thin film will be described below. In this example,
One composite oxide target containing Sr, Bi, and Ta was used as a sputtering target. The composition of this composite oxide target was such that the excess amount of Bi was 40% with respect to the stoichiometric composition ratio SrBi 2 Ta 2 O 9 , while Sr was reduced by 20%. The reason for making Bi excessive is that the deposited Bi re-evaporates due to an increase in the substrate temperature due to the collision of the secondary electrons emitted from the target, and furthermore, the evaporation temperature of Bi is higher than that of other elements. The reason for this is that Bi is insufficient in the obtained film because it is easily evaporated during annealing for crystallization because it is low. Also,
At this time, the excess amount of Bi in the thin film is effectively 0% to 40%. When the content is less than 0%, that is, when Bi is less than the stoichiometric composition, sufficient ferroelectric characteristics cannot be obtained. On the other hand, when the content is more than 40%, the leakage current increases, and This is because characteristics cannot be measured. Further, the effective amount of Sr is -20% to 0%.
If the Sr content is more than the stoichiometric composition, sufficient ferroelectric properties cannot be obtained. On the other hand, if the Sr content is less than 20%, appropriate properties such as increased leak current cannot be obtained.

【0029】まず、図2に示したように、ターゲット9
をチャンバー8内にセットし、その対向面にある基板ホ
ルダー7に、熱酸化膜2、Ta膜3、下部電極層4が順
次形成された基板1をセットした。その後、チャンバー
8を10-5Torr程度まで真空引きした。次に、図3
のステップ1(S1)に示したように、Arガスをチャ
ンバー内に導入し、メインバルブを調節してスパッタガ
ス圧を10-3Torr台の所望の圧力にした。ガスを導
入した後、投入電力200W、スパッタレート15nm
/minで13分間スパッタし、基板1上に膜厚200
nmのSBTからなる非晶質膜をSr/Ta=0.4、
Bi/Ta=1.4となるように調節しながら成膜し
た。なお、この際の基板温度は室温であった。
First, as shown in FIG.
Was set in a chamber 8, and a substrate 1 on which a thermal oxide film 2, a Ta film 3, and a lower electrode layer 4 were sequentially formed was set in a substrate holder 7 on the opposite surface. Thereafter, the chamber 8 was evacuated to about 10 -5 Torr. Next, FIG.
As shown in Step 1 (S1), Ar gas was introduced into the chamber, and the main valve was adjusted to adjust the sputtering gas pressure to a desired pressure on the order of 10 -3 Torr. After introducing the gas, input power 200W, sputtering rate 15nm
/ Min for 13 minutes, and a film thickness of 200
nm of SBT amorphous film, Sr / Ta = 0.4,
The film was formed while adjusting it so that Bi / Ta = 1.4. The substrate temperature at this time was room temperature.

【0030】続いて、得られた非晶質膜の結晶化のため
に、図3のステップ2(S2)に示したように、RTA
法により熱処理を行った。この際の温度は550℃〜7
50℃とし、時間は30分とした。また、アニーリング
雰囲気としては100%の亜酸化窒素(N2O)ガスを
を用いた。得られた強誘電体薄膜5のXRDパターンを
図4〜図8に示す。図4〜図8は、亜酸化窒素ガス中、
580℃〜660℃までのアニーリング温度のときのX
RDチャートの変化を示す図である。これによれば、6
00℃からSBTの結晶化ピークが見られ、さらに温度
を高くすることで、特にSBT(105)を示すピーク
が大きくなっていくことがわかる。このことから亜酸化
窒素中では600℃以上の温度で結晶化が始まるといえ
る。なお、この原因としては、N2Oが熱分解し、酸化
力の強い酸素ラジカル、酸素イオン又は活性酸素がで
き、それが作用して低い温度でも結晶化を起こすものと
考えられる。
Subsequently, in order to crystallize the obtained amorphous film, as shown in Step 2 (S2) of FIG.
Heat treatment was performed by the method. The temperature at this time is 550 ° C. to 7
The temperature was 50 ° C., and the time was 30 minutes. As an annealing atmosphere, a 100% nitrous oxide (N 2 O) gas was used. XRD patterns of the obtained ferroelectric thin film 5 are shown in FIGS. FIG. 4 to FIG. 8 show that in nitrous oxide gas,
X at annealing temperatures from 580 ° C to 660 ° C
It is a figure showing change of an RD chart. According to this, 6
A crystallization peak of SBT is observed from 00 ° C., and it can be seen that the peak showing SBT (105) particularly increases as the temperature is further increased. From this, it can be said that crystallization starts at a temperature of 600 ° C. or more in nitrous oxide. As this cause, N 2 O is thermally decomposed, strong oxygen radicals oxidizing power, it is the oxygen ion or active oxygen, it is believed that causing crystallization even at a low temperature to act.

【0031】また、比較例として、亜酸化窒素ガスを用
いる代わりに酸素ガス(100%)を用い、その他の条
件を上記と全く同様とした雰囲気中でアニールした場合
のXRDパターンを図9〜図11に示す。図9〜図11
は、酸素ガス中、680℃〜720℃までのアニーリン
グ温度のときのXRDチャートの変化を示す図である。
これによれば、720℃からSBTの結晶化ピークが見
られた。
As a comparative example, XRD patterns obtained by annealing in an atmosphere in which oxygen gas (100%) was used instead of nitrous oxide gas and the other conditions were completely the same as above were shown in FIGS. 11 is shown. 9 to 11
FIG. 4 is a diagram showing a change in an XRD chart when an annealing temperature is from 680 ° C. to 720 ° C. in oxygen gas.
According to this, a crystallization peak of SBT was observed from 720 ° C.

【0032】これらの結果から明らかなように、亜酸化
窒素ガスを用いたアニーリングでは、酸素ガスでアニー
リングするのに比べて100℃以上の結晶化温度の低温
化が図れることが示された。従って、非常に低温で強誘
電体薄膜を結晶化することができるため、下部電極層や
トランジスタなどに悪影響を及ぼすことなく、特性の良
い強誘電体薄膜を形成することができる。また低温で熱
処理されるため、結晶粒の成長が抑制され緻密な膜構造
が得られるために、素子の微細加工の面でも非常に有利
となり、ひいては、本発明の方法で形成された強誘電体
薄膜を集積回路中に形成することが容易となりデバイス
作製上有利となる。
As is clear from these results, it was shown that the annealing using nitrous oxide gas can lower the crystallization temperature by 100 ° C. or more as compared with the annealing using oxygen gas. Therefore, since the ferroelectric thin film can be crystallized at a very low temperature, a ferroelectric thin film having good characteristics can be formed without adversely affecting the lower electrode layer, the transistor, and the like. In addition, since the heat treatment is performed at a low temperature, the growth of crystal grains is suppressed and a dense film structure is obtained, which is very advantageous in terms of microfabrication of the device, and thus the ferroelectric material formed by the method of the present invention. It is easy to form a thin film in an integrated circuit, which is advantageous in device fabrication.

【0033】実施例2 この実施例においては、強誘電体薄膜の形成の際のアニ
ーリング時間の短時間化について説明する。実施例1と
同様に、基板1表面に熱酸化膜2、Ta膜3及び下部電
極層4であるPt膜を形成し、この基板1上に、強誘電
体薄膜5を形成した。
Embodiment 2 In this embodiment, shortening of the annealing time when forming a ferroelectric thin film will be described. As in Example 1, a thermal oxide film 2, a Ta film 3, and a Pt film as the lower electrode layer 4 were formed on the surface of the substrate 1, and a ferroelectric thin film 5 was formed on the substrate 1.

【0034】この際の強誘電体膜膜5の形成方法は、実
施例1と同様のスパッタ法で行い、その後の結晶化のた
めのアニーリングを、亜酸化窒素ガス中、660℃で1
分〜30分の間でアニーリング時間を変化させて行っ
た。その後、実施例1と同様にXRDを用い評価を行っ
た。その結果を図12〜図15に示す。これによれば、
結晶化アニーリングの温度が660℃の場合でも5分か
らSBTの結晶化のピークが見られる。
At this time, the ferroelectric film 5 is formed by the same sputtering method as in the first embodiment, and then annealing for crystallization is performed at 660 ° C. in a nitrous oxide gas at 660 ° C.
The annealing time was varied between minutes and 30 minutes. Thereafter, evaluation was performed using XRD in the same manner as in Example 1. The results are shown in FIGS. According to this,
Even when the crystallization annealing temperature is 660 ° C., a crystallization peak of SBT is observed from 5 minutes.

【0035】また、比較例として、酸素中でアニーリン
グする以外は上記と同様にアニーリングを行った。この
場合、720℃で30分より時間を短くすることで急激
にSBTのピークが小さくなり、20分間ではSBTの
ピークが消えてしまっていた。この結果から、亜酸化窒
素によるアニーリングは低温化だけでなく、短時間化に
も有効であるということが分かった。また、この原因も
酸素ラジカル、酸素イオン又は活性酸素の作用であると
考えられ、これらの強力な酸化力のために短時間でも十
分結晶化できることが分かった。
As a comparative example, annealing was performed in the same manner as above except that annealing was performed in oxygen. In this case, the SBT peak sharply decreased by shortening the time at 720 ° C. for less than 30 minutes, and the SBT peak disappeared in 20 minutes. From this result, it was found that annealing with nitrous oxide was effective not only for lowering the temperature but also for shortening the time. Further, it is considered that the cause is also the action of oxygen radicals, oxygen ions, or active oxygen, and it has been found that these crystals can be sufficiently crystallized even in a short time due to their strong oxidizing power.

【0036】従って、非常に低温かつ短時間で強誘電体
薄膜を結晶化することができるため、下部電極層やトラ
ンジスタなどに悪影響を及ぼすことなく、特性の良い強
誘電体薄膜を形成することができる。また低温で熱処理
されるため、結晶粒の成長が抑制され緻密な膜構造が得
られるために、素子の微細加工の面でも非常に有利とな
り、ひいては、本発明の方法で形成された強誘電体薄膜
を集積回路中に形成することが容易となりデバイス作製
上有利となる。
Therefore, since the ferroelectric thin film can be crystallized at a very low temperature in a short time, it is possible to form a ferroelectric thin film having good characteristics without adversely affecting the lower electrode layer and the transistor. it can. In addition, since the heat treatment is performed at a low temperature, the growth of crystal grains is suppressed and a dense film structure is obtained, which is very advantageous in terms of microfabrication of the device, and thus the ferroelectric material formed by the method of the present invention. It is easy to form a thin film in an integrated circuit, which is advantageous in device fabrication.

【0037】実施例3 この実施例では、強誘電体薄膜を用いた素子の電気特性
について説明する。図1に示したように、基板1表面に
熱酸化膜2、Ta膜3及び下部電極層4であるPt膜、
強誘電体薄膜5及び上部電極層6であるPt膜を形成
し、キャパシタ構造の素子を形成した。まず、熱酸化膜
2、Ta膜3及び下部電極層4であるPt膜が形成され
た基板1に、図16におけるステップ1(S1)に示し
たように、実施例1と同様の方法で組成比がSr/Ta
=0.4、Bi/Ta=1.2となるよう膜厚200n
mの非晶質膜を成膜した。
Embodiment 3 In this embodiment, the electrical characteristics of a device using a ferroelectric thin film will be described. As shown in FIG. 1, a thermal oxide film 2, a Ta film 3, and a Pt film serving as a lower electrode layer 4 are formed on the surface of a substrate 1.
A ferroelectric thin film 5 and a Pt film serving as the upper electrode layer 6 were formed to form an element having a capacitor structure. First, as shown in Step 1 (S1) in FIG. 16, the composition was formed on the substrate 1 on which the thermal oxide film 2, the Ta film 3, and the Pt film as the lower electrode layer 4 were formed in the same manner as in Example 1. The ratio is Sr / Ta
= 0.4, Bi / Ta = 1.2, film thickness 200n
m of amorphous film was formed.

【0038】続いて、図16におけるステップ2(S
2)に示したように、EB(ElectricBeam)蒸着法によ
りPtによる上部電極層6をマスク蒸着した。電極の大
きさはマスク径に依存し、強誘電体特性評価用の電極サ
イズとして100μmφの電極層とした。その後、図1
6におけるステップ3(S3)に示したように、結晶化
及び電極界面との安定化のためのアニーリングを行い、
キャパシタ構造を完成した。アニーリングは、550℃
〜750℃の温度範囲で30分間行った。この際の雰囲
気は亜酸化窒素(100%)であった。
Subsequently, step 2 (S
As shown in 2), the upper electrode layer 6 of Pt was mask-deposited by EB (Electric Beam) evaporation. The size of the electrode depends on the diameter of the mask, and an electrode layer of 100 μmφ was used as an electrode size for evaluating ferroelectric characteristics. Then, FIG.
As shown in Step 3 (S3) in Step 6, annealing for crystallization and stabilization with the electrode interface is performed.
The capacitor structure was completed. Annealing is 550 ° C
Performed in a temperature range of 7750 ° C. for 30 minutes. The atmosphere at this time was nitrous oxide (100%).

【0039】上記で得られたキャパシタに対して、図1
7に示したようなソーヤタワブリッジ回路で、印加電圧
を1〜12Vの間で変化させて、オシロスコープを用い
て強誘電体薄膜のヒステリシス曲線を表示した。オシロ
スコープの横軸端子には強誘電体薄膜に印加された電圧
Vを分割した電圧VXが入力される。強誘電体キャパシ
タCと直列に接続されたコンデンサCRは基準となるキ
ャパシタである。ここで分極表面電荷密度をP、真電荷
面密度をDとすると(P+εOE)×A、すなわちD×
Aと基準キャパシタに蓄えられた電荷CRXは共にQに
等しいので縦軸端子にはDに比例した電圧VY(DA/
R)が入力される。強誘電体においてはPはεOEに比
べて十分に大きいのでD=Pと見なすことができる。こ
のVY−V X曲線を既知の量である膜厚t,分圧比,電極
面積A,基準キャパシタの静電容量CRを用いて目盛り
直せばD−E、あるいはP−Eヒステリシス曲線が得ら
れる。そこから残留自発分極(Pr)および抗電場(E
c)の値を読みとった。
With respect to the capacitor obtained above, FIG.
In the Sawyer Tawa bridge circuit as shown in Fig. 7, the applied voltage
Is changed between 1 and 12 V, using an oscilloscope.
The hysteresis curve of the ferroelectric thin film was displayed. Oscilloscope
The voltage applied to the ferroelectric thin film is displayed on the horizontal axis terminal of the scope.
Voltage V obtained by dividing VXIs entered. Ferroelectric capacity
Capacitor C connected in series withRIs the reference key
It is Japashita. Here, the polarization surface charge density is P, the true charge
When the area density is D, (P + εOE) × A, that is, D ×
A and charge C stored in the reference capacitorRVXAre both Q
Since the voltage is proportional to D,Y(DA /
CR) Is entered. In ferroelectrics, P is εOCompared to E
Since they are all sufficiently large, it can be assumed that D = P. This
VY-V XThe curve is a known amount of film thickness t, partial pressure ratio, electrode
Area A, capacitance C of reference capacitorRScale using
If corrected, a DE or PE hysteresis curve is obtained.
It is. From there, the residual spontaneous polarization (Pr) and the coercive electric field (E
The value of c) was read.

【0040】図18(a)は3V印加で得られたPrの
アニーリング温度依存性を示している。これによれば、
750℃でアニーリングしたサンプルに関しては酸素お
よび亜酸化窒素雰囲気中のどちらもPr=6.5μC/
cm2程度の値である。しかし650℃でアニーリング
したサンプルに関しては、酸素では強誘電性が現れず、
2OではPr=5.5μC/cm2程度の値が得られ
た。これは結晶化温度が下がった効果によるものであ
る。
FIG. 18A shows the annealing temperature dependence of Pr obtained by applying 3V. According to this,
For the sample annealed at 750 ° C., Pr = 6.5 μC / in both oxygen and nitrous oxide atmospheres.
The value is about cm 2 . However, for samples annealed at 650 ° C., oxygen does not show ferroelectricity,
With N 2 O, a value of about Pr = 5.5 μC / cm 2 was obtained. This is due to the effect of lowering the crystallization temperature.

【0041】また、酸素アニーリングでは700℃のと
きPrは約2.2であるのに対し、亜酸化窒素を用いた
アニーリングでは、同じ値を600℃で実現できる。よ
って、電気特性の観点からも、アニーリング温度の10
0℃の低温化が実現できた。これは、亜酸化窒素から熱
による分解で酸化力の強い活性酸素、酸素イオン又は酸
素ラジカルの作用によるもので、結晶化温度を下げただ
けでなく電気特性の向上においても有効であるというこ
とが分かった。
In oxygen annealing, Pr is about 2.2 at 700 ° C., whereas in annealing using nitrous oxide, the same value can be realized at 600 ° C. Therefore, also from the viewpoint of electrical characteristics, the annealing temperature of 10
A low temperature of 0 ° C. was realized. This is due to the action of active oxygen, oxygen ions or oxygen radicals, which have a strong oxidizing power due to thermal decomposition from nitrous oxide, and is effective not only in reducing the crystallization temperature but also in improving the electrical characteristics. Do you get it.

【0042】次に、リーク電流密度について説明する。
メモリデバイスとして電源OFFの場合に強誘電体メモ
リー特有の不揮発性があり、通常動作時はDRAM動作
をするNVDRAMなどの場合、リーク電流が多いとリ
フレッシュ時間が短くなってしまうなどの問題がある。
蓄積電荷量を一定に保ったまま、リーク電流を何桁も小
さくできればDRAM動作時のリフレッシュ時間を長く
とることができ、素子特性を大幅に改善できる。また、
リーク電流が多くなると強誘電体薄膜にかかる電界が小
さくなってしまい、分極反転が十分に起こらないなどの
問題が生じてくる。
Next, the leakage current density will be described.
When the power is turned off as a memory device, there is a non-volatility peculiar to the ferroelectric memory. In the case of an NVDRAM or the like which operates as a DRAM during a normal operation, there is a problem that a large leak current shortens a refresh time.
If the leakage current can be reduced by several orders of magnitude while keeping the accumulated charge constant, the refresh time during DRAM operation can be lengthened and the element characteristics can be greatly improved. Also,
When the leakage current increases, the electric field applied to the ferroelectric thin film decreases, and problems such as insufficient polarization inversion occur.

【0043】図18(b)に示したリーク電流密度を比
較すると750℃でアニーリングした場合では酸素及び
亜酸化窒素雰囲気中のいずれも同様の10-8台であっ
た。しかし、650℃でアニーリングした場合には酸素
中でアニーリングすると、リーク電流値が二桁上がって
しまうのに対し、亜酸化窒素雰囲気中でアニーリングし
た場合には750℃とほぼ同じ値を保持していた。
When the leak current densities shown in FIG. 18B were compared, when annealing was performed at 750.degree. C., the values were in the same range of 10.sup.-8 in both oxygen and nitrous oxide atmospheres. However, when annealing at 650 ° C., annealing in oxygen increases the leakage current value by two orders of magnitude, while annealing in nitrous oxide atmosphere maintains almost the same value as 750 ° C. Was.

【0044】さらに、耐圧も亜酸化窒素雰囲気中でアニ
ーリングしたサンプルに関しては20V近くまで絶縁破
壊を起こさないのに対し、酸素のみで行った場合には7
V付近から徐々にリーク電流が上がり9Vで絶縁破壊を
起こした。このように、亜酸化窒素雰囲気中でアニーリ
ングすることによりリーク特性及び電圧に対する耐性の
いずれもが改善された。その理由としては、十分酸化さ
れ結晶粒が密になったため、およびグレインバウンダリ
ーの非晶質領域が減少したためであると考えられる。
In addition, the breakdown voltage of the sample annealed in a nitrous oxide atmosphere does not cause dielectric breakdown up to about 20 V, whereas the sample performed only with oxygen has a breakdown voltage of 7 V.
Leakage current gradually increased from around V, causing dielectric breakdown at 9V. As described above, annealing in a nitrous oxide atmosphere improved both the leak characteristics and the voltage resistance. It is considered that the reason for this is that the crystal grains were sufficiently oxidized and the crystal grains became dense, and the amorphous region of the grain boundary was reduced.

【0045】なお、上記の結果は電極形成後に結晶化ア
ニーリングを行っているが、電極形成前に結晶化アニー
リングを行い、その後電極を形成しても同じ結果が得ら
れた。
In the above results, the crystallization annealing was performed after the electrodes were formed. However, the same results were obtained when the crystallization annealing was performed before the electrodes were formed and the electrodes were formed thereafter.

【0046】実施例4(強誘電体不揮発性メモリ素子) この実施例では、上記の実施例で用いた方法により形成
した強誘電体薄膜を実際の電子デバイスに適用した例に
ついて説明する。まず、キャパシタ構造の不揮発性メモ
リに上記強誘電体薄膜を利用した場合の実施例を図19
(a)に、その等価回路を図19(b)に示す。このキ
ャパシタ構造の不揮発性メモリは一つのキャパシタ30
と、一つの選択用のトランジスタ36とで構成される。
ここで、キャパシタ30は、強誘電体薄膜38とこれを
挟む一対の上下部電極層33、32とからなり、トラン
ジスタ36は、ビット線35aに接続されたソース領域
35、ワード線34aに接続されたゲート電極34及び
Al配線層31に接続されたドレイン領域37とからな
る。なお、Al配線層31はキャパシタ30の上部電極
層33にも接続されている。
Embodiment 4 (Ferroelectric Nonvolatile Memory Element) In this embodiment, an example in which a ferroelectric thin film formed by the method used in the above embodiment is applied to an actual electronic device will be described. First, an embodiment in which the above-mentioned ferroelectric thin film is used in a nonvolatile memory having a capacitor structure is shown in FIG.
FIG. 19A shows an equivalent circuit thereof. The nonvolatile memory having this capacitor structure is composed of one capacitor 30.
And one selection transistor 36.
Here, the capacitor 30 includes a ferroelectric thin film 38 and a pair of upper and lower electrode layers 33 and 32 sandwiching the ferroelectric thin film 38. The transistor 36 is connected to the source region 35 connected to the bit line 35a and the word line 34a. And a drain region 37 connected to the Al wiring layer 31. The Al wiring layer 31 is also connected to the upper electrode layer 33 of the capacitor 30.

【0047】上記のキャパシタ構造の不揮発性メモリの
製造方法について説明する。まず、n型Si基板1上に
素子分離用のフィールド酸化膜39を形成する。その
後、公知のMOS作製プロセスによって、ソース領域3
5及びドレイン領域37を形成し、さらにゲート絶縁膜
及びゲート電極34を形成してMOSトランジスタを作
成する。さらに、トランジスタが形成された基板表面を
層間絶縁膜としてPSG(珪燐酸ガラス)膜40で覆っ
た後、リフロー工程によって平坦化する。
A method for manufacturing a nonvolatile memory having the above-described capacitor structure will be described. First, a field oxide film 39 for element isolation is formed on an n-type Si substrate 1. Thereafter, the source region 3 is formed by a known MOS fabrication process.
5 and a drain region 37, and further, a gate insulating film and a gate electrode 34 are formed to form a MOS transistor. Further, the surface of the substrate on which the transistor is formed is covered with a PSG (silicate glass) film 40 as an interlayer insulating film, and then flattened by a reflow process.

【0048】その上に下部電極層32を形成した後、強
誘電体薄膜38、上部電極層33を順次形成する。その
後、またPSGで覆いリフローした後に、ドレイン領域
37上、上部電極層33上にコンタクトホールを形成し
て、最後にAl配線層31を設ける。以下、上記キャパ
シタ構造の不揮発性メモリの動作を説明する。
After forming the lower electrode layer 32 thereon, a ferroelectric thin film 38 and an upper electrode layer 33 are sequentially formed. Then, after covering again with PSG and performing reflow, contact holes are formed on the drain region 37 and the upper electrode layer 33, and finally, the Al wiring layer 31 is provided. Hereinafter, the operation of the nonvolatile memory having the capacitor structure will be described.

【0049】情報“1”を書込む場合には、ビット線3
5aより選択トランジスタ36を経由して、強誘電体薄
膜38に抗電場以上の負の電圧パルスを印加する。これ
によって、強誘電体薄膜38が分極して、自発分極の方
向がキャパシタ30の下部電極層32側に向く。一方、
情報“0”を書き込む場合には、ビット線35aよりト
ランジスタを経由して、強誘電体薄膜38に抗電場以上
の正の電圧パルスを印加する。これによって、強誘電体
薄膜38が分極して、自発分極の方向がキャパシタ30
の上部電極層33側に向く。
When writing information "1", the bit line 3
From 5a, a negative voltage pulse equal to or higher than the coercive electric field is applied to the ferroelectric thin film 38 via the selection transistor 36. Thereby, the ferroelectric thin film 38 is polarized, and the direction of spontaneous polarization is directed to the lower electrode layer 32 side of the capacitor 30. on the other hand,
When writing information "0", a positive voltage pulse higher than the coercive electric field is applied to the ferroelectric thin film 38 from the bit line 35a via the transistor. As a result, the ferroelectric thin film 38 is polarized, and the direction of spontaneous polarization is
To the upper electrode layer 33 side.

【0050】これらの情報を読み出すために、強誘電体
薄膜38の分極方向を検出する。情報“1”が書き込ま
れた状態で下部電極層32側に正の電圧パルスを印加す
ると、強誘電体薄膜38の自発分極の方向は反転する。
この時、キャパシタ30には分極反転に伴う反転電流が
流れる。一方、情報“0”が書き込まれた状態で下部電
極層32側に正の電圧パルスを印加しても、強誘電体薄
膜38の自発分極の方向は変わらないため、この時にキ
ャパシタ30に流れる非反転電流は上記の反転電流に比
べて小さい。従って、電圧パルス印加の際に強誘電体薄
膜38に流れる電流をビット線に接続したセンスアンプ
(図示せず)で検出し、この反転電流と非反転電流の大
きさの間にスレッショルドを設けることによって、書き
込まれていた情報が“1”であったか“0”であったか
が判定できる。
In order to read such information, the polarization direction of the ferroelectric thin film 38 is detected. When a positive voltage pulse is applied to the lower electrode layer 32 in a state where the information “1” is written, the direction of the spontaneous polarization of the ferroelectric thin film 38 is reversed.
At this time, an inversion current accompanying the polarization inversion flows through the capacitor 30. On the other hand, even if a positive voltage pulse is applied to the lower electrode layer 32 in a state where the information “0” is written, the spontaneous polarization direction of the ferroelectric thin film 38 does not change. The reversal current is smaller than the above reversal current. Therefore, the current flowing through the ferroelectric thin film 38 when a voltage pulse is applied is detected by a sense amplifier (not shown) connected to the bit line, and a threshold is provided between the magnitude of the inversion current and the magnitude of the non-inversion current. Thus, it can be determined whether the written information is “1” or “0”.

【0051】強誘電体では電場を切っても自発分極状態
が維持されるため、不揮発性メモリとしての動作が可能
となる。なお、同様の構造で普段は強誘電体の高誘電率
特性のみを利用してDRAMとしての動作をさせること
も可能である。これによって、普段はDRAM動作、電
源を切る時のみ不揮発動作させることも可能となる。
Since the spontaneous polarization state is maintained in the ferroelectric even when the electric field is cut off, the operation as a nonvolatile memory becomes possible. It should be noted that it is possible to operate the DRAM as a DRAM by using only the high dielectric constant characteristic of the ferroelectric substance with the same structure. As a result, it is possible to normally perform the DRAM operation and the nonvolatile operation only when the power is turned off.

【0052】実施例5(FET型の強誘電体不揮発性メ
モリ) この実施例では、電界効果型トランジスタ(FET)の
ゲート絶縁膜に強誘電体薄膜を利用することで、非破壊
の読み出しを可能とするMFMIS(Metal Ferroelect
ric Metal Insulater Semiconductor)構造について説
明する。
Embodiment 5 (FET type ferroelectric nonvolatile memory) In this embodiment, non-destructive reading is possible by using a ferroelectric thin film as a gate insulating film of a field effect transistor (FET). MFMIS (Metal Ferroelect
ric Metal Insulater Semiconductor) structure will be described.

【0053】この実施例におけるFET型の強誘電体不
揮発性メモリを図20に示す。この強誘電体不揮発性メ
モリでは、ソース領域43及びドレイン領域44の間に
強誘電体薄膜ゲートを設けた構造となっている。ここ
で、強誘電体薄膜ゲートはシリコン基板1のチャネル部
分と接するゲート絶縁膜(SiO2)45、フローティ
ングゲート46とその上に形成された強誘電体薄膜(S
rBi2 Ta2 9 )38、さらにコントロールゲート
47とそれに接続されたAl配線層42からなる。
FIG. 20 shows an FET type ferroelectric nonvolatile memory in this embodiment. This ferroelectric nonvolatile memory has a structure in which a ferroelectric thin film gate is provided between a source region 43 and a drain region 44. Here, the ferroelectric thin film gate includes a gate insulating film (SiO 2 ) 45 in contact with the channel portion of the silicon substrate 1, a floating gate 46, and a ferroelectric thin film (S) formed thereon.
rBi 2 Ta 2 O 9 ) 38, a control gate 47 and an Al wiring layer 42 connected to the control gate 47.

【0054】次に、このFET型の不揮発性メモリ動作
について説明する。まず、コントロールゲート47に正
又は負のパルス電圧を印加し、強誘電体薄膜38の自発
分極方向を設定することで情報を書き込む。強誘電体薄
膜38の自発分極によってゲート絶縁膜45も誘電分極
するため、自発分極の方向に対応してゲート直下の半導
体表面に空乏層が発生する場合としない場合の2つの状
態が生じる。すなわち、強誘電体薄膜38の自発分極の
方向によって、ソース領域43とドレイン領域44間に
流れる電流をON−OFFすることが可能となる。これ
により、ソース−ドレイン間の電流を測定してON状態
かOFF状態かを判別することで、自発分極の方向(情
報)を読み出すことが可能となる。
Next, the operation of the FET type nonvolatile memory will be described. First, information is written by applying a positive or negative pulse voltage to the control gate 47 and setting the spontaneous polarization direction of the ferroelectric thin film 38. Since the gate insulating film 45 is also dielectrically polarized by the spontaneous polarization of the ferroelectric thin film 38, there are two states in which a depletion layer is generated on the semiconductor surface immediately below the gate according to the direction of the spontaneous polarization. That is, the current flowing between the source region 43 and the drain region 44 can be turned on and off depending on the direction of spontaneous polarization of the ferroelectric thin film 38. This makes it possible to read out the direction (information) of the spontaneous polarization by measuring the current between the source and the drain to determine whether the current is in the ON state or the OFF state.

【0055】例えば、コントロールゲート47がゼロバ
イアス状態にいいては、強誘電体薄膜38のフローティ
ングゲート46側が負極性となるように分極していると
する。この場合にはゲート絶縁膜45が誘電分極し、基
板1に接する面が負極性となり、基板1のゲート絶縁膜
45に接する表面は正極性となりドレイン領域43とソ
ース44領域とが接続されない(OFF状態)。
For example, when the control gate 47 is in the zero bias state, it is assumed that the floating gate 46 side of the ferroelectric thin film 38 is polarized so as to have a negative polarity. In this case, the gate insulating film 45 is dielectrically polarized, the surface in contact with the substrate 1 becomes negative, the surface of the substrate 1 in contact with the gate insulating film 45 becomes positive, and the drain region 43 and the source region are not connected (OFF Status).

【0056】一方、コントロールゲート47に強誘電体
薄膜38の抗電界よりも大きな正電圧を印加する。これ
により、強誘電体薄膜38の分極方向が反転し、フロー
ティングゲート46側が正極性となる様に分極する。こ
の場合には、ゲート絶縁膜45が誘電分極し、基板1に
接する面が正極となる。基板1のゲート絶縁膜45に接
する面は負極性となり、ドレイン領域43とソース領域
44とが接続された状態になる(ON状態)。
On the other hand, a positive voltage larger than the coercive electric field of the ferroelectric thin film 38 is applied to the control gate 47. As a result, the polarization direction of the ferroelectric thin film 38 is reversed, and the floating gate 46 is polarized so as to have a positive polarity. In this case, the gate insulating film 45 is dielectrically polarized, and the surface in contact with the substrate 1 becomes a positive electrode. The surface of the substrate 1 that is in contact with the gate insulating film 45 has a negative polarity, and the drain region 43 and the source region 44 are connected (ON state).

【0057】この場合、読み出し動作において分極反転
を伴わないため、非破壊読み出しとなる。また、自発分
極はゲート電圧を切っても維持されるため、不揮発性メ
モリ動作が可能となる。
In this case, since the read operation does not involve polarization inversion, the read operation is nondestructive. Further, since the spontaneous polarization is maintained even when the gate voltage is turned off, a nonvolatile memory operation becomes possible.

【0058】[0058]

【発明の効果】本発明によれば、基板上に、強誘電体を
構成する金属元素及び酸素元素を含む非晶質膜を形成し
た後、該非晶質膜を亜酸化窒素ガス雰囲気中で熱処理し
て結晶化強誘電体薄膜を形成するので、従来のアニーリ
ング温度よりも低い温度範囲で短時間に強誘電体薄膜を
形成することができる。よって、強誘電体膜とともに形
成される電極層やトランジスタ等の素子に悪影響を及ぼ
すことなく、特性の良い強誘電体薄膜を形成することが
できる。
According to the present invention, after an amorphous film containing a metal element and an oxygen element constituting a ferroelectric substance is formed on a substrate, the amorphous film is heat-treated in a nitrous oxide gas atmosphere. Thus, the crystallized ferroelectric thin film is formed, so that the ferroelectric thin film can be formed in a short time within a temperature range lower than the conventional annealing temperature. Therefore, a ferroelectric thin film with good characteristics can be formed without adversely affecting an element such as an electrode layer and a transistor formed with the ferroelectric film.

【0059】また、結晶化強誘電体薄膜が、Bi2m-1
m3m+3(AはNa,K,Pb,Ca,Sr,Ba及
びBi;BはFe,Ti,Nb,Ta,W及びMoから
選択されたものであり、mは自然数である)で示される
層状ペロブスカイト結晶構造を有する場合には、特に低
温結晶化が有効となる。さらに、非晶質膜を、100℃
以下の基板温度の基板上に、アルゴンガス又はアルゴン
と酸素との混合ガスからなるスパッタリングガスを用い
たドライプロセスのスパッタ成膜法により形成する場合
には、従来の塗布成膜における有機成分の炭素などの不
純物混入が避けられるとともに、低温で成膜することに
より膜組成の再現性を向上させることができる。
Further, the crystallized ferroelectric thin film is made of Bi 2 Am-1.
B m O 3m + 3 (A is Na, K, Pb, Ca, Sr, Ba and Bi; B is selected from Fe, Ti, Nb, Ta, W and Mo, and m is a natural number) In particular, when the compound has a layered perovskite crystal structure represented by the following formula, low-temperature crystallization is effective. Further, the amorphous film is heated at 100 ° C.
When formed on a substrate having the following substrate temperature by a dry process sputtering film forming method using a sputtering gas composed of an argon gas or a mixed gas of argon and oxygen, carbon as an organic component in a conventional coating film formation is used. Such impurities can be avoided, and the reproducibility of the film composition can be improved by forming the film at a low temperature.

【0060】また、非晶質膜を、Bi,Sr及びTa元
素を含む合金又はこれらの酸化物を含む原料ターゲット
を用い、Sr/Ta比が0.4〜0.5、Bi/Ta比
が1.0〜1.4の範囲にあり、かつSrBi2Ta2
9の化学量論組成からずれた非晶質膜として形成する場
合には、非晶質膜の組成を化学量論組成から任意にずら
すことができ、強誘電体特性の制御が可能となる。
Further, the amorphous film is made of an alloy containing Bi, Sr and Ta elements or a raw material target containing these oxides, and the Sr / Ta ratio is 0.4 to 0.5 and the Bi / Ta ratio is 1.0 to 1.4, and SrBi 2 Ta 2 O
In the case of forming an amorphous film deviating from the stoichiometric composition of No. 9, the composition of the amorphous film can be arbitrarily deviated from the stoichiometric composition, and the ferroelectric characteristics can be controlled.

【0061】さらに、予め導電性薄膜からなる電極層が
形成された基板を用い、さらに、形成された結晶化強誘
電体薄膜上に導電性薄膜からなる電極層を形成するか、
予め導電性薄膜からなる電極層が形成された基板を用
い、非晶質膜を形成した後、さらに該非晶質膜上に電極
層を形成し、得られた基板を熱処理して結晶化強誘電体
薄膜を形成する場合には、上部に形成する電極層の酸化
耐性に応じて、より安定した強誘電体特性を有する強誘
電体薄膜素子を形成することができる。
Further, using a substrate on which an electrode layer made of a conductive thin film is formed in advance, and further forming an electrode layer made of a conductive thin film on the formed crystallized ferroelectric thin film,
After forming an amorphous film using a substrate on which an electrode layer made of a conductive thin film has been formed in advance, an electrode layer is further formed on the amorphous film, and the obtained substrate is heat-treated to crystallize ferroelectric substance. When a body thin film is formed, a ferroelectric thin film element having more stable ferroelectric characteristics can be formed according to the oxidation resistance of an electrode layer formed thereon.

【0062】また、本発明で得られる強誘電体薄膜を種
々の素子に応用することにより、強誘電体薄膜の結晶化
温度の低温化と短時間化により、他の集積回路の要素部
分に与える影響(熱ダメージ)を低減することができ、
信頼性の高い種々のデバイスを実現することができる。
Further, by applying the ferroelectric thin film obtained by the present invention to various elements, the ferroelectric thin film is given to other integrated circuit element parts by lowering the crystallization temperature and shortening the crystallization temperature. Influence (heat damage) can be reduced,
Various devices with high reliability can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の強誘電体薄膜の製造方法により得られ
た強誘電体薄膜を素子に適用した場合の実施例を示す概
略断面図である。
FIG. 1 is a schematic cross-sectional view showing an example in which a ferroelectric thin film obtained by a method of manufacturing a ferroelectric thin film of the present invention is applied to an element.

【図2】強誘電体薄膜を形成するためのスパッタ装置の
概略図である。
FIG. 2 is a schematic diagram of a sputtering apparatus for forming a ferroelectric thin film.

【図3】本発明の強誘電体薄膜を製造する工程を示すフ
ローチャートである。
FIG. 3 is a flowchart showing steps of manufacturing a ferroelectric thin film of the present invention.

【図4】本発明の方法の一実施例において、アニーリン
グ温度を580℃として結晶化した場合の強誘電体薄膜
のXRDパターンを示す図である。
FIG. 4 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 580 ° C. in one embodiment of the method of the present invention.

【図5】本発明の方法の一実施例において、アニーリン
グ温度を600℃として結晶化した場合の強誘電体薄膜
のXRDパターンを示す図である。
FIG. 5 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 600 ° C. in one embodiment of the method of the present invention.

【図6】本発明の方法の一実施例において、アニーリン
グ温度を620℃として結晶化した場合の強誘電体薄膜
のXRDパターンを示す図である。
FIG. 6 is a view showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 620 ° C. in one embodiment of the method of the present invention.

【図7】本発明の方法の一実施例において、アニーリン
グ温度を640℃として結晶化した場合の強誘電体薄膜
のXRDパターンを示す図である。
FIG. 7 is a view showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 640 ° C. in one embodiment of the method of the present invention.

【図8】本発明の方法の一実施例において、アニーリン
グ温度を660℃として結晶化した場合の強誘電体薄膜
のXRDパターンを示す図である。
FIG. 8 is a view showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 660 ° C. in one embodiment of the method of the present invention.

【図9】比較例として、酸素雰囲気中、アニーリング温
度を680℃として結晶化した場合の強誘電体薄膜のX
RDパターンを示す図である。
FIG. 9 shows, as a comparative example, the X of the ferroelectric thin film when crystallized in an oxygen atmosphere at an annealing temperature of 680 ° C.
It is a figure showing an RD pattern.

【図10】比較例として、酸素雰囲気中、アニーリング
温度を700℃として結晶化した場合の強誘電体薄膜の
XRDパターンを示す図である。
FIG. 10 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 700 ° C. in an oxygen atmosphere as a comparative example.

【図11】比較例として、酸素雰囲気中、アニーリング
温度を720℃として結晶化した場合の強誘電体薄膜の
XRDパターンを示す図である。
FIG. 11 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized at an annealing temperature of 720 ° C. in an oxygen atmosphere as a comparative example.

【図12】本発明の方法の別の実施例において、アニー
リング時間を1分間として結晶化した場合の強誘電体薄
膜のXRDパターンを示す図である。
FIG. 12 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized with an annealing time of 1 minute in another embodiment of the method of the present invention.

【図13】本発明の方法の別の実施例において、アニー
リング時間を5分間として結晶化した場合の強誘電体薄
膜のXRDパターンを示す図である。
FIG. 13 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized with an annealing time of 5 minutes in another embodiment of the method of the present invention.

【図14】本発明の方法の別の実施例において、アニー
リング時間を10分間として結晶化した場合の強誘電体
薄膜のXRDパターンを示す図である。
FIG. 14 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized with an annealing time of 10 minutes in another embodiment of the method of the present invention.

【図15】本発明の方法の別の実施例において、アニー
リング時間を30分間として結晶化した場合の強誘電体
薄膜のXRDパターンを示す図である。
FIG. 15 is a diagram showing an XRD pattern of a ferroelectric thin film when crystallized with an annealing time of 30 minutes in another embodiment of the method of the present invention.

【図16】本発明の強誘電体薄膜を製造する別の工程を
示すフローチャートである。
FIG. 16 is a flowchart showing another process for manufacturing the ferroelectric thin film of the present invention.

【図17】ソーヤタワー回路図である。FIG. 17 is a circuit diagram of a saw tower.

【図18】本発明の方法において亜酸化窒素雰囲気中及
び酸素雰囲気中でアニーリングした場合のアニーリング
温度に対する残留分極Pr及びリーク電流密度の変化を
示すグラフである。
FIG. 18 is a graph showing changes in residual polarization Pr and leak current density with respect to an annealing temperature when annealing is performed in a nitrous oxide atmosphere and an oxygen atmosphere in the method of the present invention.

【図19】本発明の強誘電体素子であるキャパシタ構造
の不揮発性メモリ素子を示す要部の概略断面図及び回路
図である。
FIG. 19 is a schematic sectional view and a circuit diagram of a main part showing a nonvolatile memory element having a capacitor structure which is a ferroelectric element of the present invention.

【図20】本発明の強誘電体薄膜素子であるMFMIS
−FETを示す要部の概略断面図である。
FIG. 20 is MFMIS which is a ferroelectric thin film element of the present invention.
FIG. 3 is a schematic cross-sectional view of a main part showing an FET.

【符号の説明】[Explanation of symbols]

1 基板 2 熱酸化膜 3 Ta膜 4、32 下部電極層 5、38 強誘電体薄膜 6、33 上部電極層 7 基板ホルダー 8 チャンバー 9 ターゲット 30 強誘電体キャパシタ 31、42 Al配線層 34 ゲート電極 34a ワード線 35、37、43、44 ソース/ドレイン領域 35a ビット線 36 トランジスタ 39 フィールド酸化膜 40 PSG膜 45 ゲート絶縁膜 46 フローティングゲート 47 コントロールゲート Reference Signs List 1 substrate 2 thermal oxide film 3 Ta film 4, 32 lower electrode layer 5, 38 ferroelectric thin film 6, 33 upper electrode layer 7 substrate holder 8 chamber 9 target 30 ferroelectric capacitor 31, 42 Al wiring layer 34 gate electrode 34a Word line 35, 37, 43, 44 Source / drain region 35a Bit line 36 Transistor 39 Field oxide film 40 PSG film 45 Gate insulating film 46 Floating gate 47 Control gate

フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/792 Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/792

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 基板上に、強誘電体を構成する金属元素
及び酸素元素を含む非晶質膜を形成した後、該非晶質膜
を亜酸化窒素ガス雰囲気中で熱処理して結晶化強誘電体
薄膜を形成することからなる強誘電体薄膜の製造方法。
An amorphous film containing a metal element and an oxygen element constituting a ferroelectric substance is formed on a substrate, and the amorphous film is heat-treated in a nitrous oxide gas atmosphere to form a crystalline ferroelectric substance. A method for producing a ferroelectric thin film, comprising forming a body thin film.
【請求項2】 結晶化強誘電体薄膜が、式 Bi2m-1m3m+3 (AはNa,K,Pb,Ca,Sr,Ba及びBi;B
はFe,Ti,Nb,Ta,W及びMoから選択された
ものであり、mは自然数である)で示され、かつ層状ペ
ロブスカイト結晶構造を有する請求項1記載の強誘電体
薄膜の製造方法。
2. A crystallized ferroelectric thin film, wherein Bi 2 A m-1 B m O 3m + 3 (A is Na, K, Pb, Ca, Sr, Ba and Bi; B
Is selected from Fe, Ti, Nb, Ta, W and Mo, and m is a natural number), and has a layered perovskite crystal structure.
【請求項3】 非晶質膜を、基板温度100℃以下の基
板上に、アルゴンガス又はアルゴンと酸素との混合ガス
からなるスパッタリングガスを用いたスパッタ成膜法に
より形成することからなる請求項1又は2に記載の強誘
電体薄膜の製造方法。
3. An amorphous film is formed on a substrate having a substrate temperature of 100 ° C. or lower by a sputtering film forming method using a sputtering gas composed of argon gas or a mixed gas of argon and oxygen. 3. The method for producing a ferroelectric thin film according to 1 or 2.
【請求項4】 非晶質膜を、Bi,Sr及びTa元素を
含む原料、これら元素を含む合金又はこれら元素の酸化
物を含む原料ターゲットを用い、Sr/Ta比が0.4
〜0.5、Bi/Ta比が1.0〜1.4の範囲にあ
り、かつSrBi2Ta29の化学量論組成からずれた
非晶質膜として形成することからなる請求項1〜3のい
ずれかに記載の強誘電体薄膜の製造方法。
4. An amorphous film is formed by using a raw material containing Bi, Sr and Ta elements, an alloy containing these elements, or a raw material target containing oxides of these elements, and a Sr / Ta ratio of 0.4.
0.5, there Bi / Ta ratio in the range of 1.0 to 1.4, and claim 1 which comprises forming a amorphous film deviated from the stoichiometric composition of SrBi 2 Ta 2 O 9 4. The method for producing a ferroelectric thin film according to any one of items 1 to 3.
【請求項5】 予め導電性薄膜からなる電極層が形成さ
れた基板を用い、さらに、形成された結晶化強誘電体薄
膜上に導電性薄膜からなる電極層を形成することからな
る請求項1〜4のいずれかに記載の強誘電体薄膜の製造
方法。
5. The method according to claim 1, further comprising using a substrate on which an electrode layer made of a conductive thin film is formed in advance, and further forming an electrode layer made of a conductive thin film on the formed crystallized ferroelectric thin film. 5. The method for producing a ferroelectric thin film according to any one of items 1 to 4.
【請求項6】 予め導電性薄膜からなる電極層が形成さ
れた基板を用い、非晶質膜を形成した後、さらに該非晶
質膜上に電極層を形成し、得られた基板を熱処理して結
晶化強誘電体薄膜を形成することからなる請求項1〜4
のいずれかに記載の強誘電体薄膜の製造方法。
6. An amorphous film is formed using a substrate on which an electrode layer made of a conductive thin film is formed in advance, and an electrode layer is further formed on the amorphous film, and the obtained substrate is subjected to a heat treatment. And forming a crystallized ferroelectric thin film by heating.
The method for producing a ferroelectric thin film according to any one of the above.
【請求項7】 表面に集積回路を具備した基板上に形成
された請求項5又は6の強誘電体薄膜が、前記集積回路
を構成する素子の一部として用いられる強誘電体薄膜素
子。
7. A ferroelectric thin film element wherein the ferroelectric thin film according to claim 5 formed on a substrate having an integrated circuit on the surface is used as a part of an element constituting the integrated circuit.
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