JPH10301892A

JPH10301892A - バスブリッジ

Info

Publication number: JPH10301892A
Application number: JP10566197A
Authority: JP
Inventors: Kuniaki Kawahara; 邦昭河原; Yasuhiro Hida; 庸博飛田; Ryuichi Hattori; 隆一服部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-23
Filing date: 1997-04-23
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】第１のバスからバスブリッジを介した第２のブ
リッジのアクセス時間を短縮する。【解決手段】第１のバスのアドレスに対し、前記アドレ
スへのアクセスが第２のバス２へのアクセスであるか否
かを記録するアクセス記憶装置７と、前記アクセス記憶
装置７により、アクセスが第１のバスから第２のバスへ
のアクセスであることが判明した場合には、直ちに第１
のバスへの応答を許可するアクセス制御装置７１と、バ
スブリッジが行った第２のバスへのアクセスに対し応答
が無い場合、前記アクセスの記録が前記アクセス記録装
置７に存在した場合、システムに対して割り込みを発生
させる割り込み発生装置８とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション、オフィスコンピュータ等
の情報処理装置に使われるバス接続装置に関する。

【０００２】

【従来の技術】複数のバスを有する情報処理装置では、
図６の６０１（６０１を本明細書では以下バスブリッジ
と呼ぶ）に示されるような装置を介して二つの異なるバ
スに接続されたデバイスの間のデータのやりとりを行
う。例えば、図６において、第１のバス１に接続されて
いるデバイス１１が、第２のバス２に接続されているデ
バイス２１へデータを転送する場合、まずバスブリッジ
６０１が第１のバス１に接続されたデバイスとしてデバ
イス１１からデータを受け取り、次にバスブリッジ６０
１は第２のバス２に接続されたデバイスとして、デバイ
ス２１にデータを送る。例えば、第１のバス１と第２の
バス２として、近年パーソナルコンピュータやワークス
テーションで広く使用されているＰＣＩ（Ｐeripheral
ＣomponentInterconnect）バスを用いた場合のバスブ
リッジには、ＩＢＭ社発行のＩＢＭ２７−８２３５１
ＰＣＩ to ＰＣＩＢridge Ｄatabook Ｐrelimina
ryＲevision：１．１に記載されているＩＢＭ２７−８
２３５１ＰＣＩ toＰＣＩブリッジがある。

【０００３】図６において、デバイス１１がデバイス２
１に対して行うアクセスにおいて、バスブリッジ６０１
に前記ＩＢＭ社製ＰＣＩｔｏＰＣＩブリッジを使用した
場合の動作について説明する。

【０００４】前記従来技術のバスブリッジ６０１は、デ
バイス１１が開始したバスアクセス（以下、本明細書で
はバスアクセスを開始したデバイスをマスタと呼び、マ
スタがアクセスする相手のデバイスをターゲットと呼
ぶ）に応答する（第１のバス１に接続された）デバイス
がない場合に、前記従来技術のバスブリッジ６０１はこ
のアクセスが第２のバス２に接続されているデバイスへ
のアクセスであると判断し、ターゲットとしてデバイス
１１のアクセスに応答して、デバイス１１からのデータ
を受け取る。さらに、前記従来技術のバスブリッジ６０
１は、第２のバス２に接続されたデバイスとして第２の
バスにアクセスを行い、デバイス１１から受け取ったデ
ータをデバイス２１に出力し、デバイス２１から受け取
ったデータは第１のバス１に接続されたデバイスとして
デバイス１１に出力する。

【０００５】デバイス１１のアクセスに対する前記従来
技術のバスブリッジ６０１の応答のタイミングを図５に
示す。５１は第１のバス１のクロックであり、５２，５
３，５４など第１のバス１の信号はクロック５１がロウ
レベルからハイレベルになる瞬間を基準にして動作して
いる。５２はマスタが出力する信号で、マスタがアクセ
スを行っている時にロウレベルになる信号である。５３
はターゲットが出力する信号で、ターゲットがバスアク
セスに応答する時ロウレベルになる。５４は前記従来技
術のバスブリッジが出力した場合の信号５３である。ア
クセスにに対する応答を行う時、ＰＣＩバスに接続され
ている（バスブリッジなどではない）通常のデバイスは
クロックＴ３からＴ５の間に信号５３をロウレベルにし
なければならない。クロックＴ３からＴ５の間に５３を
ロウレベルにせず、クロックＴ６で５３をロウレベルに
して応答する事を、ＰＣＩローカル・バス仕様書製品
版第２．０版では、サブトラクティブデコードと呼び、
以下本明細書でも同様に呼ぶことにする。前記従来技術
のバスブリッジ６０１は、Ｔ３からＴ５の間信号５３を
監視し、Ｔ３からＴ５の間信号５３がハイレベルであれ
ば、デバイス１１のアクセスは第２のバス２に接続され
たデバイスに対するアクセスであると判断し、信号５４
に示すようにＴ６で信号５３をロウレベルにしてサブト
ラクティブデコードを行い、デバイス１１に対する応答
を開始する。

【０００６】また前記従来技術のバスブリッジ６０１の
第２のバス２に対するアクセスに、応答するデバイスが
存在しない場合には、前記従来技術のバスブリッジ６０
１はデバイス１１に対して、データ０ＦＦＦＦＦＦＦ
ＦＨ（１６進数表現）を返す。

【０００７】以上のような動作例については、ＰＣＩロ
ーカル・バス仕様書製品版第２．０版やＩＢＭ２７−
８２３５１ＰＣＩ to ＰＣＩＢridge Ｄatabook Ｐre
liminary Ｒevision：１．１などに記述されている。

【０００８】

【発明が解決しようとする課題】以下図１２に従って、
本発明によるバスブリッジ６０１が解決しようとする課
題を説明する。図１２は図５に信号５５を加えたもので
あり、信号５５は本発明によるバスブリッジ６０１の出
力する信号５３である。

【０００９】前述の従来技術のバスブリッジ６０１は、
デバイス１１のアクセスのターゲットが第１のバス１に
存在するか否かを判断するために、図１２の信号５４に
示すようにＴ３からＴ５の３クロックの間５２を監視す
る必要がある。本発明者は、第１のバス１から、バスブ
リッジ６０１を経由し第２のバス２にアクセスするアク
セス先のアドレスを記録し、第１のバスのデバイスのア
クセス先のアドレスが前記記憶装置に記録されていれ
ば、図１２の信号５５のＴ３のタイミングに従い、Ｔ３
からＴ５の間の待つこと無く、Ｔ３の時点で前記アクセ
スに応答することを可能とするバスブリッジ６０１を考
案した。また、第１のバスのデバイスのアクセスするア
ドレスに対してそのアドレスへのアクセスがバスブリッ
ジ６０１を経由する第２のバスへのアクセスであるか否
かを記録し、前記アクセス先のアドレスへのアクセスが
バスブリッジ６０１を経由した記録が存在すれば、信号
５４に示すように、Ｔ３の時点で前記アクセスに応答す
ることを可能とするバスブリッジ６０１を考案した。

【００１０】また、前記サブトラクティブデコードによ
り、第１のバス１からのアクセスに応答した従来技術の
バスブリッジ６０１は、第２のバス２にバス２にアクセ
スを行った際に、前記従来技術のバスブリッジのアクセ
スに応答するデバイスが存在しない場合には、０ＦＦＦ
ＦＦＦＦＦＨを返す仕様となっている。しかし、この
仕様ではアクセスに対して応答するデバイスが存在しな
い事を示すのみであって、単にデバイスの存在しないア
ドレスをアクセスしているために応答が無いのか、今ま
でアクセス可能であったデバイスが現在は応答しないの
か、区別する事が出来ない。本発明者は、第２のバスに
対するバスアクセスを監視し、応答のあったアクセスの
アクセス先のアドレス、あるいは第２のバスへのアクセ
スのアドレスに対してアクセスへの応答の有無を記録
し、アクセスに応答が無い場合に、前記記憶装置にその
アクセスのアクセス先のアドレスが記録されているか、
あるいは前記記憶装置に現在のアクセス先のアドレスへ
のアクセスの応答の存在が記録されていれば、前記アク
セス先のデバイスに異常が発生したとして、システムや
ＯＳに対して割り込みを発生させるなどの処理を行い異
常を報告することを可能とするバスブリッジ６０１を考
案した。

【００１１】

【課題を解決するための手段】本発明の一発明の実施の
形態によれば、第１のバスに接続されているデバイスが
行ったアクセスのアクセス先のアドレスを抽出するアド
レス抽出装置と、第１のバスおよび第２のバスへのアク
セスに対するデバイスの応答の有無を検出するアクセス
レスポンス検出装置と、前記アドレス抽出装置の出力す
るアドレスに対するアクセスの有無を記録するアクセス
記憶装置と、第１のバスに接続されたデバイスが起こし
たアクセスにターゲットとして応答し、前記アクセスを
第２のバスに接続されたデバイスへのアクセスに変換
し、更に第２のバスに接続されたデバイスへの前記変換
されたアクセスを行うアクセス変換装置と、前記アクセ
ス記憶装置にアクセスの記録が存在するアドレスに対す
るアクセスに対し、第１のバス及び第２のバスに前記ア
クセスに応答するデバイスが存在しない場合に、システ
ムに対して割り込みを行う割り込み発生装置と、アクセ
ス記憶装置及びアクセスレスポンス検出装置の出力に基
づいて、アクセス変換装置にバスアクセスの許可を与え
るアクセス制御装置と、アクセス記憶装置及びアクセス
レスポンス検出装置の出力に基づいて、アクセス記憶装
置にアドレスの記憶を許可する記憶制御装置と、システ
ムが本発明の実施の形態のバスブリッジにサブトラクテ
ィブデコードを強制するためのサブトラクティブデコー
ド強制信号を備えたバスブリッジが提供される。

【００１２】本発明の一発明の実視の形態によれば、第
１のバスに接続されたデバイスがアクセスを行ったアド
レスを記録し、かつ入力データと一致する前記アドレス
の記録の有無を判定するアクセス記憶装置と、前記記憶
装置に対してアドレスを記録する記憶領域を示す記録領
域指示装置と、第１のバスに接続されているデバイスが
行ったアクセスのアクセス先のアドレスを抽出するアド
レス抽出装置と、第１のバスおよび第２のバスへのアク
セスに対するデバイスの応答の有無を検出するアクセス
レスポンス検出装置と、第１のバスに接続されたデバイ
スが起こしたアクセスにターゲットとして応答し、前記
アクセスを第２のバスに接続されたデバイスへのアクセ
スに変換し、更に第２のバスに接続されたデバイスへの
前記変換されたアクセスを行うアクセス変換装置と、前
記記憶装置にアクセス先のアドレスが記録されているア
クセスに対して、第１のバス及び第２のバスに前記アク
セスに応答するデバイスが存在しない場合に、システム
に対して割り込みを行う割り込み発生装置と、アクセス
記憶装置及びアクセスレスポンス検出装置の出力に基づ
いて、アクセス変換装置にバスアクセスの許可を与える
アクセス制御装置と、アクセス記憶装置及びアクセスレ
スポンス検出装置の出力に基づいて、アクセス記憶装置
にアドレスの記憶を許可する記憶制御装置と、システム
が本発明の実視の形態のバスブリッジのアクセスの全て
の記録を消去するための記憶消去信号を備えたバスブリ
ッジが提供される。

【００１３】本発明の一発明の実施の形態によれば、第
１のバスに接続されているデバイスが行ったアクセスの
アクセス先のアドレスを抽出するアドレス抽出装置と、
第１バスおよび第２のバスへのアクセスに対するデバイ
スの応答の有無を検出するアクセスレスポンス検出装置
と、第１のバスに接続されたデバイスがアクセスを行っ
たアドレスの下位１５ｂｉｔを取り除き、残りの上位ｂ
ｉｔのみのデータに変換するアドレス変換装置と、前記
アドレス変換装置によって取り出された上位ｂｉｔと一
致する上位ｂｉｔを持つ３２ｋｂｙｔｅのアドレス領域
に対するアクセスの有無を記録するアクセス記憶装置
と、第１のバスに接続されたデバイスが起こしたアクセ
スにターゲットとして応答し、前記アクセスを第２のバ
スに接続されたデバイスへのアクセスに変換し、更に第
２のバスに接続されたデバイスへの前記変換されたアク
セスを行うアクセス変換装置と、前記アクセス記憶装置
に記録されたアドレス領域へのアクセスに対し、第１の
バス及び第２のバスに前記アクセスに応答するデバイス
が存在しない場合に、システムに対して割り込みを行う
割り込み発生装置と、アクセス記憶装置及びアクセスレ
スポンス検出装置の出力に基づいて、アクセス変換装置
にバスアクセスの許可を与えるアクセス制御装置と、ア
クセス記憶装置及びアクセスレスポンス検出装置の出力
に基づいて、アクセス記憶装置にアドレスの記憶を許可
する記憶制御装置と、システムが本発明の実施の形態の
バスブリッジにサブトラクティブデコードを強制するた
めのサブトラクティブデコード強制信号を備えたバスブ
リッジが提供される。

【００１４】以下、図１を参照し、本発明によるバスブ
リッジの一発明の実施の形態の代表的な作用を説明す
る。

【００１５】第１のバスに接続されたデバイス１１がア
クセスを開始すると、アドレス抽出６装置がデバイス１
１のアクセス先のアドレスをデバイス１１のアクセスか
ら抽出し、アクセス記憶装置７に出力する。同時にアク
セスレスポンス検出装置１２がデバイス１１のアクセス
に対する第１のバスのデバイスの応答の検出を開始す
る。アクセス記憶装置７はアクセス抽出装置装置６の出
力が示すアドレスへの過去のアクセスの有無を、アクセ
ス制御装置７２に出力する。

【００１６】サブトラクティブデコード強制信号９によ
るサブトラクティブデコードの強制が行われず、かつア
クセス記憶装置７の出力が前記アドレスに対する過去の
アクセスの存在を示していた場合には、アクセス制御装
置７２は直ちにアクセス変換装置５にバスアクセスを許
可し、アクセス変換装置５はサブトラクティブデコード
を行うこと無く、直ちにデバイス１１への応答を開始す
る。

【００１７】アクセス記憶装置７の出力が前記アドレス
に対する過去のアクセスの存在を示していない場合に
は、アクセス制御装置７２はアクセスレスポンス検出装
置１２の出力が確定するまで待つ。

【００１８】アクセスレスポンス検出装置１２により前
記アクセスに応答するデバイスが第１のバス１に存在し
ないことが判明した場合には、アクセス制御装置７２は
アクセス変換装置５にアクセスを許可し、アクセス変換
装置５はサブトラクティブデコードを行いデバイス１１
に応答し、また第２のバス２へのアクセスを開始する。

【００１９】また、サブトラクティブデコード強制信号
９がハイレベルになり、サブトラクティブデコードが強
制され、アクセスレスポンス検出装置１２により第１の
バス１においてデバイスの応答が検出された場合には、
記憶制御装置７１はアクセス記憶装置７に前記アクセス
のアクセス先のアドレスに対するアクセスの記録の消去
を指示し、アクセス記憶装置７はアドレス抽出装置６の
指定する記憶領域に０を書き込む。デバイスの追加など
により第１のバスの構成が変化した場合には、このよう
にシステムはサブトラクティブデコード強制信号９をハ
イレベルにすることにより、アクセス記憶装置７のアク
セスの記録を修正することが可能である。

【００２０】アクセス変換装置５が行った第２のバス２
に対するアクセスに対して、アクセスレスポンス検出装
置２２が第２のバス２のデバイスの応答を検出した場
合、記憶制御装置７１がアクセス記憶装置７にアクセス
の記憶を指示し、アクセス記憶装置７はアドレス抽出装
置６の指定する記憶領域に１を書き込む。

【００２１】また、アクセス変換装置５の第２のバス２
に対するアクセスにおいて、アクセスレスポンス検出装
置２２が第２のバス２のデバイスの応答の無いことを検
出し、かつアクセス記憶装置７の出力が前記アドレスに
対する過去のアクセスの存在を示していれば、割り込み
発生回路８がシステムに対して割り込み信号を発生さ
せ、以前アクセス可能であったデバイスに対して、現在
アクセス不可能であることを報告する。

【００２２】以下、図７を参照し、本発明によるバスブ
リッジの一発明の実施の形態の代表的な作用を説明す
る。

【００２３】まず、記憶消去信号９１がハイレベルにな
った場合、記憶領域指示装置７３とアクセス記憶装置７
の全内容は消去される。これにより、デバイスの追加な
どで第１のバスの構成が変化した場合には、システム記
憶消去信号９１をハイレベルにすることにより、アクセ
ス記憶装置７のアクセスの記録をやり直すことが可能で
ある。

【００２４】第１のバスに接続されたデバイス１１がア
クセスを開始すると、アドレス抽出装置６がデバイス１
１のアクセス先のアドレスをデバイス１１のアクセスか
ら抽出し、アクセス記憶装置７に出力する。同時にアク
セスレスポンス検出装置１２がデバイス１１のアクセス
に対する第１のバス１のデバイスからの応答の検出を開
始する。アクセス記憶装置７はアドレス抽出装置６の出
力するアドレスが記録されているか調べ、アドレスの記
録の有無を、アクセス制御装置７２に出力する。

【００２５】アクセス制御装置７２はアクセス記憶装置
７の出力がアドレスの記録の存在を示していた場合に
は、直ちにアクセス変換装置５にバスアクセスを許可
し、アクセス変換装置５はサブトラクティブデコードを
行うこと無く、直ちにデバイス１１への応答を開始す
る。

【００２６】アクセス記憶装置７の出力がアドレスの記
録の存在を示していない場合には、アクセス制御装置７
２はアクセスレスポンス検出装置１２の出力が確定する
まで待つ。

【００２７】アクセスレスポンス検出装置１２により第
１のバス１に応答するデバイスが存在しないことが判明
した場合には、アクセス制御装置７２はアクセス変換装
置５にアクセスを許可し、アクセス変換装置５はサブト
ラクティブデコードを行いデバイス１１に応答し、また
第２のバス２へのアクセスを開始する。

【００２８】更に、アクセス変換装置５が行った第２の
バス２に対するアクセスに対して、アクセスレスポンス
検出装置２２が第２のバス２のデバイスの応答を検出
し、かつアクセス記憶装置７の出力がアドレスの記録の
存在を示していなければ、記憶制御装置７１がアクセス
記憶装置７にアドレスの記憶を指示し、アクセス記憶装
置７は記憶領域指示装置７３の指定する記憶領域にアド
レス変換装置６の出力したアドレスを記録する。

【００２９】アドレスの記録と同時に、記憶領域指示装
置７３はアクセス記憶装置の次の記憶領域を示すため、
カウントアップし、次の記憶領域を示す。アクセス記憶
装置７にアドレスの記録されていない記憶領域が存在し
ない場合には、記憶領域指示装置７３の出力はアクセス
記憶装置７の最初の記録領域を示す信号を出力し、アド
レスの記録は古いアクセスのアドレスから上書きされ
る。このため、アクセス記憶装置の記憶容量は小量でも
良い。

【００３０】また、アクセス変換装置５の第２のバス２
に対するアクセスにおいて、アクセスレスポンス検出装
置２２が第２のバス２のデバイスの応答の無いことを検
出し、かつアクセス記憶装置７の出力がアドレスの記録
の存在を示していれば、割り込み発生装置８がシステム
に対して割り込み信号を発生させ、以前アクセス可能で
あったデバイスに対して、現在アクセス不可能であるこ
とを報告する。

【００３１】以下、図１０を参照し、本発明によるバス
ブリッジの一発明の実施の形態の代表的な作用を説明す
る。

【００３２】第１のバスに接続されたデバイス１１がア
クセスを開始すると、アドレス抽出６装置がデバイス１
１のアクセス先のアドレスをデバイス１１のアクセスか
ら抽出し、アドレス変換装置６１に出力し、アドレス変
換装置６１はアドレス抽出装置６の出力の下位１５ｂｉ
ｔを取り除いた上位ｂｉｔのデータをアクセス記憶装置
７に出力する。同時にアクセスレスポンス検出装置１２
がデバイス１１のアクセスに応答する第１のバス１のデ
バイスの検出を開始する。

【００３３】アドレス変換装置６１により、アドレスの
下位１５ｂｉｔが取り除かれているため、アドレスの下
位１５ｂｉｔの違いは無視され、上位ｂｉｔの一致する
３２Ｋｂｙｔｅの範囲のアドレスへのアクセスの記録は
一括して扱われる。そのため、アクセス記憶装置７の記
憶領域は２の１５乗分の１で済み、かつ連続したアドレ
スを持つデバイスに対して、アドレスをアクセス毎に一
つ一つ記録すること無く、一回のアクセスによりデバイ
スのアドレスを一括して記録することが可能になる。

【００３４】アクセス記憶装置７はアドレス変換装置装
置６１の出力が示す記憶領域への過去のアクセスの有無
を、アクセス制御装置７２に出力する。

【００３５】サブトラクティブデコード強制信号９によ
るサブトラクティブデコードの強制が行われず、かつア
クセス記憶装置７の出力が前記アドレスに対する過去の
アクセスの存在を示していた場合には、アクセス制御装
置７２は直ちにアクセス変換装置５にバスアクセスを許
可し、アクセス変換装置５はサブトラクティブデコード
を行うこと無く、直ちにデバイス１１への応答を開始す
る。

【００３６】アクセス記憶装置７の出力が前記アドレス
に対する過去のアクセスの存在を示していない場合に
は、アクセス制御装置７２はアクセスレスポンス検出装
置１２の出力が確定するまで待つ。

【００３７】アクセスレスポンス検出装置１２により第
１のバス１に応答するデバイスが存在しないことが判明
した場合には、アクセス制御装置７２はアクセス変換装
置５にアクセスを許可し、アクセス変換装置５はサブト
ラクティブデコードを行いデバイス１１に応答し、また
第２のバス２へのアクセスを開始する。

【００３８】また、サブトラクティブデコード強制信号
９がハイレベルになることによりサブトラクティブデコ
ードが強制され、アクセスレスポンス検出装置１２によ
り第１のバス１においてデバイスの応答が検出された場
合には、記憶制御装置７１はアクセス記憶装置７に前記
アクセスのアクセス先のアドレスに対するアクセスの記
憶の消去を指示し、アクセス記憶装置７はアドレス変換
装置６１の指定する記憶領域に０を書き込む。デバイス
の追加などにより第１のバスの構成が変化した場合に
は、このようにシステムはサブトラクティブデコード強
制信号９をハイレベルにすることにより、アクセス記憶
装置７のアクセスの記録を修正することが可能である。

【００３９】アクセス変換装置５が行った第２のバス２
に対するアクセスに対して、アクセスレスポンス検出装
置２２が第２のバス２のデバイスの応答を検出した場
合、記憶制御装置７１がアクセス記憶装置７にアクセス
の記憶を指示し、アクセス記憶装置７はアドレス変換装
置１１の指定する記憶領域に１を書き込む。

【００４０】また、アクセス変換装置５の第２のバス２
に対するアクセスにおいて、アクセスレスポンス検出装
置２２が第２のバス２のデバイスの応答の無いことを検
出し、かつアクセス記憶装置７の出力が前記アドレスに
対する過去のアクセスの存在を示していれば、割り込み
発生装置８がシステムに対して割り込み信号を発生さ
せ、以前アクセス可能であったデバイスに対して、現在
アクセス不可能であることを報告する。

【００４１】

【発明の実施の形態】以下の本発明の第１の発明の実施
の形態を図１、図２、図４によって説明する。

【００４２】図１は本発明によるバスブリッジの例を示
すブロック構成図である。図１において、６０２は第１
の発明の実施の形態のバスブリッジである。１は本発明
によるバスブリッジに接続される第１のバス、２は本発
明によるバスブリッジに接続される第２のバスである。
１１は第１のバス１に接続されているデバイスである。

【００４３】９はサブトラクティブデコード強制信号で
あり、システムは第３の発明の実施の形態のバスブリッ
ジに対してサブトラクティブデコードを強制する場合に
はサブトラクティブデコード強制信号９をハイレベルに
する。

【００４４】１２は第１のバス１に接続されたデバイス
のアクセスに対し、第１のバス１に接続されたデバイス
の応答の有無を検出するアクセスレスポンス検出装置で
ある。１２１はアクセスレスポンス検出装置１２の出力
するアクセスレスポンス確定信号であり、第１のバス１
においてアクセスに対する応答の有無が確定した時ハイ
レベルになる。１２２はアクセスレスポンス検出装置１
２の出力するアクセスレスポンス検知信号であり、アク
セスレスポンス検出装置１２が第１のバス１でアクセス
に対する応答を検知した時ハイレベルになる。

【００４５】２２は第２のバス２に接続されたデバイス
のアクセスに対し、第２のバス２に接続されたデバイス
からの応答の有無を検出するアクセスレスポンス検出装
置である。２２１はアクセスレスポンス検出装置が出力
するアクセスレスポンス確定信号であり、第２のバス２
においてアクセスに対する応答の有無が確定した時ハイ
レベルになる。２２２はアクセスレスポンス検出装置２
２が出力するアクセスレスポンス検知信号であり、アク
セスレスポンス検出装置２２が第２のバス２でアクセス
に対する応答を検知した時ハイレベルになる。

【００４６】５はアクセス制御装置７２の出力がハイレ
ベルの時に、第１のバス１に接続されたデバイスからの
アクセスに応答し、前記デバイスからのアクセスを第２
のバス２に接続されたデバイスへのアクセスに変換し、
第２のバス２に接続されたデバイスへのアクセスを行う
バスアクセス変換装置である。

【００４７】６は第１のバス１に接続されたデバイスが
起こしたアクセスからアクセス先のアドレスを抽出する
アドレス抽出装置である。

【００４８】７は第１のバス１のアドレスに対する第２
のバスへのアクセスの有無を記録するアクセス記憶装置
であり、記憶制御装置７１にしたがってアクセス抽出装
置６の指示するアドレスにアクセスの有無を記憶し、ま
たアドレス抽出装置６の指示するアドレスのアクセスの
有無を出力する。アドレス抽出装置６の出力するアドレ
スに対し、アクセスの記録が存在した場合にはアクセス
記憶装置７の出力はハイレベルになる。また、記憶書き
込み信号７１１がハイレベルになった時、記憶データ信
号７１２の出力をアドレス変換装置６の出力する記憶領
域に記録する。

【００４９】７１は記憶制御装置７の記録の制御を行う
記憶制御装置である。７１１は記憶書き込み信号であ
り、アクセスレスポンス検知信号２２１およびアクセス
レスポンス確定信号２２２がハイレベルである時また
は、アクセスレスポンス確定信号１２１、アクセスレス
ポンス検知信号およびサブトラクティブデコード強制信
号９の出力がハイレベルである時にハイレベルになる。
７１２は記憶データ信号であり、アクセスレスポンス検
知信号２２１およびアクセスレスポンス確定信号２２２
がハイレベルである時ハイレベルになり、アクセスレス
ポンス確定信号１２１、アクセスレスポンス検知信号お
よびサブトラクティブデコード強制信号９の出力がハイ
レベルである時にはロウレベルになる。

【００５０】７２はアクセスレスポンス確定信号１２１
がハイレベルかつアクセスレスポンス検知信号１２２が
ロウレベルであるか、またはサブトラクティブデコード
強制信号９がロウレベルかつアクセス記憶装置７の出力
がハイレベルの時にハイレベルになるアクセス制御装置
である。

【００５１】８はアクセス記憶装置７の出力がハイレベ
ルであり、アクセスレスポンス検知信号２２２がロウレ
ベルであり、アクセスレスポンス確定信号２２１がハイ
レベルである時ロウレベルになる割り込み発生装置であ
る。

【００５２】図２は本発明によるバスブリッジの記憶装
置の論理的構造図である。図２において、８０１はアク
セス記憶装置７の記憶領域である。各記憶領域８０１の
大きさは１ｂｉｔであり、記憶領域のデータが１の場合
は対応するアドレスにアクセスが行われたことを示し、
０の場合には対応するアドレスのアクセスが行われたこ
とが無いことを示す。図２の記憶領域の状態によると、
アドレス０，１へは第２のバスへのアクセスが行われて
おり、アドレス２へは第２のバスへのアクセスは行われ
ていないことになる。以下、図２に従って、本発明の一
発明の実施の形態のアドレス１に対するアクセスの記憶
方式を説明する。アドレス抽出装置６はバスアクセス先
のアドレスが１であることを検出し、アクセス記憶装置
７にデータ１を出力する。アクセス記憶装置７はアドレ
ス抽出装置６の出力に従い１版目の記憶領域に１を書き
込み、アクセスを記録する。

【００５３】図４は本発明によるバスブリッジの動作を
示すフロー図である。以下図１、図４に従って、デバイ
ス１１がアクセスを開始した場合の本発明の第１の発明
の実施の形態の動作を説明する。

【００５４】まずＳＴＥＰ１ではデバイス１１が第１の
バス１へのアクセスを開始し、これに応じて、アクセス
レスポンス検出装置１２が第１のバス１に接続されたデ
バイスから応答の有無の検出を開始する。また、アドレ
ス抽出装置６はデバイス１１のアクセス先のアドレスを
デバイス１１のバスアクセスから抽出し、アクセス記憶
装置７に出力する。アクセス記憶装置７はアドレス抽出
装置６の出力の示す記憶領域に記憶されたデータを出力
する。

【００５５】ＳＴＥＰ２において、アクセス記憶装置７
の出力がハイレベルかつサブトラクティブデコード強制
信号９がロウレベルの場合、アクセス制御装置７２はデ
バイス１１のアクセスが第２のバス２へのアクセスであ
ると判断し、出力をハイレベルにしてアクセス変換装置
５を起動する。第１の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ３１に移る。

【００５６】ＳＴＥＰ２において、アクセス記憶装置７
の出力がロウレベルであるかサブトラクティブデコード
強制信号９がハイレベルである場合、アクセス制御装置
７２は第１のバス１でこのアクセスに応答するデバイス
の有無を調べるため、アクセスレスポンス確定信号１２
１がハイレベルになるまで待機する。以後、第１の発明
の実施の形態のバスブリッジの動作はＳＴＥＰ３に移
る。

【００５７】ＳＴＥＰ３において、アクセスレスポンス
確定信号１２１及びアクセスレスポンス検知信号１２２
がハイレベルの場合、アクセス制御装置７２は前記アク
セスに対する第１のバス１に接続されたデバイスからの
応答が行われたと判断し、出力はロウレベルに維持し、
アクセス変換装置５はアクセスを行わない。そして第１
の発明の実施の形態のバスブリッジの動作はＳＴＥＰ４
に移る。

【００５８】ＳＴＥＰ３において、アクセスレスポンス
確定信号１２１がハイレベル、アクセスレスポンス検知
信号１２２がロウレベルとなった場合、アクセス制御装
置７２は第１のバス１にアクセスに応答するデバイスが
存在しないと判断し、出力をハイレベルにしてアクセス
変換装置５を起動する。第１の発明の実施の形態のバス
ブリッジの動作はＳＴＥＰ３１に移る。

【００５９】ＳＴＥＰ３１において、アクセス変換装置
５はサブトラクティブデコードを行いデバイス１１に応
答し、さらに第２のバス２に対しアクセスを開始する。
以後、第１の発明の実施の形態のバスブリッジの動作は
ＳＴＥＰ５に移る。

【００６０】ＳＴＥＰ４において、サブトラクティブデ
コード強制信号９がハイレベルであった場合、記憶制御
装置７１はデバイス１１のアクセス先のアドレスに第１
のバスに新たなデバイスが出現したと判断し、ＳＴＥＰ
９で記憶書き込み信号７１１をハイレベル、記憶データ
信号７１２をロウレベルにし、このアドレスに対するア
クセスの記録をアクセス記憶装置７から消去する。この
ようにシステムは、第１のバスに新たにデバイスを接続
した場合などに、サブトラクティブデコード強制信号９
をハイレベルにすることにより、前記デバイスのアドレ
スに対するアクセス記憶装置７の記憶を修正することが
出来る。以後、第１の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ１１に移り、動作を終了する。

【００６１】ＳＴＥＰ４において、サブトラクティブデ
コード強制信号９がロウレベルの場合には、第１の発明
の実施の形態のバスブリッジの動作はＳＴＥＰ１１に移
り、動作を終了する。

【００６２】ＳＴＥＰ５において、アクセスレスポンス
確定信号２２１がハイレベル、アクセスレスポンス検知
信号２２２がロウレベルとなった場合、第１の発明の実
施の形態のバスブリッジの動作はＳＴＥＰ７に移る。

【００６３】ＳＴＥＰ５において、アクセスレスポンス
確定信号２２１及びアクセスレスポンス検知信号２２２
がハイレベルになった場合、記憶制御装置７１はデバイ
ス１１の行ったアクセスが第２のバス２に対するアクセ
スであると判断して、ＳＴＥＰ６において、記憶書き込
み信号７１１及び記憶データ信号７１２をハイレベルに
し、アドレス記憶装置７のアドレス抽出装置６の出力が
示している記憶領域に１を書き込む。以後、第１の発明
の実施の形態のバスブリッジの動作はＳＴＥＰ１０に移
る。

【００６４】ＳＴＥＰ７において、アクセス記憶装置７
の出力がハイレベルであった場合、割り込み発生装置８
は過去にアクセス可能であったデバイスが現在アクセス
不可能であると判断し、ＳＴＥＰ８において出力をハイ
レベルにして割り込みを発生させてシステムに異常を報
告する。以後、第１の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ１０に移る。

【００６５】ＳＴＥＰ７において、アクセス記憶装置７
の出力がロウレベルであった場合、第１の発明の実施の
形態のバスブリッジの動作はＳＴＥＰ１０に移る。

【００６６】ＳＴＥＰ１０において、アクセス変換装置
５は第２のバス２のデバイスから受け取ったデータをデ
バイス１１に送る。

【００６７】ＳＴＥＰ１１において、第１の発明の実施
の形態のバスブリッジは動作を終了する。

【００６８】以下の本発明の第２の発明の実施の形態を
図３、図７、図８、図９によって説明する。

【００６９】図７は本発明によるバスブリッジの例を示
すブロック構成図である。

【００７０】図７において、６０３は第２の発明の実施
の形態のバスブリッジである。１は本発明によるバスブ
リッジに接続される第１のバス、２は本発明のバスブリ
ッジに接続される第２のバスである。１１は第１のバス
１に接続されているデバイスである。

【００７１】９１はアクセス記憶装置７の記憶を全て消
去するための記憶消去信号であり、システムは第３の発
明の実施の形態のバスブリッジの記憶を消去したい場合
には記憶消去信号９１をハイレベルにする。

【００７２】１２は第１のバス１に接続されたデバイス
のアクセスに対し、第１のバス１に接続されたデバイス
の応答の有無を検出するアクセスレスポンス検出装置で
ある。１２１はアクセスレスポンス検出装置１２の出力
するアクセスレスポンス確定信号であり、バス１におけ
るアクセスに対する応答の有無が確定した時ハイレベル
になる。１２２はアクセスレスポンス検出装置１２の出
力するアクセスレスポンス検知信号であり、アクセスレ
スポンス検出装置１２が第１のバス１でアクセスに対す
る応答を検知した時ハイレベルになる。

【００７３】２２は第２のバス２に接続されたデバイス
のアクセスに対し、第２のバス２に接続されたデバイス
からの応答の有無を検出するアクセスレスポンス検出装
置である。２２１はアクセスレスポンス検出装置が出力
するアクセスレスポンス確定信号であり、第２のバス２
におけるアクセスに対する応答の有無が確定した時ハイ
レベルになる。２２２はアクセスレスポンス検出装置２
２が出力するアクセスレスポンス検知信号であり、アク
セスレスポンス検出装置２２が第２のバス２でアクセス
に対する応答を検知した時ハイレベルになる。

【００７４】５はアクセス制御装置７２の出力がハイレ
ベルの時に、第１のバス１に接続されたデバイスからの
アクセスに応答し、前記デバイスからのアクセスを第２
のバス２に接続されたデバイスへのアクセスに変換し、
第２のバス２に接続されたデバイスへのアクセスを行う
バスアクセス変換装置である。

【００７５】６は第１のバス１に接続されたデバイスが
起こしたアクセスからアクセス先のアドレスを抽出する
アドレス抽出装置である。

【００７６】７は第１のバス１に接続されているデバイ
スが第２のバスにアクセスした時のアクセス先のアドレ
スを記録するアクセス記憶装置であり、記憶書き込み信
号７１１がハイレベルになった時に、記憶領域指示装置
７３の出力が指定する記憶領域にアドレス抽出装置６の
出力するアドレスを記録する。また、アドレス抽出装置
６の出力と同じデータを持つ記憶領域が存在すればアク
セス記憶装置７の出力はハイレベルになる。更に、記憶
消去信号９１がハイレベルの場合にはアドレス記憶装置
７の全ての記憶が消去される。

【００７７】７１は記憶制御装置７の記録の制御を行う
記憶制御装置である。７１１は記憶制御装置７１の出力
する記憶書き込み信号であり、アクセス記憶装置７の出
力がロウレベルであり、アクセスレスポンス検知信号２
２１およびアクセスレスポンス確定信号２２２がハイレ
ベルである時にハイレベルになる。

【００７８】７２はアクセスレスポンス確定信号１２１
がハイレベルかつアクセスレスポンス検知信号１２２が
ロウレベルであるか、またはアクセス記憶装置７の出力
がハイレベルの時にハイレベルになるアクセス制御装置
である。

【００７９】８はアクセス記憶装置７の出力がハイレベ
ルであり、アクセスレスポンス検知信号２２２がロウレ
ベルであり、アクセスレスポンス確定信号２２１がハイ
レベルである時ロウレベルになる割り込み発生装置であ
る。

【００８０】７３はアドレス記憶装置７に対し次のアド
レス記憶領域の位置を示す記憶領域指示装置であり、記
憶書き込み信号７１１がハイレベルになった時、出力が
カウントアップするカウンタである。また記憶消去信号
９１がハイレベルの時には出力が０になる。

【００８１】図８は本発明によるバスブリッジの記憶方
式を示す図である。図８において、８０１はアクセス記
憶装置７の記憶領域であり、記憶領域８０１のそれぞれ
に対して一つのアドレスが記憶される。

【００８２】図７、図８に従って、本発明の第２の発明
の実施の形態のアドレス記憶方式を説明する。アクセス
記憶装置７の各記憶領域には、第１のバス１に接続され
たデバイスがアクセスしたアドレスが記録されている。
記憶領域はｎ個存在するとする。アクセス記憶装置７が
記憶できるアドレスは最大ｎ個までである。新たにアド
レスをアクセス記憶装置７に記録する場合には、記憶領
域指示装置７３の出力が示す記憶領域８０１にアドレス
抽出装置６が出力しているデータを書き込む。記録を行
うと同時に、記憶領域指示装置７３の出力は一つ増加
し、次の記憶領域を示す。記憶領域指示装置７３の出力
がｎ−１であった場合には、記憶領域指示装置７３の次
の出力は０になり、以後１，２，３とカウントアップ
し、古い記憶から上書きが行われる。

【００８３】図８ではアドレス０ＦＦＦＦＨ（１６進表
記）が、記憶領域１に記録される様子を示している。記
憶領域指示装置７３の出力は１であるから、アクセス記
憶装置７はアドレス抽出装置６の出力０ＦＦＦＦＨを記
憶領域１に書き込む。アクセス記憶装置７への記録と同
時に、記憶領域指示装置７３の出力は一つ増加して２に
なり、次の記憶領域２を指す。第１のバス１の全アドレ
スを記録すると、アクセス記憶装置７の容量は巨大な物
になるが、このように記憶領域を再利用することで、ア
クセス記憶装置７の容量を小量に押えることが可能にな
る。

【００８４】図９は本発明によるバスブリッジの記憶装
置の記憶の有無の判定装置を示す図である。図９におい
て、８０１はアクセス記憶装置７の記憶領域であり、記
憶領域８０１のそれぞれに対して一つのアドレスが記憶
される。９０１はアドレス比較装置であり、各記憶領域
８０１に一つずつ接続されている。アドレス抽出装置６
の出力とアドレス比較装置９０１が接続されている記憶
領域８０１の記録が等しければ、出力がハイレベルにな
る。９０２は比較結果合成装置であり、各アドレス比較
装置９０１の出力の内、一つがハイレベルになっていれ
ば、比較結果合成装置９０２の出力がハイレベルにな
る。比較結果合成装置９０２の出力がアクセス記憶装置
７の出力になる。

【００８５】図７、図９に従って、本発明の第２の発明
の実施の形態のアドレス検索方式を説明する。アドレス
抽出装置６がアドレスを出力すると、各アドレス比較装
置９０１はそれぞれが接続されている記憶領域８０１の
記憶とアドレス抽出装置６の出力を比較し、一致した場
合には出力をハイレベルにする。比較結果合成装置９０
２はアドレス比較装置９０１全ての出力の論理和を計算
し、少なくとも一つのアドレス比較装置９０１の出力が
ハイレベルであれば、比較結果合成装置９０２の出力は
ハイレベルとなり、アクセス記憶装置７の出力もハイレ
ベルになる。このように、各記憶領域８０１にアドレス
比較装置９０１を接続することにより、記憶領域８０１
を順番に検索すること無く、一瞬でアドレスの記憶の有
無が判定可能である。

【００８６】図３は本発明によるバスブリッジの動作を
示すフロー図である。以下図３、図７に従って、デバイ
ス１１がアクセスを開始した場合の本発明の動作を説明
する。

【００８７】ＳＴＥＰ１ではデバイス１１が第１のバス
１へのアクセスを開始し、これに応じて、アクセスレス
ポンス検出装置１２が第１のバス１に接続されたデバイ
スから応答の有無の検出を開始する。また、アドレス抽
出装置６はデバイス１１のアクセス先のアドレスをデバ
イス１１のバスアクセスから抽出し、アクセス記憶装置
７に出力する。アクセス記憶装置７はアドレス抽出装置
６の出力の示すアドレスを記憶した記憶領域の有無を判
定しアドレスが記憶されていれば出力をハイレベルにす
る。

【００８８】ＳＴＥＰ２において、アクセス記憶装置７
の出力がハイレベルの場合、アクセス制御装置７２はデ
バイス１１のアクセスが第２のバス２へのアクセスであ
ると判断し、出力をハイレベルにしてアクセス変換装置
５を起動する。第２の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ３１に移る。

【００８９】ＳＴＥＰ２において、アクセス記憶装置７
の出力がロウレベルである場合、アクセス制御装置７２
は第１のバス１でこのアクセスに応答するデバイスの有
無を調べるため、アクセスレスポンス確定信号１２１が
ハイレベルになるまで待機する。第１の発明の実施の形
態のバスブリッジの動作はＳＴＥＰ３に移る。

【００９０】ＳＴＥＰ３において、アクセスレスポンス
確定信号１２１及びアクセスレスポンス検知信号１２２
がハイレベルの場合、アクセス制御装置７２は前記アク
セスに対する第１のバス１に接続されたデバイスからの
応答が行われたと判断し、出力はロウレベルに維持し、
アクセス変換装置５はアクセスを行わない。そして第１
の発明の実施の形態のバスブリッジの動作はＳＴＥＰ１
０に移り、実行を終了する。

【００９１】ＳＴＥＰ３において、アクセスレスポンス
確定信号１２１がハイレベル、アクセスレスポンス検知
信号１２２がロウレベルとなった場合、アクセス制御装
置７２は第１のバス１に応答するデバイスが存在しない
と判断し、出力をハイレベルにしてアクセス変換装置５
を起動する。第２の発明の実施の形態のバスブリッジの
動作はＳＴＥＰ３１に移る。

【００９２】ＳＴＥＰ３１においてアクセス変換装置５
はサブトラクティブデコードを行いデバイス１１に応答
し、さらに第２のバス２に対しアクセスを開始する。以
後、第１の発明の実施の形態のバスブリッジの動作はＳ
ＴＥＰ４に移る。

【００９３】ＳＴＥＰ４において、アクセスレスポンス
確定信号２２１がハイレベル、アクセスレスポンス検知
信号２２２がロウレベルと成った場合、第１の発明の実
施の形態のバスブリッジの動作はＳＴＥＰ５に移る。

【００９４】ＳＴＥＰ４において、アクセスレスポンス
確定信号２２１及びアクセスレスポンス検知信号２２２
がハイレベルになった場合、第１の発明の実施の形態の
バスブリッジの動作はＳＴＥＰ６に移る。

【００９５】ＳＴＥＰ６において、アクセス記憶装置７
の出力がロウレベルである場合、記憶制御装置７１は現
在のアクセスがアドレス記憶装置７に記憶されていない
と判断医して、ＳＴＥＰ８において、記憶書き込み信号
７１１をハイレベルにする。アドレス記憶装置７は、記
憶領域指示装置７３の示している記憶領域にアドレス抽
出装置６の出力を書き込む。同時に、記憶領域指示装置
７３は次の記憶領域を指すためカウントアップする。以
後、第１の発明の実施の形態のバスブリッジの動作はＳ
ＴＥＰ１０に移る。

【００９６】ＳＴＥＰ５において、アクセス記憶装置７
の出力がハイレベルであった場合、割り込み発生装置８
は過去にアクセス可能であったデバイスが現在アクセス
不可能であると判断し、ＳＴＥＰ７において出力をハイ
レベルにして割り込みを発生させてシステムに異常を報
告する。以後、第１の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ９に移る。

【００９７】ＳＴＥＰ５において、アクセス記憶装置７
の出力がロウレベルであった場合、第１の発明の実施の
形態のバスブリッジの動作はＳＴＥＰ９に移る。

【００９８】ＳＴＥＰ９において、アクセス変換装置５
は第２のバス２のデバイスから受け取ったデータをデバ
イス１１に送る。

【００９９】ＳＴＥＰ１０において、第１の発明の実施
の形態のバスブリッジの動作を終了する。

【０１００】以下の本発明の第３の発明の実施の形態を
図４、図１０、図１１によって説明する。

【０１０１】図１０は本発明によるバスブリッジの例を
示すブロック構成図である。図１０において、６０４は
第３のバスブリッジの発明の実施の形態である。１は本
発明によるバスブリッジに接続される第１のバス、２は
本発明によるバスブリッジに接続される第２のバスであ
る。１１は第１のバス１に接続されているデバイスであ
る。

【０１０２】９はサブトラクティブデコード強制信号で
あり、システムは第３の発明の実施の形態のバスブリッ
ジに対してサブトラクティブデコードを強制する場合に
はサブトラクティブコード強制信号９をハイレベルにす
る。

【０１０３】１２は第１のバス１に接続されたデバイス
のアクセスに対し、第１のバス１に接続されたデバイス
の応答の有無を検出するアクセスレスポンス検出装置で
ある。１２１はアクセスレスポンス検出装置１２の出力
するアクセスレスポンス確定信号であり、第１の理バス
１におけるアクセスに対する応答の有無が確定した時ハ
イレベルになる。１２２はアクセスレスポンス検出装置
１２の出力するアクセスレスポンス検知信号であり、ア
クセスレスポンス検出装置１２が第１のバス１でアクセ
スに対する応答を検知した時ハイレベルになる。

【０１０４】２２は第２のバス２に接続されたデバイス
のアクセスに対し、第２のバス２に接続されたデバイス
からの応答の有無を検出するアクセスレスポンス検出装
置である。２２１はアクセスレスポンス検出装置が出力
するアクセスレスポンス確定信号であり、第２のバス２
におけるアクセスに対する応答の有無が確定した時ハイ
レベルになる。２２２はアクセスレスポンス検出装置２
２が出力するアクセスレスポンス検知信号であり、アク
セスレスポンス検出装置２２が第２のバス２でアクセス
に対する応答を検知した時ハイレベルになる。

【０１０５】５はアクセス制御装置７２の出力がハイレ
ベルの時に、第１のバス１に接続されたデバイスからの
アクセスに応答し、前記デバイスからのアクセスを第２
のバス２に接続されたデバイスへのアクセスに変換し、
第２のバス２に接続されたデバイスへのアクセスを行う
バスアクセス変換装置である。

【０１０６】６は第１のバス１に接続されたデバイスが
起こしたアクセスからアクセス先のアドレスを抽出する
アドレス抽出装置である。

【０１０７】６１はアドレス抽出装置６が抽出したアド
レスの下位１５ｂｉｔを取り除き上位ｂｉｔのみのデー
タとするアドレス変換装置である。変換によりアドレス
抽出装置６の出力したアドレスは２の１５乗分の１にな
る。

【０１０８】７は第１のバス１のアドレスに対する第２
のバスへのアクセスの有無を記録するアクセス記憶装置
であり、記憶制御装置７１にしたがって、アドレス変換
装置６１の出力と上位ｂｉｔが一致する３２Ｋｂｙｔｅ
のアドレス領域に対するアクセスの有無を１ｂｉｔのデ
ータ領域に記録し、またアドレス変換装置６１の出力と
上位ｂｉｔが一致する３２Ｋｂｙｔｅのアドレス領域に
対するアクセスの有無を出力する。アドレス変換装置６
１の出力と上位ｂｉｔが一致するアドレス領域に対する
アクセスの記録が存在した場合にはアクセス記憶装置７
の出力はハイレベルになる。また、記憶書き込み信号７
１１がハイレベルになった時、記憶データ信号７１２の
出力をアドレス変換装置６の出力する記憶領域に記録す
る。

【０１０９】７１は記憶制御装置７の記録の制御を行う
記憶制御装置である。７１１は記憶書き込み信号であ
り、アクセスレスポンス検知信号２２１およびアクセス
レスポンス確定信号２２２がハイレベルである時また
は、アクセスレスポンス確定信号１２１、アクセスレス
ポンス検知信号およびサブトラクティブデコード強制信
号９の出力がハイレベルである時にハイレベルになる。
７１２は記憶データ信号であり、アクセスレスポンス検
知信号２２１およびアクセスレスポンス確定信号２２２
がハイレベルである時ハイレベルになり、アクセスレス
ポンス確定信号１２１、アクセスレスポンス検知信号お
よびサブトラクティブデコード強制信号９の出力がハイ
レベルである時にはロウレベルになる。

【０１１０】７２はアクセスレスポンス確定信号１２１
がハイレベルかつアクセスレスポンス検知信号１２２が
ロウレベルであるか、またはサブトラクティブデコード
強制信号９がロウレベルかつアクセス記憶装置７の出力
がハイレベルの時にハイレベルになるアクセス制御装置
である。

【０１１１】８はアクセス記憶装置７の出力がハイレベ
ルであり、アクセスレスポンス検知信号２２２がロウレ
ベルであり、アクセスレスポンス確定信号２２１がハイ
レベルである時ロウレベルになる割り込み発生装置であ
る。

【０１１２】図１１は本発明によるバスブリッジのアク
セスの記録方式の図である。

【０１１３】図１１において、データ１１１はデバイス
１１が出力するバスアドレスである。データ１１２はデ
ータ１１１の下位１５ｂｉｔを取り除いた、データ１１
１の上位ｂｉｔである。８０１はアクセス記憶装置１３
の記憶領域である。

【０１１４】図１１に従って、本発明の一発明の実施の
形態のアドレス記憶方式を説明する。アドレス変換装置
６１はアドレス抽出装置６の出力（データ１１１）から
下位１５ｂｉｔを取り除いたデータ１１２を作り、アク
セス記憶装置７に出力する。そして、アクセス記憶装置
はアドレス抽出装置６の抽出したアドレス（データ１１
１）へのアクセスの有無をアクセス記憶装置７のデータ
１１２の示す記憶領域に記録する。アクセスが行われた
場合には記憶領域には１が、行われていない場合には０
が記録される。

【０１１５】例として、図１１において、アドレス１０
００９Ｈ（１６進表記）に対するアクセスの記録の手順
を示す。アドレス１０００９Ｈはアドレス変換装置６１
により下位１５ｂｉｔを取り除かれ、アドレス変換装置
６１の出力（データ１１２）は２になる。アクセス記憶
装置７は、アドレス変換装置６１の出力が２であるから
２番目の記憶領域にアクセスの記録として１を記録す
る。

【０１１６】このようにアクセス記憶装置７はアドレス
の下位１５ｂｉｔを無視してアクセスの有無を記録する
ため、３２Ｋｂｙｔｅのアドレス領域毎にアクセスの有
無が一括して記録される。例えば、アドレス１０００９
Ｈに対するアクセスはアドレス１００００Ｈ〜１７ｆｆ
ｆＨ（１６進表記）の範囲で一括して扱われる。アドレ
ス１０００９Ｈに対するアクセスの記録後は、一度もア
クセスが行われていないアドレスに対してするアクセス
でも、この領域含まれている限り、アクセス記憶装置７
の記録は１になり、過去に第２のバス２へのアクセスが
行われたことを示す。

【０１１７】このような記憶方式を用いることにより、
アクセス記憶装置７の記憶領域は２の１５乗分の１で済
む。また連続したアドレスをもつデバイスに対するアク
セスの際、アクセス毎に一つ一つアドレスを記録するこ
と無く、一回のアクセスによりデバイスの持つ連続した
アドレスを一括して記録することが可能になる。さら
に、第３の発明の実施の形態では３２Ｋｂｙｔｅ単位で
第１のバスから第２のバスへのアクセスの有無を記録し
ているが、実際には一括してアクセスの記憶を行うアド
レス領域の大きさは自由であり、第２のバスに接続され
た各デバイスが持つアドレス領域の大きさに最適な値に
設定すればよい。

【０１１８】図４は本発明によるバスブリッジの動作を
示すフロー図である。以下図４、図１０に従って、デバ
イス１１がアクセスを開始した場合の本発明の第３の発
明の実施の形態の動作を説明する。

【０１１９】まずＳＴＥＰ１ではデバイス１１が第１の
バス１へのアクセスを開始し、これに応じて、アクセス
レスポンス検出装置１２が第１のバス１に接続されたデ
バイスから応答の検出を開始する。また、アドレス抽出
装置６はデバイス１１のアクセス先のアドレスをデバイ
ス１１のバスアクセスから抽出し、アドレス変換装置６
１に出力する。アドレス変換装置６１はアドレス抽出装
置６の出力の下位１５ｂｉｔを取り除いたデータをアク
セス記憶装置７に出力し、アクセス記憶装置７はアドレ
ス変換装置６１の出力の示す記憶領域に記憶されたデー
タを出力する。

【０１２０】ＳＴＥＰ２において、アクセス記憶装置７
の出力がハイレベルかつサブトラクティブデコード強制
信号９がロウレベルの場合、アクセス制御装置７２はデ
バイス１１のアクセスが第２のバス２へのアクセスであ
ると判断し、出力をハイレベルにしてアクセス変換装置
５を起動する。第３の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ３１に移る。

【０１２１】ＳＴＥＰ２において、アクセス記憶装置７
の出力がロウレベルであるかサブトラクティブデコード
強制信号９がハイレベルである場合、アクセス制御装置
７２は第１のバス１でこのアクセスに応答するデバイス
の有無を調べるため、アクセスレスポンス確定信号１２
１がハイレベルになるまで待機する。第３の発明の実施
の形態のバスブリッジの動作はＳＴＥＰ３に移る。

【０１２２】ＳＴＥＰ３において、アクセスレスポンス
確定信号１２１及びアクセスレスポンス検知信号１２２
がハイレベルの場合、アクセス制御装置７２は前記アク
セスに対し、第１のバス１に接続されたデバイスから応
答が行われたと判断し、出力をロウレベルに維持するた
め、アクセス変換装置５はバスアクセスを行わない。第
３の発明の実施の形態のバスブリッジの動作はＳＴＥＰ
４に移る。

【０１２３】ＳＴＥＰ３において、アクセスレスポンス
確定信号１２１がハイレベル、アクセスレスポンス検知
信号１２２がロウレベルとなった場合、アクセス制御装
置７２は第１のバス１に応答するデバイスが存在しない
と判断し、出力をハイレベルにしてアクセス変換装置５
を起動する。第３の発明の実施の形態のバスブリッジの
動作はＳＴＥＰ３１に移る。

【０１２４】ＳＴＥＰ３１において、アクセス変換装置
５はサブトラクティブデコードを行いデバイス１１に応
答し、さらに第２のバス２に対しアクセスを開始する。
第３の発明の実施の形態のバスブリッジの動作はＳＴＥ
Ｐ５に移る。

【０１２５】ＳＴＥＰ４において、サブトラクティブデ
コード強制信号９がハイレベルであった場合、記憶制御
装置７１はデバイス１１のアクセス先のアドレスに第１
のバスに新たなデバイスが出現したと判断し、ＳＴＥＰ
９で記憶書き込み信号７１１をハイレベル、記憶データ
信号７１２をロウレベルにし、このアドレスに対するア
クセスの記録をアクセス記憶装置７から消去する。この
ようにシステムは、第１のバスに新たにデバイスを接続
した場合などに、サブトラクティブデコード強制信号９
をハイレベルにすることにより、前記デバイスのアドレ
スに対する、アクセス記憶装置７の記憶を修正すること
が出来る。以後、第３の発明の実施の形態のバスブリッ
ジの動作はＳＴＥＰ１１に移り、動作を終了する。

【０１２６】ＳＴＥＰ４において、サブトラクティブデ
コード強制信号９がロウレベルの場合には、第３の発明
の実施の形態のバスブリッジの動作はＳＴＥＰ１１に移
り、動作を終了する。

【０１２７】ＳＴＥＰ５において、アクセスレスポンス
確定信号２２１がハイレベル、アクセスレスポンス検知
信号２２２がロウレベルとなった場合、第３の発明の実
施の形態のバスブリッジの動作はＳＴＥＰ７に移る。

【０１２８】ＳＴＥＰ５において、アクセスレスポンス
確定信号２２１及びアクセスレスポンス検知信号２２２
がハイレベルになった場合、記憶制御装置７１はデバイ
ス１１の行ったアクセスが第２のバス２に対するアクセ
スであると判断して、ＳＴＥＰ６において、記憶書き込
み信号７１１及び記憶データ信号７１２をハイレベルに
し、アドレス記憶装置７はアドレス変換装置６１の出力
が示している記憶領域に１を書き込む。以後、第３の発
明の実施の形態のバスブリッジの動作はＳＴＥＰ１０に
移る。

【０１２９】ＳＴＥＰ７において、アクセス記憶装置７
の出力がハイレベルであった場合、割り込み発生装置８
は過去にアクセス可能であったデバイスが現在アクセス
不可能であると判断し、ＳＴＥＰ８において出力をハイ
レベルにして割り込みを発生させてシステムに異常を報
告する。以後、第３の発明の実施の形態のバスブリッジ
の動作はＳＴＥＰ１０に移る。

【０１３０】ＳＴＥＰ７において、アクセス記憶装置７
の出力がロウレベルであった場合、第１の発明の実施の
形態のバスブリッジの動作はＳＴＥＰ１０に移る。

【０１３１】ＳＴＥＰ１０において、アクセス変換装置
５は第２のバス２のデバイスから受け取ったデータをデ
バイス１１に送る。

【０１３２】ＳＴＥＰ１１において、第３の発明の実施
の形態のバスブリッジは動作を終了する。

【０１３３】以下の本発明の第４の発明の実施の形態を
図１２、図１３を用いて説明する。

【０１３４】図１２は本発明による第４の発明の実施の
形態のバスブリッジのブロック構成図である。

【０１３５】図１２において、６０５は第４の発明の実
施の形態のバスブリッジである。第４の発明の実施の形
態のバスブリッジ６０５は、第１のバスのアクセスを第
２のバスへのアクセスに変換する際、一旦第１のバス１
のアクセスを中断して、第１のバス１を他のデバイスに
開放する（この機能を本明細書ではディレイドアクセス
し呼ぶ。ディレイドアクセスは、ＰＣＩバスではディレ
イドトランザクション、Ｐentium Ｐroプロセッサバス
ではディファードリプライとしてサポートされている機
能である。ＰＣＩバスについては、ＰＣＩＬＯＣＡＬ
ＢＵＳＳＰＥＣＩＦＩＣＡＴＩＯＮＲＥＶＩＳＩＯＮ
２．１に記述されている。またＰentium Ｐroプロセッ
サバスについてはＩntel社のＰintium Ｐro Ｆamily Ｄ
eveloper's Ｍanual Ｖolume １：Ｓpecificationsに記
述されている）。第１のバス１の解放後も、第４の発明
の実施の形態のバスブリッジ６０５は第２のバスへのア
クセスを継続して行う。

【０１３６】１は本発明によるバスブリッジに接続され
る第１のバス、２は本発明によるバスブリッジに接続さ
れる第２のバスである。１１は第１のバス１に接続され
ているデバイスである。

【０１３７】１５は、アクセス記憶装置７に現在のアク
セスに要した時間を知らせるタイマーである（以下、本
明細書ではアクセスが一定時間内に終了しなかった場
合、アクセスがタイムアウトしたと呼ぶ）。アクセス制
御装置７２が、タイマー１５の初期化、カウントの開始
と停止を制御する。タイマー１５は一定数カウントする
と、アクセスがタイムアウトしたと判断し、アクセス記
憶装置７に現在のアクセスのタイムアウトを知らせる。

【０１３８】６は第１のバスのアクセスから、アクセス
先のアドレスを抽出し、アクセス記憶装置７に知らせる
アドレス抽出装置である。

【０１３９】７は、第１のバスから第２のバスへのアク
セスがタイムアウトしたか否かを記憶するアクセス記憶
装置である。アクセス記憶装置７は、アドレス抽出装置
６から現在のアクセスのアクセス先のアドレスを受け取
り、タイマー１５の指示に従い、前記アドレスへのアク
セスに要した時間の情報を記録する。また、アクセス記
憶装置７は、アクセス開始時に、アドレス抽出装置６か
ら受け取ったアドレスをアクセス記憶装置７が持つ記憶
と比較し、前記アドレスへのアクセスが過去にタイムア
ウトしていればアクセス制御装置７２に現在のアクセス
の中断を指示する。キャッシュ記憶やバッファとは異な
り、アクセス記憶装置７の記憶は本バスブリッジ内部の
みで利用され、第１のバス１や第２のバス２へ転送され
ることはない。

【０１４０】５は、アクセス制御装置７２の命令によ
り、第１バス１のアクセスを第２のバス２のアクセスに
変換するアクセス変換装置である。さらに、アクセス変
換装置５は、アクセス制御装置７２の命令により、第１
のバスへのアクセスを中断し、第１のバスを開放する。
前記アクセスを中断している間も、アクセス変換装置５
は第２のバス２へのアクセスは継続して行う。また、ア
クセス変換装置５は、アクセス制御装置７２の命令によ
り、前記中断したアクセスを再開し、中断の間行った第
２のバス２に対するアクセスの結果を第１のバス１に転
送する。

【０１４１】７２はバスブリッジ６０５を制御するアク
セス制御装置である。アクセス制御装置７２は第１のバ
スに起こったアクセスを監視し、前記アクセスが第２の
バスへのアクセスである場合に、アクセス変換装置５に
アクセスの変換を指示し、タイマー１５にカウント開始
を指示する。また、アクセス制御装置７２は、アクセス
記憶装置７の出力に従い、アクセス変換装置５にアクセ
スの中断を行うか指示する。また、第１のバス１がＰＣ
Ｉバスの場合には、アクセス制御装置７２は、第１のバ
スへのアクセスを中断する場合に、前記アクセスのアク
セス先を記憶する。そして、前記アクセスの中断中は第
１のバス１を監視し、前記記録したアクセス先へのアク
セスが再開された場合に、前記アクセスの再開をアクセ
ス変換装置５に指示する。アクセス制御装置７２が記憶
したアクセス先の情報は第１のバス１及び第２のバス２
へは出力されない。第１のバス１がＰentium Ｐroプロ
セッサバスの場合、アクセス制御装置７２は、前記アク
セスの中断後、第２のバス２を監視する。そして、アク
セス変換装置５が継続して行っている第２のバス２への
アクセスが終了した時点で、前記中断した第１のバス１
へのアクセスの再開をアクセス変換装置５に指示する。

【０１４２】図１３は本発明によるバスブリッジの動作
のフロー図である。以下、図１３に従い第１のバスのデ
バイス１１が第２のバスにアクセスを行う場合の本バス
ブリッジの動作を説明する。

【０１４３】ＳＴＥＰ１において、デバイス１１が第２
のバス２のデバイスにアクセスを行うため、第１のバス
１にアクセスを開始する。アドレス抽出装置６は第１の
バス１を監視し、前記アクセス先のアドレスをアクセス
記憶装置７に知らせる。以後本バスブリッジの動作はＳ
ＴＥＰ２に移る。

【０１４４】ＳＴＥＰ２において、アクセス制御装置７
２は前記アクセスが第２のバス２へのアクセスであるか
調べる。前記アクセスが第２のバス２へのアクセスであ
る場合、アクセス制御装置７２はアクセス変換装置５に
前記アクセスを第２のバスへのアクセスに変換するよう
指示し、タイマー１５にカウントを開始を指示する。以
後本バスブリッジの動作はＳＴＥＰ３に移る。前記アク
セスが第２のバスへのアクセスではない場合、本バスブ
リッジの動作はＳＴＥＰ８に移る。

【０１４５】ＳＴＥＰ３において、アクセス記憶装置７
は、アドレス抽出装置６が抽出したアドレスを受け取
り、前記アドレスへの過去のアクセスがタイムアウトし
たか調べる。タイムアウトしていれば、アクセス記憶装
置７はアクセス制御装置７２に第１のバス１でのアクセ
スの中断を指示し、本バスブリッジの動作はＳＴＥＰ４
に移る。前記アドレスへの過去のアクセスがタイムアウ
トしていない場合、本バスブリッジの動作はＳＴＥＰ６
に移る。

【０１４６】ＳＴＥＰ４において、アクセス制御装置７
２はアクセス変換装置５に第１のバスに対するバスアク
セスの中断を指示する。第１のバス１がＰＣＩバスの場
合、アクセス制御装置７２が前記アクセス先のアドレス
を記憶する。アクセス変換装置５は第１のバスへのアク
セスを中断した後も、第２のバスへのアクセスは継続し
て行う。以後本バスブリッジの動作はＳＴＥＰ４Ａに移
る。

【０１４７】ＳＴＥＰ４Ａにおいて、第１のバス１がＰ
ＣＩバスの場合、アクセス制御装置７２は第１のバス１
を監視し、前記アクセス制御装置７２が記憶したアドレ
スへのアクセスが再開されるまで待つ。前記アクセスの
再開を待つ間も、アクセス変換装置５は第２のバス２に
対するアクセスを行う。前記アクセスが再開された場
合、ＳＴＥＰ５に移る。第１のバス１がＰentium Ｐro
プロセッサバスの場合、アクセス制御装置７２は第２の
バス２を監視し、アクセス変換装置５が行っている第２
のバス２へのアクセスが終了するまで待つ。前記第２の
バス２へのアクセスが終了した場合、バスブリッジの動
作はＳＴＥＰ５に移る。

【０１４８】ＳＴＥＰ５において、アクセス制御装置７
２はアクセス変換装置５に第１のバスへのアクセスの再
開を指示する。アクセス変換装置５は第１のバスへのア
クセスを再開し、ＳＴＥＰ４Ａでの第２のバスへのアク
セスの結果を第１のバスへのアクセスに変換する。前記
アクセス終了後、本バスブリッジの動作はＳＴＥＰ７に
移る。

【０１４９】ＳＴＥＰ６において、アクセス変換装置５
は第１のバス１のアクセスを継続して行い、第１のバス
１のアクセスを第２のバス２のアクセスに変換する。前
記アクセス終了後、本バスブリッジの動作はＳＴＥＰ７
に移る。

【０１５０】ＳＴＥＰ７において、タイマー１５は前記
アクセスのタイムアウトの情報を、アクセス記憶装置７
に知らせる。アクセス記憶装置７は、タイマー１５の出
力に従い、アドレス抽出装置６の指示するアドレスへの
アクセスに要した時間の情報を記憶する。本バスブリッ
ジの動作はＳＴＥＰ８に移る。

【０１５１】ＳＴＥＰ８において、本バスブリッジの動
作は終了する。

【０１５２】本バスブリッジは、第１のバスから第２の
バスへのアクセスを行う時、タイマー１５によりアクセ
スに要する時間を測定し、アクセス先のアドレスに対
し、アクセスのタイムアウトの情報を記憶する。そし
て、前記アクセスと同じアドレスへのアクセスが起こっ
た場合、前回のアクセスに要した時間に応じ、バス１に
対するアクセスを一旦中断するか否かを決定する。これ
により、本バスブリッジは時間を要するアクセスに対し
てのみ、第１のバス１へのアクセスの中断による第１の
バス１の開放を行う。そして、短時間で終了するアクセ
スに対しては、第１のバス１へのアクセスを継続する。
この構成の目的はデバイス１１から見たバスアクセスの
スループットを向上させ、レイテンシを削減することで
ある。短時間で終了するアクセスに対しては、本発明の
バスブリッジはディレイドアクセスアクセスを行わな
い。このため、デバイス１１のアクセスは、バスアクセ
スの中断、バス権の取得およびバスアクセスの再開がな
くなるため、全てのアクセスに対してディレイドアクセ
スを行うより、アクセスが高速化される。

【０１５３】以下の本発明の第５の発明の実施の形態を
図１２、図１３、図１４によって説明する。第５の発明
の実施の形態は第４の発明の実施の形態と構成図とフロ
ー図は同一であるため、アクセス記憶装置７の構成と動
作について説明する。

【０１５４】図１４は第５の発明の実施の形態のアクセ
ス記憶装置７の構成図である。

【０１５５】８０Ｔはアクセスに要する時間を記憶する
タイムアウト記憶装置である。８０Ｔは、第１のバス１
の各アドレスの数だけ存在する。各８０Ｔは第１のバス
１の一つのアドレスと対応し、前記アドレスに対するア
クセスに要した時間を記録する。アクセス開始時、記憶
装置選択装置８０ＣＳが選択したタイムアウト記憶装置
８０Ｔは、前記アドレス領域への前回のアクセスに要し
た時間を調べ、一定の時間以上である場合には、アクセ
スのタイムアウトを記憶出力装置８０Ｒに知らせる。ま
た、前記選択された８０Ｔはアクセスの終了時、タイマ
ー１５の出力を調べ、前記アクセスに要した時間を記録
する。

【０１５６】８０ＣＳはアドレス抽出装置６からアドレ
スを受け取り、前記アドレスに対するアクセスの時間の
情報を記録するタイムアウト記憶装置８０Ｔを選択する
記憶装置選択装置である。８０ＣＳが選択したタイムア
ウト記憶装置８０Ｔのみが、記憶出力装置８０Ｒに対す
る出力と、タイマー１５からの入力を行う。

【０１５７】８０Ｒは全タイムアウト記憶装置装置８０
Ｔの出力を受け取り、現在のアクセスと同アドレスへの
前回のアクセスのタイムアウトの有無をアクセス制御装
置７２に知らせる記憶出力装置である。

【０１５８】以下、図１３に従いアクセス記憶装置７の
動作を説明する。

【０１５９】ＳＴＥＰ１，２において、アドレス抽出装
置６が記憶装置選択装置８０ＣＳに、第１のバス１での
アクセスのアドレスを知らせる。そして、記憶装置選択
装置８０ＣＳは前記アドレスへのアクセスに要した時間
を記録するタイムアウト記憶装置８０Ｔを選択する。

【０１６０】ＳＴＥＰ３において、前記選択されたタイ
ムアウト記憶装置８０Ｔは、前記アドレスへの前回のア
クセスに要した時間を調べ、タイムアウトの有無を記憶
出力装置８０Ｒに知らせる。記憶出力装置８０Ｒはタイ
ムアウト記憶装置８０Ｔの出力を受け取り、前記アクセ
スを中断するか否かをアクセス制御装置７２に知らせ
る。記憶出力装置８０Ｒの出力により、本発明の実施の
形態のバスブリッジの動作はＳＴＥＰ４かＳＴＥＰ６に
移る。以後アクセス記憶装置７はＳＴＥＰ７まで待機す
る。

【０１６１】ＳＴＥＰ７において、前記アクセスが終了
し、タイマー１５は前記アクセスに要した時間を、タイ
ムアウト記憶装置８０Ｔに知らせる。記憶装置選択装置
８０ＣＳが選択したタイムアウト記憶装置８０Ｔのみ
が、タイマー１５の出力するタイムアウトの情報を記録
する。ＳＴＥＰ７において、アクセス記憶装置７の動作
は終了する。

【０１６２】タイムアウト記憶装置８０Ｔが記録する情
報として、アクセスに要した時間ではなく、単にタイム
アウトの有無のみを使用することも可能である。タイム
アウトしたか否かのみを記録する場合、各タイムアウト
記憶装置８０Ｔが持つ記憶領域は１ｂｉｔで済む。

【０１６３】以下の本発明の第６の発明の実施の形態を
図１２、図１３、図１５によって説明する。第６の発明
の実施の形態は第４の発明の実施の形態と構成図とフロ
ー図は同一であるため、アクセス記憶装置７の構成と動
作について説明する。

【０１６４】図１５は第６の発明の実施の形態のアクセ
ス記憶装置７の構成図である。

【０１６５】６１はアドレス抽出装置６１から受け取っ
たアドレスを２の１５乗分の１することにより、下位１
５ｂｉｔを取り除くアドレス変換装置である。第１のバ
ス１のアドレスを２の１５乗バイトの連続したアドレス
領域（本発明の実施の形態ではアドレス領域はＮ個存在
するとする。Ｎは１以上の整数とする）毎に分割した場
合、アドレス変換装置６１は、入力されたアドレスを含
むような前記アドレス領域の番号を出力する。

【０１６６】８０Ｔはアクセスのタイムアウトの有無を
記憶するタイムアウト記憶装置である。８０ＴはＮ個存
在し、それぞれが各前記アドレス領域と対応する。８０
Ｔは、前記アドレス領域内のアドレスに対してアクセス
があった場合に、前記アクセスのタイムアウトの有無を
記録する。これにより、８０Ｔは一つの前記アドレス領
域内の全てのアドレスに対するアクセスのタイムアウト
の有無を一括して記録する。記憶装置選択装置８０ＣＳ
が選択したタイムアウト記憶装置８０Ｔは、記憶出力装
置８０Ｒに前記アドレス領域への前回のアクセスのタイ
ムアウトの有無を出力する。また、前記選択された８０
Ｔがアクセスの終了時、タイマー１５の出力を調べ、前
記アクセスのタイムアウトの有無を記録する。

【０１６７】８０ＣＳはアドレス変換装置６１からアド
レス領域の番号を受け取り、前記アドレス領域に対する
アクセスのタイムアウトの有無を記録するタイムアウト
記憶装置８０Ｔを選択する記憶装置選択装置である。８
０ＣＳはアドレス変換装置６１から値ｍ（ｍは０以上Ｎ
−１以下の任意の整数とする）を受け取った場合、ｍ番
目のタイムアウト記憶装置８０Ｔを選択する。８０ＣＳ
が選択したタイムアウト記憶装置８０Ｔのみが、記憶出
力装置８０Ｒに対する出力と、タイマー１５からの入力
を行う。

【０１６８】８０Ｒは全タイムアウト記憶装置装置８０
Ｔの出力を受け取り、現在のアクセスと同アドレス領域
内への前回のアクセスのタイムアウトの有無をアクセス
制御装置７２に知らせる記憶出力装置である。

【０１６９】以下、図１２，１３，１５に従いアドレス
１０００９Ｈ（１６進表記）に対するアクセスを例に取
り、アクセス記憶装置７の動作を説明する。

【０１７０】ＳＴＥＰ１，２において、アドレス変換装
置６１が、アドレス抽出装置６から受け取ったアドレス
１０００９Ｈを２の１５乗分の１にし、記憶装置選択装
置８０ＣＳに値２を出力する。記憶装置選択装置８０Ｃ
Ｓは前記アドレス領域内のアドレスへのアクセスのタイ
ムアウトの有無を記録するタイムアウト記憶装置８０Ｔ
を選択する。

【０１７１】ＳＴＥＰ３において、記憶装置選択装置８
０ＣＳがアドレス変換装置６１から受け取った値は０２
Ｈであるため、２番目のタイムアウト記憶装置８０Ｔが
選択される。前記２番目のタイムアウト記憶装置８０Ｔ
は、前記アドレス領域内への前回のアクセスのタイムア
ウトの有無を記憶出力装置８０Ｒに知らせる。記憶出力
装置８０Ｒは前記タイムアウト記憶装置８０Ｔの出力を
受け取り、前記アクセスを中断するか否かをアクセス制
御装置７２に知らせる。記憶出力装置８０Ｒの出力によ
り、本発明の実施の形態のバスブリッジの動作はＳＴＥ
Ｐ４かＳＴＥＰ６に移る。以後アクセス記憶装置７はＳ
ＴＥＰ７まで待機する。

【０１７２】ＳＴＥＰ７において、前記アクセスが終了
し、タイマー１５が前記アクセスがタイムアウトしたか
否かを、タイムアウト記憶装置８０Ｔに知らせる。記憶
装置選択装置８０ＣＳが選択した２番目のタイムアウト
記憶装置８０Ｔのみが、タイマー１５の出力するタイム
アウトの有無を記憶する。ＳＴＥＰ７において、アクセ
ス記憶装置７の動作は終了する。

【０１７３】このように、アドレス領域毎にタイムアウ
トの有無を記録することにより、タイムアウト記憶装置
８０Ｔは２の１５乗分の１個（Ｎ個）で済む。また、連
続したアドレスを持つデバイスに対するアクセスの際、
アクセス毎に一つ一つのアドレスに対してタイムアウト
の有無を記録することなく、一回のアクセスにより、デ
バイスの持つ連続したアドレスを一括して記録すること
が可能になる。さらに、本発明の実施の形態ではアドレ
ス領域の大きさを２の１５乗バイトとしているが、実際
には前記アドレス領域の大きさは第２のバス２に接続さ
れたデバイスの有するアドレス領域の大きさに対応し
て、最適な値に設定すれば良い。

【０１７４】以下の本発明の第７の発明の実施の形態を
図１２、図１３、図１６によって説明する。第７の発明
の実施の形態は第４の発明の実施の形態と構成図とフロ
ー図は同一であるため、アクセス記憶装置７の構成と動
作について説明する。

【０１７５】図１６は第７の発明の実施の形態のアクセ
ス記憶装置７の構成図である。

【０１７６】８００はアドレス記憶装置である。アクセ
ス記憶装置７はＮ個（Ｎは１以上の整数とする）のアド
レス記憶装置８００を持つ。一つのアドレス記憶記憶装
置８００はアドレス下限記憶装置８０Ｓ、アドレス上限
記憶装置８０Ｅ、タイムアウト記憶装置８０Ｔ、アドレ
ス領域比較装置８０Ｃから構成される。アドレス記憶装
置８００は任意の大きさのアドレス領域内へのアクセス
のタイムアウトの有無を記録する。

【０１７７】８０Ｓ，８０Ｅは、それぞれアドレス記憶
装置がタイムアウトの情報を記憶する記憶領域の最下位
アドレスと最上位アドレスの記憶装置である。８０Ｅは
８０Ｓより常に大きいアドレスを記憶する。８０Ｓ，８
０Ｅはそれぞれが記憶しているアドレスをアドレス領域
比較装置８０Ｃに出力する。一つのアドレス記憶記憶装
置８００は、内蔵するアドレス下限記憶装置８０Ｓ以上
アドレス上限記憶装置８０Ｅ以下のアドレス領域（以
下、本明細書では、このアドレス領域をアドレス記憶装
置８００が管理するアドレス領域と呼ぶ）に対するアク
セスのタイムアウトの有無を記録する。８０Ｓ，８０Ｅ
の値は本発明のバスブリッジを初期化する時などに設定
する。

【０１７８】８０Ｃはアドレス抽出装置６が出力するア
ドレスがアドレス下限記憶装置８０以上アドレス上限記
憶装置８０Ｅ以下である場合に、出力をハイレベルにす
るアドレス領域比較装置である。

【０１７９】８０Ｔは、前記８０Ｔを含むアドレス記憶
装置８００が管理するアドレス領域に対するアクセスの
タイムアウトの有無を記憶するタイムアウト記憶装置で
ある。８０Ｔはアクセス開始時、アドレス領域比較装置
８０Ｃの出力がハイレベルならば、記憶出力装置８０Ｒ
に前記アドレス領域への前回のアクセスのタイムアウト
の有無を出力する。また、８０Ｔはアクセスの終了時、
アドレス領域比較装置８０Ｃの出力がハイレベルなら
ば、タイマー１５の出力を調べ、前記アクセスのタイム
アウトの有無を記録する。

【０１８０】８０Ｒは全アドレス記憶装置８００内のタ
イムアウト記憶装置装置８０Ｔの出力を受け取りね現在
のアクセスと同アドレス領域内への前回のアクセスのタ
イムアウトの有無をアクセス制御装置７２に知らせる記
憶出力装置である。

【０１８１】以下、図１２、１３、１６に従いアクセス
記憶装置７の動作を説明する。

【０１８２】ＳＴＥＰ１，２において、アドレス抽出装
置が各アドレス記憶装置８００内部のアドレス領域比較
装置８０Ｃに、第１のバス１でのアクセスのアドレスを
知らせる。アドレス領域比較装置８０Ｃは前記アドレス
を、アドレス下限記憶装置８０Ｓとアドレス上限記憶装
置８０Ｅの記憶と比較し、前記アドレスが、前記アドレ
ス領域比較装置８０Ｃの属するアドレス記憶装置８００
の管理するアドレス領域内に入るか調べ、タイムアウト
記憶装置８０Ｔに知らせる。

【０１８３】ＳＴＥＰ３において、前記アドレスがアド
レス記憶装置８００の管理するアドレス領域内であった
場合、タイムアウト記憶装置８０Ｔは、前記アドレス領
域内への前回のアクセスのタイムアウトの有無を記憶出
力装置８０Ｒに知らせる。記憶出力装置８０Ｒは各アド
レス記憶装置８００内のタイムアウト記憶装置８０Ｔの
出力を受け取り、前記アクセスを中断するか否かをアク
セス制御装置７２に知らせる。記憶出力装置８０Ｒの出
力により、本発明の実施の形態のバスブリッジの動作は
ＳＴＥＰ４かＳＴＥＰ６に移る。以後アクセス記憶装置
７はＳＴＥＰ７まで待機する。

【０１８４】ＳＴＥＰ７において、前記アクセスが終了
し、タイマー１５が前記アクセスがタイムアウトしたか
否かを、各アドレス記憶装置８００内のタイムアウト記
憶装置８０Ｔに知らせる。タイムアウト記憶装置８０Ｔ
は、アドレス領域比較装置８０Ｃの出力を調べ、前記ア
クセスのアドレスがタイムアウト記憶装置８０Ｔが属す
るアドレス記憶装置８００の管理するアドレス領域内で
あるならば、タイマー１５の出力するタイムアウトの情
報を記憶する。ＳＴＥＰ７において、アクセス記憶装置
７の動作は終了する。

【０１８５】このようにして、アドレス領域毎に一括し
てタイムアウトの有無を記録することにより、タイムア
ウト記憶装置８０Ｔは数個で済む。また、連続したアド
レスを持つデバイスに対するアクセスの際、アクセス毎
に一つ一つのアドレスに対してタイムアウトの有無を記
録することなく、一回のアクセスにより、デバイスの持
つ連続したアドレスを一括して記録することが可能にな
る。アドレス記憶装置８００には任意の大きさのアドレ
ス領域を設定することが可能であるため、第２のバス２
に接続されたデバイスが有するそれぞれのアドレス領域
に対し、個別にアドレス記憶装置８００のアドレス領域
を設定することが出来る。

【０１８６】

【発明の効果】本発明によれば、第１のバスから第２の
バスへのアクセスのアドレスあるいは、アドレスに対す
る第１のバスから第２のバスへのアクセスの有無を記録
することにより、第２のバスへのアクセスを判定するた
めに一定時間バスを監視する処理を省き、前記記録を参
照して直ちに第２のバスへのアクセスを判定し、図１２
の信号５５に示すように、従来技術より３クロック早く
マスタデバイスに対する応答を開始できるため、第１の
バスから第２のバスへのアクセスの時間を短縮すること
が可能である。

【０１８７】更に、本発明によれば、第１のバスから第
２のバスへのアクセスのアドレスあるいは、アドレスに
対する第１のバスから第２のバスへのアクセスの有無を
記録することにより、第２のバスのデバイスから応答が
ない場合には、前記記録を参照し以前アクセス可能であ
ったデバイスに現在アクセス不可能であるか、デバイス
が存在しないアドレスに対してアクセスを行っているの
かを判別することが可能である。

【０１８８】更に、図７に示すように、本発明によれ
ば、前記記録の記憶領域に空き領域が存在しなくなった
場合には、最も古いデータに新しい記録を上書きし、前
記記憶領域を再利用することにより、前記記憶領域の大
きさを小さくすることが可能である。

【０１８９】更に、図１０に示すように、本発明によれ
ば、アクセスの記憶をある大きさのアドレス領域毎に一
括して記録することにより、前記アクセスの記録装置の
容量を小量に押え、更に連続したアドレスを持つデバイ
スに対するアクセスの際には、アドレス毎に前記記録を
行うこと無く、前記連続したアドレスの中の一つのアド
レスにアクセスするのみで、デバイスの持つ全アドレス
へのアクセスが記録可能である。

【図面の簡単な説明】

【図１】本発明によるバスブリッジの第１の発明の実施
の形態の概略ブロック図である。

【図２】本発明によるバスブリッジの第１の発明の実施
の形態のアクセス記憶方式の図である。

【図３】本発明によるバスブリッジの第２の発明の実施
の形態の処理フロー図である。

【図４】本発明によるバスブリッジの第１及び第３の発
明の実施の形態の処理フロー図である。

【図５】ＰＣＩバスの応答のタイミングの図である。

【図６】バスブリッジの動作の概略図である。

【図７】本発明によるバスブリッジの第２の発明の実施
の形態の概略ブロック図である。

【図８】本発明によるバスブリッジの第２の発明の実施
の形態のアドレス記憶方式の図である。

【図９】本発明によるバスブリッジの第２の発明の実施
の形態のアドレス記憶装置の記憶検索装置の概略図であ
る。

【図１０】本発明によるバスブリッジの第３の発明の実
施の形態の概略ブロック図である。

【図１１】本発明によるバスブリッジの第３の発明の実
施の形態のアクセス記憶方式の図である。

【図１２】本発明によるバスブリッジの第４の発明の実
施の形態の概略ブロック図である。

【図１３】本発明によるバスブリッジの第４の発明の実
施の形態の処理フロー図である。

【図１４】本発明によるバスブリッジの第５の発明の実
施の形態の記憶装置の構成図である。

【図１５】本発明によるバスブリッジの第６の発明の実
施の形態の記憶装置の構成図である。

【図１６】本発明によるバスブリッジの第７の発明の実
施の形態の記憶装置の構成図である。

【符号の説明】

１…バス、１１…バス１に接続されたデバイス、１１１
…アドレス抽出装置６が出力したアドレス、１１２…ア
ドレス変換装置６１が出力した変換データ、１２…アク
セスレスポンス検出装置、１２１…アクセスレスポンス
確定信号、１２２…アクセスレスポンス検知信号、２…
バス、２０１…デバイス１１の出力、２０２…
記憶領域、２１…バス２に接続されたデバイス、２２
…アクセスレスポンス検出装置、２２１…アクセスレス
ポンス確定信号、２２２…アクセスレスポンス検知信
号、５…アクセス変換装置、５１…ＰＣＩバスのＣＬ
Ｋ、５２…ＰＣＩバスの信号ＦＲＡＭＥ、５
３…ＰＣＩバスの信号ＤＥＶＳＥＬ、５４…ＰＣＩバス
の信号ＤＥＶＳＥＬ、５５…ＰＣＩバスの信号ＤＥＶＳ
ＥＬ、６…アドレス抽出装置、６０１…バスブリッジ、
６０２…第１の発明の実施の形態のバスブリッジ、６０
３…第２の発明の実施の形態のバスブリッジ、６０４…
第２の発明の実施の形態のバスブリッジ、６１…アドレ
ス変換装置、７…アクセス記憶装置、７１…記憶制御
装置、７１１…記憶書き込み信号、７１２…記憶データ
信号、７２…アクセス制御装置、７３…記憶領域指示装
置、８…割り込み発生装置、８０１…記憶装置７の記憶
領域、９…サブトラクティブデコード強制信号、９０１
…アドレス比較装置、９０２…比較結果合成装置、
９１…記憶消去信号、６０５…第４の発明の実施の
形態のバスブリッジ、１５…タイマ、８００…アドレス
記憶装置、８０Ｓ…アドレス上限記憶装置、８０Ｅ…ア
ドレス下限記憶装置、８０Ｔ…タイムアウト記憶装置、
８０Ｃ…アドレス領域比較装置、８０Ｒ…記憶出力装
置、８０ＣＳ…記憶装置選択装置。

Claims

【特許請求の範囲】

【請求項１】二つの異なるバスを接続し、前記二つのバ
スの間のデータの変換を行う装置（以下これをバスブリ
ッジと呼ぶ）であって、第１のバスから前記バスブリッジを経由して第２のバス
へアクセスが実施される際にそのアクセス先のアドレス
に関する情報を記録する手段を有し、前記第１のバスで
バスアクセスが生成された際に前記アドレス情報を元に
前記バスアクセスを第２のバスに対するアクセスに変換
するか否かを決定することを特徴とするバスブリッジ。
【請求項２】第１のバスで生成されたバスアクセスに応
答するデバイスの存在を検出する手段（以下これを第１
バスアクセス応答検出手段と呼ぶ）を有する請求項１記
載のバスブリッジであって、第１のバス上でバスアクセ
スが生成された際に、請求項１記載のアドレス情報記録
手段が前記バスアクセスのアドレスと同一の情報を有す
る場合には前記バスアクセスを第２のバスに変換し、一
方前記アドレス情報記録手段が前記バスアクセスのアド
レスと同一の情報を有しない場合には、前記第１バスア
クセス応答検出手段により前記バスアクセスに応答する
デバイスが無いと判断した場合に前記バスアクセスを第
二のバスに変換することを特徴とする請求項１記載のバ
スブリッジ。
【請求項３】請求項１記載のアドレス情報記録手段は、
第１のバス上の任意のアドレスに対応するデータ保持部
を有し、各々のアドレスに対し第１のバスから前記バス
ブリッジを経由して第２のバスへアクセスが実施された
か否かを示す情報を前記データ保持部に記録する構成で
あることを特徴とする請求項１記載のバスブリッジ。
【請求項４】請求項１記載のアドレス情報記録手段は、
Ｎ個（Ｎは任意の正の整数）のアドレス保持部を有し、
前記バスブリッジを経由する第１のバスから第２のバス
へのアクセスに対し、前記第１のバスへのアクセスにお
いて出力されたアドレスを前記アドレス保持部に登録す
る構成であることを特徴とする請求項１記載のバスブリ
ッジ。
【請求項５】請求項１記載のアドレス情報記録手段は、
第１のバス上の一定の大きさの任意のアドレス領域に対
応するデータ保持部を有し、各々のアドレス領域に属す
るアドレスに対し第１のバスから前記バスブリッジを経
由して第２のバスへアクセスが実施されたか否かを示す
情報を前記データ保持部に記録する構成であることを特
徴とする請求項１記載のバスブリッジ。
【請求項６】請求項１記載のバスブリッジであって、請
求項１記載のアドレス情報記録手段から請求項１記載の
アドレス情報を削除する手段を有する請求項１記載のバ
スブリッジ。
【請求項７】第２のバスに対するバスアクセスに応答す
るデバイスの存在を検出する手段（以下これを第２バス
アクセス応答検出手段と呼ぶ）を有する請求項６記載の
バスブリッジであって、請求項６記載のアドレス情報削
除手段は、請求項６記載のバスブリッジを経由する第１
のバスから第２のバスへのアクセスにおいて、第１のバ
ス上で前記バスアクセスが生成された際に、請求項１，
６記載のアドレス情報記録手段が前記バスアクセスのア
ドレスと同一の情報を有し、かつ前記バスブリッジを経
由した第２のバスへのアクセスに対し、前記第２バスア
クセス応答検出手段が第２のバスに前記バスアクセスに
応答するデバイスが無いと判断した場合には、前記アド
レス情報記録手段から前記バスアクセスのアドレスの情
報を消去する構成であることを特徴とする請求項６記載
のバスブリッジ。
【請求項８】請求項６記載のバスブリッジであって、請
求項６記載のアドレス情報削除手段は、前記バスブリッ
ジに接続された情報処理システムからの信号により、請
求項６記載のアドレス情報の削除を行う構成であること
を特徴とする請求項６記載のバスブリッジ。
【請求項９】請求項４記載のアドレス情報が記録されて
いない請求項４記載のアドレス保持部を検出し、アドレ
ス情報が記録されていないアドレス保持部が存在しない
場合は請求項４記載のアドレス情報記録手段の保持する
最も古いアドレス情報を持つアドレス保持部を検出する
手段を有する請求項４のバスブリッジであって、請求項
４記載のアドレス情報記録手段にアドレスを記録する際
には、前記空きアドレス保持部検出手段の検出するアド
レス保持部に記録することを特徴とする請求項４のバス
ブリッジ。
【請求項１０】第１のバスで生成されたバスアクセスの
アドレスから上位ｂｉｔのみを抽出する手段を有する請
求項５記載のバスブリッジであって、前記上位ｂｉｔ抽
出手段の出力と上位ｂｉｔが一致するアドレスの集まり
を請求項５に記載のアドレス領域とすることを特徴とす
る請求項５記載のバスブリッジ。
【請求項１１】請求項４記載の各アドレス保持部に接続
され、それぞれが接続されたアドレス保持部の保持する
情報と第１のバスで生成されたバスアクセスのアクセス
するアドレスとを比較する手段と、前記比較手段の出力
の論理和を計算する手段を有する請求項４のバスブリッ
ジであって、前記論理和計算手段の出力により、請求項
４記載のバスアクセスを第２のバスに対するアクセスに
変換するか否かを決定することを特徴とする請求項４の
バスブリッジ。
【請求項１２】請求項２記載のバスブリッジであって、
第１のバスのバスアクセスの第２のバスへの変換の判断
の際、一時的に請求項２記載のアドレス情報記録手段の
保持するアドレス情報を無視し、第１バスアクセス応答
検出手段のみから請求項２記載のアクセスの第２のバス
への変換の決定を行うことを強制する手段を有すること
を特徴とする請求項２記載のバスブリッジ。
【請求項１３】二つの異なるバスを接続し、前記二つの
バスの間のデータの変換を行うバスブリッジであって、
第１のバスから前記バスブリッジを経由して第２のバス
へアクセスが実施される際にそのアクセス先のアドレス
に関する情報を記録する手段を有し、前記バスアクセス
に対する第２のバスからの応答が無い場合には、前記第
２アクセス応答手段を元に第２のバスのデバイスの異常
を検出することを特徴とするバスブリッジ。
【請求項１４】第２のバスで生成されたバスアクセスに
応答するデバイスの存在を検出する手段（以下これを第
２バスアクセス応答検出手段と呼ぶ）を有し、前記バス
ブリッジを経由する第１のバスから第２のバスへのアク
セスの際、前記第２バスアクセス応答検出手段により前
記第２のバスアクセスに応答するデバイスが無いと判断
し、更に第１のバス上でバスアクセスが生成された際
に、請求項１３記載のアドレス情報記録手段が前記バス
アクセスのアドレスと同一の情報を有する場合には、第
２のバスのデバイスに異常が発生したと判断することを
特徴とする請求項１３記載のバスブリッジ。
【請求項１５】請求項１３記載のバスブリッジで、前記
バスブリッジが第２のバスのデバイスの異常を検出した
場合に、前記バスブリッジの接続されているシステムに
対して、前記異常を報告する手段を有することを特徴と
する請求項１３記載のバスブリッジ。
【請求項１６】請求項１３記載のアドレス情報記録手段
は、第１のバス上の任意のアドレスに対応するデータ保
持部を有し、各々のアドレスに対し第１のバスから前記
バスブリッジを経由して第２のバスへアクセスが実施さ
れたか否かを示す情報を前記データ保持部に記録する構
成であることを特徴とする請求項１３記載のバスブリッ
ジ。
【請求項１７】請求項１３記載のアドレス情報記録手段
は、Ｎ個（Ｎは任意の正の整数）のアドレス保持部を有
し、前記バスブリッジを経由する第１のバスから第２の
バスへのアクセスに対し、前記第１のバスへのアクセス
において出力されたアドレスを前記アドレス保持部に記
録する構成であることを特徴とする請求項１３記載のバ
スブリッジ。
【請求項１８】請求項１３記載のアドレス情報記録手段
は、第１のバス上の一定の大きさの任意のアドレス領域
に対応するデータ保持部を有し、各々のアドレス領域に
属するアドレスに対し第１のバスから前記バスブリッジ
を経由して第２のバスへアクセスが実施されたか否かを
示す情報を前記データ保持部に記録する構成であること
を特徴とする請求項１３記載のバスブリッジ。
【請求項１９】請求項１３記載のバスブリッジであっ
て、請求項１３記載のアドレス情報記録手段から請求項
１３記載のアドレス情報を削除する手段を有する、請求
項１３記載のバスブリッジ。
【請求項２０】請求項１９記載のバスブリッジであっ
て、請求項１９記載のアドレス情報削除手段は、前記バ
スブリッジを経由する第１のバスから第２のバスへのア
クセスの際、請求項１９記載のバスブリッジが第２のバ
スのデバイスの異常を検出した場合、請求項１９記載の
アドレス情報記録手段に記録された前記バスアクセスの
アドレスの情報を削除する構成であることを特徴とする
請求項１９のバスブリッジ。
【請求項２１】請求項１７記載のアドレス情報が記録さ
れていない請求項１７記載のアドレス保持部を検出し、
アドレス情報が記録されていないアドレス保持部が存在
しない場合は請求項１７記載のアドレス情報記録手段の
保持する最も古いアドレス情報を持つアドレス保持部を
検出する手段を有する請求項１７のバスブリッジであっ
て、請求項１７記載のアドレス情報記録手段にアドレス
を記録する際には、前記空きアドレス保持部検出手段の
検出するアドレス保持部に記録することを特徴とする請
求項１７のバスブリッジ。
【請求項２２】第１のバスで生成されたバスアクセスの
アドレスから上位ｂｉｔのみを抽出する手段を有する請
求項１８記載のバスブリッジであって、前記上位ｂｉｔ
抽出手段の出力と上位ｂｉｔが一致するアドレスの集ま
りを請求項１８に記載のアドレス領域とすることを特徴
とする請求項１８記載のバスブリッジ。
【請求項２３】請求項１７記載の各アドレス保持部に接
続され、それぞれが接続されたアドレス保持部の保持す
る情報と第１のバスで生成されたバスアクセスのアクセ
スするアドレスとを比較する手段と、前記比較手段の出
力の論理和を計算する手段を有する請求項１７のバスブ
リッジであって、前記論理和計算手段の出力により、前
記バスアクセスを第２のバスに対するアクセスに変換す
るか否かを決定することを特徴とする請求項１７のバス
ブリッジ。
【請求項２４】請求項１５記載の異常報告手段は、前記
請求項１５記載のバスブリッジの接続されているシステ
ムに対して、割り込みを発させて第２のバスのデバイス
の異常を報告することを特徴とする請求項１５記載のバ
スブリッジ。
【請求項２５】請求項１記載のアドレス情報記録手段が
保持する情報は第１のバスおよび第２のバスに出力され
ないことを特徴とする請求項１のバスブリッジ。
【請求項２６】請求項２５記載のバスブリッジであっ
て、第１のバス上でバスアクセスが生成された際に、請
求項２５記載のアドレス情報記録手段が前記バスアクセ
スのアドレスと同一の情報を有する場合には前記バスア
クセスの第２のバスへの変換を中断し、一方前記アドレ
ス情報記録手段が前記バスアクセスのアドレスと同一の
情報を有しない場合には、前記バスアクセスの第二のバ
スへの変換を継続することを特徴とする請求項２５記載
のバスブリッジ。
【請求項２７】バスアクセスの開始から終了までの時間
を検出する手段（以下これをバスアクセス時間検出手段
と呼ぶ）を有する請求項２６のバスブリッジであって、
請求項２６記載のアドレス情報記録手段は、第１のバス
上の任意のアドレスに対応するデータ保持部を有し、各
々のアドレスに対し第１のバスから前記バスブリッジを
経由して第２のバスへ行ったアクセスに要した時間を前
記バスアクセス時間検出手段により調べ、前記バスアク
セスに要した時間を前記データ保持部に記録する構成で
あることを特徴とする請求項２６記載のバスブリッジ。
【請求項２８】バスアクセス時間検出手段を有する請求
項２６のバスブリッジであって、請求項２６記載のアド
レス情報記録手段は、第１のバス上の任意のアドレスに
対応するデータ保持部を有し、各々のアドレスに対し第
１のバスから前記バスブリッジを経由して第２のバスへ
行ったアクセスに要した時間を前記バスアクセス時間検
出手段により調べ、前記バスアクセスが一定時間内に終
了したか否かを示す情報を前記データ保持部に記録する
構成であることを特徴とする請求項２６記載のバスブリ
ッジ。
【請求項２９】バスアクセス時間検出手段を有する請求
項２６のバスブリッジであって、請求項２６記載のアド
レス情報記録手段は、第１のバス上の任意の大きさのア
ドレス領域に対応するデータ保持部を有し、各々のアド
レス領域に対し第１のバスから前記バスブリッジを経由
して第２のバスへ行ったアクセスに要する時間を前記バ
スアクセス時間検出手段により調べ、前記バスアクセス
が一定時間内に終了したか否かを示す情報を前記データ
保持部に記録する構成であることを特徴とする請求項２
６記載のバスブリッジ。
【請求項３０】請求項２９記載のアドレス情報記録手段
は、Ｎ個（Ｎは任意の正の整数）のアドレス領域保持部
を有し、前記アドレス領域保持部は２つのアドレス保持
部（以下、１つを下限アドレス保持部、１つを上限アド
レス保持部と呼ぶ）と１つのアクセス時間保持部を有
し、前記下限アドレス保持部以上かつ前記上限アドレス
保持部以下のアドレスに対する前記第１のアクセスに要
した時間の情報を、前記アドレス時間保持部に記録する
構成であることを特徴とする請求項２９記載のバスブリ
ッジ。
【請求項３１】請求項２６記載のアドレス情報記録手段
は、第１のバス上の一定の大きさの任意のアドレス領域
に対応するデータ保持部を有し、各々のアドレス領域に
属するアドレスに対し第１のバスから前記バスブリッジ
を経由して第２のバスへ行ったアクセスが一定時間内に
終了したか否かを示す情報を前記データ保持部に記録す
る構成であることを特徴とする請求項２６記載のバスブ
リッジ。
【請求項３２】請求項３０記載の各アドレス領域保持部
に接続され、それぞれが接続されたアドレス保持部を構
成する下限アドレス保持部の保持する情報と上限アドレ
ス保持部の保持する情報を、第１のバスで生成されたバ
スアクセスのアクセスするアドレスと比較する手段と、
前記比較手段の出力の論理和を計算する手段を有する請
求項３０のバスブリッジであって、前記論理和計算手段
の出力により、第１のバスアクセスに対するアクセスの
中断を決定することを特徴とする請求項３０のバスブリ
ッジ。
【請求項３３】第１のバスで生成されたバスアクセスの
アドレスから上位ｂｉｔのみを抽出する手段を有する請
求項３１記載のバスブリッジであって、前記上位ｂｉｔ
抽出手段の出力と上位ｂｉｔが一致するアドレスの集ま
りを請求項３１に記載のアドレス領域とすることを特徴
とする請求項３１記載のバスブリッジ。
【請求項３４】請求項３２のバスブリッジであって、請
求項３２記載のアドレス情報記録手段は、第１のバス上
の任意の大きさのアドレス領域に対応するデータ保持部
を有し、各々のアドレス領域に対し、第１のバスから前
記バスブリッジを経由して第２のバスに行ったアクセス
に要する時間を前記バスアクセス時間検出手段により調
べ、前記バスアクセスに要した時間を前記データ保持部
に記録する構成であることを特徴とする請求項３２記載
のバスブリッジ。
【請求項３５】請求項３２のバスブリッジであって、請
求項３２記載のアドレス情報記録手段は、第１のバス上
の任意の大きさのアドレス領域に対応するデータ保持部
を有し、各々のアドレス領域に対し、第１のバスから前
記バスブリッジを経由して第２のバスに行ったアクセス
に要する時間を前記バスアクセス時間検出手段により調
べ、前記バスアクセスが一定時間内に終了したか否かを
前記データ保持部に記録する構成であることを特徴とす
る請求項３２記載のバスブリッジ。
【請求項３６】請求項３３記載のアドレス情報記録手段
は、第１のバス上の一定の大きさの任意のアドレス領域
に対応するデータ保持部を有し、各々のアドレス領域に
属するアドレスに対し第１のバスから前記バスブリッジ
を経由して第２のバスに行ったアクセスに要した時間を
前記データ保持部に記録する構成であることを特徴とす
る請求項３３記載のバスブリッジ。
【請求項３７】請求項３３記載のアドレス情報記録手段
は、第１のバス上の一定の大きさの任意のアドレス領域
に対応するデータ保持部を有し、各々のアドレス領域に
属するアドレスに対し第１のバスから前記バスブリッジ
を経由して第２のバスに行ったアクセスが一定時間内に
終了したか否かを前記データ保持部に記録する構成であ
ることを特徴とする請求項３３記載のバスブリッジ。