JPH10293557A - Driving method for pdp - Google Patents

Driving method for pdp

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Publication number
JPH10293557A
JPH10293557A JP9104064A JP10406497A JPH10293557A JP H10293557 A JPH10293557 A JP H10293557A JP 9104064 A JP9104064 A JP 9104064A JP 10406497 A JP10406497 A JP 10406497A JP H10293557 A JPH10293557 A JP H10293557A
Authority
JP
Japan
Prior art keywords
field
display
sustain
addressing
period
Prior art date
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Withdrawn
Application number
JP9104064A
Other languages
Japanese (ja)
Inventor
Takashi Katayama
貴志 片山
Tan Nyan Guen
タン ニヤン グェン
Hiroyuki Nakahara
裕之 中原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP9104064A priority Critical patent/JPH10293557A/en
Publication of JPH10293557A publication Critical patent/JPH10293557A/en
Withdrawn legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To make reproduced image display high definition and stable by allocating a mutually different line group to each field belonging to each frame and performing the addressing of a succeeding field in parallel with sustainment of each field. SOLUTION: The respective time sequential frames F are divided into an odd field f1 and an even field f2. At the time of displaying a screen of an interlace form performing addressing for setting display contents for every field f1, f2 and sustainment for ensuring luminance in order, a mutually different line group is allocated to each field f1, f2 belonging to each frame F and addressing of the succeeding fields f2, f1 is performed in parallel with the sustainment of the respective fields f1, f2. In this method, when an image scanned by an interlace form is reproduced, the display is made to be high definition and stable.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、マトリクス表示の
ライン毎に電極対が設けられたPDP(プラズマディス
プレイパネル)の駆動方法に関する。
The present invention relates to a method of driving a PDP (Plasma Display Panel) in which an electrode pair is provided for each line of a matrix display.

【0002】PDPは、カラー画面の実用化を機にテレ
ビジョン映像やコンピュータのモニターなどの用途に広
く用いられるようになってきた。そして、ハイビジョン
用の大画面フラット型デバイスとして注目されている。
2. Description of the Related Art PDPs have been widely used for applications such as television images and computer monitors with the practical use of color screens. And it is attracting attention as a large screen flat type device for high vision.

【0003】[0003]

【従来の技術】カラー表示デバイスとして、3電極構造
のAC型PDPが商品化されている。これは、マトリク
ス表示のライン(行)毎に一対のサステイン電極が配置
され、列毎にアドレス電極が配置されたものである。合
計本数2n(nはライン数)のサステイン電極は、各ラ
インのサステイン電極間で基板面に沿った“面放電”が
生じるように同一基板面に配列されている。表示に際し
ては、表示内容に応じた帯電分布をライン順次に形成す
るアドレッシングと、周期的に放電を生じさせて輝度を
確保するサステインとが順に行われる。すなわち、アド
レッシングのための1画面分のライン走査が終わるのを
待ってサステインが開始される。このような駆動方法
は、走査を終えたラインから順にサステインを開始する
方法よりも信頼性が高く、カラー表示を含む多階調表示
に好適である。
2. Description of the Related Art As a color display device, an AC type PDP having a three-electrode structure has been commercialized. In this configuration, a pair of sustain electrodes is arranged for each line (row) of the matrix display, and address electrodes are arranged for each column. Sustain electrodes of a total number of 2n (n is the number of lines) are arranged on the same substrate surface so that “surface discharge” along the substrate surface occurs between the sustain electrodes of each line. At the time of display, addressing for forming a charge distribution according to display contents in a line-sequential manner, and sustaining for periodically generating discharge to secure luminance are sequentially performed. That is, the sustaining is started after the line scanning for one screen for addressing is completed. Such a driving method is more reliable than a method in which sustain is started sequentially from the line after scanning, and is suitable for multi-tone display including color display.

【0004】PDPの階調表示方法としては、1フレー
ムを放電回数の重み付けをした複数のサブフレームで構
成し、サブフレーム毎にアドレッシングを行って1フレ
ームにおける各セル(表示素子)の総放電回数を設定す
る方法が広く知られている。例えば6個のサブフレーム
を設け、それらのサステイン期間の長さの比を1:2:
4:8:16:32とする。すなわち、各サブフレーム
に対して公比が「2」の等比数列を用いたいわゆる“バ
イナリーの重み付け”を行う。これにより、階調レベル
が「0」〜「63」の64階調の表示が可能となる。こ
の表示方法は、テレビジョンのようにインタレース形式
で走査された画像を再生する場合にも同様に適用され
る。ただし、インタレース形式の場合には、フレームを
構成する複数のフィールド(例えば奇数フィールド及び
偶数フィールド)のそれぞれが、重みの異なる複数のサ
ブフィールドに分割される。
As a gradation display method of the PDP, one frame is composed of a plurality of sub-frames weighted by the number of discharges, and addressing is performed for each sub-frame to calculate the total number of discharges of each cell (display element) in one frame. The method of setting is widely known. For example, six subframes are provided, and the ratio of the lengths of the sustain periods is 1: 2:
4: 8: 16: 32. That is, so-called “binary weighting” is performed on each subframe using a geometric progression having a common ratio of “2”. As a result, it is possible to display 64 gradations with gradation levels of “0” to “63”. This display method is similarly applied to the case of reproducing an image scanned in an interlaced format like a television. However, in the case of the interlace format, each of a plurality of fields (for example, an odd field and an even field) constituting a frame is divided into a plurality of subfields having different weights.

【0005】カラー表示は、階調表示の一種であって3
原色の輝度比を適切に設定することによって実現され
る。1原色当たり64階調であれば、表示の発色数は6
3 となる。
[0005] Color display is a kind of gradation display,
This is achieved by appropriately setting the luminance ratio of the primary colors. If there are 64 gradations per primary color, the number of display colors is 6
3 3 become.

【0006】[0006]

【発明が解決しようとする課題】解像度の向上やハイビ
ジョン放送への適合を図るためにライン数を増やすと、
アドレッシングの所要時間が増大する。通常の画面表示
ではフレーム周期が規定されているので、アドレッシン
グの長期化によってフレーム分割数の減少が余儀なくさ
れ、階調再現性(カラー表示では色再現性)が低下して
しまうという問題があった。アドレッシングのパルス幅
を短くすると、放電ミスの発生確率が増大し、表示が乱
れ易くなる。
SUMMARY OF THE INVENTION When the number of lines is increased in order to improve resolution and adapt to HDTV broadcasting,
The time required for addressing increases. In a normal screen display, since the frame period is specified, the number of frame divisions is inevitably reduced by prolonged addressing, and there is a problem that gradation reproducibility (color reproducibility in color display) is reduced. . When the pulse width of the addressing is shortened, the probability of occurrence of a discharge error increases, and the display is easily disturbed.

【0007】本発明は、インタレース形式で走査された
画像を再生する場合における表示の高精細化と安定化を
図ることを目的としている。
SUMMARY OF THE INVENTION It is an object of the present invention to improve the definition and stabilize the display when reproducing an image scanned in an interlaced format.

【0008】[0008]

【課題を解決するための手段】フレームを構成するk
(k≧2)個のフィールドに対して互いに異なるk個の
ライン群を1個ずつ割り当てる。例えば、最も簡単であ
り一般的でもあるk=2の場合、第1のフィールドに奇
数番目のラインを割り当て、第2のフィールドに偶数番
目のラインを割り当てる。そして、各フィールドに対応
したサステイン期間と、当該フィールドの後続のフィー
ルド(次のフィールド)のアドレッシング期間とを重複
させる。ここで、先行のフィールドがi番目のフレーム
の最終フィールドである場合には、後続のフィールドは
i番目に続く(i+1)番目のフレームの先頭フィール
ドである。
Means for Solving the Problems k which constitutes a frame
K different line groups are assigned to (k ≧ 2) fields one by one. For example, for k = 2, which is the simplest and most common, odd lines are assigned to the first field and even lines are assigned to the second field. Then, a sustain period corresponding to each field is overlapped with an addressing period of a field (next field) subsequent to that field. Here, when the preceding field is the last field of the i-th frame, the succeeding field is the first field of the (i + 1) -th frame following the i-th frame.

【0009】アドレッシング期間とサステイン期間とを
重複させることにより、重複分だけ各フィールドの表示
期間が実質的に延びる。つまり、各フィールドにおいて
アドレッシングに割り当て可能な時間が長くなる。した
がって、ライン数を増やして高精細化を図ることができ
る。また、階調表示のためにフィールドを複数のサブフ
ィールドに分割する場合には、その分割数を増やして階
調性を高めることができる。
By overlapping the addressing period and the sustain period, the display period of each field is substantially extended by the overlap. That is, the time that can be assigned to addressing in each field becomes longer. Therefore, higher definition can be achieved by increasing the number of lines. When a field is divided into a plurality of subfields for gradation display, the number of divisions can be increased to enhance gradation.

【0010】フィールドを分割する場合においては、先
行のフィールドにおける最終のサブフィールドのサステ
イン期間と、後続のフィールドにおける先頭のサブフィ
ールドのアドレッシング期間とを重複させるのが、タイ
ミング設定の容易化の上で望ましい。ただし、それに限
定されず、先行のフィールドにおける任意の1個又は複
数個のサブフィールドのサステイン期間と、後続のフィ
ールドにおける先頭のサブフィールドのアドレッシング
期間とを重複させることも可能である。つまり、必ずし
もアドレッシングに引き続いてサステインを開始する必
要はなく、アドレッシングで形成された帯電分布が保た
れている期間内であれば、アドレッシングから所定時間
が経過した時点でサステインを開始してもよい。対象ラ
イン群の一部のアドレッシングと残りのアドレッシング
とを時間的に離すこともできる。
In the case of dividing a field, overlapping the sustain period of the last subfield in the preceding field with the addressing period of the first subfield in the succeeding field is necessary to facilitate timing setting. desirable. However, the present invention is not limited thereto, and the sustain period of any one or a plurality of subfields in the preceding field may overlap with the addressing period of the first subfield in the following field. That is, it is not necessary to start the sustaining after the addressing, and the sustaining may be started at a point in time when a predetermined time has elapsed from the addressing within a period in which the charge distribution formed by the addressing is maintained. A part of the addressing of the target line group can be temporally separated from the remaining addressing.

【0011】請求項1の発明の方法は、マトリクス表示
のライン毎に一対のサステイン電極が設けられたPDP
の駆動方法であって、時系列のフレームのそれぞれを複
数のフィールドに分割し、前記各フィールド毎に表示内
容を設定するアドレッシングと輝度を確保するサステイ
ンとを順に行うインタレース形式の画面表示に際して、
前記各フレームに属する前記各フィールドに対して互い
に異なるライン群を割り当て、前記各フィールドのサス
テインと並行して後続のフィールドのアドレッシングを
行うものである。
According to a first aspect of the present invention, there is provided a PDP provided with a pair of sustain electrodes for each line of a matrix display.
In the driving method, each of the time-series frames is divided into a plurality of fields, when performing interlaced screen display that sequentially performs addressing for setting the display content for each field and sustain for securing the luminance,
A different line group is assigned to each of the fields belonging to each of the frames, and addressing of subsequent fields is performed in parallel with sustain of each of the fields.

【0012】請求項2の発明の方法は、前記各フィール
ドを輝度の重みの異なる複数のサブフィールドに分割
し、サブフィールド単位で表示素子の発光の有無を選択
して階調再現を行う場合に、前記各フィールドのサステ
インと並行して後続のフィールドにおける先頭のサブフ
ィールドのアドレッシングを行うものである。
According to a second aspect of the present invention, in the case where each field is divided into a plurality of sub-fields having different luminance weights, and the presence or absence of light emission of a display element is selected for each sub-field to perform gradation reproduction. The addressing of the first subfield in the following field is performed in parallel with the sustain of each field.

【0013】[0013]

【発明の実施の形態】図1は本発明に係るPDP1の電
極配列の模式図、図2はPDP1の内部構造を示す分解
斜視図である。
FIG. 1 is a schematic view of an electrode arrangement of a PDP 1 according to the present invention, and FIG. 2 is an exploded perspective view showing the internal structure of the PDP 1.

【0014】PDP1は3電極構造の面放電型PDPで
ある。図1のように、マトリクス表示のラインL1〜L
n毎に一対のサステイン電極X,Yが配置され、列毎に
アドレス電極Aが配置されている。すなわち、単位発光
領域EUに計3本の電極が対応する。サステイン電極対
12の一方のサステイン電極Yは、アドレッシングに際
してライン選択のためのスキャン電極として用いられ
る。アドレス電極Aは列選択のためのデータ電極であ
る。PDP1ではラインL1〜Ln毎にサステイン電極
対12が設けられているので、後述のように奇数番目の
ラインL1,L3…L(n−1)からなるライン群LA
と、偶数番目のラインL2,L4…Lnからなるライン
群LBとを交互に用いるインタレース形式の画面表示が
可能である。なお、サステイン電極Xは、駆動回路を簡
単にするためライン群毎に共通接続される。
The PDP 1 is a surface discharge type PDP having a three-electrode structure. As shown in FIG. 1, the lines L1 to L of the matrix display
A pair of sustain electrodes X and Y are arranged for every n, and an address electrode A is arranged for each column. That is, a total of three electrodes correspond to the unit light emitting region EU. One sustain electrode Y of the sustain electrode pair 12 is used as a scan electrode for line selection at the time of addressing. The address electrode A is a data electrode for selecting a column. In the PDP 1, a sustain electrode pair 12 is provided for each of the lines L1 to Ln, so that a line group LA including odd-numbered lines L1, L3... L (n-1) will be described later.
And a line group LB composed of even-numbered lines L2, L4,..., Ln. The sustain electrodes X are commonly connected for each line group to simplify the drive circuit.

【0015】図2のように、サステイン電極X,Yは、
それぞれが透明導電膜41と金属膜(バス導体)42と
からなり、前面側のガラス基板11の内面に配列されて
いる。これらサステイン電極X,Yを被覆するように低
融点ガラスからなる誘電体層17が設けられ、その表面
にMgO膜18が被着されている。アドレス電極Aは背
面側のガラス基板21の内面に配列されている。各アド
レス電極Aの間に平面視直線状の隔壁29が1つずつ設
けられ、これらの隔壁29によって放電空間30がライ
ン方向にサブピクセル(単位発光領域)EU毎に区画さ
れている。そして、アドレス電極Aの上部及び隔壁29
の側面を含めて背面側の壁面を被覆するように、カラー
表示のためのR,G,Bの3色の蛍光体層28が設けら
れている。蛍光体層28は、面放電で生じた紫外線によ
って局部的に励起されて所定色の可視光を放つ。各ピク
セルEGはライン方向に並ぶR,G,Bの3つのサブピ
クセルEUからなる。1つのサブピクセルEUに対応す
る構造体がセルである。
As shown in FIG. 2, the sustain electrodes X and Y
Each is composed of a transparent conductive film 41 and a metal film (bus conductor) 42, and is arranged on the inner surface of the glass substrate 11 on the front side. A dielectric layer 17 made of low-melting glass is provided so as to cover the sustain electrodes X and Y, and an MgO film 18 is deposited on the surface thereof. The address electrodes A are arranged on the inner surface of the glass substrate 21 on the back side. One partition 29 having a linear shape in plan view is provided between each address electrode A, and the partition 29 divides a discharge space 30 in the line direction for each sub-pixel (unit light emitting area) EU. Then, the upper part of the address electrode A and the partition 29
The phosphor layers 28 of three colors of R, G, and B for color display are provided so as to cover the wall surface on the back side including the side surfaces of. The phosphor layer 28 is locally excited by ultraviolet rays generated by surface discharge and emits visible light of a predetermined color. Each pixel EG is composed of three sub-pixels EU of R, G, B arranged in the line direction. A structure corresponding to one sub-pixel EU is a cell.

【0016】以下、PDP1の駆動方法を説明する。テ
レビジョンにおいては、フレームが奇数フィールドと偶
数フィールドとからなる。本実施形態では、テレビジョ
ン表示に際して、これらのフィールドに互いに異なるラ
イン群LA,LBを割り当てる。すなわち、奇数フィー
ルドの表示にはライン群LAを用い、偶数フィールドの
表示にはライン群LBを用いる。この表示形態は、各フ
ィールドにおいて2ラインずつ同じデータを表示する形
態と比べて、輝度の点では不利であるものの、解像度の
点では有利である。
Hereinafter, a method of driving the PDP 1 will be described. In television, a frame consists of odd and even fields. In the present embodiment, different line groups LA and LB are assigned to these fields during television display. That is, the line group LA is used for displaying odd fields, and the line group LB is used for displaying even fields. This display mode is disadvantageous in terms of luminance but is advantageous in terms of resolution, as compared with a mode in which the same data is displayed two lines in each field.

【0017】図3はフィールド構成図である。階調表示
を行うために奇数フィールドf1を例えば8個のサブフ
ィールドsf1,sf2,sf3,sf4,sf5,s
f6,sf7,sf8に分割する。同様に偶数フィール
ドf2も8個のサブフィールドsf1〜8に分割する。
各サブフィールドsf1〜8は、1つの輝度レベルの画
像であり、それぞれの表示期間はアドレス期間TAとそ
れに続くサステイン期間TSとで構成される。なお、図
示の例では、アドレス期間TAはリセット期間TArと
スキャン期間TAsとからなる。
FIG. 3 is a diagram showing a field configuration. To perform gradation display, the odd field f1 is divided into eight subfields sf1, sf2, sf3, sf4, sf5, s, for example.
It is divided into f6, sf7, and sf8. Similarly, the even field f2 is divided into eight subfields sf1 to sf8.
Each of the subfields sf1 to sf8 is an image of one luminance level, and each display period is composed of an address period TA and a sustain period TS that follows. In the illustrated example, the address period TA includes a reset period TAr and a scan period TAs.

【0018】各サブフィールドsf1〜8における輝度
の相対比率が1:2:4:8:16:32:64:12
8となるようにバイナリーの重み付けをして、各サブフ
ィールドsf1〜8のサステイン期間TSの輝度を設定
する。実際にはサステインパルスの印加数を設定する。
印加周期は一定であるので、輝度の重みが大きいほどサ
ステイン期間TSが長くなる。アドレス期間TAの長さ
は、総ライン数nによって決まり、輝度の重みに係わら
ず一定である。総ライン数nが偶数とすると、1回のア
ドレッシングの対象となるライン数はn/2であり、ア
ドレス期間TAの長さはスキャン周期τ(1μm程度)
のn/2倍となる。このようなサブフィールドsf1〜
8の点灯/非点灯の組合せにより、R,G,Bの各色毎
に256階調を実現することができる。
The relative ratio of luminance in each of the subfields sf1 to sf8 is 1: 2: 4: 8: 16: 32: 64: 12.
The luminance of the sustain period TS of each of the subfields sf1 to sf8 is set by performing binary weighting so as to be 8. In practice, the number of sustain pulses to be applied is set.
Since the application cycle is constant, the sustain period TS becomes longer as the luminance weight increases. The length of the address period TA is determined by the total number n of lines, and is constant regardless of the luminance weight. If the total line number n is an even number, the number of lines to be addressed at one time is n / 2, and the length of the address period TA is the scan period τ (about 1 μm).
N / 2 times. Such a subfield sf1
With the combination of 8 lighting / non-lighting, 256 gradations can be realized for each of R, G, B colors.

【0019】図4は駆動シーケンスの一例を示す印加電
圧波形図である。リセット期間TArは、それ以前の点
灯状態の影響を防ぐため、アドレッシング対象である一
方のライン群(ここでは奇数番目)の壁電荷の消去を行
う期間である。書込みパルスPwの立上がりに呼応して
強い面放電が生じ、誘電体層17に比較的に大量の壁電
荷が蓄積する。書込みパルスPwの立下がりに呼応して
壁電荷による自己放電が生じ、誘電体層17の壁電荷が
消失する。パルスPawは背面側の内壁面の帯電を抑え
るために印加される。
FIG. 4 is an applied voltage waveform diagram showing an example of the driving sequence. The reset period TAr is a period for erasing wall charges of one of the line groups (here, odd-numbered lines) to be addressed to prevent the influence of the previous lighting state. A strong surface discharge occurs in response to the rise of the write pulse Pw, and a relatively large amount of wall charges is accumulated in the dielectric layer 17. Self-discharge occurs due to wall charges in response to the fall of the write pulse Pw, and the wall charges of the dielectric layer 17 disappear. The pulse Paw is applied to suppress charging of the inner wall surface on the back side.

【0020】スキャン期間TAsは、ライン順次のアド
レッシングを行う期間である。対象ライン群について、
サステイン電極Xを接地電位に対して正電位Vaxにバ
イアスし、サステイン電極Yを負電位Vscにバイアス
する。この状態で、先頭のラインから1ラインずつ順に
各ラインを選択し、サステイン電極Yに負極性のスキャ
ンパルスPyを印加する。ラインの選択と同時に、点灯
すべきセルに対応したアドレス電極Aに対して波高値V
aの正極性のアドレスパルスPaを印加する。選択され
たラインにおいて、アドレスパルスPaの印加されたセ
ルでは、サステイン電極Yとアドレス電極Aとの間の対
向放電が起こり、壁電荷が生じる。サステイン電極Xが
アドレスパルスPaと同極性の電位にバイアスされてい
るので、そのバイアスでアドレスパルスPaが打ち消さ
れ、サステイン電極Xとアドレス電極Aとの間では放電
は起きない。
The scan period TAs is a period in which line-sequential addressing is performed. For the target line group,
The sustain electrode X is biased to the positive potential Vax with respect to the ground potential, and the sustain electrode Y is biased to the negative potential Vsc. In this state, each line is selected one by one sequentially from the top line, and a negative scan pulse Py is applied to the sustain electrode Y. Simultaneously with the selection of the line, the peak value V is applied to the address electrode A corresponding to the cell to be turned on.
A positive address pulse Pa of a is applied. In the cell to which the address pulse Pa is applied in the selected line, a counter discharge occurs between the sustain electrode Y and the address electrode A, and wall charges are generated. Since the sustain electrode X is biased to a potential having the same polarity as the address pulse Pa, the bias cancels the address pulse Pa and no discharge occurs between the sustain electrode X and the address electrode A.

【0021】サステイン期間TSは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。最初にサステイ
ン電極Yに波高値Vsの正極性のサステインパルスPs
を印加する。その後、サステイン電極Xとサステイン電
極Yとに対して、交互にサステインパルスPsを印加す
る。サステインパルスPsの印加毎に、アドレス期間T
Aの終了時点で適切な壁電荷の存在したセルで面放電が
生じる。
The sustain period TS is a period in which the lighting state set by addressing is maintained in order to secure luminance according to the gradation level. First, a positive sustain pulse Ps having a peak value Vs is applied to the sustain electrode Y.
Is applied. After that, a sustain pulse Ps is alternately applied to the sustain electrode X and the sustain electrode Y. Each time the sustain pulse Ps is applied, the address period T
At the end of A, surface discharge occurs in the cells where the appropriate wall charges exist.

【0022】図5はフィールドの表示タイミングを示す
図である。上述のように奇数フィールドf1と偶数フィ
ールドf2からなる時系列のフレームFの表示に際し
て、図5(A)のように各フィールドf1,f2の表示
期間に後続のフィールドの表示期間の一部を重複させ
る。すなわち、i番目のフレームFの奇数フィールドf
1の表示期間にi番目のフレームFの偶数フィールドf
2の表示期間を重複させ、その偶数フィールドf2の表
示期間に(i+1)番目のフレームFの奇数フィールド
f2の表示期間を重複させる。
FIG. 5 is a diagram showing the display timing of the field. As described above, when displaying the time-series frame F including the odd field f1 and the even field f2, as shown in FIG. 5A, the display period of each field f1 and f2 overlaps a part of the display period of the subsequent field. Let it. That is, the odd field f of the i-th frame F
The even field f of the i-th frame F during one display period
The display period of the odd field f2 of the (i + 1) th frame F is overlapped with the display period of the even field f2.

【0023】詳しくは、バッファメモリを用いることに
より、図5(B)のように、先行のフィールドにおける
最終のサブフィールドsf8のサステイン期間TSと、
後続のフィールドにおける先頭のサブフィールドsf1
のアドレッシング期間TAとを重複させる。アドレッシ
ング期間TAは、表示内容を設定する期間であって、実
際に画像を表示する期間ではない。したがって、サブフ
ィールドsf1のアドレッシングを先行のサブフィール
ドsf8のサステインと並行して行っても表示に支障は
ない。
More specifically, by using a buffer memory, as shown in FIG. 5B, the sustain period TS of the last subfield sf8 of the preceding field is
The first subfield sf1 in the subsequent field
Is overlapped with the addressing period TA. The addressing period TA is a period for setting display contents, and is not a period for actually displaying an image. Therefore, even if the addressing of the subfield sf1 is performed in parallel with the sustain of the preceding subfield sf8, there is no problem in display.

【0024】奇数フィールドf1及び偶数フィールドf
2のそれぞれにおいて、実際に画像を表示する期間は先
頭のサブフィールドsf1のサステインの開始から最終
のサブフィールドsf8のサステインの終了までの期間
である。テレビジョンの場合、この実際の表示期間が約
16.6msであればよいので、上述のように表示期間
を重複させることにより、奇数フィールドf1及び偶数
フィールドf2のそれぞれに割当て可能な表示期間の長
さが(16.6+α)msとなる。ここで、αは1回の
アドレッシングの所要時間(つまりアドレス期間TAの
長さ)である。実質的に1フィールドの表示期間が延び
るので、サブフィールド数を増やして階調性を高めるこ
とができ、また、スキャンパルスPyのパルス幅の延長
して駆動の安定化を図ることができる。
The odd field f1 and the even field f
In each of the two, the period during which an image is actually displayed is a period from the start of the sustain of the first subfield sf1 to the end of the sustain of the last subfield sf8. In the case of a television, the actual display period only needs to be about 16.6 ms. Therefore, by overlapping the display periods as described above, the length of the display period that can be assigned to each of the odd field f1 and the even field f2 is set. Is (16.6 + α) ms. Here, α is the time required for one addressing (that is, the length of the address period TA). Since the display period of one field is substantially extended, the number of subfields can be increased to enhance the gradation, and the pulse width of the scan pulse Py can be extended to stabilize the driving.

【0025】なお、重複していない期間において、表示
に用いていない一方のライン群(LB又はLA)につい
ては、サステイン電極X,Yを接地電位に保持してお
く。これには次の利点がある。表示に用いているライ
ン群と同様にサステインパルスPsを印加する場合と違
って、充電電流が流れないので消費電力が小さくなると
ともに、コントラストの低下を招く不要の放電が防止さ
れる。サステイン電極X,Yが同電位になるので、電
極のエレクトロマイグレーションが低減される。
In the non-overlapping period, the sustain electrodes X and Y are kept at the ground potential for one line group (LB or LA) not used for display. This has the following advantages: Unlike the case where the sustain pulse Ps is applied as in the case of the line group used for the display, the charging current does not flow, so that the power consumption is reduced, and unnecessary discharge that causes a decrease in contrast is prevented. Since the sustain electrodes X and Y have the same potential, electromigration of the electrodes is reduced.

【0026】上述の実施形態において、必ずしもサブフ
ィールドsf1〜8の順序を重みの大きさの順(昇順又
は降順)にする必要はない。例えば、重みの大きいサブ
フィールドsf8をフィールドの中間に配置する最適化
手法を適用することができる。ただし、図5のように先
頭のサブフィールドsf1のサステインをアドレッシン
グに引き続いて行う場合には、各フィールドf1,f2
の最終のサブフィールドのサステイン期間TSが、アド
レス期間TAより長くなるようにする。先行フィールド
と後続フィールドとの重複時間をアドレス期間TAの長
さ(最大値)とするのが望ましいが、アドレス期間TA
の長さより短くしてもよい。
In the above embodiment, the order of the subfields sf1 to sf8 does not always need to be in the order of the weight (ascending order or descending order). For example, an optimization method of arranging the subfield sf8 having a large weight in the middle of the field can be applied. However, when sustaining of the first subfield sf1 is performed following addressing as shown in FIG. 5, each of the fields f1, f2
Is made longer than the address period TA. It is desirable that the overlap time between the preceding field and the succeeding field is set to the length (maximum value) of the address period TA.
May be shorter than the length.

【0027】[0027]

【発明の効果】請求項1又は請求項2の発明によれば、
インタレース形式で走査された画像を再生する場合にお
ける表示の高精細化と安定化を図ることができる。
According to the first or second aspect of the present invention,
Higher definition and more stable display can be achieved when reproducing an image scanned in an interlaced format.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るPDPの電極配列の模式図であ
る。
FIG. 1 is a schematic view of an electrode arrangement of a PDP according to the present invention.

【図2】PDPの内部構造を示す分解斜視図である。FIG. 2 is an exploded perspective view showing an internal structure of the PDP.

【図3】フィールド構成図である。FIG. 3 is a field configuration diagram.

【図4】駆動シーケンスの一例を示す印加電圧波形図で
ある。
FIG. 4 is an applied voltage waveform diagram showing an example of a driving sequence.

【図5】フィールドの表示タイミングを示す図である。FIG. 5 is a diagram showing display timing of a field.

【符号の説明】[Explanation of symbols]

1 PDP F フレーム f1,f2 フィールド L1〜Ln ライン LA,LB ライン群 sf1〜8 サブフィールド TA アドレス期間 TS サステイン期間 X,Y サステイン電極 1 PDP F frame f1, f2 Field L1 to Ln Line LA, LB Line group sf1 to 8 Subfield TA Address period TS Sustain period X, Y Sustain electrode

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】マトリクス表示のライン毎に一対のサステ
イン電極が設けられたPDPの駆動方法であって、 時系列のフレームのそれぞれを複数のフィールドに分割
し、前記各フィールド毎に表示内容を設定するアドレッ
シングと輝度を確保するサステインとを順に行うインタ
レース形式の画面表示に際して、 前記各フレームに属する前記各フィールドに対して互い
に異なるライン群を割り当て、前記各フィールドのサス
テインと並行して後続のフィールドのアドレッシングを
行うことを特徴とするPDPの駆動方法。
1. A method of driving a PDP in which a pair of sustain electrodes is provided for each line of a matrix display, wherein each time-series frame is divided into a plurality of fields, and display contents are set for each of the fields. When performing interlaced screen display in which addressing to be performed and sustaining to ensure luminance are sequentially performed, different line groups are assigned to the respective fields belonging to the respective frames, and the subsequent fields are performed in parallel with the sustain of the respective fields. A method of driving a PDP, comprising:
【請求項2】前記各フィールドを輝度の重みの異なる複
数のサブフィールドに分割し、サブフィールド単位で表
示素子の発光の有無を選択して階調再現を行う場合に、
前記各フィールドのサステインと並行して後続のフィー
ルドにおける先頭のサブフィールドのアドレッシングを
行う請求項1記載のPDPの駆動方法。
2. The method according to claim 1, wherein each of said fields is divided into a plurality of subfields having different luminance weights, and gradation is reproduced by selecting whether or not light emission of a display element is selected in subfield units.
2. The method of driving a PDP according to claim 1, wherein the first sub-field of the subsequent field is addressed in parallel with the sustain of each field.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000057396A1 (en) * 1999-03-19 2000-09-28 Hitachi, Ltd. Display and image displaying method

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