JPH10283800A - Memory multiple-selection test circuit of semiconductor memory device - Google Patents
Memory multiple-selection test circuit of semiconductor memory deviceInfo
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- JPH10283800A JPH10283800A JP9097943A JP9794397A JPH10283800A JP H10283800 A JPH10283800 A JP H10283800A JP 9097943 A JP9097943 A JP 9097943A JP 9794397 A JP9794397 A JP 9794397A JP H10283800 A JPH10283800 A JP H10283800A
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- test
- memory
- selection circuit
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ダイナミックRA
M(ランダムアクセスメモリ)、スタティックRAM、
フラッシュメモリなどのテスト方法に関し、たとえば約
16Mビット以上の大容量を持つメモリ等に利用して有
効な技術に関する。[0001] The present invention relates to a dynamic RA.
M (random access memory), static RAM,
The present invention relates to a test method for a flash memory or the like, and relates to a technique effective for use in a memory having a large capacity of about 16 M bits or more.
【0002】[0002]
【従来の技術】従来、半導体技術の進展により、16
M,64M,256Mビットのような大記憶容量を持つ
ダイナミックRAM(DRAM)が開発されているが、
このようなDRAMの大記憶容量化にともない、テスト
時間の増大を招くことになる。2. Description of the Related Art Conventionally, with the advance of semiconductor technology, 16
A dynamic RAM (DRAM) having a large storage capacity such as M, 64M, 256M bits has been developed.
As the storage capacity of the DRAM increases, the test time increases.
【0003】それは、メモリセルへのアクセスが、実使
用状態と同じ方法で、1アドレスの選択に対し、メモリ
セルの選択が、1対1であるため、メモリ容量すべてを
テストするには、全アドレスを選択する必要があり、メ
モリの大容量化に比例し、テスト時間も増大する。図5
に従来技術の一例を示す。BL1,BL2・・、 WL
1,WL2を1つづつON/OFFさせている図5にお
いて、例えばX0=H,Y0=Hを入力したとき、BL
1とWL7のラインが選択され、その間にあるMS(メ
モリセル)が選択される。その際、他のセルは選択され
ることが無い。[0003] It is because access to a memory cell is performed in the same manner as in an actual use state, and selection of a memory cell is one-to-one with respect to selection of one address. It is necessary to select an address, and the test time increases in proportion to the increase in memory capacity. FIG.
Shows an example of the prior art. BL1, BL2, WL
In FIG. 5, in which X1 and WL2 are turned on / off one by one, for example, when X0 = H and Y0 = H are input, BL
The lines 1 and WL7 are selected, and the MS (memory cell) between them is selected. At this time, other cells are not selected.
【0004】[0004]
【発明が解決しようとする課題】従来はメモリセル間干
渉、メモリセルリーク不良を検出するため、BL(ビッ
トライン),WL(ワードライン)の選択回路を1また
は2アドレス毎に切り替えて不良場所を検出する。Conventionally, in order to detect interference between memory cells and a memory cell leak failure, a selection circuit for BL (bit line) and WL (word line) is switched every one or two addresses to detect a failure location. Is detected.
【0005】そのため、メモリ空間の増大に比例して、
テスト時間が増大するという問題があった。そこで、こ
の発明は、テストモードを動作させ、同時にBL,WL
を選択することで、短時間に不良箇所を検出でき、不良
選別試験、寿命加速試験などを短時間に行うことが出来
る回路と方法を提供することを目的とする。Therefore, in proportion to the increase of the memory space,
There is a problem that the test time increases. Therefore, according to the present invention, the test mode is operated, and simultaneously, BL, WL
It is an object of the present invention to provide a circuit and a method capable of detecting a defective portion in a short time by selecting a method, and performing a defect selection test, a life acceleration test, and the like in a short time.
【0006】[0006]
【課題を解決するための手段】本発明は上記課題を解決
するために、以下の手段を用いる。The present invention uses the following means in order to solve the above problems.
【0007】半導体メモリ装置において、アドレス(特
定の記憶場所を指定)により、選択するWL,BLをデ
コーダ(選択回路)のモードを切り替えて、同時に例え
ば全体またはその4分の1または2分の1の多数選択が
出来るようにする。In a semiconductor memory device, the mode of a decoder (selection circuit) is switched between WL and BL to be selected according to an address (specifying a specific storage location), and at the same time, for example, the whole or one quarter or one half thereof To be able to select many.
【0008】その為に半導体メモリ装置のなかで、縦方
向配線(WL:ワードライン)につながる選択回路およ
び横方向配線(BL:ビットライン)につながる選択回
路を多重選択し、同時に電圧またはデータを印加する。For this purpose, in a semiconductor memory device, a selection circuit connected to a vertical wiring (WL: word line) and a selection circuit connected to a horizontal wiring (BL: bit line) are multiple-selected, and a voltage or data is simultaneously selected. Apply.
【0009】[0009]
【作用】上記手段を用いれば、メモリセル内全体を一度
に、または複数同時に選択できる為、各種試験を同時、
短時間で実施することが出来る。例えば、奇数番号の選
択回路と偶数番号の選択回路を分け、各々に対しストレ
スを加えると、2回のサイクルですべてのラインまたは
セルに対し印加することが出来る。また、少ないサイク
ルで、すべてのメモリ内部の不良を発見することが出来
る。By using the above means, the whole memory cell can be selected at once or a plurality of memory cells at the same time.
It can be implemented in a short time. For example, if an odd-numbered selection circuit and an even-numbered selection circuit are separated, and stress is applied to each of them, the voltage can be applied to all lines or cells in two cycles. In addition, defects in all memories can be found in a small number of cycles.
【0010】[0010]
【発明の実施の形態】図1には、この発明に係わる一実
施の形態のブロック図を示す。図2〜図3は、図1の動
作説明例を示す。FIG. 1 is a block diagram showing an embodiment according to the present invention. FIG. 2 to FIG. 3 show an operation explanation example of FIG.
【0011】図1,2において、そしてBSELとWS
ELの回路を複数同時にON/OFFさせることで、B
L1,BL2,・・・,BLnまた、WL1,WL2,
・・・,WLnを多数同時にON/OFFさせるもので
ある。メモリ装置を形成する部分は、縦方向の選択配線
WL(ワードライン)とそれにつながるBSEL(選択
回路)からなり、横方向は、BL(ビットライン)配線
とそれにつながるデータ読み出し回路SA(センスアン
プ)とそれにつながるSW(選択回路)およびデータ書
き込み回路からなる。In FIGS. 1 and 2, BSEL and WS
By turning on / off multiple EL circuits simultaneously, B
, BLn and WL1, WL2,
.., A large number of WLn are simultaneously turned on / off. The portion forming the memory device is composed of a vertical selection wiring WL (word line) and a BSEL (selection circuit) connected thereto, and a horizontal direction is provided with a BL (bit line) wiring and a data reading circuit SA (sense amplifier) connected thereto. And a SW (selection circuit) and a data writing circuit connected thereto.
【0012】WLとBLの間には、データを保存するM
S(メモリセル)が形成されており、選択回路により、
1本のWLとBLが選択されると、その間にあるメモリ
セルにデータの書き込み、読み出しが可能となる。[0012] Between WL and BL, M for storing data
S (memory cell) is formed, and by the selection circuit,
When one WL and BL are selected, data can be written and read to and from the memory cells between them.
【0013】本発明によると、図1と図2に示すテスト
回路を動作させる為、C1,C2,C3をHレベル(V
CCレベル等)にすると、WSELラインはすべてHレ
ベルとなり、WL1〜WL8の縦方向ラインが選択され
る。According to the present invention, in order to operate the test circuits shown in FIGS. 1 and 2, C1, C2 and C3 are set to H level (V
In this case, all the WSEL lines are at the H level, and the vertical lines WL1 to WL8 are selected.
【0014】次に同様のテスト回路を動作させ、BSE
LラインをすべてHレベルとすると、BL1〜BL8の
横方向ラインが選択され、WLとBLラインが交わる所
にあるメモリセルすべてにデータの書き込みが可能とな
る。データの書き込みは、dataAとdataBの書
き込みデータを1または0にすることで、メモリセルす
べてを0または1または交互に1010など設定が可能
である。Next, the same test circuit is operated, and the BSE
When all the L lines are set to the H level, the horizontal lines BL1 to BL8 are selected, and data can be written to all the memory cells at the intersection of the WL and the BL line. For data writing, by setting the write data of dataA and dataB to 1 or 0, it is possible to set all memory cells to 0 or 1 or alternately to 1010 or the like.
【0015】引き続き図3に示すとおりテスト回路を動
作させ(C1=H,C2=L,C3=H)、X1の信号
によりWSELを選択すると、図3に示す内容の、デー
タの書き込みが可能となる。When the test circuit is continuously operated as shown in FIG. 3 (C1 = H, C2 = L, C3 = H) and WSEL is selected by the signal of X1, it becomes possible to write data of the contents shown in FIG. Become.
【0016】これは、テスト回路の利用例を示し、図2
に示す内容に加え、メモリセル間のリーク故障を発見す
るための方法をしめす。繰り返すと、X1の入力信号が
Hレベルのとき、WL1,WL2,WL5,WL6が選
択され、Y0の入力信号をH/Y0の入力信号をLを印
加すると、BL1,BL2,BL5,BL6が選択され
る。よって、そのラインが交わるメモリセルに設定され
たデータを書き込むことができ、全体ではHレベル、L
レベルの組み合わせですべてのメモリセルに対して、書
き込みが行われることになる。This shows an example of using a test circuit, and FIG.
In addition to the contents shown in the above, a method for finding a leak failure between memory cells will be described. Repeatedly, when the input signal of X1 is at the H level, WL1, WL2, WL5, and WL6 are selected. When the input signal of Y0 is applied with the input signal of H / Y0, L1, BL2, BL5, and BL6 are selected. Is done. Therefore, the data set in the memory cell where the line intersects can be written.
Writing is performed on all memory cells by the combination of levels.
【0017】テスト手法としては、隣り合うメモリセル
に対し異なるデータ(1/0)を書き込み、リークなど
の干渉によってデータが消える不良の検出を、効率的に
行える1例である。また、図4に示すように、上記テス
トモードを用いて寿命試験を行うと、上記モードを繰り
返すことで、メモリセル全体、並びに各ライン間に電圧
ストレスを加えることが出来るため、今まで全アドレス
空間を1アドレス(選択配線)毎に繰り返し切り替えな
がら実施したものが、本発明を用いるとメモリ空間の大
きさに依存しないで、2〜4回のサイクルで実施出来る
ため、寿命加速試験を短時間で行う事が出来る。As an example of a test method, different data (1/0) is written to adjacent memory cells, and a defect in which data disappears due to interference such as leakage can be efficiently detected. As shown in FIG. 4, when a life test is performed using the test mode, voltage stress can be applied to the entire memory cell and between each line by repeating the mode. Although the test is performed while repeatedly switching the space for each address (selection wiring), the present invention can be performed in two to four cycles without depending on the size of the memory space. Can be done with
【0018】[0018]
【発明の効果】以上説明したように本発明によれば、メ
モリ装置の不良を短時間に検出することができる。As described above, according to the present invention, a defect of a memory device can be detected in a short time.
【0019】また、寿命加速試験においても、短時間に
初期不良を発見することが出来る為、メモリ空間容量の
大小にかかわらず、同一の効果がえられる。Further, even in the life accelerating test, since the initial failure can be found in a short time, the same effect can be obtained regardless of the size of the memory space capacity.
【図1】本発明の一実施の形態を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
【図2】図1の動作説明ブロック図である。FIG. 2 is an operation explanatory block diagram of FIG. 1;
【図3】図1の動作説明ブロック図である。FIG. 3 is an operation explanatory block diagram of FIG. 1;
【図4】図1の動作説明ブロック図である。FIG. 4 is a block diagram for explaining the operation of FIG. 1;
【図5】従来の方法を示した図である。FIG. 5 is a diagram showing a conventional method.
WL ワードライン BL ビットライン SA センスアンプ BSEL ビットライン選択回路 WSEL ワードライン選択回路 dataA,dataB 書き込みデータ MS メモリセル X0,X1,X2 アドレス選択信号 Y0,/Y0,Y1,/Y1 アドレス選択信号 C1,C2,C3 テストモード切り替え信号 H highレベル信号 L lowレベル信号 WL word line BL bit line SA sense amplifier BSEL bit line selection circuit WSEL word line selection circuit dataA, dataB write data MS memory cell X0, X1, X2 address selection signal Y0, / Y0, Y1, / Y1 address selection signal C1, C2 , C3 test mode switching signal H high level signal L low level signal
Claims (1)
を選択するための制御回路と選択ラインのワードライ
ン、ビットラインを同時に副数ライン選択し、且つ、電
圧を印加することを特徴とする半導体メモリ装置のメモ
リ多重選択テスト回路。1. A semiconductor memory device, comprising: a control circuit for selecting a memory cell; and a sub-line for simultaneously selecting a word line and a bit line of a selected line, and applying a voltage. Memory multiple selection test circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9097943A JPH10283800A (en) | 1997-04-02 | 1997-04-02 | Memory multiple-selection test circuit of semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9097943A JPH10283800A (en) | 1997-04-02 | 1997-04-02 | Memory multiple-selection test circuit of semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10283800A true JPH10283800A (en) | 1998-10-23 |
Family
ID=14205762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9097943A Pending JPH10283800A (en) | 1997-04-02 | 1997-04-02 | Memory multiple-selection test circuit of semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10283800A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8310889B2 (en) | 2009-08-27 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device |
CN116540059A (en) * | 2023-07-07 | 2023-08-04 | 长鑫存储技术有限公司 | Semiconductor chip testing method, device, equipment and storage medium |
-
1997
- 1997-04-02 JP JP9097943A patent/JPH10283800A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8310889B2 (en) | 2009-08-27 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device |
CN116540059A (en) * | 2023-07-07 | 2023-08-04 | 长鑫存储技术有限公司 | Semiconductor chip testing method, device, equipment and storage medium |
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