JPH10283773A - ルックアサイド方式メモリコントローラとそのｄｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵがメモリアクセスしたときのラテンシ
イを短くし、メモリデータバスの実効バンド幅を大きく
するシステムを提供する。 【解決手段】 メモリコントローラをルックアサイド方
式にしてＣＰＵが直接メモリにアクセスできるようにし
てメモリアクセスのラテンシイを短くする。また識別符
号を使いメモリの複数個のバンクの中、データの用意が
できた順番にメモリデータバスを使用するよう制御し
て、従来の方式の早くデータが用意できても順番待ちで
メモリデータバスの空きができるようなことをなくし
て、メモリデータバスの実効バンド幅を大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、ダイナミックＲＡＭ
（以下、ＤＲＡＭと呼ぶ）のメモリコントローラに関
し、更に詳しくは、ＤＲＡＭのメモリコントローラをル
ックアサイドにしたシステムと前記システムに使われる
ＤＲＡＭに関する。

【０００２】

【従来の技術】図１１にＣＰＵとメモリを含んだ従来の
システムのブロック図を示す。ＣＰＵ１０とメモリ３
０、３１、３２、３３の間にメモリコントローラ２０が
存在する。メモリコントローラ２０はＣＰＵからのＣＰ
Ｕアドレス１２とＣＰＵコントロール信号１３を受け取
り各メモリ３０、３１、３２、３３の内部状態に応じ
て、メモリコントロール信号を、順次生成する。メモリ
コントローラはそのメモリコントロール信号を用いて、
メモリデータバス２２とメモリコントロールバス２５を
経由してメモリ３０、３１、３２、３３にアクセスす
る。

【０００３】ＣＰＵアドレス１２はメモリコントローラ
２０で内部のゲートの遅延と、クロックで同期をとるた
めの遅延が加算されてメモリコントロール信号となる。
またメモリ３０、３１、３２、３３から読み出したデー
タはメモリデータバス２２を経てメモリコントローラ２
０に入り、メモリコントローラ２０で内部のゲートの遅
延と、クロックで同期をとるための遅延が加算されて、
ＣＰＵデータバス１４を経てＣＰＵに取り込まれる。Ｃ
ＰＵ１０のメモリの読み出しがメモリコントローラ２０
がＣＰＵ１０とメモリ３０、３１、３２、３３の間に存
在するため遅れる。即ち、ＣＰＵ１０のメモリアクセス
のラテンシイが長くなる。

【０００４】更にメモリのバンド幅については、メモリ
としてラムバスＤＲＡＭ（以下ＲＤＲＡＭと呼ぶ）を使
った場合について述べる。ＤＲＡＭはその本来の性質か
らアクセス時間が遅くまたプリチャージにも時間がかか
るため実効バンド幅を大きくすることが困難である。実
効バンド幅を大きくするためには複数のバンクを持つメ
モリシステムをパイプライン方式で効率よく動作させる
ことが必要である。

【０００５】ＲＤＲＡＭのＲＥＱパケットを受けてから
のアクセス時間にはＲＤＲＡＭの内部状態によって６種
類ある。それらはＲＡＳアクセス時間、ＣＡＳアクセス
時間及びプリチャージを含めたＲＡＳアクセス時間であ
る。ＲＤＲＡＭでは読み出しと書き込みのアクセス時間
が異なるため合計６種類のアクセス時間が存在する。Ｒ
ＤＲＡＭのデータバスの制御方法はファーストイン、フ
ァーストアウト方式である。即ち、読み出しまたは書き
込みのＲＥＱパケットを受けた順番にデータバスを使用
する。ＲＥＱパケットにたいするアクセス時間が６種類
あるため、パイプライン方式でデータバスを使用する場
合、このデータバス制御方法では早くデータが用意でき
てデータバスが空いていても順番待ちのため待たされデ
ータバス上に空きの時間が入ってしまう。

【０００６】図１２にデータバス上に空きの時間が入る
ことを、ＲＤＲＡＭのタイミングチャートで示す。ＲＤ
ＲＡＭはバスデータをデータとＲＥＱパケットで共有し
ているが、この図１２ではＲＥＱパケット用のバスを別
に持った仮想のＤＲＡＭのタイミングチャートである。
このＲＥＱパケット用のバスをコマンドバスと呼ぶ。こ
の仮想のＤＲＡＭはＲＥＱパケットをいつでも発行する
ことができるため、ＲＤＲＡＭより有利である。

【０００７】図１２のＳＴＡＲＴはＲＤＲＡＭの読み出
し、または書き込みの開始をさせるための信号である。
ＣＭＤはコマンドバスである。ＤＡＴＡはデータバスで
ある。ＸＲＡＳ０（ロウアドレス・ストローブ０。ここ
で、ＸＲＡＳ０は上バー付きＲＡＳ０であることを示
し、符号Ｘは以下同様に使用する。）およびＸＲＡＳ１
はメモリのバンク０およびバンク１の内部状態を説明す
るために示してあり、これらの信号はメモリの外部には
現れない。読み出しおよび書き込みのデータの長さはバ
ースト長４である。

【０００８】メモリコントローラは、Ｔ２でバンク０へ
のページヒットの書き込みのＲＥＱパケットを発行して
書き込みのデータをＴ４からＴ７までバースト長４のデ
ータをデータバスにのせる。メモリコントローラは、Ｔ
４でバンク１へのページミスの読み出しのＲＥＱパケッ
トを発行する。バンク１のＲＤＲＡＭはプリチャージを
してからＲＥＱパケットで指定されたアドレスのメモリ
セルから読み出してＴ１９から読み出したデータをデー
タバスにのせる。

【０００９】メモリコントローラは、Ｔ６でバンク０へ
のページヒットの書き込みのＲＥＱパケットを発行す
る。しかしＲＥＱパケットを出した順にしかデータバス
を使用できず、Ｔ４で発行された読み出しの動作が終了
するまでデータバスを使用することが出来ない。従って
Ｔ８からＴ１８までデータバスの空きができる。つまり
実効バンド幅が小さくなる。

【００１０】

【発明が解決しようとする課題】上記従来方式のメモリ
コントローラは、メモリコントローラがＣＰＵとメモリ
の間に入るためＣＰＵのメモリアクセスのラテンシイが
長くなりＣＰＵのパーフォマンスが上がらない。またそ
のデータバス制御方式では、６種類のアクセス時間があ
るためデータバス上に空きができて、データバスの実効
バンド幅を大きくできない。

【００１１】ＣＰＵがますます高速化し、しかもメモリ
をＣＰＵと他のコントローラが共有するようなシステム
においては、パーフォーマンスの良いシステムをつくる
にはメモリアクセスのラテンシイを短くすることと、デ
ータバスの実効バンド幅を大きくすることのできる方式
が望まれる。

【００１２】ＣＰＵとメモリコントローラを同一チップ
にすればメモリアクセスのラテンシイを短くできるが、
ＣＰＵの汎用性をなくし、またメモリの仕様がかわる度
にＣＰＵを変更せねばならないという不利な点がある。

【００１３】本発明は上記に鑑み、メモリコントローラ
を外部に出すことも可能とする方式で、ラテンシイを短
くし、しかもデータバスを効率よく使用するためのメモ
リコントローラとＤＲＡＭとを含むシステムを提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＤＲＡＭの制御システムは、複数のバンク
を備えるＤＲＡＭを共有する第１及び第２のメモリバス
制御部を有するＤＲＡＭの制御システムにおいて、前記
第１及び第２のメモリバス制御部の一方が、外部信号
（コマンドバス）に基づいて、前記複数のバンクの何れ
かが現在アクティブであるかを検出するメモリバンクモ
ニタ部と、前記メモリバンクモニタ部でアクティブであ
ると検出されたバンクと、前記外部信号に基づいて、新
しくアクセスされるメモリセルのバンクとを比較するバ
ンク比較部と、前記外部信号を記憶する外部信号記憶部
（ＲＥＱパケット記憶部）と、前記バンク比較部でバン
ク相互の一致が検出されたときには、所定時間遅延させ
た後、前記外部信号記憶部の内容を出力させるための制
御信号遅延部とを備えることを特徴とするＤＲＡＭの制
御システム。

【００１５】また本発明のＤＲＡＭの制御システムは、
複数のバンクを備えるＤＲＡＭの制御システムにおい
て、メモリバス制御部が、識別符号を付加したコマンド
（ＲＥＱパケット）を出力するコマンド（ＲＥＱパケッ
ト）出力部と、スタート信号に付加された識別符号と前
記コマンドの識別符号とを比較する識別符号比較部と、
前記識別符号比較部で識別符号の一致が検出されたとき
には、データバスからのデータを読み込むデータ受信部
を備えることを特徴とするＤＲＡＭの制御システム。

【００１６】また本発明のＤＲＡＭにおいて、コマンド
（ＲＥＱパケット）に付加された識別符号を記憶する識
別符号記憶部と、スタート信号に付加された識別符号を
検出する識別符号検出部と、前記識別符号記憶部の識別
符号と前記識別符号検出部の識別符号とを比較する識別
符号比較部と、前記識別符号比較部で識別符号の一致が
検出されたときには、前記コマンドで指定されたメモリ
セルアレイからデータを出力するデータ出力部を備える
ことを特徴とするＤＲＡＭ。

【００１７】本発明のＤＲＡＭの制御システムは、メモ
リコントローラをルックアサイドに置き、ＣＰＵから直
接ＲＤＲＡＭをアクセスできるようにした。本発明のデ
ータバスの制御方法では、データを使用する準備のでき
たバンクからデータバスを使用することができ、データ
バスの効率的な使用が可能となり、実効バンド幅が大き
くなる。

【００１８】

【発明の実施の形態】図面を参照して本発明の実施形態
例について説明する。図１は、本発明の一実施形態例の
ルックアサイド型のメモリコントローラを使用したシス
テムのブロック図である。

【００１９】ＣＰＵ１０はメモリ３０、３１、３２、３
３に直接アクセスできる構造になっている。メモリコン
トローラ２０はＣＰＵ１０とメモリ３０、３１、３２、
３３を共有する形に置かれている。ＣＰＵ１０とメモリ
コントローラ２０は共にメモリバス制御部を持ってい
る。

【００２０】メモリバスは、コマンドバス２１、メモリ
データバス２２、およびスタート信号２３からなる。コ
マンドバス２１はＲＥＱパケット用のバスである。メモ
リ３０、３１、３２、３３に対する読み出し、書き込み
等の動作指定、メモリ以外のものに対する動作指定をＲ
ＥＱパケットを用いて行う。メモリデータバス２２はメ
モリ３０、３１、３２、３３に対する読み出し、書き込
み等で使用するデータ用のバスである。スタート信号２
３はメモリ３０、３１、３２、３３の読み出し、または
書き込みを開始させるための信号であると同時に、ＣＰ
Ｕ１０とメモリコントローラ２０に対してもメモリ３
０、３１、３２、３３に合わせてデータをデータバスに
のせたり、データバスからデータを取り込むための信号
である。ＸＧＮＴ（グラント）２４はコマンドバス２１
の使用権をコントロールする。メモリコントローラ２０
はＣＰＵ１０がコマンドバス２１を使用してもいいとき
ＸＧＮＴ２４をロウ（アクティブ）にする。図１ではク
ロックおよびこの発明の説明に必要でないコントロール
信号は省略してある。

【００２１】メモリコントローラ２０は自身もメモリに
アクセスできるが、ＣＰＵ１０がメモリ３０、３１、３
２、３３にアクセスするのを監視してメモリ３０、３
１、３２、３３が動作中で受け付けられなかったＲＥＱ
パケットの再送およびスタート信号２３を用いてデータ
バス２２のコントロールを行う。メモリ３０、３１、３
２、３３は複数個で複数のバンクを持つ場合と、メモリ
３０の１個でも複数のバンクを持つ場合とがある。

【００２２】図１はＣＰＵが１個であるが、ＣＰＵを２
個以上にしたマルチプロセッサにすることもコマンドバ
スのアービトレイションとスヌープの機能を加えれば可
能である。

【００２３】図２はメモリコントローラのメモリバス制
御部の中のＲＥＱパケット再送部に関するブロック図で
ある。ＲＥＱパケット再送部は、コマンドバスを通して
すべてのメモリバンクの状態をモニタするメモリバンク
モニタ部５２と、新たにＲＥＱパケットで指定されたバ
ンクがアクティブであるかどうかを、メモリバンクモニ
タ部５２の出力と比較するバンク比較部５３と、新たに
ＲＥＱパケットで指定されたバンクがアクティブでメモ
リに受け付けられなかったことがわかったときには、所
定の時間たってバンクがインアクティブになるまで待つ
制御信号遅延部５４と、メモリに受け付けられなかった
ＲＥＱパケットを記憶するＲＥＱパケット記憶部５０
と、ＲＥＱパケットを送信するＲＥＱパケット出力部５
１とから構成される。メモリバンクモニタ部５２は、メ
モリコントローラから出されたＲＥＱパケットと外部の
ＣＰＵから出されたＲＥＱパケットの両方を監視する。

【００２４】図３はＣＰＵのメモリバス制御部である。
メモリバス制御部は、ＲＥＱパケットに付加する識別符
号を記憶しておく識別符号記憶部６０と、ＲＥＱパケッ
トを送信するＲＥＱパケット出力部６１と、スタート信
号から識別符号を検出する識別符号検出部６２と、検出
した識別符号が送信した識別符号と同じかどうか比較す
る識別符号比較部６３と、識別符号が一致したときは、
データバスからデータを読み出しまたはデータバスにデ
ータを書き込むデータ送受信部６４とから構成される。

【００２５】図４は前記ルックアサイドにおかれたメモ
リコントローラと一緒に使うと効果を発揮できる、本発
明の一実施形態例のＤＲＡＭのブロック図である。この
ブロック図は、バンク１個の例である。本発明の一実施
形態例のＤＲＡＭには、まず、従来のＤＲＡＭと基本的
に同じ機能を有するロウアドレス・バッファ１００、カ
ラムアドレス・バッファ１１０、ロウアドレス・デコーダ
１０１、メモリセルアレイ１０２、センスアンプ１０
３、カラムアドレス・デコーダ１１１、ビット・スイッチ
１０４、データラッチ１０５、セレクタ１０６、リード
バッファ１０７、ライトバッファ１１２、ドライバ１０
８およびレシーバ１１３がある。

【００２６】本発明の一実施形態例のＤＲＡＭには更
に、本発明に必要な、コマンドバスにのってくる識別符
号を記憶する識別符号記憶部１２０と、スタート信号に
のってくる識別符号を検出する識別符号検出部１２１
と、識別符号記憶部の識別符号と識別符号検出部で検出
された識別符号の識別符号比較部１２２と、また前記識
別符号比較部１２２からの出力と外部からの制御信号を
受け取って内部制御信号を生成する制御信号生成部１３
０がある。

【００２７】前記識別符号比較部１２２で識別符号の一
致がとれたとき、読み出しの動作の場合、制御信号生成
部はドライバ１０８をアクティブにしてデータバス上に
データをのせる制御をし、また書き込み動作の場合、制
御信号生成部はレシーバ１１３をとおしてデータバス上
のデータをライトバッファ１１２に取り込む制御をす
る。

【００２８】図５はメモリの読み出しのタイミングチャ
ートである。ＣＭＤはコマンドバスを表わし、ＩＤは識
別符号を表わす。ＯＷＮＥＲはＲＥＱパケットの発行者
であり、ＸＧＮＴで制御される。ＸＲＡＳ０およびＸＲ
ＡＳ１はメモリのバンク０およびバンク１の内部状態を
説明するために示してあり、これらの信号はメモリの外
部には現れない。ＳＴＡＲＴはスタート信号である。読
み出しのデータの長さはバースト長４である。

【００２９】Ｔ１でＸＧＮＴをインアクティブにして、
Ｔ２でＣＰＵがＲＥＱパケットを発行するのを禁止す
る。そしてＴ２でメモリコントローラが既にＸＲＡＳ０
がロウでアクティブになっているバンク０へ読み出しの
ＲＥＱパケットを識別符号＃０をつけて発行する。識別
符号は任意につけてよくシーケンシャルである必要はな
い。Ｔ４に識別符号＃０のスタート信号を出すとメモリ
のバンク０のコントローラはＴ９からＴ１２まで連続に
識別符号＃０用の読み出しのデータをデータバスにのせ
る。

【００３０】ＣＰＵはＴ３でＸＧＮＴがアクティブであ
るのを確認して、Ｔ４でバンク１へ読み出しのＲＥＱパ
ケットを識別符号＃Ａをつけて発行する。メモリコント
ローラはＣＰＵからのＲＥＱパケットを監視し、このＲ
ＥＱパケットがインアクティブのバンクへのアクセスで
あることを知り、またデータバスの空いている時を調べ
てＴ１２に識別符号＃Ａのスタート信号を出す。メモリ
のバンク１のコントローラはＴ１７からＴ２０まで連続
に識別符号＃Ａ用の読み出しのデータをデータバスにの
せる。ＣＰＵはそのデータバス上のデータを取り込む。

【００３１】メモリコントローラはＴ６でバンク０への
ページヒットの読み出しのＲＥＱパケットを識別符号＃
１をつけて発行する。この識別符号＃１のＲＥＱパケッ
トは、識別符号＃ＡのＲＥＱパケットより後から発行し
たにもかかわらずメモリコントローラはＴ８で識別符号
＃１のスタート信号を出す。メモリのバンク０のコント
ローラはＴ１３からＴ１６まで連続に識別符号＃１の読
み出しのデータをデータバスにのせる。

【００３２】ＣＰＵはＴ７でＸＧＮＴがアクティブであ
るのを確認して、Ｔ８でバンク１へ読み出しのＲＥＱパ
ケットを識別符号＃Ｂをつけて発行する。メモリコント
ローラはＣＰＵからのＲＥＱパケットを監視し、メモリ
のバンク１のコントローラが前のＲＥＱパケットを処理
中でまだ次のＲＥＱパケットを受け付けられる状態でな
く、このＲＥＱパケットが無効となったことを、メモリ
コントローラの中のメモリバンクモニタ部とバンク比較
部で知る。今度はメモリコントローラがＣＰＵのかわり
に、Ｔ８で発行されたＲＥＱパケットをＴ１２でバンク
１へ読み出しのＲＥＱパケットを識別符号＃Ｂをつけて
再発行する。メモリコントローラはページヒットの読み
出しであることを知ってＴ１６に識別符号＃Ｂのスター
ト信号を出す。

【００３３】メモリコントローラはＴ１４でバンク０へ
のページミスの読み出しＲＥＱパケットを識別符号＃２
をつけて発行する。メモリのバンク０はＴ１７でプリチ
ャージ動作を開始する。所定のプリチャージ時間経過後
Ｔ２１で識別符号＃２のアドレスのメモリへのアクセス
を開始する。この状態をＸＲＡＳ０で示す。

【００３４】図６はメモリの書き込みのタイミングチャ
ートである。Ｔ１でＸＧＮＴをインアクティブにして、
Ｔ２でＣＰＵがＲＥＱパケットを発行するのを禁止す
る。そしてＴ２でメモリコントローラが既にＸＲＡＳ０
がロウでアクティブになっているバンク０へ書き込みの
ＲＥＱパケットを識別符号＃０をつけて発行する。メモ
リコントローラはＴ４で識別符号＃０のスタート信号を
出し、Ｔ９からＴ１２まで連続に識別符号＃０用の書き
込みのデータをデータバスにのせる。メモリのバンク０
のコントローラはそのデータをメモリセルに書き込む。

【００３５】ＣＰＵはＴ３でＸＧＮＴがアクティブであ
るのを確認して、Ｔ４でバンク１へ書き込みのＲＥＱパ
ケットを識別符号＃Ａをつけて発行する。メモリコント
ローラはＣＰＵからのＲＥＱパケットを監視し、このＲ
ＥＱパケットがインアクティブのバンクへのアクセスで
あることを知り、またデータバスの空いている時を調べ
てＴ１２に識別符号＃Ａのスタート信号を出す。ＣＰＵ
はＴ１７からＴ２０まで連続に識別符号＃Ａ用の書き込
みのデータをデータバスにのせる。そのデータをメモリ
のバンク１のコントローラはメモリセルに書き込む。

【００３６】メモリコントローラはＴ６でバンク０への
ページヒットの書き込みのＲＥＱパケットを識別符号＃
１をつけて発行する。この識別符号＃１のＲＥＱパケッ
トは、識別符号＃ＡのＲＥＱパケットより後から発行し
たにもかかわらずメモリコントローラはＴ８で識別符号
＃１のスタート信号を出し、Ｔ１３からＴ１６まで連続
に識別符号＃１用の書き込みのデータをデータバスにの
せる。メモリのバンク０のコントローラはそのデータを
メモリセルに書き込む。

【００３７】ＣＰＵはＴ７でＸＧＮＴがアクティブであ
るのを確認して、Ｔ８でバンク１へページヒットの書き
込みのＲＥＱパケットを識別符号＃Ｂをつけて発行す
る。メモリコントローラはＣＰＵからのＲＥＱパケット
を監視し、ページヒットの書き込みであることを知り、
Ｔ１６に識別符号＃Ｂのスタート信号を出す。

【００３８】メモリコントローラはＴ１５でバンク０へ
のページミスの書き込みのＲＥＱパケットを識別符号＃
２をつけて発行する。メモリのバンク０は書き込みのデ
ータがメモリセルに書き込まれてからＴ１８でプリチャ
ージ動作を開始する。所定のプリチャージ時間経過後Ｔ
２２で識別符号＃２のアドレスのメモリへのアクセスを
開始する。この状態をＸＲＡＳ０で示す。

【００３９】メモリの各バンクのコントローラは自分に
アドレスされたＲＥＱパケットを受けても、まだ前に受
け付けたＲＥＱパケットの処理が終了していないとき
は、新しいＲＥＱパケットを無視する。これは、ＣＰＵ
がメモリの各バンクの内部状態を知らずにＲＥＱパケッ
トを発行しても誤動作をしないようにするためである。

【００４０】図７のタイミングチャートでメモリのバン
クのコントローラの動作を示す。ＲＤＹＲＤ０はメモリ
のバンクのコントローラの制御信号生成部１３０にあ
り、読み出しのＲＥＱパケットを受け付けられる状態を
示す。

【００４１】Ｔ１でＣＰＵがバンク０へ読み出しのＲＥ
Ｑパケットを識別符号＃Ａをつけて発行する。バンク０
のメモリセルアレイはＴ４でアクティブとなり、ＸＲＡ
Ｓ０でアクティブの状態を示す。所定の時間経過後カラ
ムアドレスを選択してメモリセルからデータの読み出し
をする。ＲＤＹＲＤ０はＴ４で バンク０のメモリセル
アレイがアクティブになると同時にインアクティブとな
る。Ｔ１１で読み出しのデータがデータラッチ１０５に
ラッチされると次のＲＥＱパケットを受け付けられる状
態になって、ＲＤＹＲＤ０はアクティブとなる。

【００４２】Ｔ５で発行されたバンク０へのページヒッ
トの識別符号＃ＢをつけたＲＥＱパケットは、ＲＤＹＲ
Ｄ０がインアクティブのため無視される。Ｔ９で再発行
されたバンク０への識別符号＃ＢをつけたＲＥＱパケッ
トは、ＲＤＹＲＤ０がＴ１１でアクティブとなってＴ１
２で受け付けられる。バンク０のメモリセルアレイはＴ
１２で動作状態となるためＲＤＹＲＤ０をインアクティ
ブにする。

【００４３】Ｔ１４で発行されたバンク０へのページミ
スの識別符号＃ＣをつけたＲＥＱパケットは、ＲＤＹＲ
Ｄ０がアクティブであるので受け付けられ、Ｔ１７でバ
ンク０のプリチャージ動作に入る。この状態をＸＲＡＳ
０で示す。プリチャージ中も次のＲＥＱパケットを受け
付けられないので、ＲＤＹＲＤ０をＴ１７でインアクテ
ィブにする。

【００４４】図８のタイミングチャートは書き込みのと
きのメモリのバンクのコントローラの動作を示す。ＲＤ
ＹＨＩＴ０とＲＤＹＷＲＴ０はメモリのバンクのコント
ローラの制御信号生成部１３０にあり、ＲＤＹＨＩＴ０
はページヒットの書き込みのＲＥＱパケットを受け付け
られる状態を示し、ＲＤＹＷＲＴ０はページミスの書き
込みのＲＥＱパケットを受け付けられる状態を示す。

【００４５】Ｔ１でＣＰＵがバンク０へ書き込みのＲＥ
Ｑパケットを識別符号＃Ａをつけて発行する。バンク０
のメモリセルアレイはＴ４でアクティブとなり、ＸＲＡ
Ｓ０でアクティブの状態を示す。所定の時間経過後カラ
ムアドレスを選択してメモリセルのデータの読み出しを
する。ＲＤＹＷＲＴ０はＴ４で バンク０のメモリセル
アレイがアクティブになると同時にインアクティブとな
る。Ｔ５で発行されたバンク０へのページヒットの識別
符号＃ＢをつけたＲＥＱパケットは、ＲＤＹＨＩＴ０が
アクティブとなっているので受け付けられる。連続にペ
ージヒットの書き込みをさせるために、カラムアドレス
・バッファ１１０を２段にする必要である。２段のカラ
ムアドレス・バッファ１１０が一杯になったＴ８でＲＤ
ＹＨＩＴ０をインアクティブにする。

【００４６】Ｔ１２で発行されたバンク０へのページミ
スの識別符号＃ＣをつけたＲＥＱパケットは、ＲＤＹＷ
ＲＴ０がインアクティブであるので無視される。ＲＤＹ
ＷＲＴ０は、書き込みのデータがメモリセルアレイに蓄
えられるまでアクティブとならない。Ｔ１６で再発行さ
れたバンク０への識別符号＃ＣをつけたＲＥＱパケット
は、ＲＤＹＷＲＴ０がＴ１８でアクティブとなってＴ１
９で受け付けられ、バンク０のプリチャージ動作に入
る。この状態をＸＲＡＳ０で示す。プリチャージ中も次
のページミスのＲＥＱパケットを受け付けられないの
で、ＲＤＹＷＲＴ０をＴ１９でインアクティブにする。

【００４７】図９にＲＥＱパケットの一実施形態例の構
成を示す。ＣＬＫの立ち上がりと立ち下がりを使用して
Ｃ０からＣ７の８本の信号でＲＥＱパケットを構成す
る。ＯＰ０からＯＰ４の５ビットを使用して読み出し、
書き込みなどの動作の指定をする。Ａ３からＡ３５でア
ドレスの指定をする。ＩＤ０からＩＤ３の４ビットを識
別符号に使用する。ＲはＲｅｓｅｒｖｅｄの意味であ
る。Ｘはコマンドバスの切り替えのための時間にとられ
て使用できないことを示している。

【００４８】図１０にスタート信号の一実施形態例の構
成を示す。ＣＬＫの立ち上がりと立ち下がりを使用して
１本の信号線でスタート信号を構成する。ＳＹＮは同期
用に使われ、ＳＹＮの次のＳＲＢが１のとき、スタート
信号がアクティブで、つづいてくる４ビットがＩＤであ
ることを示す。ＩＤ０からＩＤ３の４ビットは識別符号
である。Ｒはリザーブの意味である。この実施形態例で
は、ＳＹＮ，ＳＲＢ，ＩＤ３，ＩＤ２，ＩＤ１，ＩＤ
０，Ｒ，Ｒの８ビットでスタート信号を形成する。

【００４９】ＲＥＱパケットもスタート信号も信号線の
数をふやせば、時間を短縮できる。

【００５０】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のルックアサイド型のメモリ
コントローラを使用したシステムおよび前記システムに
使用するのに必要なＤＲＡＭは、上記実施形態例の構成
にのみ限定されるものでなく、上記実施形態例の構成か
ら種々の修正及び変更を施したメモリコントローラを使
用したシステムおよびＤＲＡＭも、本発明の範囲に含ま
れる。

【００５１】

【発明の効果】以上説明したように、本発明のＤＲＡＭ
を使用した本発明のルックアサイド型のメモリコントロ
ーラを使用したシステムは、メモリのアクセスのラテン
シイを短くし、しかもデータバスの実効バンド幅を大き
くすることが出来、システムのパーフォーマンスを著し
く向上させるという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態例のＤＲＡＭ制御システム
のブロック図。

【図２】本発明の一実施形態例のメモリコントローラの
メモリバス制御部の中のＲＥＱパケット再送部のブロッ
ク図。

【図３】本発明の一実施形態例のＣＰＵのメモリバス制
御部のブロック図。

【図４】本発明の一実施形態例のＤＲＡＭのブロック
図。

【図５】本発明のＤＲＡＭ制御システムのＤＲＡＭ読み
出しのタイミングチャート。

【図６】本発明のＤＲＡＭ制御システムのＤＲＡＭ書き
込みのタイミングチャート。

【図７】本発明のＤＲＡＭのバンクコントロールのメモ
リセル読み出しのタイミングチャート。

【図８】本発明のＤＲＡＭのバンクコントロールのメモ
リセル書き込みのタイミングチャート。

【図９】本発明の一実施形態例のＲＥＱパケットの構
成。

【図１０】本発明の一実施形態例のスタート信号の構
成。

【図１１】従来技術のＤＲＡＭ制御システムのブロック
図。

【図１２】従来技術のＤＲＡＭ制御システムのタイミン
グチャート。

【符号の説明】

１０ ＣＰＵ １２ ＣＰＵアドレス １３ ＣＰＵコントロール信号 １４ ＣＰＵデータバス ２０ メモリコントローラ ２１ コマンドバス ２２ メモリデータバス ２３ スタート信号 ２４ ＸＧＮＴ ２５ メモリコントロールバス ３０、３１、３２、３３ メモリ ５０ ＲＥＱパケット記憶部 ５１ ＲＥＱパケット出力部 ５２ メモリバンクモニタ部 ５３ バンク比較部 ５４ 制御信号遅延部 ６０ 識別符号記憶部 ６１ ＲＥＱパケット出力部 ６２ 識別符号検出部 ６３ 識別符号比較部 ６４ データ送受信部 １００ ロウアドレス・バッファ １０１ ロウアドレス・デコーダ １０２ メモリセルアレイ １０３ センスアンプ １０４ ビット・スイッチ １０５ データラッチ １０６ セレクタ １０７ リードバッファ １０８ ドライバ １１０ カラムアドレス・バッファ １１１ カラムアドレス・デコーダ １１２ ライトバッファ １１３ レシーバ １２０ 識別符号記憶部 １２１ 識別符号検出部 １２２ 識別符号比較部 １３０ 制御信号生成部

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のバンクを備えるＤＲＡＭを共有する
   第１及び第２のメモリバス制御部を有するＤＲＡＭの制
   御システムにおいて、前記第１及び第２のメモリバス制
   御部の一方が、 外部信号に基づいて、前記複数のバンクの何れかが現在
   アクティブであるかを検出するメモリバンクモニタ部
   と、 前記メモリバンクモニタ部でアクティブであると検出さ
   れたバンクと、前記外部信号に基づいて、新しくアクセ
   スされるメモリセルのバンクとを比較するバンク比較部
   と、 前記外部信号を記憶する外部信号記憶部と、 前記バンク比較部でバンク相互の一致が検出されたとき
   には、所定時間遅延させた後、前記外部信号記憶部の内
   容を出力させるための制御信号遅延部とを備えることを
   特徴とするＤＲＡＭの制御システム。
2. 【請求項２】複数のバンクを備えるＤＲＡＭの制御シス
   テムにおいて、メモリバス制御部が、識別符号を付加し
   たコマンドを出力するコマンド出力部と、 スタート信号に付加された識別符号と前記コマンドの識
   別符号とを比較する識別符号比較部と、 前記識別符号比較部で識別符号の一致が検出されたとき
   には、データバスからのデータを読み込むデータ受信部
   を備えることを特徴とするＤＲＡＭの制御システム。
3. 【請求項３】ＤＲＡＭにおいて、コマンドに付加された
   識別符号を記憶する識別符号記憶部と、 スタート信号に付加された識別符号を検出する識別符号
   検出部と、 前記識別符号記憶部の識別符号と前記識別符号検出部の
   識別符号とを比較する識別符号比較部と、 前記識別符号比較部で識別符号の一致が検出されたとき
   には、前記コマンドで指定されたメモリセルアレイから
   データを出力するデータ出力部を備えることを特徴とす
   るＤＲＡＭ。