JPH1027481A

JPH1027481A - 半導体集積回路

Info

Publication number: JPH1027481A
Application number: JP18236096A
Authority: JP
Inventors: Hisayuki Higuchi; 久幸樋口; Makoto Suzuki; 鈴木　　誠; Hiroyuki Mizuno; 弘之水野; Koichiro Ishibashi; 孝一郎石橋; Masaru Tachibana; 大橘; Keijiro Uehara; 敬二郎上原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-07-11
Filing date: 1996-07-11
Publication date: 1998-01-27
Anticipated expiration: 2016-07-11
Also published as: JP3686480B2

Abstract

(57)【要約】【課題】連想記憶装置の一致検出動作を高速にする。【解決手段】ＣＡＭセル２３はＮＭＯＳ２６を介して一
致検出線２５に接続され、一致検出回路７３は、この一
致検出信号線２５に接続して加速回路３５６と差動増幅
回路３２とを有する。加速回路３５６は、データ一致検
出の開始時に一致検出信号線２５の電位を参照電位ＶＲ
近くまで急速に引き上げ、この線に接続された複数のメ
モリセルの全てが一致検出信号を出力したためにそれら
と線２５を接続するＮＭＯＳ２６が全てオフとなった後
は、一致検出信号線２５の電位を基準電圧ＶＲより大き
な電位に引き上げ、かつ、これらのメモリセルの少なく
とも一つが不一致検出信号を出力したためにこれらのＮ
ＭＯＳ２６の少なくとも一つがオンになった後は、一致
検出信号線２５の電位を基準電圧ＶＲより小さな値にす
る電流を一致検出信号線２５に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
ＬＳＩに搭載されるＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ
ＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）もしくはキャッシ
ュメモリに使用される連想記憶装置（以下、単にＣＡＭ
とよぶ）およびそれに適した差動増幅回路に関する。

【０００２】

【従来の技術】最近のマイクロプロセッサＬＳＩには、
ＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄｅ
Ｂｕｆｆｅｒ）もしくはキャッシュメモリが搭載さ
れ、それらはＣＡＭ（ＣｏｎｔｅｎｔＡｄｄｒｅｓｓ
ａｂｌｅＭｅｍｏｒｙ）で構成されている。例えば、
ＴＬＢは、プログラムにより指定された複数の仮想アド
レスを記憶するＣＡＭ部と、それらの仮想アドレスに対
するアドレス変換結果（実アドレス）を保持するＲＡＭ
部とからなり、仮想アドレスに対するアドレス変換が必
要になったときに、このＴＬＢを参照して、その仮想ア
ドレスに一致する仮想アドレスがＣＡＭ部に記憶されて
いる場合、その仮想アドレスに対する変換済みの実アド
レスをＲＡＭ部より出力する。これによりアドレス変換
を繰り返す必要をなくしている。

【０００３】ＴＬＢにはフルアソシアティブ方式とセッ
トアソシアティブ方式が主に用いられている。従来のフ
ルアソシアティブ方式の典型的なＴＬＢは、入力された
仮想アドレスと、ＴＬＢ内のＣＡＭ部に記憶した複数の
仮想アドレスの各々との一致を調べ、それらの記憶され
た複数の仮想アドレスの中に、入力された仮想アドレス
と一致した仮想アドレスが存在するとき、その一致した
仮想アドレスに対応してＲＡＭ部に記憶された実アドレ
スを出力する。このように、従来のフルアソシアティブ
方式の典型的なＴＬＢは、ＣＡＭ部に記憶している全て
の仮想アドレスと入力された仮想アドレスとを比較す
る。

【０００４】従って、このようなＴＬＢは、上記の比較
を行うための一致検出回路の数が多いこと、これに伴っ
てＴＬＢの回路面積が増えること、消費電力が大きくな
ること、上記比較においては、ＣＡＭ部内にて比較が行
われ、そこに記憶されているデータ（今の場合には仮想
アドレス）はＣＡＭ部の外部に読みだされることはない
のでＣＡＭ部に記憶されたデータの信頼性の確認やＣＡ
Ｍ部デバイスの故障診断ができないこと等が欠点とされ
ている。また、回路面積の増加を抑制するために、上記
比較には簡単な一致検出回路が用いられ、動作速度は二
義的に考慮されることが多い。このため、データ（今の
場合には、仮想アドレス）の比較に要する時間は長くか
かることになる。しかし、記憶しているデータすべてに
わたって比較するのでセットアソシアティブ方式のＴＬ
Ｂくらべてデータの一致確率が高くなる長所をもってい
る。

【０００５】上記フルアソシアティブ方式のＴＬＢの比
較を高速化するための従来技術として、検索データと記
憶データとの比較を行なうための一致検出回路をＣＡＭ
部の各メモリセルごとに備えることも提案されている
（特開昭５９ー２３１７８９）。しかし、この技術で
は、一致検出回路の総数が大きくなるという問題があ
る。

【０００６】この一致検出回路を高速化する技術が、Ｉ
ＥＥＥＪｏｕｎａｌｏｆＳｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓｖｏｌ．２８、Ｎｏ．１１ｐ
ｐ．１０７８−１０８３（１９９３）に報告されてい
る。この従来技術では、高速な一致検出のために、一致
検出信号線のほかに、参照信号線を一致検出信号線に並
行して設け、かつ、電圧供給信号線も一致検出信号線に
並行して設けて、一致検出のＭＯＳＦＥＴで差動型のＮ
ＯＲ回路を構成している。この従来技術のＴＬＢは、高
速に動作するが、配線数が従来のＴＬＢでは１本である
のに対して３本必要である。したがって、回路面積が大
きい。

【０００７】

【発明が解決しようとする課題】このように従来のＣＡ
Ｍでは、一致検出回路の動作速度、ＣＡＭ部の回路面
積、消費電力に改善の余地がある。これらの問題を解決
する技術として、本出願人は、特願平７ー５８４９１号
（平成７年３月１７日出願）において、ＴＬＢに適した
改善されたＣＡＭを提案し、さらに、特願平７ー２３１
０２４号（平成７年９月８日出願）において、キャッシ
ュメモリに適したＣＡＭを提案した。

【０００８】また、従来のフルアソシアティブ方式のＴ
ＬＢや仮想アドレスのキャッシュメモリでは、そこに保
持されたデータに障害が発生すると、本来ヒットすべき
でない入力データに対してヒットすることが生じる。

【０００９】本発明の目的は、より高速なＣＡＭを有す
る半導体集積回路を提供することである。

【００１０】本発明の他の目的は、保持されたデータに
障害が発生したときに、間違ってヒットすることがない
ＣＡＭを有する半導体集積回路を提供することである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体集積回路に設けた連想記憶装置
は、一致検出信号線の電位を検出するための一致検出回
路内に、一致検出信号線の電位と参照電位の電位差を検
出する差動増幅器と加速回路とを有し、この加速回路
は、データ一致検出の開始時に上記一致検出信号線の電
位を参照電位近くまで急速に引き上げ、上記複数のメモ
リセルの全てが一致検出信号を出力したために上記複数
のＭＯＳトランジスタが全てオフとなった後は、上記一
致検出信号線の電位を上記基準電圧より大きな電位に引
き上げ、かつ、上記複数のメモリセルの少なくとも一つ
が不一致検出信号を出力したために上記複数のＭＯＳト
ランジスタの少なくとも一つがオンになった後は、上記
一致検出信号線の電位を上記基準電圧より小さな値にす
る電流を上記一致検出信号線に供給するように構成され
る。

【００１２】さらに上記他の目的を達成するために、本
発明による半導体集積回路に設けた連想記憶装置は、複
数のメモリセルに記憶されたデータのパリティビットも
それらのメモリセル内に記憶する。

【００１３】

【発明の実施の形態】以下、本発明に係るＣＡＭを図面
に示したいくつかの実施の形態を参照してさらに詳細に
説明する。なお、以下においては、同じ参照番号は同じ
ものもしくは類似のものを表わすものとする。また、第
２の実施の形態以降では、第１の実施の形態との相違点
を主に説明する。

【００１４】＜発明の実施の形態１＞まず、本発明に係
るＣＡＭを使用したＴＬＢを有するマイクロコンピュー
タシステムを説明する。図１４において、マイクロプロ
セッサユニット（ＭＰＵ）１００は、中央処理ユニット
（ＣＰＵ）１０１からメモリ制御ユニット１０６、実ア
ドレスキャッシュ１０４を介して、メモリユニット１０
８のデータをアクセスし、入出力制御ユニット１０５を
介して外部記憶装置１０９をアクセスする。メモリ制御
ユニット１０６はＣＰＵから与えられる仮想アドレスを
実アドレスに変換し、変換された実アドレスで実アドレ
スキャッシュ１０４やメモリユニット１０８のデータを
アクセスする。メモリ制御ユニット１０６は、この仮想
アドレスと、上記変換により得られた実アドレスとを保
持するＴＬＢ２００を有し、後に同じ仮想アドレスがＣ
ＰＵから与えられたときには、このＴＬＢ２００内の、
実アドレスを使用する。このときには、メモリ制御ユニ
ット１０６内でのアドレス変換を行わずに、実アドレス
を得ることができる。このＴＬＢは、本発明によるＣＡ
Ｍにより構成される。

【００１５】図１はこのＴＬＢの概略ブロックを示す。
図において、ＣＡＭ部（１）７００、ＣＡＭ部（２）７
１０は複数のアドレス情報を保持するための、マトリッ
クスに配列された複数のＣＡＭセルからなり、各ロー
は、一つのアドレス情報を保持する。ＣＡＭ部（１）７
００、ＣＡＭ部（２）７１０は、これらのアドレス情報
を分割して保持する。以下では、これらのＣＡＭ部にま
とめて言及するときには、単にＣＡＭ部ということがあ
る。一致検出部７３０は、それぞれ一つのローに対応し
て設けられた複数の一致検出回路からなり、各一致検出
回路は、信号ＣＰＵから線９２を介して供給されたアド
レス情報とＣＡＭ部７００、７１０の内のその一致検出
回路が接続された一つのローに保持されたアドレス情報
との一致を検出する。ＣＰＵから送られてくるアドレス
情報およびＴＬＢ内に記憶されるアドレス情報には、仮
想アドレス（以下ＶＡと書く）そのほかの情報が含まれ
る。

【００１６】データＲＡＭ部７５０は、マトリックス状
に配列された複数の実アドレス保持用のメモリセルを有
するＳＲＡＭメモリからなり、各ローは一つの実アドレ
スを保持し、ＣＡＭ部７００、７１０の一つのローに対
応して設けられ、そのローに対応する一致検出回路が一
致を検出したときに、そのローに対応するデータＲＡＭ
部７５０内のローに保持された実アドレスを読み出し、
センス＆出力回路７６０がこれをセレクタ７７０を介し
て出力する。

【００１７】前置ＣＡＭ部７８０は、ＣＡＭ部７００、
７１０に保持された複数のアドレス情報より少ないアド
レス情報を保持するもので、ＣＡＭ部７００、７１０で
の一致検出より前に、動作する。このために、前置ＣＡ
Ｍ部７８０も、アドレス情報を保持するための、マトリ
ックス状に配列されたＣＡＭセルからなるが、ＣＡＭ部
７００、７１０のローよりははるかに少ない、数個のロ
ーよりなり、さらに、これらのＣＡＭセルは、ＣＡＭ部
７００、７１０のように二つの部分に分割はされていな
い。なお、一致検出部８３０は、前置ＣＡＭ部７８０の
一つのローにそれぞれ対応して設けられた一致検出回路
からなり、それぞれは、一致検出部７３０内の一致検出
回路と同様の構造を有する。

【００１８】データ記憶回路７９０は、前置ＣＡＭ部７
８０の一つのローに対応してそれぞれ設けられた、実ア
ドレス保持用の複数のレジスタからなり、一致検出部８
３０内のいずれかの一致検出回路が、線９２から供給さ
れたアドレス情報に対する一致を検出したときには、そ
の一致検出回路が接続されたローに対応するレジスタ内
の実アドレスを出力する。電源制御回路８１は、一致検
出部８３０で一致が検出されたときに、一致検出部７３
０への電源供給を停止し、その動作を中止させ、それに
より電力低減を図る。

【００１９】書き込み制御部８００は、ＣＰＵから線９
４を介して供給される書き込みデータをデータ記憶回路
７９０あるいはデータＲＡＭ部７５０に書き込む回路で
ある。デコーダ６９は、ＣＰＵから線９０を介して供給
されるローセレクト信号により指定される一つのローを
選択し、ＣＰＵから線９２を介して供給されるアドレス
情報を書き込むべきローと、ＣＰＵから線９４を介して
供給されるデータを書き込むべき、データＲＡＭ部７５
０内のローを選択する。同様に、デコーダ６８は、ＣＰ
Ｕから線９０を介して供給される上記ローセレクト信号
により指定される、前置ＣＡＭ内の一つのローとデータ
記憶部回路７９０内の一つのレジスタを、それぞれアド
レス情報および書き込みデータの書き込みのために選択
する。

【００２０】以上の回路のブロック構造は、先に出願し
た特願平７ー５８４９１号に記載のものと基本的に同じ
であるが、本実施の形態は、主として一致検出部７３
０、８３０、センス＆出力部７６０がより高速に動作す
るように構成されている点でこの先願記載のものと異な
る。

【００２１】図２には、ＣＡＭ部（１）７００、ＣＡＭ
部（２）７１０の回路構造を示す。７０はＣＡＭ部
（１）７００の要部を示し、２３は、一つのローに属す
る複数、例えばおおよそ３０個のＣＡＭセルの一つを示
す。１０は、このメモリセルが属するカラムに設けられ
たインバータである。７１はＣＡＭ部（２）７１０の要
部を示し、９３は、同じローに属するＣＡＭ部（２）７
１０の複数のＣＡＭセルの一つを示す。８７は、一致検
出部７３０内のこのローに対するＣＡＭ部（２）７１０
のための一致検出回路である。ＣＡＭ部（２）７１０は
各ローに対して数ビット、ここでは３ビットのメモリセ
ルからなる。一致検出回路８７は、これらのメモリセル
の出力８４、８５、８６が入力されるＮＡＮＤ回路によ
り構成されている。７３は、一致検出部７３０内のこの
ローに対するＣＡＭ部（１）７００とＣＡＭ部（２）７
１０のための一致検出回路で、差動増幅回路３２と、出
力回路４３と、トランジスタ３０、３１、３３、３５、
３６とからなる。以上の述べた要素を含むブロック７２
がＴＬＢを構成するＣＡＭアレーの１行（１エントリ
ー）を構成する。本実施例では回路ブロック７２が６４
行分設けられてＣＡＭアレー部を構成する。端子２１は
ＣＰＵに接続される線９２（図１）の一つで、ＣＰＵか
ら供給されるアドレス情報の１ビットが入力される。イ
ンバータ１０は、この１ビットの信号２１の補の信号を
線２２に生成する。

【００２２】このＣＡＭの構造の内、本実施の形態で
は、一致検出回路７３内に加速回路３５６以外は、先願
特願平７ー５８４９１号に記載の回路と基本的に同じで
あり、それらの部分の回路の動作と特徴はその先願に記
載したとおりである。この加速回路３５６は、トランジ
スタ３５、３６からなり、差動増幅回路３２での検出動
作を加速する働きを有する。さらに、後に説明するよう
に、差動増幅回路３２の端子３７に供給する参照電圧を
発生する回路を工夫し、差動増幅回路３２での消費電力
を低減するようになっている。

【００２３】以下、図２の回路の動作を説明する。入力
アドレス情報の１ビットがデータ線２１に印加され、そ
れに接続されインバータ１０によってその入力信号の補
の信号が補のデータ線２２に発生される。データ線２
１、２２上の一対の相補の信号はＣＡＭセル２３に導か
れる。例えば、データ線２１の入力信号が高レベルの信
号であってＣＡＭセル２３の記憶データがノード１８が
高レベルであるときにはＮ型ＭＯＳトランジスタ（以
下、ＮＭＯＳと呼ぶ）１９が導通し、データ線２２上の
入力信号の補信号である低レベルの信号をＮＭＯＳ２６
のゲートに供給するので、ＮＭＯＳ２６はＯｆｆ状態と
なる。この状態をデータが一致したとする。データが不
一致のときを説明する。データ線２１の入力データが低
レベルで、ＣＡＭセル２３のノード１８が高レベルであ
るときを説明する。このときにもＮＭＯＳ１９が導通し
て高レベルの信号をＮＭＯＳ２６のゲートに導き、ＮＭ
ＯＳ２６は導通する。ＣＡＭセル２３のノード１８が低
レベルであるときには、上述の入力信号との関係が入れ
替わるのみなので説明を省略する。すなわち、ＣＡＭ部
ではデータの一致と不一致とがＮＭＯＳ２６の非導通と
導通によってしめされる。

【００２４】ＣＡＭ部（１）７００には入力されるアド
レス情報のビット数よりＣＡＭ部（２）７１０のビット
数（今の例では、３）だけ少ない数だけ、図２の７０で
示す要素回路が設けられ、これらの全ての要素回路のＮ
ＭＯＳ２６に相当するＮＭＯＳのドレインは、一致検出
信号線２５に並列に接続されている。このように構成す
ると入力されたアドレス情報の内、全てのビットマイナ
ス３ビットがＣＡＭセルに記憶されたアドレス情報に一
致したときのみ一致検出信号線２５は接地端子から切り
離される。なお、ワード線２４はＣＡＭセル２３にデー
タを書き込むためのもので、ワード線２４を高レベルに
持ち上げることでＣＡＭセル２３にデータ線対２１、２
２上のデータを書き込むことができる。

【００２５】上述したように、ＣＡＭ部（１）に入力さ
れるアドレス情報ビットとＣＡＭ部（１）内の同数のＣ
ＡＭセルの記憶データとがすべて一致したときには一致
検出信号線２５は接地端子から切り離されているので、
Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）３
０、３１、３５、ＮＭＯＳ３６によって電流を供給する
と、一致検出信号線２５の電位は引き上げられる。時間
が十分経過したときのこの一致検出信号線２５の最終到
達電位は正の電源電圧になる。ここでＮＭＯＳ３３は、
一致検出動作の開始時に一致検出信号線２５を接地電位
にして検出条件を整える働きをする。

【００２６】入力アドレス情報とＣＡＭセルのデータと
が１ビットのみ不一致のときの一致検出信号線２５の変
化を説明する。ＣＡＭ部（２）の３ビットが全て一致す
ると仮定する。後に説明するように、この場合には、Ｐ
ＭＯＳ３０のゲートにはローレベルが供給される。入力
アドレス情報とＣＡＭ部（１）内の一つのローに属する
ＣＡＭセルのデータとが１ビットのみ不一致のときにＰ
ＭＯＳ３０、３１、３５、ＮＭＯＳ３６によって供給さ
れる電流を１個のＮＭＯＳ２６に流れる電流にほぼ等し
く設計しておくと、一致検出信号線２５の電位は正の電
源電圧の約１／２に達してそれ以上には上昇しなくな
る。この供給電流によってこのときの到達電位は制御で
きるので、この供給電流の制御によってこの到達電位を
接地電位よりＮＭＯＳのＶｔだけ高い電位に設定する。
このようにすると差動増幅回路３２には殆ど電流が流れ
なくなる。すなわち、一つのローのＣＡＭセルの全てで
一致が生じるときのみ差動増幅器３２に電流が供給さ
れ、少なくとも一つのＣＡＭセルで不一致が生じるとの
ときには電流がほとんど流れない。一致するのはＣＡＭ
の１エントリ（ＣＡＭセルマトリックスの１行をエント
リと通称されるので以下エントリと書く）のみで残りの
エントリーは全てデータが不一致であるからこの設定に
よって消費電力は大幅に削減される。

【００２７】差動増幅器３２の参照電位（端子３７に供
給する電位）についてはあとで述べるが、１個のデータ
のみ不一致のときの一致検出信号線２５の電位よりわず
かに高い電位に設定する。ＮＭＯＳ３６のゲートには所
定の電位が与えられており、ＰＭＯＳ３５から供給され
る電流によって信号線２５が引き上げられる電位の上限
を決める働きをする。このようにするとＰＭＯＳ３５か
ら供給される電流によって信号線２５を所定の電位まで
短時間で引き上げることができ、差動増幅器３２の一致
検出を高速化することができる。信号線２７、２８、２
９はそれぞれ一致検出信号線への電流を供給するＰＭＯ
Ｓ制御信号線、差動増幅器の電流制御用のＮＭＯＳ３４
に供給する信号線、ＮＭＯＳ３６のゲート電位供給信号
線である。

【００２８】図３は図２の差動増幅回路３２の端子３７
に与える参照電圧およびＮＭＯＳ３６のゲートに与える
電圧を発生する回路で、差動増幅回路３２でのデータ一
致検出をより高速におこなうように構成されている。Ｎ
ＭＯＳ１０２は図２のＣＡＭセル２３内のＮＭＯＳ２６
と同じ形状を有し、そのゲートに与えられる電圧（Ｖｃ
ｃ−Ｖｔ）は同セル２３の一致検出電圧の高レベル（デ
ータが不一致のときにＮＭＯＳ２６のゲートに供給され
る電圧で、Ｖｃｃは正の電源電圧、ＶｔはＮＭＯＳ２６
のしきい電圧である）の電位であって、この電位供給に
よって、ＣＡＭセルが不一致のときにながれる電流と等
しい電流をＰＭＯＳ１０３に供給する。１１個のＭＯＳ
を用いるＣＡＭセルではこの電位はＶｃｃである。この
ＮＭＯＳに流れる電流はＰＭＯＳ１０３と同じ形状のＰ
ＭＯＳを介して同電流と等しい電流がＮＭＯＳ１０５、
１０６に供給されて、図２のＮＭＯＳ３６に与えるゲー
ト電圧ＶＲ１を線２９に発生させる。この回路によって
ゲート電圧ＶＲ１はＮＭＯＳのしきい電圧Ｖｔの約２倍
の電位に設定される。ゲート電圧ＶＲ１は厳密にこの電
位である必要はなく、別途発生させた電圧を供給しても
よいが、Ｖｔの２倍の電位に設定すると後で述べる参照
電圧ＶＲの電位がＶｔに設定され、差動増幅器１１３の
消費電力が少なく、かつ高速動作する電位となる。ゲー
ト電圧ＶＲ１はゲート１０８に供給される。ＮＭＯＳ１
０９はＮＭＯＳ１０２と同じ形状をもち、ＰＭＯＳ１１
０は一致検出信号線への電流供給を行うＰＭＯＳ３５
（図２）より約２０％供給電流が大きい。また、ＰＭＯ
Ｓ３５は所定の時間に一致検出信号線２５に電流を供給
するもので、そのゲートは電流が供給される間は接地レ
ベルに保持される。

【００２９】図４は、図３の回路の主要ノードの電位の
時間変化を示している。信号Ｖａｃｃは、信号一致検出
信号線２５への供給電流を制御する、線２７を介してＰ
ＭＯＳ３１、３５に印加される信号で、検出加速パルス
とも呼ぶ。この信号が、Ｖｃｃから接地レベルに変化す
ると一致信号線２５に接続されているＣＡＭセル２３が
すべて一致しているときには、図４に”一致”としめし
た電圧波形のように一致検出信号線２５の電位は時間と
ともに上昇する。ここで、Ｖａｃｃが接地レベルに引き
下げられた時刻から参照電圧ＶＲに引き上げられるまで
の時間変化が急速であるのは、参照電圧ＶＲまではＮＭ
ＯＳ３６を介してＰＭＯＳ３５から電流が供給されるた
めである。一致検出信号線２５の電位がＶＲに達すると
ＮＭＯＳ３６のゲートとソース間電圧がしきい電圧Ｖｔ
となるので、ＮＭＯＳ３６を介する電流の供給は停止
し、それにより一致検出信号線２５の電位の上昇速度は
低下する。一方、図４には、一致検出信号線２５に接続
されたＣＡＭセルの内１個のみが不一致の時の同信号線
電位の時間変化を”不一致”の記号で示している。この
ときにはＮＭＯＳ３６を介してＰＭＯＳ３５から電流は
供給され続けるが、電流を供給するＰＭＯＳ１１０の電
流がＰＭＯＳ３５より多いために、参照電圧ＶＲまでは
上昇せずに電位上昇は停止する。一致検出信号線２５に
接続されたＣＡＭセルが２個以上不一致のときにはその
電位上昇がさらに小さくなることは容易に理解できる。

【００３０】以上述べたように図２の回路では、一致検
出を一致検出信号線２５の電位と参照電圧線ＶＲとの差
によって検出でき、また、検出加速パルスＶａｃｃが接
地レベルに引き下げられた直後はＮＭＯＳ３１、３６に
よって供給される電流によって一致検出信号線が参照電
圧ＶＲまで高速に引き上げられるために一致検出動作が
高速化される。また、不一致の一致検出信号線の電位は
参照電圧ＶＲを越えることはないので、Ｖａｃｃを接地
電位に保持する時間を厳密に限定する必要はなく、回路
の制御が容易であることも本回路の特徴である。しか
し、Ｖａｃｃが接地レベルにある期間はＭＯＳ３１、３
６によって不一致の一致検出信号線２５に電流が供給さ
れ続けるので、消費電力削減には一致検出の信号が出力
されれば速やかに高レベルにＶａｃｃを引き上げ電流の
供給を停止することが望ましい。なお、参照電圧発生回
路１０１は、図１の差動増幅回路３２以外の差動増幅器
にも適用できる。

【００３１】ここで、図２を用いて、ＣＡＭ部（２）７
１０の働きを簡単に説明する。この回路は先願特願平７
−５８４９１号に記載したものと実質的に同じである。
ＣＡＭ部（２）７１０はアドレス入力（入力信号）の内
の３ビット程度の信号が一致検出の対象にされる。そこ
に含まれるＣＡＭセル９３は、ＣＡＭ部（１）のメモリ
セル２３とほぼ同じ構造を有するが、回路の接地が異な
っており、それぞれでの一致検出の結果、一致が検出さ
れると、線８４、８５、８６がそれぞれハイレベルにな
る。ＣＡＭ（２）用の一致検出回路８７は、これらの信
号線が全てハイの時のみに、対応する一致信号発生回路
７３内のＰＭＯＳ３０にローレベルを供給して、この回
路７３を駆動する。こうして、ＣＡＭ部（１）内の全一
致検出回路７３の内の一部のみを駆動するようになって
いる。

【００３２】図５は、前置ＣＡＭ部７８０の要部とその
ための一致検出回路部８３０の要部を示す。図では、図
２と同じ構造の要素には同じ参照番号を付けてある。図
５と図２とから分かるように、前置ＣＡＭ部７８０は、
ＣＡＭ部（１）７００と同じ構造を有する。前置ＣＡＭ
部のための一致検出部８３０内の一致検出回路８３に
は、図２に示したＣＡＭ部（２）７１０のための一致検
出回路８７がなく、これにともない、ＣＡＭ部のための
一致検出回路７３内のＮＭＯＳ３０がない。しかし、一
致検出部８３０内の一致検出回路８３にはＣＡＭ部のた
めの一致検出回路７３内のＰＭＯＳ３５、ＮＭＯＳ３６
からなる加速回路３５６が設けられているのは図２と同
じである。従って、前置ＣＡＭ部７８０とそのための一
致検出回路部８３０の回路動作は、ＣＡＭ部（１）７０
０、一致検出回路部７３０と同様なので説明は省略す
る。

【００３３】図１のＲＡＭデータ部７５０は一般にはＳ
ＲＡＭメモリにより構成できる。ＳＲＡＭでは、一般に
メモリセルはフリップフロップの構造をし、一対のデー
タ線に接続される。センス＆出力回路７６０は、それぞ
れのデータ線対に対応して、その一対のデータ線の電圧
を差動で検出するセンスアンプを有する。図６は、この
ようなセンスアンプに好適なセンスアンプを示す。この
回路の特徴は差動増幅器の入力換算のオフセット電圧を
軽減して高速に微小な電圧信号を差動増幅器で検出する
ことにある。

【００３４】さらに、詳しくは、ゲートに入力信号が接
続され、ドレインが正の電源Ｖｃｃに、また、ソースは
所定の電流を供給するＮＭＯＳ２０３、２０４に接続さ
れたＮＭＯＳ２０１、２０２が設けられ、そのソース端
子が差動増幅器を構成するＮＭＯＳ２０５、２０６のゲ
ートにそれぞれ接続される。このとき、ＮＭＯＳ２０
１、２０２のゲート・ソース間の電圧Ｖｇｓは電流が小
さいときにはＮＭＯＳ２０３、２０４から供給される電
流Ｉｅｆとの間にＩｅｆ＝Ｉｏｅｘｐ（（Ｖｇｓ−Ｖ
ｔ）／ｎｋＴ）の関係がある。すなわち、ＩｅｆをＮＭ
ＯＳ２０３、２０４によって制御すれば、ＮＭＯＳ２０
１、２０２のゲート・ソース間の電圧を任意に制御でき
る。

【００３５】ここで、ＮＭＯＳ２０１、２０２、２０
５、２０６、ＰＭＯＳ２２１、２２２で生じる出力端子
２０７、２０８の電圧差をゼロになるように電流Ｉｅｆ
を制御すれば、これらの回路を構成するＮＭＯＳの特性
に不一致があってもこれらが補正されて、あたかも完全
に特性がそろった回路と同等の性能を実現できる。ま
た、ＮＭＯＳ２０１、２０２に流す電流が上記の関係を
逸脱する領域に多少入っても、両者の関係は一義的に確
定するので、電流の調整によって同様の補正をおこなう
ことができることはいうまでもない。以下、回路の動作
を詳細に説明する。

【００３６】入力端子ＩＮ、ＩＮＢにはメモリ回路のデ
ータ線対が接続され、メモリセルからの電流によって両
線間には電位差が生じる。この電位差はデータの読み出
し開始時には０Ｖであって、時間に比例して増加する。
データ読み出し開始時のデータ線の電位は正の電源電圧
Ｖｃｃである。データの読み出し開始以前にＶｃｓ、Ｖ
ｓｗが高レベルに引き上げられ、ＮＭＯＳ２０１、２０
２に電流が供給されるとＮＭＯＳ２０５、２０６のゲー
トには（Ｖｃｃ−Ｖｔ）の電位が与えられ出力端子２０
７、２０８の電位を引き下げる。ＮＭＯＳ２０１と２
０２、２０５と２０６、ＰＭＯＳ２２１、２２２の特性
がそろっていれば、出力端子２０７、２０８の電位は等
しいが、アンバランスがあるとそのアンバランスに応じ
て出力端子間に電位差が生じる。

【００３７】例えば、端子２０８の電位が高くなったと
きにはその電位がＮＭＯＳ２０９を通してＮＭＯＳ２０
３のゲートに供給されＩｅｆが増加する。これによって
ＮＭＯＳ２０５のゲート電位が引き下げられて出力端子
２０７の電位が上昇して出力端子２０７、２０８間の電
位差を減少させる。電位差の減少率はＮＭＯＳ２０５、
２０６および２０３、２０４で構成する差動増幅器の電
圧利得の逆数である。電圧利得は２段の差動増幅器で容
易に２０ｄｂが得られ、入力換算のアンバランスは５ｍ
Ｖ以下になった。このように、アンバランスを補正した
のち、入力信号の検出を開始する。まず、Ｖｓｗを低レ
ベルにして出力端子２０７、２０８からＮＭＯＳ２０
３、２０４のゲート端子を切り離す。しかし、ゲート電
位は容量２１１、２１２によって保持される。この切り
離しで生じるゲート電位の変化はＮＭＯＳ２０３、２０
４が差動回路になっているので軽減される。この状態で
入力端子ＩＮ、ＩＮＢに検出信号を接続するとアンバラ
ンスが補正された状態で入力信号を検出でき、高速に信
号検出する回路が得られた。

【００３８】＜発明の実施の形態１の変形例＞（１）他のセンスアンプ（その１）図７は、図６で記したセンスアンプとは、電流を供給す
る部分が異なる他のセンスアンプを示す。この図では、
所定の電流を供給するために出力端子２０７、２０８の
電圧の差を調べて、その差がゼロになるようにＥＰＲＯ
Ｍ等で用いられているフローティングゲート構造をも
つＮＭＯＳ２１３、２１４のゲートに電圧を加えて、そ
のフローティングゲートの電圧を調整して、恒久的に出
力端子間の電位差をゼロに設定する回路である。この方
法によれば、集積回路を製造した時点で検査して、電流
Ｉｅｆを設定するのみで恒久的にＭＯＳＦＥＴのデバイ
ス特性の不一致を補正できる。

【００３９】（２）他のセンスアンプ（その２）図８は、図６で記したセンスアンプとは、電流を供給す
る部分が異なるさらに他のセンスアンプを示す。この図
ではあらかじめＩｅｆを調整するＮＭＯＳ群２１５、２
１６としてそれぞれ３個のＮＭＯＳを設けておき、これ
らの導通／非導通を制御することで供給するＩｅｆを制
御する。このときには、図７で用いたフローティングゲ
ートＮＭＯＳを導通させて接地電位にするか、正の電源
電圧Ｖｃｃにするかに制御動作が単純化されるという特
徴がある。また、Ｉｅｆを制御するＮＭＯＳ群２１５、
２１６の導通／非導通をヒューズの切断等広くプログラ
マブルＲＯＭを用いておこなうことも可能となる。

【００４０】図６の回路は、信号を検出する直前に出力
端子の電位差が小さくなるようにＩｅｆを調整した状態
で入力の信号を検出する。従って、ＮＭＯＳの特性が経
時変化しても、その特性を補正するので、より精度よく
補正できる特徴がある。一方、図７、８の回路では一度
補正をおこなうと、その後の補正が不要で、使用法が限
定されず、通常の増幅器でアンバランスが補正される特
徴を持っている。しかし、経時変化に対しては補正でき
ない。もちろん図７、８の回路でも所望の時刻に再度補
正を実施すれば補正を行える。

【００４１】（３）他の形式のメモリセル発明の実施の形態１において、上記メモリセル２３、９
３に代えて、それ自体公知の、比較機能を有するメモリ
セル、例えば、先願特願平７−５８４９１号で引用した
ものも使用可能である。

【００４２】（４）可変長データに対応するＴＬＢ発明の実施の形態１を可変長データに対応するＴＬＢの
構成するように変形することも可能である。このときに
は、発明の実施の形態１に使用するメモリセルとして、
例えば、図９に示す、特開平１−２２０２９３に記載さ
れた可変長データ用のメモリセルを使用すればよい。こ
のようなＴＬＢについての本発明者による検討の結果、
図９に示されているＮＭＯＳ２６０の設計および設置個
所について新たな知見がえられた。

【００４３】その１はＣＡＭセルに流れる一致検出電流
の減少とそれにともなう一致検出時間の増加である。上
記ＴＬＢでは、ＮＭＯＳ２６０の導通／遮断の動作を可
変長指定ビットによって制御しているが、導通して電流
を流すときにはＮＭＯＳ２５０と直列に接続されている
ために、従来のＣＡＭセルにくらべて電流が減少する。
このため、遅延時間を増加させないためには構成するＭ
ＯＳＦＥＴの駆動能力の向上が求められる。例えば、全
てのＭＯＳＦＥＴのゲート幅をその分増せばよいが、こ
のときには入力信号が導かれるデータ線（例えば、図２
の端子２１、２２が接続されるデータ線）の負荷が大き
くなり駆動時間の増加や消費電力の増加を招く。そこ
で、ＮＭＯＳ２６０のゲート幅のみを増加させることを
検討した。その結果ＮＭＯＳ２５０のゲート幅の１．５
倍以上にＮＭＯＳ２６０のゲート幅を設計すると電流の
減少が大幅に軽減できることを見出した。ＮＭＯＳ２６
０のゲート幅を増加させるとその分ＣＡＭセルの面積を
増加させるが、その増加は軽微であり、また、ＶＡ入力
データ線の負荷の増加もほとんどない結果がえられた。

【００４４】その２は、この検討を通して、ＮＭＯＳ２
６０を複数のＣＡＭセルに１個設けることが面積の点か
らも、また、電気的特性の点からも有利であることが明
らかになったことである。すなわち、入力のＶＡデータ
とＣＡＭセル内のデータとを比較して不一致があるとき
に”不一致”であることを示す信号の最小の信号レベル
は、ＣＡＭセル内のＮＭＯＳ、例えば図９のＮＭＯＳ２
５０が１個導通状態にあることである。すなわち、複数
個のＣＡＭセルに共通して１個のＭＯＳトランジスタ
（例えばＮＭＯＳ２６０）を設置すれば十分といえる。

【００４５】その３は、ＮＭＯＳ２６０の設置個所であ
る。検討の結果、同ＮＭＯＳ２６０のドレインは一致検
出信号線に接続するように設けることで寄生容量増加を
最も抑制できることが示された。この可変長指定ビット
の処理方法は、特に、発明の実施の形態１で述べた、一
致信号を一定の電流を供給して発生させる方法（図２の
一致検出回路７３による一致検出方法）においては供給
電流が限定されているのでその効果がさらによく引き出
された。また、ＮＭＯＳ２６０の共用化によって同回路
の占有面積は軽減された。

【００４６】＜発明の実施の形態２＞本実施の形態で
は、記憶されたデータに誤りが生じたときにも正常に動
作するフルアソシアティブ方式のＴＬＢを提供する。具
体的には、ＣＡＭ部に記憶されたデータのパリティデー
タもＣＡＭ部に記憶する。入力されたデータをメモリ内
に記憶されているデータと照合して一致するデータを見
つけだし、そのデータに関連する記憶情報を出力するメ
モリ（ＣＡＭ）の回路は図２において詳しく説明した。
また、計算機用のアドレス変換装置のＴＬＢの回路とし
て電子情報通信学会論文誌、第Ｅ７９−Ｃ巻、Ｎｏ．
６、ｐｐ．７５７−７６２に詳しく記載されている。し
かし、これらの回路には信頼性向上のためのパリティビ
ットは備えていない。パリティビットをつけ加えるため
にＣＡＭの動作と構成を簡単にまとめる。

【００４７】図２の説明で詳細に記したように、ＣＡＭ
の動作は次のようにまとめられる。まず、比較するため
のデータが入力され、その入力データがマトリックス状
に配置されたＣＡＭ内に記憶されているデータと比較さ
れる。入力データと記憶されているデータとが一致する
と一致した行（ＣＡＭでは１行に入力データと比較され
るデータ（ＣＡＭ部のデータ）と比較されるデータに関
連するデータ（ＲＡＭ部のデータ）が記憶されているの
で、行のことをエントリと呼ぶ）に記憶された関連する
データを読み出し、出力する。

【００４８】図１０には図２のＣＡＭ部に記憶される１
エントリ分のデータをしめしている。ＶＡ１０からＶＡ
３１はＣＡＭ部（図２のＣＡＭ部など）の記憶データを
しめす。図１０のデータがなんらかの障害で１ビット反
転したときを考える。ＶＡ１０からＶＡ３１までのデー
タの中で１ビットのデータが反転すると、障害発生前の
データと同一データがＣＡＭに入力されても記憶されて
いるデータは障害で１ビット反転しているので不一致と
なる。このため、ＣＡＭ部に一致するデータは存在しな
いとして処理されＣＡＭの動作は正常動作である。しか
し、障害で反転したデータと同一のデータが入力される
と両者は一致するので障害の発生したデータのエントリ
のＲＡＭ部のデータを出力することになりＣＡＭは誤っ
たデータを出力する。このようにＣＡＭは従来のメモリ
の動作とは異なった動作をするために、従来の考え方で
パリティビットをつけ加えることはできない。

【００４９】本実施の形態はこのように障害の発生した
データに一致するデータが入力されたときにもデータを
不一致と判定するＣＡＭの構成を提供する。この構成は
発明者が次の関係を見出したことにもとづいている。そ
れは、障害で１ビットのデータが反転した記憶データと
同一の入力データに対するパリティビットの値は障害発
生前のデータのパリティビットの値とは必ず異なるとい
う関係である。すなわち、障害の発生したデータのパリ
ティビットと障害が発生したデータと同一の入力データ
のパリティビットとを比較することで障害が発生したた
めに一致と判定されたデータか正常に一致したデータか
を判別する。このようなパリティビットの機能は、従来
のパリティビットが障害の発生したデータに対して障害
の発生したことを示す信号として用いられる機能とは基
本的に異なっている。すなわち、本実施の形態の構成は
障害が発生したために誤ったエントリのデータが一致と
判定されたときに、そのデータの読み出しを停止するた
めにパリティビットを用いる方法であり、従来のパリテ
ィビットの機能とは全く異なっている。

【００５０】以下に図面を用いて本実施の形態のＣＡＭ
の構成と動作をさらに詳しく説明する。

【００５１】図１７（ａ）は本実施の形態の１エントリ
分の記憶データをしめしている。ＣＡＭ部データの右端
に１ビットのパリティビットＰｃを設けている。パリテ
ィビット以外は図２の構成と同じである。図１７にしめ
す構成のデータに対して比較するデータが入力されたと
きを説明する。図１７（ａ）では記憶データに障害が発
生しなければ、図１７（ａ）のデータと同じ入力データ
に対してパリティビットを含めてＣＡＭ部で一致し、そ
れ以外のデータに対しては不一致となることはあきらか
で、ＣＡＭは正常に動作することが理解できる。１ビッ
トの障害が発生したときのデータの例を図１７（ｂ）に
１エントリ分のデータとして示している。このデータは
１ビットの障害を起こしているので本来一致する入力デ
ータに対しては不一致となる。この不一致の判定はＣＡ
Ｍ内にデータがないとして処理され、その処理に要する
時間は不利益となるが誤ったデータは出力されず、ま
た、ＣＡＭ動作としては正常な動作である。次に、ＣＡ
Ｍに障害の発生したデータと同一のデータが入力された
ときを考察する。先に述べたように障害の発生したデー
タに対してはパリティビットの値が正しくない値となっ
ているので、入力されたデータのパリティビットとは異
なる。故にパリティビットＰｃまで含めてデータの一致
を調べる図１７の構成では障害の発生したデータは不一
致と判定されて誤ったデータが出力されることはなく、
また、ＣＡＭの動作は正常動作である。以上の説明か
ら、ＣＡＭ部にパリティビットを１ビット追加するデー
タ構造のＣＡＭを製作することでデータの信頼性を保証
できる。

【００５２】＜発明の実施の形態２の変形１＞図１８に
は図１７と同様にＣＡＭの１エントリ分の記憶データを
しめしている。図１７と異なる点は、パリティビットＰ
ｒがＲＡＭ部に追加されている点にある。このデータ構
成では上記課題のところで述べたようにＣＡＭ内で２個
のデータが一致する可能性がある。本実施の形態では、
２個のデータの一致を検出する回路を提供し、この回路
で２個のデータが一致したことを検出するとデータを不
一致と判定する。これによって、以下に述べるように課
題を解決する。以下詳しく説明する。

【００５３】記憶データが障害を起こさないときには、
入力データと一致する記憶データに対応するエントリの
ＲＡＭ部のデータが読み出され、ＲＡＭ部に入れたパリ
ティビットＰｒも一致するので、入力されたデータとＲ
ＡＭ部に記憶されたデータの一致を調べ、その一致によ
って信頼性が保証される。また、障害が発生したデータ
と同じデータがＣＡＭ部に記憶されていないときには２
個のデータが一致したことを検出する回路は動作せず、
ＲＡＭ部のデータが読みだされる。しかし、読みだされ
たデータのパリティビットＰｒは上述したようにＣＡＭ
部で一致したデータのパリティビットとは値が異なって
いる。この両パリティビットが比較されて不一致となり
読みだされたデータが誤ったデータであることが検出さ
れる。この検出結果からＣＡＭには一致するデータが存
在しないとする信号を発生することで誤ったデータを出
力することはなく、また、ＣＡＭの動作は正常な動作で
ある。障害が発生したデータと同じデータがＣＡＭ内に
存在して、かつ、そのデータと同じデータが入力された
ときには２個のデータが一致したことを検出する回路
（図１６の回路）によってデータが誤っていることを検
出して一致データが存在しないとして処理すれば、誤っ
たデータは出力されることはなく、かつ、ＣＡＭの動作
は正常動作である。

【００５４】以下、図１６の回路を説明する。信号線５
００、５０１、５６１は入力アドレスがＣＡＭ部の記憶
データと一致したときに一致したエントリをしめす信号
線で、図２の端子４４の信号である。すなわち、一致し
たエントリの信号線はハイレベル、不一致のエントリの
信号線はローレベルに設計される。この信号は図１のデ
ータＲＡＭ部のワード線の信号と兼用できる。信号線５
００、５０１、５６１にはそれぞれＮＭＯＳ５７０のゲ
ートが接続される。そのＮＭＯＳのソースは接地され、
ドレインは並列に信号線６６２に接続され、同信号線は
ＰＭＯＳ５７１のドレインに接続される。同ＰＭＯＳと
同じ形状のＰＭＯＳ５７２のソースは正の電源に接続さ
れ、両ＰＭＯＳのゲートはともにＮＭＯＳ５７３のドレ
インに接続される。ＰＭＯＳ５７２のドレインはソース
が接地されたＮＭＯＳ５７３のドレインに接続され、Ｎ
ＭＯＳのゲートは正の電源に接続される。ＮＭＯＳ５７
３の形状は信号線５００から５６１に接続されたＮＭＯ
Ｓ５７０のゲート幅の１．２ないし１．６倍に設定し、
１．２ないし１．６倍の電流が流れる構造に設計してお
く。この回路の動作を説明する。図１６の回路で、一致
するデータが存在しないときにはすべてのＮＭＯＳ５７
０がＯＦＦであるので端子５０５はハイレベルを保持す
る。１個のエントリが一致してＭＯＳＦＥＴが導通した
ときにはＰＭＯＳ５０１から供給される電流が一致して
導通したＮＭＯＳ５７０にながれる電流より大きいので
端子５７５の電位はハイレベルを保持する。２個のエン
トリが一致したときにはＰＭＯＳ５７１から供給される
電流より２個のＮＭＯＳ５７０に流れる電流が大きくな
るので端子５７５はローレベルとなる。端子５７５の電
位のレベルを検出することで２個のエントリが一致した
ことを検出できる。この信号でＲＡＭ部からの読み出し
データを破棄したり、読み出しを停止することは容易に
実現できるので付属する回路の提示と説明は省略する。

【００５５】以上の説明をもとに、本実施の形態のパリ
ティ付ＣＡＭの構成を図１９にまとめる。図１９は図２
にパリティビットを追加した構成になっているので、図
２と同一動作をする回路には同じ番号と説明文をつけ、
説明は省略する。ＣＡＭへのパリティビットの追加は２
通りの構成が可能である。その１は、従来のＣＡＭのＣ
ＡＭ部にパリティビットＰｃ９０１のＣＡＭセルを追加
する構成で、このときには、１列のＣＡＭセル９０１を
追加のみでよい。その２は、ＣＡＭで２個以上のデータ
が一致したことを検出する回路９００（これは図１６の
回路に等しい）を追加して、この回路が２個以上のデー
タが一致していることを検出したときにはその時点で入
力データに一致するデータは存在しないとする信号を送
りだし（図示せず）、かつ、信号９０５によってセレク
タ７７０の出力を停止する機能を追加する。さらに、Ｒ
ＡＭ部にパリティビット用に１列のＲＡＭセルＰｒ９０
２を追加して読みだされたパリティビットと入力された
パリティビット信号９０４とを比較回路９０３によって
比較して信号９０６によって一致ならばデータは正しい
のでセレクタ７７０からデータを出力し、不一致ならデ
ータが誤っていると判定してセレクタからの出力を停止
する構成とする。

【００５６】以上の２通りの構成によってＣＡＭのデー
タの信頼性の確認が可能となる。このほか、２通りのパ
リティビットが同一ＣＡＭ構成で使えるようにＣＡＭ部
に入れるパリティビットを後で説明するマスクビットを
用いて制御してＣＡＭ部のパリティビットの機能を有効
化したり無効化するように制御できることはいうまでも
ない。

【００５７】＜発明の実施の形態２の変形２＞図１７、
１８の実施例では入力データの一部のデータについて比
較を行なわない機能（以下この機能をマスク機能とい
う）は備えていない。マスク機能を備えたＣＡＭの構成
はＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓｏｆＩＳＳＣＣ９６ｐｐ．３６０−３６１（１
９９６）や特開平１−２２０２９３号に記載されてい
る。これらの回路から、従来のＣＡＭにマスク情報を記
憶するメモリセルを追加し、その記憶されたマスク情報
にしたがって比較するか否かを制御する機能を追加する
のみでマスク機能が得られることが判明する。すなわ
ち、マスク機能は従来のＣＡＭの回路を設計できる技術
者が、上記の文献を見れば容易に設計できる機能であ
る。このため、以下にマスク機能を追加する場合に注意
すべき事項を記すに留める。

【００５８】マスク機能を備えたＣＡＭについて簡単に
説明を追加する。マスク機能があるＣＡＭではパリティ
ビットを次のように入れる必要がある。マスクされない
アドレス領域に１ビット、マスクされるアドレスにはマ
スクされるアドレス領域それぞれに１ビットのパリティ
ビットをいれる。このようにすればマスク機能がすべて
機能しているときにはマスクされないアドレス領域のパ
リティビットのみを比較することでデータに誤りのない
ことが示される。マスクされるアドレス領域がマスクさ
れないときにはマスク領域ごとにパリティビットが比較
されるので、マスクされているときにはパリティビット
は機能しないのみであり、マスクされないときにはマス
ク領域内で一致が調べられるので、独立した領域として
考えればパリティビットがその領域のデータの信頼性を
しめし、かつ、すべてのパリティビットが一致すればデ
ータに誤りのないことがしめされることは容易に理解で
きると考える。

【００５９】＜発明の実施の形態３＞本実施の形態で
は、ＣＡＭデータを読み出し可能なＣＡＭをのべる。Ｃ
ＡＭに記憶されているデータを読み出せる構成にしてお
けば通常のＲＡＭと同じ故障解析方法が適用出来る。

【００６０】図１１において、入力信号との一致比較動
作では、制御信号ＣＡＭ、ＲＥは高レベル、ＣＡＭＢ、
ＶＷＥは低レベルに設定される。このようにすると入力
信号２１はＣＡＭのデータ線に導かれて一致比較がおこ
なわれる。ＣＡＭ部データの読み出し動作では、制御信
号ＣＡＭ、ＶＷＥは低レベル、ＣＡＭＢは高レベルとし
て、ＲＥを低レベルにしてＣＡＭのデータ線を高レベル
に引き上げたのち、ＲＥを低レベルにきりかえ、ＣＡＭ
のデータ線を正の電源から切り放し、高インピーダンス
にする。この後にＣＡＭのワード線２４を高レベルに持
ち上げＣＡＭセル２３に記憶されているデータを読みだ
す。図９ではデータ線の読み出し信号のセンスアンプは
省略しているが、従来広く用いられている回路を用いて
もよく、既に述べた図６から８のセンスアンプを用いる
と読み出し処理が高速化される。

【００６１】ＶＷＥ信号によるデータ比較のマスク動作
を説明する。このマスク動作では、信号ＣＡＭは低レベ
ル、ＣＡＭＢ、ＲＥは高レベルとして、ＶＷＥを高レベ
ルにしてＣＡＭのデータ線を低レベルに引き下げる。Ｃ
ＡＭのデータ線対のいづれもが低レベルとなるのでこの
設定によって入力データにかかわらずＮＭＯＳ２６はＯ
ｆｆ状態になりこのデータに対しては比較処理の行なわ
れないことが分かる。

【００６２】＜発明の実施の形態３の変形例＞（１）他の故障検出方法（その１）以上に説明した、ＣＡＭセルに記憶されているデータを
読みだす回路では、ＣＡＭに記憶されているデータを読
みだすためには、図１１の説明で記したようにＣＡＭの
データ線対の２本とも高レベルに持ち上げたのちに高イ
ンピーダンス状態にすることが必要で、このための回路
がＣＡＭに入力するデータの流れの中にはいる。この読
み出し回路の追加によってこのＣＡＭを用いるＴＬＢの
変換時間が増加し、あるいは、キャッシュメモリのアク
セス時間が増加する。このような変換時間が増加しない
ようにするには、以下の方法を採る。

【００６３】この故障解析ではＣＡＭに記憶されている
ＶＡを別途記憶回路（図示せず）に記憶しておき、故障
解析動作ではこのＶＡをＣＡＭに入力し、読みだされた
データが所定のエントリであることを確認する。この処
理でエントリが所定のものでなかったり、一致するデー
タがなくミスと判定されたときにはそのエントリに故障
のあることが検出できる。ここで、別途記憶しておくＣ
ＡＭのエントリのアドレスはＴＬＢやキャッシュメモリ
のデータＲＡＭ部に記憶させておくのが構成としては簡
単である。しかし、データＲＡＭ部にＶＡを記憶させる
とデータＲＡＭ部のカラム数（メモリセルの列）が記憶
するデータだけ増加し、ワード線の負荷が増してデータ
の読み出し時間が増加する。これを避けるためには別の
高速なメモリ（データＲＡＭ部のワード線に共通にしな
いということであって、隣接してこのメモリを設けてデ
コーダを共有する等の一体化したメモリであることが望
ましい）に記憶させておいて故障解析時に読み出して用
いるのがよい。

【００６４】（２）他の故障検出方法（その２）信頼性を確保する方法としてパリティビットＰｃｍ、Ｐ
ｒｍをくわえること、２重一致時の検出する方法を先に
実施の形態２で述べた。これは、エラーが生じた後のデ
ータの信頼性確保であるが。上述の他の故障検出方法
（その１を適用して随時ＣＡＭに記憶されているデータ
を別途記憶されているＶＡとの比較を行なうことでエラ
ーとなっているデータを前もって検出して排除すること
でエラーの発生を減少させ、エラー発生に伴う処理を削
減できる。

【００６５】＜発明の実施の形態４＞図１２は、本発明
の新規なＴＬＢの構成例を示す。従来のＴＬＢでは仮想
アドレスＶＡから実アドレスＰＡへの変換を行う機能を
備えているが、マルチタスクのシステムではタスクのＩ
Ｄが次々と追加されＩＤ番号がすべて使用された状態に
なり、一度用いたＩＤ番号を新たなタスクに割り付ける
ことが必要になることがある。このように一度使用され
たＩＤ番号をあらたなタスクに割り付けるときには、対
応するＩＤ番号で記憶されたＣＡＭセルのデータを用い
ないようにする機構が必要となる。従来はＴＬＢ全ての
データを使えなくする処理をしていた。しかし、ＴＬＢ
やキャッシュメモリの規模が大きくなると、このように
全てのデータを使えなくすると、有効なデータも使えな
くなるので新たにデータを書き込む間は全て一致するデ
ータが存在しないことになりヒット率が低下するのみな
らず、データの書き込み動作も無駄になる。新たに割り
付けるＩＤのみのデータを使えなくすることが望ましい
ことはいうまでもない。

【００６６】この機能をもたせるために、本実施の形態
ではＩＤ用のＣＡＭを切離し、まず、ＩＤデータの一致
とＶＡデータとの一致を並行して調べる方式にした。こ
のようにすると、消費電力はその分増加するが動作速度
の低下は小さく、かつ、ＩＤ用ＣＡＭ部にＩＤのＶビッ
ト（Ｖａｌｉｄｂｉｔ）を設けて所望のＩＤに読み出
し処理を禁止する機能をもたせることができる。これに
よって、ＩＤが増加して新たにＩＤを用いる必要が生じ
てもＴＬＢやキャッシュメモリの性能の低下を招くこと
なく処理を継続できるようになった。また、入力データ
で選ばれたＩＤの存在する位置（エントリー）がわかる
ように記号（エンコード用ビット）を付加してＩＤ用Ｖ
ビットで使用を禁止している行番号が読みだせるように
した。これによって、データを書き込む行の選択を簡単
に、かつ、効率良くおこなえるようになった。

【００６７】本実施の形態では、ＩＤ用のＶビットを設
けて読み出し処理を禁止している。このＶビットで読み
出し処理の禁止されている行がわかると、新たにデータ
を書き込むときにその行を優先的に書きかえることで効
率のよいＴＬＢのメモリ領域の利用ができる。しかし、
ＣＡＭでは入力データに対して複数の行が一致すること
を禁止している。この禁止制限を取り除いたことに本実
施の形態の特徴がある。このために、ＣＡＭのデコーダ
によって選ばれたエントリのＶビットを読みだせるよう
にした。これによってＶビットをあらかじめしらべてお
きＶビットにもとづいて書き替えるエントリが選択でき
るようになった。

【００６８】データが有効であることをしめすバリッド
ビットＶについて説明する。ＶビットはプロセスＩＤご
とに変更できれば、ＩＤの数に制限されることなくＩＤ
を切り替えることが出来る。すなわち、ＩＤを変えたと
きには一斉にＶビットを無効にすればその番号のＩＤを
新しいプロセスに用いて処理を開始できる。このために
は、ＩＤのみで一致検出をおこない一致したＶビットを
無効にすればよい。すなわち、ＩＤ以外の入力を比較し
ないようにして、かつ、この比較を行なっているときに
は一致が検出されてもデータＲＡＭのワード線の電位を
低レベルに保持すればよい。これによってＩＤごとにＶ
ビットを短時間のうちに無効とすることができる。

【００６９】本実施の形態では、さらに、Ｖビットはデ
コーダによって所望のエントリのＶビットデータを読み
だせるようにしている。これによってあらかじめＶビッ
トが無効となっているエントリを調べておきＣＡＭのデ
ータ更新時にＶビットが無効のエントリに優先してデー
タの更新をおこなっている。この方法によってデータ更
新時にＶビットチェックに要する時間を省き、かつ、無
効なデータを記憶しているエントリを優先的に選んでデ
ータの更新ができ、ＣＡＭのデータの無効領域が削減で
きた。

【００７０】Ｖビットのデコーダによる読み出しには別
途デコーダを設けてもよいが、図１２にしめすようにＮ
ＡＮＤ回路９１を設けて、ＮＡＮＤ回路の入力の１を”
ロー”レベルとすることでＶビットのみの読み出しをお
こない、また、同端子を”ハイ”レベルとすることでＣ
ＡＭへのデータの書き込みをおこなうことができる。こ
れによってデコーダを共用することができる。

【００７１】＜発明の実施の形態４の変形例＞本実施の
形態では、Ｖビットが無効であることを高速に検出する
方法を提供する。エンコード用ビットをＶビット読み出
し用の各ワード線に１個のみＭＯＳＦＥＴがある構成と
して、データ線にも１個のみのＭＯＳＦＥＴがつながる
図１３の構成にした。図１３では１個のＭＯＳＦＥＴを
白ぬきの円で示している。これによって、エンコーダ部
分はＶビットでＣＡＭ動作をさせてＶビットが読み出し
禁止状態（無効状態）にある行を並列に検出でき高速化
された。しかし、このようなエンコードビットの作り
方は行数（エントリー数）が多くなるとその行数に比例
してエンコード部の面積が増えるといったトレードオフ
の関係にある。本実施の形態では面積増加を抑えるため
に、Ｖビットのチェックに用いるＣＡＭを複数のブロッ
クに分けている。たとえば、本実施の形態ではブロック
に含まれる行数を８として高速に、かつ、Ｖビットチェ
ック回路の面積増加を抑えた回路を構成している。

【００７２】＜適用例＞以上ではいろいろのＴＬＢある
いはそれに適用する技術について説明したが、これらの
技術は広く一般の連想メモリ（ＣＡＭ）に適用可能であ
る。例えば、ＣＡＭを用いたキャッシュメモリに適用可
能である。図１５は、その様なキャッシュメモリを有す
る計算機システムを示す。中央制御ユニット（ＣＰＵ）
１０１から仮想アドレスキャッシュメモリ１０２へのア
クセスは、仮想アドレスによって直接おこなう。この仮
想アドレスキャッシュメモリ１０２に本発明のＣＡＭを
用いる。ＣＰＵからメモリユニット１０８のデータをア
クセスするには、メモリ制御ユニット１０６で仮想アド
レスを実アドレスに変換する。この変換には既に述べた
ＴＬＢが用いられる。変換されたアドレスでキャッシュ
メモリやメモリユニットのデータをアクセスする。

【００７３】

【発明の効果】本発明に従って、連想記憶装置内に一致
検出信号線の電位を加速する回路を設けた場合には、こ
の連想記憶装置は一致検出動作を高速に行うことができ
る。

【００７４】さらに、本発明に従って、連想記憶装置
に、そこに記憶するデータのパリティビットも記憶させ
た場合には、記憶されたデータに障害が発生した場合で
も間違って一致と検出することを防げる。

【図面の簡単な説明】

【図１】本発明によるＴＬＢの概ブロック図。

【図２】図１のＴＬＢのＣＡＭ部の回路図。

【図３】図２の回路に使用する基準電圧発生回路の回路
図。

【図４】図２の回路内の一致検出回路の動作波形図。

【図５】図１のＴＬＢの前置ＣＡＭ部の回路図。

【図６】図１のＴＬＢにセンス＆出力回路に好適なセン
スアンプの回路図。

【図７】図１のＴＬＢにセンス＆出力回路に好適な他の
センスアンプの回路図。

【図８】図１のＴＬＢにセンス＆出力回路に好適なさら
に他のセンスアンプの回路図。

【図９】図１のＴＬＢに使用可能な他のＣＡＭセルの回
路図。

【図１０】本発明による他のＴＬＢに記憶されるデータ
の構造を示す図。

【図１１】本発明によるさらに他のＴＬＢの主要部の回
路図。

【図１２】本発明によるさらに他のＴＬＢの概略ブロッ
ク図。

【図１３】本発明によるさらに他のＴＬＢの概略ブロッ
ク図。

【図１４】図１のＴＬＢが適用されるマイクロプロセッ
サの概略ブロック図。

【図１５】図１のＴＬＢ内のＣＡＭが適用可能なマイク
ロプロセッサの概略ブロック図。

【図１６】本発明によるＴＬＢに使用可能な２重一致検
出回路の概略図。

【図１７】本発明によるさらにＴＬＢに記憶される他の
データの構造を示す図。

【図１８】本発明によるＴＬＢに記憶されるさらに他の
データの他の構造を示す図。

【図１９】本発明によるさらに他のＴＬＢの主要部の回
路図。

【符号の説明】

３５６・・・加速回路

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/34 ３１１ (72)発明者石橋孝一郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者橘大東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者上原敬二郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数ビットの入力信号を並列に供給するた
めの複数のデータ線と、それぞれ上記複数のデータ線の内の対応する一つに接続
された複数のメモリセルと、該複数のメモリセルに対応して設けられた一致検出信号
線と、それぞれ上記複数のメモリセルの内の対応する一つと上
記一致検出信号線とを並列に接続するための複数のＭＯ
Ｓトランジスタと、上記一致検出信号線に接続され、その電位を検出するた
めの一致検出回路とを有する連想記憶装置を有し、各メモリセルは、そのメモリセルに対応するデータ線か
ら供給される一つの入力ビットに応答して、その供給さ
れた入力ビットとそのメモリセルに記憶した情報とが一
致したか否かを表す一致検出信号もしくは不一致検出信
号をそのメモリセル内の所定のノードに切り換えて出力
し、各ＭＯＳトランジスタは、対応するメモリセルの上記所
定のノードに接続されたゲートと、上記一致検出信号線
に接続されたドレインと、所定の電位が供給されたソー
スとを有し、上記一致検出回路は、上記一致検出信号線の電位と参照電位との差を検出する
差動増幅回路と、加速回路とを有し、上記加速回路は、データ一致検出の開始時に上記一致検
出信号線の電位を参照電位近くまで急速に引き上げ、上
記複数のメモリセルの全てが一致検出信号を出力したた
めに上記複数のＭＯＳトランジスタが全てオフとなった
後は、上記一致検出信号線の電位を上記基準電圧より大
きな電位に引き上げ、かつ、上記複数のメモリセルの少
なくとも一つが不一致検出信号を出力したために上記複
数のＭＯＳトランジスタの少なくとも一つがオンになっ
た後は、上記一致検出信号線の電位を上記基準電圧より
小さな値にする電流を上記一致検出信号線に供給する半
導体集積回路。
【請求項２】上記加速回路は、上記一致検出信号線へ所
定の時間電流を供給した後に、その供給を停止し、上記差動増幅回路は、上記停止の後に、検出動作を開始
する請求項１記載の半導体集積回路。
【請求項３】入力信号対、もしくは、入力信号と参照電
位とがエミッタフォロワーのバイポーラトランジスタの
ベースもしくはソースフォロワーのＭＯＳＦＥＴのゲー
トに導かれていて、そのエミッタフォロワーのエミッタ
もしくはソースフォロワーのソースには所定の電流が供
給され、それぞれのエミッタもしくはソースは差動増幅
器に導かれて入力信号は同差動増幅器で増幅され、その
出力はソースフォロワーの電流設定に帰還されるループ
を備えており、同入力信号線対間、もしくは、入力信号
と参照信号線間の電位差がない状態で出力の信号線対間
の電位差が減少するように帰還ループが制御され、デー
タ線対間の電位差を検出するときには帰還ループを遮断
して信号を検出、増幅するように構成されている差動増
幅回路を有する半導体集積回路。
【請求項４】データを読み書きするメモリを有し、該メ
モリはメモリセルアレーで構成されていて、メモリセル
にデータを書き込んだり、メモリセルのデータを読み出
すときに信号線としてはたらくデータ線がメモリセルア
レーに設けられ、データ線はＭＯＳＦＥＴを介して差動
アンプの入力に接続されていて、該差動アンプを活性化
することでその出力を送り出し、データの書き込み時に
は、一つのデータ線対へデータを選択して送るＭＯＳＦ
ＥＴがあり、そのＭＯＳＦＥＴのドレインはデータ線に
接続されて、そのソースは書き込み信号を供給する信号
線に接続されていて、そのデータ線の信号を検出するセ
ンスアンプはデータ線対間、もしくは、データ線と参照
信号線との間の電位がソースフォロワーのＭＯＳＦＥＴ
のゲートにそれぞれ導かれていて、そのソースフォロワ
ーのソースには所定の電流が供給されて、それぞれのＭ
ＯＳＦＥＴのソースは差動増幅器の入力に導かれて、該
差動増幅器で増幅され、その出力はソースフォロワーの
電流設定に帰還されるループを備え、該データ線対間も
しくはデータ線と参照信号線との間の電位差がない状態
で出力端子間の電位差が減少するように帰還回路が制御
され、データ線対間の電位差を検出するときには帰還ル
ープを遮断して信号を検出、増幅する半導体集積回路。
【請求項５】複数ビットのデータを記憶するための複数
メモリセルと、該複数のメモリセルに対応するデータ記
憶部とを含み、複数ビットの入力信号と上記複数のメモ
リセル内に記憶された上記複数ビットのデータとを比較
して両者が一致すれば、上記データ記憶部に記憶された
データを出力する連想記憶装置を有し、上記複数のメモリセルに記憶された上記複数ビットのデ
ータは、少なくとも１ビットのパリティビットとそれ以
外の複数のビットのデータとを含み、該パリティビット
は、上記それ以外の複数のビットのデータの少なくとも
一部に対するパリティビットである半導体集積回路。
【請求項６】上記半導体集積回路は、マイクロプロセッ
サを搭載した回路であり、上記半導体集積回路内の回路
は、そのマイクロプロセッサに組み込まれている請求項
１から５のいずれか一つに記載の半導体集積回路。