JPH10261658A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH10261658A
JPH10261658A JP6336897A JP6336897A JPH10261658A JP H10261658 A JPH10261658 A JP H10261658A JP 6336897 A JP6336897 A JP 6336897A JP 6336897 A JP6336897 A JP 6336897A JP H10261658 A JPH10261658 A JP H10261658A
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JP
Japan
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protective film
film
semiconductor device
semiconductor
forming
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Application number
JP6336897A
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Japanese (ja)
Inventor
Akinori Seki
章憲 関
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Toyota Motor Corp
Original Assignee
Toyota Motor Corp
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Publication date
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Publication of JPH10261658A publication Critical patent/JPH10261658A/en
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Abstract

PROBLEM TO BE SOLVED: To provide the surface protection film of a semiconductor device for improving the reliability of an element. SOLUTION: The alloy protection film 107 of a coarse film quality is patterned on a semiconductor substrate 105 containing an epitaxial layer 104. Ohmic electrodes 101, 102, 112 and 113 are formed and an alloy treatment is executed. The interlayer-insulating film 108 of dense film quality is formed, after the alloy treatment and it is patterned. Then, the ohmic electrodes are exposed and a wiring treatment is executed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体基板上に形
成された電解効果トランジスタFETや抵抗素子等を含
む半導体装置の製造方法に関する。特にGaAs(ガリ
ウム砒素)を始めとする化合物半導体を用いた電解効果
トランジスタFETの保護膜形成方法に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device including a field effect transistor FET, a resistance element and the like formed on a semiconductor substrate. In particular, the present invention relates to a method for forming a protective film of a field effect transistor FET using a compound semiconductor such as GaAs (gallium arsenide).

【0002】[0002]

【従来の技術】従来、ショットキ障壁ゲート電解効果ト
ランジスタ(MESFET)は金属と半導体との接触に
より形成されるショットキ接合をゲート電極とする簡単
な構造で形成されていた。このような半導体素子の表面
には、半導体素子の信頼性を向上させるために、表面保
護膜が設けられる。
2. Description of the Related Art Heretofore, a Schottky barrier gate field effect transistor (MESFET) has been formed with a simple structure using a Schottky junction formed by contact between a metal and a semiconductor as a gate electrode. A surface protection film is provided on the surface of such a semiconductor element in order to improve the reliability of the semiconductor element.

【0003】図8は、特開平5−335345号公報に
記載された従来のGaAs化合物の半導体装置の断面図
である。図において、化合物半導体装置は、ソース電極
1、ドレイン電極2、ゲート電極3、エピタキシャル層
4、半絶縁性GaAs基板5を有し、この半導体素子を
第1と第2のSiN膜7、8からなる表面保護膜によっ
て、素子外部からの水分の侵入を阻止し耐湿性を向上さ
せていた。また、この半導体素子と直接被着する第1の
SiN膜とのステップカバレッジの良さ、及び、第1と
第2のSiN膜との密着性の良さから、全体として半導
体素子表面における密着性を向上させていた。
FIG. 8 is a cross-sectional view of a conventional GaAs compound semiconductor device described in Japanese Patent Application Laid-Open No. 5-335345. In the figure, a compound semiconductor device has a source electrode 1, a drain electrode 2, a gate electrode 3, an epitaxial layer 4, and a semi-insulating GaAs substrate 5, and this semiconductor element is formed by first and second SiN films 7, 8. The surface protection film prevents moisture from entering from outside the element and improves moisture resistance. Further, due to the good step coverage between the semiconductor element and the first SiN film directly adhered and the good adhesion between the first and second SiN films, the overall adhesion on the semiconductor element surface is improved. I was letting it.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記半
導体装置は、エピタキシャル層4を成長させ、その表面
にソース電極1、ドレイン電極2及びゲート電極3を形
成してなるHEMTを用意し、このHEMT表面を保護
する表面保護膜7、8をプラズマCVD法でデポジット
してから、各電極とエピタキシャル層とのオーミック性
を高める熱処理を施すと、例えば、400℃にて1分間
の熱処理によりオーミック性を得る場合、図9の断面図
で示すように、SiNの表面保護膜7、8が熱処理で損
傷しているため、図10の断面図で示すように、半導体
装置を組み立てる際のワイヤボンディング工程時に、こ
の表面保護膜7、8上に金属配線されたボンディング用
の電極パッド部9とともに表面保護膜7、8が剥離して
剥離部10が生じるという欠点があった。
However, in the above-mentioned semiconductor device, an HEMT having an epitaxial layer 4 grown thereon and a source electrode 1, a drain electrode 2 and a gate electrode 3 formed on the surface thereof is prepared. After depositing the surface protective films 7 and 8 for protecting the substrate by a plasma CVD method and then performing a heat treatment for increasing the ohmic property between each electrode and the epitaxial layer, for example, the ohmic property is obtained by a heat treatment at 400 ° C. for one minute. In this case, as shown in the cross-sectional view of FIG. 9, since the surface protection films 7 and 8 of SiN are damaged by the heat treatment, as shown in the cross-sectional view of FIG. The surface protection films 7 and 8 are peeled off together with the bonding electrode pad portions 9 metal-wired on the surface protection films 7 and 8 to form peeled portions 10. There has been a drawback.

【0005】また、損傷を受けた表面保護膜7、8と配
線電極6との密着性が低下する結果、超音波振動や熱サ
イクル等の機械的ストレスが原因で配線電極6が剥離す
るという欠点もあった。
Further, as a result of the reduced adhesion between the damaged surface protective films 7 and 8 and the wiring electrode 6, the wiring electrode 6 peels off due to mechanical stress such as ultrasonic vibration or thermal cycling. There was also.

【0006】さらに、上記課題を解決するために、熱ス
トレスで損傷したSiN膜の表面保護膜7、8をウエッ
トエッチング法により取り除き、熱ストレスを受けてい
ない新たなSiN膜を形成することも可能であるが、オ
ーミック電極周辺部1、2が異常にエッチングされ、半
導体素子表面に不所望な溝が形成されてMESFETや
抵抗素子の電気的特性を劣化させる欠点があった。
Further, in order to solve the above-mentioned problem, it is possible to remove the surface protection films 7 and 8 of the SiN film damaged by the thermal stress by a wet etching method and to form a new SiN film which is not subjected to the thermal stress. However, there has been a defect that the ohmic electrode peripheral portions 1 and 2 are abnormally etched, and undesired grooves are formed on the surface of the semiconductor element, thereby deteriorating the electrical characteristics of the MESFET and the resistor.

【0007】[0007]

【課題を解決するための手段】上記課題を解決するため
に1番目の発明によれば、上記課題を解決するために、
半導体基板と、この半導体基板表面に形成された半導体
素子と、この半導体素子表面に設けられた相互に膜質の
異なる第1と第2の保護膜を有する半導体装置の製造方
法であって、半導体基板表面に第1の保護膜を形成して
から、半導体素子のコンタクト領域上の該第1の保護膜
をエッチングする工程と、コンタクト領域上にオーミッ
ク金属層を堆積しパターニングする工程と、オーミック
金属層とコンタクト領域とを熱処理で合金化する工程
と、第1の保護膜より密な膜質を有する第2の保護膜を
第1の保護膜上に形成してから、オーミック金属層上の
該第2の保護膜をエッチングして除去する工程とを含む
ことにある。
According to a first aspect of the present invention, there is provided a method for solving the above-mentioned problems.
A method for manufacturing a semiconductor device, comprising: a semiconductor substrate; a semiconductor element formed on the surface of the semiconductor substrate; and first and second protective films provided on the surface of the semiconductor element and having different film qualities. Forming a first protective film on the surface and then etching the first protective film on the contact region of the semiconductor device; depositing and patterning an ohmic metal layer on the contact region; Forming a second protection film having a film quality denser than that of the first protection film on the first protection film, and then forming the second protection film on the ohmic metal layer. And removing the protective film by etching.

【0008】また、2番目の発明では半導体基板と、こ
の半導体基板表面に形成された半導体素子と、この半導
体素子表面に設けられた保護膜を有する半導体装置の製
造方法であって、半導体基板表面に保護膜を形成してか
ら、半導体素子のコンタクト領域上の該保護膜をエッチ
ングする工程と、このエッチングで露出したコンタクト
領域にオーミック金属層を堆積しパターニングする工程
と、このオーミック金属層とコンタクト領域とを熱処理
で合金化する工程と、保護膜をエッチングして除去する
工程と、半導体基板表面全体に新たな保護膜を形成して
から、コンタクト領域上の新たな保護膜をエッチングし
て除去する工程とを含むことにある。
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a semiconductor substrate, a semiconductor element formed on the surface of the semiconductor substrate, and a protective film provided on the surface of the semiconductor element. Forming a protective film on the contact region of the semiconductor device, etching the protective film on the contact region of the semiconductor device, depositing and patterning an ohmic metal layer on the contact region exposed by the etching, and contacting the ohmic metal layer with the ohmic metal layer. A step of alloying the region with heat treatment, a step of etching and removing the protective film, a step of forming a new protective film on the entire surface of the semiconductor substrate, and then etching and removing a new protective film on the contact region. And the step of performing

【0009】[0009]

【作用】上記構成を有するこの発明においては、第1の
保護膜を形成し、オーミック金属層とコンタクト領域と
を熱処理で合金化してから、密な膜質を有する第2の保
護膜を形成しているので、耐湿性の向上、及び、保護膜
と半導体基板との密着性を確保することができる。
In the present invention having the above structure, a first protective film is formed, the ohmic metal layer and the contact region are alloyed by heat treatment, and then a second protective film having a dense film quality is formed. Therefore, improvement in moisture resistance and adhesion between the protective film and the semiconductor substrate can be ensured.

【0010】また、熱処理で損傷した保護膜を除去して
から、新たな保護膜を形成しているので、半導体基板と
保護膜との密着性が確保される。
Further, since a new protective film is formed after removing the protective film damaged by the heat treatment, the adhesion between the semiconductor substrate and the protective film is ensured.

【0011】[0011]

【発明の実施の形態】以下、図面に基づいて本発明の好
適な実施例について説明する。この半導体製造方法は、
特に制限はないが、GaAs(ガリウム砒素)を始めと
する化合物半導体を用いた電解効果トランジスタFET
と抵抗素子の保護膜形成用に構成されている。
Preferred embodiments of the present invention will be described below with reference to the drawings. This semiconductor manufacturing method includes:
Although not particularly limited, a field effect transistor FET using a compound semiconductor such as GaAs (gallium arsenide)
And a protective film for the resistance element.

【0012】図1は本発明の実施の形態に係る半導体装
置の断面図である。図において、半導体装置は、n伝導
型、キャリア密度2×1017cm-3のエピタキシャル層
104を含むGaAs基板105、アロイ用保護膜10
7、層間絶縁膜108、配線電極106の多層構造を有
し、エピタキシャル層104に形成された電界効果トラ
ンジスタ(FET部)100、抵抗110を備えるもの
である。エピタキシャル層104に形成されたFET部
100内のアロイオーミック電極101、102、11
2、113を合金処理する際、半導体基板表面を保護す
るアロイ用保護膜107によってエピタキシャル層10
4は保護されている。そして、アロイ用保護膜107上
には層間絶縁膜108が形成されているので、配線電極
106とのステップカバレージの改善および外部からの
汚染物質の侵入を防止することができ、アロイ用保護膜
107とエピタキシャル層104との密着性をも改善す
ることができる。
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. In the figure, a semiconductor device includes an n-type GaAs substrate 105 including an epitaxial layer 104 having a carrier density of 2 × 10 17 cm −3 and an alloy protective film 10.
7, has a multilayer structure of an interlayer insulating film 108 and a wiring electrode 106, and includes a field effect transistor (FET section) 100 and a resistor 110 formed on the epitaxial layer 104. Alloy ohmic electrodes 101, 102, and 11 in the FET section 100 formed on the epitaxial layer 104.
When the alloys 2 and 113 are alloyed, the epitaxial layer 10 is protected by an alloy protective film 107 for protecting the surface of the semiconductor substrate.
4 is protected. Since the interlayer insulating film 108 is formed on the alloy protective film 107, the step coverage with the wiring electrode 106 can be improved and the intrusion of contaminants from the outside can be prevented. And the epitaxial layer 104 can also be improved in adhesion.

【0013】図2は、上記半導体装置の出発工程を示す
基板の断面図である。n伝導型、キャリア密度2×10
17cm-3のエピタキシャル層104を含むGaAs基板
105は、フォトリソグラフィ工程を経てメサ型にエッ
チングされFET部100と抵抗110とを素子分離さ
れている。
FIG. 2 is a cross-sectional view of the substrate showing a starting step of the semiconductor device. n conductivity type, carrier density 2 × 10
The GaAs substrate 105 including the 17 cm -3 epitaxial layer 104 is etched into a mesa shape through a photolithography process to isolate the FET unit 100 and the resistor 110 from each other.

【0014】図3は、アロイ用保護膜をパターニングし
た基板の断面図である。上記素子分離されたGaAs基
板105及びエピタキシャル層104上にSiN膜など
のアロイ用保護膜107をプラズマケミカルベーパデポ
ジションPCVD法にて堆積させる。SiN膜は、例え
ば、屈折率1.8以下、バッファードHFレートが毎秒
2nm以上の工程で形成されたSiN膜を使用すること
ができる。このような工程で堆積されるSiN膜は通常
のSiN形成工程の屈折率1.9から2.1、バッファ
ードHFレート毎秒1nmで形成されたSiN膜よりも
粗く、疎な膜質を得ることができる。この実施の形態の
アロイ用保護膜は、熱ストレスを緩和できる膜質を有す
る保護膜であれば上述した形成方法の他、PCVD法の
成膜工程中の基板温度を通常のSiN膜成膜温度より5
0℃から100℃程度低くしてもよく、成膜速度を通常
より早めるなどの手法を用いれば何れも疎な膜質を得る
ことができる。次に、堆積されたアロイ保護膜107を
フォトリソグラフィ、エッチング工程によりFET部1
00、抵抗110のコンタクト領域を開口してから、特
に制限はないが基板全面に電子ビーム蒸着法でAuGe
/Ni/Au構造の金属層を被着する。この被着した金
属層をリフトオフ法でオーミック電極101、102、
112、113に形成した後に、水素H2もしくは窒素
2などの不活性物質の雰囲気中において、10秒から
60秒間、約400℃の温度で加熱処理を行ことによ
り、オーミック電極101、102、112、113の
オーミック性を高めるアロイ処理を施すことができる。
FIG. 3 is a sectional view of a substrate on which an alloy protective film is patterned. An alloy protective film 107 such as an SiN film is deposited on the GaAs substrate 105 and the epitaxial layer 104 from which the elements have been separated by a plasma chemical vapor deposition PCVD method. As the SiN film, for example, a SiN film formed in a process in which the refractive index is 1.8 or less and the buffered HF rate is 2 nm or more per second can be used. The SiN film deposited in such a process can obtain a coarser and sparser film quality than the SiN film formed with a refractive index of 1.9 to 2.1 and a buffered HF rate of 1 nm per second in a normal SiN forming process. it can. The alloy protective film of this embodiment may be a protective film having a film quality capable of relieving thermal stress. In addition to the above-described forming method, the substrate temperature during the film forming process of the PCVD method may be lower than the normal SiN film forming temperature. 5
The temperature may be lowered from 0 ° C. to about 100 ° C., and a sparse film quality can be obtained in any case by using a technique such as increasing the film forming rate faster than usual. Next, the deposited alloy protective film 107 is subjected to photolithography and etching steps to form the FET portion 1.
After the contact region of the resistor 110 is opened, AuGe is deposited on the entire surface of the substrate by electron beam evaporation, although there is no particular limitation.
A metal layer having a / Ni / Au structure is deposited. The deposited metal layer is formed by ohmic electrodes 101, 102,
After the formation of the ohmic electrodes 101, 102, and 102, heat treatment is performed at a temperature of about 400 ° C. for 10 to 60 seconds in an atmosphere of an inert substance such as hydrogen H 2 or nitrogen N 2 . Alloy treatment for increasing the ohmic properties of the electrodes 112 and 113 can be performed.

【0015】図4は、上記アロイ処理の後に層間絶縁膜
108を形成した基板の断面図である。層間絶縁膜10
8は、アロイ処理されたオーミック電極およびアロイ用
保護膜107の上にPCVD法により形成され、その膜
質はアロイ用保護膜107より密になるように形成した
ものである。つまり、上記アロイ用保護膜107は、通
常のSiN膜より疎に形成されるので、屈折率1.9か
ら2.1、バッファードHFレート毎秒1nm以下の通
常の膜質を有する層間絶縁膜を用いても、通常より密な
膜質の層間絶縁膜を用いても同様な効果を得ることがで
きる。
FIG. 4 is a cross-sectional view of the substrate on which the interlayer insulating film 108 has been formed after the above alloy processing. Interlayer insulating film 10
Numeral 8 is formed on the alloy-treated ohmic electrode and the alloy protective film 107 by the PCVD method, and the film quality is formed so as to be denser than the alloy protective film 107. That is, since the alloy protective film 107 is formed more sparsely than a normal SiN film, an interlayer insulating film having a normal film quality with a refractive index of 1.9 to 2.1 and a buffered HF rate of 1 nm or less per second is used. However, the same effect can be obtained by using an interlayer insulating film having a higher density than usual.

【0016】図5は、FET部100、抵抗110の所
望の領域に開口部115から121を形成した基板の断
面図である。上記層間絶縁膜108をパターニングして
フォトリソグラフィ工程、エッチング工程を経ることに
より上述のオーミック電極101、102、112、1
13上の層間絶縁膜108を除去して開口部115から
121を形成することができ、開口部116にはFET
部100のゲート電極103を設けることができる。具
体的には、FETの所望の電気的特性を得るために、露
出したアロイ用保護膜107をパターニングして、その
直下のGaAsのエピタキシャル層104表面までリセ
スエッチングし、ゲート電極103を蒸着して、リフト
オフ法により所望する領域に選択的にゲート電極103
を設けることができる。さらに、上記開口部115から
121までを覆うように基板全面に配線材料、例えばT
i/Pt/Au構造の金属層106を蒸着して、フォト
リソグラフィ法、エッチング法並びにリフトオフ法によ
り配線層にパターニングを施して、半導体装置を完成さ
せることができる。この完成した半導体装置の断面を図
1に示す。
FIG. 5 is a sectional view of a substrate in which openings 115 to 121 are formed in desired regions of the FET section 100 and the resistor 110. The interlayer insulating film 108 is patterned and subjected to a photolithography process and an etching process to form the ohmic electrodes 101, 102, 112, and 1 described above.
13 can be removed to form openings 115 to 121, and the opening 116
The gate electrode 103 of the portion 100 can be provided. More specifically, in order to obtain desired electrical characteristics of the FET, the exposed protective film for alloy 107 is patterned, recess-etched to the surface of the GaAs epitaxial layer 104 immediately below, and the gate electrode 103 is deposited. The gate electrode 103 is selectively formed in a desired region by a lift-off method.
Can be provided. Further, a wiring material such as T
The semiconductor device can be completed by depositing the metal layer 106 having the i / Pt / Au structure and patterning the wiring layer by a photolithography method, an etching method, and a lift-off method. FIG. 1 shows a cross section of the completed semiconductor device.

【0017】上記実施の形態においては、オーミック電
極101、102上の層間絶縁膜108を除去する工程
と、ゲート電極103が設けられる領域の層間絶縁膜1
08を除去する工程を同時に行ったが、これに代えて、
ゲート電極103が設けられる領域の層間絶縁膜108
を除去した後に、オーミック電極101、102上の層
間絶縁膜108を除去しても、その逆でもよい。このよ
うに層間絶縁膜108の除去工程を独立に行うと、所望
のFET特性を得るための工程と単に層間絶縁膜108
を除去する工程とを分離することができるので、より精
度の高いリセスエッチングが実施でき、よって電気的特
性の優れたFETを得ることができる。また、上記実施
の形態では、リフトオフ法のような配線層のパターニン
グ工程を用いたが、他のアッシング法などの配線層形成
法を用いることができるのは勿論である。さらに、Si
N膜の成膜法も、オーミック電極の蒸着法も、他の公知
の分子蒸着法などの手法を適用することができる。
In the above embodiment, the step of removing the interlayer insulating film 108 on the ohmic electrodes 101 and 102 and the step of removing the interlayer insulating film 1 in the region where the gate electrode 103 is provided are described.
08 at the same time, but instead of this,
Interlayer insulating film 108 in a region where gate electrode 103 is provided
After the removal, the interlayer insulating film 108 on the ohmic electrodes 101 and 102 may be removed, or vice versa. As described above, when the step of removing the interlayer insulating film 108 is performed independently, the step of obtaining desired FET characteristics and the step of simply obtaining the interlayer insulating film 108 can be performed.
Can be separated from the step of removing, so that more accurate recess etching can be performed, and thus, an FET having excellent electrical characteristics can be obtained. In the above embodiment, a wiring layer patterning step such as a lift-off method is used. However, it is a matter of course that another wiring layer forming method such as an ashing method can be used. Furthermore, Si
As a method for forming an N film and a method for depositing an ohmic electrode, other known methods such as a molecular vapor deposition method can be applied.

【0018】上記実施の形態では、膜質が疎のアロイ用
保護膜107とこれより膜質の密な層間絶縁膜108を
それぞれ形成する半導体装置の製造法について説明した
が、図6に示すように、素子分離したエピタキシャル層
104を含むGaAs基板105上にアロイ用保護膜1
07を形成してアロイ処理を施した後、このアロイ用保
護膜107を除去することができる。図において、基板
は、エピタキシャル層104上に素子分離されたFET
部100と抵抗110の領域を覆うようにフォトレジス
ト125がパターニングされ、このパターニングされた
フォトレジスト125の下側壁部にはアロイ時に熱スト
レスが加わったアロイ用保護膜107が残っている。こ
の残存するフォトレジスト125により、アロイ用保護
膜107の除去処理工程において、エッチング液などの
薬品がオーミック電極101、102、112、113
の周辺部に接触することを有効に防止することができ、
オーミック電極101などの周辺部を異常にエッチング
させない。したがって、オーミック電極部に不所望な溝
が形成されず、FETの電気的特性を劣化させることが
ない。
In the above-described embodiment, a method of manufacturing a semiconductor device in which the alloy protective film 107 having a low film quality and the interlayer insulating film 108 having a higher film quality are formed has been described. As shown in FIG. Protective film for alloy 1 on a GaAs substrate 105 including an epitaxial layer 104 from which elements have been separated
After the formation of the layer 07 and the alloying treatment, the protective film 107 for the alloy can be removed. In the figure, a substrate is an FET in which an element is separated on an epitaxial layer 104.
A photoresist 125 is patterned so as to cover the region of the portion 100 and the resistor 110, and an alloy protective film 107 to which thermal stress has been applied during alloying remains on the lower side wall of the patterned photoresist 125. In the process of removing the alloy protective film 107, chemicals such as an etchant are used by the remaining photoresist 125 to remove ohmic electrodes 101, 102, 112, and 113 in the step of removing the alloy protective film 107.
Can be effectively prevented from touching the periphery of the
The peripheral portion such as the ohmic electrode 101 is not abnormally etched. Therefore, an undesired groove is not formed in the ohmic electrode portion, and the electric characteristics of the FET are not deteriorated.

【0019】上記アロイ用保護膜107が基板表面から
除去された後に、新たなSiN膜の表面保護膜123を
形成してから、この表面保護膜123上に配線電極10
6を形成することにより、図7に示すGaAs半導体装
置を完成させることができる。
After the alloy protective film 107 is removed from the substrate surface, a new SiN film surface protective film 123 is formed, and then the wiring electrode 10 is formed on the surface protective film 123.
By forming 6, the GaAs semiconductor device shown in FIG. 7 can be completed.

【0020】上記実施の形態においては、オーミック電
極101、102上の層間絶縁膜108を除去する工程
と、ゲート電極103が設けられる領域の層間絶縁膜1
08を除去する工程を同時に行っても、ゲート電極10
3が設けられる領域の層間絶縁膜108を除去した後
に、オーミック電極101、102上の層間絶縁膜10
8を除去しても、その逆でも新たな保護膜123が奏す
る同様の効果を得ることができる。また、上記実施の形
態では、リフトオフ法のような配線層のパターニング工
程を用いても、他のアッシング法などの他の配線層形成
法を用いてもよく、SiN膜の成膜法も、オーミック電
極の蒸着法も、他の公知の分子蒸着法などの手法を適用
することができる。
In the above embodiment, the step of removing the interlayer insulating film 108 on the ohmic electrodes 101 and 102 and the step of removing the interlayer insulating film 1 in the region where the gate electrode 103 is provided are described.
08 at the same time.
3 is removed, the interlayer insulating film 108 on the ohmic electrodes 101 and 102 is removed.
Even if 8 is removed, the same effect provided by the new protective film 123 can be obtained in the reverse case. Further, in the above embodiment, a wiring layer patterning step such as a lift-off method may be used, or another wiring layer forming method such as another ashing method may be used. As the electrode deposition method, other known methods such as a molecular deposition method can be applied.

【0021】以上、本発明の実施の形態をGaAsのよ
うな化合物半導体装置の製造方法について説明したが、
本発明は、上記のようなGaAs化合物半導体装置以外
のシリコン半導体装置、ヘテロ接合半導体装置、半導体
レーザ装置の製造方法にも適用可能であることは勿論で
ある。また、表面保護膜は、1層でも2層以上でも上記
と同様の効果を得ることができる。さらに、本発明の実
施の形態をエピタキシャル層を含む基板としたが、この
他に単結晶基板を用いることができることは勿論であ
る。
The embodiment of the present invention has been described with reference to the method of manufacturing a compound semiconductor device such as GaAs.
The present invention is, of course, applicable to methods for manufacturing silicon semiconductor devices, heterojunction semiconductor devices, and semiconductor laser devices other than the GaAs compound semiconductor devices described above. In addition, the same effect as described above can be obtained with one or two or more surface protective films. Furthermore, although the embodiment of the present invention is directed to a substrate including an epitaxial layer, it goes without saying that a single crystal substrate can be used in addition to this.

【0022】[0022]

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、基板と表面保護膜との密着性を向
上させることができ、通常の組み立て工程による表面保
護膜の剥離を有効に防止することができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, the adhesion between the substrate and the surface protective film can be improved, and the peeling of the surface protective film by the ordinary assembly process can be effectively performed. Can be prevented.

【0023】また、新たな表面保護膜を形成するので、
金属配線の剥離を防止できる。
Also, since a new surface protective film is formed,
Separation of metal wiring can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の実施の形態に係る半導体装置の断面
図である。
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.

【図2】 本発明の実施の形態に係る基板の断面図であ
る。
FIG. 2 is a cross-sectional view of the substrate according to the embodiment of the present invention.

【図3】 本発明の実施の形態に係る基板の断面図であ
る。
FIG. 3 is a cross-sectional view of the substrate according to the embodiment of the present invention.

【図4】 本発明の実施の形態に係る基板の断面図であ
る。
FIG. 4 is a cross-sectional view of the substrate according to the embodiment of the present invention.

【図5】 本発明の実施の形態に係る基板の断面図であ
る。
FIG. 5 is a cross-sectional view of the substrate according to the embodiment of the present invention.

【図6】 本発明の実施の形態に係る基板の断面図であ
る。
FIG. 6 is a cross-sectional view of the substrate according to the embodiment of the present invention.

【図7】 本発明の実施の形態に係る基板の断面図であ
る。
FIG. 7 is a cross-sectional view of the substrate according to the embodiment of the present invention.

【図8】 従来の半導体装置の断面図である。FIG. 8 is a cross-sectional view of a conventional semiconductor device.

【図9】 従来の半導体装置の断面図である。FIG. 9 is a cross-sectional view of a conventional semiconductor device.

【図10】 従来の半導体装置の断面図である。FIG. 10 is a cross-sectional view of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

100 FET部、101、102 オーミック電極、
103 ゲート電極、104 エピタキシャル層、10
5 半導体基板、107 アロイ用保護膜、108 層
間絶縁膜、110 抵抗、123 新たな保護膜。
100 FET part, 101, 102 Ohmic electrode,
103 gate electrode, 104 epitaxial layer, 10
5 semiconductor substrate, 107 protective film for alloy, 108 interlayer insulating film, 110 resistor, 123 new protective film.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板と、この半導体基板表面に形
成された半導体素子と、この半導体素子表面に設けられ
た相互に膜質の異なる第1と第2の保護膜を有する半導
体装置の製造方法であって、 半導体基板表面に前記第1の保護膜を形成してから、前
記半導体素子のコンタクト領域上の該第1の保護膜をエ
ッチングする工程と、前記コンタクト領域上にオーミッ
ク金属層を堆積しパターニングする工程と、前記オーミ
ック金属層と前記コンタクト領域とを熱処理で合金化す
る工程と、前記第1の保護膜より密な膜質を有する第2
の保護膜を前記第1の保護膜上に形成してから、前記オ
ーミック金属層上の該第2の保護膜をエッチングして除
去する工程とを含むことを特徴とする半導体装置の製造
方法。
1. A method for manufacturing a semiconductor device comprising a semiconductor substrate, a semiconductor element formed on the surface of the semiconductor substrate, and first and second protective films provided on the surface of the semiconductor element and having different film properties from each other. Forming a first protective film on a surface of a semiconductor substrate, and then etching the first protective film on a contact region of the semiconductor device; and depositing an ohmic metal layer on the contact region. A step of patterning, a step of alloying the ohmic metal layer and the contact region by heat treatment, and a step of forming a second layer having a denser film quality than the first protective film.
Forming a protective film on the first protective film, and then etching and removing the second protective film on the ohmic metal layer.
【請求項2】 半導体基板と、この半導体基板表面に形
成された半導体素子と、この半導体素子表面に設けられ
た保護膜を有する半導体装置の製造方法であって、 前記半導体基板表面に保護膜を形成してから、前記半導
体素子のコンタクト領域上の該保護膜をエッチングする
工程と、このエッチングで露出したコンタクト領域にオ
ーミック金属層を堆積しパターニングする工程と、この
オーミック金属層と前記コンタクト領域とを熱処理で合
金化する工程と、前記保護膜をエッチングして除去する
工程と、前記半導体基板表面全体に新たな保護膜を形成
してから、前記コンタクト領域上の新たな保護膜をエッ
チングして除去する工程とを含むことを特徴とする半導
体装置の製造方法。
2. A method for manufacturing a semiconductor device, comprising: a semiconductor substrate; a semiconductor element formed on the surface of the semiconductor substrate; and a protective film provided on the surface of the semiconductor element. After forming, etching the protective film on the contact region of the semiconductor element, depositing and patterning an ohmic metal layer on the contact region exposed by the etching, and forming the ohmic metal layer and the contact region. Forming a new protective film over the entire surface of the semiconductor substrate, and then etching a new protective film on the contact region. Removing the semiconductor device.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006511087A (en) * 2002-12-20 2006-03-30 アプライド マテリアルズ インコーポレイテッド Method and apparatus for forming a high quality low temperature silicon nitride layer
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JP2007311464A (en) * 2006-05-17 2007-11-29 Fujitsu Ltd Compound semiconductor device and its manufacturing method
US7972663B2 (en) 2002-12-20 2011-07-05 Applied Materials, Inc. Method and apparatus for forming a high quality low temperature silicon nitride layer

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