JPH10261602A - Device and method of manufacturing semiconductor device - Google Patents
Device and method of manufacturing semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の製
造装置および製造方法に関し、より特定的には、半導体
ウェハの表面を平坦化するための半導体装置の製造装置
および製造方法に関する。The present invention relates to an apparatus and a method for manufacturing a semiconductor device, and more particularly to an apparatus and a method for manufacturing a semiconductor device for flattening the surface of a semiconductor wafer.
【０００２】[0002]
【従来の技術】従来、半導体装置の製造に用いられる装
置の１つとして、化学機械研磨装置が知られている。化
学機械研磨装置は、半導体基板上に半導体層および層間
絶縁膜を形成した後、層間絶縁膜の表面の平坦性を確保
するために用いられる。上記層間絶縁膜の表面には、光
学露光方式によりメタル配線用の回路パターンが形成さ
れるが、その回路パターンの形成時に、上記層間絶縁膜
の表面の平坦性を確保することが必要とされている。こ
こで、平坦性とは、物質表面の粗さを示す指標の１つで
あり、具体的には、物質表面の所定領域における凹凸構
造において、物質表面に対して最大高さを持つ凸部と、
最大深さを持つ凹部との間の、物質表面の垂線方向の距
離の大きさの程度を意味する。そして、その垂線方向の
距離が小さいほど、平坦性が良いとする。2. Description of the Related Art Conventionally, a chemical mechanical polishing apparatus is known as one of apparatuses used for manufacturing a semiconductor device. A chemical mechanical polishing apparatus is used for forming a semiconductor layer and an interlayer insulating film on a semiconductor substrate and then securing the surface flatness of the interlayer insulating film. On the surface of the interlayer insulating film, a circuit pattern for metal wiring is formed by an optical exposure method. When the circuit pattern is formed, it is necessary to ensure flatness of the surface of the interlayer insulating film. I have. Here, the flatness is one of the indices indicating the roughness of the material surface, and specifically, in a concavo-convex structure in a predetermined region of the material surface, a flat portion having a maximum height with respect to the material surface is used. ,
It means the magnitude of the distance in the direction perpendicular to the material surface between the concave portion having the maximum depth. It is assumed that the smaller the distance in the perpendicular direction, the better the flatness.
【０００３】図９は、従来の化学機械研磨装置の構成図
である。図９を参照して、従来の化学機械研磨装置は、
回転円板（プラテン）１１１と、半導体ウェハ１１３を
固定する部材と、研磨材供給装置１１７とから構成され
ている。半導体ウェハ１１３を固定する部材は、研磨さ
れる半導体ウェハ１１３を保持するバッキング材１１４
と、研磨ヘッド１１５とから構成されている。回転円板
１１１上には粘着剤により研磨布１１２が固定されてお
り、回転円板１１１は軸１１８を中心として回転する。
また、研磨ヘッド１１５の下には粘着剤によりバッキン
グ材１１４が固定されている。研磨される半導体ウェハ
１１３は、真空吸着力あるいは水の表面張力を利用し
て、被研磨面を下向きにしてバッキング材１１４に固定
されている。そして、研磨ヘッド１１５は軸１１９を中
心として回転する。研磨材供給装置１１７は、研磨布１
１２上に研磨材１１６を供給できるよう設置されてい
る。FIG. 9 is a configuration diagram of a conventional chemical mechanical polishing apparatus. Referring to FIG. 9, a conventional chemical mechanical polishing apparatus includes:
It comprises a rotating disk (platen) 111, a member for fixing the semiconductor wafer 113, and an abrasive supply device 117. The member for fixing the semiconductor wafer 113 is a backing material 114 for holding the semiconductor wafer 113 to be polished.
And a polishing head 115. A polishing cloth 112 is fixed on the rotating disk 111 with an adhesive, and the rotating disk 111 rotates about an axis 118.
A backing material 114 is fixed below the polishing head 115 with an adhesive. The semiconductor wafer 113 to be polished is fixed to the backing material 114 with the surface to be polished facing downward using a vacuum suction force or a surface tension of water. Then, the polishing head 115 rotates around the shaft 119. The abrasive supply device 117 includes the polishing cloth 1
It is installed so that the abrasive 116 can be supplied on the surface 12.
【０００４】図９に示すように、半導体ウェハの被研磨
面を研磨する際には、研磨材供給装置１１７より研磨材
１１６を所定の流量で供給しながら、回転円板１１１が
軸１１８を中心として回転し、かつ、研磨ヘッド１１５
が軸１１９を中心として回転する。このとき研磨ヘッド
１１５を、所定の圧力で研磨布１１２に押圧する。この
ようにして、半導体ウェハ１１３の表面を研磨する。As shown in FIG. 9, when polishing a surface to be polished of a semiconductor wafer, a rotating disk 111 rotates about a shaft 118 while an abrasive 116 is supplied at a predetermined flow rate from an abrasive supply device 117. And the polishing head 115
Rotate about an axis 119. At this time, the polishing head 115 is pressed against the polishing cloth 112 at a predetermined pressure. Thus, the surface of the semiconductor wafer 113 is polished.
【０００５】図１０〜１５は、従来の一般的な半導体装
置の製造工程を説明するための、半導体装置の断面構造
図である。図１０〜１５を参照して、以下に従来の半導
体装置の製造プロセスについて説明する。FIGS. 10 to 15 are cross-sectional structural views of a conventional semiconductor device for illustrating a manufacturing process of a general semiconductor device. A conventional semiconductor device manufacturing process will be described below with reference to FIGS.
【０００６】まず、図１０に示すように、シリコン基板
１２１の主表面上に窒化膜マスク１２４と、酸化膜１２
２と、第１拡散層１２３とを形成する。First, as shown in FIG. 10, a nitride film mask 124 and an oxide film 12 are formed on a main surface of a silicon substrate 121.
2 and the first diffusion layer 123 are formed.
【０００７】次に、図１１に示すように、上記酸化膜１
２２上にシリコン電極１２５を形成する。また、第２拡
散層１２６を形成する。Next, as shown in FIG.
A silicon electrode 125 is formed on 22. Further, a second diffusion layer 126 is formed.
【０００８】次に、図１２に示すように、上記シリコン
電極１２５と酸化膜１２２との上に、配線下絶縁膜１２
７を形成した後、レジストパターン（図示せず）を用い
たエッチングにより配線下絶縁膜１２７にスルーホール
を開孔する。その後、第１メタル配線層１２８を形成す
る。[0010] Next, as shown in FIG. 12, the under-wiring insulating film 12 is formed on the silicon electrode 125 and the oxide film 122.
After the formation of 7, a through hole is formed in the insulating film 127 under the wiring by etching using a resist pattern (not shown). After that, the first metal wiring layer 128 is formed.
【０００９】次に、図１３に示すように、上記配線下絶
縁膜１２７と、第１メタル配線層１２８との上に、層間
絶縁膜１２９を形成する。Next, as shown in FIG. 13, an interlayer insulating film 129 is formed on the insulating film 127 below the wiring and the first metal wiring layer 128.
【００１０】次に、図１４に示すように、化学機械研磨
装置を用いて、上記層間絶縁膜１２９の表面を平坦化す
る。Next, as shown in FIG. 14, the surface of the interlayer insulating film 129 is flattened using a chemical mechanical polishing apparatus.
【００１１】次に、図１５に示すように、上記層間絶縁
膜１２９にスルーホールを開孔した後、第２メタル配線
１３０を形成する。Next, as shown in FIG. 15, after a through hole is formed in the interlayer insulating film 129, a second metal wiring 130 is formed.
【００１２】[0012]
【発明が解決しようとする課題】半導体装置の高集積化
はますます進んできており、それに伴って、たとえば半
導体装置の一種であるロジックＩＣでは配線の多層構造
化が進められてきている。そのため、配線の疎な部分と
密な部分とでは、大きな段差が発生している。同様に、
半導体装置の一種である半導体記憶装置については、高
集積化のためメモリセルの設置面積を削減しつつ、キャ
パシタの容量を確保するため、メモリセルを立体的な構
造とすることが進められている。そのため、基板上にお
いて、周辺回路とメモリセルとの間で大きな段差が発生
している。As the degree of integration of semiconductor devices is increasing, the wiring of a logic IC, which is a type of semiconductor device, is becoming more and more multilayered. Therefore, a large step is generated between the sparse portion and the dense portion of the wiring. Similarly,
2. Description of the Related Art With respect to a semiconductor memory device which is a kind of semiconductor device, a memory cell has a three-dimensional structure in order to secure a capacity of a capacitor while reducing an installation area of the memory cell for high integration. . Therefore, a large step occurs between the peripheral circuit and the memory cell on the substrate.
【００１３】一方、半導体装置の回路パターンを基板上
に転写するために、一般に光学露光方式が用いられてい
る。そして、半導体装置の高集積化に伴い、転写される
回路パターンも複雑化してきている。そのため、転写時
に求められる解像度のさらなる向上が求められている。
しかし、解像度を向上させていくと、転写時に基板上へ
投影された回路パターンの輪郭が明確にできる焦点距離
の許容範囲（焦点深度）が狭くなっていく。そのため、
回路パターンが転写される基板表面に段差が発生してい
ると、局所的に、転写された回路パターンが不鮮明にな
る。不鮮明な回路パターンは、その後の工程にて形成さ
れる配線の短絡や断線の原因となり、ひいては半導体装
置の不良率の増加といった問題につながる。On the other hand, in order to transfer a circuit pattern of a semiconductor device onto a substrate, an optical exposure method is generally used. And, with the increase in the degree of integration of the semiconductor device, the circuit pattern to be transferred has become more complicated. Therefore, further improvement in resolution required at the time of transfer is required.
However, as the resolution is improved, the allowable range of the focal length (depth of focus) that can clearly define the contour of the circuit pattern projected on the substrate at the time of transfer becomes narrower. for that reason,
If a step occurs on the substrate surface to which the circuit pattern is transferred, the transferred circuit pattern becomes locally unclear. The unclear circuit pattern causes a short circuit or disconnection of a wiring formed in a subsequent process, and eventually leads to a problem such as an increase in a defective rate of the semiconductor device.
【００１４】こうした問題を防止するために、従来か
ら、回路パターンが転写される面の平坦性を確保するた
め、図９に示すような化学機械研磨装置が用いられてい
る。In order to prevent such a problem, conventionally, a chemical mechanical polishing apparatus as shown in FIG. 9 has been used to ensure the flatness of the surface on which the circuit pattern is transferred.
【００１５】しかし、図１３を参照して、被研磨面であ
る層間絶縁膜１２９の表面の研磨前の形状は、層間絶縁
膜１２９の下層に形成されている第１メタル配線層１２
８等の構造（パターン）を反映している。そして、従来
の化学機械研磨装置では、研磨面が被研磨面の形状に沿
って弾性変形するため、被研磨面の凸部のみでなく、凹
部もある程度研磨される。そのため、研磨後の被研磨面
の形状（平坦性）は、研磨開始前の被研磨面の形状と相
関がある。したがって、図１３に示すように層間絶縁膜
１２９の下層の構造に起因して層間絶縁膜１２９の表面
の平坦性が悪い場合には、研磨後においても被研磨面で
必要とされる平坦性を確保するのが困難な場合がある。
そのため、研磨後の基板面に回路パターンを転写した場
合、平坦性が悪い部分で転写後の回路パターンが不鮮明
になり、その結果配線の短絡や断線が発生し、不良品が
発生するなどの問題が発生している。また、図１５に示
すように、層間絶縁膜１２９の研磨後、スルーホールを
形成するため層間絶縁膜１２９をエッチングする場合
に、層間絶縁膜１２９の平坦性が悪く、層間絶縁膜１２
９の膜厚が他の部分より厚くなっている場所では、スル
ーホール底部でのエッチング残りにより、スルーホール
でのメタル配線と半導体構造との接触不良や断線が発生
する。また、逆に層間絶縁膜１２９の膜厚が他の場所よ
り薄くなっている場所では、スルーホール底部でのエッ
チングによる半導体構造の損傷が発生する。そのため、
半導体構造の一部がその機能を失うという事態が発生す
ることにより、不良品が発生するなどの問題も発生して
いる。そして、この問題は、半導体装置の高集積化のた
めの配線の多層構造化やメモリセルの立体構造化により
ますます深刻化してきている。However, referring to FIG. 13, the shape of the surface of interlayer insulating film 129 which is the surface to be polished before polishing is the same as that of first metal wiring layer 12 formed under interlayer insulating film 129.
8 or the like (pattern). In the conventional chemical mechanical polishing apparatus, the polishing surface is elastically deformed along the shape of the surface to be polished, so that not only the convex portions but also the concave portions of the surface to be polished are polished to some extent. Therefore, the shape (flatness) of the polished surface after polishing has a correlation with the shape of the polished surface before the start of polishing. Therefore, when the flatness of the surface of the interlayer insulating film 129 is poor due to the structure of the lower layer of the interlayer insulating film 129, as shown in FIG. It can be difficult to secure.
Therefore, when a circuit pattern is transferred to a polished substrate surface, the transferred circuit pattern becomes unclear in a portion having poor flatness, resulting in short-circuiting or disconnection of a wiring, resulting in defective products. Has occurred. Further, as shown in FIG. 15, when the interlayer insulating film 129 is etched to form a through hole after polishing the interlayer insulating film 129, the flatness of the interlayer insulating film 129 is poor and the interlayer insulating film 12
In places where the thickness of the film 9 is thicker than other portions, poor etching or disconnection between the metal wiring and the semiconductor structure in the through hole occurs due to the etching residue at the bottom of the through hole. Conversely, in a place where the thickness of the interlayer insulating film 129 is thinner than in other places, the semiconductor structure is damaged by etching at the bottom of the through hole. for that reason,
When a situation occurs in which a part of the semiconductor structure loses its function, a problem such as occurrence of a defective product has occurred. This problem is becoming more serious due to the multi-layered structure of wiring and the three-dimensional structure of memory cells for high integration of semiconductor devices.
【００１６】また、必要な平坦性を確保できるまで化学
機械研磨を行なうと、多層構造化された配線や立体構造
を持つメモリセルを多数有する半導体装置の場合、従来
以上に研磨工程に時間がかかるという問題もあった。さ
らに、上記のように必要な平坦性を確保できるまで化学
機械研磨を行なうと、既に平坦化された部分の層間絶縁
膜１２９も引続き研磨することになる。その結果、層間
絶縁膜１２９の下層の半導体構造までも研磨されること
により損傷を受け、その結果、半導体構造の一部がその
機能を失い、不良品となるなどの問題も発生している。If chemical mechanical polishing is performed until the required flatness can be ensured, the polishing process takes longer than before in the case of a semiconductor device having a large number of multi-layered wirings and memory cells having a three-dimensional structure. There was also a problem. Furthermore, if the chemical mechanical polishing is performed until the required flatness can be secured as described above, the already flattened portion of the interlayer insulating film 129 will be continuously polished. As a result, even the semiconductor structure below the interlayer insulating film 129 is damaged by being polished, and as a result, a part of the semiconductor structure loses its function and becomes a defective product.
【００１７】この発明は上記のような課題を解決するた
めになされたもので、この発明の１つの目的は、半導体
装置の配線の短絡、断線、接触不良、エッチングによる
半導体装置の損傷などの不良を防止することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and one object of the present invention is to provide a semiconductor device having a defect such as a short-circuit, a disconnection, a contact failure, or damage to the semiconductor device due to etching. Is to prevent.
【００１８】具体的には、この発明の１つの目的は、半
導体装置の製造プロセスの１つである研磨工程におい
て、被研磨面の研磨前の形状に左右されず、研磨後の被
研磨面の平坦性を確保することにより、その後の工程で
の回路パターンの不完全な転写を防止し得る、半導体製
造装置および製造方法を得ることである。また具体的に
この発明のもう１つの目的は、半導体装置の製造プロセ
スの１つである研磨工程において、被研磨面の研磨前の
形状に左右されず、研磨後の被研磨面の平坦性を確保す
ることにより、その後の被研磨面へのエッチング工程で
のエッチング残りによる配線の接触不良や、被研磨面の
下層の半導体構造へのエッチングによる損傷を防止し得
る、半導体装置の製造装置および製造方法を得ることで
ある。Specifically, one object of the present invention is to provide a polishing process which is one of the processes for manufacturing a semiconductor device, without being affected by the shape of the surface to be polished before polishing. An object of the present invention is to provide a semiconductor manufacturing apparatus and a manufacturing method capable of preventing incomplete transfer of a circuit pattern in a subsequent step by ensuring flatness. Another specific object of the present invention is to provide a polishing process, which is one of the processes for manufacturing a semiconductor device, in which the flatness of the polished surface is not affected by the shape of the polished surface before polishing. As a result, a semiconductor device manufacturing apparatus and manufacturing method capable of preventing poor contact of wiring due to an etching residue in a subsequent etching step on a surface to be polished and damage to the semiconductor structure below a surface to be polished due to etching. The way is to get.
【００１９】この発明のもう１つの目的は、半導体装置
の製造プロセスの１つである研磨工程における研磨時間
を短縮することである。Another object of the present invention is to reduce a polishing time in a polishing step which is one of the semiconductor device manufacturing processes.
【００２０】この発明のもう１つの目的は、研磨の際
に、被研磨面の下層に形成された半導体構造に損傷を与
えることを防止し得る、半導体装置の製造装置および製
造方法を得ることである。Another object of the present invention is to provide an apparatus and a method for manufacturing a semiconductor device, which can prevent damage to a semiconductor structure formed below a surface to be polished during polishing. is there.
【００２１】[0021]
【課題を解決するための手段】請求項１における半導体
装置の製造装置は、半導体ウェハの表面を平坦化させる
ための半導体装置の製造装置であって、その表面に複数
の凸部を有し、上記半導体ウェハの表面に損傷を与える
ための損傷付与部材と、上記損傷付与部材によって損傷
が与えられた上記半導体ウェハの表面を研磨するための
研磨部材とを備えている。そして、このような装置を用
い、研磨部材による研磨の前に、その表面に凸部を有す
る損傷付与部材へ、半導体ウェハの被研磨面を押圧する
ことにより、半導体ウェハ表面に損傷を与える。する
と、損傷付与部材の凸部と、半導体ウェハの被研磨面の
凸部とが接触し、半導体ウェハの被研磨面の凸部に微小
なクラックや圧痕が形成される。そのため、その後の研
磨工程において、微小なクラックなどが形成された被研
磨面の凸部の研磨される速度が、損傷を受けていない被
研磨面の凹部の研磨される速度と比較して速くなる。そ
の結果、被研磨面の凸部が凹部よりも速く研磨され、そ
れにより、研磨後の被研磨面の凹凸の程度が小さくな
る。そのため、研磨終了後の半導体ウェハ表面の平坦性
を向上させることができる。よって、研磨後の回路パタ
ーンの不完全な転写を防止することができ、また、研磨
工程後のエッチング工程におけるエッチング残りや被研
磨面の下層の半導体構造へのエッチングによる損傷を防
止することができる。よって、不完全な回路パターンの
転写に起因する配線の短絡や断線の発生、およびエッチ
ング不良に起因する配線の接触不良や、半導体構造の機
能の喪失を防止することができる。According to a first aspect of the present invention, there is provided a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer, the semiconductor device having a plurality of convex portions on the surface, A damage applying member for damaging a surface of the semiconductor wafer; and a polishing member for polishing a surface of the semiconductor wafer damaged by the damage applying member. Then, by using such an apparatus, before the polishing by the polishing member, the surface to be polished of the semiconductor wafer is pressed against the damage applying member having a convex portion on the surface, thereby damaging the surface of the semiconductor wafer. Then, the convex portion of the damage applying member comes into contact with the convex portion of the polished surface of the semiconductor wafer, and a minute crack or an indentation is formed on the convex portion of the polished surface of the semiconductor wafer. Therefore, in the subsequent polishing step, the polishing speed of the convex portion of the polished surface on which minute cracks and the like are formed becomes higher than the polishing speed of the concave portion of the undamaged polished surface. . As a result, the convex portions of the surface to be polished are polished faster than the concave portions, thereby reducing the degree of irregularities of the surface to be polished after polishing. Therefore, the flatness of the surface of the semiconductor wafer after polishing is improved. Therefore, incomplete transfer of the circuit pattern after polishing can be prevented, and the etching residue after the polishing process and damage to the semiconductor structure under the polished surface due to etching can be prevented. . Therefore, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, contact failure of wiring due to poor etching, and loss of function of the semiconductor structure.
【００２２】また半導体ウェハの被研磨面の凸部におい
て、研磨前に微小なクラックや圧痕が形成されることに
より、被研磨面の凸部の研磨される速度が、クラックや
圧痕が形成されていない従来の被研磨面の凸部の研磨さ
れる速度と比較して速くなる。その結果、必要な平坦性
を確保するまでの加工時間を、従来の工程と比較して短
縮することができる。また、既に平坦化された被研磨面
を、必要な平坦性を確保するためにさらに研磨すること
に起因した、被研磨面の下層に形成された半導体構造の
損傷を防止することができる。Further, since fine cracks and indentations are formed on the convex portion of the polished surface of the semiconductor wafer before polishing, the polishing rate of the convex portion of the polished surface is reduced. It is faster than the conventional polishing speed of the convex portion of the surface to be polished. As a result, the processing time required to secure the required flatness can be reduced as compared with the conventional process. In addition, it is possible to prevent damage to a semiconductor structure formed below the surface to be polished, which is caused by further polishing the already flattened surface to ensure necessary flatness.
【００２３】請求項２における半導体装置の製造装置
は、請求項１の構成において、上記半導体ウェハを上記
研磨部材によって研磨する前に、上記凸部を有する損傷
付与部材へ、上記半導体ウェハの被研磨面を押圧する部
材をさらに備える。このように半導体ウェハの被研磨面
を損傷付与部材へ押圧する部材を備えることにより、半
導体ウェハの押圧圧力などの条件の調整および再現が可
能となる。その結果、研磨前に損傷付与部材へ半導体ウ
ェハを押圧する条件の最適化および安定化が可能とな
る。According to a second aspect of the present invention, in the semiconductor device manufacturing apparatus according to the first aspect, before the semiconductor wafer is polished by the polishing member, the semiconductor wafer is polished by the damage imparting member having the convex portion. The apparatus further includes a member for pressing the surface. By providing the member for pressing the surface to be polished of the semiconductor wafer against the damage applying member in this manner, it is possible to adjust and reproduce conditions such as the pressing pressure of the semiconductor wafer. As a result, it is possible to optimize and stabilize the conditions for pressing the semiconductor wafer against the damage applying member before polishing.
【００２４】請求項３における半導体装置の製造装置で
は、請求項１または２の構成において、上記損傷付与部
材の凸部が、上記損傷付与部材の表面に配置された複数
の粒子を含んでいる。上記複数の粒子は、上記半導体ウ
ェハの被研磨面の硬度以上の大きさの硬度を有し、かつ
ほぼ均一な粒径を有する。このように複数の粒子を含む
ことにより形成された損傷付与部材の凸部を備えること
により、粒子の粒径を変更することで、損傷付与部材の
凸部の高さおよびピッチを制御することができる。その
ため、半導体ウェハの被研磨面の研磨前の形状に適合す
るように、高さおよびピッチを調整した凸部を備える損
傷付与部材を得ることができ、半導体ウェハのさまざま
な被研磨面に適した損傷付与部材を得ることが可能とな
る。その結果、半導体ウェハの被研磨面の凸部に、微小
なクラックや圧痕をより効果的に形成することが可能と
なり、それにより、研磨後の半導体ウェハの被研磨面の
平坦性を向上させることができる。そのため、半導体装
置の配線の断線などの不良の発生を防止することができ
る。According to a third aspect of the present invention, in the configuration of the first or second aspect, the projection of the damage applying member includes a plurality of particles arranged on the surface of the damage applying member. The plurality of particles have a hardness equal to or greater than the hardness of the surface to be polished of the semiconductor wafer, and have a substantially uniform particle size. By providing the projections of the damage applying member formed by including a plurality of particles in this way, by changing the particle diameter of the particles, it is possible to control the height and pitch of the projections of the damage applying member. it can. Therefore, it is possible to obtain a damage imparting member having a convex portion whose height and pitch are adjusted so as to conform to the shape of the surface to be polished of the semiconductor wafer before polishing, which is suitable for various surfaces to be polished of the semiconductor wafer. It is possible to obtain a damage applying member. As a result, it is possible to more effectively form minute cracks and indentations on the projections of the polished surface of the semiconductor wafer, thereby improving the flatness of the polished surface of the polished semiconductor wafer. Can be. Therefore, occurrence of a defect such as disconnection of a wiring of the semiconductor device can be prevented.
【００２５】請求項４における半導体装置の製造装置で
は、請求項１または２の構成において、上記損傷付与部
材が、上記損傷付与部材の表面を加工することにより、
塑性変形させて形成された凸部を含む。このように損傷
付与部材自体を加工することにより凸部を形成するの
で、損傷付与部材の材質を変更することにより、損傷付
与部材の凸部の硬度を変更することが可能となる。ま
た、凸部の加工時に、加工条件を制御することにより、
凸部の形成ピッチや凸部の高さを変更することができ
る。そのため、半導体ウェハの被研磨面の硬度などの条
件に適した損傷付与部材を得ることが可能となる。その
結果、半導体ウェハの被研磨面の凸部に、微小なクラッ
クや圧痕をより効果的に形成することが可能となる。そ
れにより、研磨後の半導体ウェハの被研磨面の平坦性を
向上させることができ、そのため、回路パターンの不完
全な転写などに起因する、半導体装置の配線の断線など
の不良の発生を防止することができる。According to a fourth aspect of the present invention, in the semiconductor device manufacturing apparatus according to the first or second aspect, the damage applying member processes a surface of the damage applying member.
Includes protrusions formed by plastic deformation. Since the projection is formed by processing the damage applying member itself in this manner, it is possible to change the hardness of the projection of the damage applying member by changing the material of the damage applying member. Also, by controlling the processing conditions when processing the convex part,
The formation pitch of the protrusions and the height of the protrusions can be changed. Therefore, it is possible to obtain a damage applying member suitable for conditions such as the hardness of the polished surface of the semiconductor wafer. As a result, minute cracks and indentations can be more effectively formed on the convex portions of the polished surface of the semiconductor wafer. As a result, the flatness of the polished surface of the polished semiconductor wafer can be improved, thereby preventing defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like. be able to.
【００２６】請求項５における半導体装置の製造装置
は、請求項１または２の構成において、上記半導体ウェ
ハを上記研磨部材によって研磨する前に、上記半導体ウ
ェハの被研磨面を上記損傷付与部材へ押圧する際に、上
記半導体ウェハおよび上記損傷付与部材のうちの少なく
とも一方に、振動を加えるための振動付与部材を有す
る。このように半導体ウェハの被研磨面を損傷付与部材
へ押圧した際に、半導体ウェハおよび損傷付与部材のう
ち少なくとも一方に振動を加えるための振動付与部材を
有することにより、半導体ウェハの被研磨面にある凸部
と、損傷付与部材の表面にある凸部との接触部および接
触回数を増加させることができ、半導体ウェハの被研磨
面にある凸部に、振動を加えない場合より多くの微小な
クラックや圧痕が形成される。これにより、半導体ウェ
ハの被研磨面にある凸部の研磨される速度を、振動を加
えない場合より向上させることができ、研磨後の被研磨
面の平坦性を向上させることができる。その結果、回路
パターンの不完全な転写などに起因する、半導体装置の
配線の断線などの不良の発生を防止することができる。According to a fifth aspect of the present invention, in the semiconductor device manufacturing apparatus according to the first or second aspect, before the semiconductor wafer is polished by the polishing member, the polished surface of the semiconductor wafer is pressed against the damage applying member. At this time, at least one of the semiconductor wafer and the damage applying member has a vibration applying member for applying vibration. When the surface to be polished of the semiconductor wafer is pressed against the damage applying member in this manner, by having a vibration applying member for applying vibration to at least one of the semiconductor wafer and the damage applying member, the surface to be polished of the semiconductor wafer is It is possible to increase the number of contact portions and the number of contacts between a certain convex portion and the convex portion on the surface of the damage imparting member, and to the convex portion on the surface to be polished of the semiconductor wafer, more fine Cracks and dents are formed. This makes it possible to increase the polishing speed of the protrusions on the surface to be polished of the semiconductor wafer as compared with the case where no vibration is applied, and to improve the flatness of the surface to be polished after polishing. As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like.
【００２７】請求項６における半導体装置の製造方法
は、半導体ウェハの表面を平坦化させるための、半導体
装置の製造方法であって、凸部を有する損傷付与部材
へ、上記半導体ウェハの被研磨面を押圧する工程と、上
記押圧工程の後に、上記半導体ウェハの被研磨面を上記
研磨部材によって研磨する工程とを有している。このよ
うな工程を有することで、損傷付与部材の凸部と、半導
体ウェハの被研磨面の凸部とが接触し、半導体ウェハの
被研磨面の凸部に微小なクラックや圧痕が形成される。
そのため、その後の研磨工程において、微小なクラック
等が形成された被研磨面の凸部の研磨される速度が、損
傷を受けていない被研磨面の凹部の研磨される速度と比
較して速くなる。その結果、被研磨面の凸部が、凹部よ
りも速く研磨され、それにより、研磨後の被研磨面の凹
凸の程度が小さくなる。そのため、研磨終了後の半導体
ウェハ表面の平坦性を向上させることができる。よっ
て、研磨後の回路パターンの不完全な転写を防止するこ
とができ、また、研磨工程後のエッチング工程におけ
る、エッチング残りや被研磨面の下層の半導体構造への
エッチングによる損傷を防止できる。よって、不完全な
回路パターンの転写に起因する配線の短絡および断線の
発生、エッチング不良に起因する配線の接触不良、およ
び半導体構造の機能の喪失を防止することができる。ま
た、半導体ウェハの被研磨面の凸部において、研磨前に
微小なクラックや圧痕が形成されることにより、被研磨
面の凸部の研磨される速度が、クラックや圧痕が形成れ
さていない従来の被研磨面の凸部の研磨される速度と比
較して速くなる。その結果、必要な平坦性を確保するま
での加工時間を、従来の工程と比較して短縮することが
できる。また、既に平坦化された被研磨面を、必要な平
坦性を確保するためにさらに研磨することに起因した、
被研磨面の下層に形成された半導体構造の損傷を防止す
ることができる。According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device for flattening a surface of a semiconductor wafer. And a step of polishing the surface to be polished of the semiconductor wafer by the polishing member after the pressing step. By having such a process, the convex portion of the damage imparting member and the convex portion of the polished surface of the semiconductor wafer come into contact with each other, and minute cracks and indentations are formed on the convex portion of the polished surface of the semiconductor wafer. .
Therefore, in the subsequent polishing process, the polishing speed of the convex portion of the polished surface on which minute cracks and the like are formed becomes faster than the polishing speed of the concave portion of the undamaged polished surface. . As a result, the convex portions of the surface to be polished are polished faster than the concave portions, so that the degree of unevenness of the surface to be polished after polishing is reduced. Therefore, the flatness of the surface of the semiconductor wafer after polishing is improved. Therefore, incomplete transfer of the polished circuit pattern can be prevented, and furthermore, in the etching step after the polishing step, damage due to etching residue and etching of the semiconductor structure below the surface to be polished can be prevented. Therefore, it is possible to prevent the occurrence of short-circuit and disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure. In addition, since fine cracks and indentations are formed in the convex portion of the surface to be polished of the semiconductor wafer before polishing, the polishing speed of the convex portion of the surface to be polished is reduced in the conventional case where no crack or indentation is formed. Is higher than the polishing speed of the convex portion of the surface to be polished. As a result, the processing time required to secure the required flatness can be reduced as compared with the conventional process. In addition, the surface to be polished already flattened, caused by further polishing to ensure the required flatness,
Damage to a semiconductor structure formed below the surface to be polished can be prevented.
【００２８】請求項７における半導体装置の製造方法
は、請求項６の構成において、上記損傷付与部材が、上
記損傷付与部材の表面に配置された複数の粒子を含んで
いる。上記複数の粒子は、上記半導体ウェハの被研磨面
の硬度以上の大きさの硬度を有し、かつほぼ均一な粒径
を有する。このように複数の粒子を含むことにより形成
された損傷付与部材の凸部を用いることにより、粒子の
粒径を変更することで、損傷付与部材の凸部の高さおよ
びピッチを制御することができる。そのため、半導体ウ
ェハの被研磨面の研磨前の形状に適合するように、高さ
およびピッチを調整した凸部を備える損傷付与部材を得
ることができ、半導体ウェハのさまざまな被研磨面に適
した損傷付与部材を用いることが可能となる。その結
果、半導体ウェハの被研磨面の凸部に微小なクラックや
圧痕をより効果的に形成することが可能となり、それに
より研磨後の半導体ウェハの被研磨面の平坦性を向上さ
せることができる。そのため、半導体装置の配線の断線
などの不良の発生を防止することができる。According to a seventh aspect of the present invention, in the method of the sixth aspect, the damage applying member includes a plurality of particles disposed on a surface of the damage applying member. The plurality of particles have a hardness equal to or greater than the hardness of the surface to be polished of the semiconductor wafer, and have a substantially uniform particle size. By using the protrusions of the damage imparting member formed by including a plurality of particles in this way, by changing the particle diameter of the particles, it is possible to control the height and pitch of the protrusions of the damage imparting member. it can. Therefore, it is possible to obtain a damage imparting member having a convex portion whose height and pitch are adjusted so as to conform to the shape of the surface to be polished of the semiconductor wafer before polishing, which is suitable for various surfaces to be polished of the semiconductor wafer. Damage-providing members can be used. As a result, it is possible to more effectively form minute cracks and indentations on the convex portions of the surface to be polished of the semiconductor wafer, thereby improving the flatness of the surface to be polished of the semiconductor wafer after polishing. . Therefore, occurrence of a defect such as disconnection of a wiring of the semiconductor device can be prevented.
【００２９】請求項８における半導体装置の製造方法
は、請求項６の構成において、上記損傷付与部材が、上
記損傷付与部材の表面を加工することにより塑性変形さ
せて形成された凸部を含む。このように損傷付与部材自
体を加工することにより形成された凸部を含む損傷付与
部材を用いることで、損傷付与部材の材質を変更するこ
とにより、さまざまな硬度の凸部を有する損傷付与部材
を用いることが可能となる。また、凸部の加工の際に、
加工条件を制御することにより、凸部の形成ピッチや凸
部の高さをさまざまに変更した損傷付与部材を用いるこ
とが可能となる。そのため、半導体ウェハの被研磨面の
硬度などの条件に適した損傷付与部材を選択し、使用す
ることが可能となる。その結果、半導体ウェハの被研磨
面の凸部に微小なクラックや圧痕をより効果的に形成す
ることが可能となる。それにより、研磨後の半導体ウェ
ハの被研磨面の平坦性を向上させることができ、そのた
め、回路パターンの不完全な転写などに起因する、半導
体装置の配線の断線などの不良の発生を防止することが
できる。According to a eighth aspect of the present invention, in the method of manufacturing a semiconductor device according to the sixth aspect, the damage applying member includes a projection formed by processing the surface of the damage applying member so as to be plastically deformed. By using the damage imparting member including the convex portion formed by processing the damage imparting member itself, by changing the material of the damage imparting member, the damage imparting member having the convexities of various hardness can be obtained. It can be used. Also, when processing the convex part,
By controlling the processing conditions, it is possible to use a damage imparting member in which the formation pitch of the protrusions and the height of the protrusions are variously changed. Therefore, it is possible to select and use a damage imparting member suitable for conditions such as the hardness of the surface to be polished of the semiconductor wafer. As a result, it is possible to more effectively form minute cracks and indentations on the projections of the surface to be polished of the semiconductor wafer. As a result, the flatness of the polished surface of the polished semiconductor wafer can be improved, thereby preventing defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like. be able to.
【００３０】請求項９における半導体装置の製造装置
は、請求項６の構成において、上記半導体ウェハを上記
研磨部材によって研磨する前に、上記半導体ウェハの被
研磨面を上記損傷付与部材へ押圧する際に、上記半導体
ウェハおよび上記損傷付与部材のうちの少なくとも一方
に振動を加える工程を有する。このように半導体ウェハ
の被研磨面を損傷付与部材で押圧した際に、半導体ウェ
ハおよび損傷付与部材のうち少なくとも一方に振動を加
える工程を有することにより、半導体ウェハの被研磨面
にある凸部と、損傷付与部材の表面にある凸部との接触
部および接触回数を増加させることができ、半導体ウェ
ハの被研磨面にある凸部に、振動を加えない場合より多
くの微小なクラックや圧痕が形成される。これにより、
半導体ウェハの被研磨面にある凸部の研磨される速度
を、振動を加えない場合よりも向上させることができ、
研磨後の被研磨面の平坦性を向上させることができる。
その結果、回路パターンの不完全な転写などに起因する
半導体装置の配線の断線などの不良の発生を防止するこ
とができる。In a ninth aspect of the present invention, in the semiconductor device manufacturing apparatus according to the sixth aspect, before the semiconductor wafer is polished by the polishing member, the polished surface of the semiconductor wafer is pressed against the damage applying member. And applying a vibration to at least one of the semiconductor wafer and the damage applying member. Thus, when the surface to be polished of the semiconductor wafer is pressed by the damage applying member, by having a step of applying vibration to at least one of the semiconductor wafer and the damage applying member, the convex portion on the surface to be polished of the semiconductor wafer is The number of contact portions and the number of contacts with the protrusions on the surface of the damage imparting member can be increased, and more fine cracks and indentations are formed on the protrusions on the surface to be polished of the semiconductor wafer than when no vibration is applied. It is formed. This allows
The speed at which the protrusions on the surface to be polished of the semiconductor wafer are polished can be improved as compared with the case where no vibration is applied,
The flatness of the polished surface after polishing can be improved.
As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like.
【００３１】[0031]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３２】（実施の形態１）図１は、本発明の実施の
形態１による半導体ウェハの表面を平坦化させるため
の、半導体装置の製造装置の構成図であり、図２は、図
１に示した損傷付与部材５の詳細構造を示した構成図で
ある。図１を参照して、本発明の実施の形態１による半
導体装置の製造装置は、回転円板（プラテン）６と、半
導体ウェハ１を固定する部材と、研磨材供給装置１１
と、損傷付与部材５とから構成されている。半導体ウェ
ハ１を固定する部材は、研磨される半導体ウェハ１を保
持するバッキング材９と、研磨ヘッド１０とから構成さ
れている。(Embodiment 1) FIG. 1 is a configuration diagram of a semiconductor device manufacturing apparatus for flattening the surface of a semiconductor wafer according to Embodiment 1 of the present invention, and FIG. FIG. 3 is a configuration diagram illustrating a detailed structure of the damage applying member 5 illustrated. Referring to FIG. 1, a semiconductor device manufacturing apparatus according to a first embodiment of the present invention includes a rotating disk (platen) 6, a member for fixing semiconductor wafer 1, and an abrasive supply device 11.
And a damage imparting member 5. The member for fixing the semiconductor wafer 1 includes a backing material 9 for holding the semiconductor wafer 1 to be polished, and a polishing head 10.
【００３３】回転円板６上に粘着剤により研磨布７が固
定されており、回転円板６は、軸１９を中心として回転
する。また、研磨ヘッド１０の下に粘着剤によりバッキ
ング材９が固定されている。研磨される半導体ウェハ１
は真空吸着力あるいは水の表面張力を利用して、半導体
ウェハ１の被研磨面を下向きにしてバッキング材９に固
定されている。そして、研磨ヘッド１０は、軸２０を中
心として回転する。研磨材供給装置１１は、研磨布７上
に研磨材８を供給できるように設置されている。A polishing cloth 7 is fixed on the rotating disk 6 by an adhesive, and the rotating disk 6 rotates about an axis 19. The backing material 9 is fixed below the polishing head 10 with an adhesive. Semiconductor wafer 1 to be polished
Is fixed to the backing material 9 with the surface to be polished of the semiconductor wafer 1 facing downward using the vacuum suction force or the surface tension of water. Then, the polishing head 10 rotates about the shaft 20. The abrasive supply device 11 is installed so that the abrasive 8 can be supplied onto the polishing cloth 7.
【００３４】また、研磨ヘッド１０は、回転円板６上
と、損傷付与部材５上との両方の位置に、研磨ヘッド１
０を移動させることが可能に構成されている。また、研
磨ヘッド１０と損傷付与部材５とは、損傷付与部材５上
に半導体ウェハ１を押圧させることが可能なように構成
されている。また、半導体ウェハ１の被研磨面を損傷付
与部材５に押圧した際、研磨ヘッド１０は、半導体ウェ
ハ１の被研磨面とほぼ平行方向に０．１〜１０μｍの振
幅で研磨ヘッド１０を振動させることが可能に構成され
ている。ただし、この際、損傷付与部材５が、半導体ウ
ェハ１の被研磨面とほぼ平行方向に０．１〜１０μｍの
振幅にて振動することが可能に構成されていてもよい。The polishing head 10 is located on both the rotating disk 6 and the damage applying member 5.
It is configured to be able to move 0. The polishing head 10 and the damage applying member 5 are configured so that the semiconductor wafer 1 can be pressed on the damage applying member 5. When the surface to be polished of the semiconductor wafer 1 is pressed against the damage applying member 5, the polishing head 10 vibrates the polishing head 10 in a direction substantially parallel to the surface to be polished of the semiconductor wafer 1 with an amplitude of 0.1 to 10 μm. It is configured to be possible. However, at this time, the damage applying member 5 may be configured to be capable of vibrating at an amplitude of 0.1 to 10 μm in a direction substantially parallel to the surface to be polished of the semiconductor wafer 1.
【００３５】また、図２を参照して、損傷付与部材５
は、平坦な板４と、その平坦な板４の表面に一様に接着
された複数のＳｉＯ2 砥粒３とから構成されている。複
数のＳｉＯ2 砥粒３はほぼ均一な粒径を有しており、そ
の平均粒径は１μｍ程度である。また、ＳｉＯ2 砥粒３
は半導体ウェハ１の被研磨面の硬度以上の硬度を有す
る。Further, referring to FIG.
Is composed of a flat plate 4 and a plurality of SiO 2 abrasive grains 3 uniformly bonded to the surface of the flat plate 4. The plurality of SiO 2 abrasive grains 3 have a substantially uniform particle size, and the average particle size is about 1 μm. In addition, SiO 2 abrasive grains 3
Has a hardness equal to or higher than the hardness of the polished surface of the semiconductor wafer 1.
【００３６】この実施の形態１の半導体装置の製造装置
では、図１に示すように、損傷付与部材５を有してい
る。そして、回転円板上での半導体ウェハ１の研磨の前
に、半導体ウェハ１の被研磨面を損傷付与部材５のＳｉ
Ｏ2 砥粒３が接着された表面に押圧することにより、半
導体ウェハ１の被研磨面に存在する凸部に微小なクラッ
クや圧痕が形成される。それにより、その後の研磨工程
において、微小なクラックなどが形成された被研磨面の
凸部の研磨される速度が、損傷を受けていない被研磨面
の凹部の研磨される速度と比較して速くなる。その結
果、従来に比べて、被研磨面の凸部が凹部よりも速く研
磨され、それにより研磨後の被研磨面の凹凸の程度が小
さくなる。そのため、研磨終了後の半導体ウェハ１表面
の平坦性を向上させることができ、研磨後の回路パター
ンの不完全な転写や、研磨工程後のエッチング工程にお
けるエッチング残りや被研磨面の下層の半導体構造への
エッチングによる損傷を防止できる。よって不完全な回
路パターンの転写に起因する配線の短絡や断線、および
エッチング不良に起因する配線の接触不良や、半導体構
造の機能の喪失を防止することができる。The semiconductor device manufacturing apparatus according to the first embodiment has a damage applying member 5 as shown in FIG. Before polishing the semiconductor wafer 1 on the rotating disk, the surface to be polished of the semiconductor wafer 1 is
By pressing against the surface to which the O 2 abrasive grains 3 are adhered, minute cracks and indentations are formed on the projections present on the polished surface of the semiconductor wafer 1. Thereby, in the subsequent polishing process, the polishing speed of the convex portion of the polished surface on which minute cracks and the like are formed is faster than the polishing speed of the concave portion of the undamaged polished surface. Become. As a result, the protrusions on the surface to be polished are polished faster than the recesses, as compared with the related art, so that the degree of unevenness on the surface to be polished after polishing is reduced. Therefore, it is possible to improve the flatness of the surface of the semiconductor wafer 1 after the polishing is completed, imperfect transfer of the circuit pattern after the polishing, the residue of the etching in the etching process after the polishing process, and the semiconductor structure under the polished surface. Damage due to etching can be prevented. Therefore, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure.
【００３７】また、半導体ウェハ１の被研磨面の凸部に
おいて、研磨前に、微小なクラックや圧痕が形成されて
いるため、被研磨面の凸部の研磨される速度が、クラッ
クや圧痕が形成されていない従来の被研磨面の凸部の研
磨される速度と比較して速くなる。その結果、必要な平
坦性を確保するまでの加工時間を、従来の工程と比較し
て短縮することができる。また、既に平坦化された被研
磨面を、必要な平坦性を確保するためにさらに研磨する
ことに起因した、被研磨面の下層に形成された半導体構
造の損傷を防止することができる。Further, since fine cracks and indentations are formed in the projections of the surface to be polished of the semiconductor wafer 1 before polishing, the polishing rate of the projections of the surface to be polished depends on the cracks and indentations. The polishing speed is higher than the conventional polishing speed of the convex portion of the surface to be polished which is not formed. As a result, the processing time required to secure the required flatness can be reduced as compared with the conventional process. In addition, it is possible to prevent damage to a semiconductor structure formed below the surface to be polished, which is caused by further polishing the already flattened surface to ensure necessary flatness.
【００３８】また、研磨ヘッド１０と損傷付与部材５と
を、半導体ウェハ１の被研磨面を損傷付与部材５へ押圧
することが可能なように構成することにより、半導体ウ
ェハの押圧圧力などの条件の調整および再現が可能とな
り、その結果、研磨前に損傷付与部材５へ半導体ウェハ
１を押圧する条件の最適化および安定化が可能となる。Further, by configuring the polishing head 10 and the damage applying member 5 so that the surface to be polished of the semiconductor wafer 1 can be pressed against the damage applying member 5, conditions such as the pressing pressure of the semiconductor wafer and the like can be obtained. Can be adjusted and reproduced, and as a result, the conditions for pressing the semiconductor wafer 1 against the damage applying member 5 before polishing can be optimized and stabilized.
【００３９】また、損傷付与部材５が、損傷付与部材５
の表面に配置された複数の粒子を含むことにより、粒子
の粒径を変更することで、損傷付与部材５の凸部の高さ
およびピッチを制御することができる。そのため、半導
体ウェハ１の被研磨面の研磨前の形状に適合するよう
に、高さおよびピッチを調整した凸部を備える損傷付与
部材５を得ることができ、半導体ウェハ１のさまざまな
被研磨面に適した損傷付与部材５を得ることが可能とな
る。その結果、半導体ウェハ１の被研磨面の凸部に微小
なクラックや圧痕を、より効果的に形成することが可能
となる。それにより、研磨後の半導体ウェハ１の被研磨
面の平坦性を向上させることができ、そのため、半導体
装置の配線の断線などの不良の発生を防止することがで
きる。Further, the damage applying member 5 is
The height and pitch of the projections of the damage applying member 5 can be controlled by changing the particle size of the particles by including a plurality of particles arranged on the surface of the member. Therefore, it is possible to obtain the damage applying member 5 having the convex portions whose height and pitch are adjusted so as to conform to the shape of the surface to be polished of the semiconductor wafer 1 before polishing. It is possible to obtain the damage applying member 5 suitable for the above. As a result, fine cracks and indentations can be more effectively formed on the convex portions of the polished surface of the semiconductor wafer 1. As a result, the flatness of the polished surface of the polished semiconductor wafer 1 can be improved, and therefore, occurrence of defects such as disconnection of wiring of the semiconductor device can be prevented.
【００４０】また、半導体ウェハ１の被研磨面を損傷付
与部材５へ押圧した際、半導体ウェハ１および損傷付与
部材５の少なくとも一方を振動可能に構成しているの
で、押圧時に、半導体ウェハ１の被研磨面にある凸部
と、損傷付与部材５の表面にある凸部との接触部および
接触回数を増加させることができ、半導体ウェハ１の被
研磨面にある凸部に、より多くの微小なクラックや圧痕
を形成することができる。その結果、半導体ウェハ１の
被研磨面にある凸部の研磨される速度を、振動を加えな
い場合より向上させることができ、研磨後の被研磨面の
平坦性を向上させることがでる。そのため回路パターン
の不完全な転写などに起因する半導体装置の配線の断線
などの不良の発生を防止することができる。Further, when the polished surface of the semiconductor wafer 1 is pressed against the damage applying member 5, at least one of the semiconductor wafer 1 and the damage applying member 5 is configured to be able to vibrate. The number of contact portions and the number of times of contact between the convex portion on the surface to be polished and the convex portion on the surface of the damage applying member 5 can be increased. Cracks and indentations can be formed. As a result, the polishing speed of the projections on the surface to be polished of the semiconductor wafer 1 can be improved as compared with the case where no vibration is applied, and the flatness of the surface to be polished after polishing can be improved. For this reason, it is possible to prevent occurrence of a defect such as disconnection of a wiring of a semiconductor device due to incomplete transfer of a circuit pattern or the like.
【００４１】図３〜５は、上記損傷付与部材５に上記半
導体ウェハ１が押圧されている状態を説明するための構
成図である。以下、図３〜５を参照して、損傷付与部材
５に半導体ウェハ１が押圧されている状態を説明する。FIGS. 3 to 5 are structural views for explaining a state in which the semiconductor wafer 1 is pressed against the damage applying member 5. FIG. Hereinafter, a state in which the semiconductor wafer 1 is pressed against the damage applying member 5 will be described with reference to FIGS.
【００４２】図３は、損傷付与部材５に半導体ウェハ１
が押圧されている状態を示す構成図である。図３を参照
して、半導体ウェハ１の被研磨面には、半導体ウェハ１
上の配線上に層間絶縁膜の凸部２が形成され、層間絶縁
膜の凸部２は損傷付与部材のＳｉＯ2 砥粒３に押圧され
ている。このときの押圧圧力は１ｋｇｆ／ｃｍ2 とす
る。このように損傷付与部材５のＳｉＯ2 砥粒３に押圧
することにより、半導体ウェハ１の凸部２には微小なク
ラックや圧痕が形成される。図４、５は半導体ウェハ１
の凸部２での、微小なクラックおよび圧痕の形成状況を
示す構成図である。FIG. 3 shows that the semiconductor wafer 1 is
FIG. 3 is a configuration diagram illustrating a state in which is pressed. Referring to FIG. 3, the semiconductor wafer 1 has a semiconductor wafer 1
The convex portion 2 of the interlayer insulating film is formed on the upper wiring, and the convex portion 2 of the interlayer insulating film is pressed by the SiO 2 abrasive grains 3 of the damage imparting member. The pressing pressure at this time is 1 kgf / cm 2 . By pressing against the SiO 2 abrasive grains 3 of the damage imparting member 5 in this manner, minute cracks and indentations are formed on the projections 2 of the semiconductor wafer 1. 4 and 5 show a semiconductor wafer 1.
FIG. 4 is a configuration diagram showing a state of formation of minute cracks and indentations in a convex portion 2 of FIG.
【００４３】図４を参照して、半導体ウェハ１の表面に
ある層間絶縁膜の凸部２が、損傷付与部材の表面に接着
固定されたＳｉＯ2 砥粒３に押圧されることにより、層
間絶縁膜の凸部２の表面が凹状に塑性変形している。Referring to FIG. 4, the protrusions 2 of the interlayer insulating film on the surface of the semiconductor wafer 1 are pressed against the SiO 2 abrasive grains 3 adhered and fixed to the surface of the damage-imparting member, thereby forming an interlayer insulating film. The surface of the convex portion 2 of the film is plastically deformed in a concave shape.
【００４４】図５を参照して、半導体ウェハ１の表面に
ある層間絶縁膜の凸部２が、損傷付与部材の表面に接着
固定されたＳｉＯ2 砥粒３に押圧されることにより、層
間絶縁膜の凸部２にクラックが形成されている。Referring to FIG. 5, the protrusions 2 of the interlayer insulating film on the surface of the semiconductor wafer 1 are pressed against the SiO 2 abrasive grains 3 adhered and fixed to the surface of the damage-imparting member, thereby forming an interlayer insulating film. Cracks are formed in the convex portions 2 of the film.
【００４５】このように半導体ウェハ１の被研磨面の凸
部２に微小なクラックや圧痕を形成することにより、研
磨後の半導体ウェハ１の被研磨面の平坦性を、損傷付与
部材を使用しない場合より向上させることができ、その
結果、半導体装置の配線の断線などの不良の発生を防止
することができる。By forming minute cracks and indentations on the projections 2 of the polished surface of the semiconductor wafer 1 as described above, the flatness of the polished surface of the polished semiconductor wafer 1 can be improved without using a damage imparting member. As a result, it is possible to prevent the occurrence of defects such as disconnection of the wiring of the semiconductor device.
【００４６】（実施の形態２）図６は本発明の実施の形
態２による半導体装置の製造装置における損傷付与部材
の構成図である。この実施の形態２では、上記した実施
の形態１と異なり、損傷付与部材１５の表面を加工する
ことにより損傷付与部材１５の表面に凸部を設ける。具
体的には、図６を参照して、実施の形態２による損傷付
与部材１５は、平坦な板１４と、平坦な板１４の表面を
ショットブラスト法により塑性変形させて形成した１μ
ｍ程度の凸部１３とから構成される。このような構成の
損傷付与部材１５に、半導体ウェハ１の被研磨面を押圧
するこにとより、半導体ウェハ１の被研磨面の凸部２に
微小なクラックや圧痕が形成される。そのため、その後
の研磨工程での、半導体ウェハ１の被研磨面の凸部２の
研磨される速度を速めることができ、その結果、研磨終
了後の半導体ウェハ１表面の平坦性を向上させることが
できる。よって、研磨後の回路パターンの不完全な転写
を防止することができ、また、研磨工程後のエッチング
工程における、エッチング残りや被研磨面の下層の半導
体構造へのエッチングによる損傷を防止できる。よっ
て、不完全な回路パターンの転写に起因する配線の短絡
や断線、およびエッチング不良に起因する配線の接触不
良や半導体構造の機能の喪失を防止することができる。(Embodiment 2) FIG. 6 is a configuration diagram of a damage applying member in a semiconductor device manufacturing apparatus according to Embodiment 2 of the present invention. In the second embodiment, unlike the above-described first embodiment, a convex portion is provided on the surface of the damage applying member 15 by processing the surface of the damage applying member 15. Specifically, referring to FIG. 6, damage-imparting member 15 according to the second embodiment has a flat plate 14 and a 1 μm formed by plastically deforming the surface of flat plate 14 by a shot blast method.
and m convex portions 13. By pressing the surface to be polished of the semiconductor wafer 1 against the damage applying member 15 having such a configuration, minute cracks and indentations are formed on the convex portions 2 of the surface to be polished of the semiconductor wafer 1. Therefore, in the subsequent polishing step, the polishing speed of the convex portion 2 of the surface to be polished of the semiconductor wafer 1 can be increased, and as a result, the flatness of the surface of the semiconductor wafer 1 after the polishing is completed can be improved. it can. Therefore, incomplete transfer of the polished circuit pattern can be prevented, and furthermore, in the etching step after the polishing step, it is possible to prevent etching residue and damage to the semiconductor structure below the polished surface due to etching. Therefore, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure.
【００４７】また、半導体ウェハ１の被研磨面の凸部２
には、研磨前に微小なクラックや圧痕が形成されること
により、被研磨面の凸部２の研磨される速度が、クラッ
クや圧痕が形成されていない従来の被研磨面の凸部２の
研磨される速度と比較して速くなる。その結果、必要な
平坦性を確保するまでの加工時間を、従来の工程と比較
して短縮することができ、また、既に平坦化された被研
磨面を、必要な平坦性を確保するためにさらに研磨する
ことにより、被研磨面の下層に形成された半導体構造に
損傷を与えることを防止することができる。Also, the projections 2 on the surface to be polished of the semiconductor wafer 1
Before polishing, minute cracks and indentations are formed, so that the polishing speed of the convex portions 2 of the surface to be polished is reduced. It is faster than the polishing speed. As a result, the processing time required to secure the required flatness can be shortened as compared with the conventional process, and the already polished surface is required to secure the required flatness. Further polishing can prevent damage to the semiconductor structure formed below the surface to be polished.
【００４８】また、このように損傷付与部材１５自体を
加工することにより凸部１３を形成するので、損傷付与
部材１５の材質を変更することにより、損傷付与部材１
５の凸部１３の硬度を変更することが可能となる。ま
た、凸部１３の加工時に、加工条件を制御することによ
り、凸部１３の形成ピッチや凸部の高さを変更すること
ができる。そのため、半導体ウェハ１のさまざまな被研
磨面に適した損傷付与部材１５を得ることが可能とな
る。その結果、半導体ウェハ１の被研磨面の凸部２に微
小なクラックや圧痕を、より効果的に形成することが可
能となり、研磨後の半導体ウェハ１の被研磨面の平坦性
を、研磨前に損傷付与部材１５へ半導体ウェハ１を押圧
しない場合と比較して約２０％向上させることができ
る。それにより、回路パターンの不完全の転写などに起
因する半導体装置の回線の断線などの不良の発生を防止
することができる。なお、図７に示すように、損傷付与
部材２５の凸部２３は、平坦な板２４の表面を、０．５
μｍ前後のバイトを用いて、１μｍピッチにて格子状あ
るいは螺旋状に加工することにより形成してもよい。Further, since the projections 13 are formed by processing the damage applying member 15 itself, the material of the damage applying member 15 is changed so that the damage applying member 1 is formed.
5 can change the hardness of the projection 13. Also, by controlling the processing conditions during the processing of the projections 13, the formation pitch of the projections 13 and the height of the projections can be changed. Therefore, it is possible to obtain the damage applying member 15 suitable for various polished surfaces of the semiconductor wafer 1. As a result, it is possible to more effectively form minute cracks and indentations on the projections 2 of the surface to be polished of the semiconductor wafer 1, and to reduce the flatness of the surface to be polished of the semiconductor wafer 1 before polishing. As compared with the case where the semiconductor wafer 1 is not pressed against the damage applying member 15, it can be improved by about 20%. Thus, it is possible to prevent the occurrence of a defect such as a disconnection of a line of a semiconductor device due to an incomplete transfer of a circuit pattern or the like. As shown in FIG. 7, the projection 23 of the damage applying member 25 adjusts the surface of the flat plate 24 by 0.5
It may be formed by using a cutting tool of about μm and processing it into a lattice or spiral at a pitch of 1 μm.
【００４９】（実施の形態３）図８は、本発明の実施の
形態３による、半導体ウェハの表面を平坦化させるため
の半導体装置の製造装置における損傷付与部材に、半導
体ウェハを押圧した際の状態を示す構造図である。(Embodiment 3) FIG. 8 shows a state in which a semiconductor wafer is pressed against a damage applying member in a semiconductor device manufacturing apparatus for flattening the surface of a semiconductor wafer according to Embodiment 3 of the present invention. It is a structural diagram showing a state.
【００５０】図８を参照して、半導体ウェハ１の被研磨
面は、図６に示した損傷付与部材１５に押圧されてい
る。半導体ウェハ１上の配線上に形成された層間絶縁膜
の凸部２は損傷付与部材１５の凸部１３に押圧されてい
る。このときの押圧圧力は１ｋｇｆ／ｃｍ2 とする。そ
して、半導体ウェハ１の押圧と同時に、０．５μｍの振
幅で、周波数１Ｈｚ〜１０ＫＨｚにて、１０秒間半導体
ウェハ１を、水平方向に振動させる。これにより、半導
体ウェハ１の被研磨面にある凸部２に、より多くの微小
なクラックや圧痕が形成されるので、半導体ウェハ１の
被研磨面にある凸部２の研磨される速度を、振動を加え
ない場合より向上させることができる。それにより、研
磨後の被研磨面の平坦性を、損傷付与部材１５を使用し
ない場合と比較して約３０％向上させることができる。
その結果、回路パターンの不完全な転写などの起因する
半導体装置の配線の断線などの不良の発生を防止するこ
とができる。Referring to FIG. 8, the polished surface of semiconductor wafer 1 is pressed against damage applying member 15 shown in FIG. The convex portion 2 of the interlayer insulating film formed on the wiring on the semiconductor wafer 1 is pressed by the convex portion 13 of the damage applying member 15. The pressing pressure at this time is 1 kgf / cm 2 . Simultaneously with the pressing of the semiconductor wafer 1, the semiconductor wafer 1 is vibrated in the horizontal direction at an amplitude of 0.5 μm at a frequency of 1 Hz to 10 KHz for 10 seconds. As a result, more minute cracks and indentations are formed on the protrusions 2 on the surface to be polished of the semiconductor wafer 1, so that the polishing speed of the protrusions 2 on the surface to be polished of the semiconductor wafer 1 is reduced. This can be improved more than when no vibration is applied. Thereby, the flatness of the polished surface after polishing can be improved by about 30% as compared with the case where the damage applying member 15 is not used.
As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like.
【００５１】[0051]
【発明の効果】以上のように、請求項１〜９に記載の発
明によれば、半導体ウェハ表面の平坦性を向上させるこ
とができるため、回路パターンの不完全な転写、研磨工
程後のエッチング工程におけるエッチング残り、および
半導体ウェハの被研磨面の下層の半導体構造へのエッチ
ングによる損傷を防止することが可能な半導体装置の製
造装置および製造方法を得ることができる。これによ
り、不完全な回路パターンの転写に起因する配線の短絡
や断線の発生、およびエッチング不良に起因する配線の
接触不良や、半導体構造の機能の喪失を防止することが
できる。また、半導体ウェハの被研磨面の凸部におい
て、研磨前に微小なクラックや圧痕が形成されることに
より、必要な平坦性を確保するまでの加工時間を、従来
の工程と比較して短縮することが可能な半導体装置の製
造装置および製造方法を得ることができる。また、既に
平坦化された被研磨面を、必要な平坦性を確保するため
にさらに研磨することに起因した、被研磨面の下層に形
成された半導体構造の損傷を防止することが可能な半導
体装置の製造装置および製造方法を得ることができる。As described above, according to the first to ninth aspects of the present invention, since the flatness of the surface of the semiconductor wafer can be improved, the incomplete transfer of the circuit pattern and the etching after the polishing step are performed. It is possible to obtain a semiconductor device manufacturing apparatus and a manufacturing method capable of preventing an etching residue in a process and damage to a semiconductor structure below a surface to be polished of a semiconductor wafer due to etching. As a result, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure. Further, minute cracks and indentations are formed in the convex portion of the surface to be polished of the semiconductor wafer before polishing, so that the processing time required to secure the required flatness is reduced as compared with the conventional process. And a method and apparatus for manufacturing a semiconductor device. Also, a semiconductor capable of preventing damage to a semiconductor structure formed below a surface to be polished, which is caused by further polishing the already flattened surface to ensure necessary flatness. A device manufacturing apparatus and a manufacturing method can be obtained.
【図１】 本発明の実施の形態１による、半導体ウェハ
の表面を平坦化させるための、半導体装置の製造装置の
構成図である。FIG. 1 is a configuration diagram of a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a first embodiment of the present invention.
【図２】 図１に示した、損傷付与部材の詳細構造を示
した構成図である。FIG. 2 is a configuration diagram showing a detailed structure of a damage applying member shown in FIG.
【図３】 図２に示した、損傷付与部材に半導体ウェハ
が押圧されている状態を示す構成図である。FIG. 3 is a configuration diagram illustrating a state where the semiconductor wafer is pressed against the damage applying member illustrated in FIG. 2;
【図４】 図３に示した押圧状態における半導体ウェハ
の凸部の変形状態の一例を説明するための構成図であ
る。4 is a configuration diagram for explaining an example of a deformed state of a convex portion of a semiconductor wafer in a pressed state shown in FIG.
【図５】 図３に示した押圧状態における半導体ウェハ
の凸部の変形状態の他の例を説明するための構成図であ
る。5 is a configuration diagram for explaining another example of a deformed state of the convex portion of the semiconductor wafer in the pressed state shown in FIG.
【図６】 本発明の実施の形態２による、半導体ウェハ
の表面を平坦化させるための、半導体装置の製造装置に
おける損傷付与部材の構成図である。FIG. 6 is a configuration diagram of a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a second embodiment of the present invention.
【図７】 本発明の実施の形態２による、半導体ウェハ
の表面を平坦化させるための、半導体装置の製造装置に
おける損傷付与部材の構成図である。FIG. 7 is a configuration diagram of a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a second embodiment of the present invention.
【図８】 本発明の実施の形態３による、半導体ウェハ
の表面を平坦化させるための、半導体装置の製造装置に
おける損傷付与部材に、半導体ウェハが押圧されている
状態を示す構造図である。FIG. 8 is a structural diagram showing a state in which a semiconductor wafer is pressed against a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a third embodiment of the present invention.
【図９】 従来の化学機械研磨装置の構成図である。FIG. 9 is a configuration diagram of a conventional chemical mechanical polishing apparatus.
【図１０】 従来の一般的な半導体装置の製造工程の第
１工程を説明するための、断面構造図である。FIG. 10 is a cross-sectional structure diagram for describing a first step of a conventional general semiconductor device manufacturing process.
【図１１】 従来の一般的な半導体装置の製造工程の第
２工程を説明するための、断面構造図である。FIG. 11 is a cross-sectional structure diagram for describing a second step in the process of manufacturing a conventional general semiconductor device.
【図１２】 従来の一般的な半導体装置の製造工程の第
３工程を説明するための、断面構造図である。FIG. 12 is a sectional structural view for illustrating a third step in the process of manufacturing a conventional general semiconductor device.
【図１３】 従来の一般的な半導体装置の製造工程の第
４工程を説明するための、断面構造図である。FIG. 13 is a sectional structural view for explaining a fourth step in the process of manufacturing a conventional general semiconductor device.
【図１４】 従来の一般的な半導体装置の製造工程の第
５工程を説明するための、断面構造図である。FIG. 14 is a sectional structural view for describing a fifth step in the process of manufacturing a conventional general semiconductor device.
【図１５】 従来の一般的な半導体装置の製造工程の第
６工程を説明するための、断面構造図である。FIG. 15 is a sectional structural view for explaining a sixth step in the process of manufacturing a conventional general semiconductor device.
１，１１３ 半導体ウェハ、２ 層間絶縁膜の凸部、３
ＳｉＯ2 砥粒、４，１４，２４ 平坦な板、５，１
５，２５ 損傷付与部材、６，１１１ 回転円板（プラ
テン）、７，１１２ 研磨布、８，１１６ 研磨材、
９，１１４ バッキング材、１０，１１５ 研磨ヘッ
ド、１１，１１７ 研磨材供給装置、１３，２３ 損傷
付与部材の凸部、１９，１１８ 回転円板の回転軸、２
０，１１９ 研磨ヘッドの回転軸、１２１ シリコン基
板、１２２ 酸化膜、１２３ 第１拡散層、１２４ 窒
化膜、１２５ シリコン電極、１２６ 第２拡散層、１
２７ 配線下絶縁膜、１２８ 第１メタル配線、１２９
層間絶縁膜、１３０ 第２メタル配線。1,113 semiconductor wafer, convex portion of interlayer insulating film, 3
SiO 2 abrasive grains, 4,14,24 flat plate, 5,1
5,25 Damage applying member, 6,111 rotating disk (platen), 7,112 polishing cloth, 8,116 polishing material,
9,114 backing material, 10,115 polishing head, 11,117 abrasive material supply device, 13,23 convex part of damage applying member, 19,118 rotating shaft of rotating disk, 2
0,119 rotation axis of polishing head, 121 silicon substrate, 122 oxide film, 123 first diffusion layer, 124 nitride film, 125 silicon electrode, 126 second diffusion layer, 1
27 Insulating film under wiring, 128 First metal wiring, 129
Interlayer insulating film, 130 second metal wiring.
Claims (9)
半導体装置の製造装置であって、 その表面に複数の凸部を有し、前記半導体ウェハの表面
に損傷を与えるための損傷付与部材と、 前記損傷付与部材によって損傷が与えられた前記半導体
ウェハの表面を研磨するための研磨部材とを備えた、半
導体装置の製造装置。1. An apparatus for manufacturing a semiconductor device for flattening a surface of a semiconductor wafer, the device having a plurality of projections on the surface thereof, and a damage applying member for damaging the surface of the semiconductor wafer. And a polishing member for polishing a surface of the semiconductor wafer damaged by the damage applying member.
て研磨する前に、前記凸部を有する損傷付与部材へ、前
記半導体ウェハの被研磨面を押圧する部材をさらに備え
る、請求項１に記載の半導体装置の製造装置。2. The semiconductor according to claim 1, further comprising: a member that presses the surface to be polished of the semiconductor wafer against the damage imparting member having the convex portion before polishing the semiconductor wafer with the polishing member. Equipment manufacturing equipment.
与部材の表面に配置された複数の粒子を含み、 前記複数の粒子は、前記半導体ウェハの被研磨面の硬度
以上の大きさの硬度を有し、かつほぼ均一な粒径を有す
る、請求項１または２に記載の半導体装置の製造装置。3. The projection of the damage imparting member includes a plurality of particles disposed on a surface of the damage imparting member, wherein the plurality of particles have a size equal to or greater than a hardness of a polished surface of the semiconductor wafer. The semiconductor device manufacturing apparatus according to claim 1, wherein the semiconductor device has hardness and a substantially uniform particle size.
の表面を加工することにより塑性変形させて形成された
凸部を含む、請求項１または２に記載の半導体装置の製
造装置。4. The apparatus for manufacturing a semiconductor device according to claim 1, wherein the damage applying member includes a convex portion formed by processing the surface of the damage applying member to be plastically deformed.
て研磨する前に、前記半導体ウェハの被研磨面を前記損
傷付与部材へ押圧する際に、前記半導体ウェハおよび前
記損傷付与部材のうちの少なくとも一方に振動を加える
ための振動付与部材をさらに備える、請求項１または２
に記載の半導体装置の製造装置。5. When pressing a polished surface of the semiconductor wafer against the damage applying member before polishing the semiconductor wafer with the polishing member, at least one of the semiconductor wafer and the damage applying member The vibration applying member for applying vibration is further provided.
3. The apparatus for manufacturing a semiconductor device according to claim 1.
半導体装置の製造方法であって、 その表面に複数の凸部を有する損傷付与部材へ、前記半
導体ウェハの被研磨面を押圧する工程と、 前記押圧工程の後に、前記半導体ウェハを前記研磨部材
によって研磨する工程とを備えた、半導体装置の製造方
法。6. A method of manufacturing a semiconductor device for flattening a surface of a semiconductor wafer, comprising: pressing a surface to be polished of the semiconductor wafer against a damage imparting member having a plurality of projections on the surface. And a step of polishing the semiconductor wafer with the polishing member after the pressing step.
与部材の表面に配置された複数の粒子を含み、 前記複数の粒子は、前記半導体ウェハの被研磨面の硬度
以上の大きさの硬度を有し、かつほぼ均一な粒径を有す
る、請求項６に記載の半導体装置の製造方法。7. The projection of the damage imparting member includes a plurality of particles disposed on a surface of the damage imparting member, wherein the plurality of particles have a size equal to or greater than a hardness of a polished surface of the semiconductor wafer. 7. The method of manufacturing a semiconductor device according to claim 6, wherein the method has a hardness and a substantially uniform particle size.
の表面を加工することにより塑性変形させて形成された
凸部を含む、請求項６に記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 6, wherein the damage applying member includes a convex portion formed by processing the surface of the damage applying member to be plastically deformed.
付与部材へ押圧する際に、前記半導体ウェハおよび前記
損傷付与部材のうちの少なくとも一方に振動を加える、
請求項６に記載の半導体装置の製造方法。9. A vibration is applied to at least one of the semiconductor wafer and the damage applying member when pressing a polished surface of the semiconductor wafer against the damage applying member.
A method for manufacturing a semiconductor device according to claim 6.
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