JP3569411B2

JP3569411B2 - Apparatus and method for manufacturing semiconductor device

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Publication number: JP3569411B2
Application number: JP06652397A
Authority: JP
Inventors: 裕一坂井; 森長谷川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 2004-09-22
Anticipated expiration: 2017-03-19
Also published as: JPH10261602A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造装置および製造方法に関し、より特定的には、半導体ウェハの表面を平坦化するための半導体装置の製造装置および製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の製造に用いられる装置の１つとして、化学機械研磨装置が知られている。化学機械研磨装置は、半導体基板上に半導体層および層間絶縁膜を形成した後、層間絶縁膜の表面の平坦性を確保するために用いられる。上記層間絶縁膜の表面には、光学露光方式によりメタル配線用の回路パターンが形成されるが、その回路パターンの形成時に、上記層間絶縁膜の表面の平坦性を確保することが必要とされている。ここで、平坦性とは、物質表面の粗さを示す指標の１つであり、具体的には、物質表面の所定領域における凹凸構造において、物質表面に対して最大高さを持つ凸部と、最大深さを持つ凹部との間の、物質表面の垂線方向の距離の大きさの程度を意味する。そして、その垂線方向の距離が小さいほど、平坦性が良いとする。
【０００３】
図９は、従来の化学機械研磨装置の構成図である。図９を参照して、従来の化学機械研磨装置は、回転円板（プラテン）１１１と、半導体ウェハ１１３を固定する部材と、研磨材供給装置１１７とから構成されている。半導体ウェハ１１３を固定する部材は、研磨される半導体ウェハ１１３を保持するバッキング材１１４と、研磨ヘッド１１５とから構成されている。回転円板１１１上には粘着剤により研磨布１１２が固定されており、回転円板１１１は軸１１８を中心として回転する。また、研磨ヘッド１１５の下には粘着剤によりバッキング材１１４が固定されている。研磨される半導体ウェハ１１３は、真空吸着力あるいは水の表面張力を利用して、被研磨面を下向きにしてバッキング材１１４に固定されている。そして、研磨ヘッド１１５は軸１１９を中心として回転する。研磨材供給装置１１７は、研磨布１１２上に研磨材１１６を供給できるよう設置されている。
【０００４】
図９に示すように、半導体ウェハの被研磨面を研磨する際には、研磨材供給装置１１７より研磨材１１６を所定の流量で供給しながら、回転円板１１１が軸１１８を中心として回転し、かつ、研磨ヘッド１１５が軸１１９を中心として回転する。このとき研磨ヘッド１１５を、所定の圧力で研磨布１１２に押圧する。このようにして、半導体ウェハ１１３の表面を研磨する。
【０００５】
図１０〜１５は、従来の一般的な半導体装置の製造工程を説明するための、半導体装置の断面構造図である。図１０〜１５を参照して、以下に従来の半導体装置の製造プロセスについて説明する。
【０００６】
まず、図１０に示すように、シリコン基板１２１の主表面上に窒化膜マスク１２４と、酸化膜１２２と、第１拡散層１２３とを形成する。
【０００７】
次に、図１１に示すように、上記酸化膜１２２上にシリコン電極１２５を形成する。また、第２拡散層１２６を形成する。
【０００８】
次に、図１２に示すように、上記シリコン電極１２５と酸化膜１２２との上に、配線下絶縁膜１２７を形成した後、レジストパターン（図示せず）を用いたエッチングにより配線下絶縁膜１２７にスルーホールを開孔する。その後、第１メタル配線層１２８を形成する。
【０００９】
次に、図１３に示すように、上記配線下絶縁膜１２７と、第１メタル配線層１２８との上に、層間絶縁膜１２９を形成する。
【００１０】
次に、図１４に示すように、化学機械研磨装置を用いて、上記層間絶縁膜１２９の表面を平坦化する。
【００１１】
次に、図１５に示すように、上記層間絶縁膜１２９にスルーホールを開孔した後、第２メタル配線１３０を形成する。
【００１２】
【発明が解決しようとする課題】
半導体装置の高集積化はますます進んできており、それに伴って、たとえば半導体装置の一種であるロジックＩＣでは配線の多層構造化が進められてきている。そのため、配線の疎な部分と密な部分とでは、大きな段差が発生している。同様に、半導体装置の一種である半導体記憶装置については、高集積化のためメモリセルの設置面積を削減しつつ、キャパシタの容量を確保するため、メモリセルを立体的な構造とすることが進められている。そのため、基板上において、周辺回路とメモリセルとの間で大きな段差が発生している。
【００１３】
一方、半導体装置の回路パターンを基板上に転写するために、一般に光学露光方式が用いられている。そして、半導体装置の高集積化に伴い、転写される回路パターンも複雑化してきている。そのため、転写時に求められる解像度のさらなる向上が求められている。しかし、解像度を向上させていくと、転写時に基板上へ投影された回路パターンの輪郭が明確にできる焦点距離の許容範囲（焦点深度）が狭くなっていく。そのため、回路パターンが転写される基板表面に段差が発生していると、局所的に、転写された回路パターンが不鮮明になる。不鮮明な回路パターンは、その後の工程にて形成される配線の短絡や断線の原因となり、ひいては半導体装置の不良率の増加といった問題につながる。
【００１４】
こうした問題を防止するために、従来から、回路パターンが転写される面の平坦性を確保するため、図９に示すような化学機械研磨装置が用いられている。
【００１５】
しかし、図１３を参照して、被研磨面である層間絶縁膜１２９の表面の研磨前の形状は、層間絶縁膜１２９の下層に形成されている第１メタル配線層１２８等の構造（パターン）を反映している。そして、従来の化学機械研磨装置では、研磨面が被研磨面の形状に沿って弾性変形するため、被研磨面の凸部のみでなく、凹部もある程度研磨される。そのため、研磨後の被研磨面の形状（平坦性）は、研磨開始前の被研磨面の形状と相関がある。したがって、図１３に示すように層間絶縁膜１２９の下層の構造に起因して層間絶縁膜１２９の表面の平坦性が悪い場合には、研磨後においても被研磨面で必要とされる平坦性を確保するのが困難な場合がある。そのため、研磨後の基板面に回路パターンを転写した場合、平坦性が悪い部分で転写後の回路パターンが不鮮明になり、その結果配線の短絡や断線が発生し、不良品が発生するなどの問題が発生している。また、図１５に示すように、層間絶縁膜１２９の研磨後、スルーホールを形成するため層間絶縁膜１２９をエッチングする場合に、層間絶縁膜１２９の平坦性が悪く、層間絶縁膜１２９の膜厚が他の部分より厚くなっている場所では、スルーホール底部でのエッチング残りにより、スルーホールでのメタル配線と半導体構造との接触不良や断線が発生する。また、逆に層間絶縁膜１２９の膜厚が他の場所より薄くなっている場所では、スルーホール底部でのエッチングによる半導体構造の損傷が発生する。そのため、半導体構造の一部がその機能を失うという事態が発生することにより、不良品が発生するなどの問題も発生している。そして、この問題は、半導体装置の高集積化のための配線の多層構造化やメモリセルの立体構造化によりますます深刻化してきている。
【００１６】
また、必要な平坦性を確保できるまで化学機械研磨を行なうと、多層構造化された配線や立体構造を持つメモリセルを多数有する半導体装置の場合、従来以上に研磨工程に時間がかかるという問題もあった。さらに、上記のように必要な平坦性を確保できるまで化学機械研磨を行なうと、既に平坦化された部分の層間絶縁膜１２９も引続き研磨することになる。その結果、層間絶縁膜１２９の下層の半導体構造までも研磨されることにより損傷を受け、その結果、半導体構造の一部がその機能を失い、不良品となるなどの問題も発生している。
【００１７】
この発明は上記のような課題を解決するためになされたもので、この発明の１つの目的は、半導体装置の配線の短絡、断線、接触不良、エッチングによる半導体装置の損傷などの不良を防止することである。
【００１８】
具体的には、この発明の１つの目的は、半導体装置の製造プロセスの１つである研磨工程において、被研磨面の研磨前の形状に左右されず、研磨後の被研磨面の平坦性を確保することにより、その後の工程での回路パターンの不完全な転写を防止し得る、半導体製造装置および製造方法を得ることである。また具体的にこの発明のもう１つの目的は、半導体装置の製造プロセスの１つである研磨工程において、被研磨面の研磨前の形状に左右されず、研磨後の被研磨面の平坦性を確保することにより、その後の被研磨面へのエッチング工程でのエッチング残りによる配線の接触不良や、被研磨面の下層の半導体構造へのエッチングによる損傷を防止し得る、半導体装置の製造装置および製造方法を得ることである。
【００１９】
この発明のもう１つの目的は、半導体装置の製造プロセスの１つである研磨工程における研磨時間を短縮することである。
【００２０】
この発明のもう１つの目的は、研磨の際に、被研磨面の下層に形成された半導体構造に損傷を与えることを防止し得る、半導体装置の製造装置および製造方法を得ることである。
【００２１】
【課題を解決するための手段】
請求項１における半導体装置の製造装置は、半導体ウェハの表面を平坦化させるための半導体装置の製造装置であって、その表面に複数の凸部を有し、上記半導体ウェハの凸部に凹状の塑性変形、クラックまたは圧痕を与えるための損傷付与部材と、上記損傷付与部材によって凸部に凹状の塑性変形、クラックまたは圧痕が与えられた上記半導体ウェハの表面を研磨するための研磨部材とを備えている。そして、このような装置を用い、研磨部材による研磨の前に、その表面に凸部を有する損傷付与部材へ、半導体ウェハの被研磨面を押圧することにより、半導体ウェハ表面に損傷を与える。すると、損傷付与部材の凸部と、半導体ウェハの被研磨面の凸部とが接触し、半導体ウェハの被研磨面の凸部に微小なクラックや圧痕が形成される。そのため、その後の研磨工程において、微小なクラックなどが形成された被研磨面の凸部の研磨される速度が、損傷を受けていない被研磨面の凹部の研磨される速度と比較して速くなる。その結果、被研磨面の凸部が凹部よりも速く研磨され、それにより、研磨後の被研磨面の凹凸の程度が小さくなる。そのため、研磨終了後の半導体ウェハ表面の平坦性を向上させることができる。よって、研磨後の回路パターンの不完全な転写を防止することができ、また、研磨工程後のエッチング工程におけるエッチング残りや被研磨面の下層の半導体構造へのエッチングによる損傷を防止することができる。よって、不完全な回路パターンの転写に起因する配線の短絡や断線の発生、およびエッチング不良に起因する配線の接触不良や、半導体構造の機能の喪失を防止することができる。
【００２２】
また半導体ウェハの被研磨面の凸部において、研磨前に微小なクラックや圧痕が形成されることにより、被研磨面の凸部の研磨される速度が、クラックや圧痕が形成されていない従来の被研磨面の凸部の研磨される速度と比較して速くなる。その結果、必要な平坦性を確保するまでの加工時間を、従来の工程と比較して短縮することができる。また、既に平坦化された被研磨面を、必要な平坦性を確保するためにさらに研磨することに起因した、被研磨面の下層に形成された半導体構造の損傷を防止することができる。
【００２３】
請求項２における半導体装置の製造装置は、請求項１の構成において、上記半導体ウェハを上記研磨部材によって研磨する前に、上記凸部を有する損傷付与部材へ、上記半導体ウェハの被研磨面を押圧する部材をさらに備える。このように半導体ウェハの被研磨面を損傷付与部材へ押圧する部材を備えることにより、半導体ウェハの押圧圧力などの条件の調整および再現が可能となる。その結果、研磨前に損傷付与部材へ半導体ウェハを押圧する条件の最適化および安定化が可能となる。
【００２４】
請求項３における半導体装置の製造装置では、請求項１または２の構成において、上記損傷付与部材の凸部が、上記損傷付与部材の表面に配置された複数の粒子を含んでいる。上記複数の粒子は、上記半導体ウェハの被研磨面の硬度以上の大きさの硬度を有し、かつほぼ均一な粒径を有する。このように複数の粒子を含むことにより形成された損傷付与部材の凸部を備えることにより、粒子の粒径を変更することで、損傷付与部材の凸部の高さおよびピッチを制御することができる。そのため、半導体ウェハの被研磨面の研磨前の形状に適合するように、高さおよびピッチを調整した凸部を備える損傷付与部材を得ることができ、半導体ウェハのさまざまな被研磨面に適した損傷付与部材を得ることが可能となる。その結果、半導体ウェハの被研磨面の凸部に、微小なクラックや圧痕をより効果的に形成することが可能となり、それにより、研磨後の半導体ウェハの被研磨面の平坦性を向上させることができる。そのため、半導体装置の配線の断線などの不良の発生を防止することができる。
【００２５】
請求項４における半導体装置の製造装置では、請求項１または２の構成において、上記損傷付与部材が、上記損傷付与部材の表面を加工することにより、塑性変形させて形成された凸部を含む。このように損傷付与部材自体を加工することにより凸部を形成するので、損傷付与部材の材質を変更することにより、損傷付与部材の凸部の硬度を変更することが可能となる。また、凸部の加工時に、加工条件を制御することにより、凸部の形成ピッチや凸部の高さを変更することができる。そのため、半導体ウェハの被研磨面の硬度などの条件に適した損傷付与部材を得ることが可能となる。その結果、半導体ウェハの被研磨面の凸部に、微小なクラックや圧痕をより効果的に形成することが可能となる。それにより、研磨後の半導体ウェハの被研磨面の平坦性を向上させることができ、そのため、回路パターンの不完全な転写などに起因する、半導体装置の配線の断線などの不良の発生を防止することができる。
【００２６】
請求項５における半導体装置の製造装置は、請求項１または２の構成において、上記半導体ウェハを上記研磨部材によって研磨する前に、上記半導体ウェハの被研磨面を上記損傷付与部材へ押圧する際に、上記半導体ウェハおよび上記損傷付与部材のうちの少なくとも一方に、振動を加えるための振動付与部材を有する。このように半導体ウェハの被研磨面を損傷付与部材へ押圧した際に、半導体ウェハおよび損傷付与部材のうち少なくとも一方に振動を加えるための振動付与部材を有することにより、半導体ウェハの被研磨面にある凸部と、損傷付与部材の表面にある凸部との接触部および接触回数を増加させることができ、半導体ウェハの被研磨面にある凸部に、振動を加えない場合より多くの微小なクラックや圧痕が形成される。これにより、半導体ウェハの被研磨面にある凸部の研磨される速度を、振動を加えない場合より向上させることができ、研磨後の被研磨面の平坦性を向上させることができる。その結果、回路パターンの不完全な転写などに起因する、半導体装置の配線の断線などの不良の発生を防止することができる。
【００２７】
請求項６における半導体装置の製造方法は、半導体ウェハの表面を平坦化させるための、半導体装置の製造方法であって、凸部を有し、前記半導体ウェハの表面に形成された複数の凸部に凹状の塑性変形、クラックまたは圧痕を与えるための損傷付与部材へ、上記半導体ウェハの被研磨面を押圧する押圧工程と、上記押圧工程の後に、上記半導体ウェハの被研磨面を上記研磨部材によって研磨する工程とを有している。このような工程を有することで、損傷付与部材の凸部と、半導体ウェハの被研磨面の凸部とが接触し、半導体ウェハの被研磨面の凸部に微小なクラックや圧痕が形成される。そのため、その後の研磨工程において、微小なクラック等が形成された被研磨面の凸部の研磨される速度が、損傷を受けていない被研磨面の凹部の研磨される速度と比較して速くなる。その結果、被研磨面の凸部が、凹部よりも速く研磨され、それにより、研磨後の被研磨面の凹凸の程度が小さくなる。そのため、研磨終了後の半導体ウェハ表面の平坦性を向上させることができる。よって、研磨後の回路パターンの不完全な転写を防止することができ、また、研磨工程後のエッチング工程における、エッチング残りや被研磨面の下層の半導体構造へのエッチングによる損傷を防止できる。よって、不完全な回路パターンの転写に起因する配線の短絡および断線の発生、エッチング不良に起因する配線の接触不良、および半導体構造の機能の喪失を防止することができる。また、半導体ウェハの被研磨面の凸部において、研磨前に微小なクラックや圧痕が形成されることにより、被研磨面の凸部の研磨される速度が、クラックや圧痕が形成れさていない従来の被研磨面の凸部の研磨される速度と比較して速くなる。その結果、必要な平坦性を確保するまでの加工時間を、従来の工程と比較して短縮することができる。また、既に平坦化された被研磨面を、必要な平坦性を確保するためにさらに研磨することに起因した、被研磨面の下層に形成された半導体構造の損傷を防止することができる。
【００２８】
請求項７における半導体装置の製造方法は、請求項６の構成において、上記損傷付与部材が、上記損傷付与部材の表面に配置された複数の粒子を含んでいる。上記複数の粒子は、上記半導体ウェハの被研磨面の硬度以上の大きさの硬度を有し、かつほぼ均一な粒径を有する。このように複数の粒子を含むことにより形成された損傷付与部材の凸部を用いることにより、粒子の粒径を変更することで、損傷付与部材の凸部の高さおよびピッチを制御することができる。そのため、半導体ウェハの被研磨面の研磨前の形状に適合するように、高さおよびピッチを調整した凸部を備える損傷付与部材を得ることができ、半導体ウェハのさまざまな被研磨面に適した損傷付与部材を用いることが可能となる。その結果、半導体ウェハの被研磨面の凸部に微小なクラックや圧痕をより効果的に形成することが可能となり、それにより研磨後の半導体ウェハの被研磨面の平坦性を向上させることができる。そのため、半導体装置の配線の断線などの不良の発生を防止することができる。
【００２９】
請求項８における半導体装置の製造方法は、請求項６の構成において、上記損傷付与部材が、上記損傷付与部材の表面を加工することにより塑性変形させて形成された凸部を含む。このように損傷付与部材自体を加工することにより形成された凸部を含む損傷付与部材を用いることで、損傷付与部材の材質を変更することにより、さまざまな硬度の凸部を有する損傷付与部材を用いることが可能となる。また、凸部の加工の際に、加工条件を制御することにより、凸部の形成ピッチや凸部の高さをさまざまに変更した損傷付与部材を用いることが可能となる。そのため、半導体ウェハの被研磨面の硬度などの条件に適した損傷付与部材を選択し、使用することが可能となる。その結果、半導体ウェハの被研磨面の凸部に微小なクラックや圧痕をより効果的に形成することが可能となる。それにより、研磨後の半導体ウェハの被研磨面の平坦性を向上させることができ、そのため、回路パターンの不完全な転写などに起因する、半導体装置の配線の断線などの不良の発生を防止することができる。
【００３０】
請求項９における半導体装置の製造装置は、請求項６の構成において、上記半導体ウェハを上記研磨部材によって研磨する前に、上記半導体ウェハの被研磨面を上記損傷付与部材へ押圧する際に、上記半導体ウェハおよび上記損傷付与部材のうちの少なくとも一方に振動を加える工程を有する。このように半導体ウェハの被研磨面を損傷付与部材で押圧した際に、半導体ウェハおよび損傷付与部材のうち少なくとも一方に振動を加える工程を有することにより、半導体ウェハの被研磨面にある凸部と、損傷付与部材の表面にある凸部との接触部および接触回数を増加させることができ、半導体ウェハの被研磨面にある凸部に、振動を加えない場合より多くの微小なクラックや圧痕が形成される。これにより、半導体ウェハの被研磨面にある凸部の研磨される速度を、振動を加えない場合よりも向上させることができ、研磨後の被研磨面の平坦性を向上させることができる。その結果、回路パターンの不完全な転写などに起因する半導体装置の配線の断線などの不良の発生を防止することができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１による半導体ウェハの表面を平坦化させるための、半導体装置の製造装置の構成図であり、図２は、図１に示した損傷付与部材５の詳細構造を示した構成図である。図１を参照して、本発明の実施の形態１による半導体装置の製造装置は、回転円板（プラテン）６と、半導体ウェハ１を固定する部材と、研磨材供給装置１１と、損傷付与部材５とから構成されている。半導体ウェハ１を固定する部材は、研磨される半導体ウェハ１を保持するバッキング材９と、研磨ヘッド１０とから構成されている。
【００３３】
回転円板６上に粘着剤により研磨布７が固定されており、回転円板６は、軸１９を中心として回転する。また、研磨ヘッド１０の下に粘着剤によりバッキング材９が固定されている。研磨される半導体ウェハ１は真空吸着力あるいは水の表面張力を利用して、半導体ウェハ１の被研磨面を下向きにしてバッキング材９に固定されている。そして、研磨ヘッド１０は、軸２０を中心として回転する。研磨材供給装置１１は、研磨布７上に研磨材８を供給できるように設置されている。
【００３４】
また、研磨ヘッド１０は、回転円板６上と、損傷付与部材５上との両方の位置に、研磨ヘッド１０を移動させることが可能に構成されている。また、研磨ヘッド１０と損傷付与部材５とは、損傷付与部材５上に半導体ウェハ１を押圧させることが可能なように構成されている。また、半導体ウェハ１の被研磨面を損傷付与部材５に押圧した際、研磨ヘッド１０は、半導体ウェハ１の被研磨面とほぼ平行方向に０．１〜１０μｍの振幅で研磨ヘッド１０を振動させることが可能に構成されている。ただし、この際、損傷付与部材５が、半導体ウェハ１の被研磨面とほぼ平行方向に０．１〜１０μｍの振幅にて振動することが可能に構成されていてもよい。
【００３５】
また、図２を参照して、損傷付与部材５は、平坦な板４と、その平坦な板４の表面に一様に接着された複数のＳｉＯ_２砥粒３とから構成されている。複数のＳｉＯ_２砥粒３はほぼ均一な粒径を有しており、その平均粒径は１μｍ程度である。また、ＳｉＯ_２砥粒３は半導体ウェハ１の被研磨面の硬度以上の硬度を有する。
【００３６】
この実施の形態１の半導体装置の製造装置では、図１に示すように、損傷付与部材５を有している。そして、回転円板上での半導体ウェハ１の研磨の前に、半導体ウェハ１の被研磨面を損傷付与部材５のＳｉＯ_２砥粒３が接着された表面に押圧することにより、半導体ウェハ１の被研磨面に存在する凸部に微小なクラックや圧痕が形成される。それにより、その後の研磨工程において、微小なクラックなどが形成された被研磨面の凸部の研磨される速度が、損傷を受けていない被研磨面の凹部の研磨される速度と比較して速くなる。その結果、従来に比べて、被研磨面の凸部が凹部よりも速く研磨され、それにより研磨後の被研磨面の凹凸の程度が小さくなる。そのため、研磨終了後の半導体ウェハ１表面の平坦性を向上させることができ、研磨後の回路パターンの不完全な転写や、研磨工程後のエッチング工程におけるエッチング残りや被研磨面の下層の半導体構造へのエッチングによる損傷を防止できる。よって不完全な回路パターンの転写に起因する配線の短絡や断線、およびエッチング不良に起因する配線の接触不良や、半導体構造の機能の喪失を防止することができる。
【００３７】
また、半導体ウェハ１の被研磨面の凸部において、研磨前に、微小なクラックや圧痕が形成されているため、被研磨面の凸部の研磨される速度が、クラックや圧痕が形成されていない従来の被研磨面の凸部の研磨される速度と比較して速くなる。その結果、必要な平坦性を確保するまでの加工時間を、従来の工程と比較して短縮することができる。また、既に平坦化された被研磨面を、必要な平坦性を確保するためにさらに研磨することに起因した、被研磨面の下層に形成された半導体構造の損傷を防止することができる。
【００３８】
また、研磨ヘッド１０と損傷付与部材５とを、半導体ウェハ１の被研磨面を損傷付与部材５へ押圧することが可能なように構成することにより、半導体ウェハの押圧圧力などの条件の調整および再現が可能となり、その結果、研磨前に損傷付与部材５へ半導体ウェハ１を押圧する条件の最適化および安定化が可能となる。
【００３９】
また、損傷付与部材５が、損傷付与部材５の表面に配置された複数の粒子を含むことにより、粒子の粒径を変更することで、損傷付与部材５の凸部の高さおよびピッチを制御することができる。そのため、半導体ウェハ１の被研磨面の研磨前の形状に適合するように、高さおよびピッチを調整した凸部を備える損傷付与部材５を得ることができ、半導体ウェハ１のさまざまな被研磨面に適した損傷付与部材５を得ることが可能となる。その結果、半導体ウェハ１の被研磨面の凸部に微小なクラックや圧痕を、より効果的に形成することが可能となる。それにより、研磨後の半導体ウェハ１の被研磨面の平坦性を向上させることができ、そのため、半導体装置の配線の断線などの不良の発生を防止することができる。
【００４０】
また、半導体ウェハ１の被研磨面を損傷付与部材５へ押圧した際、半導体ウェハ１および損傷付与部材５の少なくとも一方を振動可能に構成しているので、押圧時に、半導体ウェハ１の被研磨面にある凸部と、損傷付与部材５の表面にある凸部との接触部および接触回数を増加させることができ、半導体ウェハ１の被研磨面にある凸部に、より多くの微小なクラックや圧痕を形成することができる。その結果、半導体ウェハ１の被研磨面にある凸部の研磨される速度を、振動を加えない場合より向上させることができ、研磨後の被研磨面の平坦性を向上させることがでる。そのため回路パターンの不完全な転写などに起因する半導体装置の配線の断線などの不良の発生を防止することができる。
【００４１】
図３〜５は、上記損傷付与部材５に上記半導体ウェハ１が押圧されている状態を説明するための構成図である。以下、図３〜５を参照して、損傷付与部材５に半導体ウェハ１が押圧されている状態を説明する。
【００４２】
図３は、損傷付与部材５に半導体ウェハ１が押圧されている状態を示す構成図である。図３を参照して、半導体ウェハ１の被研磨面には、半導体ウェハ１上の配線上に層間絶縁膜の凸部２が形成され、層間絶縁膜の凸部２は損傷付与部材のＳｉＯ_２砥粒３に押圧されている。このときの押圧圧力は１ｋｇｆ／ｃｍ^２とする。このように損傷付与部材５のＳｉＯ_２砥粒３に押圧することにより、半導体ウェハ１の凸部２には微小なクラックや圧痕が形成される。図４、５は半導体ウェハ１の凸部２での、微小なクラックおよび圧痕の形成状況を示す構成図である。
【００４３】
図４を参照して、半導体ウェハ１の表面にある層間絶縁膜の凸部２が、損傷付与部材の表面に接着固定されたＳｉＯ_２砥粒３に押圧されることにより、層間絶縁膜の凸部２の表面が凹状に塑性変形している。
【００４４】
図５を参照して、半導体ウェハ１の表面にある層間絶縁膜の凸部２が、損傷付与部材の表面に接着固定されたＳｉＯ_２砥粒３に押圧されることにより、層間絶縁膜の凸部２にクラックが形成されている。
【００４５】
このように半導体ウェハ１の被研磨面の凸部２に微小なクラックや圧痕を形成することにより、研磨後の半導体ウェハ１の被研磨面の平坦性を、損傷付与部材を使用しない場合より向上させることができ、その結果、半導体装置の配線の断線などの不良の発生を防止することができる。
【００４６】
（実施の形態２）
図６は本発明の実施の形態２による半導体装置の製造装置における損傷付与部材の構成図である。この実施の形態２では、上記した実施の形態１と異なり、損傷付与部材１５の表面を加工することにより損傷付与部材１５の表面に凸部を設ける。具体的には、図６を参照して、実施の形態２による損傷付与部材１５は、平坦な板１４と、平坦な板１４の表面をショットブラスト法により塑性変形させて形成した１μｍ程度の凸部１３とから構成される。このような構成の損傷付与部材１５に、半導体ウェハ１の被研磨面を押圧するこにとより、半導体ウェハ１の被研磨面の凸部２に微小なクラックや圧痕が形成される。そのため、その後の研磨工程での、半導体ウェハ１の被研磨面の凸部２の研磨される速度を速めることができ、その結果、研磨終了後の半導体ウェハ１表面の平坦性を向上させることができる。よって、研磨後の回路パターンの不完全な転写を防止することができ、また、研磨工程後のエッチング工程における、エッチング残りや被研磨面の下層の半導体構造へのエッチングによる損傷を防止できる。よって、不完全な回路パターンの転写に起因する配線の短絡や断線、およびエッチング不良に起因する配線の接触不良や半導体構造の機能の喪失を防止することができる。
【００４７】
また、半導体ウェハ１の被研磨面の凸部２には、研磨前に微小なクラックや圧痕が形成されることにより、被研磨面の凸部２の研磨される速度が、クラックや圧痕が形成されていない従来の被研磨面の凸部２の研磨される速度と比較して速くなる。その結果、必要な平坦性を確保するまでの加工時間を、従来の工程と比較して短縮することができ、また、既に平坦化された被研磨面を、必要な平坦性を確保するためにさらに研磨することにより、被研磨面の下層に形成された半導体構造に損傷を与えることを防止することができる。
【００４８】
また、このように損傷付与部材１５自体を加工することにより凸部１３を形成するので、損傷付与部材１５の材質を変更することにより、損傷付与部材１５の凸部１３の硬度を変更することが可能となる。また、凸部１３の加工時に、加工条件を制御することにより、凸部１３の形成ピッチや凸部の高さを変更することができる。そのため、半導体ウェハ１のさまざまな被研磨面に適した損傷付与部材１５を得ることが可能となる。その結果、半導体ウェハ１の被研磨面の凸部２に微小なクラックや圧痕を、より効果的に形成することが可能となり、研磨後の半導体ウェハ１の被研磨面の平坦性を、研磨前に損傷付与部材１５へ半導体ウェハ１を押圧しない場合と比較して約２０％向上させることができる。それにより、回路パターンの不完全の転写などに起因する半導体装置の回線の断線などの不良の発生を防止することができる。なお、図７に示すように、損傷付与部材２５の凸部２３は、平坦な板２４の表面を、０．５μｍ前後のバイトを用いて、１μｍピッチにて格子状あるいは螺旋状に加工することにより形成してもよい。
【００４９】
（実施の形態３）
図８は、本発明の実施の形態３による、半導体ウェハの表面を平坦化させるための半導体装置の製造装置における損傷付与部材に、半導体ウェハを押圧した際の状態を示す構造図である。
【００５０】
図８を参照して、半導体ウェハ１の被研磨面は、図６に示した損傷付与部材１５に押圧されている。半導体ウェハ１上の配線上に形成された層間絶縁膜の凸部２は損傷付与部材１５の凸部１３に押圧されている。このときの押圧圧力は１ｋｇｆ／ｃｍ^２とする。そして、半導体ウェハ１の押圧と同時に、０．５μｍの振幅で、周波数１Ｈｚ〜１０ＫＨｚにて、１０秒間半導体ウェハ１を、水平方向に振動させる。これにより、半導体ウェハ１の被研磨面にある凸部２に、より多くの微小なクラックや圧痕が形成されるので、半導体ウェハ１の被研磨面にある凸部２の研磨される速度を、振動を加えない場合より向上させることができる。それにより、研磨後の被研磨面の平坦性を、損傷付与部材１５を使用しない場合と比較して約３０％向上させることができる。その結果、回路パターンの不完全な転写などの起因する半導体装置の配線の断線などの不良の発生を防止することができる。
【００５１】
【発明の効果】
以上のように、請求項１〜９に記載の発明によれば、半導体ウェハ表面の平坦性を向上させることができるため、回路パターンの不完全な転写、研磨工程後のエッチング工程におけるエッチング残り、および半導体ウェハの被研磨面の下層の半導体構造へのエッチングによる損傷を防止することが可能な半導体装置の製造装置および製造方法を得ることができる。これにより、不完全な回路パターンの転写に起因する配線の短絡や断線の発生、およびエッチング不良に起因する配線の接触不良や、半導体構造の機能の喪失を防止することができる。また、半導体ウェハの被研磨面の凸部において、研磨前に微小なクラックや圧痕が形成されることにより、必要な平坦性を確保するまでの加工時間を、従来の工程と比較して短縮することが可能な半導体装置の製造装置および製造方法を得ることができる。また、既に平坦化された被研磨面を、必要な平坦性を確保するためにさらに研磨することに起因した、被研磨面の下層に形成された半導体構造の損傷を防止することが可能な半導体装置の製造装置および製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による、半導体ウェハの表面を平坦化させるための、半導体装置の製造装置の構成図である。
【図２】図１に示した、損傷付与部材の詳細構造を示した構成図である。
【図３】図２に示した、損傷付与部材に半導体ウェハが押圧されている状態を示す構成図である。
【図４】図３に示した押圧状態における半導体ウェハの凸部の変形状態の一例を説明するための構成図である。
【図５】図３に示した押圧状態における半導体ウェハの凸部の変形状態の他の例を説明するための構成図である。
【図６】本発明の実施の形態２による、半導体ウェハの表面を平坦化させるための、半導体装置の製造装置における損傷付与部材の構成図である。
【図７】本発明の実施の形態２による、半導体ウェハの表面を平坦化させるための、半導体装置の製造装置における損傷付与部材の構成図である。
【図８】本発明の実施の形態３による、半導体ウェハの表面を平坦化させるための、半導体装置の製造装置における損傷付与部材に、半導体ウェハが押圧されている状態を示す構造図である。
【図９】従来の化学機械研磨装置の構成図である。
【図１０】従来の一般的な半導体装置の製造工程の第１工程を説明するための、断面構造図である。
【図１１】従来の一般的な半導体装置の製造工程の第２工程を説明するための、断面構造図である。
【図１２】従来の一般的な半導体装置の製造工程の第３工程を説明するための、断面構造図である。
【図１３】従来の一般的な半導体装置の製造工程の第４工程を説明するための、断面構造図である。
【図１４】従来の一般的な半導体装置の製造工程の第５工程を説明するための、断面構造図である。
【図１５】従来の一般的な半導体装置の製造工程の第６工程を説明するための、断面構造図である。
【符号の説明】
１，１１３半導体ウェハ、２層間絶縁膜の凸部、３ＳｉＯ_２砥粒、４，１４，２４平坦な板、５，１５，２５損傷付与部材、６，１１１回転円板（プラテン）、７，１１２研磨布、８，１１６研磨材、９，１１４バッキング材、１０，１１５研磨ヘッド、１１，１１７研磨材供給装置、１３，２３損傷付与部材の凸部、１９，１１８回転円板の回転軸、２０，１１９研磨ヘッドの回転軸、１２１シリコン基板、１２２酸化膜、１２３第１拡散層、１２４窒化膜、１２５シリコン電極、１２６第２拡散層、１２７配線下絶縁膜、１２８第１メタル配線、１２９層間絶縁膜、１３０第２メタル配線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device manufacturing apparatus and a manufacturing method, and more particularly, to a semiconductor device manufacturing apparatus and a manufacturing method for flattening a surface of a semiconductor wafer.
[0002]
[Prior art]
Conventionally, a chemical mechanical polishing apparatus is known as one of apparatuses used for manufacturing a semiconductor device. The chemical mechanical polishing apparatus is used to form a semiconductor layer and an interlayer insulating film on a semiconductor substrate, and then to secure the flatness of the surface of the interlayer insulating film. On the surface of the interlayer insulating film, a circuit pattern for metal wiring is formed by an optical exposure method. When the circuit pattern is formed, it is necessary to ensure flatness of the surface of the interlayer insulating film. I have. Here, the flatness is one of indices indicating the roughness of the material surface, and specifically, in a concavo-convex structure in a predetermined region of the material surface, a flat portion having a maximum height with respect to the material surface is used. , The magnitude of the distance in the direction perpendicular to the material surface between the concave portion having the maximum depth. It is assumed that the smaller the distance in the perpendicular direction, the better the flatness.
[0003]
FIG. 9 is a configuration diagram of a conventional chemical mechanical polishing apparatus. Referring to FIG. 9, the conventional chemical mechanical polishing apparatus includes a rotating disk (platen) 111, a member for fixing semiconductor wafer 113, and an abrasive supply device 117. The member for fixing the semiconductor wafer 113 includes a backing material 114 for holding the semiconductor wafer 113 to be polished, and a polishing head 115. A polishing cloth 112 is fixed on the rotating disk 111 with an adhesive, and the rotating disk 111 rotates about an axis 118. A backing material 114 is fixed below the polishing head 115 with an adhesive. The semiconductor wafer 113 to be polished is fixed to the backing material 114 with the surface to be polished facing downward using a vacuum suction force or a surface tension of water. Then, the polishing head 115 rotates around the shaft 119. The abrasive supply device 117 is provided so that the abrasive 116 can be supplied onto the polishing cloth 112.
[0004]
As shown in FIG. 9, when polishing the surface to be polished of the semiconductor wafer, the rotating disk 111 rotates about the shaft 118 while supplying the abrasive 116 at a predetermined flow rate from the abrasive supply device 117. In addition, the polishing head 115 rotates about the axis 119. At this time, the polishing head 115 is pressed against the polishing cloth 112 at a predetermined pressure. Thus, the surface of the semiconductor wafer 113 is polished.
[0005]
10 to 15 are cross-sectional structural views of a semiconductor device for describing a manufacturing process of a conventional general semiconductor device. A conventional semiconductor device manufacturing process will be described below with reference to FIGS.
[0006]
First, as shown in FIG. 10, a nitride film mask 124, an oxide film 122, and a first diffusion layer 123 are formed on a main surface of a silicon substrate 121.
[0007]
Next, as shown in FIG. 11, a silicon electrode 125 is formed on the oxide film 122. Further, a second diffusion layer 126 is formed.
[0008]
Next, as shown in FIG. 12, after forming an under-wiring insulating film 127 on the silicon electrode 125 and the oxide film 122, the under-wiring insulating film 127 is etched by using a resist pattern (not shown). A through hole is made in the hole. After that, the first metal wiring layer 128 is formed.
[0009]
Next, as shown in FIG. 13, an interlayer insulating film 129 is formed on the under-wiring insulating film 127 and the first metal wiring layer 128.
[0010]
Next, as shown in FIG. 14, the surface of the interlayer insulating film 129 is flattened using a chemical mechanical polishing apparatus.
[0011]
Next, as shown in FIG. 15, after a through hole is formed in the interlayer insulating film 129, a second metal wiring 130 is formed.
[0012]
[Problems to be solved by the invention]
2. Description of the Related Art High integration of semiconductor devices has been progressing more and more, and accordingly, for example, in a logic IC which is a kind of semiconductor device, a multilayer structure of wiring has been advanced. For this reason, a large step occurs between a sparse portion and a dense portion of the wiring. Similarly, for semiconductor storage devices, which are a type of semiconductor device, the memory cell is required to have a three-dimensional structure in order to secure the capacity of the capacitor while reducing the installation area of the memory cell for high integration. Has been. Therefore, a large step occurs between the peripheral circuit and the memory cell on the substrate.
[0013]
On the other hand, an optical exposure method is generally used to transfer a circuit pattern of a semiconductor device onto a substrate. And, with the increase in the degree of integration of the semiconductor device, the circuit pattern to be transferred has also become complicated. Therefore, further improvement in resolution required at the time of transfer is required. However, as the resolution is improved, the allowable range (depth of focus) of the focal length that allows the outline of the circuit pattern projected on the substrate at the time of transfer to become clearer becomes narrower. Therefore, if a step occurs on the substrate surface to which the circuit pattern is transferred, the transferred circuit pattern becomes locally unclear. The unclear circuit pattern causes a short circuit or disconnection of a wiring formed in a subsequent step, and eventually leads to a problem such as an increase in a defective rate of the semiconductor device.
[0014]
In order to prevent such a problem, a chemical mechanical polishing apparatus as shown in FIG. 9 has conventionally been used in order to ensure the flatness of the surface on which the circuit pattern is transferred.
[0015]
However, referring to FIG. 13, the shape of the surface of interlayer insulating film 129 which is the surface to be polished before polishing is the structure (pattern) of first metal wiring layer 128 and the like formed below interlayer insulating film 129. Is reflected. In the conventional chemical mechanical polishing apparatus, the polished surface is elastically deformed along the shape of the polished surface, so that not only the convex portions but also the concave portions of the polished surface are polished to some extent. Therefore, the shape (flatness) of the polished surface after polishing has a correlation with the shape of the polished surface before the start of polishing. Therefore, when the flatness of the surface of the interlayer insulating film 129 is poor due to the structure of the lower layer of the interlayer insulating film 129 as shown in FIG. It can be difficult to secure. For this reason, when a circuit pattern is transferred to a polished substrate surface, the transferred circuit pattern becomes unclear in a portion having poor flatness, resulting in a short circuit or disconnection of wiring, resulting in a defective product. Is occurring. Further, as shown in FIG. 15, when the interlayer insulating film 129 is etched to form a through hole after polishing the interlayer insulating film 129, the flatness of the interlayer insulating film 129 is poor, and the thickness of the interlayer insulating film 129 is reduced. Is thicker than other portions, poor etching or disconnection between the metal wiring and the semiconductor structure in the through hole occurs due to the etching residue at the bottom of the through hole. Conversely, in a place where the thickness of the interlayer insulating film 129 is thinner than other places, the semiconductor structure is damaged by etching at the bottom of the through hole. For this reason, a problem occurs in that a part of the semiconductor structure loses its function, thereby causing defective products. This problem has become more and more serious due to the multi-layered structure of wiring and the three-dimensional structure of memory cells for high integration of semiconductor devices.
[0016]
In addition, if chemical mechanical polishing is performed until the required flatness can be ensured, a semiconductor device having a large number of multi-layered wirings and memory cells having a three-dimensional structure requires a longer polishing process than before. there were. Further, if the chemical mechanical polishing is performed until the required flatness can be secured as described above, the already flattened portion of the interlayer insulating film 129 will be continuously polished. As a result, even the semiconductor structure below the interlayer insulating film 129 is damaged by being polished, and as a result, a part of the semiconductor structure loses its function and becomes a defective product.
[0017]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to prevent defects such as short-circuiting, disconnection, contact failure, and damage to a semiconductor device due to etching of a semiconductor device. That is.
[0018]
Specifically, an object of the present invention is to provide a polishing step, which is one of the processes for manufacturing a semiconductor device, without affecting the shape of the surface to be polished before polishing, and improving the flatness of the surface to be polished after polishing. An object of the present invention is to provide a semiconductor manufacturing apparatus and a manufacturing method capable of preventing incomplete transfer of a circuit pattern in a subsequent step by securing the same. Another specific object of the present invention is to provide a polishing process, which is one of the processes for manufacturing a semiconductor device, in which the flatness of the polished surface is not affected by the shape of the polished surface before polishing. As a result, a semiconductor device manufacturing apparatus and manufacturing method capable of preventing a wiring contact failure due to an etching residue in a subsequent etching step on a surface to be polished and a damage due to etching of a semiconductor structure below a surface to be polished by etching. The way is to get.
[0019]
Another object of the present invention is to reduce a polishing time in a polishing step which is one of the manufacturing processes of a semiconductor device.
[0020]
Another object of the present invention is to provide an apparatus and a method for manufacturing a semiconductor device which can prevent a semiconductor structure formed below a surface to be polished from being damaged during polishing.
[0021]
[Means for Solving the Problems]
An apparatus for manufacturing a semiconductor device according to claim 1, wherein the apparatus for manufacturing a semiconductor device for flattening a surface of a semiconductor wafer has a plurality of convex portions on the surface thereof. Concave plastic deformation, cracks or indentations on convexities A damage imparting member for giving Concave plastic deformation, cracks or indentations on convexities And a polishing member for polishing the surface of the semiconductor wafer given the above. Then, by using such an apparatus, before the polishing by the polishing member, the surface to be polished of the semiconductor wafer is pressed against the damage applying member having a convex portion on its surface, thereby damaging the surface of the semiconductor wafer. Then, the convex portion of the damage imparting member and the convex portion of the polished surface of the semiconductor wafer come into contact with each other, and minute cracks and indentations are formed on the convex portion of the polished surface of the semiconductor wafer. Therefore, in the subsequent polishing process, the polishing speed of the convex portion of the polished surface on which minute cracks and the like are formed is higher than the polishing speed of the concave portion of the undamaged polished surface. . As a result, the convex portions of the surface to be polished are polished faster than the concave portions, thereby reducing the degree of irregularities of the surface to be polished after polishing. Therefore, the flatness of the surface of the semiconductor wafer after the polishing is completed can be improved. Therefore, incomplete transfer of the circuit pattern after polishing can be prevented, and the etching residue after the polishing process and damage to the semiconductor structure below the polished surface due to etching can be prevented. . Therefore, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure.
[0022]
Further, by forming minute cracks and indentations on the convex portion of the surface to be polished of the semiconductor wafer before polishing, the polishing speed of the convex portion of the surface to be polished is reduced by a conventional method in which no crack or indentation is formed. The speed is higher than the polishing speed of the convex portion of the surface to be polished. As a result, the processing time required to secure the required flatness can be reduced as compared with the conventional process. In addition, it is possible to prevent damage to a semiconductor structure formed below the surface to be polished, which is caused by further polishing the already polished surface to ensure required flatness.
[0023]
According to a second aspect of the present invention, in the configuration of the first aspect, before the semiconductor wafer is polished by the polishing member, the surface to be polished of the semiconductor wafer is pressed against the damage applying member having the convex portion. And a member that performs the operation. By providing a member for pressing the surface to be polished of the semiconductor wafer against the damage applying member in this manner, it is possible to adjust and reproduce conditions such as the pressing pressure of the semiconductor wafer. As a result, it is possible to optimize and stabilize the conditions for pressing the semiconductor wafer against the damage applying member before polishing.
[0024]
According to a third aspect of the present invention, in the configuration of the first or second aspect, the projection of the damage applying member includes a plurality of particles disposed on a surface of the damage applying member. The plurality of particles have a hardness greater than or equal to the hardness of the surface to be polished of the semiconductor wafer, and have a substantially uniform particle size. By providing the projections of the damage applying member formed by including a plurality of particles in this way, by changing the particle diameter of the particles, it is possible to control the height and pitch of the projections of the damage applying member. it can. Therefore, it is possible to obtain a damage imparting member having a convex portion whose height and pitch are adjusted so as to conform to the shape of the surface to be polished of the semiconductor wafer before polishing, which is suitable for various surfaces to be polished of the semiconductor wafer. It is possible to obtain a damage applying member. As a result, it is possible to more effectively form minute cracks and indentations on the protrusions of the polished surface of the semiconductor wafer, thereby improving the flatness of the polished surface of the polished semiconductor wafer. Can be. Therefore, occurrence of a defect such as disconnection of wiring of the semiconductor device can be prevented.
[0025]
According to a fourth aspect of the present invention, in the configuration of the first or second aspect, the damage applying member includes a convex portion formed by processing the surface of the damage applying member to be plastically deformed. Since the projections are formed by processing the damage applying member itself, the hardness of the projections of the damage applying member can be changed by changing the material of the damage applying member. Also, by controlling the processing conditions when processing the convex portions, the pitch at which the convex portions are formed and the height of the convex portions can be changed. Therefore, it is possible to obtain a damage applying member suitable for conditions such as the hardness of the surface to be polished of the semiconductor wafer. As a result, it is possible to more effectively form minute cracks and indentations on the convex portions of the polished surface of the semiconductor wafer. Thereby, the flatness of the polished surface of the polished semiconductor wafer can be improved, thereby preventing the occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like. be able to.
[0026]
According to a fifth aspect of the present invention, in the semiconductor device manufacturing apparatus according to the first or second aspect, when the polished surface of the semiconductor wafer is pressed against the damage applying member before the semiconductor wafer is polished by the polishing member. A vibration applying member for applying vibration to at least one of the semiconductor wafer and the damage applying member. As described above, when the surface to be polished of the semiconductor wafer is pressed against the damage applying member, the semiconductor wafer and the damage applying member have a vibration applying member for applying vibration to at least one of the semiconductor wafer and the damage applying member. It is possible to increase the number of contact portions and the number of contacts between a certain convex portion and the convex portion on the surface of the damage imparting member, and the finer portions on the surface to be polished of the semiconductor wafer are finer than when no vibration is applied. Cracks and dents are formed. This makes it possible to increase the polishing speed of the convex portion on the surface to be polished of the semiconductor wafer as compared with a case where no vibration is applied, and to improve the flatness of the surface to be polished after polishing. As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like.
[0027]
A method for manufacturing a semiconductor device according to claim 6 is a method for manufacturing a semiconductor device for flattening a surface of a semiconductor wafer, the method having a convex portion. A plurality of convex portions formed on the surface of the semiconductor wafer are provided with concave plastic deformation, cracks or indentations. Pressing the surface to be polished of the semiconductor wafer against the damage applying member Pressing And a step of polishing the surface to be polished of the semiconductor wafer by the polishing member after the pressing step. By having such a process, the convex portion of the damage applying member and the convex portion of the polished surface of the semiconductor wafer come into contact with each other, and minute cracks and indentations are formed on the convex portion of the polished surface of the semiconductor wafer. . Therefore, in the subsequent polishing process, the polishing speed of the convex portion of the surface to be polished on which minute cracks and the like are formed becomes higher than the polishing speed of the concave portion of the undone surface to be polished. . As a result, the convex portions of the surface to be polished are polished faster than the concave portions, so that the degree of unevenness of the surface to be polished after polishing is reduced. Therefore, the flatness of the surface of the semiconductor wafer after the polishing is completed can be improved. Therefore, incomplete transfer of the circuit pattern after polishing can be prevented, and damage due to etching residue and etching of the semiconductor structure below the surface to be polished in the etching step after the polishing step can be prevented. Therefore, it is possible to prevent the occurrence of short-circuit and disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure. In addition, since fine cracks and indentations are formed on the convex portion of the surface to be polished of the semiconductor wafer before polishing, the polishing speed of the convex portion of the surface to be polished is reduced by the conventional method in which no crack or indentation is formed. Is higher than the polishing speed of the convex portion of the surface to be polished. As a result, the processing time required to secure the required flatness can be reduced as compared with the conventional process. In addition, it is possible to prevent damage to a semiconductor structure formed below the surface to be polished, which is caused by further polishing the already polished surface to ensure required flatness.
[0028]
According to a seventh aspect of the present invention, in the method of the sixth aspect, the damage applying member includes a plurality of particles disposed on a surface of the damage applying member. The plurality of particles have a hardness greater than or equal to the hardness of the surface to be polished of the semiconductor wafer, and have a substantially uniform particle size. By using the projections of the damage imparting member formed by including a plurality of particles in this way, by changing the particle diameter of the particles, it is possible to control the height and pitch of the projections of the damage imparting member. it can. Therefore, it is possible to obtain a damage imparting member having a convex portion whose height and pitch are adjusted so as to conform to the shape of the surface to be polished of the semiconductor wafer before polishing, which is suitable for various surfaces to be polished of the semiconductor wafer. Damage applying members can be used. As a result, it is possible to more effectively form minute cracks and indentations on the projections of the polished surface of the semiconductor wafer, thereby improving the flatness of the polished surface of the semiconductor wafer after polishing. . Therefore, occurrence of a defect such as disconnection of wiring of the semiconductor device can be prevented.
[0029]
In a method of manufacturing a semiconductor device according to an eighth aspect, in the configuration of the sixth aspect, the damage applying member includes a convex portion formed by processing the surface of the damage applying member so as to be plastically deformed. By using the damage imparting member including the convex portion formed by processing the damage imparting member itself, by changing the material of the damage imparting member, the damage imparting member having the convexities of various hardness can be obtained. It can be used. In addition, by controlling the processing conditions when processing the convex portion, it is possible to use a damage imparting member in which the formation pitch of the convex portion and the height of the convex portion are variously changed. Therefore, it is possible to select and use a damage imparting member suitable for conditions such as the hardness of the surface to be polished of the semiconductor wafer. As a result, it is possible to more effectively form minute cracks and indentations on the projections of the polished surface of the semiconductor wafer. Thereby, the flatness of the polished surface of the polished semiconductor wafer can be improved, thereby preventing the occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like. be able to.
[0030]
According to a ninth aspect of the present invention, in the semiconductor device manufacturing apparatus according to the sixth aspect, when the polished surface of the semiconductor wafer is pressed against the damage applying member before the semiconductor wafer is polished by the polishing member, Applying a vibration to at least one of the semiconductor wafer and the damage applying member. Thus, when the surface to be polished of the semiconductor wafer is pressed by the damage applying member, by having a step of applying vibration to at least one of the semiconductor wafer and the damage applying member, The number of contact portions and the number of contacts with the protrusions on the surface of the damage imparting member can be increased, and more fine cracks and indentations are formed on the protrusions on the polished surface of the semiconductor wafer than when no vibration is applied. It is formed. This makes it possible to improve the polishing speed of the projections on the surface to be polished of the semiconductor wafer as compared with the case where no vibration is applied, and to improve the flatness of the surface to be polished after polishing. As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0032]
(Embodiment 1)
FIG. 1 is a configuration diagram of a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a first embodiment of the present invention, and FIG. 2 is a detailed structure of a damage applying member 5 shown in FIG. FIG. Referring to FIG. 1, a semiconductor device manufacturing apparatus according to a first embodiment of the present invention includes a rotating disk (platen) 6, a member for fixing semiconductor wafer 1, an abrasive supply device 11, and a damage applying member. 5 is comprised. The member for fixing the semiconductor wafer 1 includes a backing material 9 for holding the semiconductor wafer 1 to be polished, and a polishing head 10.
[0033]
A polishing cloth 7 is fixed on the rotating disk 6 by an adhesive, and the rotating disk 6 rotates about a shaft 19. The backing material 9 is fixed below the polishing head 10 with an adhesive. The semiconductor wafer 1 to be polished is fixed to the backing material 9 with the surface to be polished of the semiconductor wafer 1 facing downward by utilizing the vacuum suction force or the surface tension of water. Then, the polishing head 10 rotates about the shaft 20. The abrasive supply device 11 is installed so that the abrasive 8 can be supplied onto the polishing cloth 7.
[0034]
The polishing head 10 is configured to be able to move the polishing head 10 to both positions on the rotating disk 6 and on the damage applying member 5. The polishing head 10 and the damage applying member 5 are configured so that the semiconductor wafer 1 can be pressed on the damage applying member 5. When the surface to be polished of the semiconductor wafer 1 is pressed against the damage applying member 5, the polishing head 10 vibrates the polishing head 10 in a direction substantially parallel to the surface to be polished of the semiconductor wafer 1 with an amplitude of 0.1 to 10 μm. It is configured to be possible. However, at this time, the damage imparting member 5 may be configured to be capable of vibrating in a direction substantially parallel to the polished surface of the semiconductor wafer 1 with an amplitude of 0.1 to 10 μm.
[0035]
Referring to FIG. 2, damage applying member 5 includes a flat plate 4 and a plurality of SiOs uniformly bonded to the surface of flat plate 4. ₂ And abrasive grains 3. Multiple SiO ₂ The abrasive grains 3 have a substantially uniform particle size, and the average particle size is about 1 μm. In addition, SiO ₂ The abrasive grains 3 have a hardness equal to or higher than the hardness of the polished surface of the semiconductor wafer 1.
[0036]
The semiconductor device manufacturing apparatus according to the first embodiment has a damage applying member 5 as shown in FIG. Then, before the polishing of the semiconductor wafer 1 on the rotating disk, the surface to be polished of the semiconductor wafer 1 ₂ By pressing against the surface to which the abrasive grains 3 are adhered, minute cracks and indentations are formed on the convex portions existing on the surface to be polished of the semiconductor wafer 1. Thereby, in the subsequent polishing step, the polishing speed of the convex portion of the polished surface on which minute cracks and the like are formed is faster than the polishing speed of the concave portion of the undamaged polished surface. Become. As a result, the protrusions on the surface to be polished are polished faster than the recesses, as compared with the related art, so that the degree of unevenness on the surface to be polished after polishing is reduced. Therefore, it is possible to improve the flatness of the surface of the semiconductor wafer 1 after the polishing is completed, imperfect transfer of the circuit pattern after the polishing, the remaining of the etching in the etching process after the polishing process, and the semiconductor structure under the surface to be polished. Damage due to etching can be prevented. Accordingly, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure.
[0037]
In addition, since fine cracks and indentations are formed on the projections of the surface to be polished of the semiconductor wafer 1 before polishing, the polishing rate of the projections of the surface to be polished is limited to the formation of cracks and indentations. This is faster than the conventional polishing speed of the convex portion of the surface to be polished. As a result, the processing time required to secure the required flatness can be reduced as compared with the conventional process. In addition, it is possible to prevent damage to a semiconductor structure formed below the surface to be polished, which is caused by further polishing the already polished surface to ensure required flatness.
[0038]
Further, by configuring the polishing head 10 and the damage applying member 5 so that the surface to be polished of the semiconductor wafer 1 can be pressed against the damage applying member 5, it is possible to adjust conditions such as a pressing pressure of the semiconductor wafer and the like. Reproduction is possible, and as a result, optimization and stabilization of conditions for pressing the semiconductor wafer 1 against the damage applying member 5 before polishing can be performed.
[0039]
Further, since the damage imparting member 5 includes a plurality of particles arranged on the surface of the damage imparting member 5, the height and pitch of the protrusions of the damage imparting member 5 are controlled by changing the particle diameter of the particles. can do. Therefore, it is possible to obtain a damage applying member 5 having a convex portion whose height and pitch are adjusted so as to conform to the shape of the surface to be polished of the semiconductor wafer 1 before polishing. It is possible to obtain the damage applying member 5 suitable for the above. As a result, minute cracks and indentations can be more effectively formed on the convex portions of the polished surface of the semiconductor wafer 1. Thereby, the flatness of the polished surface of the polished semiconductor wafer 1 can be improved, so that occurrence of defects such as disconnection of wiring of the semiconductor device can be prevented.
[0040]
Further, when the surface to be polished of the semiconductor wafer 1 is pressed against the damage applying member 5, at least one of the semiconductor wafer 1 and the damage applying member 5 is configured to be able to vibrate. The number of contact portions and the number of times of contact between the convex portion on the surface of the damage applying member 5 and the convex portion on the surface of the damage imparting member 5 can be increased. Indentations can be formed. As a result, the polishing speed of the protrusions on the surface to be polished of the semiconductor wafer 1 can be improved as compared with the case where no vibration is applied, and the flatness of the surface to be polished after polishing can be improved. Therefore, it is possible to prevent occurrence of a defect such as disconnection of a wiring of a semiconductor device due to incomplete transfer of a circuit pattern or the like.
[0041]
FIGS. 3 to 5 are configuration diagrams illustrating a state in which the semiconductor wafer 1 is pressed against the damage applying member 5. Hereinafter, a state in which the semiconductor wafer 1 is pressed against the damage applying member 5 will be described with reference to FIGS.
[0042]
FIG. 3 is a configuration diagram illustrating a state where the semiconductor wafer 1 is pressed against the damage applying member 5. Referring to FIG. 3, on the surface to be polished of semiconductor wafer 1, projections 2 of an interlayer insulating film are formed on wiring on semiconductor wafer 1, and projections 2 of the interlayer insulating film are formed of SiO 2 serving as a damage imparting member. ₂ It is pressed by the abrasive grains 3. The pressing pressure at this time is 1 kgf / cm ² And Thus, the SiO 2 of the damage applying member 5 ₂ By pressing against the abrasive grains 3, minute cracks and indentations are formed on the projections 2 of the semiconductor wafer 1. FIGS. 4 and 5 are configuration diagrams showing the formation of minute cracks and indentations on the convex portion 2 of the semiconductor wafer 1. FIG.
[0043]
Referring to FIG. 4, a protrusion 2 of an interlayer insulating film on the surface of a semiconductor wafer 1 has a SiO 2 adhered and fixed to the surface of a damage imparting member. ₂ By being pressed by the abrasive grains 3, the surface of the convex portion 2 of the interlayer insulating film is plastically deformed into a concave shape.
[0044]
Referring to FIG. 5, a projection 2 of an interlayer insulating film on the surface of a semiconductor wafer 1 has a SiO 2 adhesively fixed to the surface of a damage-imparting member. ₂ By being pressed by the abrasive grains 3, cracks are formed in the protrusions 2 of the interlayer insulating film.
[0045]
By forming minute cracks and indentations on the projections 2 of the surface to be polished of the semiconductor wafer 1 in this manner, the flatness of the surface to be polished of the semiconductor wafer 1 after polishing is improved as compared with the case where no damage imparting member is used. As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device.
[0046]
(Embodiment 2)
FIG. 6 is a configuration diagram of a damage applying member in a semiconductor device manufacturing apparatus according to a second embodiment of the present invention. In the second embodiment, unlike the above-described first embodiment, a convex portion is provided on the surface of the damage applying member 15 by processing the surface of the damage applying member 15. Specifically, referring to FIG. 6, damage-imparting member 15 according to the second embodiment has a flat plate 14 and a protrusion of about 1 μm formed by plastically deforming the surface of flat plate 14 by a shot blast method. And a unit 13. By pressing the surface to be polished of the semiconductor wafer 1 against the damage applying member 15 having such a configuration, minute cracks and indentations are formed on the convex portions 2 of the surface to be polished of the semiconductor wafer 1. Therefore, in the subsequent polishing process, the polishing speed of the convex portion 2 of the surface to be polished of the semiconductor wafer 1 can be increased, and as a result, the flatness of the surface of the semiconductor wafer 1 after the polishing is completed can be improved. it can. Therefore, incomplete transfer of the circuit pattern after polishing can be prevented, and damage due to etching residue and etching of the semiconductor structure below the surface to be polished in the etching step after the polishing step can be prevented. Therefore, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure.
[0047]
Further, fine cracks and indentations are formed on the convex portion 2 of the polished surface of the semiconductor wafer 1 before polishing, so that the polishing rate of the convex portion 2 of the polished surface is reduced. It is faster than the conventional polishing speed of the convex portion 2 of the surface to be polished which is not performed. As a result, the processing time required to secure the required flatness can be shortened as compared with the conventional process, and the already polished surface can be secured to secure the required flatness. Further polishing can prevent damage to the semiconductor structure formed below the surface to be polished.
[0048]
In addition, since the protrusions 13 are formed by processing the damage applying member 15 itself, it is possible to change the hardness of the protrusions 13 of the damage applying member 15 by changing the material of the damage applying member 15. It becomes possible. In addition, by controlling the processing conditions during the processing of the protrusions 13, the formation pitch of the protrusions 13 and the height of the protrusions can be changed. Therefore, it is possible to obtain the damage applying member 15 suitable for various polished surfaces of the semiconductor wafer 1. As a result, fine cracks and indentations can be more effectively formed on the convex portions 2 of the polished surface of the semiconductor wafer 1, and the flatness of the polished surface of the semiconductor wafer 1 after polishing can be reduced before polishing. As compared with the case where the semiconductor wafer 1 is not pressed against the damage applying member 15, it can be improved by about 20%. As a result, it is possible to prevent occurrence of a defect such as disconnection of a line of a semiconductor device due to incomplete transfer of a circuit pattern or the like. As shown in FIG. 7, the projections 23 of the damage applying member 25 are obtained by processing the surface of the flat plate 24 into a lattice or spiral at a pitch of 1 μm using a bite of about 0.5 μm. May be formed.
[0049]
(Embodiment 3)
FIG. 8 is a structural diagram showing a state when a semiconductor wafer is pressed against a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a third embodiment of the present invention.
[0050]
Referring to FIG. 8, the surface to be polished of semiconductor wafer 1 is pressed against damage applying member 15 shown in FIG. The convex portion 2 of the interlayer insulating film formed on the wiring on the semiconductor wafer 1 is pressed by the convex portion 13 of the damage applying member 15. The pressing pressure at this time is 1 kgf / cm ² And Simultaneously with the pressing of the semiconductor wafer 1, the semiconductor wafer 1 is vibrated in the horizontal direction at an amplitude of 0.5 μm and a frequency of 1 Hz to 10 KHz for 10 seconds. As a result, more minute cracks and indentations are formed on the protrusions 2 on the surface to be polished of the semiconductor wafer 1. This can be improved more than when no vibration is applied. Thereby, the flatness of the polished surface after polishing can be improved by about 30% as compared with the case where the damage applying member 15 is not used. As a result, it is possible to prevent occurrence of defects such as disconnection of wiring of the semiconductor device due to incomplete transfer of a circuit pattern or the like.
[0051]
【The invention's effect】
As described above, according to the first to ninth aspects of the present invention, since the flatness of the surface of the semiconductor wafer can be improved, incomplete transfer of a circuit pattern, etching residue in an etching step after a polishing step, In addition, it is possible to obtain a semiconductor device manufacturing apparatus and a manufacturing method capable of preventing damage to a semiconductor structure below a polished surface of a semiconductor wafer due to etching. As a result, it is possible to prevent short-circuiting or disconnection of wiring due to incomplete transfer of a circuit pattern, poor contact of wiring due to poor etching, and loss of function of the semiconductor structure. Further, minute cracks and indentations are formed on the convex portion of the surface to be polished of the semiconductor wafer before polishing, thereby shortening a processing time required to secure necessary flatness as compared with a conventional process. A semiconductor device manufacturing apparatus and method capable of performing the above-described steps can be obtained. Also, a semiconductor capable of preventing damage to a semiconductor structure formed below a surface to be polished, which is caused by further polishing the already planarized surface to be polished to ensure necessary flatness. An apparatus for manufacturing a device and a manufacturing method can be obtained.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram illustrating a detailed structure of a damage applying member illustrated in FIG. 1;
FIG. 3 is a configuration diagram illustrating a state in which the semiconductor wafer is pressed against the damage applying member illustrated in FIG. 2;
4 is a configuration diagram for explaining an example of a deformed state of a convex portion of a semiconductor wafer in a pressed state shown in FIG.
FIG. 5 is a configuration diagram for explaining another example of a deformed state of the convex portion of the semiconductor wafer in the pressed state shown in FIG. 3;
FIG. 6 is a configuration diagram of a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a second embodiment of the present invention.
FIG. 7 is a configuration diagram of a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a second embodiment of the present invention.
FIG. 8 is a structural diagram showing a state in which a semiconductor wafer is pressed against a damage applying member in a semiconductor device manufacturing apparatus for flattening a surface of a semiconductor wafer according to a third embodiment of the present invention.
FIG. 9 is a configuration diagram of a conventional chemical mechanical polishing apparatus.
FIG. 10 is a cross-sectional structure diagram for describing a first step of a conventional general semiconductor device manufacturing process.
FIG. 11 is a cross-sectional structural view for explaining a second step in the process of manufacturing a conventional general semiconductor device.
FIG. 12 is a sectional structural view for illustrating a third step in the process of manufacturing a conventional general semiconductor device.
FIG. 13 is a sectional structural view for illustrating a fourth step in the process of manufacturing a conventional general semiconductor device.
FIG. 14 is a sectional structural view for describing a fifth step in the process of manufacturing a conventional general semiconductor device.
FIG. 15 is a sectional structural view for illustrating a sixth step in the process of manufacturing a conventional general semiconductor device.
[Explanation of symbols]
1,113 semiconductor wafer, 2 convex portions of interlayer insulating film, 3 SiO ₂ Abrasive grains, 4, 14, 24 Flat plate, 5, 15, 25 Damage applying member, 6,111 rotating disk (platen), 7,112 polishing cloth, 8,116 abrasive, 9,114 backing material, 10 , 115 polishing head, 11, 117 abrasive supply device, 13, 23 projection of damage applying member, 19, 118 rotation axis of rotating disk, 20, 119 rotation axis of polishing head, 121 silicon substrate, 122 oxide film, 123 first diffusion layer, 124 nitride film, 125 silicon electrode, 126 second diffusion layer, 127 under-insulation film, 128 first metal interconnection, 129 interlayer insulation film, 130 second metal interconnection.

Claims

An apparatus for manufacturing a semiconductor device for planarizing a surface of a semiconductor wafer,
Having a plurality of convex portions on the surface thereof, a concave plastic deformation to the convex portion of the semiconductor wafer , a damage imparting member for giving a crack or an indentation,
A polishing member for polishing the surface of the semiconductor wafer provided with concave plastic deformation, cracks or indentations on the projections by the damage imparting member,
Equipment for manufacturing semiconductor devices.

The semiconductor device manufacturing apparatus according to claim 1, further comprising: a member that presses a surface to be polished of the semiconductor wafer against the damage applying member having the protrusion before polishing the semiconductor wafer with the polishing member.

The protrusion of the damage applying member includes a plurality of particles disposed on the surface of the damage applying member,
3. The apparatus according to claim 1, wherein the plurality of particles have a hardness equal to or greater than a hardness of a surface to be polished of the semiconductor wafer, and have a substantially uniform particle size. 4.

3. The semiconductor device manufacturing apparatus according to claim 1, wherein the damage imparting member includes a convex portion formed by processing the surface of the damage imparting member to be plastically deformed.

Before polishing the semiconductor wafer with the polishing member, when pressing the polished surface of the semiconductor wafer against the damage applying member, for applying vibration to at least one of the semiconductor wafer and the damage applying member The apparatus for manufacturing a semiconductor device according to claim 1, further comprising a vibration imparting member.

A method for manufacturing a semiconductor device for planarizing a surface of a semiconductor wafer,
Have a plurality of projections on its surface, plastic deformation of the concave plurality of protrusions formed on the surface of the semiconductor wafer, the damage imparting member for imparting a crack or indentations, the polished surface of the semiconductor wafer A pressing step of pressing ,
After said pressing step, and a step of polishing the semiconductor wafer by Migaku Ken member, a method of manufacturing a semiconductor device.

The protrusion of the damage applying member includes a plurality of particles disposed on the surface of the damage applying member,
The method of manufacturing a semiconductor device according to claim 6, wherein the plurality of particles have a hardness equal to or greater than a hardness of a surface to be polished of the semiconductor wafer and have a substantially uniform particle size.

The method of manufacturing a semiconductor device according to claim 6, wherein the damage applying member includes a convex portion formed by processing the surface of the damage applying member so as to be plastically deformed.

The method of manufacturing a semiconductor device according to claim 6, wherein when the polished surface of the semiconductor wafer is pressed against the damage applying member, vibration is applied to at least one of the semiconductor wafer and the damage applying member.