JPH10261598A - Method for forming plating electrode - Google Patents

Method for forming plating electrode

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Publication number
JPH10261598A
JPH10261598A JP6357097A JP6357097A JPH10261598A JP H10261598 A JPH10261598 A JP H10261598A JP 6357097 A JP6357097 A JP 6357097A JP 6357097 A JP6357097 A JP 6357097A JP H10261598 A JPH10261598 A JP H10261598A
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JP
Japan
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electrode
substrate
forming
plating
film
Prior art date
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Withdrawn
Application number
JP6357097A
Other languages
Japanese (ja)
Inventor
Masahisa Iketani
昌久 池谷
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Publication of JPH10261598A publication Critical patent/JPH10261598A/en
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Abstract

PROBLEM TO BE SOLVED: To easily form a plating electrode on a plating electrode formation part and reduce the scattering of a film thickness and stabilize a growth rate by providing a conductive plating electrode formation region on the upper surface of a substrate and forming a conductive film that is electrically connected to the electrode formation part at the lower surface side of the substrate and using a conductive film as a cathode. SOLUTION: A resist film is formed on an upper surface 11a of a GaAs substrate 11, a window as an electrode formation region is formed at the resist film, Au is subjected to high-vacuum metal deposition on a front surface, and the resist film is eliminated and an Au electrode 10 is formed. Then, a via hole 15 reaching the Au electrode 10 that is a first plating electrode formation part is formed through the substrate. Then, after the resist film is provided on a lower surface 11b of the substrate 11, a window is provided at the region of the lower surface 11b of the substrate 11, the region of the lower surface 11b being exposed from the window is etched, the via hole 15 where the lower surface 10a of the Au electrode 10 is exposed is formed in the substrate 11, and a conductive film 17 is formed on the lower surface 11b of the substrate 11 and the inner wall of the via hole 15.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体素子のメ
ッキ電極の形成方法、特に電解メッキ法を用いたメッキ
電極の形成方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a plated electrode of a semiconductor device, and more particularly to a method for forming a plated electrode using an electrolytic plating method.

【0002】[0002]

【従来の技術】従来から電解メッキ法を用いて配線電極
等のメッキ電極を形成することは一般的に行われてい
る。特にGaAsICにおいて、Auメッキによる配線
電極の形成はよく知られている。電解メッキ法とは、金
属イオンを含む電解質溶液中において、電気分解反応に
よって金属イオンを還元して陰性の導電性材料に目的金
属を析出させる表面処理を言い、析出した金属がメッキ
電極となる。
2. Description of the Related Art Conventionally, a plating electrode such as a wiring electrode is generally formed by using an electrolytic plating method. Particularly in GaAsIC, formation of a wiring electrode by Au plating is well known. The electrolytic plating method is a surface treatment for reducing a metal ion by an electrolysis reaction in an electrolyte solution containing a metal ion to deposit a target metal on a negative conductive material, and the deposited metal becomes a plating electrode.

【0003】文献(文献:特開昭63−161646
号)中では、基板に設けた金属電極上に金(Au)メッ
キ電極を電解メッキ法を用いて形成している。この文献
では、金属電極を第1の金属と称し、メッキ電極をAu
メッキと称している。このような従来から知られている
メッキ電極の形成方法につき図を参照して説明する。図
11および図12はこの従来から用いられているメッキ
電極の形成工程を説明するための工程図で、各図は主要
工程段階で得られる構造体の断面の切り口を概略的に示
した図である。また図13は従来のメッキ装置とメッキ
される構造体との関係を概略的に示したイメージ図であ
る。
Literature (Literature: JP-A-63-161646)
In (1), a gold (Au) plated electrode is formed on a metal electrode provided on a substrate by using an electrolytic plating method. In this document, a metal electrode is referred to as a first metal, and a plating electrode is referred to as Au.
It is called plating. A method of forming such a conventionally known plating electrode will be described with reference to the drawings. FIG. 11 and FIG. 12 are process diagrams for explaining a process of forming a plating electrode which has been conventionally used, and each diagram is a diagram schematically showing a cross section of a structure obtained in a main process step. is there. FIG. 13 is an image diagram schematically showing a relationship between a conventional plating apparatus and a structure to be plated.

【0004】まず、基板110上に金属電極130をパ
ターン形成した後(図11(A))、この金属電極13
0および基板110の上面全体に絶縁被膜を形成する。
次に金属電極130の上面を露出させるように絶縁被膜
にコンタクトホール160を形成し(図11(B))、
残存する絶縁被膜の部分で絶縁膜150を形成する。こ
の絶縁膜150上、コンタクトホールの内壁160a上
および露出している金属電極130の上面上に導電膜1
70(カレントフィルムとも称する。)を形成する(図
11(C))。
[0004] First, after a metal electrode 130 is patterned on a substrate 110 (FIG. 11A), the metal electrode 130 is formed.
An insulating coating is formed on the entire upper surface of the substrate 110 and the substrate 110.
Next, a contact hole 160 is formed in the insulating film so as to expose the upper surface of the metal electrode 130 (FIG. 11B),
An insulating film 150 is formed on the remaining insulating film. The conductive film 1 is formed on the insulating film 150, the inner wall 160a of the contact hole, and the upper surface of the exposed metal electrode 130.
70 (also referred to as a current film) (FIG. 11C).

【0005】次に導電膜170上にレジストを塗布形成
し、金属電極130の上に位置しているレジストを除去
して金属電極130上の導電膜170を露出させてレジ
ストパターン190を形成する(図11(D))。
Next, a resist is applied on the conductive film 170, and the resist located on the metal electrode 130 is removed to expose the conductive film 170 on the metal electrode 130, thereby forming a resist pattern 190 ( FIG. 11 (D).

【0006】ここで、図13を参照して、これまでの工
程で形成した構造体の金属電極130上にAuをメッキ
する工程を説明する。メッキ装置210は、主にメッキ
槽230と、直流電源250と、陰極であるカソードピ
ン270と、メッキ槽230内の底部にある陽極290
と、メッキ液循環ポンプ310とからなり、このポンプ
310によって電解メッキ液330を上部から吸い込ん
で円錐形の底部から吐き出し、メッキ液330中の溶解
粒子(イオン)が液中に均一に浮遊するようにしてあ
る。カソードピン270は図13に示すようにメッキ槽
230の内部に、ピン270の先を上に向けて設けてあ
る。
Here, a step of plating Au on the metal electrode 130 of the structure formed in the steps up to now will be described with reference to FIG. The plating apparatus 210 mainly includes a plating tank 230, a DC power supply 250, a cathode pin 270 serving as a cathode, and an anode 290 located at the bottom in the plating tank 230.
And a plating solution circulation pump 310. The pump 310 sucks the electrolytic plating solution 330 from the top and discharges it from the bottom of the conical shape so that the dissolved particles (ions) in the plating solution 330 are uniformly suspended in the solution. It is. As shown in FIG. 13, the cathode pin 270 is provided inside the plating tank 230 with the tip of the pin 270 facing upward.

【0007】メッキを行うにあたり、まず、基板110
上の導電膜170(カレントフィルム)を陰極にするた
めに、導電膜170上に形成されたレジストパターン1
90を貫通させてカソードピン270の先を導電膜17
0に接触させる(図12(A))。また、少なくとも露
出している導電膜170をAuイオンを含んだ電解メッ
キ液330の液面330aに接触させる。カソードピン
270に負の電圧を印加することにより、カソードピン
270と導通している導電膜170は陰極となり、この
ため、露出している金属電極130上の導電膜170上
にAuが析出してAuメッキ電極350となる(図12
(A))。なお、この図において、メッキ液の液面レベ
ルをわかりやすくするため一点破線で示してある。
In performing plating, first, the substrate 110
In order to use the upper conductive film 170 (current film) as a cathode, the resist pattern 1 formed on the conductive film 170
90 and the tip of the cathode pin 270 is
0 (FIG. 12A). Also, at least the exposed conductive film 170 is brought into contact with the liquid surface 330a of the electrolytic plating solution 330 containing Au ions. By applying a negative voltage to the cathode pin 270, the conductive film 170 that is in conduction with the cathode pin 270 becomes a cathode, and therefore, Au deposits on the exposed conductive film 170 on the metal electrode 130. It becomes the Au plating electrode 350 (FIG. 12)
(A)). In this figure, the level of the plating solution is indicated by a dashed line for easy understanding.

【0008】メッキ終了後、有機溶剤等によりレジスト
パターン190を除去して(図12(B))、さらに析
出したAuメッキ電極350をエッチングマスクとし
て、絶縁膜150上のカレントフィルム170の部分を
エッチング除去して最終的にこのカレントフィルムの残
部170aとAuメッキ電極350とで形成した電極4
00を具えた構造体を得る(図12(C))。
After plating is completed, the resist pattern 190 is removed with an organic solvent or the like (FIG. 12B), and the portion of the current film 170 on the insulating film 150 is etched using the deposited Au plating electrode 350 as an etching mask. The electrode 4 finally formed by removing the remaining portion 170a of the current film and the Au plating electrode 350
00 is obtained (FIG. 12C).

【0009】[0009]

【発明が解決しようとする課題】しかしながら、上述し
たようなメッキ電極の形成方法では、以下に述べるよう
な問題があった。
However, the above-described method for forming a plated electrode has the following problems.

【0010】基板の上面側にカレントフィルムを設けて
あり、このフィルムはメッキ電極形成後は部分的に除去
しなければならない。このためメッキ電極を形成する工
程数が多く、形成に時間がかかる。
[0010] A current film is provided on the upper surface side of the substrate, and this film must be partially removed after plating electrodes are formed. For this reason, the number of steps for forming the plating electrode is large, and the formation takes time.

【0011】また、カソードピンをカレントフィルムに
接触させるために、カレントフィルム上に形成されたレ
ジストパターンを貫通させている。このため、カソード
ピンを複数回にわたって使用するうちにピンが消耗す
る。また、カソードピンに電圧を印加すると、カソード
ピン自体も陰極となっていて電解メッキ液に接触してい
るため、カソードピンにもメッキ金属が析出してしま
う。このためカソードピンの形状の悪化や劣化によって
カレントフィルムとの接触不良が生じてメッキ電極の膜
質の低下や、膜厚のばらつきが大きくなったり、膜の成
長レートが不安定になったりする。このようなメッキ電
極では所望の抵抗値が得られない。また、このメッキ電
極上に他の層を積層させたりする場合には他層との密着
性が悪くなる。
Further, in order to bring the cathode pins into contact with the current film, a resist pattern formed on the current film is penetrated. For this reason, the pins are consumed while the cathode pins are used a plurality of times. When a voltage is applied to the cathode pin, the cathode pin itself is also a cathode and is in contact with the electrolytic plating solution, so that plating metal is deposited on the cathode pin. As a result, poor contact or contact with the current film occurs due to deterioration or deterioration of the shape of the cathode pin, which deteriorates the film quality of the plated electrode, increases the variation in the film thickness, or makes the film growth rate unstable. A desired resistance value cannot be obtained with such a plated electrode. Further, when another layer is laminated on the plated electrode, the adhesion to the other layer is deteriorated.

【0012】このため、膜質が良好で、膜厚のばらつき
が小さく、しかも、成長レートが安定しているメッキ電
極を容易に形成することができる方法の出現が望まれて
いた。
For this reason, there has been a demand for a method capable of easily forming a plated electrode having a good film quality, a small variation in the film thickness and a stable growth rate.

【0013】[0013]

【課題を解決するための手段】このため、この発明のメ
ッキ電極の形成方法によれば、基板上に電解メッキ法を
用いてメッキ電極を形成するにあたり、(a)基板の上
面に導電性メッキ電極形成部を設け、(b)このメッキ
電極形成部と電気的に接続する導電膜を基板の下面側に
形成し、(c)この導電膜を陰極として用いて、メッキ
電極形成部上にメッキ電極を形成することを特徴とす
る。
Therefore, according to the method of forming a plated electrode of the present invention, when a plated electrode is formed on a substrate by using an electrolytic plating method, (a) conductive plating is formed on the upper surface of the substrate. An electrode forming portion is provided, (b) a conductive film electrically connected to the plating electrode forming portion is formed on the lower surface side of the substrate, and (c) plating is performed on the plating electrode forming portion using the conductive film as a cathode. An electrode is formed.

【0014】導電性のメッキ電極形成部と基板の下面側
から導通する導電膜をカレントフィルムにする。したが
って基板の上面の導電性メッキ電極形成部側を電解メッ
キ液と接触させるが基板の下面側のカレントフィルムを
電解メッキ液と接触させないで露出させることができる
ので、このカレントフィルムに容易に電解メッキのため
の電源を供給してこのカレントフィルム側にメッキ金属
を析出させることなくメッキ電極を形成することができ
る。したがって、従来のようなカソードピンの形状の悪
化や劣化に起因した膜質の低下や膜厚のばらつきの発生
は抑制できるとともに、膜の成長レートも一層安定化し
得る。
A conductive film that is conductive from the conductive plating electrode forming portion and the lower surface of the substrate is used as a current film. Therefore, the conductive plating electrode forming portion on the upper surface of the substrate is brought into contact with the electrolytic plating solution, but the current film on the lower surface side of the substrate can be exposed without being brought into contact with the electrolytic plating solution. And a plating electrode can be formed without depositing plating metal on the current film side. Therefore, it is possible to suppress the deterioration of the film quality and the occurrence of the variation in the film thickness due to the deterioration and the deterioration of the shape of the cathode pin as in the related art, and it is possible to further stabilize the film growth rate.

【0015】また、カレントフィルム(導電膜)は基板
の下面に形成されているので、メッキ電極形成後にカレ
ントフィルムを急いで除去する必要もない。カレントフ
ィルムは後の工程で基板を薄くさせるために下面側から
切削する際に一緒に除去することができる。このため、
工程数を従来より少なくすることができ、製造時間を短
縮することができるのでメッキ電極の形成が容易とな
る。
Since the current film (conductive film) is formed on the lower surface of the substrate, there is no need to quickly remove the current film after forming the plating electrode. The current film can be removed together when cutting from the lower surface side to make the substrate thinner in a later step. For this reason,
Since the number of steps can be reduced as compared with the related art, and the manufacturing time can be shortened, the formation of a plated electrode becomes easy.

【0016】また、好ましくは、上記(a)工程は、基
板の上面の上側にメッキ電極形成部として、金属電極を
形成する工程を含むのがよい。メッキ電極形成部を金属
電極とすると、この金属電極上にメッキ電極が形成され
て配線電極として用いることができる。
Preferably, the step (a) includes a step of forming a metal electrode as a plating electrode forming portion on the upper surface of the upper surface of the substrate. When the plating electrode forming portion is a metal electrode, a plating electrode is formed on this metal electrode and can be used as a wiring electrode.

【0017】また、好ましくは、上記(a)工程は、基
板の上面の表面領域にメッキ電極形成部として能動層を
形成する工程を含むのがよい。メッキ電極形成部を能動
層とすると、この能動層上にメッキ電極が形成されてオ
ーミック電極として用いることができる。
Preferably, the step (a) includes a step of forming an active layer as a plating electrode forming portion in a surface region of the upper surface of the substrate. When the plating electrode forming portion is an active layer, a plating electrode is formed on this active layer and can be used as an ohmic electrode.

【0018】また、好ましくは、上記(a)工程は、メ
ッキ電極形成部として能動層を基板の上面の表面領域に
形成する工程と、この能動層の一部分に接触する金属電
極を基板の上面の上側に形成する工程とを含むのがよ
い。このようにして形成したメッキ電極形成部は上から
みると、金属電極が能動層上に一部分だけ重なっている
がその他の能動層の領域は露出している。この上にメッ
キ電極が形成されると、配線電極やオーミック電極とし
て用いることができる。
Preferably, in the step (a), an active layer is formed as a plating electrode forming portion on a surface region of the upper surface of the substrate, and a metal electrode contacting a part of the active layer is formed on the upper surface of the substrate. And a step of forming on the upper side. When viewed from above, the plated electrode forming portion formed in this way has a metal electrode partially overlapped on the active layer, but the other active layer regions are exposed. When a plating electrode is formed thereon, it can be used as a wiring electrode or an ohmic electrode.

【0019】また、上記(a)工程は、メッキ電極形成
部として、基板の上面の上側に金属電極を形成する工程
と、基板の上面の上側にこの金属電極の一部分と接して
絶縁膜を形成する工程とを含んでも好ましい。このよう
にして形成したメッキ電極形成部は上からみると、絶縁
膜が金属電極を一部分覆っているが、その他の金属電極
は露出している。この上にメッキ電極が形成されると、
オーミック電極として用いることができる。
The step (a) includes forming a metal electrode on the upper surface of the substrate as a plating electrode forming portion, and forming an insulating film on the upper surface of the substrate in contact with a part of the metal electrode. And a step of carrying out. When viewed from above, the plating electrode forming portion formed in this manner has an insulating film partially covering the metal electrode, but the other metal electrodes are exposed. When a plating electrode is formed on this,
It can be used as an ohmic electrode.

【0020】また、好ましくは、上記(b)工程は、基
板の下面からメッキ電極形成部に達するバイアホールを
基板内に形成する工程と、基板の下面およびバイアホー
ルの内壁に導電膜を形成する工程とを含むのがよい。基
板内にバイアホールを設けて、基板の下面側だけでなく
バイアホールの内壁にも導電膜を形成してある。このバ
イアホールはメッキ電極形成部に達しているため、メッ
キ電極形成部と基板の下面側に設けた導電膜とはバイア
ホール内の導電膜を介して電気的に接続させることがで
きる。
Preferably, in the step (b), a via hole is formed in the substrate from the lower surface of the substrate to the plating electrode forming portion, and a conductive film is formed on the lower surface of the substrate and the inner wall of the via hole. And a step. A via hole is provided in the substrate, and a conductive film is formed not only on the lower surface side of the substrate but also on the inner wall of the via hole. Since the via hole reaches the plated electrode forming portion, the plated electrode forming portion and the conductive film provided on the lower surface side of the substrate can be electrically connected via the conductive film in the via hole.

【0021】また、好ましくは、上記(b)工程は、基
板の下面全体に導電膜を形成する工程と、メッキ電極形
成部の下側に位置する基板内に導電膜と導通する導電領
域を形成する工程とを含むのがよい。これにより、基板
内の導電領域を介すことによりメッキ電極形成部と基板
の下面側に形成された導電膜とを導通させることができ
る。
Preferably, in the step (b), a conductive film is formed on the entire lower surface of the substrate, and a conductive region electrically connected to the conductive film is formed in the substrate located below the plating electrode forming portion. And the step of performing Thus, the conductive portion formed in the substrate and the conductive film formed on the lower surface side of the substrate can be conducted through the conductive region in the substrate.

【0022】また、この導電領域を、イオン注入とアニ
ール技術を用いて形成するのが好ましい。基板内にイオ
ン注入およびそれに続くアニール処理を行うことによ
り、導電性を有する導電領域を形成することができる。
Preferably, the conductive region is formed by using ion implantation and annealing techniques. By performing ion implantation and subsequent annealing in the substrate, a conductive region having conductivity can be formed.

【0023】また、好ましくは、上記(a)工程のメッ
キ電極形成部と(b)工程の導電膜とを、基板の表面全
体に導電層を形成することにより、同時に一工程で形成
するのがよい。このような工程を含んで導電層を形成す
れば、基板の上面側の導電層の一部分をメッキ電極形成
部として、かつ基板の下面側の導電層をこれまで説明し
た導電膜として用いることができる。また、(a)工程
と(b)工程を同時に一工程で行うことができるため、
メッキ電極を形成する工程数をさらに減らすことがで
き、容易に形成することができる。
Preferably, the plating electrode forming portion in the step (a) and the conductive film in the step (b) are simultaneously formed in one step by forming a conductive layer on the entire surface of the substrate. Good. If a conductive layer is formed including such a step, a part of the conductive layer on the upper surface side of the substrate can be used as a plating electrode formation portion, and the conductive layer on the lower surface side of the substrate can be used as the conductive film described above. . In addition, since the steps (a) and (b) can be performed simultaneously in one step,
The number of steps for forming the plating electrode can be further reduced, and the plating electrode can be easily formed.

【0024】また、好ましくは上記(c)工程は、カソ
ードピンを導電膜に接触させる工程と、電解メッキ液
を、カソードピンとは非接触な状態で、少なくともメッ
キ電極形成部の露出面と接触させながら、カソードピン
に負の電圧を印加する工程とを含むのがよい。導電膜は
基板の下面側に露出しているため、カソードピンを直接
導電膜に接触させることができるため、カソードピンの
形状の悪化もしくは劣化を防ぐことができる。また、カ
ソードピンは電解メッキ液とは非接触な状態なので、カ
ソードピンに電圧を印加してもピンにメッキ金属が析出
することはなくなる。このため、カソードピンと導電膜
との接触不良によっておこる、メッキ金属膜の膜質の低
下や膜厚のばらつきは激減し、膜の成長レートも安定す
る。
Preferably, in the step (c), the step of bringing the cathode pin into contact with the conductive film and the step of bringing the electrolytic plating solution into contact with at least the exposed surface of the plating electrode forming portion without contacting the cathode pin. And applying a negative voltage to the cathode pin. Since the conductive film is exposed on the lower surface side of the substrate, the cathode pin can be brought into direct contact with the conductive film, so that deterioration or deterioration of the shape of the cathode pin can be prevented. Further, since the cathode pins are not in contact with the electrolytic plating solution, plating metal does not deposit on the pins even when a voltage is applied to the cathode pins. For this reason, deterioration in the quality of the plated metal film and variation in the film thickness caused by poor contact between the cathode pin and the conductive film are drastically reduced, and the film growth rate is stabilized.

【0025】また、好ましくは、カソードピンを導電膜
に、基板の下面側で接触させるのがよい。
Preferably, the cathode pin is brought into contact with the conductive film on the lower surface side of the substrate.

【0026】[0026]

【発明の実施の形態】以下、図を参照し、発明の実施の
形態につき説明する。なお、各図は発明が理解できる程
度に概略的に示してあるに過ぎず、したがって発明を図
示例に限定するものではない。また、図において、図を
分かり易くするために断面を示すハッチング(斜線)は
一部分を除き省略してある。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. It should be noted that the drawings are only schematically shown to the extent that the invention can be understood, and thus the invention is not limited to the illustrated examples. In the drawings, hatching (hatched lines) showing a cross section is omitted except for a part for easy understanding of the drawings.

【0027】<第1の実施の形態>まず、図1〜図3を
参照して、第1の実施の形態として、GaAs基板の上
面の上側に形成した金属電極上にAu(金)メッキを施
してメッキ電極を形成する例につき説明する。図1およ
び図2は、第1の実施の形態の説明に供する概略的な工
程図であり、各図は主要工程段階で得られた構造体の断
面の切り口で示してある。図3は、この発明のメッキ電
極の形成方法の実施に用いるメッキ装置とメッキされる
構造体との関係を示す概略的なイメージ図である。
<First Embodiment> First, referring to FIGS. 1 to 3, as a first embodiment, Au (gold) plating is applied to a metal electrode formed on the upper surface of the upper surface of a GaAs substrate. An example in which the plating electrode is formed by applying the method will be described. 1 and 2 are schematic process diagrams for explaining the first embodiment, and each diagram is shown by a cross-section of a structure obtained in a main process step. FIG. 3 is a schematic image diagram showing a relationship between a plating apparatus used for carrying out the method of forming a plated electrode of the present invention and a structure to be plated.

【0028】まず、基板の上面に導電性メッキ電極形成
部を設ける工程は、基板11の上面11aの上側に第1
メッキ電極形成部10として金属電極を設ける(図1
(A))。
First, the step of providing a conductive plating electrode forming portion on the upper surface of the substrate is performed by first forming a first electrode on the upper surface 11 a of the substrate 11.
A metal electrode is provided as the plating electrode forming part 10 (FIG. 1).
(A)).

【0029】この例では、基板11としてGaAs基板
を用い、そして金属電極をAu電極10とする。まずG
aAs基板11の上面11a上にレジスト膜を形成した
後、このレジスト膜にホトリソグラフィによって電極形
成領域としての窓を形成し、次にAuを基板の上側から
この窓を含むレジスト膜上の全面に真空蒸着させる。そ
の後リフトオフ法によってレジスト膜を除去して、Ga
As基板11の上面11aの上側にAu電極10を形成
する(図1(A))。
In this example, a GaAs substrate is used as the substrate 11, and the metal electrode is the Au electrode 10. First G
After a resist film is formed on the upper surface 11a of the aAs substrate 11, a window as an electrode formation region is formed in the resist film by photolithography, and then Au is applied to the entire surface of the resist film including the window from above the substrate. Vacuum deposited. Thereafter, the resist film is removed by a lift-off method, and Ga
The Au electrode 10 is formed on the upper surface 11a of the As substrate 11 (FIG. 1A).

【0030】次に、このメッキ電極形成部と電気的に接
続する導電膜を基板の下面側に形成する工程は、まず、
基板11の下面11bから第1メッキ電極形成部である
Au電極10に達するバイアホール15を基板内を貫通
させて形成する(図1(B))。
Next, the step of forming a conductive film electrically connected to the plating electrode forming portion on the lower surface side of the substrate includes:
A via hole 15 is formed from the lower surface 11b of the substrate 11 to reach the Au electrode 10, which is the first plated electrode formation portion, by penetrating the inside of the substrate (FIG. 1B).

【0031】この例では、基板11の下面11b上にレ
ジスト膜を設けた後、このレジスト膜に、ホトリソグラ
フィによってAu電極10の下側に位置するGaAs基
板11の下面11bの領域に窓を設ける。そしてこの窓
から露出した下面11bの領域をバイアホール形成領域
とし、このバイアホール形成領域に対してウェットエッ
チングおよびドライエッチングの両方のエッチング方法
を用いてGaAs基板11内にAu電極10の下面10
aが露出するバイアホール15を形成する(図1
(B))。
In this example, after a resist film is provided on the lower surface 11b of the substrate 11, a window is provided in the resist film in the region of the lower surface 11b of the GaAs substrate 11 located below the Au electrode 10 by photolithography. . The region of the lower surface 11b exposed from this window is defined as a via hole forming region, and the lower surface 10 of the Au electrode 10 is formed in the GaAs substrate 11 by using both wet etching and dry etching.
A via hole 15 exposing a is formed (FIG. 1).
(B)).

【0032】次に基板11の下面11bおよびバイアホ
ール15の内壁15aに導電膜17を形成する(図1
(C))。
Next, a conductive film 17 is formed on the lower surface 11b of the substrate 11 and the inner wall 15a of the via hole 15.
(C)).

【0033】この例では、GaAs基板11の下面11
bと、バイアホールの内壁15aの全面に通常の真空蒸
着法を用いてTi/Auを導電膜17(カレントフィル
ムとも称する。)として形成する。このときTiおよび
Auの膜厚はそれぞれ1000Å(100nm)とする
(図1(C))。
In this example, the lower surface 11 of the GaAs substrate 11
b and Ti / Au are formed as a conductive film 17 (also referred to as a current film) on the entire inner wall 15a of the via hole by using a normal vacuum deposition method. At this time, the thicknesses of Ti and Au are each set to 1000 ° (100 nm) (FIG. 1C).

【0034】次にGaAs基板11の上面11a全面に
レジストを塗布し、レジスト被膜を形成して、ホトリソ
グラフィによってこのレジスト被膜にAu電極10の上
面10bを露出する窓13を有するレジストパターン1
9を形成する(図2(A))。
Next, a resist is applied to the entire upper surface 11a of the GaAs substrate 11, a resist film is formed, and a resist pattern 1 having a window 13 exposing the upper surface 10b of the Au electrode 10 is formed on the resist film by photolithography.
9 is formed (FIG. 2A).

【0035】次に、導電膜17を陰極として用いて第1
メッキ電極形成部であるAu電極10上にメッキ電極3
5を形成する工程は、まず、カソードピン27を導電膜
17に接触させる(図2(B))。
Next, using the conductive film 17 as a cathode,
The plating electrode 3 is formed on the Au electrode 10 which is a plating electrode forming portion.
In the step of forming 5, first, the cathode pin 27 is brought into contact with the conductive film 17 (FIG. 2B).

【0036】ここで、図3、図2(B)および図2
(C)を参照してメッキ電極の形成方法をさらに詳述す
る。この発明の実施に用いるメッキ装置21は、主にメ
ッキ槽23と、直流電源25と、陰極であるカソードピ
ン27と、メッキ槽23内の底部にある陽極29と、メ
ッキ液循環ポンプ31とを具えている。このポンプ31
によって電解メッキ液33を上部から吸い込んで円錐形
の底部から吐き出し、メッキ液33中の溶解粒子(イオ
ン)が液中に均一に浮遊するようにしてある点は従来と
同様な構成である。この発明では、メッキ槽23内の電
解メッキ液33と接触させるのは基板11の上面11a
側のAu電極10であるため、図に示すように基板11
の上面11a側を電解メッキ液33の液面(図2(B)
では、液面レベルをわかりやすくするため一点破線で示
してある。)33aの側に向ける。この装置21ではカ
ソードピン27を基板11の下面11b側の上方にピン
27の先をメッキ液33の液面33aの方へ向けて設け
てある(このとき、基板11の下面側はメッキ液33の
液面33から離れた側にある。)。この例では、このカ
ソードピン27を基板11の下面11bに形成された導
電膜17(カレントフィルム)に接触させる。
Here, FIG. 3, FIG. 2 (B) and FIG.
With reference to (C), a method of forming a plating electrode will be described in further detail. The plating apparatus 21 used in the embodiment of the present invention mainly includes a plating tank 23, a DC power supply 25, a cathode pin 27 serving as a cathode, an anode 29 at the bottom of the plating tank 23, and a plating solution circulation pump 31. I have it. This pump 31
This is the same as the conventional configuration in that the electroplating solution 33 is sucked from the top and discharged from the bottom of the conical shape so that the dissolved particles (ions) in the plating solution 33 are uniformly suspended in the solution. In the present invention, the upper surface 11 a of the substrate 11 is brought into contact with the electrolytic plating solution 33 in the plating tank 23.
Side Au electrode 10, as shown in FIG.
The upper surface 11a side of the liquid is the surface of the electrolytic plating solution 33 (FIG. 2B).
In order to make the liquid level easy to understand, it is indicated by a dashed line. ) 33a. In this apparatus 21, the cathode pins 27 are provided above the lower surface 11b side of the substrate 11 with the tips of the pins 27 facing the liquid surface 33a of the plating solution 33 (at this time, the lower surface side of the substrate 11 is the plating solution 33). On the side remote from the liquid level 33). In this example, the cathode pins 27 are brought into contact with the conductive film 17 (current film) formed on the lower surface 11b of the substrate 11.

【0037】次に、電解メッキ液33をカソードピン2
7とは非接触な状態で、少なくとも第1メッキ電極形成
部すなわちAu電極10の上面10bと接触させながら
カソードピン27に負の電圧を印加する。
Next, the electrolytic plating solution 33 is applied to the cathode pins 2.
7, a negative voltage is applied to the cathode pin 27 while being in contact with at least the first plating electrode forming portion, that is, the upper surface 10b of the Au electrode 10.

【0038】メッキ槽23には正の電荷をもつAuイオ
ンを含有した電解メッキ液33が満たされていて、この
電解メッキ液33と少なくともAu電極10とを接触さ
せる。ここで、カソードピン27はGaAs基板11の
下面11bの側にあるため、電解メッキ液33とは接触
しない。カソードピン27に負の電圧をかけると、導電
膜17(カレントフィルム)が陰極となり、カレントフ
ィルム17と導通するAu電極10も陰極となる。この
ため、電解メッキ液33と接触しているAu電極10付
近でメッキ液33中のAuイオンが還元してAu電極1
0上にAuが析出する。このとき、電圧を1.5V、電
圧をかける時間を15分としたところ、Au電極10上
のAuメッキ電極35の膜厚は3μmになった(図2
(B))。
The plating bath 23 is filled with an electrolytic plating solution 33 containing Au ions having a positive charge, and the electrolytic plating solution 33 is brought into contact with at least the Au electrode 10. Here, since the cathode pin 27 is on the side of the lower surface 11b of the GaAs substrate 11, it does not contact the electrolytic plating solution 33. When a negative voltage is applied to the cathode pin 27, the conductive film 17 (current film) becomes a cathode, and the Au electrode 10 which is electrically connected to the current film 17 also becomes a cathode. Therefore, Au ions in the plating solution 33 are reduced near the Au electrode 10 in contact with the electrolytic plating solution 33, and the Au electrode 1
Au precipitates on 0. At this time, when the voltage was 1.5 V and the time for applying the voltage was 15 minutes, the thickness of the Au plating electrode 35 on the Au electrode 10 became 3 μm (FIG. 2).
(B)).

【0039】その後、基板11上のレジストパターン1
9をアセトン等の有機溶剤で除去することによって、G
aAs基板11上にAu電極10を介してAuメッキ電
極35を形成できる(図2(C))。
Thereafter, the resist pattern 1 on the substrate 11
By removing 9 with an organic solvent such as acetone, G
An Au plating electrode 35 can be formed on the aAs substrate 11 via the Au electrode 10 (FIG. 2C).

【0040】この結果、導電膜17は基板11の下面1
1bの側に露出しているため、カソードピン27を接触
させるのは容易であり、レジストパターンを貫通させて
導電膜に接触させたりすることは無く、また、メッキ処
理中にカソードピン27がメッキ液に接触するおそれが
無いため、カソードピン27の劣化は少ない。また、カ
ソードピン27は電解メッキ液33には接触していない
ためメッキする金属がピン27に析出することはなくな
り、カソードピン27の形状悪化を防ぐことができる。
これにより、導電膜17との接触不良を低減させること
ができる。また、必ずしも導電膜17を除去する必要は
ないため、従来よりも形成工程を短縮かつ容易にするこ
とができる。
As a result, the conductive film 17 is formed on the lower surface 1 of the substrate 11.
1b, it is easy to make contact with the cathode pin 27, so that it does not penetrate the resist pattern and make contact with the conductive film. Since there is no possibility of contact with the liquid, deterioration of the cathode pin 27 is small. Further, since the cathode pin 27 is not in contact with the electrolytic plating solution 33, the metal to be plated does not deposit on the pin 27, and the shape of the cathode pin 27 can be prevented from being deteriorated.
Thereby, poor contact with the conductive film 17 can be reduced. Further, since it is not always necessary to remove the conductive film 17, the forming process can be shortened and made easier than before.

【0041】また、形成されたAuメッキ電極は配線電
極として用いて好適である。
The formed Au plating electrode is suitable for use as a wiring electrode.

【0042】<第2の実施の形態>第2の実施の形態と
して、GaAs基板の上面の表面領域に形成した能動層
上にAu(金)メッキを施してメッキ電極を形成する例
につき、図4を参照して説明する。図4は、第2の実施
の形態の説明に供する概略的な工程図で、図1および図
2に対応する図である。以下、第1の実施の形態と相違
する点につき説明し、第1の実施の形態と同様の点につ
いてはその詳細な説明を省略する。
<Second Embodiment> As a second embodiment, an example in which Au (gold) plating is applied to an active layer formed on a surface region of an upper surface of a GaAs substrate to form a plating electrode will be described. This will be described with reference to FIG. FIG. 4 is a schematic process diagram for explaining the second embodiment, and corresponds to FIGS. 1 and 2. Hereinafter, points different from the first embodiment will be described, and detailed description of the same points as the first embodiment will be omitted.

【0043】まず、基板の上面に導電性メッキ電極形成
部を設ける工程は、基板11の上面11aの表面領域に
第2メッキ電極形成部30として能動層を形成する。
First, in the step of providing a conductive plating electrode forming portion on the upper surface of the substrate, an active layer is formed as a second plating electrode forming portion 30 in the surface region of the upper surface 11a of the substrate 11.

【0044】この例では、GaAs基板11の上面の表
面領域にSiイオンを注入して800℃〜900℃の温
度でアニール処理を行うことにより、能動層30を形成
する(図4(A))。
In this example, the active layer 30 is formed by implanting Si ions into the surface region of the upper surface of the GaAs substrate 11 and performing annealing at a temperature of 800 ° C. to 900 ° C. (FIG. 4A). .

【0045】次に、第1の実施の形態と同様にして、能
動層30の下面30aが露出するバイアホール15をG
aAs基板11内に形成して、基板11の下面11bと
バイアホール15の内壁15aと露出した能動層30の
下面30aとにTi/Auからなる導電膜17(カレン
トフィルム)を通常の真空蒸着法により形成する(図4
(B))。
Next, similarly to the first embodiment, the via hole 15 exposing the lower surface 30a of the active layer 30 is
A conductive film 17 (current film) made of Ti / Au is formed on the lower surface 11b of the substrate 11, the inner wall 15a of the via hole 15, and the exposed lower surface 30a of the active layer 30 by a normal vacuum deposition method. (FIG. 4)
(B)).

【0046】次に、GaAs基板11の上面11aの全
面にレジストを塗布してレジスト被膜を形成し、このレ
ジスト被膜に、ホトリソグラフィによって能動層30の
上面30bを部分的に露出させる窓32を有するレジス
トパターン19を形成する(図4(C))。
Next, a resist is applied to the entire upper surface 11a of the GaAs substrate 11 to form a resist film, and the resist film has a window 32 for partially exposing the upper surface 30b of the active layer 30 by photolithography. A resist pattern 19 is formed (FIG. 4C).

【0047】次に、カソードピン27をGaAs基板1
1の下面側のTi/Au膜17に接触させて、電解メッ
キ液33をレジストパターン19から露出している能動
層30の上面30bに接触させながら、カソードピン2
7に負の電圧を印加する。カソードピン27とTi/A
u膜17と能動層30とは導通しているため、能動層3
0は陰極となり、電解メッキ液33中のAuイオンが能
動層30で還元してその上面30b上にAuが析出する
(詳しくは第1の実施の形態の説明および図1参照。)
(図4(C))。なお、この図でもメッキ液の液面レベ
ルをわかりやすくするため一点破線で示してある。
Next, the cathode pins 27 are connected to the GaAs substrate 1.
1 while contacting the electrolytic plating solution 33 with the upper surface 30 b of the active layer 30 exposed from the resist pattern 19 while contacting the Ti / Au film 17 on the lower surface side of the cathode pin 2.
7 is applied with a negative voltage. Cathode pin 27 and Ti / A
Since the u film 17 and the active layer 30 are conductive, the active layer 3
Numeral 0 indicates a cathode, and Au ions in the electrolytic plating solution 33 are reduced by the active layer 30 to deposit Au on the upper surface 30b (for details, see the description of the first embodiment and FIG. 1).
(FIG. 4C). Also in this figure, the level of the plating solution is indicated by a dashed line for easy understanding.

【0048】レジストパターン19を有機溶剤で除去す
ることにより、能動層30上にAuメッキ電極35が形
成される(図4(D))。
By removing the resist pattern 19 with an organic solvent, an Au plating electrode 35 is formed on the active layer 30 (FIG. 4D).

【0049】この結果、第1の実施の形態の場合と同様
に、メッキ液がカソードピン27と接触したり、カソー
ドピン27がレジストパターンを貫通したりしないの
で、カソードピン27の劣化や、形状の悪化による導電
膜17との接続不良を低減させることができる。また、
必ずしも導電膜17を除去する必要はないため工程数を
減らすこともでき、したがって、メッキ電極の形成が容
易となる。
As a result, as in the case of the first embodiment, since the plating solution does not contact the cathode pins 27 or the cathode pins 27 do not penetrate the resist pattern, the deterioration of the cathode pins 27 and the shape of the cathode pins 27 are prevented. Connection failure with the conductive film 17 due to the deterioration of the thickness can be reduced. Also,
Since it is not always necessary to remove the conductive film 17, the number of steps can be reduced, and therefore, the formation of a plated electrode becomes easy.

【0050】また、形成されたAuメッキ電極35はオ
ーミック電極として用いて好適である。
The formed Au plating electrode 35 is preferably used as an ohmic electrode.

【0051】<第3の実施の形態>第3の実施の形態と
して、GaAs基板の上面の表面領域に形成した能動層
と、この能動層の一部分に接触し、基板の上面の上側に
形成した金属電極の上にAu(金)メッキを施してメッ
キ電極を形成する例につき、図5を参照して説明する。
図5は、第3の実施の形態の説明に供する概略的な工程
図で、図1および図2に対応する図である。以下、第1
の実施の形態と相違する点につき説明し、第1の実施の
形態と同様の点についてはその詳細な説明を省略する。
<Third Embodiment> As a third embodiment, an active layer formed on the surface region of the upper surface of a GaAs substrate and a portion formed on the upper surface of the substrate in contact with a part of the active layer are formed. An example in which Au (gold) plating is performed on a metal electrode to form a plated electrode will be described with reference to FIG.
FIG. 5 is a schematic process chart for explaining the third embodiment, and corresponds to FIGS. 1 and 2. Hereinafter, the first
Only the points different from the first embodiment will be described, and detailed description of the same points as the first embodiment will be omitted.

【0052】まず、基板の上面に導電性メッキ電極形成
部を設ける。この例では第3メッキ電極形成部40を能
動槽および金属電極とで形成する。このため、能動層4
0aを基板11の上面11aの表面領域に形成し、基板
11の上面11aの上側に能動層40aの一部分に接触
する金属電極40bを形成する。
First, a conductive plating electrode forming portion is provided on the upper surface of the substrate. In this example, the third plating electrode forming section 40 is formed by an active tank and a metal electrode. Therefore, the active layer 4
Oa is formed in the surface region of the upper surface 11a of the substrate 11, and a metal electrode 40b is formed on the upper surface 11a of the substrate 11 so as to contact a part of the active layer 40a.

【0053】ここでは、GaAs基板11の上面11a
の表面領域にSiイオンを注入した後、アニール処理し
て能動層40aを形成し、基板11の上面11aの上側
にAu電極40bを形成する(図5(A))。この場
合、Au電極40bは、能動層40aの周辺側の領域と
接触させて、かつ中心側の領域を露出させるように、設
計に応じて適当に形成すればよい。このAu電極40b
の形成は、リフトオフ法或いは蒸着法等の従来既知の方
法を用いて形成することができる。
Here, the upper surface 11a of the GaAs substrate 11
After implanting Si ions into the surface region, annealing is performed to form an active layer 40a, and an Au electrode 40b is formed above the upper surface 11a of the substrate 11 (FIG. 5A). In this case, the Au electrode 40b may be appropriately formed depending on the design such that the Au electrode 40b is brought into contact with the peripheral region of the active layer 40a and exposes the central region. This Au electrode 40b
Can be formed using a conventionally known method such as a lift-off method or a vapor deposition method.

【0054】次に、第3メッキ電極形成部の一部分であ
る能動層40aと電気的に接続する導電膜17を基板1
1の下面11bの側に形成する。この工程は、基板11
の下面11bからメッキ電極形成部の一部である能動層
40aの下面40aaに達するバイアホール15を基板
11内に形成した後、基板11の下面11b、バイアホ
ール15の内壁15aおよび露出した下面40aa上に
導電膜17を形成する。
Next, a conductive film 17 electrically connected to the active layer 40a, which is a part of the third plated electrode forming portion, is formed on the substrate 1
1 is formed on the side of the lower surface 11b. This step is performed on the substrate 11
A via hole 15 is formed in the substrate 11 from the lower surface 11b of the substrate 11 to the lower surface 40aa of the active layer 40a, which is a part of the plated electrode forming portion, and then the lower surface 11b of the substrate 11, the inner wall 15a of the via hole 15 and the exposed lower surface 40aa A conductive film 17 is formed thereon.

【0055】ここでは、第2の実施の形態と同様にし
て、能動層40aの下面40aaが露出するバイアホー
ル15をGaAs基板11内に形成して、基板11の下
面11bとバイアホールの内壁15aと下面40aa上
にTi/Auからなる導電膜17(カレントフィルム)
を通常の真空蒸着法により形成する(図5(B))。
Here, similarly to the second embodiment, a via hole 15 exposing the lower surface 40aa of the active layer 40a is formed in the GaAs substrate 11, and the lower surface 11b of the substrate 11 and the inner wall 15a of the via hole are formed. And a conductive film 17 (current film) made of Ti / Au on the lower surface 40aa
Is formed by a normal vacuum deposition method (FIG. 5B).

【0056】次に、Au電極40bを含むGaAs基板
11の上面11aの全面にレジストを塗布してレジスト
被膜を形成した後、このレジスト被膜にホトリソグラフ
ィによって能動層40aおよびAu電極40bを部分的
に露出する窓42を有するレジストパターン19を形成
する(図5(C))。
Next, a resist is applied to the entire upper surface 11a of the GaAs substrate 11 including the Au electrode 40b to form a resist film, and the active layer 40a and the Au electrode 40b are partially applied to the resist film by photolithography. A resist pattern 19 having an exposed window 42 is formed (FIG. 5C).

【0057】次に、第1の実施例と同様にして、カソー
ドピン27をGaAs基板11の下面11bの側のTi
/Au膜17に接触させて、電解メッキ液33をレジス
トパターン19から露出している能動層40aおよびA
u電極40bに接触させながら、カソードピン27に負
の電圧を印加する。カソードピン27とTi/Au膜1
7と能動層40aおよびAu電極40bとは導通してい
るため、能動層40aおよびAu電極40bは陰極とな
り、電解メッキ液33中のAuイオンが能動層40aお
よびAu電極40bで還元してAuが析出する(詳しく
は第1の実施の形態の説明および図1参照。)(図5
(C))。なお、この図でもメッキ液の液面レベルをわ
かりやすくするため一点破線で示してある。
Next, in the same manner as in the first embodiment, the cathode pin 27 is connected to the Ti on the lower surface 11b side of the GaAs substrate 11.
/ Au film 17 so that the electroplating solution 33 is exposed from the resist pattern 19 to the active layers 40a and A
A negative voltage is applied to the cathode pin 27 while making contact with the u electrode 40b. Cathode pin 27 and Ti / Au film 1
7 is electrically connected to the active layer 40a and the Au electrode 40b, the active layer 40a and the Au electrode 40b become a cathode, and the Au ions in the electrolytic plating solution 33 are reduced by the active layer 40a and the Au electrode 40b to reduce the Au. Deposits (for details, see the description of the first embodiment and FIG. 1) (FIG. 5)
(C)). Also in this figure, the level of the plating solution is indicated by a dashed line for easy understanding.

【0058】レジストパターン19を有機溶剤で除去す
ることにより、能動層40aおよびAu電極40b上に
Auメッキ電極35が形成できる(図5(D))。
By removing the resist pattern 19 with an organic solvent, an Au plating electrode 35 can be formed on the active layer 40a and the Au electrode 40b (FIG. 5D).

【0059】この結果、電解メッキ時にカソードピン2
7はメッキ液と接触せず、またカソーピン27はレジス
トパターンを貫通することもないため、カソードピン2
7の劣化や、形状の悪化による導電膜17との接続不良
を低減させることができる。また、必ずしも導電膜17
を除去する必要はないため工程数を減らすこともでき、
したがって、メッキ電極の形成が容易となる。
As a result, the cathode pin 2
7 does not come into contact with the plating solution, and the cathode pin 27 does not penetrate the resist pattern.
7 and poor connection with the conductive film 17 due to deterioration of the shape can be reduced. Also, the conductive film 17 is not necessarily required.
Because there is no need to remove, the number of steps can be reduced,
Therefore, formation of the plating electrode becomes easy.

【0060】また、形成されたAuメッキ電極35は配
線電極や、オーミック電極として用いて好適である。
The formed Au plating electrode 35 is preferably used as a wiring electrode or an ohmic electrode.

【0061】<第4の実施の形態>第4の実施の形態と
して、GaAs基板の上面の上側に形成した金属電極
と、この金属電極の一部分に接触し、基板の上面の上側
に形成した絶縁膜の上にAu(金)メッキを施してメッ
キ電極を形成する例につき、図6を参照して説明する。
図6は、第4の実施の形態の説明に供する概略的な工程
図で、図1および図2に対応する図である。以下、第1
の実施の形態と相違する点につき説明し、第1の実施の
形態と同様の点についてはその詳細な説明を省略する。
<Fourth Embodiment> As a fourth embodiment, a metal electrode formed on the upper surface of a GaAs substrate and an insulating film formed on the upper surface of the substrate in contact with a part of the metal electrode are described. An example of forming a plated electrode by applying Au (gold) plating on a film will be described with reference to FIG.
FIG. 6 is a schematic process diagram for explaining the fourth embodiment, and corresponds to FIGS. 1 and 2. Hereinafter, the first
Only the points different from the first embodiment will be described, and detailed description of the same points as the first embodiment will be omitted.

【0062】この例では、第4メッキ電極形成部50
を、金属電極50aおよび絶縁膜50bとで形成する。
In this example, the fourth plating electrode forming portion 50
Is formed with the metal electrode 50a and the insulating film 50b.

【0063】まず、第1の実施の形態と同様の工程によ
って、GaAs基板11の上面11aの上側に、Au電
極50aを形成した後、この基板11の下面11bの側
からAu電極50aの下面50aaが露出するバイアホ
ール15を形成する(図6(A))。
First, an Au electrode 50a is formed above the upper surface 11a of the GaAs substrate 11 by the same process as in the first embodiment, and then the lower surface 50aa of the Au electrode 50a is formed from the lower surface 11b side of the substrate 11. Is formed (FIG. 6A).

【0064】次に、基板11の上面11aにAu電極5
0aの上面50abが露出する第1コンタクトホール5
3を有する絶縁膜50bを形成する(図6(B))。
Next, the Au electrode 5 is formed on the upper surface 11a of the substrate 11.
First contact hole 5 exposing upper surface 50ab of Oa
3 is formed (FIG. 6B).

【0065】次に、第1の実施の形態と同様の工程によ
って、GaAs基板11の下面11b、バイアホールの
内壁15aおよびAu電極50aの露出した下面50a
a上に導電膜17(カレントフィルム)を形成する(図
6(B))。
Next, the lower surface 11b of the GaAs substrate 11, the inner wall 15a of the via hole, and the exposed lower surface 50a of the Au electrode 50a are formed in the same steps as in the first embodiment.
A conductive film 17 (current film) is formed on the substrate a (FIG. 6B).

【0066】次に基板11の上面11aの側のAu電極
50aおよび絶縁膜50b上にレジストを塗布してレジ
スト被膜を形成して、このレジスト被膜にホトリソグラ
フィによって、Au電極50aおよび絶縁膜50bの一
部が露出するような第2コンタクトホール55を有する
レジストパターン19を形成する(図6(C))。
Next, a resist film is formed by applying a resist on the Au electrode 50a and the insulating film 50b on the upper surface 11a side of the substrate 11, and the resist film is formed on the Au electrode 50a and the insulating film 50b by photolithography. A resist pattern 19 having a second contact hole 55 that is partially exposed is formed (FIG. 6C).

【0067】次に、第1の実施の形態と同様にして、基
板11の下面11bの側に設けた導電膜17にカソード
ピン27を接触させ、Au電極50aおよび絶縁膜50
bの一部を電解メッキ液33に接触させて、カソードピ
ン27に負の電圧を印加する。この例では、電圧を印加
する時間を長くしてオーバーメッキする。この結果、A
u電極50aおよび絶縁膜50b上にもAuメッキ電極
35を形成することができる(図6(C))。なお、こ
の図でもメッキ液の液面レベルをわかりやすくするため
一点破線で示してある。
Next, in the same manner as in the first embodiment, the cathode pin 27 is brought into contact with the conductive film 17 provided on the lower surface 11b side of the substrate 11, and the Au electrode 50a and the insulating film 50 are formed.
A part of b is brought into contact with the electrolytic plating solution 33, and a negative voltage is applied to the cathode pin 27. In this example, overplating is performed with a longer voltage application time. As a result, A
The Au plating electrode 35 can be formed also on the u electrode 50a and the insulating film 50b (FIG. 6C). Also in this figure, the level of the plating solution is indicated by a dashed line for easy understanding.

【0068】この後レジストパターン19を除去する
(図6(D))。
Thereafter, the resist pattern 19 is removed (FIG. 6D).

【0069】形成されたAuメッキ電極35は、オーミ
ック電極として用いて好適である。
The formed Au plated electrode 35 is suitable for use as an ohmic electrode.

【0070】<第5の実施の形態>第5の実施の形態と
して、GaAs基板の上面の上側に形成した金属電極上
にAu(金)メッキを施してメッキ電極を形成する第1
の実施の形態とは異なる例につき、図7および図8を参
照して説明する。図7および図8は、第5の実施の形態
の説明に供する概略的な工程図で、各図は主要工程段階
で得られた構造体の断面の切り口で示してある。
<Fifth Embodiment> As a fifth embodiment, a first electrode in which a metal electrode formed on the upper surface of a GaAs substrate is plated with Au (gold) to form a plated electrode.
An example different from the first embodiment will be described with reference to FIGS. 7 and 8 are schematic process diagrams for explaining the fifth embodiment, and each diagram is shown by a cross-section of a structure obtained in a main process step.

【0071】まず、基板11の上面11aの上側に第1
の実施の形態と同様にして、第5メッキ電極形成部60
であるAu電極を形成する(図7(A))。
First, on the upper side of the upper surface 11a of the substrate 11, the first
In the same manner as in the embodiment, the fifth plated electrode forming portion 60
Is formed (FIG. 7A).

【0072】次に、Au電極60と電気的に導通する導
電膜17を基板11の下面11bの側に形成する。その
工程は、まず基板11の下面11bの全面に導電膜17
を形成する。
Next, a conductive film 17 electrically connected to the Au electrode 60 is formed on the lower surface 11b side of the substrate 11. First, the conductive film 17 is formed on the entire lower surface 11b of the substrate 11.
To form

【0073】この例では、GaAs基板11の下面11
bの全面にわたって通常の真空蒸着法を用いてTi/A
u膜17を形成する(図7(B))。
In this example, the lower surface 11 of the GaAs substrate 11
b / Ti / A using an ordinary vacuum deposition method
A u film 17 is formed (FIG. 7B).

【0074】次に第5メッキ電極形成部としてのAu電
極60の下側に位置する基板11の領域内に導電膜17
と導通する導電領域63を形成する。
Next, the conductive film 17 is formed in the region of the substrate 11 located below the Au electrode 60 as the fifth plated electrode forming portion.
The conductive region 63 is formed to be electrically connected to the conductive region 63.

【0075】この例では、Ti/Au膜17上に第1レ
ジストを塗布して第1レジスト被膜を形成した後、Au
電極60の下に位置する第1レジスト被膜の領域部分を
除去してTi/Au膜17の一部分が露出する第1開口
部61aを有する第1レジストパターン61を形成す
る。その後開口部61aからSiイオンを注入しアニー
ル処理を行って、Au電極60の下側に位置する基板1
1内に上述した導電領域63を形成する。この導電領域
63はTi/Au膜17と導通する(図7(C))。
In this example, after a first resist is applied on the Ti / Au film 17 to form a first resist film,
A first resist pattern 61 having a first opening 61a exposing a portion of the Ti / Au film 17 is formed by removing a region of the first resist film located below the electrode 60. After that, Si ions are implanted from the opening 61a to perform an annealing process, so that the substrate 1 located below the Au electrode 60 is
The above-mentioned conductive region 63 is formed in 1. This conductive region 63 conducts with the Ti / Au film 17 (FIG. 7C).

【0076】その後、第1レジストパターン61を除去
する(図8(A))。
After that, the first resist pattern 61 is removed (FIG. 8A).

【0077】次に、導電膜17を陰極として用いて第5
メッキ電極形成部としてのAu電極60上にメッキ電極
35を形成する。この工程は第1の実施の形態と同様で
あるため、簡単に説明する。基板11の上面11aの全
面に第2レジストを塗布して第2レジスト被膜を形成
し、Au電極60上の第2レジスト被膜の領域部分を除
去してAu電極60を部分的に露出させる第2開口部6
5aを有する第2レジストパターン65を形成する(図
8(B))。少なくとも露出しているAu電極60の上
面部分をAuイオンを含んだ電解メッキ液33と接触さ
せて、かつTi/Au膜17にカソードピン27を接触
させてカソードピン27に負の電圧を印加する。これに
よりAu電極60上にAuが析出して、Auメッキ電極
35が形成される(図8(B))。なお、この図でもメ
ッキ液の液面レベルをわかりやすくするため一点破線で
示してある。
Next, using the conductive film 17 as a cathode,
The plating electrode 35 is formed on the Au electrode 60 as a plating electrode formation part. Since this step is the same as in the first embodiment, a brief description will be given. A second resist film is formed by applying a second resist on the entire upper surface 11a of the substrate 11 and removing the region of the second resist film on the Au electrode 60 to partially expose the Au electrode 60. Opening 6
A second resist pattern 65 having 5a is formed (FIG. 8B). At least the exposed upper surface of the Au electrode 60 is brought into contact with the electrolytic plating solution 33 containing Au ions, and the cathode pin 27 is brought into contact with the Ti / Au film 17 to apply a negative voltage to the cathode pin 27. . As a result, Au precipitates on the Au electrode 60, and the Au plated electrode 35 is formed (FIG. 8B). Also in this figure, the level of the plating solution is indicated by a dashed line for easy understanding.

【0078】Au電極60上へのAuメッキが終了した
後、第2レジストパターン65を除去する(図8
(C))。
After the completion of the Au plating on the Au electrode 60, the second resist pattern 65 is removed (FIG. 8).
(C)).

【0079】この実施の形態例において、第5メッキ電
極形成部60としては、金属電極だけでなく、第4の実
施の形態で用いた金属電極50aおよび絶縁膜50bと
してもよい。
In this embodiment, the fifth plated electrode forming portion 60 may be not only the metal electrode but also the metal electrode 50a and the insulating film 50b used in the fourth embodiment.

【0080】また、導電領域63は、Au電極60の形
成されている基板11の上面11aの領域を越えない範
囲の、Au電極60の下側の基板11内の領域に形成す
ればよく、図7(C)で示した限りではない。
The conductive region 63 may be formed in a region of the substrate 11 below the Au electrode 60 within a range not exceeding the region of the upper surface 11a of the substrate 11 on which the Au electrode 60 is formed. 7 (C).

【0081】また、形成されたAuメッキ電極35は、
オーミック電極として用いて好適である。
The formed Au plated electrode 35 is
It is suitable for use as an ohmic electrode.

【0082】<第6の実施の形態>第6の実施の形態と
して、GaAs基板の全体に形成した導電層によってメ
ッキ電極形成部とカレントフィルムの両方を同時に形成
する例につき、図9および図10を参照して説明する。
図9および図10は、第6の実施の形態の説明に供する
概略的な工程図である。各図は主要工程段階で得られる
構造体の断面切り口で示してある。
<Sixth Embodiment> As a sixth embodiment, an example in which both a plating electrode forming portion and a current film are simultaneously formed by a conductive layer formed on the entire GaAs substrate will be described with reference to FIGS. This will be described with reference to FIG.
9 and 10 are schematic process diagrams for explaining the sixth embodiment. Each figure shows a cross section of the structure obtained in the main process step.

【0083】まず、基板の上面に導電性メッキ電極形成
部を設け、このメッキ電極形成部と電気的に接続する導
電膜を基板の下面側に形成する。この工程は、この第6
メッキ電極形成部と導電膜とを連続した一体構造の層と
して、導電層として形成する。したがって、この導電層
を基板の表面の少なくとも上面、下面および両側面上に
形成することにより、同時に一工程で形成できる。
First, a conductive plating electrode forming portion is provided on the upper surface of the substrate, and a conductive film electrically connected to the plating electrode forming portion is formed on the lower surface side of the substrate. This step is the sixth
The plating electrode forming portion and the conductive film are formed as a continuous integrated layer as a conductive layer. Therefore, by forming this conductive layer on at least the upper surface, the lower surface, and both side surfaces of the surface of the substrate, it can be formed simultaneously in one step.

【0084】この例では、まず、GaAs基板11の表
面全体を覆うように、真空蒸着法またはスパッタ法、或
いはCVD法を用いてTi/Au層71を形成する(図
9(A))。
In this example, first, a Ti / Au layer 71 is formed using a vacuum evaporation method, a sputtering method, or a CVD method so as to cover the entire surface of the GaAs substrate 11 (FIG. 9A).

【0085】次にGaAs基板11の上面11aの側の
Ti/Au層71上にレジストを塗布してレジスト被膜
を形成し、このレジスト被膜に、ホトリソグラフィによ
って第6メッキ電極形成部70の大きさに対応する開口
部73を有したレジストパターン19を形成する。これ
により、開口部73にはTi/Au層71が露出してい
る。この露出部分が第6メッキ電極形成部70となる。
そして、GaAs基板11の下面側に形成されているT
i/Au層71が導電膜17となる。第6メッキ電極形
成部70と導電膜17とは導通している(図9
(B))。
Next, a resist film is formed by applying a resist on the Ti / Au layer 71 on the side of the upper surface 11a of the GaAs substrate 11, and the size of the sixth plated electrode forming portion 70 is formed on the resist film by photolithography. Is formed with a resist pattern 19 having an opening 73 corresponding to. Thus, the Ti / Au layer 71 is exposed in the opening 73. This exposed portion becomes the sixth plated electrode forming portion 70.
Then, T formed on the lower surface side of the GaAs substrate 11 is formed.
The i / Au layer 71 becomes the conductive film 17. The sixth plating electrode forming portion 70 and the conductive film 17 are electrically connected (FIG. 9).
(B)).

【0086】次に、導電膜17を陰極として用いて、第
6メッキ電極形成部70上にメッキ電極35を形成す
る。この工程は、第1の実施の形態と同様であるため、
簡単に説明する。
Next, a plating electrode 35 is formed on the sixth plating electrode forming portion 70 using the conductive film 17 as a cathode. Since this step is the same as in the first embodiment,
A brief description will be given.

【0087】GaAs基板11の下面11bの側に形成
されているTi/Au層71にカソードピン27を接触
させ、かつ、少なくとも、レジストパターン19の第1
開口部73に露出しているTi/Au層71をAuイオ
ンを含む電解メッキ液33に接触させて、カソードピン
27に負の電圧を印加する。すると、レジストパターン
19の第1開口部73内のTi/Au層71、つまり第
6メッキ電極形成部70上にAuが析出する。そしてこ
のAuがAuメッキ電極35となる。(図9(C))。
なお、この図でもメッキ液の液面レベルをわかりやすく
するため一点破線で示してある。
The cathode pin 27 is brought into contact with the Ti / Au layer 71 formed on the lower surface 11b side of the GaAs substrate 11, and at least the first
The Ti / Au layer 71 exposed in the opening 73 is brought into contact with the electrolytic plating solution 33 containing Au ions, and a negative voltage is applied to the cathode pin 27. Then, Au is deposited on the Ti / Au layer 71 in the first opening 73 of the resist pattern 19, that is, on the sixth plated electrode forming portion 70. And this Au becomes the Au plating electrode 35. (FIG. 9 (C)).
Also in this figure, the level of the plating solution is indicated by a dashed line for easy understanding.

【0088】析出するAuが所望の膜厚となったら、メ
ッキを終了して、レジスト19を除去する(図10
(A))。その後、Auメッキ電極35の下に位置する
Ti/Au層71a以外のTi/Au層71をウェット
エッチングおよびドライエッチングによって除去する
(図10(B))。
When the deposited Au has a desired film thickness, the plating is finished and the resist 19 is removed (FIG. 10).
(A)). After that, the Ti / Au layer 71 other than the Ti / Au layer 71a located under the Au plating electrode 35 is removed by wet etching and dry etching (FIG. 10B).

【0089】この結果、工程数を減らすことができ、メ
ッキ電極35の形成時間を短縮することができるので、
メッキ電極の形成が容易となる。また、カソードピン2
7はメッキ液と接触せず、また、レジストパターンを貫
通することもないため、カソードピン27の形状を悪化
させることもなく、カソードピン27と導電膜17との
接触もよくなる。
As a result, the number of steps can be reduced, and the time for forming the plating electrode 35 can be shortened.
It becomes easy to form a plated electrode. In addition, the cathode pin 2
7 does not come into contact with the plating solution and does not penetrate the resist pattern, so that the shape of the cathode pin 27 is not deteriorated and the contact between the cathode pin 27 and the conductive film 17 is improved.

【0090】形成されたAuメッキ電極35は、配線電
極として用いて好適である。
The Au plated electrode 35 thus formed is suitable for use as a wiring electrode.

【0091】[0091]

【発明の効果】上述した説明から明らかなように、基板
上に電解メッキ法を用いてメッキ電極を形成するにあた
り、基板の上面に導電性メッキ電極形成部、例えば金属
電極や能動層を設け、このメッキ電極形成部と電気的に
接続する導電膜(カレントフィルム)例えばTi/Au
膜を基板の下面側に形成し、この導電膜に基板の下面側
から陰極であるカソードピンを接触させて、導電膜を陰
極として電解メッキ法によりメッキを行うことによっ
て、Au等のメッキ金属をメッキ電極形成部に析出させ
てメッキ電極を形成する。このように、導電膜を基板の
下面側に設けることによってメッキ電極終了後に、必ず
しも導電膜を除去する必要はないため、製造時間を短縮
することができ、したがってメッキ電極を容易に形成で
きる。
As is apparent from the above description, in forming a plating electrode on a substrate by using an electrolytic plating method, a conductive plating electrode forming portion, for example, a metal electrode or an active layer is provided on the upper surface of the substrate. A conductive film (current film) electrically connected to the plating electrode forming portion, for example, Ti / Au
A film is formed on the lower surface side of the substrate, a cathode pin as a cathode is brought into contact with the conductive film from the lower surface side of the substrate, and plating is performed by an electroplating method using the conductive film as a cathode. The plating electrode is formed by depositing on the plating electrode forming portion. By providing the conductive film on the lower surface side of the substrate as described above, it is not necessary to remove the conductive film after completion of the plating electrode, so that the manufacturing time can be shortened and the plated electrode can be easily formed.

【0092】また、導電膜を陰極にするために用いるメ
ッキ装置のカソードピンを、電解メッキ液の液面から離
れた位置に設けて、基板の下面側に露出する導電膜に直
接接触させるので、従来のようにレジスト等を貫通させ
ることもなく容易に接触させることができる。このた
め、カソードピンの形状の悪化や劣化を防ぐことができ
る。また、カソードピンは電解メッキ液とは接触しない
ため、ピンの先などにメッキ金属が析出したりすること
はなくなる。このため、カソードピンと導電膜との接触
不良も減少する。
Also, since the cathode pins of the plating apparatus used to turn the conductive film into a cathode are provided at positions away from the level of the electrolytic plating solution, and are brought into direct contact with the conductive film exposed on the lower surface side of the substrate. The contact can be easily made without penetrating the resist or the like as in the related art. For this reason, deterioration and deterioration of the shape of the cathode pin can be prevented. Further, since the cathode pin does not come into contact with the electrolytic plating solution, plating metal does not deposit at the tip of the pin. Therefore, poor contact between the cathode pin and the conductive film is also reduced.

【0093】したがって、メッキ電極の膜厚のばらつき
は少なくなり、膜質も良好なものが得られ、膜の成長レ
ートも安定させることができる。
Accordingly, the variation in the thickness of the plating electrode is reduced, the quality of the film is good, and the growth rate of the film can be stabilized.

【0094】また、この発明のメッキ電極の形成方法
を、InP等を用いた化合物半導体素子や、Si等を用
いた半導体素子、サファイア等の絶縁性基板を用いた素
子などに適用して好適である。また、メッキ金属はAu
以外にもNi、Sn、Cu等としてもよい。
The method of forming a plated electrode according to the present invention is preferably applied to a compound semiconductor element using InP or the like, a semiconductor element using Si or the like, an element using an insulating substrate such as sapphire, or the like. is there. The plating metal is Au
Alternatively, Ni, Sn, Cu, or the like may be used.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(A)〜(C)は、第1の実施の形態の説明に
供する概略的な工程図である。
FIGS. 1A to 1C are schematic process diagrams for explaining a first embodiment;

【図2】(A)〜(C)は、第1の実施の形態の説明に
供する、図1に続く概略的な工程図である。
FIGS. 2A to 2C are schematic process diagrams following FIG. 1 for explaining the first embodiment;

【図3】この発明のメッキ電極の形成方法の実施に用い
るメッキ装置とメッキされる構造体との関係を示す概略
的なイメージ図である。
FIG. 3 is a schematic image diagram showing a relationship between a plating apparatus used for carrying out a method of forming a plated electrode of the present invention and a structure to be plated.

【図4】(A)〜(D)は、第2の実施の形態の説明に
供する概略的な工程図である。
FIGS. 4A to 4D are schematic process diagrams for explaining a second embodiment;

【図5】(A)〜(D)は、第3の実施の形態の説明に
供する概略的な工程図である。
FIGS. 5A to 5D are schematic process diagrams for explaining a third embodiment; FIGS.

【図6】(A)〜(D)は、第4の実施の形態の説明に
供する概略的な工程図である。
FIGS. 6A to 6D are schematic process diagrams used for describing a fourth embodiment;

【図7】(A)〜(C)は、第5の実施の形態の説明に
供する概略的な工程図である。
FIGS. 7A to 7C are schematic process diagrams used to explain a fifth embodiment;

【図8】(A)〜(C)は、第5の実施の形態の説明に
供する、図7に続く概略的な工程図である。
FIGS. 8A to 8C are schematic process diagrams following FIG. 7 for describing a fifth embodiment;

【図9】(A)〜(C)は、第6の実施の形態の説明に
供する概略的な工程図である。
FIGS. 9A to 9C are schematic process diagrams for explaining a sixth embodiment; FIGS.

【図10】(A)および(B)は、第6の実施の形態の
説明に供する、図9に続く概略的な工程図である。
FIGS. 10A and 10B are schematic process diagrams following FIG. 9 for explaining the sixth embodiment; FIGS.

【図11】(A)〜(D)は、従来の技術の説明に供す
る、概略的な工程図である。
FIGS. 11A to 11D are schematic process diagrams for explaining a conventional technique.

【図12】(A)〜(C)は、従来の技術の説明に供す
る、図11に続く概略的な工程図である。
12 (A) to 12 (C) are schematic process diagrams subsequent to FIG. 11 for explaining a conventional technique.

【図13】従来のメッキ装置とメッキされる構造体との
関係を示す概略的なイメージ図である。
FIG. 13 is a schematic image diagram showing a relationship between a conventional plating apparatus and a structure to be plated.

【符号の説明】 10:第1メッキ電極形成部、金属電極、Au電極 10a:下面 10b:上面 11,110:基板、GaAs基板 11a:上面 11b:下面 13:窓 15:バイアホール 15a:内壁 17,170:導電膜、カレントフィルム、Ti/Au
膜 19,190:レジストパターン 21,210:メッキ装置、装置 23,230:メッキ槽 25,250:直流電源 27,270:カソードピン、ピン 29,290:陽極 30:第2メッキ電極形成部、能動層 30a:下面 30b:上面 31,310:メッキ液循環ポンプ 32:窓 33,330:電解メッキ液、メッキ液 33a,330a:液面 35,350:メッキ電極、Auメッキ電極 40:第3メッキ電極形成部 40a:能動層 40b:金属電極、Au電極 40aa:下面 42:窓 50:第4メッキ電極形成部 50a:金属電極、Au電極 50b:絶縁膜 50aa:下面 50ab:上面 53:第1コンタクトホール 55:第2コンタクトホール 60:第5メッキ電極形成部、Au電極 61:第1レジストパターン 61a:第1開口部 63:導電領域 65:第2レジストパターン 65a:第2開口部 70:第6メッキ電極形成部 71:導電層、Ti/Au層 71a:Auメッキ電極の下に位置するTi/Au層 73:開口部 130:金属電極 150:絶縁膜 160:コンタクトホール 160a:内壁 170a:カレントフィルムの残部 400:電極
[Description of Signs] 10: First plating electrode forming portion, metal electrode, Au electrode 10a: Lower surface 10b: Upper surface 11, 110: Substrate, GaAs substrate 11a: Upper surface 11b: Lower surface 13: Window 15: Via hole 15a: Inner wall 17 , 170: conductive film, current film, Ti / Au
Film 19, 190: resist pattern 21, 210: plating apparatus, apparatus 23, 230: plating tank 25, 250: DC power supply 27, 270: cathode pin, pin 29, 290: anode 30: second plating electrode forming section, active Layer 30a: lower surface 30b: upper surface 31, 310: plating solution circulation pump 32: window 33, 330: electrolytic plating solution, plating solution 33a, 330a: liquid surface 35, 350: plating electrode, Au plating electrode 40: third plating electrode Forming part 40a: Active layer 40b: Metal electrode, Au electrode 40aa: Lower surface 42: Window 50: Fourth plating electrode forming part 50a: Metal electrode, Au electrode 50b: Insulating film 50aa: Lower surface 50ab: Upper surface 53: First contact hole 55: second contact hole 60: fifth plating electrode forming portion, Au electrode 61: first resist pattern 61a: First opening 63: Conductive region 65: Second resist pattern 65a: Second opening 70: Sixth plating electrode forming portion 71: Conductive layer, Ti / Au layer 71a: Ti located below Au plating electrode / Au layer 73: Opening 130: Metal electrode 150: Insulating film 160: Contact hole 160a: Inner wall 170a: Rest of current film 400: Electrode

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 基板上に電解メッキ法を用いてメッキ電
極を形成するにあたり、 (a)前記基板の上面に導電性メッキ電極形成部を設
け、 (b)該メッキ電極形成部と電気的に接続する導電膜を
前記基板の下面側に形成し、 (c)該導電膜を陰極として用いて、前記メッキ電極形
成部上に前記メッキ電極を形成することを特徴とするメ
ッキ電極の形成方法。
When forming a plating electrode on a substrate by using an electrolytic plating method, (a) providing a conductive plating electrode forming portion on an upper surface of the substrate; and (b) electrically connecting with the plating electrode forming portion. A method for forming a plated electrode, comprising: forming a conductive film to be connected on the lower surface side of the substrate; and (c) forming the plated electrode on the plated electrode forming portion using the conductive film as a cathode.
【請求項2】 請求項1のメッキ電極の形成方法におい
て、 前記(a)工程は、 前記基板の上面の上側に前記メッキ電極形成部として金
属電極を形成する工程を含むことを特徴とするメッキ電
極の形成方法。
2. The plating method according to claim 1, wherein the step (a) includes a step of forming a metal electrode as the plating electrode forming portion on an upper side of an upper surface of the substrate. Method of forming electrodes.
【請求項3】 請求項1のメッキ電極の形成方法におい
て、 前記(a)工程は、 前記基板の上面の表面領域に前記メッキ電極形成部とし
て、能動層を形成する工程を含むことを特徴とするメッ
キ電極の形成方法。
3. The method for forming a plated electrode according to claim 1, wherein the step (a) includes a step of forming an active layer as the plated electrode forming portion in a surface region of an upper surface of the substrate. The method of forming the plating electrode.
【請求項4】 請求項1のメッキ電極の形成方法におい
て、 前記(a)工程は、 前記メッキ電極形成部として、能動層を前記基板の上面
の表面領域に形成する工程と、 前記基板の上面の上側に該能動層の一部分に接触する金
属電極を形成する工程とを含むことを特徴とするメッキ
電極の形成方法。
4. The method for forming a plating electrode according to claim 1, wherein the step (a) comprises: forming an active layer as a plating electrode forming part in a surface region of an upper surface of the substrate; Forming a metal electrode in contact with a part of the active layer on the upper side of the substrate.
【請求項5】 請求項1のメッキ電極の形成方法におい
て、 前記(a)工程は、 前記メッキ電極形成部として、前記基板の上面の上側に
金属電極を形成する工程と、 前記基板の上面の上側に該金属電極の一部分と接して絶
縁膜を形成する工程とを含むことを特徴とするメッキ電
極の形成方法。
5. The method for forming a plated electrode according to claim 1, wherein the step (a) comprises: forming a metal electrode above the upper surface of the substrate as the plated electrode forming portion; Forming an insulating film in contact with a part of the metal electrode on the upper side.
【請求項6】 請求項1のメッキ電極の形成方法におい
て、 前記(b)工程は、 前記基板の下面から前記メッキ電極形成部に達するバイ
アホールを前記基板内を貫通させて形成する工程と、 前記基板の下面および前記バイアホールの内壁に前記導
電膜を形成する工程とを含むことを特徴とするメッキ電
極の形成方法。
6. The method for forming a plated electrode according to claim 1, wherein in the step (b), a via hole reaching the plated electrode formation portion from a lower surface of the substrate is formed by penetrating through the substrate. Forming the conductive film on the lower surface of the substrate and the inner wall of the via hole.
【請求項7】 請求項1のメッキ電極の形成方法におい
て、 前記(b)工程は、 前記基板の下面全体に前記導電膜を形成する工程と、 前記メッキ電極形成部の下側に位置する基板内に前記導
電膜と導通する導電領域を形成する工程とを含むことを
特徴とするメッキ電極の形成方法。
7. The method for forming a plated electrode according to claim 1, wherein the step (b) comprises: forming the conductive film on the entire lower surface of the substrate; and a substrate located below the plated electrode forming portion. Forming a conductive region in the conductive film, the conductive region being electrically connected to the conductive film.
【請求項8】 請求項7のメッキ電極の形成方法におい
て、 前記導電領域を、イオン注入とアニール技術を用いて形
成することを特徴とするメッキ電極の形成方法。
8. The method for forming a plated electrode according to claim 7, wherein the conductive region is formed using an ion implantation and annealing technique.
【請求項9】 請求項1のメッキ電極の形成方法におい
て、 前記(a)工程のメッキ電極形成部と(b)工程の導電
膜とを、前記基板の表面全体に導電層を形成することに
より、同時に一工程で形成することを特徴とするメッキ
電極の形成方法。
9. The method for forming a plating electrode according to claim 1, wherein the plating electrode forming portion in the step (a) and the conductive film in the step (b) are formed by forming a conductive layer on the entire surface of the substrate. And a method of forming a plated electrode, characterized in that they are formed simultaneously in one step.
【請求項10】 請求項1のメッキ電極の形成方法にお
いて、 前記(c)工程は、 カソードピンを前記導電膜に接触させる工程と、 電解メッキ液を、前記カソードピンとは非接触な状態
で、少なくとも前記メッキ電極形成部の露出面と接触さ
せながら、前記カソードピンに負の電圧を印加する工程
とを含むことを特徴とするメッキ電極の形成方法。
10. The method of forming a plated electrode according to claim 1, wherein in the step (c), a step of contacting a cathode pin with the conductive film is performed, and an electrolytic plating solution is contacted with the cathode pin. Applying a negative voltage to the cathode pin while at least contacting the exposed surface of the plating electrode formation portion.
【請求項11】 請求項10のメッキ電極の形成方法に
おいて、 前記カソードピンを前記導電膜に、前記基板の下面側で
接触させることを特徴とするメッキ電極の形成方法。
11. The method for forming a plated electrode according to claim 10, wherein the cathode pin is brought into contact with the conductive film on the lower surface side of the substrate.
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* Cited by examiner, † Cited by third party
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KR100424959B1 (en) * 1999-12-01 2004-03-30 모토로라 인코포레이티드 Method Of Manufacturing A Semiconductor Component And Plating Tool Therefor
KR100995110B1 (en) 2007-07-17 2010-11-22 미쓰비시덴키 가부시키가이샤 Semiconductor light-emitting device and manufacturing method thereof
US8064216B2 (en) 2008-12-15 2011-11-22 Mitsubishi Electric Corporation Edge connector

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