JPH10260895A - Semiconductor storage device and computer system using the same - Google Patents

Semiconductor storage device and computer system using the same

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JPH10260895A
JPH10260895A JP6574597A JP6574597A JPH10260895A JP H10260895 A JPH10260895 A JP H10260895A JP 6574597 A JP6574597 A JP 6574597A JP 6574597 A JP6574597 A JP 6574597A JP H10260895 A JPH10260895 A JP H10260895A
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JP
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memory
access
plurality
circuit
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JP6574597A
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Japanese (ja)
Inventor
Keimei Fujii
Yasuhiro Inagami
泰弘 稲上
啓明 藤井
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To heighten partically operable frequency of a memory chip. SOLUTION: Plural memory areas 108 and corresponding memory area control circuits 110 are provided inside a memory chip, and continuous addresses are allocated in interleave to plural memory areas 108 in the same segment. An access allocating switch 112 transfers plural access requests that are externally supplied in the ratio of one access in each cycle to a corresponding memory area control circuit 110 according to an address that is designated by each of them. Each circuit 110 accesses a corresponding memory area 108 through a dedicated bus 121. In this way, plural memory areas are accessed in parallel and data is read or written in the ratio of one data in each cycle. When access requests to the same memory area 108 is succeeded, a memory wait managing circuit 105 reserves the requests.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、複数のメモリ部分およびそれらをアクセスする複数のメモリ制御回路を同一チップに集積した半導体記憶装置およびそれを使用した計算機システムに関する。 The present invention relates to relates to a computer system using the semiconductor memory device and it was integrated on the same chip a plurality of memory control circuit for accessing a plurality of memory portions and their.

【0002】 [0002]

【従来の技術】RISC(Reduced Instr BACKGROUND OF THE INVENTION RISC (Reduced Instr
uction Set Computer)プロセッサをはじめとする汎用プロセッサは、命令並列処理技術、 uction Set Computer) general purpose processor, including the processor, the instruction parallel processing technology,
投機的命令実行技術および動作速度(周波数)向上などによって、年々性能を向上させている。 Such as by speculative instruction execution techniques and operating speed (frequency) increase, thereby every year improve performance. 一方、この汎用プロセッサの性能向上率に対して、メモリチップのデータ供給能力はそれほど向上していない。 On the other hand, the performance improvement rate of the general-purpose processor, the data supply capacity of the memory chips are much improved. 従来から、汎用プロセッサおよびメモリチップを用いたシステム構築においては、プロセッサとメモリの性能ギャップの問題を如何に解決するかという点が設計の焦点となっている。 Conventionally, in a system constructed using a general-purpose processor and memory chips, that either the problem of performance gap processor and memory how solve is the focus of the design.
例えば、キャッシュメモリ(階層メモリ)、主記憶の多バンク構成といった技術は、この性能ギャップの問題を解決するために考え出された技術である。 For example, technologies such as multi-bank configuration of the cache memory (hierarchical memory), main memory is devised a technology to solve problems of this performance gap.

【0003】図2は、多バンク構成の主記憶を有するシステムコンポーネントを示している。 [0003] Figure 2 illustrates a system component having a main memory of the multi-bank configuration. 図2の構成は一例であるが、一般的に従来の汎用コンピュータ、サーバ、 Although the configuration of FIG. 2 is an example, generally conventional general purpose computer, a server,
あるいは、スーパーコンピュータといった中・大型の計算機システムは図2の構成と類似のシステムコンポーネントを有する。 Alternatively, a large computer system in such a supercomputer has a configuration similar to the system components of FIG. 以降の説明の便宜上、図2の構成要素について説明する。 For convenience of subsequent description, the components of FIG. 本システムコンポーネントは、RIS The system components, RIS
Cプロセッサなどの汎用のプロセッサ201、記憶装置アクセス制御装置202、複数のバンク206で構成される主記憶、I/Oインタフェース208、および、ネットワークインタフェース209などの構成要素を持つ。 C general purpose processor 201, such as processors, memory access controller 202, and main memory in a plurality of banks 206, I / O interface 208, and has components such as a network interface 209. I/Oインタフェース208とネットワークインタフェース209は、それぞれシステムの必要に応じて設けられる。 I / O interface 208 and network interface 209 are provided respectively according to the needs of the system. I/Oインタフェース208は、ハードディスクドライブなどの外部記憶装置を接続するために必要な構成要素である。 I / O interface 208 is a component necessary to connect an external storage device such as a hard disk drive. また、ネットワークインタフェース209は、本システムコンポーネントを並列計算機のノードとして適用する際に、ノード間ネットワークとの接続に必要な構成要素である。 The network interface 209, when applying the system components as nodes of a parallel computer, a component necessary for connection to inter-node network.

【0004】バンク206は、複数のメモリチップ20 [0004] The bank 206, a plurality of memory chips 20
7で構成する。 Composed of 7. 例えば、バンク当たりのデータ幅8バイトを実現するためには、8ビット幅データピンを有するメモリチップ207が8個必要となる。 For example, in order to realize a data width of 8 bytes per bank, the memory chip 207 is eight needs to have 8-bit wide data pins. 実際のシステムでは、信頼性向上を目的として、エラーコレクティングコードを実装するため、さらに2、3個のメモリチップ207が必要となる。 In a real system, for the purpose of improving reliability, for implementing the error collecting codes, it is necessary to further couple memory chips 207. 同じバンク206に属するメモリチップ207は、同時に動作する。 Memory chip 207 belonging to the same bank 206 operates at the same time. すなわち、バンク当たりのデータ幅のデータをアクセスするために、同じメモリチップ内アドレスを受け、同時にメモリアクセス動作を行う。 That is, in order to access the data of the data width per bank, receives the same memory chip address, performs a memory access operation at the same time. なお、異なるバンク206は独立に動作する。 In addition, different banks 206 operate independently.

【0005】記憶装置アクセス制御装置202は、大きく分けて3つの機能部分よりなる。 [0005] storage access controller 202 is comprised of three functional portions roughly. 1つは、複数のアクセス元、すなわち、プロセッサ201、I/Oインタフェース208、ネットワークインタフェース209からのアクセスを受け、それぞれが指定するアドレス情報にしたがって複数のアクセス先、すなわち、主記憶、I/ One multiple access sources, i.e., a processor 201, I / O interface 208 receives an access from the network interface 209, a plurality of access destination according to address information, each specify, i.e., main memory, I /
Oインタフェース208、ネットワークインタフェース209へアクセスを振り分ける記憶装置アクセス調停・ O interface 208, storage access allocates access to the network interface 209 arbitrates -
分配部203である。 A distributing unit 203. 2つめは、バンク206(実質的にはメモリチップ207)にアクセスを伝達し、アクセス結果を受け取るメモリインタフェース回路205である。 The second is to transmit an access to the bank 206 (the memory chip 207 substantially from), a memory interface circuit 205 which receives the access result. 受け取ったアクセス結果は、線L205を介して記憶装置アクセス調停・分配部203に伝えられる。 Received access result is transmitted to the storage device access arbitration and distribution unit 203 via the line L205. 3つめは、多バンク構成の主記憶を採用した際の特徴的な構成要素であるバンクアクセス競合調停部204である。 Third, a bank access contention arbitration unit 204, which is a characteristic component when adopting the main memory of the multi-bank configuration.

【0006】記憶装置アクセス調停・分配部203からの主記憶アクセスは、線L202を介して、まずこのバンクアクセス競合調停部204で受ける。 [0006] The main memory access from memory access arbitration and distribution unit 203 via the line L202, first received by the bank access conflict arbitration unit 204. バンクアクセス競合調停部204は、各バンク206のアクセス状況を把握し、サイクルタイムの関係でアクセス不可能なバンク206に対するアクセスが到着した場合には、発行待ちアクセス用バッファ(バンクアクセス競合調停部2 Bank access conflict arbitration unit 204, to grasp the access situation of each bank 206, in the case where access to the inaccessible bank 206 in relation to the cycle time has arrived, issue waiting access buffer (bank access conflict arbitration unit 2
04内に存在)にそのアクセスを一時的に保留する。 Temporarily to suspend the access to the present) in the 04. 保留されたアクセスは、当該バンク206がアクセス可能になった時点でバンクアクセス競合調停部204の制御にしたがって当該バンク206に向けて発行される(メモリインタフェース回路205に線L203を介して伝えられる)。 Pending access is (transmitted via the line L203 to the memory interface circuit 205) is issued toward the corresponding bank 206 according to the control of the bank 206 bank access conflict arbitration unit 204 when it becomes accessible . メモリインタフェース回路205から各バンク206へのアクセス伝達および各バンク206からメモリインタフェース回路205へのアクセスデータの伝達は、線L204を介して行われる。 Transmitting access data from the memory interface circuit 205 from the access transfer and each bank 206 to the bank 206 to the memory interface circuit 205 is performed through a line L204.

【0007】図2に示したような多バンク構成の主記憶では、メモリチップ207のサイクルタイムの性能への影響をできる限り小さくするために、できる限り多くのバンク206を実装する必要がある。 [0007] In the main memory of the multi-bank configuration as shown in FIG. 2, in order to minimize the impact on the performance of the cycle time of the memory chip 207, it is necessary to implement many of the bank 206 as possible. しかし、バンク数が増える程、そのバンクを実装するためのスペースが必要となる。 However, as the number of banks is increased, the space for mounting the bank is required. さらには、図2の線L204の線幅が増え、 Furthermore, increasing the line width of the line L204 in FIG. 2,
LSIピン数の制約によって記憶装置アクセス制御装置202を構成するLSIの数が増加する。 The number of LSI constituting the memory access control device 202 by the LSI pin number of constraints increases. これも実装スペースを拡大する。 This is also to expand the implementation space. また、実装スペースの増加によってバンク206とメモリインタフェース回路205の物理的な距離が離れすぎて線L204の線長が伸び、これがシステムコンポーネントの動作周波数に対する制約となる。 Also, too far away the physical distance of the bank 206 and the memory interface circuit 205 extends the line length of the line L204 by increasing the mounting space, this is a restriction on the operating frequency of the system components. この結果動作周波数を高く出来なくなるという問題が発生する。 As a result the operating frequency problem that high can not be a occurs.

【0008】近年では、プロセッサとメモリの性能ギャップが一層拡大すると指摘されており、その問題を解決する手段として、メモリチップの中にプロセッサ論理を組み込むという方式が提案されている。 [0008] In recent years, it has been pointed out that the performance gap between processor and memory are further expanded, as a means for solving the problem, a method has been proposed to incorporate the processor logic in the memory chip. メモリチップは、主にLSIピン数およびサイクルタイムに支配されてそのデータ供給能力が低く抑えられているが、チップ内部では、高いデータ供給能力を有している。 Memory chips are mainly the data supply capability is suppressed low dominated by LSI pin count and cycle time, but the chip has a high data supply capability. また、メモリチップの集積度自体は年々向上しており、1チップで1ギガビットのデータ記憶容量を持つメモリチップの登場も近い。 Moreover, integration of itself of the memory chip has increased year by year, close advent of memory chips with a 1 gigabit data storage capacity on a single chip. メモリチップの中にプロセッサ論理を組み込むという方式は、このメモリチップの特徴を背景として発案されている。 Method of incorporating the processor logic in the memory chip is invented features of the memory chips as a background. この方式に関係する提案例は、「I Proposed example related to this scheme, "I
ntegrated RAM(IRAM):Chips ntegrated RAM (IRAM): Chips
thatremenber and comput thatremenber and comput
e」(1997 ISSCC 論文集、第224−22 e "(1997 ISSCC Papers, No. 224-22
5、1997年2月)、「次々世代汎用マイクロプロセッサ・アーキテクチャPPRAMの概要」(情報処理学会研究報告、ARC−113−1号、1995年8月) 5, February 1997), "Overview of the next generation general-purpose microprocessor architecture PPRAM" (IPSJ, ARC-113-1 issue, August 1995)
および特開平8−212185号公報などに記載されている。 And are described, for example, in JP-A-8-212185 JP.

【0009】上記方式によれば、プロセッサとメモリの性能ギャップの問題が解決でき、プロセッサがメモリによって性能を抑えられることなく、高速なプログラム処理が可能となる。 According to the above method, the processor and can solve problems of performance gap of the memory, the processor without being restrained performance by the memory, thereby enabling high-speed program processing. この技術は、例えば、携帯端末やPC This technology is, for example, a mobile terminal or a PC
といった小型の計算機システムにとっては非常に有効である。 It is very effective for the small-sized computer system such. しかし、汎用コンピュータ、サーバ、あるいは、 However, a general-purpose computer, server or,
スーパーコンピュータといった中・大型の計算機システムにとっては、上記のような構成単位を適用する場合、 For large computer system in such a supercomputer, when applying the configuration units as described above,
メモリ容量が十分でない点が問題となる。 Point memory capacity is not sufficient becomes a problem.

【0010】一例として、本出願人により開発されたスーパーコンピュータSR2201を取り上げる。 [0010] As an example, take up a supercomputer SR2201, which has been developed by the present applicant. SR2 SR2
201は、RISCプロセッサを搭載したノードを最大2048台結合して構成する並列計算機である。 201 is a parallel computer constituting bound 2048 units maximum node equipped with RISC processors. その各ノードの主記憶容量は、最大1ギガバイトである。 Main memory capacity of the nodes is up to 1 gigabytes. これは特例ではなく、近年のエンジニアリングワークステーションなどでも1台あたり1ギガバイト程度のメモリを実装することはめずらしくない。 This is not a special case, it is not uncommon to implement a memory of about 1 gigabyte per even in such as recent years of engineering work station. ユーザにとっては、プロセッサの性能が上がれば、それだけ計算量を増やす事ができ、それにともなって必要となるメモリの容量も増加していくのは必然である。 For the user, if the performance of the processor goes up, the more can increase the amount of calculation, it is necessarily going to be increased the memory capacity required accordingly. このような事情も鑑みた場合、上記のような構成単位ではシステム構築上問題がある。 If in view also of such circumstances, there is the system construction problem in structural units as described above.

【0011】 [0011]

【発明が解決しようとする課題】上述した背景の下、本発明者は、これまで中・大型の計算機システムにおいてプロセッサとメモリの性能ギャップの問題を解決する手段として適用されてきた主記憶の多バンク化という方式を再検討した。 [0007] Under the above background, the present inventors have so far in the applied becoming the main storage as a means to solve the problem of performance gap processor and memory in-large computer system multi and re-examine the system of banked. とくに、メモリチップのサイクルタイムの問題を再検討した。 In particular, it was re-examined in the memory chip of the cycle time problem. スーパーコンピュータなどでは、 Such as the super computer,
毎サイクルのようにデータを供給するメモリシステムが要求される。 Memory system is required to supply the data as every cycle. これに対して、メモリチップは、サイクルタイムの制約によって、十数サイクルに1回しかデータを供給できない。 On the other hand, the memory chip is, by the constraints of the cycle time, only once in a dozen cycle can not supply the data. つまり、メモリチップは、そのピンインタフェースが有するバンド幅(動作周波数×データ幅)の十数分の一しか使用しておらず、実効バンド幅が低い。 That is, the memory chip, the ten fraction of the pin interface bandwidth with (operating frequency × data width) only not without using the effective bandwidth is low. 多バンク構成では、あるバンクがサイクルタイムの影響によってアクセス不能になっている状況でも、他のバンクに対してメモリアクセスを発行する。 The multi-bank configuration, even in situations where banks are inaccessible due to the effect of the cycle time, issues a memory access to the other bank. このため、メモリチップあたりの実効バンド幅が低くても、全体として比較的高いバンド幅を実現できる。 Therefore, even if the effective band width per memory chip is low, it can be realized relatively high bandwidth as a whole.

【0012】しかし、今後のプロセッサとメモリの性能ギャップの広がりによっては、かなり多数のバンクを実装する必要があるため、実装限界によって性能が抑えられるという問題がある。 [0012] However, depending on the extent of the performance gap of the future of the processor and the memory, because there is a need to implement a fairly large number of banks, there is a problem that the performance is suppressed by the implementation limit. また、多バンク構成であっても、特定のメモリアクセスパターン(連続するメモリアクセスのアドレスの系列)では、アクセスされるバンクが限定されてサイクルタイムの問題が顕在化する。 Further, even in a multi-bank configuration, in particular memory access pattern (a sequence of addresses of successive memory access), limited bank to be accessed cycle time problems become obvious. この問題を従来技術で解決しようとすると、より多くのバンクを実装してトータルとしてのバンド幅を稼ぐ必要が高くなる。 If you try to solve this problem in the prior art, the need increases to earn the band width as a total implement more of the bank. しかし、バンク数を増やすことは、すでに述べたようにいろいろの問題を引き起こす。 However, increasing the number of banks, cause a variety of problems, as has already been mentioned. したがって、バンク数を増大することは有効な解決策にはならない。 Therefore, increasing the number of banks is not a valid solution. このように、従来のメモリシステムでは、メモリチップのサイクルタイムのために、プロセッサとメモリの間に性能ギャップがあり、プロセッサの性能向上を図る上での制約となっている。 Thus, in the conventional memory system, for the cycle time of the memory chip, there is the performance gap between processor and memory, it has become a constraint on improving the performance of the processor.

【0013】本発明の目的は、高い実効的な動作可能周波数を有し、それによりメモリのサイクルタイムによるバンド幅の制限を改善した半導体記憶装置およびそれを用いた計算機システムを提供することである。 An object of the present invention has a high effective operable frequency is thereby possible to provide a computer system using the semiconductor memory device and its improved the limits bandwidth by the memory cycle time .

【0014】 [0014]

【課題を解決するための手段】上記課題を解決するために、本発明による半導体記憶装置には、複数の記憶素子からなり、互いに異なるアドレスが割り当てられている複数のメモリ領域と、それぞれ上記複数のメモリ領域の一つに接続された複数のバスと、それぞれ上記複数のメモリ領域の一つに対応して設けられ、上記複数のバスの内、その対応するメモリ領域に接続されたバスに接続され、そのバスを介して対応するメモリ領域をアクセスするための複数のメモリ制御回路とが単一の集積回路上に設けられる。 In order to solve the above problems SUMMARY OF THE INVENTION, in the semiconductor memory device according to the present invention, a plurality of storage elements, a plurality of memory areas are assigned different addresses from each other, each of said plurality a plurality of bus connected to a memory area of, respectively provided corresponding to one of said plurality of memory areas, among the plurality of buses, connected to the bus connected to a memory region corresponding to the by a plurality of memory control circuit for accessing the memory area corresponding through the bus it is provided on a single integrated circuit.

【0015】さらに、同じ集積回路上にアクセス振り分け回路が設けられ、この回路は、外部から上記複数のメモリ領域に対して共通に設けられた信号線を介して順次供給される複数のアクセス要求を、それぞれのアクセス要求が指定するアドレスが割り当てられた複数のメモリ制御回路に順次転送する。 Furthermore, the same integrated circuit access distribution circuit is provided, this circuit includes a plurality of access requests which are sequentially supplied via the signal line provided in common to said plurality of memory areas from outside , each access request is sequentially transferred to a plurality of memory control circuit address is assigned to be specified.

【0016】こうして、本発明による半導体集積回路は、外部からのメモリアクセス要求をメモリチップ内部で多重処理する。 [0016] Thus, the semiconductor integrated circuit according to the invention multiprocessing memory access request from the outside in the internal memory chips. 本構成のメモリチップは、サイクルタイムの問題を見かけ上隠蔽し、高い実効的な動作可能周波数を実現し、もって高い実効バンド幅を実現する。 Memory chip of this configuration hides the apparent cycle time problems, to achieve high effective operational frequency, to realize high with effective bandwidth.

【0017】さらに、このような半導体記憶装置を記憶制御装置に接続して計算機システムが実現される。 Furthermore, the computer system is realized by connecting such a semiconductor memory device in a storage controller.

【0018】 [0018]

【発明の実施の形態】以下、本発明に係る半導体記憶装置およびそれを用いた計算機システムを図面に示した発明の実施の形態を参照してさらに詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the computer system using the semiconductor memory device and to a with reference to the embodiment of the invention shown in the drawings will be described in further detail according to the present invention. 図3 Figure 3
において、図2と同じ参照番号は同じものもしくは類似のものを指す。 In the same reference numbers as in FIG. 2 refer to the same thing or be similar. 図3において、メモリシステムは、複数のセグメントからなる。 3, the memory system includes a plurality of segments. 各セグメントは、複数のメモリチップ303からなる。 Each segment is comprised of a plurality of memory chips 303. このメモリチップ303は、従来のメモリチップ207(図2)とは異なり、後述するように、例外的な抑止条件が成立した場合を除いて、サイクルタイムの制約を受けずに、読み出し要求あるいは書き込み要求を毎システムサイクルごとに受け付け、読み出し要求に対する結果データの返信を毎システムサイクル行うことができる。 The memory chip 303 is different from the conventional memory chip 207 (FIG. 2), as will be described later, except where exceptional suppression condition is satisfied, without restrictions cycle time, a read request or write receiving a request to every system cycle, the reply result data to the read request can be done every system cycle. 記憶装置アクセス制御装置30 Memory access control device 30
1は、図2と同様に記憶装置アクセス調停・分配部20 1, a storage device similar to FIG. 2 access arbitration and dispensing unit 20
3とメモリインタフェース回路304を有するが、上の動作を実行できるので、図2で使用されたバンクアクセス競合調停部204を使用しない。 It has a 3 and a memory interface circuit 304, it is possible to perform the operation above, do not use the bank access contention arbitration unit 204 used in FIG. この結果、記憶装置アクセス制御装置301は、図2の記憶装置アクセス制御装置202よりも構成要素が少なく、制御論理が簡易となるため、よりコンパクトに実装可能である。 As a result, storage access controller 301 has less components than the memory access controller 202 of FIG. 2, because the control logic is simplified and can be implemented in more compact.

【0019】主記憶アクセス要求は、プロセッサ20 [0019] The main memory access request, the processor 20
1、ネットワークインタフェース209またはI/Oインタフェース208から発行され、記憶装置アクセス制御装置301内の記憶装置アクセス調停・分配部203 1, issued from the network interface 209 or the I / O interface 208, storage access memory in the controller 301 device access arbitration and distribution unit 203
に伝わる。 Transmitted to. 当該アクセスは、アクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子および書き込みアクセスの場合には書き込みデータなどの組情報からなる。 The access consists of a set information such as the write data if the access type, access address, access individually uniquely assigned identifier and write access. 当該アクセスは、その形態を変えることなくメモリインタフェース回路304に伝わる。 The access is transmitted to the memory interface circuit 304 without changing its form.

【0020】メモリインタフェース回路304は、当該アクセスのアクセス先アドレス情報からアクセス先セグメント302を特定し、当該セグメント302を構成するメモリチップ303に対して、アクセスを発行する。 The memory interface circuit 304 specifies an access destination segment 302 from the access destination address information of the access to the memory chip 303 constituting the segment 302, issues an access.
この時のアクセスの形態は、基本的にメモリインタフェース回路304(図2)に伝えられた形態と同じであり、アクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子および書き込みアクセスの場合には書き込みデータが同時に1システムサイクルで伝えられる。 Form of the time of access is the same as the form conveyed essentially memory interface circuit 304 (FIG. 2), access type, access address, when the access individually uniquely assigned identifier and write access the write data is transmitted in one system cycle at the same time. ただし、アクセス先アドレスのセグメント302を特定するための情報フィールドの伝達は不要なので削除される。 However, the transmission of information field for specifying the segment 302 of the access destination address is deleted because it is unnecessary.

【0021】この時、メモリインタフェース回路304 [0021] At this time, the memory interface circuit 304
は、アクセス先アドレスを行アドレス、列アドレスに分解して伝達する必要はなく、基本的には1つのアドレス情報を伝えるだけでよい。 Is the access address row address need not be transmitted is decomposed into row address, basically you need only transmit one address information. また、読み出し系のコマンドに関しては、当該読み出し要求を特定する識別子情報を同時に伝え、読み出しデータの受け取りに際して、当該識別子情報を同時に受け取る。 As for the read system command, transmitted identifier information for identifying the read request at the same time, upon receipt of the read data, it receives the identifier information at the same time. さらに、メモリインタフェース回路304は、後述するメモリチップ303からの抑止信号にしたがってアクセス発行を見合わせるという制御も行う。 Further, the memory interface circuit 304 also controls that forego access issued in accordance inhibit signal from the memory chip 303 to be described later. アクセスタイプが読み出しアクセスであった場合には、メモリインタフェース回路304は、アクセスを発行して所定の時間後に、メモリチップ303 If the access type is a read access, the memory interface circuit 304, after a predetermined time issues an access, the memory chip 303
から読み出しデータを受け取る。 Receive the read data from. この際に、アクセス発行時に伝達した識別子も同時に受け取る。 At this time, an identifier may simultaneously receive that communicated at the time of access issues. メモリインタフェース回路304は、この識別子およびデータを記憶装置アクセス調停・分配部203に戻し、そこからアクセス発行元に対して識別子およびデータを返信する。 Memory interface circuit 304 returns the identifier and the data in the storage device access arbitration and distribution unit 203, and returns the identifier and data to the access publisher therefrom.

【0022】このメモリインタフェース回路304とメモリチップ303の間のインタフェースは、図2のメモリインタフェース回路205とメモリチップ207の間のインタフェースとは以下の点で異なる。 The interface between the memory interface circuit 304 and the memory chip 303 is different in the following points and interfaces between the memory interface circuit 205 and the memory chip 207 of FIG. 図2のメモリインタフェース回路205は、バンクアクセス競合調停部204からアクセスを受け付けると、そのアクセスのアドレス情報にしたがって、バンク206を特定し、線L204の内の当該バンク206に対応する信号線を用いて、メモリアクセスを制御する。 Memory interface circuit 205 of FIG. 2, upon receiving an access from the bank access conflict arbitration unit 204, in accordance with the address information of the access, to identify the bank 206, using the signal lines corresponding to the bank 206 of the line L204 Te, and controls the memory access. アクセスに当たっては、アクセス先アドレスのバンク206を特定するための情報フィールドを除いた部分から、メモリチップ内の記憶素子を特定するための行アドレス、列アドレスを求め、これを順次伝え、同時にアクセスコマンドを伝える。 Access In from portions excluding the information field for specifying the bank 206 of the access destination address, the row address for specifying the storage elements in the memory chip, the column address determined sequentially convey this, simultaneous access command the tell. ところが、メモリインタフェース回路304は行アドレス、列アドレスを求める必要はない。 However, the memory interface circuit 304 row addresses is not necessary to obtain a column address.

【0023】図1に示すように、メモリチップ303 As shown in FIG. 1, the memory chip 303
は、主に、外部インタフェース回路101、メモリ領域アクセス調停回路102、内部メモリ領域インタフェース回路107および多数のメモリ領域108で構成する。 Mainly, the external interface circuit 101, the memory area access arbitration circuit 102 is constituted by an internal memory area interface circuit 107 and the number of memory areas 108. これら多数のメモリ領域108は、メモリチップ3 A number of these memory areas 108, the memory chip 3
03上に格子状に配列され、各メモリ領域108は、従来の1チップのダイナミックランダムアクセスメモリ(DRAM)を実現したチップ上の局所的な領域である。 03 are arranged in a grid pattern on each of the memory regions 108 to achieve a dynamic random access memory of the conventional 1-chip (DRAM) was a localized area on the chip. メモリチップ303内の回路の内、複数の各メモリ領域108以外の回路は、いわゆる論理ゲートにより構成された専用の論理回路である。 Of the circuit in the memory chip 303, the circuit other than the plurality of respective memory areas 108, a dedicated logic circuit which is constituted by a so-called logic gates.

【0024】各メモリ領域108は、従来の1チップのDRAMの内部構造と実質的に同じものからなり、さらに、従来技術のDRAMが一回のアクセスで複数のビットを読み書き可能になっているように、各メモリ領域1 [0024] Each memory area 108 consists of a conventional 1-chip of the internal structure of DRAM substantially the same, further, as the DRAM of the prior art is in the read-write multiple bits in one access in, each memory area 1
08も、一回のアクセスで前述したように8ビットのデータを読み書き可能に構成されている。 08 are also read-write structured 8-bit data as described above in a single access. より具体的には、各メモリ領域108は、複数のメモリマットからなり、各メモリマットは、複数のワード線と、複数のデータ線と、それらの交点に設けられた多数の記憶素子と、 More specifically, the memory area 108 includes a plurality of memory mats, each memory mat includes a plurality of word lines, a plurality of data lines, a number of the memory element provided in their intersections,
ワード線駆動回路と、データ線上の信号を検出するセンスアンプ、さらにそのセンスアンプの出力を増幅して外部のバス121に供給するためのメインアンプ、データ線に対するプリチャージ回路その他の回路等からなる。 Comprising a word line driving circuit, a sense amplifier for detecting data line signals, the more the sense amplifier main amplifier for supplying to the external bus 121 amplifies the output of the precharge circuit other circuits for the data lines, etc. .
さらにこれらのメモリマットは、外部(今の例では、記憶装置アクセス制御装置301)からのアクセスアドレスに対して、8個のメモリマットが同時に応答し、それぞれのメモリマットから1ビットのデータが読み出され、このメモリ領域108としては8ビットのデータを読み出し可能なように構成される。 Moreover, these memory mats (in the present example, the storage device access controller 301) external to the access address from, respond simultaneously eight memory mats, 1 bit of data is read from each memory mat issued, it is configured so as to be read 8-bit data as the memory area 108. 同様に、このメモリ領域108は、書き込みに関しても8ビットのデータが8個のメモリマットに書き込み可能に構成されている。 Similarly, the memory area 108, 8-bit data is configured to be written into eight memory mats regard writing.

【0025】各メモリ領域108に対して専用のバス1 [0025] The bus 1 of the dedicated to each memory area 108
21が設けられ、さらに、内部メモリ領域インタフェース回路107内に、各メモリ領域108に対応して、そのメモリ領域をアクセスするための専用のメモリ領域制御回路110が設けられている。 21 is provided, further, in the internal memory area interface circuit 107, corresponding to each memory area 108 is provided with a dedicated memory area control circuit 110 for accessing the memory area. こうして、各メモリ領域108が他のメモリ領域108と並列にアクセス可能になっている。 Thus, each memory region 108 is made accessible in parallel with other memory areas 108. この結果、これらのメモリ領域を1サイクルピッチで順次アクセスできる。 Consequently, these memory areas can be sequentially accessed in one cycle pitch. 各メモリ領域108 Each memory area 108
にはいろいろの態様でアドレスを割り付けることができる。 It can be assigned an address in various embodiments in. しかし、本実施の形態では、各セグメントには、主記憶内の連続するアドレス領域が割り当てられ、各セグメントの複数のメモリ領域108には、そのセグメントに割り当てられたアドレス領域に属する連続するアドレスをインターリーブ態様で割り当てられる。 However, in this embodiment, each segment is assigned a contiguous address area of ​​the main memory within the plurality of memory areas 108 of each segment, the continuous addresses belonging to the address space allocated to the segment allocated in an interleaved manner. すなわち、 That is,
メモリ領域108の数をNとするとき、N個の連続するアドレスが順次異なるメモリ領域108に割り当てられ、次のN個の連続するアドレスが同じメモリ領域に順番で順次異なるメモリ領域に割り当てられる。 When the number of memory areas 108 and N, N consecutive addresses are assigned sequentially to different memory areas 108, consecutive addresses of next N are assigned sequentially different memory area in the order in the same memory area. 以下、同様に後続のアドレスが割り当てられる。 Hereinafter, likewise the subsequent address is assigned. したがって、主記憶の連続する領域をアクセスするときには一つのセグメントだけがアクセスされる。 Therefore, only one segment is accessed when accessing a continuous area of ​​the main memory.

【0026】本実施の形態の特徴のひとつは、このメモリ領域108を多数メモリチップ303内に有し、各メモリ領域108に対して、アドレスをインタリーブして割り当て、メモリチップ303に与えられたアクセス要求のアドレス情報からアクセス対象のメモリ領域108 [0026] One feature of this embodiment includes the memory area 108 into multiple memory chip 303, for each memory region 108, assigned to interleave addresses, access given to the memory chip 303 from the request address information of the accessed memory area 108
を特定し、内部メモリ領域インタフェース回路107によるメモリ領域108の個別制御によって当該アクセスを処理し、さらに、一個のメモリ領域108に対するアクセス処理が終了していなくても、メモリチップ303 Identify and process the access by individual control of the memory region 108 due to the internal memory area interface circuit 107, furthermore, even if no completed process of accessing one memory region 108, the memory chip 303
に対するアクセス要求を受け付け、アクセス先メモリ領域108がその時点でアクセス処理を行っているメモリ領域108でない限り、内部メモリ領域インタフェース回路107が、メモリ領域108を個別制御して複数のメモリ領域108に対するアクセス処理を並行して行う点にある。 Receiving an access request to, as long as the access destination memory area 108 is not in the memory area 108 that performs access processing at that point, the internal memory area interface circuit 107, accesses the memory area 108 and individual control for a plurality of memory areas 108 It lies in the fact that perform processing in parallel. この結果、メモリチップ303の動作可能周波数が高くなる。 As a result, the operable frequency of the memory chip 303 is increased. メモリ領域108の数が十分多ければ、毎サイクルに一つのアクセス要求を処理することができる。 The more the number of memory region 108 is sufficiently can process one access request in every cycle. 具体的には、メモリ領域108の数は、メモリ領域108のサイクルタイムを、アクセス要求の最小転送間隔で割ったときの商以上にすればよい。 Specifically, the number of memory areas 108, the cycle time of the memory area 108 may be more than the quotient obtained by dividing a minimum transfer interval of the access request. 本実施の形態では、アクセス要求の最小転送間隔は計算機システムの1マシーンサイクルに等しい。 In this embodiment, the minimum transfer interval of the access request is equal to 1 machine cycle of the computer system. 従って、このサイクルタイムが例えば20マシーンサイクル相当と仮定すると、必要なメモリ領域303の数は、少なくとも20個以上となる。 Therefore, assuming the cycle time for example, 20 machine cycles corresponding number of required memory region 303 can be at least 20 or more.

【0027】信号線L101は、メモリチップ303の外部インタフェース信号線である。 The signal line L101 is an external interface signal line of the memory chip 303. 本信号線L101 This signal line L101
は、線L101−1、L101−2、L101−3からなる。 It is, line L101-1, L101-2, consisting of L101-3. 線L101−2は、外部(今の例では、記憶装置アクセス制御装置301)からメモリチップ303に対するアクセス要求を伝達するためのインタフェース信号線であり、この信号線によってアクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子および書き込みアクセスの場合には、書き込みデータなどの組情報が1システムサイクルで同時に伝えられる。 Line L101-2 (in the present example, the storage device access controller 301) outside an interface signal line for transmitting an access request to the memory chip 303 from the access type, the access destination address by the signal lines, access in the case of individually uniquely assigned identifier and write access, the set information such as the write data is transmitted simultaneously in one system cycle. 線L101−3は、メモリチップ303から外部(今の例では、記憶装置アクセス制御装置301)に対して読み出しデータを伝えるための信号線であり、読み出しデータとともにデータ有効信号およびその読み出しデータと組となる識別子情報も1システムサイクルで同時に外部(今の例では、記憶装置アクセス制御装置30 Line L101-3 (in the example now storage access controller 301) from the memory chip 303 external a signal line for transmitting the read data to the data valid signal and the read data and the set together with the read data in the same time outside (now example identifier information even one system cycle comprising a storage device access controller 30
1)に伝えられる。 Is transmitted to the 1). 線L101−1は、各種制御信号線であり、その内の1本は、メモリチップ303から外部(今の例では、記憶装置アクセス制御装置301)に対する当該メモリチップ303へのアクセス要求の抑止要求信号線である。 Line L101-1 are various control signal lines, it is one of them (in the example now, memory access control apparatus 301) from the memory chip 303 external request to inhibit the access request to the memory chip 303 against a signal line. 本抑止要求信号線の詳細は後述する。 Details of the request to inhibit signal lines will be described later.
このように、本実施の形態では、外部(今の例では、記憶装置アクセス制御装置301)からメモリチップ30 Thus, in the present embodiment, the memory chip 30 from the outside (in the present example, the storage device access controller 301)
3に与える、アクセス要求、あるいは書き込みデータ等の信号のための信号線L101−2とは別に、メモリチップ303から外部(今の例では、記憶装置アクセス制御装置301)に与える読み出しデータ等の信号のための信号線L101−1,L101−3が別に設けられている。 It gives the 3, the access request, or separately from the signal line L101-2 for signals such as the write data (in the current example, memory access control apparatus 301) from the memory chip 303 external signals such as the read data applied to the signal line L101-1 for, L101-3 are provided separately. これにより、外部からアクセス要求を毎サイクルメモりチップ303に転送するのと並行して、メモリチップ303からすでに実行された読み出し要求が指定したデータを毎サイクル外部へ転送可能になっている。 Thus, in parallel with transferring from outside an access request every Saikurumemori chip 303, and is capable of transferring already read request specifies the data that were executed from the memory chip 303 to each cycle outside.

【0028】外部インタフェース回路101は、主に、 [0028] The external interface circuit 101 is, mainly,
メモリチップ303の外部(今の例では、記憶装置アクセス制御装置301)からのメモリアクセスに係わるアクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子、および、書き込みアクセスの場合には、書き込みデータなどの組情報の受け取りおよびメモリ領域アクセス結果のメモリチップ303の外部(今の例では、記憶装置アクセス制御装置301)への出力を受け持つ。 (In the present example, the storage device access controller 301) outside of the memory chip 303 access type according to the memory access from the access address, access individually uniquely assigned identifiers, and, in the case of a write access, write the receipt and a memory area access result set information, such as data (in the example now, storage access controller 301) outside of the memory chip 303 responsible for output to.

【0029】メモリ領域アクセス調停回路102は、主に、アクセス受け付け回路103、データ返信回路10 The memory area access arbitration circuit 102 is, primarily, access reception circuit 103, data return circuit 10
4、アクセス待ち合わせ管理回路105、メモリ領域ビジー管理回路106および発行待ちアクセスバッファ1 4, the access queuing management circuit 105, the memory area busy management circuit 106 and issues waiting access buffer 1
09で構成する。 09 consist of. メモリ領域アクセス調停回路102 The memory area access arbitration circuit 102
は、外部インタフェース回路101からメモリアクセス要求をアクセス受け付け回路103で受け付け、当該アクセス要求をアクセス待ち合わせ管理回路105に伝える。 Receives the access acceptance circuit 103 a memory access request from the external interface circuit 101 transmits the access request to the access queuing management circuit 105. アクセス待ち合わせ管理回路105は、当該アクセス要求のアドレス情報にしたがってアクセス先メモリ領域108を特定し、メモリ領域ビジー管理回路106を介してそのメモリ領域108がアクセス可能かどうかを判断する。 Access queuing management circuit 105 specifies an access destination memory area 108 in accordance with the address information of the access request, the memory region 108 via the memory area busy management circuit 106 determines whether accessible.

【0030】そのメモリ領域108がアクセス可能であれば、そのアクセス要求を内部メモリ領域インタフェース回路107に伝え、そのメモリ領域108がアクセスが不可能であれば、そのアクセス要求を発行待ちアクセスバッファ109に保留する。 [0030] The memory area 108 is accessed if the access request transmitted to the internal memory area interface circuit 107, if not the memory area 108 is accessed, the issuance waits access buffer 109 the access request Hold. アクセス待ち合わせ管理回路105は、然るべき後に当該メモリ領域108がアクセス可能になった時点でそのアクセス要求を発行待ちアクセスバッファ109から取り出し、内部メモリ領域インタフェース回路107に伝える。 Access queuing management circuit 105, the access request when the memory area 108 becomes accessible after appropriate extraction from issuing waiting access buffer 109, transmitted to the internal memory area interface circuit 107. さらに、データ返信回路104は、すでに発行されたメモリ読み出しアクセスの結果およびそれと組になる識別子を内部メモリ領域インタフェース回路107から受け取り、これを外部インタフェース回路101に伝える。 Moreover, the data reply circuit 104 receives already a result and an identifier made it a set of issued memory read access from the internal memory area interface circuit 107 and transmits it to the external interface circuit 101. 以上のように、メモリ領域アクセス調停回路102は、図2のバンクアクセス競合調停部204と同等の処理を行う。 As described above, the memory area access arbitration circuit 102 performs processing that is equivalent to the bank access contention arbitration unit 204 of FIG.

【0031】ここで、外部インタフェース回路101からアクセス受け付け回路103へ伝達されるアクセス要求、アクセス受け付け回路103からアクセス待ち合わせ管理回路105に伝達されるアクセス要求、発行待ちアクセスバッファ109に登録されるアクセス要求およびアクセス待ち合わせ管理回路105から内部メモリ領域インタフェース回路107に伝達されるアクセス要求の形式は、メモリチップ303の外部(今の例では、記憶装置アクセス制御装置301)から外部インタフェース回路101に伝達されるアクセス要求の形式と同様に、アクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子および書き込みアクセスの場合には書き込みデータなどの組情報である。 [0031] Here, the access request transmitted from the external interface circuit 101 to the access receiving circuit 103, the access request transmitted from the access receiving circuit 103 to the access queuing management circuit 105, the access request is registered in the issued wait access buffer 109 and format of the access request transmitted from the access queuing management circuit 105 in the internal memory area interface circuit 107 (in the present example, the storage device access controller 301) outside of the memory chip 303 is transmitted to the external interface circuit 101 from like the form of access requests, if the access type, access address, access individually uniquely assigned identifier and write access are set information such as the write data. 本実施の形態では、後に述べるように、メモリチップ303 In this embodiment, as described later, the memory chip 303
へのアクセス要求発行順と、そのアクセス要求に対する結果データの返送順が異なることが生じうる。 An access request issuance order to, as a result to the access request data return sequence may occur different. この問題に対応するために、読み出し系のアクセスにはこの識別子情報が含められる。 To address this problem, the identifier information is included in the access of the read system.

【0032】また、メモリ領域108がアクセス不可能な状態とは、既に当該メモリ領域108に対するアクセスが内部メモリ領域インタフェース回路107から発行され、その時点でまだ当該メモリ領域108への内部メモリ領域インタフェース回路107によるアクセス処理が進行中である状態である。 Further, the memory area 108 is an inaccessible state, already issued access to the memory area 108 from the internal memory area interface circuit 107, an internal memory area interface circuit at that time still to the memory area 108 107 by the access processor is in a state in progress. このアクセス不可能な状態は、メモリ領域108にアクセスが発行されてから、従来DRAMアクセスにおけるサイクルタイムに相当する時間分継続する。 The inaccessible from the access is issued to the memory area 108, it continues time period corresponds to the cycle time in a conventional DRAM access.

【0033】内部メモリ領域インタフェース回路107 The internal memory area interface circuit 107
は、主にアクセス振り分けスイッチ112とメモリ領域108個々に対応して用意されたメモリ領域制御回路1 Mainly access distribution switch 112 and the memory area is prepared corresponding to the memory region 108 individually control circuit 1
10からなる。 Consisting of 10. アクセス振り分けスイッチ112は、アクセス待ち合わせ管理回路105からアクセス要求を順次受理し、それぞれのアドレス情報にしたがって該当するメモリ領域108を特定し、当該アクセス要求を該当するメモリ領域108を受け持つメモリ領域制御回路1 Access distribution switch 112 sequentially accepts an access request from the access queuing management circuit 105 specifies a memory area 108 corresponding according to the respective address information, the memory area control circuit 1 in charge of a memory area 108 corresponding the access request
10に伝達する。 Transmitted to the 10. この時のアクセス要求の形式も、アクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子および書き込みアクセスの場合には書き込みデータなどの組情報である。 The format of this case the access request may, in the case of access type, the access address, access individually uniquely assigned identifier and write access are set information such as the write data. アクセス先アドレスに関しては、メモリ領域108を特定するためのビットフィールドの伝達は不要であるため行わない。 For the access address, the transfer of a bit field for specifying a memory area 108 is not performed because it is unnecessary.

【0034】メモリ領域制御回路110は、アクセス振り分けスイッチ112から転送されたアクセス要求に応答して、対応するメモリ領域108を対応するバス12 The memory area control circuit 110, the bus 12 in response to an access request transferred from the access distribution switch 112, corresponding to the corresponding memory area 108
1を介してアクセスする回路である。 1 is a circuit for accessing through. アクセス処理の間に、当該アクセス要求に含まれていた識別子情報を保持しておくIDレジスタ111も有する。 During the access process, with the ID register 111 to hold the identifier information included in the access request. メモリ領域制御回路110は、メモリ読み出しアクセスに対して読み出した結果をアクセス振り分けスイッチ112に送出する。 Memory area control circuit 110 sends the result of reading from the memory read access to the access distribution switch 112. アクセス振り分けスイッチ112は、複数のメモリ領域制御回路110から転送された複数の読み出しデータを、それらのデータの到着順、すなわち、それらのデータの読み出し順にしたがって順次データ返信回路10 Access distribution switch 112, a plurality of read data transferred from the plurality of memory area control circuit 110, the order of arrival of these data, i.e., sequential data reply circuit according to the read order of their data 10
4に転送する。 4 To transfer. この際、読み出しデータと同時に当該アクセス要求に関してIDレジスタ111に保持していた識別子情報を組として伝える。 In this case, it conveys identifiers information held in the ID register 111 with respect to the same time the access request and the read data as a set.

【0035】メモリ領域制御回路110による対応するメモリ領域108へのアクセスは公知の1チップのDR The access to the memory area 108 corresponding by the memory area control circuit 110 is of a known one-chip DR
AMに対するのと同じである。 It is the same as for AM. すなわち、メモリ領域制御回路110は、受信したアクセス要求が指定するメモリアドレスによりメモリ領域108内の行アドレス、列アドレスを求め、これらを図6、図7で示したプロトコルにしたがって順次対応するメモリ領域108に伝える。 That is, the memory area control circuit 110, row address in the memory area 108 by the memory address received access request specifies obtains the column address sequentially corresponding memory area according to the protocol shown these 6, in FIG. 7 tell to 108. 図6、図7は、それぞれメモリ領域108に対する読み出しおよび書き込みアクセスの様子を示している。 6 and 7, respectively showing a state of read and write access to the memory area 108.
図6、図7のRAS、CAS、ADR、DATAはメモリ領域108の入出力インタフェース線の名称である。 Figure 6, RAS in FIG 7, CAS, ADR, DATA is the name of the output interface lines of the memory area 108.
ADRは、行アドレスまたは列アドレスを伝達する信号線であり、DATAはデータ用信号線である。 ADR is a signal line for transmitting the row address or column address, DATA denotes a signal line for data. RAS RAS
は、ADRに行アドレスがのっていることをメモリ領域108に知らせるための信号線であり、CASは、AD Is a signal line for indicating that the row address is on the ADR in the memory area 108, CAS is AD
Rに列アドレスがのっていることをメモリ領域108に知らせるための信号線である。 That the column address is on the R is a signal line for notifying the memory area 108.

【0036】メモリ領域108にアクセスを発行する際には、図6、図7に示したタイミングでADRに行アドレスをのせ、RAS信号を立ち下げ、続いてADRに列アドレスをのせ、CAS信号を立ち下げる。 [0036] when issuing an access to the memory region 108, FIG. 6, placing the row address ADR at the timing shown in FIG. 7, fall the RAS signal, followed by placing the column address ADR, a CAS signal fall. 読み出しアクセスの場合には、図6のタイミングでメモリ領域10 In the case of read access, the memory area 10 at the timing of FIG. 6
8から読み出しデータがDATA線にのるので、これをメモリ領域制御回路110が受け取り、その後、RA Since 8 reads data from the ride DATA line, which receives a memory area control circuit 110, then, RA
S、CAS信号を立ちあげる。 S, launch the CAS signal. 書き込みアクセスの場合には、図7に示したとおり、ADRに列アドレスをのせるのと同じタイミングでDATAに書き込みデータをのせ、その後、RAS、CAS信号を立ちあげる。 In the case of write access, as shown in FIG. 7, placing the write data to the DATA at the same time as placing the column address ADR, then, RAS, it raises the CAS signal. このようにメモリ領域108では、一旦メモリアクセスを開始すると、図6、図7に示した一連の動作の間は他のアクセスを発行できない。 In this way the memory area 108, once you start a memory access, 6, during the series of operations shown in FIG. 7 can not issue another access.

【0037】内部メモリ領域インタフェース回路107 The internal memory area interface circuit 107
には、アクセス待ち合わせ管理回路105の制御の下、 Under the control of the access queuing management circuit 105,
アクセス可能なメモリ領域108に対するアクセス要求が毎サイクル伝達されうる。 Access requests to a memory accessible region 108 may be transmitted each cycle. この複数のアクセスを並行処理するべく、メモリ領域制御回路110は、それぞれ独立して並行に動作する。 In order to parallel processing of the plurality of access, the memory area control circuit 110 operates in parallel independently. また、アクセス振り分けスイッチ112は、毎サイクル伝達されるアクセス要求を、 The access distribution switch 112, an access request is transmitted every cycle,
毎サイクル該当するメモリ領域制御回路110に伝達する。 Transmitted to the memory area control circuit 110 corresponding each cycle. なお、2つ以上のアクセスが全く同じマシンサイクルタイミングで伝達されることは無いので、必然的に2 Since the never more than one access is transmitted in exactly the same machine cycle timing, inevitably 2
つ以上の読み出しデータが同時にアクセス振り分けスイッチ112に伝達されることはなく、読み出しデータは、毎サイクル1つづつデータ返信回路104に伝達される。 One or more of the read data is not to be transmitted to the access distribution switch 112 simultaneously, the read data is transmitted to every cycle one by one data return circuit 104. 以上のように、内部メモリ領域インタフェース回路107は、図2のメモリインタフェース回路205と同等の処理を行う。 As described above, the internal memory area interface circuit 107 performs processing that is equivalent to the memory interface circuit 205 of FIG.

【0038】以下では、メモリチップ303の基本的な動作フローをメモリアクセスの流れにしたがって説明する。 [0038] In the following, the basic operation flow of the memory chip 303 in accordance with the flow of the memory access. まず、外部(今の例では、記憶装置アクセス制御装置301)からのメモリアクセス要求は、信号線L10 First, the external (in the present example, the storage device access controller 301) memory access request from the signal line L10
1−2を介して外部インタフェース回路101に伝えられる。 It is transmitted to the external interface circuit 101 via the 1-2. この時、信号線L101−2を介して伝えられる内容は、アクセスタイプ、アクセス先アドレス、アクセス個々に一意に割り当てられる識別子および書き込みアクセスの場合には、書き込みデータなどの組情報である。 At this time, the contents to be transmitted via the signal line L101-2, when the access type, access address, access individually uniquely assigned identifier and write access is a set information such as the write data. 外部インタフェース回路101は、このアクセス要求を、アクセス受け付け回路103に伝える。 External interface circuit 101 conveys the access request, the access acceptance circuit 103. アクセス受け付け回路103は、このアクセス要求をアクセス待ち合わせ管理回路105に伝える。 Access reception circuit 103 conveys the access request to the access queuing management circuit 105. アクセス待ち合わせ管理回路105は、以降に述べる制約がない場合にはこのアクセス要求を内部メモリ領域インタフェース回路1 Access queuing management circuit 105, if there is no constraint as described later the internal memory area interface circuit 1 to the access request
07に伝える。 07 to tell. その制約とは、以下の2種類の制約である。 Of its constraints, the following two types of constraints.

【0039】1つめの制約は、発行待ちアクセスバッファ109に発行可能なアクセス要求が存在する場合である。 [0039] The first constraint is the case where there are issuable access request issued wait access buffer 109. この時は、その時点でアクセス待ち合わせ管理回路105に伝えられたアクセス要求は、新たに発行待ちアクセスバッファ109に登録され、発行待ちアクセスバッファ109に存在する発行可能なアクセス要求の内、 At this time, the access was conveyed to the access queuing management circuit 105 requests at that time is newly registered in the issuing waiting access buffer 109, among issuable access requests present in issuing waiting access buffer 109,
最も優先度が高いアクセス要求が内部メモリ領域インタフェース回路107に伝えられる。 Highest priority access request is transferred to the internal memory area interface circuit 107. なお、発行可能なアクセス要求とは、以前にアクセス待ち合わせ管理回路1 Note that the issuable access request, accesses the previously waiting management circuit 1
05から発行待ちアクセスバッファ109に登録されたアクセス要求であって、そのアクセス先メモリ領域10 05 a registered access requests issued wait access buffer 109, the access destination memory area 10
8がメモリ領域ビジー管理回路106によってアクセス可能であると表示されているアクセス要求である。 8 is an access request which is displayed to be accessible by the memory area busy management circuit 106. また、発行可能なアクセス要求の内、最も優先度が高いアクセス要求とは、それらのアクセス要求の中で一番始めに発行待ちアクセスバッファ109に登録されたアクセス要求である。 Also, among the issuable access request, the highest priority access request is an access request registered in published waiting access buffer 109 in very first in their access requests.

【0040】2つめの制約とは、アクセス待ち合わせ管理回路105に伝えられたアクセス要求のアクセス先メモリ領域108がメモリ領域ビジー管理回路106によってビジーであると表示されている場合である。 [0040] The second constraint is the case where the access destination memory area 108 of the access request transmitted to the access queuing management circuit 105 is displayed as being busy by a memory area busy management circuit 106. この時は、その時点で発行待ちアクセスバッファ109に発行可能なアクセス要求が存在しない場合であっても、当該アクセス要求は、発行待ちアクセスバッファ109に登録される。 At this time, even if there is no issuable access requests issued wait access buffer 109 at that time, the access request is registered in the issued wait access buffer 109.

【0041】アクセス待ち合わせ管理回路105は、アクセス受け付け回路103から伝えられたアクセス要求、または、発行待ちアクセスバッファから選択したアクセス要求のいずれを内部メモリ領域インタフェース回路107に発行する場合にも、そのアクセス要求のアドレス情報からアクセス先のメモリ領域108を特定し、 The access waiting management circuit 105, the access request transmitted from the access acceptance circuit 103, or, even in the case of issuing one of the selected access request issued waiting access buffer in the internal memory area interface circuit 107, the access identifying the access destination of the memory region 108 from the request address information,
そのアクセス要求のコマンドに応じて必要なサイクルタイムを決定し、その情報をメモリ領域ビジー情報としてメモリ領域ビジー管理回路106に伝える。 The access to determine the required cycle time in response to a request command, transmitted to the memory area busy management circuit 106 the information as a memory area busy information.

【0042】メモリ領域ビジー管理回路106は、このメモリ領域ビジー情報を元に、各メモリ領域のビジー状態(アクセス可/不可状態)を管理し、アクセス待ち合わせ管理回路105がアクセスを発行しようとするメモリ領域に関するビジー状態を適時アクセス待ち合わせ管理回路105に伝える。 [0042] Memory memory area busy management circuit 106, based on this memory area busy information, for managing a busy state of each memory area (access enable / disable state), the access queuing management circuit 105 tries to issue an access transmitting a busy state related regions in time the access queuing management circuit 105. メモリ領域ビジー管理回路10 Memory area busy management circuit 10
6の実現方法としては、各種の方法が考えられるが、例えば、各メモリ領域108対応にレジスタを用意し、アクセス待ち合わせ管理回路105から伝えられたメモリ領域ビジー情報をこのレジスタに初期値としてセットし、マシンサイクル毎にそのセット値が正値であれば、 As 6 method realization of, various methods can be considered, for example, prepared registers in each memory area 108 corresponding to the set memory area busy information transmitted from the access queuing management circuit 105 as an initial value in the register , if the set value for each machine cycle is a positive value,
その値から1減じた値をセットするようにし、当該レジスタが正値であれば、当該メモリ領域がビジー(アクセス不可能)であると表示するような実現方法が考えられる。 So as to set one subtracted value from that value, the register if a positive value, the method implemented as the memory area is displayed to be busy (inaccessible) can be considered.

【0043】発行待ちアクセスバッファ109は、上述した制約によって発行待ちとなったアクセス要求をバッファに管理する。 The issue waiting access buffer 109 manages access request that issued waiting by the above-mentioned constraints in the buffer. 発行待ちアクセス要求は、到着順で管理する。 Issue required access request is managed by order of arrival. また、発行待ちアクセスバッファ109は、バッファが溢れそうになった時点でそれ以上のアクセス要求がメモリチップ303に投入されないように抑止信号を外部インタフェース回路101に対して伝える。 Moreover, issues waiting access buffer 109, more access requests when the buffer is about to overflow convey the inhibit signal so as not to be put into the memory chip 303 to the external interface circuit 101. 信号線L101−1の各種制御信号線の内の一つであるアクセス要求の抑止要求信号線は、この抑止信号をメモリチップ303の外部(今の例では、記憶装置アクセス制御装置301)に伝えるための信号線である。 Suppression request signal line which is one of the various control signal lines of the signal lines L101-1 access request (in the present example, the storage device access controller 301) outside of the inhibit signal memory chip 303 tell which is a signal line for. 外部インタフェース回路101は、この信号線を介してメモリチップ303の外部(今の例では、記憶装置アクセス制御装置301)にアクセス要求の抑止を伝える。 External interface circuit 101 (in the present example, the storage device access controller 301) outside of the memory chip 303 via the signal line transmitting the suppression of access request.

【0044】内部メモリ領域インタフェース回路107 The internal memory area interface circuit 107
では、アクセス振り分けスイッチ112が、アクセス待ち合わせ管理回路105から伝えられたアクセス要求を受け、そのアドレス情報からアクセス先のメモリ領域1 In the access distribution switch 112, the access queuing management circuit 105 receives an access request transmitted from the memory area 1 from the address information of the access destination
08を特定し、そのメモリ領域108に対応するメモリ領域制御回路110にアクセス要求を伝える。 08 identifies, conveys the access request to the memory area control circuit 110 corresponding to the memory area 108. 当該メモリ領域制御回路110は、アクセス要求受理時に当該アクセス要求の識別子情報をメモリ領域制御回路110内のIDレジスタ111にセットし、自身が受け持つメモリ領域108に対して対応するバス121を使用してメモリアクセスを行う。 The memory area control circuit 110 sets the identifier information of the access request when the access request accepted ID register 111 of the memory area control circuit 110, using the corresponding bus 121 to the memory region 108 by itself responsible performing a memory access.

【0045】アクセスに当たっては、図6、図7の説明でも述べたとおり、アドレス情報からメモリ領域108 [0045] When access is 6, as previously mentioned in the description of FIG. 7, the memory area 108 from the address information
内の記憶素子を特定するための行アドレス、列アドレスを求め、これを順次伝え、同時にアクセスコマンドを伝え、書き込み系のコマンドについては、書き込みデータを伝えてメモリアクセスを行う。 Row address for specifying the storage elements of the inner obtains a column address, which successively communicate, convey the access commands simultaneously, the writing system command performs memory access to convey write data. 読み出し系のコマンドに関しては、然るべきアクセスタイムの後に読み出しデータをそのバス121を介して受け取り、このデータとともに、先にIDレジスタ111にセットした識別子情報を組み合わせてデータ返信回路104に伝える。 For the read system command, it receives through the bus 121 to read data after the appropriate access time, along with the data, transmitted to the data return circuit 104 combines the identifier information set in the ID register 111 first. データ返信回路104は、受け取った読み出しデータおよび識別子情報をデータ有効信号とともに外部インタフェース回路101に伝え、さらに、外部インタフェース回路101は、その読み出しデータ、識別子情報およびデータ有効信号を信号線L101−3を介して外部(今の例では、記憶装置アクセス制御装置301)に返信する。 Data return circuit 104, transmitted to the external interface circuit 101 reads data and the identifier information received together with the data valid signal, further, the external interface circuit 101, the read data, a signal line L101-3 identifier information and data valid signal (in the present example, the storage device access controller 301) outside through reply to.

【0046】次に、同じメモリチップ303に対して連続してメモリアクセス要求を投入した場合の動作を図5 Next, FIG. 5 the operation when the charged memory access requests in succession to the same memory chip 303
を用いて説明する。 It will be described with reference to. 図5では、連続するメモリアクセスが総て読み出しアクセスであり、アクセス先アドレスは連続アドレスであるとする。 In Figure 5, a memory access consecutive are all read access, the access address is a continuous address. メモリチップ303内の各メモリ領域108にはインタリーブしたアドレスが割り当てられているので、当該連続アクセスは、異なったメモリ領域108を順にアクセスしていくことになる。 Since address interleaving in each memory area 108 in the memory chip 303 are assigned, the consecutive access would continue to turn accesses different memory areas 108. 図5の501は、左から右に流れる時間経過に対して、メモリアクセス要求(総て読み出しアクセス要求)に係わるアドレス情報がどのタイミングでメモリチップ303 501 of Figure 5, with respect to elapsed time flowing from left to right, the memory chip 303 at which timing the address information relating to the memory access request (all read access request)
に対して伝達されるかを(長い円で囲った)アクセス要求を識別する数字で表し、さらに、図5の502は、そのアクセス要求に対応する結果データがどのタイミングでメモリチップ303から出力されるかを(長い円で囲った)アクセス要求を識別する数字で表す。 Represents either transmitted (surrounded by a long circle) with a number that identifies the access request to the further 502 of FIG. 5 is output from the memory chip 303 at which timing result data corresponding to the access request Luke expressed in number that identifies the the (enclosed in long circles) access request. 一個のアクセス要求に係わるアドレス伝達とデータ出力は同じ数字で表記した。 Address transmission and data output according to one of the access requests were labeled with the same numerals.

【0047】図5の501が示すとおり、上記条件では、連続するアクセス要求は、毎マシンサイクルタイミングでメモリチップ303に受理される。 [0047] As shown in 501 of FIG. 5, in the above condition, the access request to successive, is accepted in the memory chip 303 in each machine cycle timing. これらのアクセス要求は、順次パイプライン処理的にメモリチップ3 These access requests are sequentially pipelined manner the memory chip 3
03内の外部インタフェース回路101、アクセス受け付け回路103、アクセス待ち合わせ管理回路105、 External interface circuit 101 within 03, access receiving circuit 103, the access queuing management circuit 105,
アクセス振り分けスイッチ112を経由して、アクセス先のメモリ領域108を担当するメモリ領域制御回路1 Via an access distribution switch 112, the memory area control circuit 1 in charge of the access destination memory area 108
10に伝達される。 It is transferred to 10. そうして、複数のメモリ領域制御回路110で並行してメモリ領域108に対するアクセスが処理される。 Then, access to the memory area 108 are processed in parallel by a plurality of memory area control circuit 110.

【0048】メモリ領域108に対する読み出しアクセスの結果は、いずれもアクセスを開始してから一定時間後に得られるため、各メモリ領域制御回路110は、先にアクセスが始まったものから順次結果データをアクセス振り分けスイッチ112に伝達する。 The result of the read access to the memory region 108, because both are obtained from the start of the access after a predetermined time, the memory area control circuit 110, accesses a sequential result data from that previously accessed began sorting and it transmits to the switch 112. 複数のメモリ領域制御回路110が並行してメモリアクセスを処理しているため、アクセス振り分けスイッチ112は、毎マシンサイクルタイミングで読み出しデータをそれらのメモリ領域制御回路110から受け取り、これをパイプライン処理的にデータ返信回路104に伝える。 Since a plurality of memory area control circuit 110 is processing a memory access in parallel, it accesses distribution switch 112 receives the read data in every machine cycle timing from those of the memory area control circuit 110, which pipeline processing manner convey to the data reply circuit 104. さらに、この連続した読み出しデータは、データ返信回路104、 Further, the read data contiguous, the data return circuit 104,
外部インタフェース回路101を経由し、線L101− Via an external interface circuit 101, a line L101-
3を介して外部(今の例では、記憶装置アクセス制御装置301)に伝達される。 (In the present example, the storage device access controller 301) outside through a 3 are transmitted to. この連続する読み出しデータの出力の様子を示したものが、図5の502である。 It shows the state of the output of the read data to the continuous, a 502 of FIG. 以上のように、メモリチップ303内の外部インタフェース回路101、アクセス受け付け回路103、アクセス待ち合わせ管理回路105、アクセス振り分けスイッチ112およびデータ返信回路104は、毎システムサイクルごとに1個のアクセス要求を順次処理する。 As described above, the external interface circuit 101 in the memory chip 303, access receiving circuit 103, the access queuing management circuit 105, the access distribution switch 112 and data return circuit 104 sequentially processes one access request for every system cycle to.

【0049】連続するメモリアクセス要求に対する動作に関して、本メモリチップ303と従来技術のメモリチップ207を比較する。 [0049] with respect to the operation for continuous memory access request, to compare the memory chip 207 of the prior art and the present memory chip 303. 図4は、連続するメモリアクセス要求に対する従来技術のメモリチップ207の動作を示す。 Figure 4 illustrates the operation of a prior art memory chip 207 for successive memory access requests. 図5の仮定と同様に図4でも、連続するメモリアクセスが総て読み出しアクセスであり、アクセス先アドレスは連続アドレスであるとする。 Even assuming as in FIG. 4 in FIG. 5, consecutive memory accesses are all read access, the access address is a continuous address. 図5の501と同様、図4の401は、左から右に流れる時間経過に対して、メモリアクセス要求(総て読み出しアクセス要求) Similar to 501 in FIG. 5, 401 of FIG. 4, with respect to time flowing from left to right, the memory access request (all read access request)
に係わるアドレス情報がどのタイミングでメモリチップ207に対して伝達されるかを(長い円で囲った)アクセス要求を識別する数字で表し、さらに図4の402 Address information relating to represent at which timing or is transmitted to the memory chip 207 (long circled) number that identifies the access request, further in FIG. 4 402
は、そのアクセスに対応する結果データがどのタイミングでメモリチップ207から出力されるかを(長い円で囲った)アクセス要求を識別する数字で表す。 Represents a number that identifies the timing at which to result data corresponding to the access to or output from the memory chip 207 (surrounded by a long circle) access request. 一個のアクセスに係わるアドレス伝達とデータ出力は同じ数字で表記した。 Address transmission and data output according to one of the access was labeled with the same numerals.

【0050】図4では、サイクルタイム403の制約によって、アドレス情報はサイクルタイム間隔のタイミング401でしか伝達できず、これにともなって読み出しデータもサイクルタイム間隔のタイミング402でしか出力できないため、メモリチップインタフェースの実効バンド幅は低い。 [0050] In Figure 4, by the constraints of cycle time 403, since the address information can only transmit at a timing 401 of the cycle time interval, the read data can not be output only at the timing 402 of the cycle time interval Along with this, the memory chips the effective bandwidth of the interface is low. 一方、図5では、先述したとおり、アドレス情報を毎サイクル伝達でき、これにともなって読み出しデータデータも毎サイクル出力されるため、メモリチップインタフェースの実効バンド幅が高い。 On the other hand, in FIG. 5, as previously described, can every cycle transmitted address information, since the read data Data is also each cycle output Accordingly, the effective bandwidth of the memory chip interface is high. 例えば、現状技術のメモリチップ207のサイクルタイムは、約20システムマシンサイクルであるため、本実施例のメモリチップ303では、約20倍の実効バンド幅を得ることができる。 For example, the cycle time of the memory chip 207 of the state of the art, because it is about 20 system machine cycle, the memory chip 303 of the present embodiment, it is possible to obtain about 20 times the effective bandwidth.

【0051】従来のバンク206(図2)がサイクルタイムの影響の隠蔽を目的として複数個用意されていたのに対して、セグメント302は、システムが必要とする主記憶容量を提供するために複数個接続される。 [0051] While the conventional bank 206 (FIG. 2) has been plurality prepared for the purpose of concealing the effects of the cycle time, the segment 302, a plurality to provide main memory capacity required by the system It is a concatenation. したがって、必要な主記憶容量によっては、セグメント302 Therefore, the main memory space requirements, the segment 302
は1つだけで良い。 It may be only one. この点がバンク206とセグメント302の大きな相違である。 This point is a big difference between the bank 206 and the segment 302. このため、図3のシステムのメモリチップインタフェース線L302は、図2のシステムのメモリチップインタフェース線L204よりも少ない本数で実装可能である。 Therefore, the memory chip interface line L302 of the system of FIG. 3 may be implemented with less number than the memory chip interface line L204 of the system of FIG. また、バンク206またはセグメント302に対する主記憶アドレスの割り振りに関しても、図2のシステムでは、全バンク206に対して均等にアクセスが発行されやすいように、全バンク206にわたってサイクリックにアドレスが割り振られるのに対して、図3のシステムでは、そのような制約は無く、一つのセグメント302に対して連続したアドレスを割り付けることが可能である。 Further, the with regard allocation of the main memory address for the bank 206 or segment 302, in the system of FIG. 2, as likely to be issued equally access to all the banks 206, the address cyclically over the entire bank 206 are allocated respect, in the system shown in FIG. 3, such constraints are not, it is possible to allocate consecutive addresses to one segment 302.

【0052】メモリ領域108に対しては、一度に一つづつしかアクセスを行えない。 [0052] For the memory area 108, one by one only can access at one time. この一度に一つづつしかアクセスを投入しない制限をもたらすのがサイクルタイムである。 One by one in this once only result in the restriction that does not put the access is a cycle time. すなわち、同じメモリ領域108に対する連続したアクセスは、サイクルタイム毎にしか処理できない。 That is, continuous access to the same memory area 108 can only process in each cycle time. このサイクルタイムの制約によってメモリアクセス性能が低下するのを防ぐために、多数のメモリ領域10 By the constraints of the cycle time in order to prevent a memory access performance is lowered, a large number of memory areas 10
8を用意し、メモリアクセスを多重処理する。 8 was prepared, and multiprocessing memory access. 図2の従来の多バンク構成のメモリシステムでは、多重処理の多重度は、バンク206の数であり、本実施の形態では、 The memory system of a conventional multi-bank arrangement of Figure 2, a multiplicity of multi-processing, the number of banks 206, in this embodiment,
多重処理の多重度は、一つのセグメント内のメモリ領域108の数である。 Multiplicity of multiprocessing is the number of memory areas 108 in one segment. 従って、本実施の形態では、図2の従来の多バンク構成のメモリシステムに比べて、この多重度を非常に大きく出来る。 Thus, in this embodiment, as compared with the memory system of the conventional multi-bank configuration in FIG. 2, the multiplicity can be very large. これは、チップ内の集積度の高さによってメモリ領域108が多数用意できる点およびその多数用意したメモリ領域108と内部メモリ領域インタフェース回路107とのインタフェース信号線L102がやはり高密度実装によって多数用意できる点に起因する。 This can be prepared a number by the interface signal line L102 is also high-density mounting of the memory area 108 and an internal memory area interface circuit 107 which is prepared point and its numerous memory areas 108 can be prepared a number by the height of the degree of integration of the chip due to a point.

【0053】以上の構成および動作制御によって明らかなように、本実施の形態におけるメモリチップは、例外的に特定のメモリ領域108にアクセス要求が集中して上記抑止信号が発行される場合を除いて、マシンサイクル毎に連続して伝達されるアクセス要求を随時受理し、 [0053] As evidenced by the above-described configuration and operation control, a memory chip in this embodiment, exceptionally access request to a specific memory area 108 is focused, except when the inhibit signal is issued , accepted the access request is continuously transmitted to every machine cycle at any time,
処理する。 Processing. また、上記の例外的に特定のメモリ領域10 Moreover, the exceptionally specific memory area 10 of the
8にアクセス要求が集中するという事象も、メモリチップ内部に非常に多くのメモリ領域108を用意できるため、従来の多バンク構成のメモリシステムでの特定バンクへのアクセス要求集中という事象に比べて、その発生頻度を大幅に削減できる。 Event of 8 to access requests are concentrated also, since it is possible to prepare the memory chip inside the very large memory area 108, as compared with the event of an access request concentration on particular bank in a conventional memory system of a multi-bank structure, the frequency of occurrence can be significantly reduced. すなわち、従来技術のメモリチップにおけるサイクルタイムの制約によるアクセス不可状態はほとんど存在しない。 That is, inaccessible state by constraints cycle time in the prior art memory chip there is little. この結果、このメモリチップを用いてメモリシステムを構築すれば、中・大型の計算機システムにおけるプロセッサとメモリの性能ギャップの問題を解消でき、かつ、システム自体をコンパクトに実装できる。 As a result, when building a memory system using the memory chip, you can solve the problem of performance gap processor and a memory in the medium and large computer system, and can be implemented system itself compact.

【0054】<変形例>本発明は以上の実施の形態に限定されるのではなく、以下に例示する変形例およびその他の変形例として実現可能である。 [0054] <Modification> The present invention is not limited to the above embodiment can be implemented as a modification and other variations are illustrated below.

【0055】(1)実施の形態では、各セグメントに主記憶の連続するアドレス領域を割り当て、そのセグメント内の複数のメモリ領域108には、そのアドレス領域の複数のアドレスをインタリーブ態様で割り当てた。 [0055] (1) In the embodiment assigns a consecutive address area of ​​the main memory in each segment, the plurality of memory areas 108 in the segment was assigned a plurality of addresses of the address space in an interleaved manner. しかし、セグメント内のメモリ領域へのアドレスの割り当てをインタリーブから変形することも可能である。 However, it is also possible to modify the assignment of addresses to the memory area in the segment from the interleaving.

【0056】(2)さらに、セグメントへのアドレスの割り当ては他の割り当て態様に行ってもよい。 [0056] (2) Further, the assignment of the address to the segment may be performed other allocation aspects. たとえば、複数のセグメントにまたがってアドレスをインタリーブ態様で割り当ててもよい。 For example, it may be assigned an address in an interleaved manner across multiple segments. 連続するアクセス要求のアドレスパターンによっては、この態様でアドレスを割り当てた方が、1つのセグメント内の1つのメモリ領域へのアクセス集中を回避し、メモリアクセス性能を向上できる場合がある。 The address pattern of successive access requests, is better to assign an address in this embodiment, to avoid access concentration to a single memory area in one segment, it may be possible to improve memory access performance.

【0057】(3)各メモリ領域108は1ビットの記憶信号を読み書き可能なものでもよい。 [0057] (3) Each memory area 108 may be capable to read and write memory signal of 1 bit. このときには、 At this time,
一つのセグメントを構成するには、より多くのメモリチップを使用すればよい。 To configure one segment, it is sufficient to use a more memory chips.

【0058】(4)メモリ領域108はダイナミックランダムアクセスメモリを構成したが、この領域をスタティックメモリを構成するようにしてもよい。 [0058] (4) memory areas 108 is constituted a dynamic random access memory, it may be the region to constitute the static memory.

【0059】(5)記憶制御装置301がメモリシステムから同時に読み書きするデータのビット数が実施の形態に示したものより少なくてもよい用途には、各セグメントは一つのメモリチップ303から構成されてもよい。 [0059] (5) to the storage controller 301 is small even better use than the number of bits of data to be read and written simultaneously from the memory system shown in the embodiment, each segment is composed of one memory chip 303 it may be. また、記憶制御装置301がメモリシステムから同時に読み書きするデータのビット数が実施の形態に示したものと同程度のものであっても、各メモリチップ30 Also, the storage controller 301 is a one bit number of data to be read and written simultaneously from the memory system is comparable to those shown in the preferred embodiments, the memory chips 30
3内に各メモリ領域が同時に読み書きできるデータのビット数をこの記憶制御装置301が要求するデータのビット幅と同じ程度に増大できれば、同様に各セグメントを一つのメモリチップ303により構成することができる。 If increasing the number of bits of data that can be read from or written to the memory area at the same time in the 3 to the same extent as the bit width of the data requested by this storage control device 301 can be configured by one memory chip 303 each segment in the same manner .

【0060】 [0060]

【発明の効果】本発明によれば、高い実効的に動作可能周波数の半導体記憶装置を実現できる。 According to the present invention, it is possible to realize a semiconductor memory device of high effectively operable frequency.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るメモリチップの概略ブロック図。 Schematic block diagram of a memory chip according to the present invention; FIG.

【図2】従来の多バンク構成の主記憶を有する計算機システムを示す図。 Figure 2 illustrates a computer system having a main memory of a conventional multi-bank configuration.

【図3】図1のメモリチップを使用した計算機システムの概略ブロック図。 3 is a schematic block diagram of a computer system using the memory chip of FIG.

【図4】従来のメモリチップからのデータ読み出し完了タイミングを示すタイムチャート。 Figure 4 is a time chart showing a data read completion timing from conventional memory chips.

【図5】図1のメモリチップからのデータ読み出し完了タイミングを示すタイムチャート。 Figure 5 is a time chart showing a data read completion timing from the memory chip of FIG 1.

【図6】図1のメモリチップ内のメモリ領域への読み出し動作時の各種信号のタイムチャート。 [6] Various signals time chart of a read operation to the memory area in the memory chip of FIG.

【図7】図1のメモリチップ内のメモリ領域への書き込み動作時の各種信号のタイムチャート。 Figure 7 is a time chart of various signals of the write operation to the memory area in the memory chip of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

401・・・アドレス伝達タイミング、402・・・データ出力タイミング、403・・・サイクルタイム、5 401 ... address transmission timing, 402 ... data output timing, 403 ... cycle time, 5
01・・・アドレス伝達タイミング、502・・・データ出力タイミング。 01 ... address transmission timing, 502 ... data output timing.

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】複数の記憶素子からなり、互いに異なるアドレスが割り当てられている複数のメモリ領域と、 それぞれ上記複数のメモリ領域の一つに接続された複数のバスと、 それぞれ上記複数のメモリ領域の一つに対応して設けられ、上記複数のバスの内、その対応するメモリ領域に接続されたバスに接続され、そのバスを介して対応するメモリ領域をアクセスするための複数のメモリ制御回路と、 外部から上記複数のメモリ領域に対して共通に設けられた信号線を介して順次供給される複数のアクセス要求を、それぞれのアクセス要求が指定するアドレスが割り当てられた複数のメモリ制御回路に順次転送するアクセス振り分け回路とを単一の集積回路上に有する半導体記憶装置。 1. A a plurality of storage elements, a plurality of memory areas are assigned different addresses from each other, a plurality of bus connected to one of said plurality of memory areas each, each of the plurality of memory areas one to provided corresponding to, among the plurality of buses, the corresponding connected to a bus connected to the memory region, a plurality of memory control circuit for accessing the memory area corresponding through the bus When a plurality of access requests which are sequentially supplied via the signal line provided in common to said plurality of memory areas from the outside, each of the plurality of memory control circuit address is assigned to the access request specifies sequentially semiconductor memory device having an access distribution circuit on a single integrated circuit to be transferred.
  2. 【請求項2】上記アクセス振り分け回路により振り分けられた複数のアクセス要求に含まれた複数のデータ読み出し要求に対して複数のメモリ制御回路が複数のメモリ領域から順次読み出した複数のデータを、上記複数のメモリ領域に対して共通に設けられた信号線を介して外部に順次出力するデータ返信回路をさらに有する請求項1 Wherein a plurality of data in which a plurality of memory control circuit is sequentially read from the plurality of memory areas for a plurality of data read requests included in the plurality of access requests that are distributed by the access distribution circuit, said plurality claim 1 further comprising a data return circuit for sequentially outputting external to memory areas via the signal line provided in common
    記載の半導体記憶装置。 The semiconductor memory device according.
  3. 【請求項3】上記アクセス振り分け回路は、外部から転送された上記複数のアクセス要求の内、読み出し要求の各々に、他の読み出し用のアクセス要求と区別するための識別信号を付す回路を有し、 各メモリ制御回路は、上記アクセス振り分け回路から転送されたデータ読み出し要求が要求する、対応するメモリ領域から読み出したデータに、その読み出し用の要求に付された、上記アクセス要求振り分け回路から転送された識別信号を付す回路を有する請求項2記載の半導体記憶装置。 Wherein said access distribution circuit, of the transferred plurality of access request from the outside, in each of the read requests includes a circuit for subjecting an identification signal for distinguishing an access request for another reading each memory control circuit, is transferred from the access distribution circuit data read request requests, the read data from the corresponding memory region, attached to the request for the reading, is transferred from the access request switching circuit the semiconductor memory device according to claim 2, further comprising a circuit for subjecting an identification signal.
  4. 【請求項4】上記複数のメモリ領域には、連続するアドレスがインタリーブして割り当てれられている請求項1 The method according to claim 4 wherein said plurality of memory areas, according to claim consecutive addresses are being allocated interleaves 1
    記載の半導体記憶装置。 The semiconductor memory device according.
  5. 【請求項5】各メモリ領域は、複数のビットのデータを一度に読み書き可能である請求項1記載の半導体記憶装置。 Wherein each memory area, the semiconductor memory device according to claim 1, wherein a plurality of bits of data to be read and written at a time.
  6. 【請求項6】外部から順次供給される上記複数のアクセス要求を受理し、それぞれのアクセス要求の実行タイミングを制御するための調停制御回路をさらに有し、 該調停制御回路は、各受理したアクセス要求が指定するメモリアドレスに基づいて、そのメモリアドレスが割り当てられた、上記複数のメモリ領域の一つに対してそのアクセス要求を直ちに実行できないときには、そのアクセス要求を一時的に保留するアクセス待ち合わせ管理回路を有する請求項1記載の半導体記憶装置。 6. A receiving the plurality of access requests sequentially supplied from the outside, further comprising an arbitration control circuit for controlling the execution timing of each access request, the arbitration control circuit, access to the receiving request based on the memory address to be specified, the memory address is allocated, when not immediately execute the access request to one of said plurality of memory areas, the access queuing management for temporarily holding the access request the semiconductor memory device according to claim 1, further comprising a circuit.
  7. 【請求項7】上記調停制御回路は、保留されたアクセス要求を一時的に保持するバッファを有し、 上記アクセス待ち合わせ管理回路は、上記バッファ内に新たなアクセス要求を保持する領域がなくなったときに、外部に対してアクセス要求の送出を抑止する信号を送出する回路を有する請求項1記載の半導体記憶装置。 7. The arbitration control circuit includes a buffer for temporarily holding pending access requests, the access queuing management circuit, when the area for holding a new access request in the buffer has run out the semiconductor memory device according to claim 1, further comprising a circuit for transmitting a signal for inhibiting the transmission of the access request to the external.
  8. 【請求項8】プロセッサと、 上記プロセッサのための記憶装置を実現する少なくとも一つのセグメントと、 上記プロセッサから発行されたメモリアクセス要求を順次上記セグメントに転送する記憶制御装置とを有し、 各セグメントは、一つの集積回路上に構成された少なくとも一つの半導体記憶装置からなり、 該半導体記憶装置は、 複数の記憶素子からなり、互いに異なるアドレスが割り当てられている複数のメモリ領域と、 それぞれ上記複数のメモリ領域の一つに接続された複数のバスと、 それぞれ上記複数のメモリ領域の一つに対応して設けられ、上記複数のバスの内、その対応するメモリ領域に接続されたバスに接続され、そのバスを介して対応するメモリ領域をアクセスするための複数のメモリ制御回路と、 上記記憶制御装置 A processor [8 claim ## and at least one segment to achieve a storage for the processor, and a storage controller for transferring sequentially the segment memory access request issued from said processor, each segment comprises at least one semiconductor memory device is structured in a single integrated circuit, the semiconductor memory device includes a plurality of storage elements, a plurality of memory areas are assigned different addresses from each other, each of said plurality a plurality of bus connected to a memory area of, respectively provided corresponding to one of said plurality of memory areas, among the plurality of buses, connected to the bus connected to a memory region corresponding to the by a plurality of memory control circuit for accessing the memory area corresponding through the bus, the storage controller ら上記複数のメモリ領域に対して共通に設けられた信号線を介して順次供給される複数のアクセス要求を、それぞれのアクセス要求が指定するアドレスに依存して、上記複数のメモリ制御回路の一つに順次転送するアクセス振り分け回路と、 上記アクセス振り分け回路により振り分けられた複数のアクセス要求に含まれた複数のデータ読み出し要求に対して複数のメモリ制御回路が複数のメモリ領域から順次読み出した複数のデータを、上記複数のメモリ領域に対して共通に設けられた信号線を介して該記憶制御装置に順次出力するデータ返信回路とを単一の集積回路上に有する計算機システム。 Luo a plurality of access requests which are sequentially supplied via the signal line provided in common to said plurality of memory areas, depending on the respective address access request specifying one of the plurality of memory control circuit and access distribution circuit for sequentially transferring the One, a plurality of the plurality of memory control circuit for a plurality of data read requests included in the plurality of access requests that are distributed by the access distribution circuit is sequentially read from the plurality of memory areas computer system having a data, via the signal line provided in common to said plurality of memory areas and data return circuit for sequentially outputting to the storage control device on a single integrated circuit.
  9. 【請求項9】上記セグメントが複数個設けられ、 上記記憶制御装置は、上記プロセッサが発行したメモリアクセス要求が指定するアドレスに従って、そのメモリアクセス要求上記複数のセグメントの一つに転送する請求項8記載の計算機システム。 9. The segments are provided with a plurality, the storage control device according to claim memory access request the processor issues the following address designated is transferred to one of the memory access requests of the plurality of segments 8 the computer system according.
  10. 【請求項10】各セグメントは、上記半導体記憶装置を複数個有し、該複数の半導体記憶装置は同じアドレスを割り当てられ、同じセグメント内の該複数の半導体記憶装置は、上記記憶制御装置から転送された同じメモリアクセス要求に応答する請求項9記載の計算機システム。 10. Each segment has a plurality of the semiconductor memory device, the semiconductor memory device of said plurality of assigned the same address, the plurality of semiconductor memory devices in the same segment, transferred from the storage controller been computer system according to claim 9, wherein in response to the same memory access request.
  11. 【請求項11】各セグメントにはアドレス空間の複数の連続するアドレス領域の一つが割り当てられている請求項9記載の計算機システム。 11. The computer system according to claim 9, characterized in that one is assigned a plurality of consecutive address area of ​​each the segment address space.
  12. 【請求項12】上記複数のセグメントには、それらの間でインタリーブされたアドレスが割り当てられている請求項9記載の計算機システム。 12. above the plurality of segments, computer system according to claim 9, wherein the interleaved addresses between them are assigned.
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