JPH10260834A

JPH10260834A - ロードアドレス予測装置および並列処理装置およびそのロードアドレス予測方法

Info

Publication number: JPH10260834A
Application number: JP9064138A
Authority: JP
Inventors: Haruko Nishimoto; 晴子西本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-18
Filing date: 1997-03-18
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】ロードアドレス予測装置および並列処理装置
およびそのロードアドレス予測方法に関し，命令実行が
データアドレスのアドレス計算結果に依存するロード命
令等を高速に処理することを目的とする。【解決手段】ベーシックブロックのロード先頭命令に
対して前回使用したアドレスと前々回使用したアドレス
との差分ΔＷ，および２番目以後の命令に対して，前回
使用したアドレスと前回のロード先頭命令の使用したア
ドレスとの差分ΔＷ’と，ロード先頭命令の有無を表す
情報を保持し，ロード先頭命令に対して，ロード先頭命
令が前回使用したデータアドレスと上記差分ΔＷ，およ
び２番目以降のロード命令に対して，今回のロード先頭
命令の使用したアドレスと上記差分ΔＷ’とによりデー
タアドレスを予測するとともに，予測アドレスが不正解
の場合に，実際のアドレスに基づいて該差分を求め，差
分を更新する構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，パイプラインプロ
セッサ等の並列処理により高速にデータ処理する並列処
理装置において，ロード命令等の実行に必要なデータア
ドレスを予測する技術に関する。

【０００２】

【従来の技術】一般的なプロセッサでは，メモリからの
データの読み出しや書き込みが頻繁に行われる。そのた
め，プロセッサの高速化のためには，プログラム実行時
にプログラムにデータをうまく供給する必要がある。プ
ロセッサのクロック周波数は急激に高速化しているが，
データのロードレイテンシイはあまり減少していない。
従って，プロセッサの性能が向上するのにつれて，デー
タのロードレイテンシイの影響が相対的に大きくなって
いる。

【０００３】従来のマイクロプロセッサでは，ロード命
令の処理に複数サイクルを必要とすることが多く，特
に，ロード命令が多く実行されるアプリケーションプロ
グラム（整数系プログラムに多い）においては，その影
響が大きかった。また，ロード命令とそのデータアドレ
ス計算命令間ではレジスタ間に依存関係が発生し，デー
タアドレスに使用するレジスタの計算結果が判明するま
でロード命令が実行できなかった。

【０００４】従来のロード命令パイプライン動作につい
て図７を参照して説明する。図７ (a)は，従来のロード
命令のパイプラインの動作を示す。ロード命令は，命令
フェッチステージで命令キャッシュからフェッチされる
（Ｆｅｔｃｈ）。次に命令デコードステージにおいてフ
ェッチされたロード命令がデコードされるとともに，必
要に応じてレジスタファイルからデータがロードされる
（Ｄｅｃｏｄｅ）。続いて，実行ステージにおいて，デ
コードされたロード命令によってアクセスされるデータ
の実行アドレスが計算される（Ａｄｄｒｅｓｓｃａｌ
ｃｕｌａｔｉｏｎ）。このアドレス計算は，そのロード
命令により指定されたレジスタファイルや即値の換算演
算が必要である。次にデータキャッシュ内のアドレスに
対してロード命令が実行される（Ｄ−ｃａｃｈｅａｃ
ｃｅｓｓ）。そして，ライトバックステージで，アクセ
ス結果がレジスタファイルにライトされる（Ｗｒｉｔｅ
ｂａｃｋ）。

【０００５】また，ロード命令等で従来生じるパイプラ
インストール等について (b)により説明する。図７ (b)
はパイプライン処理の例である。各ステージの処理は次
のとおりである。

【０００６】(1) レジスタＲ１に値１ｄｄのデータを
セットする。 (2) レジスタＲ１のデータと値２ｄｅのデータのオア
をビット毎にとりレジスタＲ１にセットする（〔Ｒ１＋
Ｒ３〕はロード命令等で必要とするアドレスである）。

【０００７】(3) レジスタＲ１の値とレジスタＲ３の
値を加算し，レジスタＲ４にセットする（〔Ｒ１＋Ｒ
２〕はロード命令等で必要とするアドレスである）。 (4) レジスタＲ１の値とレジスタＲ２の値を加算し，
レジスタＲ５にセットする。

【０００８】(5) レジスタＲ５の値からレジスタＲ４
の値を引算し，結果をレジスタＲ６にセットする。

【０００９】

【発明が解決しようとする課題】このように，従来のロ
ード命令のパイプライン処理では，（１）→（２）→
（３），もしくは（１）→（２）→（４）のように依存
関係を生じる。即ち，(3)のアドレス計算に（２）のレ
ジスタＲ１の値を使用し，（４）のアドレス計算に
（２）のレジスタＲ１の値を使用するので，（２）の計
算結果がでないとロード命令が実行できず，処理が遅れ
た。さらに，後続命令もロード命令の処理が終わるまで
待たされるので，パインプライン処理全体に遅れを生じ
ることとなる。

【００１０】本発明は，計算機の並列処理において，ロ
ード命令等の命令実行に必要なデータアドレスを予測
し，並列処理を高速に行う，ロードアドレス予測装置，
並列処理装置，およびそのロードアドレス予測方法を提
供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の請求項１の発明
は，順番に実行する命令を実行順に保持するベーシック
ブロックにおける命令であってデータアドレスのアドレ
ス計算結果を必要とする命令（命令Ａとする）に対し
て，ベーシックブロック内の最初に出現する命令Ａ（先
頭命令Ａとする）に対して前回の先頭命令Ａの使用した
データアドレスと前々回に先頭命令Ａの使用したデータ
アドレスとの差分ΔＷ，およびベーシックブロックにお
いて２番目以降に出現する命令Ａに対しては前回のベー
シックブロックの先頭命令Ａの使用したデータアドレス
もしくは自身より前に位置する任意の命令Ａ（命令Ｂと
する）の前回使用したデータアドレスからの差分Δ
Ｗ’，およびベーシックブロック内の先頭命令Ａである
かないかを表す情報を持つロードアドレス保持部と，現
在データアドレスを必要とする先頭命令Ａに対しては前
回の先頭命令Ａの使用したデータアドレスと該差分ΔＷ
とによりデータアドレスを予測し，現在データアドレス
を必要とする２番目以降の命令Ａに対しては前回の先頭
命令Ａもしくは命令Ｂの使用したデータアドレスと該差
分ΔＷ’とによりデータアドレスを予測する予測アドレ
ス生成部と，現在データアドレスを必要とする先頭の命
令Ａに対しては実際のデータアドレスと前回の先頭命令
Ａの使用したデータアドレスとの差分ΔＷ，現在データ
アドレスを必要とする２番目以降の命令Ａに対しては実
際のそのデータアドレスと前回の先頭命令Ａもしくは前
回の使用したデータアドレスの差分ΔＷ’を求め，予測
したデータアドレスと実際のデータアドレスが異なった
場合に，該差分によりアドレス命令保持部の差分（ΔＷ
もしくはΔＷ’）を更新する差分生成部とを備えること
を特徴とするロードアドレス予測装置である。

【００１２】本発明の請求項２の発明は，実行する命令
を保持する命令保持部と，命令を実行する命令実行部
と，命令を実行するのに必要なデータを保持するデータ
保持部とを備え，命令を並列処理する並列処理装置にお
いて，順番に実行する命令を実行順に保持するベーシッ
クブロックにおける命令であってデータアドレスのアド
レス計算結果を必要とする命令（命令Ａとする）のデー
タアドレスを予測する予測アドレス装置と，予測したデ
ータアドレスに基づいて取り出したデータを保持するデ
ータ一時保持部と，予測したデータアドレスと実際のデ
ータアドレスを比較する予測正否判定部と，予測正否判
定部の判定結果に従って該データ一時保持部の保持する
データもしくは実際のデータアドレスによりデータ保持
部から取り出したデータを選択するセレクタとを備え，
ロードアドレス予測装置は，ベーシックブロック内の最
初に出現する命令Ａ（先頭命令Ａとする）に対して前回
の先頭命令Ａの使用したデータアドレスと前々回に先頭
命令Ａの使用したデータアドレスとの差分ΔＷ，および
ベーシックブロックにおいて２番目以降に出現する命令
Ａに対しては前回のベーシックブロックの先頭命令Ａの
使用したデータアドレスもしくは自身より前に位置する
任意の命令Ａ（命令Ｂとする）の前回使用したデータア
ドレスからの差分ΔＷ’，およびベーシックブロック内
の先頭命令Ａであるかないかを表す情報を持つロードア
ドレス保持部と，現在データアドレスを必要とする先頭
命令Ａに対しては前回の先頭命令Ａの使用したデータア
ドレスと該差分ΔＷとによりデータアドレスを予測し，
現在データアドレスを必要とする２番目以降の命令Ａに
対しては前回の先頭命令Ａもしくは命令Ｂの使用したデ
ータアドレスと該差分ΔＷ’とによりデータアドレスを
予測する予測アドレス生成部と，現在データアドレスを
必要とする先頭の命令Ａに対しては実際のデータアドレ
スと前回の先頭命令Ａの使用したデータアドレスとの差
分ΔＷ，現在データアドレスを必要とする２番目以降の
命令Ａに対しては実際のそのデータアドレスと前回の先
頭命令Ａもしくは前回の使用したデータアドレスの差分
ΔＷ’を求め，予測したデータアドレスと実際のデータ
アドレスが異なった場合に，該差分によりアドレス命令
保持部の差分（ΔＷもしくはΔＷ’）を更新する差分生
成部とを備え，命令実行部は予測したデータアドレスの
データにより命令を実行し，予測したデータアドレスが
実際のデータアドレスと異なることが判明した時に，セ
レクタは実際のデータアドレスに基づくデータを選択
し，命令実行部は予測したデータアドレスによる演算結
果をキャンセルし，実際のデータアドレスのデータによ
り演算することを特徴とする並列処理装置である。。

【００１３】本発明の請求項３の発明は，並列処理装置
で命令を実行するのに必要なデータアドレスを予測する
アドレス予測方法において，順番に実行する命令を実行
順に保持するベーシックブロックにおける命令であって
データアドレスのアドレス計算結果を必要とする命令
（命令Ａとする）に対して，ベーシックブロック内の最
初に出現する命令Ａ（先頭命令Ａとする）に対して前回
の先頭命令Ａの使用したデータアドレスと前々回に先頭
命令Ａの使用したデータアドレスとの差分ΔＷ，および
ベーシックブロックにおいて２番目以降に出現する命令
Ａに対しては前回のベーシックブロックの先頭命令Ａの
使用したデータアドレスもしくは自身より前に位置する
任意の命令Ａ（命令Ｂとする）の前回使用したデータア
ドレスからの差分ΔＷ’，およびベーシックブロック内
の先頭命令Ａであるかないかを表す情報を持つロードア
ドレス保持部し，現在データアドレスを必要とする先頭
命令Ａに対しては前回の先頭命令Ａの使用したデータア
ドレスと該差分ΔＷとによりデータアドレスを予測し，
現在データアドレスを必要とする２番目以降の命令Ａに
対しては前回の先頭命令Ａもしく命令Ｂの使用したデー
タアドレスと該差分ΔＷ’とによりデータアドレスを予
測することを特徴とする並列処理装置におけるロードア
ドレス予測方法である。

【００１４】図１は本発明の基本構成を示す。図１にお
いて，１は命令保持部であって，命令列を保持するもの
である。

【００１５】２は命令実行部であって，データ保持部８
から取り出されたデータにより命令の演算を行うもので
ある。２’はロードアドレス予測装置であって，データ
アドレスの計算結果のアドレスのデータを必要とする命
令Ａ（例えばロード命令等）で使用するデータアドレス
を予測するものである。以後，データアドレスのアドレ
ス計算を単にアドレス計算と称し，命令Ａとしてロード
命令の場合について例示的に説明する。

【００１６】３はロードアドレス保持部であって，ベー
シックブロックのロード命令等の実行に必要なデータア
ドレスを計算をするための情報を保持するものである。
ベーシックブロックは分岐命令を含まない命令ブロック
であって，ロードされている命令群がロードされている
順番に連続的に処理されるものである。データアドレス
の計算（アドレス計算）をするための情報は，ベーシッ
クブロック内で最初に出現するロード命令（以後，ロー
ド先頭命令と称する）であるか，あるいはベーシックブ
ロック内のロード命令のうち２番目以後に出現したロー
ド命令であるかを表すロード先頭命令情報，ロード先頭
命令に対しては，前回の処理においてロード先頭命令の
使用したデータアドレスと前々回にロード先頭命令の使
用したデータアドレスとの差分ΔＷ，およびベーシック
ブロックの２番目以降の命令に対しては前回においてそ
の命令のロード先頭命令からの順番が同じであるロード
命令の使用したデータアドレスと前回において先頭命令
の使用したデータアドレスからの差分ΔＷ’，ΔＷ”も
しくは自身より前の順番が同じであるロード命令が前回
において使用したデータアドレス（例えば，自身がロー
ド先頭命令から４番目にある時，ロード先頭命令から３
番目にあるロード命令の使用したデータアドレス等）と
の差分ΔＷ’，ΔＷ”である。

【００１７】４は差分生成部であって，ベーシックブロ
ックのロード先頭命令に対しては，命令実行部でアドレ
ス計算して求められた実際のアドレスと前回にロード先
頭命令が使用したデータアドレスとの差分ΔＷを求め，
ベーシックブロックの２番目以後の命令に対しては，命
令実行部の求めた実際のデータアドレスとその時のロー
ド先頭命令の使用したデータアドレスとの差分ΔＷ’，
ΔＷ”，あるいは，命令実行部の求めた実際のデータア
ドレスとその時の自身より前の順番（例えば直前）のロ
ード命令が使用したデータアドレスとの差分を求め，実
際に求めたデータアドレスと予測アドレスが異なる場合
に，実際のデータアドレスに従って求めた差分ΔＷ，Δ
Ｗ’あるいはΔＷ”でロードアドレス保持部の差分を更
新するものである。

【００１８】５は予測アドレス生成部であって，ベーシ
ックブロックのロード先頭命令であるか，あるいは２番
目以降の命令であるかを判定し，ロード先頭命令であれ
ば，前回のロード先頭命令の使用したデータアドレスと
差分ΔＷとにより今回のデータアドレスを予測的に生成
し，２番目以降の命令であれば，今回のロード先頭アド
レスの使用したデータアドレスと差分ΔＷ’，ΔＷ”と
により今回のデータアドレスを予測する，あるいは，今
回，自身より前のロード命令（例えば直前のロード命
令）の使用したデータアドレスと差分ΔＷ’，ΔＷ”と
により今回のデータアドレスを予測するものである。以
後，２番目以後のデータアドレスを予測する場合にはロ
ード先頭命令の使用したデータアドレスと差分ΔＷ’，
ΔＷ”とによりデータアドレスを予測する場合を例とし
て説明する。

【００１９】８はデータ保持部であって，命令実行部が
命令を実行するのに必要なデータを保持するものであ
る。９はデータ一時保持部であって，予測アドレスによ
りデータ保持部８から取り出したデータを一時保持する
ものである。

【００２０】図１の本発明の基本構成の動作を説明す
る。以下，アドレスはデータアドレスを意味する。予測
アドレス生成部５は，ロード先頭命令に対しては前回ア
ドレスに差分ΔＷ（前回アドレスと前々回のアドレスと
の差分）を加算して，今回の予測アドレスを生成する。
また，２番目以降の命令については，今回のロード先頭
命令の使用したデータアドレスに差分ΔＷ’を加算し
て，予測アドレスを生成する。予測アドレスによりデー
タ保持部８から取り出されたデータはデータ一時保持部
９に保持され，実際のアドレスが計算されるまでの間命
令実行部２において演算に使用される。

【００２１】差分生成部４は，ロード先頭命令に対して
は，命令実行部２でアドレス計算して求められた実際の
アドレスと前回にロード先頭命令が使用したデータアド
レスとの差分ΔＷを求め，ベーシックブロックの２番目
以後の命令に対しては，命令実行部の求めた実際のデー
タアドレスとその時のロード先頭命令の使用したデータ
アドレスとの差分ΔＷ’，ΔＷ”を求める。そして，予
測アドレスと命令実行部で実際に求められたアドレスが
一致していない場合には差分ΔＷ，ΔＷ’でロードアド
レス保持部の差分を更新する。

【００２２】命令実行部２は，実際のアドレスが求めら
れるまでの間は，予測アドレスにより取り出され，デー
タ一時保持部に保持されているデータを使用して命令を
実行する。そして，命令実行部２の求めた実際のアドレ
スと予測アドレスが一致していない場合には，そのデー
タをキャンセルし，実際のアドレスによりデータ保持部
８から取り出されたデータにより命令を実行しなおす。
（実際のアドレスと予測アドレスとが一致，不一致の判
定を行う部分は図示を省略されている（実施例参
照））。

【００２３】本発明によれば，パイプライン処理におい
て，ロード命令等で必要なアドレス計算を省略でき，ロ
ードアドレス保持部へのアクセスは，命令フェッチのサ
イクルに行うことができる。そのため，命令フェッチ，
ロードアドレス保持部ヘのアクセス，予測アドレス計算
を１サイクルで行うことができる。また，アドレス計算
の結果が出るまで後続命令が待たされることがなくなる
ので，パイプライン処理を高速化することができる。

【００２４】

【発明の実施の形態】図２は，本発明のアドレス予測方
法の説明図であって，ベーシックブロックにロード命令
が３つある場合について，アドレス予測方法を説明した
ものである。

【００２５】ＥＡ２_-先頭はロード先頭命令のデータア
ドレス（予測アドレス）である。ＥＡ１_-先頭はロード先頭命令の前回の実効アドレス
（データが格納されているＲＡＭ上のアドレス）であ
る。

【００２６】ＥＡ１_-２番目は２番目の命令の前回の２
番目の実効アドレスである。ＥＡ１ _-３は３番目の命令
の前回の実効アドレスである。ＥＡ０_-先頭はロード先頭命令の前々回の実効アドレス
である。

【００２７】ＥＡ０_-２番目は２番目の命令の前々回の
実効アドレスである。ＥＡ０_-３番目は３番目の命令の前々回の実効アドレス
である。ｘはロード先頭命令の今回の予測データアドレ
ス（＝ＥＡ２_-先頭）である。

【００２８】ｙは今回の２番目の命令の予測データアド
レスである。ｚは今回の３番目の命令の予測データアド
レスである。ロード先頭命令の前回の実効アドレス（Ｅ
Ａ１_-先頭）と前々回の実効アドレス（ＥＡ１_-２番
目）の差をΔＷとする。

【００２９】前回のロード先頭命令の実効アドレス（Ｅ
Ａ１_-先頭）と前回の２番目の命令の実効アドレス（Ｅ
Ａ１_-２番目）の実行アドレスとの差をΔＷ’とする。
前回のロード先頭命令の実効アドレス（ＥＡ１_-先頭）
と前回の３番目の命令の実効アドレス（ＥＡ１_-３番
目）との差をΔＷ”とする。

【００３０】今回の予測アドレスを次のように定める。ｘ＝ＥＡ１_-先頭＋ΔＷ＝ＥＡ１_-先頭＋（ＥＡ１_-先頭−ＥＡ０_-先頭）ｙ＝ｘ＋ΔＷ’ ＝ｘ＋（ＥＡ１_-２番目−ＥＡ１_-先頭）ｚ＝ｘ＋ΔＷ” ＝ｘ＋（ＥＡ１_-３番目−ＥＡ１_-先頭）図３は本発明のロードアドレス予測装置の実施例であ
る。

【００３１】図３において，２０はロードアドレス予測
装置である。２１はロードアドレスキャッシュ（ＬＡ
Ｃ）であって，キャッシュメモリである（図１のロード
アドレス保持部に相当する）。ベーシックブロックのロ
ード命令のみに対応するもののみを保持し，ロード命令
のタグ（Ｔａｇ，ロード命令の自身のアドレス（プログ
ラムカウンタの値ＰＣ）），アドレス（Ａｄｄｒｅｓ
ｓ，ロード命令が前回用いたデータアドレス））。複数
のベーシックブロックのロード命令について保持するこ
とができ，アドレスの差分ΔＷ（Ｄｅｌｔａ），ベーシ
ックブロックのロード先頭命令であるかないかを表す情
報を表すＳ（１ビットの情報ヒット）をもつ。

【００３２】２２は比較器であって，プログラムカウン
タの示すアドレス（ＰＣ）とロードアドレスキャッシュ
のタグを比較するものである。２３は加算器であって，
データアドレスＡｗにΔＷを加算するものである。

【００３３】２４は予測制御部であって，ベージックブ
ロックのロード先頭命令の使用したデータアドレスの記
憶，差分であるΔ生成，Δを更新するかあるいは更新し
ないかの判定，Ｓフィールドの更新等の処理を行うもの
である。

【００３４】３６は予測正否判定部であって，予測アド
レスと命令実行部で実際に計算されたアドレス（データ
アドレス）を比較するものである。５１はΔ生成部５２はＳフィールド更新部５３は先頭命令アドレス記憶制御部である。

【００３５】５４はΔ更新部である。ロードアドレスキ
ャッシュ２１において，タグはロード命令のタグであり
ロード命令のアドレスを持つ。アドレスＡｗはその命令
が前回に用いたデータアドレス，ΔＷは，ロード先頭命
令に対しては前回と前々回のデータアドレスとの差，も
しくは２番目以降の命令に対しては，前回のロード先頭
命令のデータアドレスと前回のデータアドレスとの差，
ステータスビットＳは対応する命令がロード先頭命令で
あるかないかを表す。例えば，分岐命令が出現した後の
最初に出てきたロード命令ＰＣに対してビット１を立て
る。それ以外は０とする。Ｓ＝１であればロード先頭命
令，Ｓ＝０であれば２番目以降の命令であることを表
す。

【００３６】命令がフェッチされると，プログラムカウ
ンタの値ＰＣによりロードアドレスキャッシュ２１を検
索し，比較器２２でタグとＰＣを比較する。検索した結
果，一致したＰＣが存在した場合，ロードアドレスキャ
ッシュヒットとなる。そして，ヒットした場合，ロード
先頭命令であればＰＣのエントリに含まれる前回アクセ
スしたアドレス（Ａｗ）と前々回の差分値（ΔＷ）を加
算して今回の予測データアドレス（Ａｐ）を算出する
（Ａｐ＝Ａｗ＋ΔＷ）。あるいは，ベーシックブロック
の２番目以降のロード命令であれば，前回のロード先頭
命令のアドレス（データアドレス）と差分Δｗ’とによ
り予測アドレスＡｐを作成する。

【００３７】この予測アドレスＡｐを用いて，データキ
ャッシュアクセスを行う。そして，読み出したデータを
一時レジスタ（データ一時保持部）に書き込む。この一
時レジスタに保持されたデータは，実行部において実際
のアドレスが計算されるまで命令実行の演算に使用され
る。

【００３８】一方，予測正否判定部３６は，予測アドレ
スと実行アドレスの比較を行い，予測アドレスの正否を
判定する。Δ生成部はそのロード命令がロード先頭命令
の場合は，今回のその命令がアクセスしたデータアドレ
ス（実際のアドレス）と前回ロード先頭命令がアクセス
したデータアドレスとの差ΔＷを求める。また，ロード
命令が２番目以後の命令であれば，Δ生成部５１は，今
回その命令がアクセスしたデータアドレス（実際のアド
レス）と今回のロード先頭命令がアクセスしたデータア
ドレスとの差分ΔＷ’を求める。Δ更新部５４は，予測
正否判定部の判定結果が，予測アドレス不正解を判定し
たら，Δ生成部５１によりこのようして計算された差分
ΔＷ，ΔＷ’によりロードアドレスキャッシュの差分を
更新する。また，先頭命令アドレス記憶制御部５３によ
りロード先頭命令が求められ，ＳフィールドもＳフィー
ルド更新部５２により更新される。

【００３９】図４は本発明のロードアドレス予測装置を
含む周辺の全体ブロックの実施例構成図である。図４に
おいて，２０はロードアドレス予測装置である。

【００４０】２１はロードアドレスキャッシュである。
２４は予測制御部である。３１は命令キャッシュであっ
て，命令列を保持するものである（図１の命令保持部１
に相当する）。

【００４１】３２は命令実行部であって，アドレス計算
をして命令を実行するものである。３３はプログラムカ
ウンタである。３４はプログラムカウンタの更新処理部
であって，プログラムカウンタを更新（ｉｎｃｒｅｍｅ
ｎｔ）するものである。

【００４２】３５はデータキャッシュであって，データ
を保持するものである。３６は予測正否判定部であっ
て，予測アドレスの正否を判定するものである。３７は
一時レジスタであって，予測アドレスのデータを一時保
持するものである（図１のデータ一時保持部に相当す
る）。

【００４３】３８はレジスタファイルであって，命令実
行部３５で求めた実際のアドレスのデータを保持するも
のである。３９はセレクタであって，予測結果が正しい
場合に一時レジスタ３７のデータを選択し，予測結果が
正しくなかった場合にレジスタファイル３８に保持され
たデータを選択して出力するものである。

【００４４】図４の構成の動作を説明する。命令実行部
３２は命令キャッシュ３１から命令を取り出す。ロード
アドレス予測装置２０において比較器によりプログラム
カウンタの値とタグが比較され，ロード命令アドレスで
あるかないかが判定される。ロード命令アドレスであれ
ば，ロードアドレス予測装置２１において加算器により
予測アドレスが計算され，データキャッシュ３５より予
測アドレスのデータが取り出されて一時レジスタ３７に
保持される。一時レジスタ３７に保持されたデータは，
命令実行部３２で実際のアドレスが計算されて，予測ア
ドレスの正否が判定されるまで，命令実行部３２におい
て演算に使用される。予測アドレスが正しかった場合に
は，その演算データは継続して使用され，予測アドレス
が正しくなかった場合にはそれまでのデータはキャンセ
ルされ，命令実行部３２において計算された正しいアド
レスのデータに基づいて演算される。

【００４５】予測正否判定部３６は，命令実行部３２で
計算された実際のアドレスと予測アドレスを比較し，予
測アドレスの正否を判定する。そして，その実際のアド
レスのデータがデータキャッシュより取り出され，レジ
スタファイル３８に保持される。予測アドレスが正しく
なかった場合にはセレクタはレジスタファイル３８のデ
ータを選択して命令実行部３２に転送され，命令実行部
３２はそのデータで演算をしなおす。

【００４６】図５は本発明の実施例の動作説明図であ
る。図５において，２１はロードアドレスキャッシュで
ある。

【００４７】２２は比較器である。２３は加算器であ
る。２４は予測制御部である。

【００４８】３６は予測正否判定部である。５１はΔ生
成部（差分生成部）である。５２はＳフィールド更新部
である。

【００４９】５３は先頭命令アドレス記憶制御部であ
る。５４はΔ更新部である。図５により本発明の動作を
説明する。

【００５０】比較器２２はプログムカウンタの値ＰＣお
よびタグをロードアドレスキャッシュ２１から入力し，
比較しＰＣのプログラムがロードアドレス命令であるか
ないかを判定する。ロードアドレス命令であれば，その
旨の信号を予測制御部２４に通知する。

【００５１】加算器は２３は，予測制御部，ＰＣで指定
された命令のアドレスと差分を入力する。情報Ｓが１で
あれば，前回アドレスと差分ΔＷを加算し，予測アドレ
スを求める。また，情報Ｓが０であれば，ロード先頭命
令のアドレスと差分ΔＷ’あるいはΔＷ”を加算して予
測アドレスを求める。予測アドレスによりデータキャッ
シュがアクセスされ，予測アドレスのデータが取り出さ
れる。

【００５２】命令実行部で計算された実際のアドレスが
予測正否判定部３６に入力され，予測アドレスの正否が
判定される。予測アドレスが実際のアドレスと異なって
いた場合には，Δ生成部５１は，実際のアドレスと前回
のアドレスとの差を求め，ΔＷを更新し，Δ更新部５４
はロードアドレスキャッシュ２１の差分を更新する。ま
た，ベーシックブロックの２番目以降の命令について
は，Δ生成部５１は今回のロード先頭命令の実際のアド
レスとの自身の実際のアドレスとの差を求め，Δ更新部
５４は新たに求めた差分ΔＷ’により更新する。

【００５３】先頭命令アドレス記憶制御部５３は，命令
実行部の指示によりベーシックブロックの２番目以降の
命令の保持する命令のロード先頭命令のアドレスを更新
する。また，Ｓフィールド判定部５２は先頭命令アドレ
ス記憶制御部５３の指示によりＳ情報を更新する。

【００５４】図６は，本発明のパイプライン動作の説明
図であり，本発明のロード命令のパイプラインとアドレ
ス計算に使用するレジスタとの依存関係を示す。図６
(a)は，本発明のロードアドレス命令のパイプライン動
作を示すものである。

【００５５】本発明によれば，ロード命令等の命令実行
に必要なデータのアドレスを求めるアドレス計算を省略
でき，ロードアドレス保持部へのアクセスは，命令フェ
ッチのサイクルに行うことができる。そのため，命令フ
ェッチ，ロードアドレス保持部ヘのアクセス（ＬＡＣア
クセス），予測アドレス計算を１サイクルで行うことが
できる。そのため，本発明のロード命令のパイプライン
は，図６ (a)のように，３サイクルで可能になり，パイ
プライン処理を高速化することができる。

【００５６】図６ (b)は，本発明におけるロードアドレ
ス命令とアドレス計算命令の依存関係を示す。 (1) レジスタＲ１にデータ１ｄｄをセットする。

【００５７】(2) レジスタＲ１の内容とデータ２ｄｅ
のオア論理をとりレジスタＲ１にセットする。 (3) 予測アドレス〔ｐｒｅｄ〕のデータをレジスタＲ
４にセットする。

【００５８】(4) 予測アドレス〔ｐｒｅｄ〕のデータ
をレジスタＲ５にセットする。(3)と(4) のアドレスは
ロードアドレス予測装置により動的に予測されるため
に，独立にロード命令の実行を開始することができ，処
理が高速化される。

【００５９】(5) レジスタＲ５とレジスタＲ４の内容
の差をレジスタＲ６に格納する。

【００６０】

【発明の効果】本発明の請求項１の発明によれば，パイ
プライン処理でロード命令等が必要とするデータアドレ
スを前回の処理結果を元に予測的に生成することが可能
になる。

【００６１】本発明の請求項２の発明によれば，パイプ
ライン処理でロード命令等が必要とするデータアドレス
を前回の処理結果を元に予測的に生成し，ロード命令等
を実行できるので，ロード命令の処理時間を低減するこ
とができる。また，ロードアドレスのアドレス計算のた
めに後続命令が待たされることによるパイプラインの流
れの乱れを最小限にすることができ，実行終了までのサ
イクル数が軽減できる。そのため，計算機の並列処理を
高速化することができる。

【００６２】本発明の請求項３の発明によれば，パイプ
ライン処理でロード命令等が必要とするデータアドレス
を前回の処理結果を元に予測的に生成し，ロード命令等
を実行できるので，並列処理におけるロード命令の処理
時間を低減することができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明のアドレス予測方法の説明図である。

【図３】本発明のロードアドレス予測装置の実施例を示
す図である。

【図４】本発明のロードアドレス予測装置を含む周辺の
全体ブロックの実施例構成図である。

【図５】本発明の実施例の動作説明図である。

【図６】本発明のパイプライン動作の説明図である。

【図７】従来のパイプライン動作の説明図である。

【符号の説明】

１：命令保持部２：命令保持部２’：ロードアドレス予測装置３：ロードアドレス保持部４：差分生成部５：予測アドレス生成部８：データ保持部９：データ一時保持部

Claims

【特許請求の範囲】

【請求項１】順番に実行する命令を実行順に保持する
ベーシックブロックにおける命令であってデータアドレ
スのアドレス計算結果を必要とする命令（命令Ａとす
る）に対して，ベーシックブロック内の最初に出現する
命令Ａ（先頭命令Ａとする）に対して前回の先頭命令Ａ
の使用したデータアドレスと前々回に先頭命令Ａの使用
したデータアドレスとの差分ΔＷ，およびベーシックブ
ロックにおいて２番目以降に出現する命令Ａに対しては
前回のベーシックブロックの先頭命令Ａの使用したデー
タアドレスもしくは自身より前に位置する任意の命令Ａ
（命令Ｂとする）の前回使用したデータアドレスからの
差分ΔＷ’，およびベーシックブロック内の先頭命令Ａ
であるかないかを表す情報を持つロードアドレス保持部
と，現在データアドレスを必要とする先頭命令Ａに対し
ては前回の先頭命令Ａの使用したデータアドレスと該差
分ΔＷとによりデータアドレスを予測し，現在データア
ドレスを必要とする２番目以降の命令Ａに対しては前回
の先頭命令Ａもしくは命令Ｂの使用したデータアドレス
と該差分ΔＷ’とによりデータアドレスを予測する予測
アドレス生成部と，現在データアドレスを必要とする先
頭の命令Ａに対しては実際のデータアドレスと前回の先
頭命令Ａの使用したデータアドレスとの差分ΔＷ，現在
データアドレスを必要とする２番目以降の命令Ａに対し
ては実際のそのデータアドレスと前回の先頭命令Ａもし
くは前回の使用したデータアドレスの差分ΔＷ’を求
め，予測したデータアドレスと実際のデータアドレスが
異なった場合に，該差分によりアドレス命令保持部の差
分（ΔＷもしくはΔＷ’）を更新する差分生成部とを備
えることを特徴とするロードアドレス予測装置。
【請求項２】実行する命令を保持する命令保持部と，
命令を実行する命令実行部と，命令を実行するのに必要
なデータを保持するデータ保持部とを備え，命令を並列
処理する並列処理装置において，順番に実行する命令を
実行順に保持するベーシックブロックにおける命令であ
ってデータアドレスのアドレス計算結果を必要とする命
令（命令Ａとする）のデータアドレスを予測する予測ア
ドレス装置と，予測したデータアドレスに基づいて取り
出したデータを保持するデータ一時保持部と，予測した
データアドレスと実際のデータアドレスを比較する予測
正否判定部と，予測正否判定部の判定結果に従って該デ
ータ一時保持部の保持するデータもしくは実際のデータ
アドレスによりデータ保持部から取り出したデータを選
択するセレクタとを備え，ロードアドレス予測装置は，
ベーシックブロック内の最初に出現する命令Ａ（先頭命
令Ａとする）に対して前回の先頭命令Ａの使用したデー
タアドレスと前々回に先頭命令Ａの使用したデータアド
レスとの差分ΔＷ，およびベーシックブロックにおいて
２番目以降に出現する命令Ａに対しては前回のベーシッ
クブロックの先頭命令Ａの使用したデータアドレスもし
くは自身より前に位置する任意の命令Ａ（命令Ｂとす
る）の前回使用したデータアドレスからの差分ΔＷ’，
およびベーシックブロック内の先頭命令Ａであるかない
かを表す情報を持つロードアドレス保持部と，現在デー
タアドレスを必要とする先頭命令Ａに対しては前回の先
頭命令Ａの使用したデータアドレスと該差分ΔＷとによ
りデータアドレスを予測し，現在データアドレスを必要
とする２番目以降の命令Ａに対しては前回の先頭命令Ａ
もしくは命令Ｂの使用したデータアドレスと該差分Δ
Ｗ’とによりデータアドレスを予測する予測アドレス生
成部と，現在データアドレスを必要とする先頭の命令Ａ
に対しては実際のデータアドレスと前回の先頭命令Ａの
使用したデータアドレスとの差分ΔＷ，現在データアド
レスを必要とする２番目以降の命令Ａに対しては実際の
そのデータアドレスと前回の先頭命令Ａもしくは前回の
使用したデータアドレスの差分ΔＷ’を求め，予測した
データアドレスと実際のデータアドレスが異なった場合
に，該差分によりアドレス命令保持部の差分（ΔＷもし
くはΔＷ’）を更新する差分生成部とを備え，命令実行
部は予測したデータアドレスのデータにより命令を実行
し，予測したデータアドレスが実際のデータアドレスと
異なることが判明した時に，セレクタは実際のデータア
ドレスに基づくデータを選択し，命令実行部は予測した
データアドレスによる演算結果をキャンセルし，実際の
データアドレスのデータにより演算することを特徴とす
る並列処理装置。
【請求項３】並列処理装置で命令を実行するのに必要
なデータアドレスを予測するアドレス予測方法におい
て，順番に実行する命令を実行順に保持するベーシック
ブロックにおける命令であってデータアドレスのアドレ
ス計算結果を必要とする命令（命令Ａとする）に対し
て，ベーシックブロック内の最初に出現する命令Ａ（先
頭命令Ａとする）に対して前回の先頭命令Ａの使用した
データアドレスと前々回に先頭命令Ａの使用したデータ
アドレスとの差分ΔＷ，およびベーシックブロックにお
いて２番目以降に出現する命令Ａに対しては前回のベー
シックブロックの先頭命令Ａの使用したデータアドレス
もしくは自身より前に位置する任意の命令Ａ（命令Ｂと
する）の前回使用したデータアドレスからの差分Δ
Ｗ’，およびベーシックブロック内の先頭命令Ａである
かないかを表す情報を持つロードアドレス保持部し，現
在データアドレスを必要とする先頭命令Ａに対しては前
回の先頭命令Ａの使用したデータアドレスと該差分ΔＷ
とによりデータアドレスを予測し，現在データアドレス
を必要とする２番目以降の命令Ａに対しては前回の先頭
命令Ａもしくは命令Ｂの使用したデータアドレスと該差
分ΔＷ’とによりデータアドレスを予測することを特徴
とする並列処理装置におけるロードアドレス予測方法。