JPH10240678A - Extension input/output bus - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等に広く採用されている拡張入出力バスに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an extended input / output bus widely used in personal computers and the like.
【0002】[0002]
【従来の技術】パーソナルコンピュータは拡張性を持た
せるために汎用の拡張入出力バスを持つ。ユーザが希望
する機能を実現する場合には、この拡張入出力バスに独
自のハードウェアを接続する。こうした拡張入出力バス
の構成はパーソナルコンピュータの設計によって異な
り、拡張入出力バスに接続するハードウェアはパーソナ
ルコンピュータの設計に合わせて選択される。拡張入出
力バスには、I/Oレジスタ方式、共有メモリ方式及び
FIFO(先入れ先出しメモリ)方式がある。2. Description of the Related Art A personal computer has a general-purpose extended input / output bus in order to provide expandability. In order to realize a function desired by the user, original hardware is connected to the extended input / output bus. The configuration of such an extended input / output bus differs depending on the design of the personal computer, and the hardware connected to the extended input / output bus is selected according to the design of the personal computer. The extended input / output bus includes an I / O register system, a shared memory system, and a FIFO (first-in first-out memory) system.
【0003】I/Oレジスタ方式は、インタフェースの
レジスタを使ってデータを送受信する方式で、最も基本
的な構成で実現される。しかしながら、1ワード単位で
データをアクセスすることと、この入出力バスを介して
データを送受信するマスタプロセッサとスレーブプロセ
ッサとの間で、ハンドシェークをしながら送受信が行わ
れるため、動作速度の遅いプロセッサに影響を受けて、
動作速度の速いプロセッサのパフォーマンスを落として
しまう。[0003] The I / O register system is a system for transmitting and receiving data using a register of an interface, and is realized with the most basic configuration. However, since data is accessed in units of one word and transmission / reception is performed while handshaking between a master processor and a slave processor which transmit / receive data via the input / output bus, the processor having a low operating speed may be used. Affected,
It degrades the performance of fast processors.
【0004】共有メモリ方式は、マスタプロセッサとス
レーブプロセッサとが共有メモリを独自のタイミングで
リードライトする。従って、お互いに独立して動作する
ことができ、速度の速いCPUが速度の遅いCPUに影
響を受けないという効果がある。しかしながら、アドレ
ス空間を多く取れるアーキテクチャを持つパーソナルコ
ンピュータならばよいが、拡張入出力バスは広いアドレ
ス空間を持つことができないパーソナルコンピュータも
多く、汎用性が無い。また、オペレーティングシステム
によっては、アドレス空間に制限が存在することも多
く、採用が困難なことがある。In the shared memory system, a master processor and a slave processor read and write a shared memory at a unique timing. Therefore, they can operate independently of each other, and there is an effect that a fast CPU is not affected by a slow CPU. However, a personal computer having an architecture capable of taking a large address space is sufficient, but there are many personal computers which cannot have a wide address space because of the extended input / output bus, and there is no versatility. In addition, depending on the operating system, there are many restrictions on the address space, and it is sometimes difficult to employ the address space.
【0005】FIFO方式は先入れ先出しメモリを使用
してデータを交換する方式で、共有メモリ方式と同じよ
うに、マスタプロセッサとスレーブプロセッサとが独立
して動作できる。また、I/Oレジスタ方式と同様に、
アドレス空間は狭くてよく、拡張入出力バスに接続され
るハードウェアに関係なく、多くのデータを送ることが
できる利点がある。以上の点から、従来、パーソナルコ
ンピュータの拡張入出力バスとしては、FIFO方式が
広く採用されていた。[0005] In the FIFO system, data is exchanged using a first-in first-out memory, and the master processor and the slave processor can operate independently, as in the shared memory system. Also, similar to the I / O register method,
The address space may be small, and there is an advantage that a large amount of data can be transmitted regardless of the hardware connected to the extended input / output bus. In view of the above, the FIFO method has conventionally been widely used as an extended input / output bus of a personal computer.
【0006】[0006]
【発明が解決しようとする課題】ところで、上記のよう
な従来の拡張入出力バスには次のような解決すべき課題
があった。しかしながら、拡張I/Oバスをレジスタ数
の多い先入れ先出しメモリで構成すると、入り口側に比
較的少量のデータが書き込まれた場合に、出口側からそ
の最初のデータを読み出すまでの時間が長時間かかる。
即ち、データを読み出すプロセッサの動作速度が遅い場
合に、データアクセス速度が遅くなってしまうという問
題がある。However, the above-mentioned conventional extended input / output bus has the following problems to be solved. However, if the extended I / O bus is formed of a first-in first-out memory having a large number of registers, when a relatively small amount of data is written at the entrance, it takes a long time to read the first data from the exit.
That is, when the operation speed of the processor that reads data is low, the data access speed is low.
【0007】一方、拡張入出力バスをレジスタ数の少な
い先入れ先出しメモリで構成すると、レジスタにデータ
を書き込むプロセッサの速度がデータを読み出すプロセ
ッサの速度よりも遅い場合に、読み出す側のプロセッサ
が待たされ、パフォーマンスが低下してしまうという問
題がある。プロセッサの速度を考慮したレジスタ数を十
分に検討して選択すればよいが、それでは汎用性が無
い。逆に汎用性を持たせるため、レジスタ数の多い先入
れ先出しメモリと少ない先入れ先出しメモリの両方を搭
載した基板を用意することも考えられる。しかしなが
ら、これでは基板サイズが大きくなり部品点数も増える
ため、コストが高くなってしまうという問題がある。On the other hand, if the extended input / output bus is constituted by a first-in first-out memory having a small number of registers, when the speed of a processor that writes data to a register is lower than the speed of a processor that reads data, the processor on the reading side waits, and the performance is reduced. Is reduced. The number of registers may be selected by carefully considering the number of registers in consideration of the speed of the processor, but that is not versatile. Conversely, in order to provide versatility, it is conceivable to prepare a board on which both a first-in first-out memory having a large number of registers and a small first-in-first-out memory are mounted. However, this has a problem that the cost increases because the board size and the number of components increase.
【0008】[0008]
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成1〉複数のプロセッサの間で転送データを一時的
に保持するための先入れ先出しメモリを備えたものであ
って、この先入れ先出しメモリは、外部から供給するコ
ンフィグレーション信号によって、指定された任意の数
のレジスタを連結した回路を形成して動作するフィール
ドプログラマブルゲートアレイから構成され、それぞれ
異なる数のレジスタを連結するように指定する複数のコ
ンフィグレーション信号生成部と、これらのコンフィグ
レーション信号生成部の出力のうちいずれかを選択し
て、上記フィールドプログラマブルゲートアレイに供給
するセレクタとを備えたことを特徴とする拡張入出力バ
ス。The present invention employs the following structure to solve the above problems. <Structure 1> A first-in first-out memory for temporarily storing transfer data among a plurality of processors, wherein the first-in first-out memory has an arbitrary number specified by a configuration signal supplied from the outside. A plurality of configuration signal generators, each of which is constituted by a field programmable gate array that operates by forming a circuit in which the registers are connected to each other, and specifies that a different number of registers are to be connected, and outputs of these configuration signal generators A selector for selecting any one of the above and supplying the selector to the field programmable gate array.
【0009】〈構成2〉構成1において、セレクタは、
先入れ先出しメモリを介して接続されたプロセッサの動
作速度に対応する制御信号によって選択動作を制御され
ることを特徴とする拡張入出力バス。<Structure 2> In structure 1, the selector includes:
An extended input / output bus characterized in that a selection operation is controlled by a control signal corresponding to an operation speed of a processor connected via a first-in first-out memory.
【0010】[0010]
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例〉図1は、本発明の拡張入出力バスのブロック
図である。図において、マスタプロセッサ1は内部バス
2に接続されている。そして、内部バス2には、FPG
A(フィールドプログラマブルゲートアレイ)を介して
スレーブプロセッサ4が接続されている。このFPGA
3及びこれを制御する周辺回路を含めて本発明の拡張入
出力バスが構成される。FPGA3には、セレクタ6と
コンフィグレーションROM7が接続されている。ま
た、セレクタ6は選択制御部8の出力する信号によって
制御されるよう構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below using specific examples. FIG. 1 is a block diagram of an extended input / output bus according to the present invention. In the figure, a master processor 1 is connected to an internal bus 2. The internal bus 2 has an FPG
The slave processor 4 is connected via A (field programmable gate array). This FPGA
The extended input / output bus of the present invention is configured including the peripheral circuit 3 and peripheral circuits for controlling the same. A selector 6 and a configuration ROM 7 are connected to the FPGA 3. Further, the selector 6 is configured to be controlled by a signal output from the selection control unit 8.
【0011】FPGA3は、従来からよく知られている
ように、外部からコンフィグレーション信号Dを供給す
ることによって、様々な回路として動作させることがで
きる。これはLSI(高密度集積回路)等によって構成
される。ここでは、何種類かのコンフィグレーション信
号を出力できるように、複数のコンフィグレーションR
OM(リード・オンリ・メモリ)7が設けられている。
これらの出力は、いずれもセレクタ6に入力し、このセ
レクタ6によっていずれかのコンフィグレーションRO
M7の出力がFPGA3に供給されるように構成されて
いる。ここで、図2を用いてFIFO方式のI/Oバス
についてその動作を説明する。The FPGA 3 can be operated as various circuits by supplying a configuration signal D from the outside, as is well known in the art. This is constituted by an LSI (high density integrated circuit) or the like. Here, a plurality of configuration signals are output so that several types of configuration signals can be output.
An OM (read only memory) 7 is provided.
All of these outputs are input to the selector 6, and the selector 6 outputs any of the configuration ROs.
The output of M7 is supplied to FPGA3. The operation of the FIFO I / O bus will be described with reference to FIG.
【0012】図2は、FIFO方式I/Oバスの説明図
である。図に示すように、マスタプロセッサ1は内部バ
ス2に接続され、この内部バス2にFIFO9を介して
スレーブプロセッサ4が接続されている。こうした従来
の一般的なI/Oバスは、スレーブプロセッサ4がFI
FO9にデータを書き込むと、マスタプロセッサ1は、
先に書き込まれたデータから順番に読み出しを行い、そ
のデータを処理する。FIFO9はレジスタ5を複数連
結して構成される。スレーブプロセッサ4がデータを書
き込む場合にはFIFO9の書き込みポインタの指示に
従い、マスタプロセッサ1がデータを読み出す場合には
読み出しポインタの指示に従う。こうした動作では、ス
レーブプロセッサ4が1個データを書き込んだとする
と、マスタプロセッサ1はそのデータを読み出すため
に、読み出しポインタを新たなデータを発見するまで順
にインクリメントしデータを取り出すことになる。従っ
て、レジスタ数が非常に多いと、マスタプロセッサ1が
データを取り出すまでの時間が長くなる恐れがある。マ
スタプロセッサ1の動作速度が遅い場合、このレジスタ
数はあまり多く設定することはできない。FIG. 2 is an explanatory diagram of a FIFO I / O bus. As shown in the figure, a master processor 1 is connected to an internal bus 2, and a slave processor 4 is connected to the internal bus 2 via a FIFO 9. In such a conventional general I / O bus, the slave processor 4
When data is written to FO9, master processor 1
Reading is performed in order from the data written first, and the data is processed. The FIFO 9 is configured by connecting a plurality of registers 5. When the slave processor 4 writes data, it follows the instruction of the write pointer of the FIFO 9, and when the master processor 1 reads data, it follows the instruction of the read pointer. In such an operation, assuming that the slave processor 4 has written one piece of data, the master processor 1 sequentially increments the read pointer and retrieves the data until new data is found in order to read the data. Therefore, if the number of registers is very large, there is a possibility that the time until the master processor 1 retrieves data becomes long. When the operation speed of the master processor 1 is low, the number of registers cannot be set too large.
【0013】一方、スレーブプロセッサ4がFIFO9
にデータを書き込んだ場合に、レジスタ数があまり少な
いと、すぐにデータがいっぱいになる。従って、マスタ
プロセッサ1がデータを読み出すまでスレーブプロセッ
サ4はデータの書き込みを待つことになる。逆に、スレ
ーブプロセッサ4のデータ書き込み速度が遅い場合、マ
スタプロセッサ1はデータが書き込まれるまで読み出し
を待つことになる。即ち、レジスタ数が少ないと、FI
FO9によるバッファ効果が少なくなる。こうした関係
から、マスタプロセッサの動作速度等を考慮して、レジ
スタ数を自由に設定できるようにしたのが、図1に示す
本発明の拡張入出力バスである。On the other hand, the slave processor 4
If the number of registers is too small when data is written to the memory, the data is immediately full. Therefore, the slave processor 4 waits for data writing until the master processor 1 reads data. Conversely, when the data writing speed of the slave processor 4 is low, the master processor 1 waits for reading until data is written. That is, if the number of registers is small, FI
The buffer effect of the FO 9 is reduced. From such a relationship, it is the extended input / output bus of the present invention shown in FIG. 1 that allows the number of registers to be freely set in consideration of the operation speed and the like of the master processor.
【0014】図1のFPGA3は、即ち、コンフィグレ
ーション信号Dの指定するN個のレジスタ5から構成さ
れる先入れ先出しメモリとして動作する。レジスタ数を
いくつに指定するコンフィグレーション信号を出力する
かは、選択制御部8の出力信号によって定まる。例え
ば、選択制御部8は、プロセッサの動作速度Pを受け入
れて、その信号をセレクタ6の制御信号に変えるデコー
ダ等から構成される。また、選択制御部8はディップス
イッチ等から構成され、マニュアルで適切なレジスタ数
を選定することもできる。更に、マスタCPU等から適
切な選択制御信号を受け入れて、セレクタ6に供給する
レジスタ等から構成してもよい。The FPGA 3 of FIG. 1 operates as a first-in first-out memory composed of N registers 5 specified by the configuration signal D. The output of the selection control unit 8 determines the configuration signal for specifying the number of registers. For example, the selection control unit 8 is configured by a decoder or the like that receives the operation speed P of the processor and changes the signal into a control signal of the selector 6. Further, the selection control section 8 is constituted by a dip switch or the like, and can select an appropriate number of registers manually. Further, it may be configured by a register or the like that receives an appropriate selection control signal from the master CPU or the like and supplies the signal to the selector 6.
【0015】以上の構成の本発明の拡張入出力バスは次
のようにして使用される。図3には、本発明の拡張入出
力バスの動作説明図を示す。図の(a)、(b)、
(c)は、図1に示したFPGA3にそれぞれ内容の異
なるコンフィグレーション信号D1,D2,D3を供給
した場合の状態を示す。(a)は、コンフィグレーショ
ン信号D1を供給した場合で、32個のレジスタから成
るFIFOとして動作している。また、(b)は、コン
フィグレーション信号D2を供給することによって、F
PGA3が64個のレジスタから成るFIFOとして動
作している。(c)は、コンフィグレーション信号D3
を供給した場合で、FPGA3が256個のレジスタか
ら成るFIFOとして動作している。このように、プロ
セッサの動作速度等を考慮してコンフィグレーション信
号を選択すれば、FPGA3が自由にレジスタ数の異な
るFIFOに切り換えられる。The extended input / output bus of the present invention having the above configuration is used as follows. FIG. 3 is a diagram for explaining the operation of the extended input / output bus of the present invention. (A), (b),
(C) shows a state in which configuration signals D1, D2, and D3 having different contents are supplied to the FPGA 3 shown in FIG. (A) is a case where the configuration signal D1 is supplied, and operates as a FIFO consisting of 32 registers. (B) shows that F is supplied by supplying the configuration signal D2.
PGA3 operates as a FIFO consisting of 64 registers. (C) shows the configuration signal D3
Is supplied, the FPGA 3 operates as a FIFO composed of 256 registers. As described above, if the configuration signal is selected in consideration of the operation speed of the processor and the like, the FPGA 3 can be freely switched to a FIFO having a different number of registers.
【0016】なお、こうした切換えのタイミングは、装
置の電源をオンした後いつでもよい。電源をオンすると
き各種の回路をリセットするが、この操作の際に、レジ
スタ数を決定するようにしてもよい。Note that the timing of such switching may be any time after the power of the apparatus is turned on. Various circuits are reset when the power is turned on. In this operation, the number of registers may be determined.
【0017】[0017]
【発明の効果】以上説明した本発明の拡張入出力バス
は、FPGAを要求に応じて様々なレジスタ数の先入れ
先出しメモリとして動作させることができるので、プロ
セッサの動作速度等に対応して最適なレジスタ数を選定
し能率よくシステムを動作させることができる。また、
制御信号によって自由にレジスタ数を変更することがで
きるため汎用性が高い。しかも、レジスタ数の異なるF
IFOを何種類か基板上に搭載した場合に比べて、全体
として部品点数が少なく基板サイズの小さいものにする
ことができる。従って、汎用性の高い拡張入出力レジス
タとして十分コストの安いものが提供できる。The extended input / output bus of the present invention described above enables the FPGA to operate as a first-in first-out memory having various numbers of registers in response to requests. The number can be selected to operate the system efficiently. Also,
Since the number of registers can be freely changed by a control signal, the versatility is high. Moreover, F with different numbers of registers
As compared with the case where several types of IFOs are mounted on a board, the number of parts can be reduced as a whole and the board size can be reduced. Therefore, a sufficiently low-cost extended input / output register can be provided.
【図1】本発明の拡張入出力バスのブロック図である。FIG. 1 is a block diagram of an extended input / output bus of the present invention.
【図2】FIFO方式I/Oバスの説明図である。FIG. 2 is an explanatory diagram of a FIFO I / O bus.
【図3】本発明の動作説明図である。FIG. 3 is an operation explanatory diagram of the present invention.
1 マスタプロセッサ 2 内部バス 3 FPGA(フィールドプログラマブルゲートアレ
イ) 4 スレーブプロセッサ 5 レジスタ 6 セレクタ 7 コンフィグレーションROM(コンフィグレーショ
ン信号生成部) 8 選択制御部 D コンフィグレーション信号Reference Signs List 1 master processor 2 internal bus 3 FPGA (field programmable gate array) 4 slave processor 5 register 6 selector 7 configuration ROM (configuration signal generation unit) 8 selection control unit D configuration signal
Claims (2)
時的に保持するための先入れ先出しメモリを備えたもの
であって、 この先入れ先出しメモリは、外部から供給するコンフィ
グレーション信号によって、指定された任意の数のレジ
スタを連結した回路を形成して動作するフィールドプロ
グラマブルゲートアレイから構成され、 それぞれ異なる数のレジスタを連結するように指定する
複数のコンフィグレーション信号生成部と、 これらのコンフィグレーション信号生成部の出力のうち
いずれかを選択して、前記フィールドプログラマブルゲ
ートアレイに供給するセレクタとを備えたことを特徴と
する拡張入出力バス。1. A first-in, first-out memory for temporarily holding transfer data between a plurality of processors, wherein the first-in, first-out memory is an arbitrary one specified by an externally supplied configuration signal. A plurality of configuration signal generators, each of which is constituted by a field programmable gate array that operates by forming a circuit in which a number of registers are connected, and specifies a plurality of registers to be connected, respectively; A selector for selecting one of the outputs and supplying the selected output to the field programmable gate array.
ロセッサの動作速度に対応する制御信号によって選択動
作を制御されることを特徴とする拡張入出力バス。2. The extended input / output bus according to claim 1, wherein the selector is controlled in selection operation by a control signal corresponding to an operation speed of a processor connected via a first-in first-out memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6002797A JPH10240678A (en) | 1997-02-27 | 1997-02-27 | Extension input/output bus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6002797A JPH10240678A (en) | 1997-02-27 | 1997-02-27 | Extension input/output bus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10240678A true JPH10240678A (en) | 1998-09-11 |
Family
ID=13130188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6002797A Pending JPH10240678A (en) | 1997-02-27 | 1997-02-27 | Extension input/output bus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10240678A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6356109B1 (en) | 1999-02-10 | 2002-03-12 | Nec Corporation | Programmable device |
KR100393404B1 (en) * | 1999-08-11 | 2003-07-31 | 인터내셔널 비지네스 머신즈 코포레이션 | METHOD AND SYSTEM FOR PROGRAMMING FIELD PROGRAMMABLE GATE ARRAYS(FPGAs) |
WO2009060567A1 (en) * | 2007-11-09 | 2009-05-14 | Panasonic Corporation | Data transfer control device, data transfer device, data transfer control method, and semiconductor integrated circuit using reconfigured circuit |
-
1997
- 1997-02-27 JP JP6002797A patent/JPH10240678A/en active Pending
Cited By (4)
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JP5373620B2 (en) * | 2007-11-09 | 2013-12-18 | パナソニック株式会社 | Data transfer control device, data transfer device, data transfer control method, and semiconductor integrated circuit using reconfiguration circuit |
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