JPH10240630A - コンピュータシステム及び同システムに適用するメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】チェックポイント方式のメモリ状態回復機能を
有するコンピュータシステムにおいて、チェックポイン
ト処理時のメモリアクセスを集中を緩和して、チェック
ポイント処理時でのシステムの処理効率の低下を防止し
て高性能のシステムを実現することにある。 【解決手段】コピーバック方式のキャッシュメモリ機能
及びチェックポイント方式によるシステム回復機能を備
えたコンピュータシステムであって、メインメモリ３に
格納された情報を保存するためのＢＩバッファメモリ４
を有し、キャッシュメモリに保持されている更新データ
をメインメモリ３に書き戻すチェックポイント処理にお
いて、キャッシュメモリから更新データをメインメモリ
に書き戻す時点よりも以前に、メインメモリ３からＢＩ
バッファメモリ４にバックアップ用の情報を書き込む処
理を実行するように制御するメモリ制御部１１を備えた
システムである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にコピーバック
方式のキャッシュメモリ機能及びチェックポイント方式
によるシステム回復機能を備えたシステムに関し、例え
ばフォールト・トレラント・システムに適用するコンピ
ュータシステムに関する。

【０００２】

【従来の技術】従来、通常のコンピュータシステムで
は、プログラムを実行した場合に、一旦処理が進行する
と、ある原因により中断したときにその中断以前の状態
に戻って処理を再開するシステム回復機能は必ずしも一
般的な機能ではない。しかしながら、以下のような処理
またはシステムにおいては、システム回復機能は必要不
可欠な機能として重要である。具体的には、ソフトウェ
ア・デバッギング処理、フォールト・トレラント・シス
テム、およびバック・トラッキング処理などには有効な
機能となる。

【０００３】ソフトウェア・デバッギング処理にシステ
ム回復機能を適用すれば、プログラムの実行中に何らか
のエラーが発生した場合に、エラー発生以前の状態に遡
ることにより、プログラムエラーの原因を解析すること
ができる。フォールト・トレラント・システムに適用し
た場合には、何らかの故障により処理の続行が不可能に
なった場合、以前の状態に戻ってそこから処理を再開す
ることにより、システムを停止させることなく動作を継
続することができる。フォールト・トレラント技術につ
いては、文献「ＩＥＥＥ Ｃｏｍｐｕｔｅｒ，Ｖｏｌ．
２１，Ｎｏ．２，１９８８の“Ｐｈｉｌｉｐ Ａ Ｂｅ
ｒｎｓｔｅｉｎ，Ｓｅｑｕｏｉａ：ＡＦａｕｌｔ−Ｔｏ
ｌｅｒａｎｔ Ｔｉｇｈｔｌｙ Ｃｏｕｐｌｅｄ Ｍｕ
ｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｔｒａｎｓａｃｔ
ｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ”」などに開示されてい
る。また、バック・トラッキング処理（後戻り処理）は
論理型のプログラミング言語によるソフトウェアの基本
的操作である。この処理にシステム回復機能を適用し
て、メモリの内容を以前の状態に戻る機能に応用すれ
ば、バック・トラッキング処理を実現することができ
る。

【０００４】このようなシステム回復機能には、実際に
はメモリ状態回復機能が必要となるが、このメモリ状態
回復機能を実現する方法として、従来ではバックワード
手法が知られている。

【０００５】このバックワード手法を使用したシステム
として、図１８に示すように、プロセッサ１と、メモリ
制御部２と、メインメモリ３と、ビフォア・イメージ・
バッファメモリ（以下ＢＩバッファメモリと称する）４
とからなる構成のコンピュータシステムを想定する。こ
こで、ＢＩバッファメモリ４は、メインメモリ３のある
時点（例えばチェックポイント時点）から以前の記憶状
態を保持するためのメモリである。ＢＩバッファメモリ
４の単位エントリ（ＢＩエレメント）は、メインメモリ
３のアドレスとデータからなる。

【０００６】このシステムにおいて、プロセッサ１がメ
インメモリ３のあるロケーションＡ（アドレス値Ａとす
る）に、新規のデータＤｎをライトする場合を想定す
る。メモリ制御部２は、プロセッサ１からライト処理の
要求を受けると、メインメモリ３を更新する前に、同じ
ロケーションＡに格納されていた以前のデータＤを読出
し、ロケーションのアドレス値と共に、ＢＩバッファメ
モリ４に格納する。この処理後に、メモリ制御部２は、
新規のデータＤｎをメインメモリ３のロケーションＡに
書き込む。

【０００７】メモリ制御部２は、プロセッサ１からライ
ト処理の要求を受ける毎に、前記の動作を繰り返し、メ
インメモリ３のアドレスとデータをＢＩバッファメモリ
４の別なエントリに順次格納していく。メインメモリ３
を以前の状態に戻す場合には、ＢＩバッファメモリ４に
格納されたＢＩエレメントを、最新のものから順次読出
す。そして、そのＢＩエレメントのアドレスで示される
メインメモリ３のロケーションに、以前のデータＤを書
き込む。これにより、メインメモリ３を以前の状態に戻
すことができる。

【０００８】尚、一般的には、プログラムをある状態か
ら再開するためには、メインメモリ３の記憶内容（通常
ではプログラムとデータ）だけでなく、プロセッサ１の
内部状態（内部レジスタの内容）が必要である。このプ
ログラム再開方法として、所定の時間間隔でプログラム
の実行中のプロセッサの内部状態をメインメモリに保存
する、いわゆるチェックポイント方式がある。このチェ
ックポイント方式を前述のシステムに適用した場合に、
チェックポイント時点では、ＢＩバッファメモリ４をク
リアし、この時点でメインメモリ３に格納されていた以
前のデータ（プロセッサ１の内部状態を含む）を、ＢＩ
バッファメモリ４に格納する。従って、ＢＩバッファメ
モリ４には、最新のチェックポイント時点から現在まで
に更新されたメインメモリ３のロケーションの元の値が
保存されることになる。これにより、システムは、任意
の時点から最新のチェックポイント時点の以前からプロ
グラムを再開させることができる。このような技術につ
いては、文献「Ｒｏｋ Ｓｏｓｉｃ．Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ Ｎｅｗｓ，Ｖｏｌ．２
２，Ｎｏ．５，１９９４，“Ｈｉｓｔｏｒｙ Ｃａｃｈ
ｅ：ＨａｒｄｗａｒｅＳｕｐｐｏｒｔ ｆｏｒ Ｒｅｖ
ｅｒｓｅ Ｅｘｅｃｕｔｉｏｎ”」などに開示されてい
る。

【０００９】図１９は、前述のシステムを更に高信頼化
を追及したフォールト・トレラント・システムに適用す
るためにマルチプロセッサ化したシステムに適用した構
成を示す。このシステムは、Ｎ個のプロセッサ１-1〜１
-nがバス５を介して接続された形態のシステムである。
このようなシステムにおいても、メモリ制御部２、メイ
ンメモリ３、及びＢＩバッファメモリ４の動作は、前述
のシングルプロセッサのシステムと同様の制御により実
現できる。

【００１０】即ち、メモリ制御部２は、プロセッサ１-1
〜１-nからライト処理の要求を受ける毎に、メインメモ
リ３を更新する前にメインメモリ３からデータを読出
し、アドレスと共にＢＩバッファメモリ４に順次格納し
ていく。また、メインメモリ３を以前の状態に戻したい
場合には、同様にＢＩバッファメモリ４に格納されたＢ
Ｉエレメントを最新のものから順次読出し、そのアドレ
スで示されるメインメモリ３のロケーションにデータを
書き込む。さらに、チェックポイント方式を適用して、
所定の時間間隔でチェックポイントを設定することによ
り、チェックポイント時点でそれ以前のプロセッサ１-1
〜１-nの内部状態をＢＩバッファメモリ４に保存するこ
とにより、任意の時点からチェックポイントの時点に戻
ることができる。

【００１１】ところで、近年のコンピュータシステムで
は、プロセッサのデータ処理の高速化の手法として、キ
ャッシュメモリを使用するキャッシュ機能が一般的にな
っている。キャッシュ機能は、ライトスルー方式とコピ
ーバック方式（ライトバック方式）に大別される。ライ
トスルー方式は、プロセッサがライト命令を発行する
と、キャッシュメモリに保持されたデータと共に、それ
に対応するメインメモリのデータも同時に更新する。従
って、メモリ状態回復機能およびチェックポイント処理
のいずれも、前述と同様の方法と技術により実現するこ
とができる。

【００１２】一方、コピーバック方式は、プロセッサか
らのライト命令により、更新するのはキャッシュメモリ
の内容だけであり、メインメモリに対して直ぐには更新
しない。更新時期は、キャッシュメモリのエントリのリ
プレース（換言すれば、キャッシュラインの置換）の時
点で、更新された内容が書き出されることにより、メイ
ンメモリの内容が更新されることになる。従って、コピ
ーバック方式は、メインメモリのアクセス頻度が相対的
に小さいため、バスの使用効率を向上してシステムの性
能を高めることが可能である。

【００１３】ここで、キャッシュ機能を備えたシステム
では、プロセッサ、キャッシュメモリ、メインメモリの
それぞれのデータ転送は、キャッシュライン単位（ブロ
ックに相当するラインデータ単位）で実行される。な
お、キャッシュメモリは、データ本体を保持するデータ
領域及びデータのアドレスやアクセス履歴を保持するタ
グ領域からなり、いずれの領域もブロック単位（ライン
単位）に分割管理されている。

【００１４】図２０は、キャッシュ機能をマルチプロセ
ッサシステムに適用した構成である。このシステムにお
いて、メモリ状態回復機能を実現するための動作では、
メモリ制御部２は、キャッシュメモリ６-1〜６-nの各コ
ントローラからライト・ライン処理の要求を受けると、
メインメモリ３のロケーションＡラインからラインデー
タＤＬを読出し、これをアドレス値ＡＬと共にＢＩバッ
ファメモリ４に格納する。即ち、ラインデータＤＬとア
ドレス値ＡＬとが、ＢＩエレメントとしてＢＩバッファ
メモリ４に格納される。

【００１５】メインメモリ３を以前の状態に戻すメモリ
状態回復の要求時には、図２１のフローチャートに示す
ように、メモリ制御部２は、ＢＩバッファメモリ４に格
納されたＢＩエレメントを最新のものから順次読出し、
そのラインアドレスＡＬで示されるメインメモリ３のロ
ケーションに以前のラインデータＤＬを書き込む。これ
により、メインメモリ３を以前の状態に戻すことができ
る（ステップＳ７０〜Ｓ７２）。これにより、例えばシ
ステムの故障時にチェックポイント時にメインメモリ３
に格納したプロセッサの内部状態を戻すことができる。
従って、チェックポイント時点から、プログラムを再開
しシステムを回復することが可能となる（ステップＳ７
３，Ｓ７４）。

【００１６】チェックポイント方式では、チェックポイ
ント時に、プロセッサ１-1〜１-nの内部状態だけでな
く、キャッシュメモリ６-1〜６-nには保持されている
が、メインメモリ３には反映されていない更新データ
を、メインメモリ３に書き戻す処理が実行される。この
処理は、ソフトウェアまたは特別のハードウェアにより
実現現される。いずれにしても、チェックポイント時に
は集中して多数のライト・ライン処理の要求が発行され
ることになる。チェックポイント方式を適用したシステ
ムでは、１個のライト・ライン処理の要求に対して、メ
インメモリ３ではＢＩバッファメモリ４に格納すべき以
前のラインデータＤＬのリードアクセスと、更新データ
を書き込むライトアクセスの２回のメモリアクセスが必
要である。また、ＢＩバッファメモリ４では、１回のラ
イトアクセスが必要である。なお、一般的には、チェッ
クポイント処理中は通常の処理は実行できない。

【００１７】従って、コピーバック方式のキャッシュ機
能を備えたマルチプロセッサシステムにおいて、チェッ
クポイント方式が適用された場合には、ライト・ライン
処理集中して発生したときに多くのメモリアクセスが実
行されると、その期間は通常の処理は実行できないため
システムが停止したようになり、システム全体の処理効
率の低下を招く要因となる。その間システムが停止した
ようになって、全体の処理効率が低下してしまい好まし
くない。この傾向は、プロセッサ数の増大化やチェック
ポイント時でのキャッシュライン数の増大化に伴って顕
著になり、例えばマルチプロセッサシステムのような大
規模かつ高性能のシステムを構築する場合には、大きな
問題となる。

【００１８】

【発明が解決しようとする課題】前述したように、従来
のシステム回復機能を実現するためのチェックポイント
方式のメモリ状態回復機能を、特にコピーバック方式の
キャッシュ機能を備えたマルチプロセッサシステムに適
用した場合に、結果的にメモリアクセスが増大するた
め、チェックポイント時点での処理時間が増大し、シス
テム全体の処理効率の低下を招き、システム性能が劣化
するような問題がある。

【００１９】本発明の目的は、チェックポイント方式の
メモリ状態回復機能を有するコンピュータシステムにお
いて、チェックポイント処理時のメモリアクセスを集中
を緩和して、チェックポイント処理時でのシステムの処
理効率の低下を防止して、特にフォールト・トレラント
・システムのような大規模かつ高性能のシステムを実現
することにある。

【００２０】

【課題を解決するための手段】本発明は、コピーバック
方式のキャッシュメモリ機能及びチェックポイント方式
によるシステム回復機能を備えたコンピュータシステム
であって、メインメモリに格納された情報の全てまたは
一部を保存するためのバックアップ用のバッファメモリ
を有し、チェックポイント時にプロセッサの内部状態情
報をメインメモリに格納し、かつキャッシュメモリに保
持されている更新データをメインメモリに書き戻すチェ
ックポイント処理において、キャッシュメモリから更新
データをメインメモリに書き戻す時点よりも以前に、メ
インメモリからバッファメモリにバックアップ用の情報
を書き込む処理を実行するように制御するメモリ制御手
段を備えたシステムである。

【００２１】具体的には、バッファメモリは、チェック
ポイント処理時にクリアされて、チェックポイント時点
の以前にメインメモリに格納されていたデータ（プロセ
ッサの内部状態を含む）を保存する。メモリ制御手段
は、チェックポイント処理時にプロセッサの内部状態を
メインメモリに格納する。従って、メインメモリには、
最新のチェックポイント時点でのプロセッサの内部状態
が保持されている。

【００２２】本発明では、メモリ制御手段は、チェック
ポイント処理時のキャッシュメモリから更新データを書
き出す時点より以前に先行して、バッファメモリにメイ
ンメモリからのデータを格納するバックアップ処理を行
なう。従って、メモリ制御手段は、チェックポイント時
点ではキャッシュメモリから更新データをメインメモリ
に書き戻す処理を実行するが、前記のバックアップ処理
を実行しない。これにより、チェックポイント処理時に
は、バックアップ処理に伴うメインメモリとバッファメ
モリのアクセスは実行されないため、結果的にメモリア
クセスの集中化を分散させることができる。このため、
チェックポイント処理時におけるシステムの処理時間を
短縮化し、結果的にシステムの処理効率を向上させるこ
とができる。

【００２３】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。

【００２４】（第１の実施形態）図１は本実施形態のシ
ステム構成を示すブロック図であり、図２は本実施形態
に関係するタグメモリのエントリの一例を示す概念図で
あり、図３は本実施形態に関係するキャッシュラインの
状態を示す概念図であり、図４は本実施形態に関係する
メモリアクセスのタイミングチャート、図５と図６は本
実施形態の動作を説明するためのフローチャートであ
る。

【００２５】（システム構成）本システムは、ｎ個のプ
ロセッサ１-1〜１-nと、各プロセッサに対応するｎ個の
キャッシュメモリ６-1〜６-nと、メモリ制御部１１と、
メインメモリ３と、ＢＩバッファメモリ４と、タグメモ
リ１３とを有する。キャッシュメモリ６-1〜６-nとメモ
リ制御部１１とはバス１０を介して接続されている。バ
ス１０は、シェアード（ｓｈａｒｅｄ）応答信号線１０
ａ、モディファイド（ｍｏｄｉｆｉｅｄ）応答信号線１
０ｂ、コマンド（ｃｏｍｍａｎｄ）信号線１０ｃ、アド
レス／データ信号線１０ｄを含む。この他にも、アービ
トレーションを行なうための信号線などが含まれるが、
本発明の趣旨には直接に関係しないので省略する。

【００２６】アドレス／データ信号線１０ｄは、バスト
ランザクションのアドレス及びデータを転送するための
信号線である。アドレス／データ信号線１０ｄは、共通
の信号線を時分割で使う方式と、アドレス／データ各々
に対応する独立した信号線を設ける方式とがあり、いず
れの方式でもよい。コマンド信号線１０ｃは、バストラ
ンザクションの種類を示す他に、バストランザクション
に関する各種情報を転送するための信号線である。シェ
アード応答信号線１０ａは、他のプロセッサ／キャッシ
ュ・コントローラにより発行されたトランザクションに
対して、ラインを共有していることを通知するために使
用される。モディファイド応答信号線１０ｂは、他のプ
ロセッサ／キャッシュ・コントローラにより発行された
トランザクションに対して、ラインの更新データを保持
していることを通知するために使用される。

【００２７】メモリ制御部１１は、バス１０と直接に接
続されてバス制御を行なうバスインタフェース制御部１
１１と、メモリバス１２により接続されたメインメモリ
３及びＢＩバッファメモリ４へのアクセス制御を行なう
ためのメモリバス制御部１１３と、タグメモリ１３に接
続してタグメモリ１３に対するアクセス制御を行なうた
めのタグアクセス制御部１１４と、メインメモリ３の記
憶状態を保存するために必要な各種機能を制御するため
の状態保存制御部１１２とを有する。

【００２８】メモリバス１２は、ＢＩバッファメモリ４
に対するライトイネーブル（ＷＥ）／アウトプットイネ
ーブル（ＯＥ）信号線１２ａ、メインメモリ３に対する
ライトイネーブル（ＷＥ）／アウトプットイネーブル
（ＯＥ）信号線１２ｂ、コラムアドレス・ストローブ
（ＣＡＳ）信号線１２ｃ、ローアドレス・ストローブ
（ＲＡＳ）信号線１２ｄ、アドレス信号線１２ｅ、およ
びデータ信号線１２ｆを含む。

【００２９】ライトイネーブル（ＷＥ）信号はライトタ
イミングを通知するための信号であり、アウトプットイ
ネーブル（ＯＥ）信号はリードタイミングを通知するた
めの信号である。ＣＡＳ信号はコラムアドレスを指定す
るためのタイミングを通知する信号であり、ＲＡＳ信号
はローアドレスを指定するためのタイミングを通知する
信号である。アドレス信号線１２ｅはコラムアドレスと
ローアドレスを転送するための信号線であり、データ信
号線１２ｆはデータを転送するための信号線である。こ
こで、メインメモリ３及びＢＩバッファメモリ４は、Ｃ
ＡＳ信号線１２ｃ、ＲＡＳ信号線１２ｄ、アドレス信号
線１２ｅ、およびデータ信号線１２ｆを共有している。

【００３０】タグメモリ１３は、メインメモリ３の全ラ
インアドレスに対して１ビットのタグ情報を格納してい
る。タグ情報が“０”の場合は、ＢＩバッファメモリ４
には最新のチェックポイント時点でのデータ（メインメ
モリ３のバックアップ用データ）が格納されていないこ
とを示す。一方、タグ情報が“１”の場合は、ＢＩバッ
ファメモリ４には最新のチェックポイント時点でのデー
タが格納されていることを示す。

【００３１】（キャッシュ機能）本実施形態のキャッシ
ュメモリ６-1〜６-nを使用したキャッシュ機能は、コピ
ーバック方式を想定しており、後述する方式によりデー
タ一貫性保持のプロトコルを実現する。なお、キャッシ
ュ機能には通常ではコピーバックモード、ライトスルー
モード、ノンキャッシャブルモードの３種類のモードが
用意されている。いずれのモードを選択する方式につい
ては従来からの既知技術で実現できるものであり、例え
ばページ単位に指定する方法が知られている。

【００３２】キャッシュメモリ６-1〜６-nは、データ本
体であるラインデータを保持するデータ領域と、各ライ
ンデータの状態（アドレスやアクセス履歴など）を保持
するためのタグ領域から構成されている。このタグ領域
のエントリの一例を図２に示す。このエントリは、アド
レスタグＡＤ、バリッド（Ｖ）、モディファイド
（Ｍ）、シェアード（Ｓ）の各タグ情報を含む。キャッ
シュメモリ６-1〜６-nの各ラインは、対応するタグエン
トリのバリッド（Ｖ）、モディファイド（Ｍ）、シェア
ード（Ｓ）の３ビットの値の組合せにより、図３に示す
ように、４つの状態（インバリッド，クリーン・エクス
クルーシブ，クリーン・シェアード，モディファイド）
を示す。

【００３３】次に、コピーバック方式のキャッシュ機能
に関連したバスのトランザクションは以下（１）〜
（４）のようなものが含まれる。

【００３４】（１）リードライン（Ｒｅａｄ−Ｌｉｎ
ｅ）は、キャッシュラインのデータリード処理であり、
プロセッサ１-1〜１-nからのリードアクセスに対して、
キャッシュラインに当該ラインが存在せずにミスした場
合に発行される。

【００３５】（２）無効化を伴うリードライン（Ｒｅａ
ｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅ）は、
キャッシュラインのデータリード、及び他のキャッシュ
メモリのデータ無効化処理である。これは、プロセッサ
１-1〜１-nからのライトアクセスに対して、キャッシュ
ラインに当該ラインが存在せずにミスした場合に発行さ
れる。

【００３６】（３）ライト・ライン（Ｗｒｉｔｅ−Ｌｉ
ｎｅ）は、キャッシュラインのデータライト処理であ
る。これは、プロセッサ１-1〜１-nからの指示により、
キャッシュラインをメインメモリ３に書き出す場合、キ
ャッシュラインを置換する必要が生じて更新データがメ
インメモリ３に書き出される場合、及び、他のプロセッ
サからの要求に応じて更新データをメインメモリ３に書
き出す場合に発行される。

【００３７】（４）無効化（Ｉｎｖａｌｉｄａｔｅ）は
他のキャッシュメモリのデータ無効化処理である。これ
は、プロセッサ１-1〜１-nからのライトアクセスに対し
て、キャッシュラインに当該ラインが存在したが、クリ
ーン・シェアードであった場合に発行される。このトラ
ンザクション自身はアドレスの転送のみであり、データ
転送を伴わない。

【００３８】尚、一般的には、ここで示した以外のトラ
ンザクションもサポートされることが多いが、本発明の
趣旨には直接関係しないので説明を省略する。

【００３９】次に、前記のバストランザクションを使用
して、キャッシュメモリ間のデータ一貫性保持プロトコ
ルに関して、各構成の動作を説明する。

【００４０】（マスタプロセッサ）まず、アクセスを起
動する側のプロセッサの動作とそれに対応するキャッシ
ュメモリの状態遷移の様子（１）〜（６）を説明する。
いま仮に、プロセッサ１-1及びキャッシュメモリ６-1を
マスタとして想定する。

【００４１】（１）リード（キャッシュヒット）動作で
は、キャッシュメモリに対応するラインがバリッド
（Ｖ）の場合に、そのキャッシュメモリからデータを読
出す。バス１０にはトランザクションを発行しない。の
動作ではキャッシュラインの状態は不変である。

【００４２】（２）リード（キャッシュミス）動作で
は、キャッシュメモリに対応するラインがインバリッド
の場合に、バス１０にリードラインのトランザクション
を発行する。これに対して、モディファイド応答信号線
１０ｂがアサート（ａｓｓｅｒｔ）されたならば、他の
キャッシュメモリ中の一つがそのラインの更新データを
保持していることになるので、そのキャッシュメモリか
らメインメモリ３に書き出されるラインデータを取り込
み、マスタのキャッシュメモリ６-1に格納する。このと
き、キャッシュラインの状態をクリーン・シェアードと
する。

【００４３】一方、モディファイド応答信号線１０ｂが
アサートされず、シェアード応答信号線１０ａがアサー
トされたならば、他のキャッシュメモリがそのラインを
クリーンな状態で保持していることになるので、キャッ
シュラインの状態をクリーン・シェアードとする。この
場合は、メインメモリ３から読出されたデータを取り込
み、マスタのキャッシュメモリ６-1に格納する。

【００４４】また、モディファイド応答信号線１０ｂと
シェアード応答信号線１０ａの両方がアサートされない
場合には、どのキャッシュメモリもそのラインを保持し
ていないことになるので、キャッシュラインの状態をク
リーン・エクスクルーシブとする。この場合も、メイン
メモリ３から読出されたデータを取り込み、マスタのキ
ャッシュメモリ６-1に格納する。いずれの場合も、マス
タのキャッシュメモリ６-1はバス１０から取り込んだラ
インデータのうち、必要とされるデータをマスタのプロ
セッサ１-1に返す。

【００４５】（３）ライト（キャッシュヒット／モディ
ファイド）動作では、キャッシュメモリ６-1に対応する
ラインがモディファイド（Ｍ）の場合には、データをキ
ャッシュメモリに書き込む。バス１０にはトランザクシ
ョンを発行しない。このとき、キャッシュラインの状態
は不変である。

【００４６】（４）ライト（キャッシュヒット／クリー
ン・エクスクルーシブ）動作では、キャッシュメモリ６
-1に対応するラインがクリーン・エクスクルーシブの場
合に、データをキャッシュメモリに書き込む。バス１０
にはトランザクションを発行しない。このとき、キャッ
シュラインの状態をモディファイド（Ｍ）に変更する。

【００４７】（５）ライト（キャッシュヒット／クリー
ン・シェアード）動作では、キャッシュメモリ６-1に対
応するラインがクリーン・シェアードの場合に、バスに
無効化トランザクションを発行する。キャッシュライン
の状態をモディファイド（Ｍ）にして、キャッシュメモ
リ６-1にデータを書き込む。

【００４８】（６）ライト（キャッシュミス）動作で
は、キャッシュメモリ６-1に対応するラインがインバリ
ッドの場合に、バスに無効化を伴うリードラインのトラ
ンザクションを発行する。これに対して、モディファイ
ド応答信号線１０ｂがアサートされたならば、他のキャ
ッシュメモリの中の一つがそのラインの更新データを保
持していることになるので、そのキャッシュメモリから
メインメモリ３に書き出されるラインデータを取り込
み、キャッシュメモリ６-1に格納する。一方、モディフ
ァイド応答信号１８２がアサートされなければ、メイン
メモリ３から読出されたデータを取り込み、キャッシュ
メモリ６-1に格納する。いずれの場合も、キャッシュラ
インの状態をモディファイド（Ｍ）とし、データをキャ
ッシュメモリ６-1に書き込む。

【００４９】（スレーブプロセッサ）次に、あるプロセ
ッサ／キャッシュが発行したトランザクションに対し
て、他のプロセッサの動作とそれに対応するキャッシュ
メモリの状態遷移の様子（１）〜（４）を説明する。い
ま仮に、プロセッサ１-1及びキャッシュメモリ６-1をマ
スタとし、プロセッサ１-n及びキャッシュメモリ６-nを
スレーブであると想定する。

【００５０】（１）リードライン（Ｒｅａｄ−Ｌｉｎ
ｅ）のトランザクションが発行されると、キャッシュメ
モリ６-nに対応するラインをモディファイド（Ｍ）の状
態で保持している場合には、モディファイド応答信号線
１０ｂをアサートして、更新データを保持していること
を通知する。この後、ライト・ライン（Ｗｒｉｔｅ−Ｌ
ｉｎｅ）のトランザクションを発行して、更新データを
メインメモリ３に書き出す。このとき、キャッシュライ
ンの状態をクリーン・シェアードとする。一方、キャッ
シュメモリ６-nに対応するラインをクリーン・エクスク
ルーシブまたはクリーン・シェアードの状態で保持して
いる場合には、シェアード応答信号線１０ａをアサート
して、クリーンデータを保持していることを通知する。
いずれの場合も、キャッシュラインの状態をクリーン・
シェアードとする。また、キャッシュメモリ６-nに対応
するラインを保持していない場合（インバリッド）に
は、何も動作しない。

【００５１】（２）無効化を伴うリードライン（Ｒｅａ
ｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅ）のト
ランザクションが発行されると、キャッシュメモリ６-n
に対応するラインをモディファイド（Ｍ）の状態で保持
している場合には、モディファイド応答信号線１０ｂを
アサートして、更新データを保持していることを通知す
る。この後、ライト・ライン（Ｗｒｉｔｅ−Ｌｉｎｅ）
のトランザクションを発行して、更新データをメインメ
モリ３に書き出す。このとき、キャッシュラインの状態
をインバリッドとする。一方、キャッシュメモリ６-nに
対応するラインをクリーン・エクスクルーシブまたはク
リーン・シェアードの状態で保持している場合には、キ
ャッシュラインの状態をインバリッドとする。また、キ
ャッシュメモリ６-nに対応するラインを保持していない
場合（インバリッド）には、何も動作しない。

【００５２】（３）無効化（Ｉｎｖａｌｉｄａｔｅ）の
トランザクションが発行されると、キャッシュメモリ６
-nに対応するラインをクリーン・エクスクルーシブまた
はクリーン・シェアードの状態で保持している場合に
は、キャッシュラインの状態をインバリッドとする。一
方、キャッシュメモリ６-nに対応するラインを保持して
いない場合（インバリッド）には、何も動作しない。
尚、この場合、キャッシュメモリ６-nに対応するライン
をモディファイドの状態で保持していることはあり得な
い。

【００５３】（４）ライト・ライン（Ｗｒｉｔｅ−Ｌｉ
ｎｅ）のトランザクションが発行された場合には、何も
動作しない。

【００５４】（メモリ制御部の動作）次に、本実施形態
の要旨である各バストランザクションに対するメモリ制
御部１１の動作を図４乃至図６を参照して説明する。メ
モリ制御部１１では、各バストランザクションに対する
各動作は、バスインターフェース制御部１１１及び状態
保存制御部１１２により制御される。以下、各バストラ
ンザクションに対する各動作を説明する。

【００５５】まず、ライト・ライン（Ｗｒｉｔｅ−Ｌｉ
ｎｅ）のトランザクションが発行されると、メモリ制御
部１１のメモリバス制御部１１３が起動し、キャッシュ
メモリ６-1〜６-nから書き出されるラインデータをバス
インターフェース制御部１１１を介して取り込んで、メ
インメモリ３に書き込むライト動作を実行する（図５の
ステップＳ１，Ｓ２）。

【００５６】次に、無効化（Ｉｎｖａｌｉｄａｔｅ）の
トランザクションの場合には、タグアクセス制御部１１
４が起動し、無効対象のアドレスで示されるタグメモリ
１３のメモリロケーションからタグ情報を読出す（ステ
ップＳ３，Ｓ４）。

【００５７】ここで、タグメモリ１３は、メインメモリ
３の全ラインアドレスに対して１ビットのタグ情報を格
納している。タグ情報が“１”の場合は、最新のチェッ
クポイント時点でのデータが、既にＢＩバッファメモリ
４には格納されていることを示す。即ち、最新のチェッ
クポイント時点で、メインメモリ３に格納されたデータ
（プロセッサの内部状態などを含む）が、ＢＩバッファ
メモリ４にバックアップされていることを意味する（ス
テップＳ５のＹＥＳ，Ｓ６）。この場合には、メモリ制
御部１１は特に何も動作しない。

【００５８】一方、タグ情報が“０”の場合は、最新の
チェックポイント時点で、メインメモリ３に格納された
データがＢＩバッファメモリ４には格納されていないこ
とを示す（ステップＳ５のＮＯ）。この場合は、メモリ
バス制御部１１３が起動して、メインメモリ３の無効対
象のアドレスで示されるメモリロケーションからライン
データを読出す（ステップＳ７）。メモリバス制御部１
１３は、メインメモリ３から読出したラインデータをＢ
Ｉバッファメモリ４に書き込む（ステップＳ８）。さら
に、タグアクセス制御部１１４が再起動し、無効対象の
アドレスで示されるタグメモリ１３のメモリロケーショ
ンのタグ情報を“１”にセットする（ステップＳ９）。

【００５９】図４は、前述したメインメモリ３からのラ
インデータの読出し動作と、同時に読出したラインデー
タをＢＩバッファメモリ４に書き込むときのタイミング
チャートを示す。同図（Ａ）は、メモリバス１２におい
て、ＲＡＳ信号線１２ｄ、ＣＡＳ信号線１２ｃ、及びア
ドレス信号線１２ｅによるメインメモリ３のアドレス指
定を示すが、通常のメインメモリ３のアクセス動作と同
様である。但し、これらの信号はメインメモリ４とＢＩ
バッファメモリ４とで共有しているので、いずれに対し
ても同一メモリロケーションを指定することになる。

【００６０】同図（Ｂ）は、メインメモリ３に対するラ
イトイネーブル（ＷＥ）／アウトプットイネーブル（Ｏ
Ｅ）信号線１２ｂの各信号を示す。メインメモリ３から
ラインデータを読出す動作は、ライトイネーブル（Ｗ
Ｅ）信号をデアサートし、アウトプットイネーブル（Ｏ
Ｅ）信号をアサートすることにより実行される（時点
Ａ，Ｃ）。メインメモリ３からのリードデータは、同図
（Ｃ）に示すように、出力遅延の後に、データ信号線１
２ｆに出力される（時点Ｂ，Ｄ）。

【００６１】一方、ＢＩバッファメモリ４に対するライ
ンデータの書き込み動作は、メインメモリ３からのリー
ドデータがデータ信号線１２ｆに出力されるタイミング
で、同図（Ｄ）に示すように、ライトイネーブル（Ｗ
Ｅ）／アウトプットイネーブル（ＯＥ）信号線１２ａの
ライトイネーブル（ＷＥ）信号をアサートし、アウトプ
ットイネーブル（ＯＥ）信号をデアサートすることによ
り実行される（時点Ｂ，Ｄ）。以上のようなシーケンス
（図５のフローチャート）により、メモリバス制御部１
１３は、メインメモリ３からのラインデータの読出し動
作と同時に、読出したラインデータをＢＩバッファメモ
リ４に書き込むライト動作を実行する。

【００６２】次に、無効化を伴うリードライン（Ｒｅａ
ｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅ）のト
ランザクションが発行されたときのメモリ制御部１１の
動作を説明する。モディファイド応答信号線１０ｂがア
サートされた場合には、それをアサートしたキャッシュ
メモリは既に更新データを保持していることを示してお
り、対応するプロセッサが最新のチェックポイント時点
以降にライト動作を実行していることがわかる。従っ
て、そのチェックポイント時点以前のデータはＢＩバッ
ファメモリ４に格納されていることになり、改めてこの
アドレスのデータをＢＩバッファメモリ４に格納する必
要はない。このため、メモリ制御部１１は特に何も動作
しない。

【００６３】また、モディファイド応答信号線１０ｂが
アサートされない場合には、タグアクセス制御部１１４
が起動し、無効対象のアドレスで示されるタグメモリ１
３のメモリロケーションからタグ情報を読出す。タグ情
報が“１”の場合は、最新のチェックポイント時点での
データが、既にＢＩバッファメモリ４には格納されてい
るため、メモリバス制御部１１３が起動して、メインメ
モリ３の無効対象のアドレスで示されるメモリロケーシ
ョンからラインデータを読出す。バスインタフェース制
御部１１１は、読出されたラインデータをバス１０に出
力する。一方、タグ情報が“０”の場合は、メモリバス
制御部１１３が起動して、メインメモリ３の無効対象の
アドレスで示されるメモリロケーションからラインデー
タを読出す。メモリバス制御部１１３は読出し動作と同
時に、読出したラインデータをＢＩバッファメモリ４に
書き込む。バスインタフェース制御部１１１は、読出さ
れたラインデータをバス１０に出力する。さらに、タグ
アクセス制御部１１４が再起動し、無効対象のアドレス
で示されるタグメモリ１３のメモリロケーションのタグ
情報を“１”にセットする。ここで、メモリバス制御部
１１３がメインメモリ３からの読出し動作と同時に、読
出したラインデータをＢＩバッファメモリ４に書き込む
シーケンスは、図４のタイミングチャートで示すものと
同様である。

【００６４】リードライン（Ｒｅａｄ−Ｌｉｎｅ）のト
ランザクションが発行されたときに、モディファイド応
答信号線１０ｂがアサートされた場合には、メモリバス
制御部１１３が起動して、キャッシュメモリから書き出
されるラインデータを取り込み、メインメモリ３に書き
込む。また、モディファイド応答信号線１０ｂがアサー
トされない場合には、タグアクセス制御部１１４が起動
し、無効対象のアドレスで示されるタグメモリ１３のメ
モリロケーションからタグ情報を読出す。タグ情報が
“１”の場合は、最新のチェックポイント時点でのデー
タが、既にＢＩバッファメモリ４には格納されているた
め、メモリバス制御部１１３が起動して、メインメモリ
３の無効対象のアドレスで示されるメモリロケーション
からラインデータを読出す。バスインタフェース制御部
１１１は、読出されたラインデータをバス１０に出力す
る。一方、タグ情報が“０”の場合は、メモリバス制御
部１１３が起動して、メインメモリ３の無効対象のアド
レスで示されるメモリロケーションからラインデータを
読出す。メモリバス制御部１１３は読出し動作と同時
に、読出したラインデータをＢＩバッファメモリ４に書
き込む。バスインタフェース制御部１１１は、読出され
たラインデータをバス１０に出力する。さらに、タグア
クセス制御部１１４が再起動し、無効対象のアドレスで
示されるタグメモリ１３のメモリロケーションのタグ情
報を“１”にセットする。ここで、メモリバス制御部１
１３がメインメモリ３からの読出し動作と同時に、読出
したラインデータをＢＩバッファメモリ４に書き込むシ
ーケンスは、図４のタイミングチャートで示すものと同
様である。

【００６５】（チェックポイント処理）次に、チェック
ポイント処理について、図６のフローチャートを参照し
て説明する。チェックポイント方式では、所定のチェッ
クポイント時点で、プロセッサの内部状態をメインメモ
リ３に書き出す処理が実行される（ステップＳ１１）。
このとき、モディファイド状態（Ｍ）にあるキャッシュ
メモリのラインデータをメインメモリ３に書き戻し、状
態をクリーン・シェアードまたはインバリッドにセット
する（ステップＳ１２，Ｓ１３）。また、クリーン・エ
クスクルーシブ状態にあるキャッシュラインの状態もク
リーン・シェアードまたはインバリッドに変更する。メ
インメモリ３に対するラインデータの書き戻し処理は、
ライト・ライン（Ｗｒｉｔｅ−Ｌｉｎｅ）トランザクシ
ョンにより実行される。従って、この時点では、ＢＩバ
ッファメモリ４へのデータ保存が発生することはない。
また、ソフトウェアによりタグメモリ１３の内容を全て
クリアにする機能を起動する（ステップＳ１４）。チェ
ックポイント処理の機構は、従来技術と同様の技術によ
り実現することが可能である。

【００６６】ここで、チェックポイント後に、クリーン
・エクスクルーシブ状態が残ることを避ける理由は以下
の通りである。即ち、前述したように、クリーン・エク
スクルーシブの状態にあるキャッシュラインに対するデ
ータのライト動作の場合には、バス１０にはトランザク
ションが発行されることなく、キャッシュメモリ中で値
が書き換えられてしまう。このため、この時点でＢＩバ
ッファメモリ４には、最新チェックポイント時点でのメ
モリ状態を保存することができない。これに対応するた
めには、キャッシュメモリからメインメモリ３にライン
データが書き出されたとき、即ちライト・ライン（Ｗｒ
ｉｔｅ−Ｌｉｎｅ）トランザクションが発行されたとき
に、メモリ状態を保存する方法が考えられる。しかし、
この方法ではチェックポイント処理時間が長くなるとい
う問題がある。

【００６７】そこで、チェックポイント後に、クリーン
・エクスクルーシブ状態で残るキャッシュラインがなけ
れば、ライト動作の場合には、必ずバス１０に無効化
（Ｉｎｖａｌｉｄａｔｅ）または無効化を伴うリードラ
イン（Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄ
ａｔｅ）のいずれかのトランザクションが発行されるた
め、これをトリガ条件として、前述のようにチェックポ
イント時点のメモリ状態を保存することが可能となる。
また、リードライン（Ｒｅａｄ−Ｌｉｎｅ）のトランザ
クションに対して、シェアード応答信号線１０ａがアサ
ートされない場合には、クリーン・エクスクルーシブ状
態となる。このとき、リードライン（Ｒｅａｄ−Ｌｉｎ
ｅ）のトランザクションに対するメモリ制御部１１の動
作には、以前のメモリ状態をＢＩバッファメモリ４に保
存するための制御内容が含まれている。よって、最新チ
ェックポイント時点と次のチェックポイント時点との間
に、クリーン・エクスクルーシブの状態となるキャッシ
ュラインが発生することは何ら問題がない。

【００６８】以上のように本実施形態によれば、タグメ
モリ１３のタグ情報に基づいて、メモリバス制御部１１
３は、メインメモリ３からのラインデータの読出し動作
と同時に、読出したラインデータをＢＩバッファメモリ
４に書き込むライト動作を実行する。ここで、タグ情報
が“１”の場合は、最新のチェックポイント時点でのデ
ータが、既にＢＩバッファメモリ４には格納されている
ことを示す。即ち、最新のチェックポイント時点で、メ
インメモリ３に格納されたデータ（プロセッサの内部状
態などを含む）が、ＢＩバッファメモリ４にバックアッ
プされていることを意味する。従って、最新のチェック
ポイント時点では、キャッシュメモリからのデータの書
き出し時点よりも以前に、メインメモリ３からのデータ
の読出し処理が先行して実行されている。これにより、
チェックポイント時点では、キャッシュメモリに保持さ
れている更新データを含むラインデータを、メインメモ
リ３に書き出す処理だけでよい。即ち、チェックポイン
ト処理時において、従来ではメインメモリ３ではＢＩバ
ッファメモリ４に格納すべき以前のラインデータのリー
ドアクセスと、更新データを書き込むライトアクセスの
２回のメモリアクセスが必要であり、ＢＩバッファメモ
リ４では１回のライトアクセスが必要となる。これに対
して、本実施形態ではメインメモリ３に更新データを書
き込むライトアクセスだけでよい。従って、チェックポ
イント処理時のメモリアクセスを低減できるため、シス
テム全体の処理効率を向上させることが可能となる。

【００６９】なお、本実施形態において、リードライン
（Ｒｅａｄ−Ｌｉｎｅ）のトランザクションに対して、
メモリ制御部１１がシェアード応答信号線１０ａをアサ
ートすることにより、クリーン・エクスクルーシブ状態
を避けるようにしてもよい。この場合、常にキャッシュ
ラインがクリーン・エクスクルーシブ状態になることは
無いので、無効化（Ｉｎｖａｌｉｄａｔｅ）と無効化を
伴うリードライン（Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉ
ｎｖａｌｉｄａｔｅ）のいずれかのトランザクションの
ときだけ、最新チェックポイント時点のメモリ状態をＢ
Ｉバッファメモリ４に保存すればよい。

【００７０】さらに、本実施形態では、メインメモリ３
と同一容量のＢＩバッファメモリ４を使用することを想
定しており、かつメモリバス１２のＣＡＳ信号線１２
ｃ、ＲＡＳ信号線１２ｄ、アドレス信号線１２ｅ、およ
びデータ信号線１２ｆを共有しする構成を想定してい
る。よって、メインメモリ３において固定ビット故障等
の障害が発生した場合に、ＢＩバッファメモリ４をメイ
ンメモリ３として扱うように、ＢＩバッファメモリ４に
対するライトイネーブル（ＷＥ）／アウトプットイネー
ブル（ＯＥ）信号線１２ａおよびメインメモリ３に対す
るライトイネーブル（ＷＥ）／アウトプットイネーブル
（ＯＥ）信号線１２ｂを制御することにより、システム
再構成の後で処理を継続することが可能である。このよ
うな機構を内蔵すると、ＢＩバッファメモリ４を代替メ
モリとして使用可能なため、システムのメモリに対する
耐故障性を向上できる効果がある。

【００７１】さらに、本実施形態は、マルチプロセッサ
システムに適用する場合について説明したが、これに限
ることなく同様のキャッシュ機能を有することを条件と
して単一のプロセッサを有するシステムに対しても適用
可能である。また、キャッシュが単一でなく、階層構造
をとるシステムの場合にも同様に適用可能である。

【００７２】（第２の実施形態）第２の実施形態は、図
７に示すように、従来と同様の構成のメモリ制御部１１
を使用し、メインメモリ３とＢＩバッファメモリ４とを
有するメモリ装置３０がメモリバス１２に接続された構
成のシステムである。なお、コンピュータシステムを構
成する複数のプロセッサ１-1〜１-n及びキャッシュメモ
リ６-1〜６-nに関する構成は、前述の第１の実施形態の
場合と同様である（図１を参照）。

【００７３】（メモリ装置の構成）本実施形態に関係す
るメモリ装置３０は、図８に示すように、メインメモリ
３と、ＢＩバッファメモリ４と、タグメモリ１３と、メ
インメモリ３の記憶状態を保存するために必要な各種機
能を制御するための状態保存制御部１１２と、タグメモ
リ１３に接続してタグメモリ１３に対するアクセス制御
を行なうためのタグアクセス制御部１１４とから構成さ
れている。メインメモリ３には、メモリバス１２を構成
するライトイネーブル（ＷＥ）／アウトプットイネーブ
ル（ＯＥ）信号線１２ｂ、ＣＡＳ信号線１２ｃ、ＲＡＳ
信号線１２ｄ、アドレス信号線１２ｅ、およびデータ信
号線１２ｆがそれぞれ接続されている。状態保存制御部
１１２には、メインメモリ３に接続されたものと同様の
信号線１２ｂ〜１２ｆが接続されている。ＢＩバッファ
メモリ４には、ライトイネーブル（ＷＥ）／アウトプッ
トイネーブル（ＯＥ）信号線１２ｂ以外の信号線１２ｃ
〜１２ｆが接続されている。また、ＢＩバッファメモリ
４には、状態保存制御部１１２からライトイネーブル
（ＷＥ）／アウトプットイネーブル（ＯＥ）信号線３１
が接続されている。即ち、メインメモリ３、状態保存制
御部１１２、及びＢＩバッファメモリ４は、ＣＡＳ信号
線１２ｃ、ＲＡＳ信号線１２ｄ、アドレス信号線１２
ｅ、およびデータ信号線１２ｆを共有している。また、
メインメモリ３と状態保存制御部１１２は、ライトイネ
ーブル（ＷＥ）／アウトプットイネーブル（ＯＥ）信号
線１２ｂも共有している。

【００７４】第１の実施形態では、メモリ制御部１１は
バス１０上のキャッシュ制御信号を直接観測する方式が
採用されている。これに対して、本実施形態では、メモ
リ制御部１１はプロセッサ１-1〜１-n及びキャッシュメ
モリ６-1〜６-nの動作には直接追従せずに、メモリバス
１２上のトランザクションのみを監視して最新チェック
ポイント時点のデータの保存処理を実行する方式であ
る。

【００７５】以下、本実施形態の具体的な機能について
説明する。

【００７６】通常では、プロセッサ１-1〜１-nがメイン
メモリ３の内容を変更（ライト動作）する場合に、まず
メインメモリ３からデータを読出してキャッシュメモリ
６-1〜６-nに転送した後、メインメモリ３に対するライ
ト動作を実行する。即ち、メモリ装置３０からリードさ
れたデータを保持し、書換える前のメインメモリ３の記
憶内容を保存することができる。さらに、本実施形態で
は、メモリバス１２に発行されるリード・トランザクシ
ョンに対して状態保存の制御が実行される。以下、メモ
リ制御部１１とメモリ装置３０の各動作及びチェックポ
イント処理について説明する。

【００７７】（メモリ制御部１１）バストランザクショ
ン（１）〜（４）に対するメモリ制御部１１の動作は、
一般的なシステムと同様の機能を備えている。

【００７８】（１）ライト・ライン（Ｗｒｉｔｅ−Ｌｉ
ｎｅ）では、メモリバス制御部１１３が起動し、キャッ
シュメモリ６-1〜６-nから書き出されるラインデータを
取り込み、メモリバス１２にライト・トランザクション
を発行する。

【００７９】（２）無効化（Ｉｎｖａｌｉｄａｔｅ）で
は、本実施形態はキャッシュ制御に関係無いため、何も
処理しない。

【００８０】（３）無効化を伴うリードライン（Ｒｅａ
ｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅ）で
は、モディファイド応答信号線１０ｂがアサートされた
場合には、アサートしたキャッシュメモリが既に更新デ
ータを保持していることを示しており、そのキャッシュ
メモリに対応するプロセッサが最新のチェックポイント
以降にライト動作を実行していることが認識される。リ
ードデータはモディファイド応答信号１０ｂをアサート
したキャッシュメモリから返されるため、メモリバス１
２に対しては何も発行されない。一方、モディファイド
応答信号１０ｂがアサートされない場合は、メモリバス
１２にリード・トランザクションを発行し、応答データ
をバス１０に返す。

【００８１】（４）リードライン（Ｒｅａｄ−Ｌｉｎ
ｅ）では、モディファイド応答信号１０ｂがアサートさ
れた場合には、メモリバス制御部１１３が起動し、キャ
ッシュメモリ６-1〜６-nから書き出されるラインデータ
を取り込み、メモリバス１２にライト・トランザクショ
ンを発行する。一方、モディファイド応答信号１０ｂが
アサートされない場合は、メモリバス１２にリード・ト
ランザクションを発行し、応答データをバス１０に返
す。

【００８２】（メモリ装置３０）メモリ装置３０は、メ
モリ制御部１１からメモリバス１２上に発行されたトラ
ンザクションをそのまま実行する。以下、図１０のフロ
ーチャートを参照して動作を説明する。即ち、メモリバ
ス１２上にリード・トランザクションが発行された場合
には、メインメモリ３の要求アドレスをアクセスし、メ
インメモリ３から読出したリードデータをメモリバス１
２に返す（ステップＳ２０，Ｓ２１）。また、メモリバ
ス１２上にライト・トランザクションが発行された場合
には、メインメモリ３の要求アドレスに対してデータが
書き込まれる。

【００８３】ここで、本実施形態のタグメモリ１３は、
メインメモリ３の全ラインアドレスに対して１ビットの
タグ情報を格納している。タグ情報が“０”の場合は、
チェックポイント以降において、メモリバス１２上には
リード・トランザクションが発行されていないため、メ
インメモリ３には最新のチェックポイント時点でのデー
タがそのまま保存されていることを示す。即ち、ＢＩバ
ッファメモリ４には最新のチェックポイント時点でのデ
ータ（メインメモリ３のバックアップ用データ）が格納
されていないことを示す。

【００８４】一方、タグ情報が“１”の場合は、チェッ
クポイント以降にメモリバス１２上にリード・トランザ
クションが発行されて、キャッシュメモリへデータが送
出された事を意味する。この場合、以下のケース
（１），（２）が想定される。

【００８５】（１）メインメモリ３からキャッシュメモ
リへデータ転送が行われただけで、データはプロセッサ
から変更されていない。

【００８６】（２）メインメモリ３からキャッシュメモ
リへデータ転送が行われて、さらにデータがプロセッサ
により変更された。

【００８７】前記（１）の場合には、メインメモリ３上
にも最新チェックポイント時点のデータがそのまま残っ
てあるが、チェックポイント時にＢＩバッファメモリ４
から書き戻す処理を行っても同じデータを書き戻すため
矛盾は生じない。これに対して、前記（２）の場合には
ＢＩバッファメモリ４内のみに最新チェックポイント時
点のデータが残っている。従って、タグ情報が“１”の
場合には、ＢＩバッファメモリ４に最新のチェックポイ
ント時点でのデータが格納されていると想定される。

【００８８】次に、メモリ装置３０のＢＩバッファメモ
リ４、タグメモリ１３、状態保存制御部１１２、タグア
クセス制御部１１４による状態保存機能について説明す
る。まず、メモリバス１２上にライト・トランザクショ
ンが発行された場合には、状態保存機能としては何も動
作しない。

【００８９】一方、メモリバス１２上にリード・トラン
ザクションが発行された場合には、図１０のステップＳ
２２からの処理が実行される。

【００９０】状態保存制御部１１２は、タグアクセス制
御部１１４に対して、リード・トランザクションで要求
されたアドレスを送出する（ステップＳ２２）。タグア
クセス制御部１１４はタグメモリ１３をアクセスし、要
求アドレスに対応するタグ情報を読出す（ステップＳ２
３）。状態保存制御部１１２は、タグ情報に基づいて以
下の処理を実行する。

【００９１】即ち、タグ情報の値が“１”の場合には、
最新チェックポイント時点のデータが既にＢＩバッファ
メモリ４に格納されているため、状態保存制御部１１２
は何も動作しない。一方、タグ情報の値が“０”の場合
には、状態保存制御部１１２は、要求アドレスで示され
るメインメモリ３のメモリロケーションからラインデー
タを読出す（ステップＳ２４のＮＯ，Ｓ２５）。同時
に、メインメモリ３から読出されたラインデータをＢＩ
バッファメモリ４に書き込む（ステップＳ２６）。さら
に、状態保存制御部１１２はタグアクセス制御部１１４
を再起動して、無効対象のアドレスで示されるタグメモ
リ１３のメモリロケーションのタグ情報を“１”にセッ
トする（ステップＳ２８）。

【００９２】ここで、ラインデータをＢＩバッファメモ
リ４に書き込むときのタイミングは、前述の図４のタイ
ミングチャートと同様である。ＢＩバッファメモリ４に
対するライトイネーブル（ＷＥ）信号３１は状態保存制
御部１１２から出力される。

【００９３】次に、メインメモリ３の記憶状態を最新の
チェックポイント時点まで戻すための機能について説明
する。図９は、メモリ装置３０のメモリマッピングを示
す概念図である。本実施形態では、メモリ制御部１１に
は、全メモリ空間において、アドレスＸまでをメインメ
モリ３のメモリ空間として設定されて、このメモリ空間
を除くアドレスＹまでをタグメモリ１３のメモリ空間と
して設定されて、さらに、これらのメモリ空間を除くア
ドレスＺまでをＢＩバッファメモリ４のメモリ空間とし
て設定されていると想定する。これにより、メモリ制御
部１１は、メインメモリ３のメモリ領域だけでなく、ア
ドレスＸ〜Ｚまでのメモリ領域に対しても、メモリバス
１２上にトランザクションを発行できる。しかし、アド
レスＸ〜Ｚまでのメモリ領域はメインメモリ３には実装
されていない領域であるため、メモリバス１２上にトラ
ンザクションに対してメインメモリ３は何も動作しな
い。

【００９４】状態保存制御部１１２は、アドレスＸ〜Ｙ
までのメモリ領域に対するトランザクションに対して
は、タグアクセス制御部１１４を介してタグメモリ１３
に対してアクセスする。また、アドレスＹ〜Ｚまでのメ
モリ領域に対するトランザクションに対しては、状態保
存制御部１１２は信号線３１によりアウトプットイネー
ブル（ＯＥ）とライトイネーブル（ＷＥ）信号を出力し
て、ＢＩバッファメモリ４をアクセス制御する。このよ
うな機能により、メモリバス１２上のタグメモリ１３及
びＢＩバッファメモリ４に対するリソースアクセスを実
現する。

【００９５】（チェックポイント処理）次に、チェック
ポイント時点でのメモリ制御部１１とメモリ装置３０の
動作を説明する。この場合、以下の２通りの方法
（１），（２）が想定される。

【００９６】（１）キャッシュ・インバリッド型 チェックポイント時点では、メモリ制御部１１はプロセ
ッサの内部状態をメインメモリ３に書き出すと共に、モ
ディファイド、クリーン・エクスクルーシブ、クリーン
・シェアードの各状態にあるキャッシュラインをメイン
メモリ３に書き戻し、インバリッド状態とする。ここ
で、クリーン・シェアード状態がチェックポイント時点
で跨がる場合に、以下の問題が発生する。即ち、クリー
ン・シェアードのキャッシュラインに対して変更（ライ
ト要求）が行われても、バス１０上に無効化（Ｉｎｖａ
ｌｉｄａｔｅ）トランザクションが発行されるだけで、
メモリバス１２上では観測する事ができない。このた
め、本実施形態の方式ではＢＩバッファメモリ４には最
新のチェックポイント時点のデータを格納することがで
きないことになる。従って、本実施形態では、クリーン
・シェアード状態を残すことはできず、全てのキャッシ
ュラインをインバリッドにする必要がある。また、メイ
ンメモリ３へのラインデータの書き戻し処理について
は、ライト・ライン（Ｗｒｉｔｅ−Ｌｉｎｅ）トランザ
クションを使用して行なわれるため、このときにはＢＩ
バッファメモリ４へのデータ保存が発生することはな
い。さらに、ソフトウェアによりタグメモリ１３の内容
をクリアする機能を起動する。チェックポイント処理の
機構については、従来と同様の技術により実現できる。

【００９７】（２）キャッシュ・シェアードライン・リ
ード要求型 この方式では、メモリ制御部１１はチェックポイント時
点で、プロセッサの内部状態をメインメモリ３に書き出
すと共に、モディファイド状態にあるキャッシュライン
をメインメモリ３に書き戻し、状態をクリーン・シェア
ードまたはインバリッドとする。また、クリーン・エク
スクルーシブ状態にあるキャッシュラインの状態もクリ
ーン・シェアードまたはインバリッドに変更する。ま
た、メインメモリ３へのラインデータの書き戻し処理に
ついては、ライト・ライン（Ｗｒｉｔｅ−Ｌｉｎｅ）ト
ランザクションを使用して行なわれるため、このときに
はＢＩバッファメモリ４へのデータ保存が発生すること
はない。さらに、ソフトウェアによりタグメモリ１３の
内容をクリアする機能を起動する。ここで、前記（１）
の方式においてクリーン・シェアード状態がチェックポ
イント時点で跨がる場合に、クリーン・シェアード状態
を検索し、プロセッサからメインメモリ３に対して、リ
ードライン（Ｒｅａｄ−Ｌｉｎｅ）トランザクションを
発行する。これにより、ＢＩバッファメモリ４には最新
のチェックポイント時点のデータを格納することができ
る。なお、前記（１）の方式と同様に、チェックポイン
ト処理の機構については、従来と同様の技術により実現
できる。

【００９８】以上のように本実施形態においても、前述
の第１の実施形態と同様に、最新のチェックポイント時
点では、キャッシュメモリからのデータの書き出し時点
よりも以前に、メインメモリ３からのデータの読出し処
理が先行して実行されている。これにより、チェックポ
イント時点では、キャッシュメモリに保持されている更
新データを含むラインデータを、メインメモリ３に書き
出す処理だけでよい。即ち、チェックポイント処理時に
おいて、従来ではメインメモリ３ではＢＩバッファメモ
リ４に格納すべき以前のラインデータのリードアクセス
と、更新データを書き込むライトアクセスの２回のメモ
リアクセスが必要であり、ＢＩバッファメモリ４では１
回のライトアクセスが必要となる。これに対して、本実
施形態ではメインメモリ３に更新データを書き込むライ
トアクセスだけでよい。従って、チェックポイント処理
時のメモリアクセスを低減できるため、システム全体の
処理効率を向上させることが可能となる。

【００９９】なお、本実施形態は状態保存機構をメモリ
装置３０の内部に実装した構成とすることで、この状態
保存機構を汎用的なＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎｌｉ
ｎｅＭｅｍｏｒｙ Ｍｏｄｕｌｅ）やＤＩＭＭ（Ｄｕａ
ｌ Ｉｎｌｉｎｅ ＭｅｍｏｒｙＭｏｄｕｌｅ）のよう
なメモリモジュールに実装することが可能となり、同様
の効果が得られる。

【０１００】（第３の実施形態）図１１は、第３の実施
形態に関係するメモリ装置３０の構成を示すブロック図
である。なお、これ以外のメモリ制御部１１を含む構成
は、前述の第２の実施形態に関係するシステム構成（図
７を参照）と同様である。前述の第２の実施形態のメモ
リ装置３０は、ＢＩバッファメモリ４が、直接にメモリ
バス１２に接続された構成である。なお、ＢＩバッファ
メモリ４はメインメモリ３と同一記憶容量のメモリを想
定している。

【０１０１】これに対して、本実施形態のメモリ装置３
０は、図１１に示すように、状態保存制御部１１２とＢ
Ｉバッファメモリ４との間は、ライトイネーブル（Ｗ
Ｅ）／アウトプットイネーブル（ＯＥ）信号線３１、ラ
イトポインタ用アドレス信号線３２、アドレス信号線３
３、及びデータ線３４により接続されている。

【０１０２】ＢＩバッファメモリ４は、図１２に示すよ
うに、いわゆるスタッキング（ｓｔａｃｋｋｉｎｇ）と
称する内部構造を有し、後述するように、リード・トラ
ンザクションが発行されたときに、メインメモリ３から
アクセスされたアドレスとデータ（ラインデータ）をラ
イトポインタ（ライトポインタ用アドレス信号線３２）
により指示されるメモリロケーションに格納する。この
ライトポインタは、状態保存制御部１１２により生成さ
れて、通常では１カウントアップづつインクリメントさ
れる。

【０１０３】さらに、本実施形態は、タグアクセス制御
部１１４とタグメモリ１３とを使用しない機能および使
用する機能を備えている。便宜的に前者の機能の場合を
第１の方式と称し、後者を第２の方式と称する。以下、
本実施形態の動作を図１３と図１４のフローチャートを
参照して説明する。なお、メモリ制御部１１の動作は、
第２の本実施形態と同様であるため説明は省略する。

【０１０４】（第１の方式の動作）まず、メモリ制御部
１１からメモリバス１２上に、ライト・トランザクショ
ンが発行された場合には、メモリ装置３０は何も動作し
ない。

【０１０５】一方、メモリバス１２上にリード・トラン
ザクションが発行された場合には、メモリ制御部１１
は、メインメモリ３からリード・トランザクションによ
る要求アドレスのラインデータを読出す（ステップＳ３
０，Ｓ３１）。同時に、状態保存制御部１１２は、メイ
ンメモリ３から読出されたリードデータ（ラインデー
タ）を受取る（ステップＳ３２）。

【０１０６】次に、状態保存制御部１１２は、各信号線
３１〜３３によりライトイネーブル（ＷＥ）信号、ライ
トポインタ用アドレスおよびリード・トランザクション
の示すアドレスを出力し、データ信号線３４によりメイ
ンメモリ３から読出されたリードデータ（ラインデー
タ）をＢＩバッファメモリ４に送出する（ステップＳ３
３）。これにより、図１２に示すように、ＢＩバッファ
メモリ４のライトポインタにより指示されるスタック領
域に、メインメモリ３から読出されたリードデータとリ
ード・トランザクションの示すアドレスとが格納される
（ステップＳ３４）。そして、状態保存制御部１１２は
ライトポインタ用アドレスをインクリメントし、リード
・トランザクションが終了するまで前記の処理を繰り返
す（ステップＳ３５）。

【０１０７】ここで、状態保存制御部１１２は、ＢＩバ
ッファメモリ４からデータとアドレスを読出す機能を有
する。具体的には、前述の第２の実施形態の場合と同様
である。本実施形態の第１の方式はタグアクセス制御部
１１４とタグメモリ１３とを使用しないため、メモリバ
ス１２上にリード・トランザクションを発行する毎に、
メインメモリ３から読出されたデータとアドレスをＢＩ
バッファメモリ４に保存する。このため、同一アドレス
であっても、データとアドレスをＢＩバッファメモリ４
に複数回格納する可能性がある。

【０１０８】（第２の方式の動作）次に、図１４のフロ
ーチャートを参照して、タグアクセス制御部１１４とタ
グメモリ１３とを使用した方式について説明する。ま
ず、メモリ制御部１１からメモリバス１２上に、ライト
・トランザクションが発行された場合には、第１の方式
と同様にメモリ装置３０は何も動作しない。

【０１０９】一方、メモリバス１２上にリード・トラン
ザクションが発行された場合には、メモリ制御部１１は
リード・トランザクションによるメインメモリ３の要求
アドレスを送出する（ステップＳ４０，Ｓ４１）。ここ
で、状態保存制御部１１２は、タグアクセス制御部１１
４を介してタグメモリ１３をアクセスする（ステップＳ
４２）。

【０１１０】タグメモリ１３から読出されたタグ情報の
値が“１”の場合には、最新チェックポイント時点のデ
ータが既にＢＩバッファメモリ４に格納されているた
め、状態保存制御部１１２は何も動作しない（ステップ
Ｓ４３のＹＥＳ）。

【０１１１】一方、タグ情報の値が“０”の場合には、
状態保存制御部１１２は、要求アドレスで示されるメイ
ンメモリ３のメモリロケーションからラインデータを読
出す（ステップＳ４３のＮＯ，Ｓ４４）。同時に、メイ
ンメモリ３から読出されたラインデータとそのアドレス
をＢＩバッファメモリ４に書き込む（ステップＳ４
４）。ＢＩバッファメモリ４への書き込み処理は、前記
の第１の方式の場合と同様である。書き込み終了後に、
状態保存制御部１１２はライトポインタ用アドレスをイ
ンクリメントする（ステップＳ４５）。さらに、状態保
存制御部１１２はタグアクセス制御部１１４を再起動し
て、無効対象のアドレスで示されるタグメモリ１３のメ
モリロケーションのタグ情報を“１”にセットする（ス
テップＳ４６）。

【０１１２】ここで、第２の方式では状態保存制御部１
１２は、ＢＩバッファメモリ４とタグメモリ１３とから
それぞれデータを読出す機能を有する。具体的には、前
述の第２の実施形態の場合と同様である。さらに、本実
施形態の第２の方式はタグアクセス制御部１１４とタグ
メモリ１３とを使用するため、同一アドレスを複数回Ｂ
Ｉバッファメモリ４に格納することはない。従って、Ｂ
Ｉバッファメモリ４を効率的に使用することができる。

【０１１３】（チェックポイント処理）チェックポイン
ト処理では、前述の第２の本実施形態と同様に、以下の
２通りの方法（１），（２）が想定される。即ち、 （１）キャッシュ・インバリッド型 チェックポイント時点では、メモリ制御部１１はプロセ
ッサの内部状態をメインメモリ３に書き出すと共に、モ
ディファイド、クリーン・エクスクルーシブ、クリーン
・シェアードの各状態にあるキャッシュラインをメイン
メモリ３に書き戻し、インバリッド状態とする。メイン
メモリ３へのラインデータの書き戻し処理については、
ライト・ライン（Ｗｒｉｔｅ−Ｌｉｎｅ）トランザクシ
ョンを使用して行なわれるため、このときにはＢＩバッ
ファメモリ４へのデータ保存が発生することはない。ま
た、ソフトウェアによりＢＩバッファメモリ４のライト
ポインタをゼロクリアする。さらに、第２の方式では、
ソフトウェアによりタグメモリ１３の内容をクリアする
機能を起動する。チェックポイント処理の機構について
は、従来と同様の技術により実現できる。

【０１１４】（２）キャッシュ・シェアードライン・リ
ード要求型 この方式では、メモリ制御部１１はチェックポイント時
点で、プロセッサの内部状態をメインメモリ３に書き出
すと共に、モディファイド状態にあるキャッシュライン
をメインメモリ３に書き戻し、状態をクリーン・シェア
ードまたはインバリッドとする。また、クリーン・エク
スクルーシブ状態にあるキャッシュラインの状態もクリ
ーン・シェアードまたはインバリッドに変更する。

【０１１５】メインメモリ３へのラインデータの書き戻
し処理については、ライト・ライン（Ｗｒｉｔｅ−Ｌｉ
ｎｅ）トランザクションを使用して行なわれるため、こ
のときにはＢＩバッファメモリ４へのデータ保存が発生
することはない。また、ソフトウェアによりＢＩバッフ
ァメモリ４のライトポインタをゼロクリアする。さら
に、第２の方式では、ソフトウェアによりタグメモリ１
３の内容をクリアする機能を起動する。この後に、クリ
ーン・シェアード状態を検索し、プロセッサからメイン
メモリ３に対して、リードライン（Ｒｅａｄ−Ｌｉｎ
ｅ）トランザクションを発行する。ここで、前記（１）
の方式においてクリーン・シェアード状態がチェックポ
イント時点で跨がる場合に、これにより、ＢＩバッファ
メモリ４には最新のチェックポイント時点のデータを格
納することができる。なお、前記（１）の方式と同様
に、チェックポイント処理の機構については、従来と同
様の技術により実現できる。障害発生時には、最新のチ
ェックポイント時点に戻る場合、ＢＩバッファメモリ４
にスタックされたアドレスとデータを読出し、メインメ
モリ３に書き戻す。書き戻しの順序はスタックされたア
ドレスポインタを１づつデクリメントさせてゼロになる
まで処理を繰り返して実行することになる。

【０１１６】以上のように本実施形態においても、前述
の第２の実施形態と同様に、最新のチェックポイント時
点では、キャッシュメモリからのデータの書き出し時点
よりも以前に、メインメモリ３からのデータの読出し処
理が先行して実行されている。これにより、チェックポ
イント時点では、キャッシュメモリに保持されている更
新データを含むラインデータを、メインメモリ３に書き
出す処理だけでよい。即ち、チェックポイント処理時に
おいて、従来ではメインメモリ３ではＢＩバッファメモ
リ４に格納すべき以前のラインデータのリードアクセス
と、更新データを書き込むライトアクセスの２回のメモ
リアクセスが必要であり、ＢＩバッファメモリ４では１
回のライトアクセスが必要となる。これに対して、本実
施形態ではメインメモリ３に更新データを書き込むライ
トアクセスだけでよい。従って、チェックポイント処理
時のメモリアクセスを低減できるため、システム全体の
処理効率を向上させることが可能となる。

【０１１７】なお、本実施形態は状態保存機構をメモリ
装置３０の内部に実装した構成とすることで、この状態
保存機構を汎用的なＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎｌｉ
ｎｅＭｅｍｏｒｙ Ｍｏｄｕｌｅ）やＤＩＭＭ（Ｄｕａ
ｌ Ｉｎｌｉｎｅ ＭｅｍｏｒｙＭｏｄｕｌｅ）のよう
なメモリモジュールに実装することが可能となり、同様
の効果が得られる。

【０１１８】（第４の実施形態）本実施形態は、前述の
第２及び第３の実施形態がプロセッサがメインメモリ３
の内容を変更（ライト動作）する場合にキャッシュメモ
リにデータを転送するメモリバス１２上のリード・トラ
ンザクションに関するものであるのに対して、メモリバ
ス１２上のライト・トランザクションに関するものであ
る。

【０１１９】本実施形態のメモリ装置３０は、図１５に
示すように、メインメモリ３と状態保存制御部１１２以
外に、ライトバッファメモリ４０とミラーメモリ５０と
を有する。なお、これ以外のメモリ制御部１１を含む構
成は、前述の第２の実施形態に関係するシステム構成
（図７を参照）と同様である。ライトバッファメモリ４
０は、ＢＩバッファメモリ４と同様の内部構造（図１２
に示すスタッキング構造）を有し、後述するように、ラ
イト・トランザクション時のライトアドレスとライトデ
ータを格納する。状態保存制御部１１２とライトバッフ
ァメモリ４０との間は、ライトイネーブル（ＷＥ）／ア
ウトプットイネーブル（ＯＥ）信号線３１、ライトポイ
ンタ用アドレス信号線３２、アドレス信号線３３、及び
データ線３４により接続されている。ミラーメモリ５０
は、メインメモリ３と同一記憶容量を有する２重化メモ
リ構造を構成し、状態保存制御部１１２によりアクセス
制御される。状態保存制御部１１２とミラーメモリ５０
との間は、制御信号、アドレス、データの各信号線３５
が接続されている。ミラーメモリ５０は通常動作時には
使用されずに、特にチェックポイント時に状態保存制御
部１１２によりアクセス制御される。

【０１２０】（ライトバッファの動作）図１６のフロー
チャートに示すように、メモリ制御部１１からメモリバ
ス１２上にライト・トランザクションが発行されると、
メインメモリ３にはライト・トランザクションにより指
定されたライト要求アドレスにライトデータが書き込ま
れる（ステップＳ５０）。このとき、状態保存制御部１
１２は、ライトイネーブル（ＷＥ）信号、ライトポイン
タ用アドレス、メインメモリ３のライト要求アドレスお
よびライトデータをライトバッファメモリ４０に送出す
る（ステップＳ５１）。これにより、ライトバッファメ
モリ４０には、メインメモリ３に関係するライト要求ア
ドレスとライデータが格納される（ステップＳ５２）。
このライトバッファメモリ４０に対するライト動作が終
了すると、状態保存制御部１１２はライトポインタ用ア
ドレスをインクリメントして前記の処理を繰り返す（ス
テップＳ５３）。

【０１２１】一方、メモリバス１２にリード・トランザ
クションが発行された場合には、ライトバッファメモリ
４０は動作しない。また、状態保存制御部１１２はライ
トバッファメモリ４０およびミラーメモリ５０に対する
読出し機能を有する。具体的には、前述の第２の実施形
態の場合と同様である。なお、本実施形態では、前述し
たようなタグアクセス制御部１１４とタグメモリ１３と
を使用しないため、メモリバス１２上にライト・トラン
ザクションを発行する毎に、メインメモリ３に書き込ま
れるライトデータとアドレスをライトバッファメモリ４
０に保存する。このため、同一アドレスであっても、デ
ータとアドレスをライトバッファメモリ４０に複数回格
納する可能性がある。

【０１２２】（チェックポイント処理）次に、図１７の
フローチャートを参照して、チェックポイント時点での
ライトバッファメモリ４０とミラーメモリ５０の動作を
説明する。メモリ制御部１１は、チェックポイント時点
では、プロセッサの内部状態をメインメモリ３に書き出
すと共に、モディファイド状態にあるキャッシュライン
をメインメモリ３に書き戻す（ステップＳ６０）。この
とき、キャッシュラインの状態をクリーン・シェアード
またはインバリッドとする。また、クリーン・エクスク
ルーシブ状態にあるキャッシュラインの状態もクリーン
・シェアードまたはインバリッドに変更とする。

【０１２３】メインメモリ３へのラインデータの書き戻
し処理はライト・ライン（Ｗｒｉｔｅ−Ｌｉｎｅ）トラ
ンザクションを使用して実行されるため、状態保存制御
部１１２はラインデータをライトバッファメモリ４０に
保存する（ステップＳ６１）。プロセッサからの内部状
態の全ての書き出しが終了すると、状態保存制御部１１
２はライトバッファメモリ４０の記憶内容をミラーメモ
リ５０に書き込む処理を実行する（ステップＳ６２のＹ
ＥＳ，Ｓ６３）。即ち、状態保存制御部１１２は、ライ
トバッファメモリ４０に格納されているライトデータを
スタックのゼロ番地から順に読出して、ミラーメモリ５
０にライトする。このとき、状態保存制御部１１２は、
ライトバッファメモリ４０からのリード動作及びミラー
メモリ５０に対するライト動作をパラレルに実行しても
よいし、またプロセッサを介して前記のリード動作とラ
イト動作をシリアルに実行してもよい。

【０１２４】ミラーメモリ５０に対するライト動作の終
了時点では、メインメモリ３とミラーメモリ５０との記
憶内容は一致している。状態保存制御部１１２はライト
バッファ用ライトポインタをゼロクリアにする（ステッ
プＳ６４）。

【０１２５】以上のように本実施形態によれば、ライト
バッファメモリ４０には最新のチェックポイント以降
に、メインメモリ３にライトされたデータが保存されて
いる。一方、ミラーメモリ５０には、最新のチェックポ
イント時点でのメインメモリ３のデータが格納されるこ
とになる。従って、システムの障害発生時において、通
常では最新のチェックポイント時点からシステムの動作
が再開されることになるが、ミラーメモリ５０のデータ
を全てメインメモリ３に書換えることで、その最新のチ
ェックポイント時点に戻ることができる。また、メイン
メモリ３のラインデータを書込む処理を、ライトバッフ
ァメモリ４０を使用して一定時間遅延させることによ
り、オーバヘッドの小さいメモリ状態保存機能を実現す
ることができる。なお、本実施形態は状態保存機構をメ
モリ装置３０の内部に実装した構成とすることで、この
状態保存機構を汎用的なＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ
ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）やＤＩＭＭ
（Ｄｕａｌ Ｉｎｌｉｎｅ ＭｅｍｏｒｙＭｏｄｕｌ
ｅ）のようなメモリモジュールに実装することが可能と
なり、同様の効果が得られる。

【０１２６】

【発明の効果】以上詳述したように本発明によれば、第
１にメインメモリからデータラインを読出してバッファ
メモリにバックアップする処理を、キャッシュメモリか
らのデータ書出し時点よりも以前に先行して実行するた
め、チェックポイント処理時にはキャッシュメモリに保
持されていた更新データをメインメモリに書き出すだけ
でよい。従って、チェックポイント処理時でのメモリア
クセスを軽減できるため、システムのオーバヘッドを小
さくすることができるという効果がある。また、チェッ
クポイント終了時には、メインメモリのキャッシュライ
ン単位の全アドレスに対して、バッファメモリにチェッ
クポイント時点のメモリ状態を格納していないことをタ
グメモリに記録する必要があるが、この処理をハードウ
ェアで行うことにより、チェックポイント処理を高速化
することができるという効果もある。第２に、メインメ
モリへのリード・トランザクションが発行されたとき
に、バッファメモリにチェックポイント時点でのメモリ
状態を保存することにより、キャッシュメモリに格納し
ていなかったデータラインの中で、プロセッサがアクセ
スする必要が生じたデータラインは、全てバッファメモ
リにバックアップすることができる。また、チェックポ
イント終了時に所定の状態のキャッシュラインが存在し
なければ、チェックポイント後初めてキャッシュメモリ
に格納していたデータラインの値を更新する際には、必
ず無効化機能を有するトランザクションが発行されるた
め、チェックポイント終了時にキャッシュメモリに格納
されていたデータラインの中で、プロセッサが値を変更
したデータラインは、全てバッファメモリにバックアッ
プすることができる。よって、チェックポイント終了時
に全てのキャッシュメモリで所定の状態のキャッシュラ
インが存在しないようにソフトウェアおよびハードウェ
アで制御すれば、トランザクションを発行せずに値を更
新するよう制御するライン状態が存在したとしても、プ
ロセッサが値を変更または変更する可能性のあるデータ
ラインのチェックポイント時点でのメモリ状態を全てバ
ッファメモリに格納することができるので、チェックポ
イント時のオーバヘッドを小さくすることができるとい
う効果がある。

【０１２７】第３に、キャッシュメモリからのリード・
トランザクションに対して通知機能を用いて共有してい
る旨を通知することにより、更新されていないデータラ
インに対してプロセッサがライトを実行した際には必ず
無効化機能を含むトランザクションが発行され、該デー
タラインのチェックポイント時点でのメモリ状態をバッ
ファメモリに格納することができるので、チェックポイ
ント時のオーバヘッドを小さくすることができるという
効果がある。また、更新されていないデータラインに対
してプロセッサがライトを実行した場合には、必ず無効
化機能を含むトランザクションが発行されるので、チェ
ックポイント時のオーバヘッドを小さくすることができ
るという効果がある。さらに、メインメモリと同容量の
バッファメモリをメインメモリとして使用する機能を付
加することにより、バッファメモリを代替メモリとして
使用することが可能となる。これによりシステムのメモ
リに対する耐故障性が向上するという効果がある。

【０１２８】第４に、メモリ状態を保存するのに必要な
処理をメモリ装置内で全て行うため、メモリ状態保存に
関する特別な機能を持たない通常のメモリアクセス制御
部を用いて、高信頼計算機を構築することができる。ま
た、メモリバス上のリード・トランザクションが発行さ
れた場合に、バッファメモリにリードアドレスとリード
ラインデータを格納するといった制御にタグメモリの制
御を付加したことにより、同一アドレスを複数回バッフ
ァメモリに格納することがなくなり、バッファメモリを
効率良く使用することが可能となるという効果がある。

【０１２９】第５に、メモリバス上のライト・トランザ
クションが発行されたときに、メインメモリのライト対
象アドレスとライトデータラインをバッファメモリに格
納し、新たなチェックポイント時点では、バッファメモ
リに格納されているライトアクセス時のアドレスとデー
タラインを基に、ミラーメモリの内容をメインメモリと
同一の記憶内容に更新する。従って、システムエラーに
より処理が続行できなくなった時にも、最新のチェック
ポイント時点でのメインメモリの記憶内容がミラーメモ
リに保存されているため、最新のチェックポイント時点
の状態に戻してその時点から処理を再開することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に関係するシステム構
成を示すブロック図。

【図２】第１の実施形態に関係するタグメモリのエント
リの一例を示す概念図。

【図３】第１の実施形態に関係するキャッシュラインの
状態を示す概念図。

【図４】第１の実施形態に関係するメモリアクセスのタ
イミングチャート。

【図５】第１の実施形態の動作を説明するためのフロー
チャート。

【図６】第１の実施形態の動作を説明するためのフロー
チャート。

【図７】第２の本実施形態に関係するシステム構成を示
すブロック図。

【図８】第２の本実施形態に関係するメモリ装置の構成
を示すブロック図。

【図９】第２の本実施形態に関係するメモリ装置のメモ
リマッピングを示す概念図。

【図１０】第２の本実施形態の動作を説明するためのフ
ローチャート。

【図１１】第３の実施形態に関係するメモリ装置の構成
を示すブロック図。

【図１２】第３の実施形態に関係するＢＩバッファメモ
リの内部構造を示す概念図。

【図１３】第３の実施形態の動作を説明するためのフロ
ーチャート。

【図１４】第３の実施形態の動作を説明するためのフロ
ーチャート。

【図１５】第４の実施形態に関係するメモリ装置の構成
を示すブロック図。

【図１６】第４の実施形態の動作を説明するためのフロ
ーチャート。

【図１７】第４の実施形態の動作を説明するためのフロ
ーチャート。

【図１８】従来のバックワード手法を使用したシステム
の構成を示すブロック図。

【図１９】従来のメモリ状態保存機能をマルチプロセッ
サシステムに適用した構成を示すブロック図。

【図２０】従来のメモリ状態保存機能をキャッシュ機能
付きのマルチプロセッサシステムに適用した構成を示す
ブロック図。

【図２１】従来のメモリ状態回復処理を説明するための
フローチャート。

【符号の説明】

１，１-1〜１-n…プロセッサ ２，１１…メモリ制御部 ３…メインメモリ ４…ビフォア・イメージ・バッファメモリ（ＢＩバッフ
ァメモリ） ６-1〜６-n…キャッシュメモリ １０…バス １１…メモリ制御部 １２…メモリバス １３…タグメモリ ３０…メモリ装置 ４０…ライトバッファメモリ ５０…ミラーメモリ １１１…バスインタフェース制御部 １１２…状態保存制御部 １１３…メモリバス制御部 １１４…タグアクセス制御部

Claims (20)

【特許請求の範囲】
1. 【請求項１】 コピーバック方式のキャッシュメモリ機
   能及びチェックポイント方式によるシステム回復機能を
   備えたコンピュータシステムであって、 プロセッサの情報処理に必要なプログラムを含む情報を
   格納するメインメモリと、 前記メインメモリに格納された情報の全てまたは一部を
   保存するためのバックアップ用のバッファメモリと、 チェックポイント時に、前記プロセッサの内部状態情報
   を前記メインメモリに格納し、かつキャッシュメモリに
   保持されている更新データを前記メインメモリに書き戻
   すチェックポイント処理において、前記キャッシュメモ
   リから前記更新データを前記メインメモリに書き戻す時
   点よりも以前に、前記メインメモリから前記バッファメ
   モリにバックアップ用の情報を書き込む処理を実行する
   ように制御するメモリ制御手段とを具備したことを特徴
   とするコンピュータシステム。
2. 【請求項２】 複数のプロセッサ及び各プロセッサ毎に
   設けられたキャッシュメモリを使用したコピーバック方
   式のキャッシュメモリ機能を備えたマルチプロセッサ・
   システムに適用することを特徴とする請求項１記載のコ
   ンピュータシステム。
3. 【請求項３】 コピーバック方式のキャッシュメモリ機
   能及びチェックポイント方式によるシステム回復機能を
   備えたコンピュータシステムであって、 プロセッサの情報処理に必要なプログラムを含む情報を
   格納するメインメモリと、 前記メインメモリに格納された情報の全てまたは一部を
   保存するためのバックアップ用のバッファメモリと、 最新のチェックポイント時点におけるデータが前記バッ
   ファメモリに格納されているか否かを判定するためのタ
   グ情報を保持するタグメモリ手段と、 前記タグメモリ手段に保持された前記タグ情報に基づい
   て、前記バッファメモリに最新のチェックポイント時点
   におけるデータが格納されていない場合に、前記メイン
   メモリから前記バッファメモリにバックアップ用の情報
   を書き込む処理を実行し、チェックポイント時に前記プ
   ロセッサの内部状態情報を前記メインメモリに格納する
   と共にキャッシュメモリに保持されている更新データを
   前記メインメモリに書き戻す処理を実行するメモリ制御
   手段とを具備したことを特徴とするコンピュータシステ
   ム。
4. 【請求項４】 コピーバック方式のキャッシュメモリ機
   能及びチェックポイント方式によるシステム回復機能を
   備えたコンピュータシステムであって、 プロセッサの情報処理に必要なプログラムを含む情報を
   格納するメインメモリと、 前記メインメモリに格納された情報の全てまたは一部を
   保存するためのバックアップ用のバッファメモリと、 チェックポイント時点での前記メインメモリの記憶内容
   が前記バッファメモリに格納されているか否かを示すタ
   グ情報を保持するためのタグメモリと、 所定のメモリアクセス・トランザクションの発行に基づ
   いて、前記メインメモリと前記バッファメモリのそれぞ
   れのアクセスを制御するためのメモリ制御手段とを有
   し、 前記メモリ制御手段は、 前記メモリアクセス・トランザクションの中で無効化機
   能のトランザクションが発行されたときに、チェックポ
   イント時点の前記バッファメモリの記憶状態を前記タグ
   メモリのタグ情報により判定し、この判定結果により前
   記バッファメモリには前記メインメモリの記憶内容が格
   納されていない場合には前記メインメモリから該当する
   記憶内容を読出して前記バッファメモリに格納し、前記
   タグメモリに前記バッファメモリに格納したことを示す
   タグ情報を記憶する処理を行なうように構成されたこと
   を特徴とするコンピュータシステム。
5. 【請求項５】 前記メモリ制御手段は、システムがエラ
   ーの発生により処理の続行が不能になった場合に、前記
   タグメモリをアクセスしてチェックポイント時点の前記
   メインメモリの記憶状態を保存しているアドレスを全て
   検索し、前記バッファメモリから検索した該当アドレス
   のデータを読出して前記メインメモリに書き込む手段を
   有し、前記メインメモリの記憶状態をチェックポイント
   時点まで戻してそのチェックポイント時点からシステム
   の処理が続行可能とすることを特徴とする請求項４記載
   のコンピュータシステム。
6. 【請求項６】 前記メモリ制御手段は、ソフトウェアか
   らの通知により前記メインメモリのキャッシュライン単
   位の全アドレスについて、前記バッファメモリにはチェ
   ックポイント時点での前記メインメモリの記憶内容を格
   納していないことを示すタグ情報を前記タグメモリに書
   き込む手段を有することを特徴とする請求項４記載のコ
   ンピュータシステム。
7. 【請求項７】 前記メモリ制御手段は、前記無効化機能
   のトランザクションが発行されたときだけでなく、前記
   メインメモリに対するデータ読出し機能のトランザクシ
   ョンが発行されたときにも、チェックポイント時点の前
   記バッファメモリの記憶状態を前記タグメモリのタグ情
   報により判定し、この判定結果により前記バッファメモ
   リには前記メインメモリの記憶内容が格納されていない
   場合には前記メインメモリから該当する記憶内容を読出
   して前記バッファメモリに格納し、チェックポイント時
   点での前記メインメモリの記憶内容が前記バッファメモ
   リに格納していることを示すタグ情報を前記タグメモリ
   に書き込む手段を有することを特徴とする請求項４また
   は請求項５記載のコンピュータシステム。
8. 【請求項８】 前記キャッシュメモリは、更新されてい
   ないキャッシュラインに対してプロセッサがライト動作
   を実行したときに、トランザクションを発行せずに値を
   更新するように制御されるキャッシュライン状態を含
   み、 前記キャッシュメモリ機能はデータ読出し機能のトラン
   ザクションが発行されたときにキャッシュラインを共有
   していることを通知する通知機能を含み、この通知機能
   により共有している旨を通知された場合には前記キャッ
   シュライン状態に遷移しないよう制御する機能を有し、 前記メモリ制御手段は、前記データ読出し機能のトラン
   ザクションの発行に応じて前記通知機能により共有して
   いる旨を通知する手段を有することを特徴とする請求項
   ４または請求項５記載のコンピュータシステム。
9. 【請求項９】 前記キャッシュメモリ機能は更新されて
   いないキャッシュラインに対してプロセッサがライト動
   作を実行した場合には、常に前記無効化機能のトランザ
   クションを発行する手段を有することを特徴とする請求
   項４または請求項５記載のコンピュータシステム。
10. 【請求項１０】 前記バッファメモリを前記メインメモ
    リの代替メモリとして使用するための手段を備えている
    ことを特徴とする請求項４記載のコンピュータシステ
    ム。
11. 【請求項１１】 コピーバック方式のキャッシュメモリ
    機能及びチェックポイント方式によるシステム回復機能
    を備えたコンピュータシステムにおいて、プロセッサの
    情報処理に必要なプログラムを含む情報を格納するメイ
    ンメモリと、前記メインメモリに格納された情報の全て
    または一部を保存するためのバックアップ用のバッファ
    メモリと、最新のチェックポイント時点におけるデータ
    が前記バッファメモリに格納されているか否かを判定す
    るためのタグ情報を保持するタグメモリ手段と、前記バ
    ッファメモリと前記メインメモリのアクセス制御を行な
    うためのメモリ制御手段とを有するコンピュータシステ
    ムに適用するメモリ制御方法であって、 前記メモリ制御手段は、 前記タグメモリ手段に保持された前記タグ情報に基づい
    て前記バッファメモリに最新のチェックポイント時点に
    おけるデータが格納されているか否かを判定するステッ
    プと、 判定結果により前記バッファメモリには前記データが格
    納されていない場合に、前記メインメモリから前記バッ
    ファメモリにバックアップ用の情報を書き込む処理を実
    行するステップと、 チェックポイント時に前記プロセッサの内部状態情報を
    前記メインメモリに格納すると共にキャッシュメモリに
    保持されている更新データを前記メインメモリに書き戻
    す処理を実行するステップとからなる処理を実行するこ
    とを特徴とするメモリ制御方法。
12. 【請求項１２】 コピーバック方式のキャッシュメモリ
    機能及びチェックポイント方式によるシステム回復機能
    を備えたコンピュータシステムであって、 プロセッサの情報処理に必要なプログラムを含む情報を
    格納するメインメモリ部および前記メインメモリ部に格
    納された情報の全てまたは一部を保存するためのバック
    アップ用のバッファメモリ部を有するメモリ手段と、 リード・トランザクションが発行されたときに、前記メ
    モリ手段をアクセス制御して前記メインメモリ部からリ
    ード要求のデータを読出し、前記メインメモリ部から読
    出したデータをアドレスと共に前記バッファメモリ部に
    格納するように制御するメモリ制御手段とを具備したこ
    とを特徴とするコンピュータシステム。
13. 【請求項１３】 コピーバック方式のキャッシュメモリ
    機能及びチェックポイント方式によるシステム回復機能
    を備えたコンピュータシステムであって、 プロセッサの情報処理に必要なプログラムを含む情報を
    格納するメインメモリ部、前記メインメモリ部に格納さ
    れた情報の全てまたは一部を保存するためのバックアッ
    プ用のバッファメモリ部、およびチェックポイント時点
    での前記メインメモリ部の記憶内容が前記バッファメモ
    リ部に格納されているか否かを示すタグ情報を保持する
    ためのタグメモリ部を有するメモリ手段と、 リード・トランザクションが発行されたときに、前記タ
    グメモリ部のタグ情報に基づいてチェックポイント時点
    のリード対象アドレスに対応するデータが前記バッファ
    メモリ部に格納されているか否かを判定し、格納されて
    いない場合には前記メインメモリ部からリード対象アド
    レスのデータを読出してアドレスと共に前記バッファメ
    モリ部に書き込み、前記バッファメモリ部にチェックポ
    イント時点の前記メインメモリ部の記憶内容を格納した
    ことを示すタグ情報を前記タグメモリ部に記憶するよう
    に制御するメモリ制御手段とを具備したことを特徴とす
    るコンピュータシステム。
14. 【請求項１４】 前記メモリ制御手段は、システムがエ
    ラーの発生により処理の続行が不能になった場合に、前
    記メモリ手段をアクセスして前記バッファメモリ部から
    データとアドレスとの組みを最新のものから順次読出
    し、 前記メインメモリ部の該当するアドレスに前記バッファ
    メモリ部から読出したデータを格納し、前記メインメモ
    リの記憶状態をチェックポイント時点まで戻してそのチ
    ェックポイント時点からシステムの処理が再開可能なよ
    うに制御する手段を有することを特徴とする請求項１２
    または請求項１３記載のコンピュータシステム。
15. 【請求項１５】 前記メモリ制御手段は、システムがエ
    ラーの発生により処理の続行が不能になった場合に、前
    記タグメモリ部をアクセスしてチェックポイント時点の
    前記メインメモリ部の記憶状態を保存しているアドレス
    を全て検索し、前記バッファメモリ部から検索した該当
    アドレスのデータを読出して前記メインメモリ部に書き
    込む手段を有し、前記メインメモリ部の記憶状態をチェ
    ックポイント時点まで戻してそのチェックポイント時点
    からシステムの処理が続行可能なように制御する手段を
    有することを特徴とする請求項１２または請求項１３記
    載のコンピュータシステム。
16. 【請求項１６】 前記メモリ制御手段は、ソフトウェア
    からの通知により前記メインメモリ部のキャッシュライ
    ン単位の全アドレスについて、前記バッファメモリ部に
    はチェックポイント時点での前記メインメモリ部の記憶
    内容を格納していないことを示すタグ情報を前記タグメ
    モリ部に書き込む手段を有することを特徴とする請求項
    １２または請求項１３記載のコンピュータシステム。
17. 【請求項１７】 コピーバック方式のキャッシュメモリ
    機能及びチェックポイント方式によるシステム回復機能
    を備えたコンピュータシステムにおいて、 プロセッサの情報処理に必要なプログラムを含む情報を
    格納するメインメモリ部、前記メインメモリ部に格納さ
    れた情報の全てまたは一部を保存するためのバックアッ
    プ用のバッファメモリ部、およびチェックポイント時点
    での前記メインメモリ部の記憶内容が前記バッファメモ
    リ部に格納されているか否かを示すタグ情報を保持する
    ためのタグメモリ部を有するメモリ手段、および前記メ
    モリ手段のアクセス制御を行なうためのメモリ制御手段
    を備えたコンピュータシステムに適用するメモリ制御方
    法であって、 前記メモリ制御手段は、 リード・トランザクションが発行されたときに、前記タ
    グメモリ部のタグ情報に基づいてチェックポイント時点
    のリード対象アドレスに対応するデータが前記バッファ
    メモリ部に格納されているか否かを判定するステップ
    と、 判定結果により前記バッファメモリ部には前記データが
    格納されていない場合に前記メインメモリ部からリード
    対象アドレスのデータを読出すステップと、 前記メインメモリ部から読出したデータをアドレスと共
    に前記バッファメモリ部に書き込むステップと、 前記バッファメモリ部にチェックポイント時点の前記メ
    インメモリ部の記憶内容を格納したことを示すタグ情報
    を前記タグメモリ部に記憶するステップとからなる処理
    を実行することを特徴とするメモリ制御方法。
18. 【請求項１８】 コピーバック方式のキャッシュメモリ
    機能及びチェックポイント方式によるシステム回復機能
    を備えたコンピュータシステムであって、 プロセッサの情報処理に必要なプログラムを含む情報を
    格納するメインメモリ部、前記メインメモリ部に格納さ
    れた情報の全てまたは一部を保存するためのバックアッ
    プ用のバッファメモリ部、およびチェックポイント時点
    での前記メインメモリ部の記憶内容を格納するためのミ
    ラーメモリ部を有するメモリ手段と、 ライト・トランザクションが発行されたときに、前記メ
    インメモリ部のライト対象アドレス及び前記メインメモ
    リ部のライトデータを前記バッファメモリ部に格納し、
    チェックポイント処理時に前記バッファメモリ部からデ
    ータとアドレスを読出して該当アドレスで指示される前
    記ミラーメモリ部のロケーションに前記データを格納
    し、チェックポイント時点での前記メインメモリ部の記
    憶内容を前記ミラーメモリ部によりバックアップさせる
    ように制御するメモリ制御手段とを具備したことを特徴
    とするコンピュータシステム。
19. 【請求項１９】 前記メモリ制御手段は、システムがエ
    ラーの発生により処理の続行が不能になった場合に、チ
    ェックポイント時点でのデータを前記ミラーメモリ部か
    ら読出して前記メインメモリ部に書き込み、前記チェッ
    クポイント時点からシステムの処理が続行可能なように
    制御する手段を有することを特徴とする請求項１８記載
    のコンピュータシステム。
20. 【請求項２０】 コピーバック方式のキャッシュメモリ
    機能及びチェックポイント方式によるシステム回復機能
    を備えたコンピュータシステムにおいて、 プロセッサの情報処理に必要なプログラムを含む情報を
    格納するメインメモリ部、前記メインメモリ部に格納さ
    れた情報の全てまたは一部を保存するためのバックアッ
    プ用のバッファメモリ部、およびチェックポイント時点
    での前記メインメモリ部の記憶内容を格納するためのミ
    ラーメモリ部を有するメモリ手段、及び前記メモリ手段
    のアクセス制御を行なうためのメモリ制御手段を有する
    コンピュータシステムに適用するメモリ制御方法であっ
    て、 前記メモリ制御手段は、 ライト・トランザクションが発行されたときに、前記メ
    インメモリ部のライト対象アドレス及び前記メインメモ
    リ部のライトデータを前記バッファメモリ部に格納する
    ステップと、 チェックポイント処理時に前記バッファメモリ部からデ
    ータとアドレスを読出して該当アドレスで指示される前
    記ミラーメモリ部のロケーションに前記データを格納す
    るステップとからなる処理を実行することを特徴とする
    メモリ制御方法。