JPH10240526A

JPH10240526A - 分岐予測装置

Info

Publication number: JPH10240526A
Application number: JP4400597A
Authority: JP
Inventors: Yasushi Iwata; 靖岩田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】パイプラインプロセッサにおける分岐命令の分
岐を予測する技術に関し、少ないハードウェア量で分岐
予測の正解確率を向上させることを目的とする。【解決手段】予測対象分岐命令のプログラムカウンタ
（ＰＣ）値を格納する複数のメモリ領域（１ビット予測
方式のメモリ領域１０、２ビット予測方式のメモリ領域
１１、２レベル予測方式のメモリ領域１２等）からなる
状態テーブル２が設けられる。分岐命令の分岐予測の正
解率が低くなるにつれて、（１）１ビット予測方式のメ
モリ領域１０、（２）２ビット予測方式のメモリ領域１
１、（３）２レベル予測方式のメモリ領域１２の方向に
ＰＣ値の格納位置が変更されていき、分岐命令の分岐予
測の正解率が高くなるにつれて、（１）２レベル予測方
式のメモリ領域１２、（２）２ビット予測方式のメモリ
領域１１、（３）１ビット予測方式のメモリ領域１０の
方向にＰＣ値の格納位置が変更されていく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプラインプロ
セッサ等における分岐命令の分岐を予測する技術に関す
る。

【０００２】

【従来の技術】パイプラインプロセッサは、複数の命令
を並列に実行することができる計算機として実用化され
ている。図４に、パイプラインプロセッサの構成例を示
す。パイプライン処理では、１つの命令によって実行さ
れる処理過程が複数の時間的に独立した処理ステージに
分割され、それぞれの命令のそれぞれの処理ステージは
それぞれに対応した処理ユニットによって実行される。
そして、それぞれの命令サイクルにおいて、複数の処理
ユニットによって、複数の命令に対応する複数の相互に
異なる処理ステージが並列に実行される。

【０００３】図４において、命令フェッチユニット（Ｉ
Ｆユニット）５１は、それぞれの命令の命令フェッチス
テージ（ＩＦ）ステージを実行するユニットである。こ
のユニットは、特には図示しないメモリから命令をフェ
ッチする。命令デコードステージ（ＩＤユニット）５２
は、それぞれの命令の命令デコードステージ（ＩＤステ
ージ）を実行する。このユニットは、フェッチされた命
令をデコードし、また、その命令に対応するオペランド
をレジスタから読み出す。

【０００４】実行ユニット（ＥＸＥユニット）５３は、
それぞれの命令の演算実行ステージ（ＥＸＥステージ）
を実行する。このユニットは、各種算術論理演算命令等
を実行する。メモリアクセスユニット（ＭＥＭユニッ
ト）５４は、それぞれの命令のメモリアクセスステージ
（ＭＥＭステージ）を実行する。このユニットは、ＥＸ
Ｅユニット５３によりアドレスが計算されたデータを、
特には、図示しないメモリから読み出し又はそのメモリ
に書き込む。

【０００５】ライトバックユニット（ＷＢユニット）５
５は、それぞれの命令のライトバックステージ（ＷＢス
テージ）を実行する。このユニットは、ＭＥＭユニット
５４によって特には図示しないメモリから取得されたデ
ータ又はＥＸＥユニット５４によって演算されたデータ
を、特には図示しないレジスタに書き込む。上述のパイ
プラインプロセッサの構成において、１命令サイクルの
期間にフェッチされる命令は１個であり、各ステージの
実行は、１命令サイクルで終了する。各命令の実行時に
は、命令サイクルの進行に同期して、その命令に対応す
るＩＦステージ、ＩＤステージ、ＥＸＥステージ、ＭＥ
Ｍステージ、およびＷＢステージが順に実行される。

【０００６】このようなパイプラインプロセッサは、近
年、高速化され、複雑な演算処理を実行するためにその
段数も増加してきている。ここで一般に、プログラム中
に分岐命令が存在すると、その分岐命令の実行結果に応
じて、それに続いて実行される命令のフェッチアドレス
（プログラムカウンタ値）が変化し得る。

【０００７】今、図４に示されるパイプラインプロセッ
サによって分岐命令が実行される場合、例えば図５(a)
に示されるように、まず、分岐命令について、命令サイ
クルｔ₁〜ｔ₅において、その分岐命令の、ＩＦステー
ジ、ＩＤステージ、ＥＸＥステージ、ＭＥＭステージ、
およびＷＢステージが、それぞれ、図４に示されるＩＦ
ユニット５１、ＩＤユニット５２、ＥＸＥユニット５
３、ＭＥＭユニット５４、およびＷＢユニット５５にお
いて、順次実行される。そして、その分岐命令の実行と
並列に、その分岐命令のプログラムカウンタ値に続く各
プログラムカウンタ値に対応する各命令Ａ、Ｂ、Ｃ、Ｄ
について、それぞれ１命令サイクルずつ遅れながら、そ
れぞれのＩＦステージ、ＩＤステージ、ＥＸＥステー
ジ、ＭＥＭステージ、およびＷＢステージが、対応する
ユニットで順次実行される。

【０００８】そして、上記分岐命令がＥＸＥステージに
おいて実行された結果、分岐が発生しなかった場合（分
岐不成立の場合）には、図５(a) に示されるように、そ
の分岐命令に続いてフェッチされ並列に実行されている
各命令Ａ、Ｂ、Ｃ、Ｄの実行が続行される。一方、上記
分岐命令がＥＸＥステージにおいて実行された結果、分
岐が発生した場合（分岐不成立の場合）には、分岐命令
のプログラムカウンタ値に続く各プログラムカウンタ値
に対応する各命令Ａ、Ｂ、Ｃ、Ｄは、本来実行されるべ
き命令群ではない。この場合には、図５(b) に示される
ように、命令サイクルｔ₃において分岐命令が判明した
後の数命令サイクルの期間において、既にパイプライン
に流入している命令Ａ、Ｂがキャンセルされ、分岐先の
プログラムカウンタ値に対応する新たな命令ａ、ｂ、・
・・が流入させられる。

【０００９】この説明からわかるように、分岐成立の場
合は、既に流入している命令をキャンセルさせるために
パイプラインの動作が数〜数十命令サイクルにわたって
停止することになり、パイプラインプロセッサの動作効
率が低下する結果となる。そこで、各分岐命令につき、
それぞれの分岐結果が分岐不成立となるか分岐成立とな
るかをその分岐命令のＩＦステージの実行時に高い確率
で予測することができれば、その予測の結果に基づくプ
ログラムカウンタ値に対応する命令群を各分岐命令に続
いてパイプラインに流入させることによって、分岐命令
の実行の結果、パイプライン中の後続命令がキャンセル
される可能性を押さえることができ、パイプラインプロ
セッサの動作効率の低下を防止することが可能となる。

【００１０】分岐予測方式の第１の従来技術として、各
分岐命令に対応するプログラムカウンタ値毎に、そのプ
ログラムカウンタ値に対応する分岐命令が分岐し易い傾
向にあるのか、又は分岐しにくい傾向にあるのかを示
す”状態”が記憶・参照されることによって、分岐予測
を行う方式が知られている。この”状態”が１ビットで
表される場合、１ビット予測方式と呼ばれ、２ビットで
表される場合、２ビット予測方式と呼ばれる。

【００１１】１ビット予測方式は、”状態”が”１”で
あるときは次に実行される分岐命令は分岐すると予測さ
れ、”状態”が”０”であるときは次に実行される分岐
命令は分岐しないと予測される方式である。２ビット予
測方式では、図６（ｂ）に示されるように、”状態”の
値が”１１”であるときは次に実行される分岐命令は高
い確率で分岐が成立すると予測され、”状態”の値が”
１０”であるときは次に実行される分岐命令は低い確率
で分岐が成立すると予測され、”状態”の値が”０１”
であるときは次に実行される分岐命令は低い確率で分岐
が成立しないと予測され、”状態”の値が”００”であ
るときは次に実行される分岐命令は高い確率で分岐が成
立しないと予測される。そして、図６（ａ）に示される
ように、分岐命令の実行の結果分岐が成立した場合
（Ｔ：Taken ）には、”状態”の値が１ずつインクリメ
ントされ、分岐が成立しなかった場合（ＮＴ：Not Take
n ）には、”状態”の値が１ずつデクリメントされる。
但し、”状態”の最大値は”１１”で、最小値は”０
０”である。

【００１２】この第１の従来技術により、或る分岐命令
において分岐成立が連続する場合や分岐不成立が連続す
る場合の予測確率を高めることができる。しかし、例え
ば変数値が偶数のときに分岐が成立しその変数値が奇数
のときに分岐が成立しないという条件を有する分岐命令
がループ命令内で繰り返し実行される結果、分岐成立と
分岐不成立が交互に繰り返されるような場合には、第１
の従来技術では、予測確率が低下してしまうという問題
点を有している。

【００１３】そこで、分岐方式の第２の従来技術とし
て、図７に示されるように、各分岐命令に対応するプロ
グラムカウンタ値毎に、過去数回例えば過去４回の分岐
結果の履歴Ｈ（ヒストリ）が記憶されたローカルヒスト
リレジスタ１０３と、ローカルヒストリレジスタ１０３
の各エントリと同じプログラムカウンタ値毎に、ヒスト
リＨの出現し得る全パターン例えば”００００”〜”１
１１１”のそれぞれのエントリにつき、２ビットの”状
態”が記憶された状態テーブル１０２とを参照すること
により分岐予測を行う、２レベル予測方式と呼ばれる方
式が知られている。この方式は、まず、ローカルヒスト
リレジスタ１０３上で、ＰＣレジスタ１０１に保持され
ている現在のプログラムカウンタ値ＰＣに対応するエン
トリのヒストリＨが読み出される。このヒストリＨは、
例えば過去４回の分岐結果を、各ビットが”０”（分岐
不成立）または”１”（分岐成立）の値をとり得る４ビ
ットからなるデータにより表現される。次に、状態テー
ブル１０２上で、ＰＣレジスタ１０１に保持されている
現在のプログラムカウンタ値ＰＣに対応するエントリの
ローカルヒストリテーブルブロック１０５がアクセスさ
れ、そのブロック内で、ローカルヒストリレジスタ１０
３から読み出されたヒストリＨに対応するエントリに記
憶されている２ビットの”状態”の値が読み出される。
そして第１の従来技術の場合と同様に、図６（ｂ）に示
されるように、”状態”の値が”１１”又は”１０”の
ときは次に実行される分岐命令は分岐が成立すると予測
され、”状態”の値が”０１”または”００”のときは
次に実行される分岐命令は分岐が成立しないと予測され
る。そして、図６（ｂ）に示されるように、分岐命令が
実行された結果、分岐が成立した場合（Ｔ：Taken ）に
は、上述のエントリに記憶されている”状態”の値が１
ずつインクリメントされ、分岐が成立しなかった場合
（ＮＴ：Not Taken ）には、上記”状態”が１ずつデク
リメントされる。

【００１４】この第２の従来技術では、分岐命令毎（プ
ログラムカウンタ値毎）およびヒストリパターン毎（即
ち分岐パターン毎）に”状態”を記憶することができる
ため、前述した第１の従来技術に比較して、予測精度を
向上させることが可能となる。具体的には、或る分岐命
令について、分岐不成立と分岐成立が交互に繰り返され
る第１のヒストリ”０１０１”が発生した場合には、あ
る経験則に基づくアルゴリズムに従って、その分岐命令
およびその第１のヒストリに対応する”状態”の値を”
００”に設定しておくことができ、この結果、次に実行
される分岐命令は高い確率で分岐が成立しないと予測さ
れる。逆に、分岐成立と分岐不成立が交互に繰り返され
る第２のヒストリ”１０１０”が発生した場合には、そ
の分岐命令およびその第２のヒストリに対応する”状
態”の値を”１１”に設定しておくことができ、この結
果、次に実行される分岐命令は高い確率で分岐が成立す
ると予測される。

【００１５】

【発明が解決しようとする課題】上記第１の従来技術で
は、状態テーブルとして、分岐命令のプログラムカウン
タ値ＰＣを格納するエントリ部分と各エントリに対応し
て１ビット（１ビット予測方式の場合）または２ビット
（２ビット予測方式の場合）の状態ビットを格納する部
分を備えるだけで済む。

【００１６】一方、より分岐予測確率の高い上記第２の
従来技術を採用しようとすると、図７に示すローカルヒ
ストリレジスタ１０３とローカルヒストリテーブルブロ
ック１０５のハードウェア部分を追加する必要があり、
第１の従来技術よりもハードウェア量が増大するという
問題点がある。本願の発明者は、上記第２の従来技術よ
りも分岐予測確率の高い分岐予測装置を特願平８−４６
５１３号で「３レベル予測方式」として提案している。
この特願平８−４６５１３号で提案している３レベル予
測方式においては、現在の分岐命令に対応する”状態”
は、現在のプログラムカウンタ値に対応する過去数回の
分岐結果のヒストリからだけではなく、どのような分岐
パスの履歴を辿って現在の分岐命令がフェッチされたか
を示すヒストリをも加味して決定される。分岐パスの履
歴（ヒストリ）を保持するために、この特願平８−４６
５１３号の方式は、上記第２の従来技術よりもさらにハ
ードウェア量が増大するという問題点が存在する。

【００１７】本発明は、より少ないハードウェア量でも
って、予測正解確率の良好な分岐予測装置を実現するこ
とを目的とする。

【００１８】

【課題を解決するための手段】本発明は、分岐方向を予
測すべき分岐命令である予測対象分岐命令の分岐予測を
行う分岐予測装置を前提とする。本発明の第１の態様
は、以下の構成を有する。それぞれ予測手法の異なる複
数の分岐予測手段を有する。そして、複数の分岐命令の
それぞれ毎に、いずれか１つの分岐予測手段を適応的に
使用して分岐予測を行う。

【００１９】本発明の第２の態様は、以下の構成を有す
る。分岐命令毎に、分岐予測正解率が低くなるにしたが
って、より分岐予測正解確率の高い分岐予測手段を使用
するように切り換えられ、分岐予測正解率が高くなるに
したがって、より分岐予測正解確率の低い分岐予測手段
を使用するように切り換えられる。

【００２０】本発明の第３の態様は、以下の構成を有す
る。複数の分岐予測手段はそれぞれ、分岐命令を登録す
るための複数のエントリを有する。ある分岐予測手段に
新たに登録される分岐命令は当該分岐予測手段の先頭エ
ントリに登録される。分岐予測が不正解であった場合は
その都度後段のエントリに移される。分岐予測が正解で
あった場合はその都度前段のエントリに移される。ある
分岐予測手段の最終エントリに登録されている分岐命令
において分岐予測が不正解であった場合には、その分岐
命令は、より分岐予測正解確率の高い他の分岐予測手段
の先頭エントリに移されて登録される。ある分岐予測手
段の先頭エントリに登録されている分岐命令において分
岐予測が正解であった場合には、その分岐命令は、より
分岐正解確率の低い他の分岐予測手段の最終エントリに
移されて登録される。

【００２１】本発明の第４の態様は、以下の構成を有す
る。分岐方向が定常的に定まっている分岐命令のみを登
録し、固定的な分岐予測を行う分岐予測手段を設ける。
本発明の第５の態様は、以下の構成を有する。いずれの
分岐予測手法を使用しても予測が困難な分岐命令を登録
し、その分岐命令について固定的な分岐予測を行う分岐
予測手段を設ける。

【００２２】図１は本発明の構成例を示す図である。図
１において、１は現在のプログラムカウンタ値を格納す
るＰＣレジスタ、２は状態テーブル、３は過去の履歴ビ
ットを保持し２レベル予測方式で使用されるローカルヒ
ストリレジスタ、４はＰＣエントリブロック、５はロー
カルヒストリエントリブロック、６はＰＣエントリ、７
はローカルヒストリエントリ、８は状態ビット、１０は
１ビット予測方式のメモリ領域、１１は２ビット予測方
式のメモリ領域、１２は２レベル予測方式のメモリ領域
である。図１において、３つのそれぞれ異なる予測手段
が示されているが、本発明において予測手段の種類およ
びその数はこれに限定されるものではない。

【００２３】本発明の第１の態様にしたがい、予測対象
の分岐命令は、１ビット予測方式のメモリ領域１０、２
ビット予測方式のメモリ領域１１、２レベル予測方式の
メモリ領域１２のいずれかに格納される。本発明の第２
の態様にしたがい、分岐命令の分岐予測正解確率が低く
なるにしたがって、１ビット予測方式のメモリ領域１
０、２ビット予測方式のメモリ領域１１、２レベル予測
方式のメモリ領域１２の順に切り換えられて使用されて
いき、また分岐命令の分岐予測正解確率が高くなるにし
たがって、２レベル予測方式のメモリ領域１２、２ビッ
ト予測方式のメモリ領域１１、１ビット予測方式のメモ
リ領域１０の順に切り換えられて使用されていく。

【００２４】本発明の第３の態様にしたがい、例えば２
ビット予測方式のメモリ領域１１の先頭エントリに格納
されている分岐命令に関して分岐予測が正解であった場
合はその分岐命令は１ビット予測方式のメモリ領域１０
の最終エントリに移され、また２ビット予測方式のメモ
リ領域１１の最終エントリに格納されている分岐命令に
関して分岐予測が不正解であった場合はその分岐命令は
２レベル予測方式のメモリ領域１２の先頭エントリに移
される。

【００２５】本発明の第４の態様にしたがい、分岐命令
が定常的に定まっている分岐命令は図示しないメモリ領
域に格納され，また本発明の第５の態様にしたがい、い
ずれの分岐予測手法を使用しても予測が困難な分岐命令
は図示しないメモリ領域に格納される。本発明では予測
が正解したか不正解に終わったかの情報を用いることに
より、いくつかの分岐予測機構を適応的（ａｄａｐｔｉ
ｖｅ）に使い分けることを基本的な特徴としている。こ
れは、分岐命令によっては、非常に単純な予測方式でも
十分に正しい予測が可能であることに着目している。

【００２６】一般に、予測成績を良好にしようとする
と、それにつれて多くのハードウェア量が必要となって
くる。一方、本発明のように、単純に正解に達する分岐
命令についてはハードウェアの単純な予測方式を用い、
複雑な予測機構を用いなければ正解に達しない分岐命令
についてはハードウェアの複雑な予測機構を用いるよう
にすれば、予測性能を向上するために全ての分岐命令に
対して一律に複雑な予測機構を設けている従来の多くの
方式に比較して、より少ないハードウェア量（メモリ量
等）の予測機構による予測を行ってもほぼ同等の予測正
解確率が得られるという効果が得られることになる。

【００２７】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。図２は本発明の一実施例構
成図である。図２において、１は現在のプログラムカウ
ンタ値を格納するＰＣレジスタ、２は状態テーブル、３
は過去の履歴ビットを保持し２レベル予測方式で使用さ
れるローカルヒストリレジスタ、４はＰＣエントリブロ
ック、５はローカルヒストリエントリブロック、６はＰ
Ｃエントリ、７はローカルヒストリエントリ、８は状態
ビット、２１は容易に正解する分岐命令（固定的予測を
行う分岐命令）のメモリ領域、２２は１ビット予測方式
のメモリ領域、２３は２ビット予測方式のメモリ領域、
２４は２レベル予測方式のメモリ領域、２５は予測困難
な分岐命令のメモリ領域である。図中、ローカルヒスト
リレジスタ３、ローカルヒストリエントリブロック５は
図７のローカルヒストリレジスタ１０３、ローカルヒス
トリエントリブロック１０５と同一の構成、機能を有す
るものである。

【００２８】予測は、状態ビット８の値にしたがって行
う。すなわち、１ビットで状態ビットが表されている１
ビット予測の場合、参照したＰＣ（プログラムカウン
タ）の状態ビットが０ならば分岐せず、参照したＰＣの
状態ビットが１ならば分岐すると予測する。また、２ビ
ットで状態ビットが表されている２ビット予測と２レベ
ル予測では、当該分岐命令の状態ビットが「００」と
「０１」のときは分岐しないと予測し、当該分岐命令の
状態ビットが「１０」と「１１」のときは分岐すると予
測する。そして、当該分岐命令の予測が正解した場合
は、状態ビットが１ビットのときも、２ビットのとき
も、１だけインクリメントする。

【００２９】また、当該分岐命令の予測が不正解に終わ
った場合は、状態ビットが１ビットのときも、２ビット
のときも、１だけデクリメントする。ただし、１ビット
予測方式の場合、状態ビットが１であれば、これ以上は
インクリメントは行わない。また、２ビット予測の場
合、状態ビットが１１であれば、これ以上のインクリメ
ントは行わない。

【００３０】同様にして、１ビット予測方式の場合、状
態ビットが０の場合はそれ以上はデクリメントは行わ
ず、２ビット予測の場合、状態ビットが００のときはそ
れ以上のデクリメントは行わない。つまり、状態ビット
は１ビットもしくは２ビットの飽和型カウンタにより実
現される。全体のテーブルは、図２に示すように５つの
部分に分割し、１ビット予測方式のメモリ領域２２、２
ビット予測方式のメモリ領域２３、２レベル予測方式の
メモリ領域２４は、連続アドレス領域にアドレスカウン
タ値が小さい順に配置される。この３つの領域の範囲内
において、当該分岐命令の予測が成功した場合はその格
納位置を１だけデクリメント（減少）させ、当該分岐命
令が予測に失敗した場合はその格納位置を１だけインク
リメント（増加）させる。

【００３１】すなわち、分岐命令の予測が成功するにつ
れて、（１）２レベル予測方式のメモリ領域２４、
（２）２ビット予測方式のメモリ領域２３、（３）１ビ
ット予測方式のメモリ領域２２の方向に順次ＰＣのエン
トリのリプレースメント（置き換え）が行われる。反対
に、分岐命令の予測が失敗するにつれて、（１）１ビッ
ト予測方式のメモリ領域２２、（２）２ビット予測方式
のメモリ領域２３、（３）２レベル予測方式のメモリ領
域２４の方向に順次ＰＣのエントリのリプレースメント
（置き換え）が行われる。

【００３２】予測分岐命令によっては、定常的に分岐す
る命令と、定常的に分岐しない命令が明確に分離できる
場合がある。そのような場合には、これらの命令をメモ
リ領域２１に登録し、固定的な予測を行うようにする。
すなわち対応する状態ビットをその分岐命令に合わせて
０または１に固定しておく。また、予測分岐命令によっ
ては、最も高い予測正解率を達成できる予測方式を適用
しても、どうしも正解しない分岐命令が存在する。すな
わち、予測が困難な分岐命令が存在する。つまり、ラン
ダムに分岐する／しないを繰り返すような系列である。
このような分岐命令は現在開発されているどのような予
測機構を用いても成績の良い予測は得られないので、可
変予測状態値を有する予測テーブルから除外し、メモリ
領域２５に登録し、常に「分岐する」もしくは「分岐し
ない」と固定的に分岐方向を決定する。

【００３３】図３は、本発明の実施例の予測アルゴリズ
ムを示す図である。ステップ２０１で命令フェッチが行
われ、ステップ２０２で分岐命令か否かの判定が行わ
れ、分岐命令でなければステップ２０３でパイプライン
に投入される。分岐命令と判定された場合、ステップ２
０４でその分岐命令のＰＣ（プログラムカウンタ）が状
態テーブル２に登録されているかどうかが判定される。
状態テーブル２に登録されていなければ、予測動作は行
わず、ステップ２０５で状態テーブル２への登録動作が
行われる。最初は、例えば、１ビット予測方式のメモリ
領域２２の先頭エントリに登録される。

【００３４】状態テーブル２に登録されている場合であ
って、固定的予測を行う分岐命令のメモリ領域２１に登
録されていると判定された場合（ステップ２０６）、ス
テップ２０７で状態ビットの参照が行われ、ステップ２
０８で固定予測が行われる。状態テーブル２に登録され
ている場合であって、１ビット予測方式のメモリ領域２
２に登録されていると判定された場合（ステップ２０
９）、ステップ２１０で状態ビットの参照が行われ、ス
テップ２１１で分岐方向の予測が行われる。そして、そ
の予測結果に基づき、ステップ２１２でアドレス更新が
行われ、ステップ２１３で状態ビット更新が行われる。

【００３５】状態テーブル２に登録されている場合であ
って、２ビット予測方式のメモリ領域２３に登録されて
いると判定された場合（ステップ２１４）、ステップ２
１５で状態ビットの参照が行われ、ステップ２１６で分
岐方向の予測が行われる。そして、その予測結果に基づ
き、ステップ２１７でアドレス更新が行われ、ステップ
２１８で状態ビット更新が行われる。

【００３６】状態テーブル２に登録されている場合であ
って、２レベル予測方式のメモリ領域２４に登録されて
いると判定された場合（ステップ２１９）、ステップ２
２０でローカルヒストリの参照動作が行われ、ステップ
２２１で状態ビットの参照が行われ、ステップ２２２で
分岐方向の予測が行われる。そして、その予測結果に基
づき、ステップ２２３でアドレス更新が行われ、ステッ
プ２２４で状態ビット更新が行われる。

【００３７】状態テーブル２に登録されている場合であ
って、予測困難な分岐命令のメモリ領域２５に登録され
ていると判定された場合（ステップ２２５）、ステップ
２２６で状態ビットの参照が行われ、ステップ２２７で
固定予測が行われる。図２および図３の実施例では、予
測方式として、１ビット予測方式、２ビット予測方式、
２レベル予測方式の公知の３種類を用いる例を示した
が、本願の発明者が提案した上記特願平８−４６５１３
号の「３レベル予測方式」を含める実施形態を採用する
こともできる。

【００３８】その場合、３レベル予測方式のためのメモ
リ領域は、図２に示す２レベル予測方式のメモリ領域２
４に隣接する後続アドレス領域に設けられることにな
る。そして、図２に示す予測困難な分岐命令のメモリ領
域２５は、その３レベル予測方式のためのメモリ領域の
後続アドレス領域に設けられることになる。上記実施例
では、固定的予測を行う分岐命令のメモリ領域２１およ
び予測困難な分岐命令のメモリ領域２５への登録方法に
ついて述べていないが、各分岐命令について分岐予測の
正解／不正解の回数の統計をとり、その統計結果に基づ
いて固定的予測を行う分岐命令、予測困難な分岐命令と
判定して、それぞれ該当メモリ領域へ登録する方法等、
種々の方式を採用することが可能である。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
予測が困難な分岐命令はハードウェアが複雑で精度の高
い予測機構に自動的に適応していき、また、予測が容易
な分岐命令は簡単な予測機構により予測するように自動
的に適応していく。すなわち、全ての分岐予測を複雑な
（ハードウェアコストのかかる）予測機構により予測し
ている従来の予測機構と比べると、より少ないハードウ
ェアにより、同等の予測精度を上げることができる効率
のよい予測機構を実現するものである。

【００４０】本発明によれば、良好な分岐予測正解確率
を維持したまま、より少ないハードウェア量（メモリ容
量等）で予測を行うことができるという効果を奏し、パ
イプラインプロセッサの効率的な設計および実現に寄与
するところが大きい。

【図面の簡単な説明】

【図１】本発明の構成例を示す図である。

【図２】本発明の一実施例構成図である。

【図３】本発明の実施例の予測アルゴリズムを示す図で
ある。

【図４】パイプラインプロセッサの構成例を示す図であ
る。

【図５】パイプラインプロセッサにおける分岐命令の実
行例を示す図である。

【図６】”状態”の説明図である。

【図７】２レベル予測方式の説明図である。

【符号の説明】

１ＰＣレジスタ２状態レジスタ３ローカルヒストリレジスタ４ＰＣエントリブロック５ローカルヒストリエントリブロック６ＰＣエントリ７ローカルヒストリエントリ８状態ビット２１〜２５メモリ領域

Claims

【特許請求の範囲】

【請求項１】分岐方向を予測すべき分岐命令である予
測対象分岐命令の分岐予測を行う分岐予測装置であっ
て、それぞれ予測手法の異なる複数の分岐予測手段を備え、複数の分岐命令のそれぞれ毎に、いずれか１つの分岐予
測手段を適応的に使用して分岐予測を行うことを特徴と
する分岐予測装置。
【請求項２】分岐命令毎に、分岐予測正解率が低くな
るにしたがって、より分岐予測正解確率の高い分岐予測
手段を使用するように切り換えられ、分岐予測正解率が
高くなるにしたがって、より分岐予測正解確率の低い分
岐予測手段を使用するように切り換えられる構成を有す
ることを特徴とする請求項１に記載の分岐予測装置。
【請求項３】前記複数の分岐予測手段はそれぞれ、分
岐命令を登録するための複数のエントリを有し、ある分岐予測手段に新たに登録される分岐命令は当該分
岐予測手段の先頭エントリに登録され、分岐予測が不正解であった場合はその都度後段のエント
リに移され、分岐予測が正解であった場合はその都度前段のエントリ
に移され、当該分岐予測手段の最終エントリに登録されている分岐
命令において分岐予測が不正解であった場合には、当該
分岐命令は、より分岐予測正解確率の高い他の分岐予測
手段の先頭エントリに移されて登録され、当該分岐予測手段の先頭エントリに登録されている分岐
命令において分岐予測が正解であった場合には、当該分
岐命令は、より分岐正解確率の低い他の分岐予測手段の
最終エントリに移されて登録される構成を有することを
特徴とする請求項２に記載の分岐予測装置。
【請求項４】分岐方向が定常的に定まっている分岐命
令のみを登録し、固定的な分岐予測を行う分岐予測手段
を設けたことを特徴とする請求項１、２、３のいずれか
に記載の分岐予測装置。
【請求項５】いずれの分岐予測手法を使用しても予測
が困難な分岐命令を登録し、当該分岐命令について固定
的な分岐予測を行う分岐予測手段を設けたことを特徴と
する請求項１、２、３、４のいずれかに記載の分岐予測
装置。