JPH1023020A - Ａｔｍセルトラヒック制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 セルバッファ回路の輻輳を低減することので
きるATM セルトラヒック制御回路を提供する。 【解決手段】 セルバッファ回路105 の輻輳により入力
セルを廃棄する場合、そのセルが同一パケットを構成す
るセルの中で最初に廃棄されるセルである場合には、そ
のパケットを識別できる情報をセルヘッダメモリ回路11
3 に登録する。そして、以後その登録を参照し、入力さ
れるセルがそのパケットの残りのセルであると判断した
場合には、セルバッファ回路105 が輻輳状態でなくて
も、その入力セルを廃棄する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ATM （Asynchrono
us Transfer Mode）交換システムにおけるATM セルトラ
ヒック制御回路に関するものである。

【０００２】

【従来の技術】従来ATM ネットワークでのサービスカテ
ゴリとして、CBR （Constant Bit Rate ）トラフィック
を扱うサービスカテゴリとVBR （Variable Bit Rate ）
トラフィックを扱うサービスカテゴリの２つがあった。
CBR は、電話等の固定速度アプリケーションをATM ネッ
トワークで収容するためのサービスカテゴリである。VB
R は、動画像等を帯域圧縮した可変速度アプリケーショ
ンをATM ネットワークで収容するためのサービスカテゴ
リである。この２つのサービスカテゴリでは、セル損失
やセル転送遅延等の品質を保証するサービスであり、一
般的にギャランティー型のサービスと呼ばれ、基本的に
QOS （Quality of Service）を保証するものである。

【０００３】最近のATM サービスに関する議論の中で
は、ギャランティー型サービスに対して、ベストエフォ
ート型サービスの必要性も高まっている。このベストエ
フォート型サービスは、CBR やVBR サービスでネットワ
ークが実施するようなQOS の保証は基本的に行わない
が、最低限の保証のみを実施するものである。ベストエ
フォート型サービスは、UBR （Unspecified Bit Rate）
とABR （Available Bit Rate）の２つのサービスカテゴ
リがある。

【０００４】UBR とABR は、LAN 間接続やファイル転送
等のデータ通信を対象としたサービスカテゴリである。
UBR は、QOS を全く保証しないもので、予めネットワー
クに対するトラヒックパラメータの申告は行わない。し
たがって、ネットワークが輻輳状態に陥ると、UBR セル
は優先的に廃棄される。ABR では、ネットワークに対す
るトラヒックパラメータとしてピークセルレイトとミニ
マムセルレートの申告を行う。

【０００５】ネットワークは、ピークセルレイトを越え
るとトラヒックに対しては保証をせず、ミニマムセルレ
ート以下のトラヒックに対しては最低限のセル転送を保
証する。また、ABR では、通信のエンドエンドの端末同
士で、定期的にネットワーク内での輻輳の発生を伝達す
るRM（Resource Management ）セルをデータセルに混在
させながら送受信することにより、輻輳の抑制を動的に
実施するものである。

【０００６】ところで、ATM システムの内部には、一時
的にセルを蓄積するセルバッファが複数存在する。この
セルバッファにセルが容量一杯に溜まった状態（または
一杯に近い状態）を輻輳状態と言う。セルバッファがこ
の輻輳状態になると、セルバッファはセルのサービス属
性を確認して選択的にセルを廃棄する。例えば、UBR型
サービスに属するセルは、優先的に廃棄することにな
る。そして、パケットを構成するセルが１個でも廃棄さ
れた場合、ベストエフォート型サービスに属するデータ
通信では、通常、パケットをエンドエンドで再送するよ
うなプロトコル機能となっている。

【０００７】

【発明が解決しようとする課題】しかしながら、パケッ
トを構成する複数セルの中の１個でも廃棄が起きた場合
には、そのパケットがエンドエンドで再送されるにも拘
らず、従来からのセルバッファは、パケットを構成する
複数のセルの１個を先に輻輳状態であったために廃棄し
た場合であっても、現在輻輳状態でない場合には、後続
の残りのセルを廃棄することなくそのまま相手に送出し
ていた。このため、システムリソースの有効利用がなさ
れないという問題を招くことになっていた。

【０００８】本発明はこのような従来技術の欠点を解消
し、パケットを構成する複数セルの中の１個でも廃棄が
起きた場合には、後続の残りのセルも廃棄することによ
りシステムリソースの有効利用を図ることのできるATM
セルトラヒック制御回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上述の課題を解
決するために、入力されたセルを遅延させる遅延手段
と、この遅延手段により遅延されたセルを蓄積する蓄積
手段と、この蓄積手段におけるセルの輻輳状態を検出す
る検出手段と、入力されたセルからパケット識別情報を
抽出すると共に、セルが同一パケットを構成するセル中
の最終セルであるか否かを判別する抽出手段と、パケッ
ト識別情報を複数のメモリ回路の何れかに格納し、また
複数のメモリ回路のそれぞれに格納されているパケット
識別情報を識別するセルヘッダ記憶手段と、入力された
セルが最終セル以外のセルであって、このセルのパケッ
ト識別情報がメモリ回路の何れにも格納されておらず、
かつ蓄積手段が輻輳状態であるときセルのパケット識別
情報をメモリ回路に格納し、入力されたセルが最終セル
であって、かつこのセルのパケット識別情報がメモリ回
路の何れかに格納されているときそのパケット識別情報
を消去するようセルヘッダ記憶手段を制御する制御手段
を有し、この制御手段は、蓄積手段が輻輳状態にあると
きおよび輻輳状態にないが入力されたセルのパケット識
別情報がメモリ回路の何れかに格納されているとき、遅
延しているセルを廃棄するよう遅延手段を制御すること
を特徴とする。

【００１０】また、本発明は、入力されたセルを遅延さ
せる遅延手段と、この遅延手段により遅延されたセルを
蓄積する蓄積手段と、この蓄積手段におけるセルの輻輳
状態を検出する検出手段と、入力されたセルからパケッ
ト識別情報を抽出すると共に、このセルが同一パケット
を構成するセル中の最終セルであるか否かを判別する抽
出手段と、入力が予定される全てのセルについてデータ
セルか否かを示す判別情報を、このセルのパケット識別
情報に基づいて生成したアドレスに予め格納したメモリ
回路を有し、そのアドレスを用いてメモリ回路への特定
情報の格納、特定情報と判別情報の読出しおよび格納さ
れている特定情報の消去を行うセルヘッダ記憶手段と、
入力されたセルのパケット識別情報に基づいてメモリ回
路から判別情報を読み出してデータセルか否かを判別
し、入力されたセルがデータセルでない場合には、蓄積
手段が輻輳状態にあるとき遅延しているセルを廃棄する
よう遅延手段を制御し、入力されたセルがデータセルで
ある場合には、入力されたセルが最終セル以外のセルで
あって、このセルの特定情報がメモリ回路に格納されて
おらず、かつ蓄積手段が輻輳状態であるときこのセルの
特定情報をメモリ回路に格納し、入力されたセルが最終
セルであって、かつこのセルの特定情報がメモリ回路に
格納されているときこの特定情報パケット識別情報を消
去するようセルヘッダ記憶手段を制御すると共に、蓄積
手段が輻輳状態にあるときおよび輻輳状態にないが入力
されたセルの特定情報がメモリ回路に格納されていると
き遅延しているセルを廃棄するよう遅延手段を制御する
ことを特徴とする。

【００１１】また、上記の回路において、メモリ回路の
アドレスはセルのヘッダに含まれるVPI/VCI 値であるの
がよい。

【００１２】また、上記の各回路において、パケット識
別情報はセルのヘッダに含まれるVPI/VCI 値であるのが
よい。

【００１３】

【発明の実施の形態】次に添付図面を参照して本発明の
実施例であるATM セルトラヒック制御回路を詳細に説明
する。

【００１４】図１は、第１の実施例であるATM セルトラ
ヒック制御回路を示すブロック図である。このATM セル
トラヒック制御回路は、同一パケットを構成する複数の
セルの中の１セルでも廃棄が起きた場合、そのパケット
の残りのセルを送ることは無駄となるので、積極的にそ
れらを廃棄するものである。

【００１５】まず、本実施例の構成について説明する。
図１において、セル入力端子101 に入力側が接続されて
いるセルヘッダ抽出回路103 は、入力セルを出力側に接
続されるセル遅延回路104 へ出力すると共に、入力セル
のヘッダ部から必要とする情報を抽出し、これを他の出
力側に抽出セルヘッダ通知信号線106 を介して接続され
る制御回路115 へ出力するものである。セル遅延回路10
4 は、セルヘッダ抽出回路103 からのセルを遅延させ、
これを出力側に接続されるセルバッファ回路105 へ出力
するものである。セルバッファ回路105 は、セル遅延回
路104 からのセルを一時蓄積し、これを出力側に接続さ
れるセル出力端子102 へ出力するものである。

【００１６】また、制御回路115 は、上記のセルヘッダ
抽出回路103 の他に、セル廃棄通知信号線107 を介して
セル遅延回路104 に、セルヘッダメモリ入力信号線109
、セルヘッダメモリ出力信号線110 、およびセルヘッ
ダメモリ制御信号線114 を介してセルヘッダメモリ回路
113 に、セルバッファ輻輳状態通知信号線111 を介して
セルバッファ状態管理回路112 にそれぞれ接続されてお
り、所定の回路から情報を得てセル遅延回路104 を制御
するものである。

【００１７】次に、本実施例の動作について説明する。
図１において、入力セルは、セル入力端子101 を通して
セルヘッダ抽出回路103 に入力される。セルヘッダ抽出
回路103 は、入力されたセルをセル遅延回路104 へ出力
すると共に、そのセルのヘッダからそのパケットを識別
するために必要なパケット識別情報、例えばVPI/VCI（V
irtual Path Identifier/Virtual Channel Identifie
r）、PTI （Payload Type Identifier ）値等を抽出
し、これを抽出セルヘッダ通知信号線106 を介して制御
回路115 へ送出する。

【００１８】更に、セルヘッダ抽出回路103 は、ヘッダ
内の情報に基づいて入力セルが最終セルであるか否かを
判別し、その結果を示す最終セル情報を抽出セルヘッダ
通知信号線106 を介して制御回路115 へ送出する。な
お、AAL5（ATM Adaptation Layer 5）以外のAAL （例え
ばAAL 3/4 ）を使用する場合には、SAR （Segmentation
and Reassembly ）ヘッダ内の情報に基づいて入力セル
が最終セルであるか否かを識別する。

【００１９】セル遅延回路104 は、セルヘッダ抽出回路
103 からのセルを所定時間だけ遅延させ、制御回路115
からのセル廃棄通知がない場合には、これをセルバッフ
ァ回路105 へ出力し、セル廃棄通知があった場合には、
そのセルを廃棄する。ここで、セルを遅延させる遅延時
間は、制御回路115 がセルを廃棄するか否かを判断する
に必要な時間であり、通常10〜20クロック程度である。
したがって、セル遅延回路104 は、例えば、D-FF回路を
必要な遅延クロック分だけ直列に接続した構成で十分で
ある。

【００２０】セルバッファ回路105 は、セル遅延回路10
4 からのセルをセル出力端子102 へ出力する。セルバッ
ファ状態管理回路108 は、セルバッファ回路105 におけ
るセルの輻輳状態をセルバッファ輻輳状態監視信号線10
8 を介して常時監視している。そして、セルバッファ回
路105 が輻輳状態になったとき、輻輳状態であることを
示す輻輳信号をセルバッファ輻輳状態通知信号線111 を
介して制御回路115 へ送出する。

【００２１】制御回路115 は、セル遅延回路104 が入力
セルを遅延させている間に、セル遅延回路104 のセルを
廃棄するか否かを判断する。制御回路115 は、この判断
をするに先立って、セルヘッダメモリ回路113 に対し
て、(1) 入力セルのVPI/VCI 値等と同値のデータを保持
しているか否かの情報を得る、(2) 新規にデータを登録
する、(3) 登録されているデータを消去する、等のため
の処理を指示する。

【００２２】先ず、入力セルのVPI/VCI 値等と同値のデ
ータを保持しているか否かの情報を得る場合、制御回路
115 は、セルヘッダ抽出回路103 から送られてきたパケ
ット識別情報、例えばVPI/VCI 値等を、セルヘッダメモ
リ入力信号線109 を介してセルヘッダメモリ回路113 へ
送出する。セルヘッダメモリ回路113 は、一種の連想メ
モリとして動作する。

【００２３】本実施例におけるセルヘッダメモリ回路11
3 は、制御回路115 からのパケット識別情報、例えばVP
I/VCI 値等と同値のデータを２次データとして保持す
る。そして、入力されたVPI/VCI 値等から２次データを
検索し、入力されたVPI/VCI 値等と同値のものが保持さ
れているか否かを示す１ビットの比較情報を生成し、こ
れをセルヘッダメモリ出力信号線110 を介して制御回路
115 へ送出する。

【００２４】図２は、セルヘッダメモリ回路113 の実施
例を示すブロック図である。このセルヘッダメモリ回路
113 は、セルヘッダメモリ制御回路204 、セルヘッダレ
ジスタ回路205-1 〜205-n 、コンパレータ回路206-1 〜
206-n から構成されている。この図２を用いて、上述の
入力セルのVPI/VCI 値等と同値のデータを保持している
か否かの情報を得る場合について詳細に説明する。

【００２５】図２において、図１に示す制御回路115 か
らのVPI/VCI 値等（データ）は、図１のセルヘッダメモ
リ入力信号線109 に接続されるセルヘッダメモリ入力信
号線202 を介して全てのコンパレータ回路206-1 〜206-
n に入力される。一方、セルヘッダレジスタ回路205-1
〜205-n は、内部に保持しているデータを対応するコン
パレータ回路206-1 〜206-n にそれぞれ出力する。

【００２６】コンパレータ回路206-1 〜206-n は、制御
回路115 からのデータとセルヘッダレジスタ回路205-1
〜205-n からのデータとを比較する。そして、データの
一致を検出したコンパレータのみがその旨を示す１ビッ
トの比較情報を、図１のセルヘッダメモリ出力信号線11
0 に接続されるセルヘッダメモリ出力信号線203 を介し
て制御回路115 へ送出する。制御回路115 は、この比較
情報により入力セルのVPI/VCI 値等と同一値が登録され
ているか否かを知ることができる。

【００２７】次に、新規にデータを登録するする場合、
制御回路115 は、図１のセルヘッダメモリ制御信号線11
4 に接続されるセルヘッダメモリ制御信号線201 を介し
て新規データ登録の指示をセルヘッダメモリ制御回路20
4 へ通知する。そして、図１のセルヘッダメモリ入力信
号線109 に接続されるセルヘッダメモリ入力信号線202
を介して新規に登録すべきデータ（VPI/VCI 値等）をセ
ルヘッダレジスタ回路205-1 〜205-n へ送出する。

【００２８】セルヘッダメモリ制御回路204 は、セルヘ
ッダレジスタ回路205-1 〜205-n のそれぞれについて、
データを保持しているか否かを把握しており、制御回路
115から新規データ登録の指示を受けると、データを保
持していない空きのセルヘッダレジスタ回路に対して、
セルヘッダレジスタ制御信号線207-1 〜207-n の中の対
応する信号線を介して、セルヘッダメモリ入力信号線20
2 上のデータを書き込むための制御信号を出力する。こ
れにより、セルヘッダレジスタ回路にデータ（VPI/VCI
値等）が新規に登録されたことになる。

【００２９】次に、登録されているデータを消去する場
合、制御回路115 は、図１のセルヘッダメモリ制御信号
線114 に接続されるセルヘッダメモリ制御信号線201 を
介して登録データ消去の指示をセルヘッダメモリ制御回
路204 へ通知し、図１のセルヘッダメモリ入力信号線10
9 に接続されるセルヘッダメモリ入力信号線202 を介し
て消去すべきデータ（VPI/VCI 値等）をセルヘッダレジ
スタ回路205-1 〜205-n へ送出する。

【００３０】セルヘッダメモリ制御回路204 は、制御回
路115 から登録データ消去の指示を受けると、コンパレ
ータ回路206-1 〜206-n のそれぞれから出力される比較
情報を図示しない信号線を介して収集する。そして、一
致の結果を示すコンパレータ回路に対応するセルヘッダ
レジスタ回路に対して、セルヘッダレジスタ制御信号線
207-1 〜207-n の中の対応する信号線を介して、登録デ
ータ消去のための制御信号を出力する。これにより、該
当するセルヘッダレジスタ回路からデータが消去され、
セルヘッダメモリ制御回路204 はこのセルヘッダレジス
タ回路が空きであることを記憶する。

【００３１】次に、制御回路115 の動作について、図４
を用いて詳細に説明する。図４は、本実施例における制
御回路115 の動作説明図であって、制御回路115 が各状
態に応じて処理すべき内容を示したものである。ここ
で、状態とは、セルバッファ105 が輻輳状態にあるか否
か、入力セルがパケットを構成する最終セルであるか否
か、入力セルのパケット識別情報、例えばVPI/VCI 値等
がセルヘッダメモリ回路113 に既に登録されているか否
かの状態を意味し、真は'0' で、偽は'1' で表してい
る。

【００３２】例えば、輻輳状態が'0' とは、セルバッフ
ァ105 が輻輳状態にあることを意味し、輻輳状態が'1'
とは、輻輳状態にないことを意味する。同様に、最終セ
ルが'0' とは、入力セルがパケットを構成するセルの中
の最終セルであることを意味し、最終セルが'1' とは、
最終セルでないことを意味する。既保持が'0' とは、入
力セルのVPI/VCI 値等と同値のデータをセルヘッダメモ
リ回路113 が保持（登録）されていることを意味し、既
保持が'1' とは、保持していないことを意味する。

【００３３】ここで、制御回路115 は、輻輳状態はセル
バッファ状態管理回路112 からの輻輳信号に基づいて、
最終セルか否かはセルヘッダ抽出回路103 からの最終セ
ル情報に基づいて、既保持か否かはセルヘッダメモリ回
路113 からの１ビットの比較情報に基づいてそれぞれ判
断することができる。

【００３４】次に、具体例を用いて本実施例の動作を説
明する。今、図３に示すように、同一のパケットを構成
する同一のVPI/VCI 値をもつ５個のセル300 〜304 が順
次入力され、セル301 〜302 が入力された期間ではセル
バッファ回路105 が輻輳状態にあり、セル300 が入力さ
れた時点では、セルヘッダメモリ回路113 に同一のVPI/
VCI 値が保持されていない場合を例にとる。

【００３５】まず、セル300 が図１のセル入力端子101
に入力されると、セルバッファ回路105 は輻輳状態では
なく、セル300 は最終セルではなく、また、そのVPI/VC
I 値は既保持状態でない。したがって、制御回路115
は、図４の処理番号(8) に従って、セル遅延回路104 お
よびセルヘッダメモリ回路113 に対して何ら指示を出さ
ない。これにより、セル300 は、セルヘッダ抽出回路10
3 、セル遅延回路104 、セルバッファ回路105 を通して
セル出力端子102 から出力される。

【００３６】セル301 が入力されると、セルバッファ回
路105 は輻輳状態にあり、そのVPI/VCI 値は既保持状態
でなく、セル301 は最終セルではない。したがって、制
御回路115 は、図４の処理番号(4) に従って、セル遅延
回路104 に対してセル廃棄を通知し、セルヘッダメモリ
回路113 に対してそのVPI/VCI 値を新規に登録すること
を指示する。これにより、セル301 はセル遅延回路104
において廃棄され、セル出力端子102 からは出力されな
い。また、セルヘッダメモリ回路113 にそのVPI/VCI 値
が新規登録され、以後これと同一のVPI/VCI 値を有する
セルは、輻輳状態に関係なく廃棄される。

【００３７】セル302 が入力されると、セルバッファ回
路105 は輻輳状態にあり、そのVPI/VCI 値は既保持状態
であり、セル302 は最終セルではない。したがって、制
御回路115 は、図４の処理番号(3) に従った処理を実行
する。これにより、セル302は廃棄される。ただし、セ
ル301 の場合と異なり、そのVPI/VCI 値は既保持状態に
あるので、セルヘッダメモリ回路113 に対するVPI/VCI
値の新規登録の指示は実行されない。

【００３８】セル303 が入力されると、セルバッファ回
路105 は輻輳状態ではなく、そのVPI/VCI 値は既保持状
態であり、セル303 は最終セルではない。したがって、
制御回路115 は、図４の処理番号(7) に従った処理を実
行する。これにより、セル303 は廃棄される。

【００３９】セル304 が入力されると、セルバッファ回
路105 は輻輳状態ではなく、そのVPI/VCI 値は既保持状
態であり、セル304 は最終セルである。したがって、制
御回路115 は、図４の処理番号(5) に従って、セル遅延
回路104 に対してセル廃棄を通知し、セルヘッダメモリ
回路113 に対して登録しているそのVPI/VCI 値の消去を
指示する。これにより、セル304 は廃棄される。また、
セル304 は最終セルであるので、セルヘッダメモリ回路
113 に登録されていたそのVPI/VCI 値が消去される。

【００４０】また、図３に示すように、セル304 に続い
て他のパケットを構成するセル305が入力されると、セ
ルバッファ回路105 は輻輳状態ではなく、そのVPI/VCI
値は既保持状態ではなく、セル305 は最終セルでない。
したがって、制御回路115 は、セル300 の場合と同様に
図４の処理番号(8) に従った処理を実行する。これによ
り、セル305 は廃棄されずに、セルヘッダ抽出回路103
、セル遅延回路104 、セルバッファ回路105 を通して
セル出力端子102 から出力される。セル305 と同一パケ
ットを構成するセル306 が入力されると、制御回路115
は、図４の(5) または(7) の処理を実行する。

【００４１】以上のように、第１の実施例によれば、セ
ルバッファ回路105 の輻輳により入力セルを廃棄する場
合において、そのセルが同一パケットを構成するセルの
中で最初に廃棄されるセルであるときは、そのパケット
を識別できる情報をセルヘッダメモリ回路113 に登録す
る。そして、以後同一パケットのセルが入力された場合
には、セルバッファ回路105 が輻輳にないときでもこれ
を廃棄する。

【００４２】これにより、セルバッファ回路105 の輻輳
を低減し、ATM ネットワークリソースを有効利用できる
という効果が得られる。また、セルヘッダメモリ回路11
3 を動的に必要情報を保持する構成としたので、ATM リ
ンク上の全ての設定情報を静的に保持する場合に比べて
メモリ量を節約でき、回路規模も小さくて済み経済的な
ものとなる。

【００４３】次に、第２の実施例であるATM セルトラヒ
ック制御回路について説明する。このATM セルトラヒッ
ク制御回路は、第１の実施例と同様に、同一パケットを
構成する複数のセルの中の１セルでも廃棄が起きた場
合、そのセルに続く残りのセルを送ることは無駄となる
ので、積極的にそれらを廃棄するものである。ただし、
第１の実施例では、セルバッファの設置されたATM リン
ク上にデータセル（データパケットを構成するセル）の
みが流れることを前提としていたが、第２の実施例で
は、非データセル（例えば音声セル）が混在して流れる
場合を前提としている点で相違している。

【００４４】まず、第２の実施例の構成について説明す
る。第２の実施例の構成は、ブロック図としては図１に
示す第１の実施例と同様であるが、セルヘッダメモリ回
路113 の構成および制御回路115 の動作が第１の実施例
の場合と異なっている。なお、第１の実施例の場合と区
別するため、図１におけるセルヘッダメモリ回路、制御
回路の番号をそれぞれ117 、118 とする。

【００４５】図５は、第２の実施例におけるセルヘッダ
メモリ回路117 の構成を示すブロック図である。図５に
おいて、セルヘッダメモリ制御回路503 は、セルヘッダ
登録メモリデータ信号線505 、セルヘッダ登録メモリア
ドレス信号線506 、およびセルヘッダ登録メモリ制御信
号線507 によって接続されるセルヘッダ登録メモリ回路
504 に対して、データを書き込んだり、データを読み出
したりするものである。また、セルヘッダメモリ制御回
路503 は、入力側に接続されるセルヘッダメモリ制御信
号線501 およびセルヘッダメモリ入力信号線508 、出力
側に接続されるヘッダメモリ出力信号線502 を介して図
１の制御回路115 との間で情報の授受を行うものであ
る。

【００４６】なお、セルヘッダメモリ制御信号線501
は、図１のセルヘッダメモリ制御信号線114 を介して制
御回路115 に、セルヘッダメモリ入力信号線508 は、図
１のセルヘッダメモリ入力信号線109 を介して制御回路
115 に、ヘッダメモリ出力信号線502 は、図１のヘッダ
メモリ出力信号線110 を介して制御回路115 にそれぞれ
接続されている。また、セルヘッダメモリ制御回路503
は、セルヘッダ登録メモリ回路504 のアドレスを、セル
のパケット識別情報に基づいて生成している。なお、セ
ルのVPI/VCI 値をアドレスとして用いてもよい。

【００４７】次に、第２の実施例の動作について説明す
る。動作に先立って、図１のセル入力端子101 に入力が
予定される全てのセルについて、そのセルがデータセル
であるか非データセルであるかを示す判別情報を、セル
ヘッダ登録メモリ回路504 の、そのセルのパケット識別
情報に基づいて生成したアドレスに予め格納する。これ
により、入力セルのパケット識別情報が分かれば、セル
ヘッダ登録メモリ回路504 に格納されている判別情報を
参照することにより、そのセルがデータセルであるか非
データセルであるかを判別することができる。

【００４８】先ず、セルヘッダ抽出回路116 は、入力セ
ルをセル遅延回路104 へ出力すると共に、そのセルのヘ
ッダからそのパケットを識別するために必要なパケット
識別情報、例えばVPI/VCI 値等を抽出し、これを制御回
路118 へ送出する。更に、ヘッダ内の情報に基づいて入
力セルが最終セルであるか否かを識別し、その識別結果
を示す最終セル情報を制御回路118 へ送出する。

【００４９】制御回路118 は、セルヘッダ抽出回路116
からの情報等に基づいてセルヘッダメモリ回路117 に対
して、(1) 入力セルの特定情報（例えば、"1" ）が格納
されているか否かおよび入力セルがデータセルか否かの
情報を得る、(2) 新規に特定情報を登録する、(3) 登録
されている特定情報を消去する、等のための処理を指示
する。先ず、入力セルの特定情報が格納されているか否
かおよび入力セルがデータセルか否かの情報を得る場
合、制御回路118 は、情報読出要求をセルヘッダメモリ
制御線114 を介して、入力セルのVPI/VCI 値等をセルヘ
ッダメモリ入力信号線109 を介してそれぞれセルヘッダ
メモリ回路117 へ送出する。

【００５０】セルヘッダメモリ回路117 のセルヘッダメ
モリ制御回路503 は、セルヘッダメモリ入力信号線508
を介して入力される上記のVPI/VCI 値に基づいてアドレ
スを生成し、このアドレスをセルヘッダ登録メモリアド
レス信号線506 を介して、また、セルヘッダメモリ入力
信号線109 を介して入力される情報読出要求に基づいて
読出し用の制御信号を生成し、これをセルヘッダ登録メ
モリ制御信号線507 を介して、それぞれセルヘッダ登録
メモリ回路504 へ出力する。セルヘッダ登録メモリ回路
504 には、VPI/VCI 値ごとに特定情報が既登録であるか
否かおよびデータセルであるか否かの情報が格納されて
おり、指定アドレスから読み出されたこれらの情報（２
ビット）は、セルヘッダメモリ出力信号線502 を介し
て、制御回路118 へ送出される。

【００５１】次に、新規に特定情報を登録する場合、制
御回路118 は、特定情報の登録の指示をセルヘッダメモ
リ制御信号114 を介して、また、特定情報を登録すべき
セルのVPI/VCI 値等をセルヘッダメモリ入力信号線508
を介して、それぞれセルヘッダメモリ回路117 へ送出す
る。

【００５２】セルヘッダメモリ回路117 のセルヘッダ登
録メモリ制御回路503 は、セルヘッダメモリ入力信号線
508 を介して入力されるVPI/VCI 値等からアドレスを生
成し、これをセルヘッダ登録メモリアドレス信号線506
を介して、また、特定情報がセルヘッダ登録メモリデー
タ信号線505 を介して、更に、書込制御信号をセルヘッ
ダ登録メモリ制御信号線507 を介して、それぞれセルヘ
ッダ登録メモリ回路504 へ出力する。これにより、指定
のアドレスに、特定情報が格納されたことになる。

【００５３】次に、登録されている特定情報を消去する
場合、制御回路118 は、特定情報の消去の指示およびVP
I/VCI 値等をセルヘッダメモリ制御信号114 、セルヘッ
ダメモリ入力信号線408 を介してそれぞれセルヘッダメ
モリ回路117 へ送出する。セルヘッダメモリ回路117 の
セルヘッダ登録メモリ制御回路503 は、VPI/VCI 値等か
ら生成したアドレスに格納されている特定情報を消去す
る。

【００５４】図７は、本実施例における制御回路118 の
動作説明図であって、制御回路118が各状態に応じて処
理すべき内容を示したものである。ここで、制御回路11
8 は、輻輳状態はセルバッファ状態管理回路112 からの
輻輳信号に基づいて、最終セルか否かはセルヘッダ抽出
回路103 からの最終セル情報に基づいて、データセルか
否かはセルヘッダ登録メモリ回路504 に予め格納されて
いる判別情報に基づいて、特定情報が登録されているか
否かはセルヘッダメモリ回路117 を調べることによりそ
れぞれ判断する。なお、図７に記載の状態の意味は図４
の場合と同様である。

【００５５】次に、具体例を用いて本実施例の動作を説
明する。今、図６に示すように、セル600 〜607 が順次
図１のセル入力端子101 に入力された場合を例にとる。
ここで、セル600 、601 、602 、604 、606 、607 は同
一VPI/VCI 値をもつデータセルであり、セル600 、601
、602 、604 、606 の５セルで１パケットを構成する
ものとし、セル603 、605 は同一VPI/VCI 値をもつ非デ
ータセルであるとする。また、区間610 では、セルバッ
ファ回路105 が輻輳状態にあり、その他の区間では輻輳
状態にないものとする。更に、セル600 が入力された時
点では、図５のセルヘッダ登録メモリ回路504 に登録さ
れているどのセルも既保持状態にないものとする。

【００５６】先ず、セル600 が入力されると、セルバッ
ファ回路105 が輻輳状態ではなく、既保持状態でなく、
セル600 はデータセルでかつ最終セルではない。したが
って、制御回路118 は、図７の処理番号(8) に従った処
理を実行する。これにより、セル600 は廃棄されること
なく、図１のセル出力端子102 から出力される。

【００５７】セル601 が入力されると、セルバッファ回
路105 が輻輳状態で、既保持状態ではなく、セル601 は
データセルでありかつ最終セルではない。したがって、
制御回路118 は、図７の処理番号(4) に従った処理を実
行する。これにより、セル601 は廃棄され、セルヘッダ
登録メモリ回路504 における入力セルのVPI/VCI 値をア
ドレスとする場所に特定情報が格納される。

【００５８】セル602 が入力されると、セルバッファ回
路105 が輻輳状態で、特定情報が既登録（既保持）の状
態にあり、セル602 はデータセルでありかつ最終セルで
はない。したがって、制御回路118 は、図７の処理番号
(2) に従った処理を実行する。これにより、セル602 は
廃棄される。セル603 が入力されると、セル603 は非デ
ータセルで、セルバッファ回路105 が輻輳状態である。
したがって、制御回路118 は、図７の処理番号(9) に従
った処理を実行する。これにより、セル603 は廃棄され
る。

【００５９】セル604 が入力されると、セルバッファ回
路105 が輻輳状態ではなく、特定情報が既登録の状態に
あり、セル604 はデータセルでありかつ最終セルではな
い。したがって、制御回路118 は、図７の処理番号(6)
に従った処理を実行する。これにより、セル604 は廃棄
される。セル605 が入力されると、セル605 は非データ
セルであり、セルバッファ回路105 が輻輳状態ではな
い。したがって、制御回路118 は、図７の処理番号(10)
に従った処理を実行する。これにより、セル605は廃棄
されない。

【００６０】セル606 が入力されると、セルバッファ回
路105 が輻輳状態ではなく、既保持状態にあり、セル60
6 はデータセルでありかつ最終セルである。したがっ
て、制御回路118 は、図７の処理番号(5) に従った処理
を実行する。これにより、セル606 は廃棄され、セルヘ
ッダ登録メモリ回路504 における入力セルのVPI/VCI 値
をアドレスとする場所に格納されている特定情報は消去
される。

【００６１】セル607 が入力されると、セルバッファ回
路105 が輻輳状態ではなく、既保持状態でなく、セル60
7 はデータセルでありかつ最終セルではない。したがっ
て、図７の処理番号(8) に従った処理を制御回路115 は
実行する。これにより、セル607 は廃棄されることな
く、図１のセル出力端子102 から出力される。

【００６２】以上のように、第２の実施例によれば、セ
ルバッファ回路105 の輻輳により入力セルを廃棄する場
合において、そのセルがデータセルであって、同一パケ
ットを構成するセルの中で最初に廃棄されるセルである
ときは、そのパケットを識別できる情報をセルヘッダメ
モリ回路117 に登録する。そして、以後同一パケットの
セルが入力された場合には、セルバッファ回路105 が輻
輳にないときでもこれを廃棄する。これにより、セルバ
ッファ回路105 の輻輳を低減し、ATM ネットワークリソ
ースを有効利用できるという効果が得られる。

【００６３】また、セルヘッダメモリ回路117 に、全て
のセルについてそのセルがデータセルか否かの情報を保
持する（静的に保持する）構成としたので、ATM リンク
上に設定されているセルがデータセルでもデータセル以
外でもそれを識別し、最適な処理を施すことが可能であ
る。

【００６４】

【発明の効果】このように本発明によれば、データセル
を通信するATM システムのセルバッファ回路において、
セルバッファの入り口で同一パケットを構成するセルの
中で１セルでもセルバッファの輻輳により廃棄される場
合、そのパケットは上位プロトコルにより再送されるこ
とから、残りの全てのセルを廃棄することにより、セル
バッファの輻輳を低減しATM ネットワークリソースの有
効利用ができるという効果が期待できる。

【００６５】また、セルヘッダメモリ回路を動的に必要
情報を保持する構成とすることにより、ATM リンク上の
全ての設定情報を静的に保持する場合に比べてメモリ量
を節約でき、回路規模も小さくて済み経済的である。

【００６６】また、セルヘッダメモリ回路を静的に保持
する構成とし、全てのセルについてデータセルか否かの
判別情報を保持すれば、ATM リンク上に設定されている
セルがデータセルでもデータセル以外のセルでもそれを
識別し、最適な処理を施すことが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるATM セルトラヒッ
ク制御回路のブロック図である。

【図２】第１の実施例のセルヘッダメモリ回路のブロッ
ク図である。

【図３】第１の実施例の制御回路の動作説明図(1) であ
る。

【図４】第１の実施例の制御回路の動作説明図(2) であ
る。

【図５】第２の実施例のセルヘッダメモリ回路のブロッ
ク図である。

【図６】第２の実施例の制御回路の動作説明図(1) であ
る。

【図７】第２の実施例の制御回路の動作説明図(2) であ
る。

【符号の説明】

103 セルヘッダ抽出回路 104 セル遅延回路 105 セルバッファ回路 112 セルバッファ状態管理回路 113 セルヘッダメモリ回路 115 制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力されたセルを遅延させる遅延手段
   と、 該遅延手段により遅延されたセルを蓄積する蓄積手段
   と、 該蓄積手段におけるセルの輻輳状態を検出する検出手段
   と、 入力されたセルからパケット識別情報を抽出すると共
   に、該セルが同一パケットを構成するセル中の最終セル
   であるか否かを判別する抽出手段と、 前記パケット識別情報を複数のメモリ回路の何れかに格
   納し、また該複数のメモリ回路のそれぞれに格納されて
   いるパケット識別情報を識別するセルヘッダ記憶手段
   と、 入力されたセルが最終セル以外のセルであって、該セル
   のパケット識別情報が前記メモリ回路の何れにも格納さ
   れておらず、かつ前記蓄積手段が輻輳状態であるとき該
   セルのパケット識別情報を前記メモリ回路に格納し、入
   力されたセルが最終セルであって、かつ該セルのパケッ
   ト識別情報が前記メモリ回路の何れかに格納されている
   とき該パケット識別情報を消去するよう前記セルヘッダ
   記憶手段を制御する制御手段を有し、該制御手段は、 前記蓄積手段が輻輳状態にあるときおよび輻輳状態にな
   いが入力されたセルのパケット識別情報が前記メモリ回
   路の何れかに格納されているとき、遅延しているセルを
   廃棄するよう前記遅延手段を制御することを特徴とする
   ATM セルトラヒック制御回路。
2. 【請求項２】 入力されたセルを遅延させる遅延手段
   と、 該遅延手段により遅延されたセルを蓄積する蓄積手段
   と、 該蓄積手段におけるセルの輻輳状態を検出する検出手段
   と、 入力されたセルからパケット識別情報を抽出すると共
   に、該セルが同一パケットを構成するセル中の最終セル
   であるか否かを判別する抽出手段と、 入力が予定される全てのセルについてデータセルか否か
   を示す判別情報を、該セルのパケット識別情報に基づい
   て生成したアドレスに予め格納したメモリ回路を有し、
   前記アドレスを用いて前記メモリ回路への特定情報の格
   納、該特定情報と判別情報の読出し、および該特定情報
   の消去を行うセルヘッダ記憶手段と、 入力されたセルのパケット識別情報に基づいて前記メモ
   リ回路から前記判別情報を読み出してデータセルか否か
   を判別し、入力されたセルがデータセルでない場合に
   は、前記蓄積手段が輻輳状態にあるとき遅延しているセ
   ルを廃棄するよう前記遅延手段を制御し、入力されたセ
   ルがデータセルである場合には、入力されたセルが最終
   セル以外のセルであって、該セルの特定情報が前記メモ
   リ回路に格納されておらず、かつ前記蓄積手段が輻輳状
   態であるとき該セルの特定情報を前記メモリ回路に格納
   し、入力されたセルが最終セルであって、かつ該セルの
   パケット識別情報が前記メモリ回路に格納されていると
   き該特定情報を消去するよう前記セルヘッダ記憶手段を
   制御すると共に、前記蓄積手段が輻輳状態にあるときお
   よび輻輳状態にないが入力されたセルの特定情報が前記
   メモリ回路に格納されているとき遅延しているセルを廃
   棄するよう前記遅延手段を制御することを特徴とするAT
   M セルトラヒック制御回路。
3. 【請求項３】 請求項１または請求項２に記載の回路に
   おいて、前記パケット識別情報はセルのヘッダに含まれ
   るVPI/VCI 値であることを特徴とするATM セルトラヒッ
   ク制御回路。
4. 【請求項４】 請求項２に記載の回路において、前記メ
   モリ回路のアドレスはセルのヘッダに含まれるVPI/VCI
   値であることを特徴とするATM セルトラヒック制御回
   路。