JPH10228378A - マイクロプロセッサ内の共有データパスを介して整数データ及び浮動小数点データを通信する方法並びに処理装置 - Google Patents
マイクロプロセッサ内の共有データパスを介して整数データ及び浮動小数点データを通信する方法並びに処理装置Info
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- JPH10228378A JPH10228378A JP9337219A JP33721997A JPH10228378A JP H10228378 A JPH10228378 A JP H10228378A JP 9337219 A JP9337219 A JP 9337219A JP 33721997 A JP33721997 A JP 33721997A JP H10228378 A JPH10228378 A JP H10228378A
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- 238000012545 processing Methods 0.000 claims abstract description 62
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- 238000004364 calculation method Methods 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
-
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
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Abstract
(57)【要約】
【課題】 本発明は、性能低下、演算の複雑さ及び遅れ
が回避された整数データ及び浮動小数点データの通信方
法及び処理装置の提供を目的とする。 【解決手段】 本発明のマイクロプロセッサが同時に実
行する命令には、整数命令と浮動小数点命令とが混在し
て含まれ得る。命令パイプラインは複数の命令を同時に
実行するため連続的な段を有する。複数の連続的な段の
中の各段は複数の命令の中の別々の命令に基づいて同時
に動作する。整数ユニットは整数命令を実行し、各整数
命令毎に整数型結果を形成する。浮動小数点ユニットは
浮動小数点命令を実行し、各浮動小数点命令毎に浮動小
数点型結果を形成する。データパスは命令パイプライン
内の連続的な段の間でデータを通信するため整数ユニッ
トと浮動小数点ユニットとにより共有される。
が回避された整数データ及び浮動小数点データの通信方
法及び処理装置の提供を目的とする。 【解決手段】 本発明のマイクロプロセッサが同時に実
行する命令には、整数命令と浮動小数点命令とが混在し
て含まれ得る。命令パイプラインは複数の命令を同時に
実行するため連続的な段を有する。複数の連続的な段の
中の各段は複数の命令の中の別々の命令に基づいて同時
に動作する。整数ユニットは整数命令を実行し、各整数
命令毎に整数型結果を形成する。浮動小数点ユニットは
浮動小数点命令を実行し、各浮動小数点命令毎に浮動小
数点型結果を形成する。データパスは命令パイプライン
内の連続的な段の間でデータを通信するため整数ユニッ
トと浮動小数点ユニットとにより共有される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に共有デー
タパスを介して整数データ及び浮動小数点データを転送
するマイクロプロセッサ並びに方法に係わり、特に、共
有データパスを有し、統合された整数ユニット及び浮動
小数点ユニットに夫々整数データ及び浮動小数点データ
を通信する複数のパイプライン段を有するマイクロプロ
セッサに関する。
タパスを介して整数データ及び浮動小数点データを転送
するマイクロプロセッサ並びに方法に係わり、特に、共
有データパスを有し、統合された整数ユニット及び浮動
小数点ユニットに夫々整数データ及び浮動小数点データ
を通信する複数のパイプライン段を有するマイクロプロ
セッサに関する。
【０００２】
【従来の技術】整数命令及び実数命令を別個に処理する
ことにより、１サイクル当たりに実行されるプログラム
命令数の測定から分かるように、典型的に処理スループ
ットが低下する。スループットの低下する原因は、実数
を処理する際に要求される複雑さ及び精度が整数の場合
よりも増大するためである。さらに、実数及び整数は異
なる内部機械語表記の形式により表現される。浮動小数
点表記は実数を表現するため使用され、他のフォーマッ
トでも構わないが、典型的には符号ビット、指数部及び
小数部を含む。２の補数表記及び１の補数表記が整数を
表現するため使用され、他のフォーマットでも構わない
が、典型的には符号ビット及び大きさを含む。このよう
に表記に差異があるため、効率的なマイクロプロセッサ
設計はより複雑化する。
ことにより、１サイクル当たりに実行されるプログラム
命令数の測定から分かるように、典型的に処理スループ
ットが低下する。スループットの低下する原因は、実数
を処理する際に要求される複雑さ及び精度が整数の場合
よりも増大するためである。さらに、実数及び整数は異
なる内部機械語表記の形式により表現される。浮動小数
点表記は実数を表現するため使用され、他のフォーマッ
トでも構わないが、典型的には符号ビット、指数部及び
小数部を含む。２の補数表記及び１の補数表記が整数を
表現するため使用され、他のフォーマットでも構わない
が、典型的には符号ビット及び大きさを含む。このよう
に表記に差異があるため、効率的なマイクロプロセッサ
設計はより複雑化する。
【０００３】マイクロプロセッサの典型的な中央処理装
置（ＣＰＵ）は、整数命令を実行する整数ユニット（Ｉ
Ｕ）とも称される算術論理装置（ＡＬＵ）と、汎用レジ
スタの組とを含むが、場合によっては専用ハードウェア
が整数乗算及び除算のため使用される。加算又は減算の
ような単純な整数演算命令は、典型的に単一のマシンサ
イクル内に完了される。
置（ＣＰＵ）は、整数命令を実行する整数ユニット（Ｉ
Ｕ）とも称される算術論理装置（ＡＬＵ）と、汎用レジ
スタの組とを含むが、場合によっては専用ハードウェア
が整数乗算及び除算のため使用される。加算又は減算の
ような単純な整数演算命令は、典型的に単一のマシンサ
イクル内に完了される。
【０００４】“MIPS R4200”, Microprocessor Report,
May 1993, pp. 6-7、並びに、“R4200 MICROPROCESSO
R, R4200 Preliminary Datasheet Rev. 1.4”, MIPS Co
mputers, Inc., August 1994, pp. 1-37 に記載されて
いるように、整数表記の差異にも係わらず、整数ユニッ
トが浮動小数点命令を実行するため使用され得る。浮動
小数点表現と整数表現との間の変換は必要ないが、浮動
小数点演算の処理は整数ユニット演算よりも処理時間が
長いので性能が低下する。
May 1993, pp. 6-7、並びに、“R4200 MICROPROCESSO
R, R4200 Preliminary Datasheet Rev. 1.4”, MIPS Co
mputers, Inc., August 1994, pp. 1-37 に記載されて
いるように、整数表記の差異にも係わらず、整数ユニッ
トが浮動小数点命令を実行するため使用され得る。浮動
小数点表現と整数表現との間の変換は必要ないが、浮動
小数点演算の処理は整数ユニット演算よりも処理時間が
長いので性能が低下する。
【０００５】Colwell 他に発行された米国特許第5,179,
680 号、イシダ他に発行された米国特許第5,226,166
号、及び、イシダ他に発行された米国特許第5,293,500
号明細書に開示されているように、専用浮動小数点ユニ
ット（ＦＰＵ）は、整数命令と並列に浮動小数点命令を
実行するため選択的に利用され得る。しかし、この種の
浮動小数点ユニットは、整数ユニットと浮動小数点ユニ
ットとの間で浮動小数点型オペランド及び浮動小数点型
結果を通信するため別個のデータパスを必要とする。さ
らに、浮動小数点ユニットの命令の処理は、整数ユニッ
トの命令の処理と同期させる必要があるので、演算上の
複雑さ及び遅延が更に追加される。
680 号、イシダ他に発行された米国特許第5,226,166
号、及び、イシダ他に発行された米国特許第5,293,500
号明細書に開示されているように、専用浮動小数点ユニ
ット（ＦＰＵ）は、整数命令と並列に浮動小数点命令を
実行するため選択的に利用され得る。しかし、この種の
浮動小数点ユニットは、整数ユニットと浮動小数点ユニ
ットとの間で浮動小数点型オペランド及び浮動小数点型
結果を通信するため別個のデータパスを必要とする。さ
らに、浮動小数点ユニットの命令の処理は、整数ユニッ
トの命令の処理と同期させる必要があるので、演算上の
複雑さ及び遅延が更に追加される。
【０００６】
【発明が解決しようとする課題】上記の如く、従来技術
のマイクロプロセッサは、混在する整数命令と実数命令
とを処理するため整数データ及び浮動小数点データを通
信する際に、性能が低下し、或いは、演算の複雑さ及び
遅れが増加するという欠点がある。本発明は、上記従来
技術の欠点を解決するため、共通データパスシステムを
介して整数データ及び浮動小数点データを通信するマイ
クロプロセッサ並びにその方法の提供を目的とする。
のマイクロプロセッサは、混在する整数命令と実数命令
とを処理するため整数データ及び浮動小数点データを通
信する際に、性能が低下し、或いは、演算の複雑さ及び
遅れが増加するという欠点がある。本発明は、上記従来
技術の欠点を解決するため、共通データパスシステムを
介して整数データ及び浮動小数点データを通信するマイ
クロプロセッサ並びにその方法の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明の一実施例は、命
令を同時に実行するマイクロプロセッサである。命令に
は、整数演算を実行する整数命令と、実数演算を実行す
る浮動小数点命令とが含まれる。命令パイプラインは複
数の命令を同時に実行するため連続的な段を有する。複
数の連続的な段の中の各段は、複数の命令の中の別々の
命令に基づいて同時に動作する。本発明において、整数
命令及び浮動小数点命令はパイプライン内に混在させて
もよい。整数ユニットは整数命令を実行し、各整数命令
毎に整数型結果を形成する。浮動小数点ユニットは浮動
小数点命令を実行し、各浮動小数点命令毎に浮動小数点
型結果を形成する。データパスは命令パイプライン内の
連続的な段の間でデータを通信するため整数ユニットと
浮動小数点ユニットとにより共有される。
令を同時に実行するマイクロプロセッサである。命令に
は、整数演算を実行する整数命令と、実数演算を実行す
る浮動小数点命令とが含まれる。命令パイプラインは複
数の命令を同時に実行するため連続的な段を有する。複
数の連続的な段の中の各段は、複数の命令の中の別々の
命令に基づいて同時に動作する。本発明において、整数
命令及び浮動小数点命令はパイプライン内に混在させて
もよい。整数ユニットは整数命令を実行し、各整数命令
毎に整数型結果を形成する。浮動小数点ユニットは浮動
小数点命令を実行し、各浮動小数点命令毎に浮動小数点
型結果を形成する。データパスは命令パイプライン内の
連続的な段の間でデータを通信するため整数ユニットと
浮動小数点ユニットとにより共有される。
【０００８】本発明の他の実施例は、プログラム命令の
パイプライン処理のためのマイクロプロセッサである。
各プログラム命令は、整数プログラム命令又は浮動小数
点プログラム命令のいずれかにより構成される。回路
は、複数のプログラム命令を同時に処理し、少なくとも
一つの整数型オペランドから整数型結果を形成するため
整数命令を実行し、少なくとも一つの浮動小数点型オペ
ランドから浮動小数点型結果を形成するため浮動小数点
命令を実行し、整数型結果及び少なくとも一つの整数型
オペランドを整数ユニットに通信し、浮動小数点型結果
及び少なくと一つの浮動小数点型オペランドを浮動小数
点ユニットに通信するため設けられている。
パイプライン処理のためのマイクロプロセッサである。
各プログラム命令は、整数プログラム命令又は浮動小数
点プログラム命令のいずれかにより構成される。回路
は、複数のプログラム命令を同時に処理し、少なくとも
一つの整数型オペランドから整数型結果を形成するため
整数命令を実行し、少なくとも一つの浮動小数点型オペ
ランドから浮動小数点型結果を形成するため浮動小数点
命令を実行し、整数型結果及び少なくとも一つの整数型
オペランドを整数ユニットに通信し、浮動小数点型結果
及び少なくと一つの浮動小数点型オペランドを浮動小数
点ユニットに通信するため設けられている。
【０００９】本発明の他の実施例は、整数値及び浮動小
数点値を、マイクロプロセッサ内の共有データパスを介
して夫々整数ユニット及び浮動小数点ユニットに通信す
る方法である。各整数値は、少なくとも一つの整数型オ
ペランド又は整数型結果により構成される。各浮動小数
点値は、少なくとも一つの浮動小数点型オペランド又は
浮動小数点型結果により構成される。上記方法は命令を
マイクロプロセッサに供給する段階を含む。命令は、整
数命令又は浮動小数点命令のいずれかである。命令は、
命令のタイプに依存して、整数ユニット又は浮動小数点
ユニットのいずれかの実行のため発行される。一般的に
言うと、発行された命令が整数命令であるならば、整数
型結果を形成するため整数ユニットを用いて実行され
る。しかし、発行された命令が整数乗算の場合、整数乗
算は浮動小数点乗算装置により実行され、発行された命
令が整数除算の場合、整数除算は浮動小数点除算装置に
より実行される。発行された命令が浮動小数点命令であ
るならば、浮動小数点型結果を形成するため浮動小数点
ユニットを用いて実行される。整数型結果又は浮動小数
点型結果は、共有データパスを介して通信される。
数点値を、マイクロプロセッサ内の共有データパスを介
して夫々整数ユニット及び浮動小数点ユニットに通信す
る方法である。各整数値は、少なくとも一つの整数型オ
ペランド又は整数型結果により構成される。各浮動小数
点値は、少なくとも一つの浮動小数点型オペランド又は
浮動小数点型結果により構成される。上記方法は命令を
マイクロプロセッサに供給する段階を含む。命令は、整
数命令又は浮動小数点命令のいずれかである。命令は、
命令のタイプに依存して、整数ユニット又は浮動小数点
ユニットのいずれかの実行のため発行される。一般的に
言うと、発行された命令が整数命令であるならば、整数
型結果を形成するため整数ユニットを用いて実行され
る。しかし、発行された命令が整数乗算の場合、整数乗
算は浮動小数点乗算装置により実行され、発行された命
令が整数除算の場合、整数除算は浮動小数点除算装置に
より実行される。発行された命令が浮動小数点命令であ
るならば、浮動小数点型結果を形成するため浮動小数点
ユニットを用いて実行される。整数型結果又は浮動小数
点型結果は、共有データパスを介して通信される。
【００１０】
【発明の実施の形態】以下の詳細な説明では本発明の最
良の実施モードを説明するが、当業者は、本発明の最良
の実施モードの説明から本発明の他の実施例を容易に理
解できる。本発明は他の異なる実施の形態が可能であ
り、幾つかの実施の形態の細部は本発明の精神及び範囲
から逸脱することなく、種々の明らかな観点に関して変
更することが可能である。以下の添付図面及び詳細な説
明は、本質的に本発明の例示であり、本発明はこれらの
例に限定されないことに注意すべきである。
良の実施モードを説明するが、当業者は、本発明の最良
の実施モードの説明から本発明の他の実施例を容易に理
解できる。本発明は他の異なる実施の形態が可能であ
り、幾つかの実施の形態の細部は本発明の精神及び範囲
から逸脱することなく、種々の明らかな観点に関して変
更することが可能である。以下の添付図面及び詳細な説
明は、本質的に本発明の例示であり、本発明はこれらの
例に限定されないことに注意すべきである。
【００１１】I. マイクロプロセッサ 図１は本発明の共有データパスを組み込むマイクロプロ
セッサ９の機能的なブロック図である。マイクロプロセ
ッサ９は、複合形の整数ユニット／浮動小数点ユニット
コントローラ（ＩＵ／ＦＰＣ）１０と、独立した浮動小
数点ユニット（ＦＰＵ）２２とを含む。好ましくは、マ
イクロプロセッサ９は、ＳＰＡＲＣ（登録商標）アーキ
テクチャ仕様に準拠した縮小命令セットコンピュータ
（ＲＩＳＣ）設計を利用し、マイクロプロセッサ９が多
数のプログラム命令を並列的に処理することを可能にさ
せる論理命令パイプライン１１を有する単一命令発行プ
ロセッサである。“ＳＰＡＲＣ”は、カリフォルニア州
メンロパークのＳＰＡＲＣインターナショナル社の登録
商標である。ＳＰＡＲＣ（登録商標）のＲＩＳＣアーキ
テクチャ仕様に関する一般的な情報は、参考のため引用
した“The SPARC Architecture Manual ”, Version 8,
SPARC International, Inc., 1992 から得られる。新
しいプログラム命令は、各マシンサイクル中に命令パイ
プライン１１内に受けられ、処理が終了するまで連続的
なサイクル毎に一段ずつ進む。その結果として、各プロ
グラム命令の処理は、命令パイプライン１１内に既に存
在する他のプログラム命令と時間的に重なり合うので、
処理スループットが増加する。
セッサ９の機能的なブロック図である。マイクロプロセ
ッサ９は、複合形の整数ユニット／浮動小数点ユニット
コントローラ（ＩＵ／ＦＰＣ）１０と、独立した浮動小
数点ユニット（ＦＰＵ）２２とを含む。好ましくは、マ
イクロプロセッサ９は、ＳＰＡＲＣ（登録商標）アーキ
テクチャ仕様に準拠した縮小命令セットコンピュータ
（ＲＩＳＣ）設計を利用し、マイクロプロセッサ９が多
数のプログラム命令を並列的に処理することを可能にさ
せる論理命令パイプライン１１を有する単一命令発行プ
ロセッサである。“ＳＰＡＲＣ”は、カリフォルニア州
メンロパークのＳＰＡＲＣインターナショナル社の登録
商標である。ＳＰＡＲＣ（登録商標）のＲＩＳＣアーキ
テクチャ仕様に関する一般的な情報は、参考のため引用
した“The SPARC Architecture Manual ”, Version 8,
SPARC International, Inc., 1992 から得られる。新
しいプログラム命令は、各マシンサイクル中に命令パイ
プライン１１内に受けられ、処理が終了するまで連続的
なサイクル毎に一段ずつ進む。その結果として、各プロ
グラム命令の処理は、命令パイプライン１１内に既に存
在する他のプログラム命令と時間的に重なり合うので、
処理スループットが増加する。
【００１２】ＲＩＳＣ設計は、一般的に、利用可能なプ
ログラム命令を、メモリにアクセスするロード命令及び
ストア命令と、算術命令と、論理命令とに制限する。マ
イクロプロセッサ９の場合に、プログラム命令フォーマ
ットは、３２ビットずつのメモリの境界に従って、即
ち、３２ビットメモリバウンダリに基づいて並べられ、
演算コード（オペコード）フィールド及びレジスタアド
レスフィールドからなる均一配置を利用する。さらに、
マイクロプロセッサ９は、命令及びプログラムデータ
を、プログラム命令を格納する命令キャッシュ（図示し
ない）と、プログラムデータを格納するデータキャッシ
ュ（図示しない）とに分割するため、Harvard (Aiken)
メモリアーキテクチャを採用する。
ログラム命令を、メモリにアクセスするロード命令及び
ストア命令と、算術命令と、論理命令とに制限する。マ
イクロプロセッサ９の場合に、プログラム命令フォーマ
ットは、３２ビットずつのメモリの境界に従って、即
ち、３２ビットメモリバウンダリに基づいて並べられ、
演算コード（オペコード）フィールド及びレジスタアド
レスフィールドからなる均一配置を利用する。さらに、
マイクロプロセッサ９は、命令及びプログラムデータ
を、プログラム命令を格納する命令キャッシュ（図示し
ない）と、プログラムデータを格納するデータキャッシ
ュ（図示しない）とに分割するため、Harvard (Aiken)
メモリアーキテクチャを採用する。
【００１３】図１及び２を参照するに、整数命令及び浮
動小数点命令は、マイクロプロセッサ９内に統合された
独立した機能的ユニット、即ち、整数ユニット／浮動小
数点ユニットコントローラ１０内に統合され整数命令を
処理する整数ユニット（ＩＵ）２７と、浮動小数点命令
を処理する浮動小数点ユニット（ＦＰＵ）２２によって
夫々処理される。整数ユニット／浮動小数点ユニットコ
ントローラ１０内に統合された浮動小数点コントローラ
２８が整数ユニット／浮動小数点ユニットコントローラ
１０と浮動小数点ユニット２２との間の浮動小数点命令
のディスパッチ、同期及び終了を制御するとしても、浮
動小数点ユニット２２は整数ユニット／浮動小数点ユニ
ットコントローラ１０とは別個の機能的ユニットとして
浮動小数点演算を実行する。整数ユニット２７は、整数
命令を実行する汎用レジスタ（図示しない）を含み、ロ
ードメモリアドレス及びストアメモリアドレスを計算
し、プログラムカウンタ（ＰＣ）（図示しない）を保持
することにより、マイクロプロセッサ９の全体的な動作
を制御する。
動小数点命令は、マイクロプロセッサ９内に統合された
独立した機能的ユニット、即ち、整数ユニット／浮動小
数点ユニットコントローラ１０内に統合され整数命令を
処理する整数ユニット（ＩＵ）２７と、浮動小数点命令
を処理する浮動小数点ユニット（ＦＰＵ）２２によって
夫々処理される。整数ユニット／浮動小数点ユニットコ
ントローラ１０内に統合された浮動小数点コントローラ
２８が整数ユニット／浮動小数点ユニットコントローラ
１０と浮動小数点ユニット２２との間の浮動小数点命令
のディスパッチ、同期及び終了を制御するとしても、浮
動小数点ユニット２２は整数ユニット／浮動小数点ユニ
ットコントローラ１０とは別個の機能的ユニットとして
浮動小数点演算を実行する。整数ユニット２７は、整数
命令を実行する汎用レジスタ（図示しない）を含み、ロ
ードメモリアドレス及びストアメモリアドレスを計算
し、プログラムカウンタ（ＰＣ）（図示しない）を保持
することにより、マイクロプロセッサ９の全体的な動作
を制御する。
【００１４】図２に示される如く、整数ユニット２７
は、論理命令パイプライン１１の最初の７段の論理段、
即ち発行（ＩＳＳＵＥ）段１２と、フェッチ（ＦＥＴＣ
Ｈ）段１３と、デコード（ＤＥＣＯＤＥ）段１４と、実
行（ＥＸＥＣＵＴＥ）段１５と、メモリ（ＭＥＭＯＲ
Ｙ）段１６と、遅延（ＤＥＦＥＲ）段１７と、書込（Ｗ
ＲＩＴＥ）段１８とを含む。浮動小数点コントローラ２
８は、命令パイプライン１１の最後の５段の論理段、即
ち、メモリ（ＭＥＭＯＲＹ）段１６と、遅延（ＤＥＦＥ
Ｒ）段１７と、書込（ＷＲＩＴＥ）段１８と、浮動小数
点遅延（ＦＰ ＤＥＦＥＲ）段１９と、浮動小数点書込
（ＦＰ ＷＲＩＴＥ）段２０とを含む。図２において２
７’−２８’で示されているメモリ段１６と、遅延段１
７と、書込段１８とからなる論理段は、整数ユニット２
７と浮動小数点コントローラ２８の両方の処理の一部を
なす。
は、論理命令パイプライン１１の最初の７段の論理段、
即ち発行（ＩＳＳＵＥ）段１２と、フェッチ（ＦＥＴＣ
Ｈ）段１３と、デコード（ＤＥＣＯＤＥ）段１４と、実
行（ＥＸＥＣＵＴＥ）段１５と、メモリ（ＭＥＭＯＲ
Ｙ）段１６と、遅延（ＤＥＦＥＲ）段１７と、書込（Ｗ
ＲＩＴＥ）段１８とを含む。浮動小数点コントローラ２
８は、命令パイプライン１１の最後の５段の論理段、即
ち、メモリ（ＭＥＭＯＲＹ）段１６と、遅延（ＤＥＦＥ
Ｒ）段１７と、書込（ＷＲＩＴＥ）段１８と、浮動小数
点遅延（ＦＰ ＤＥＦＥＲ）段１９と、浮動小数点書込
（ＦＰ ＷＲＩＴＥ）段２０とを含む。図２において２
７’−２８’で示されているメモリ段１６と、遅延段１
７と、書込段１８とからなる論理段は、整数ユニット２
７と浮動小数点コントローラ２８の両方の処理の一部を
なす。
【００１５】浮動小数点ユニット２２は三つの独立した
サブユニットにより構成される。浮動小数点算術論理装
置（ＦＰ−ＡＬＵ）２３は、浮動小数点の加算、減算、
比較及び変換命令を実行する。浮動小数点乗算器（ＦＰ
−ＭＵＬ）２４は浮動小数点の乗算を実行する。浮動小
数点除算／平方根ユニット（ＦＰ−ＤＩＶ／ＳＱＲＴ）
２５は、浮動小数点の除算及び平方根計算を実行する。
上記実施例において、浮動小数点算術論理装置２３及び
浮動小数点乗算器２４は、オペランドのタイプとは無関
係に約３．５マシンサイクル内に浮動小数点型結果を生
成し、浮動小数点除算／平方根ユニット２５は約２５マ
シンサイクル内に浮動小数点型結果を生成する。
サブユニットにより構成される。浮動小数点算術論理装
置（ＦＰ−ＡＬＵ）２３は、浮動小数点の加算、減算、
比較及び変換命令を実行する。浮動小数点乗算器（ＦＰ
−ＭＵＬ）２４は浮動小数点の乗算を実行する。浮動小
数点除算／平方根ユニット（ＦＰ−ＤＩＶ／ＳＱＲＴ）
２５は、浮動小数点の除算及び平方根計算を実行する。
上記実施例において、浮動小数点算術論理装置２３及び
浮動小数点乗算器２４は、オペランドのタイプとは無関
係に約３．５マシンサイクル内に浮動小数点型結果を生
成し、浮動小数点除算／平方根ユニット２５は約２５マ
シンサイクル内に浮動小数点型結果を生成する。
【００１６】II. 命令パイプライン ９段の論理命令パイプライン１１は、多数のプログラム
命令を同時に実行するため整数ユニット／浮動小数点ユ
ニットコントローラ１０内に統合される。命令パイプラ
イン１１は、処理スループットを増加するため同期的な
形で整数命令及び浮動小数点命令の並列処理を可能にさ
せる。データ値は一時的停止又は遅れを生ずることなく
転送され得るので、オペランド、結果及びバイパスデー
タパスは、マイクロプロセッサ９にオペランドタイプと
は関係なく１サイクル当たり略１命令を完了させる。さ
らに、整数命令及び浮動小数点命令の各命令は、入力と
して少なくとも１個のオペランドを要求し、中間的な値
を計算する場合があり、出力として結果を発生する。こ
れらの値は全て、特定のパイプライン段に依存して、オ
ペランド、結果又はバイパスデータパスと共に転送され
得る。以下、命令パイプライン１１の段を説明する。
命令を同時に実行するため整数ユニット／浮動小数点ユ
ニットコントローラ１０内に統合される。命令パイプラ
イン１１は、処理スループットを増加するため同期的な
形で整数命令及び浮動小数点命令の並列処理を可能にさ
せる。データ値は一時的停止又は遅れを生ずることなく
転送され得るので、オペランド、結果及びバイパスデー
タパスは、マイクロプロセッサ９にオペランドタイプと
は関係なく１サイクル当たり略１命令を完了させる。さ
らに、整数命令及び浮動小数点命令の各命令は、入力と
して少なくとも１個のオペランドを要求し、中間的な値
を計算する場合があり、出力として結果を発生する。こ
れらの値は全て、特定のパイプライン段に依存して、オ
ペランド、結果又はバイパスデータパスと共に転送され
得る。以下、命令パイプライン１１の段を説明する。
【００１７】（１）発行（ＩＳＳＵＥ）段１２ 発行段は、デコード（ＤＥＣＯＤＥ）段１４又は実行
（ＥＸＥＣＵＴＥ）段１５からプログラムカウンタ（Ｐ
Ｃ）（図示しない）を介して命令仮想アドレスＩＶＡ
［３１：２］を受け、命令仮想アドレスＩＶＡ［３１：
２］を命令キャッシュ（図示しない）に送出することに
より、プログラム命令を発行する。
（ＥＸＥＣＵＴＥ）段１５からプログラムカウンタ（Ｐ
Ｃ）（図示しない）を介して命令仮想アドレスＩＶＡ
［３１：２］を受け、命令仮想アドレスＩＶＡ［３１：
２］を命令キャッシュ（図示しない）に送出することに
より、プログラム命令を発行する。
【００１８】（２）フェッチ（ＦＥＴＣＨ）段１３ フェッチ段は、プログラム命令ルックアップを実行し、
命令キャッシュ（図示しない）からプリフェッチバッフ
ァ（図示しない）に３２ビットプログラム命令の対ＩＤ
［６３：０］を受けることにより、プログラム命令をフ
ェッチする。これにより、分岐プログラム命令の場合の
１サイクルのペナルティーが回避される。
命令キャッシュ（図示しない）からプリフェッチバッフ
ァ（図示しない）に３２ビットプログラム命令の対ＩＤ
［６３：０］を受けることにより、プログラム命令をフ
ェッチする。これにより、分岐プログラム命令の場合の
１サイクルのペナルティーが回避される。
【００１９】（３）デコード（ＤＥＣＯＤＥ）段１４ デコード段は、一対の整数型オペランドを生成するた
め、フェッチ段１３からプログラム命令を受け、二つの
整数型オペランド％ｒｓ１及び％ｒｓ２を生成すること
により単一プログラム命令をデコードする。上記オペラ
ンドは、整数ユニットレジスタファイル２１から読み出
されるか、或いは、実行（ＥＸＥＣＵＴＥ）段１５、メ
モリ（ＭＥＭＯＲＹ）段１６、遅延（ＤＥＦＥＲ）段１
７若しくは書込（ＷＲＩＴＥ）段１８から転送される。
整数ユニットレジスタファイル２１は、整数型オペラン
ドを一時的に格納するため使用される。
め、フェッチ段１３からプログラム命令を受け、二つの
整数型オペランド％ｒｓ１及び％ｒｓ２を生成すること
により単一プログラム命令をデコードする。上記オペラ
ンドは、整数ユニットレジスタファイル２１から読み出
されるか、或いは、実行（ＥＸＥＣＵＴＥ）段１５、メ
モリ（ＭＥＭＯＲＹ）段１６、遅延（ＤＥＦＥＲ）段１
７若しくは書込（ＷＲＩＴＥ）段１８から転送される。
整数ユニットレジスタファイル２１は、整数型オペラン
ドを一時的に格納するため使用される。
【００２０】（４）実行（ＥＸＥＣＵＴＥ）段１５ 実行段はプログラム命令を実行し整数計算を行う。実行
段１５は、整数ユニット算術論理装置（ＩＵ−ＡＬＵ）
（図示しない）と、３２ビットの左右両方向シフタ（図
示しない）とを含む。シフタ及び整数ユニット算術論理
装置は、整数算術命令を実行するが、浮動小数点乗算器
２４は整数乗算を行う。特に、整数ユニット算術論理装
置は、加算命令と、ブーリアンＡＮＤ（論理積）、ＯＲ
（論理和）及びＸＯＲ（排他的論理和）命令とを行う。
命令仮想アドレスＩＶＡ［３１：０］は、プログラムカ
ウンタ（ＰＣ）へディスパッチされ、データ仮想アドレ
スＤＶＡ［３１：０］はデータキャッシュにディスパッ
チされる。実行段１５は、以下に詳述するように、全て
の浮動小数点命令を浮動小数点ユニット２２に発行す
る。
段１５は、整数ユニット算術論理装置（ＩＵ−ＡＬＵ）
（図示しない）と、３２ビットの左右両方向シフタ（図
示しない）とを含む。シフタ及び整数ユニット算術論理
装置は、整数算術命令を実行するが、浮動小数点乗算器
２４は整数乗算を行う。特に、整数ユニット算術論理装
置は、加算命令と、ブーリアンＡＮＤ（論理積）、ＯＲ
（論理和）及びＸＯＲ（排他的論理和）命令とを行う。
命令仮想アドレスＩＶＡ［３１：０］は、プログラムカ
ウンタ（ＰＣ）へディスパッチされ、データ仮想アドレ
スＤＶＡ［３１：０］はデータキャッシュにディスパッ
チされる。実行段１５は、以下に詳述するように、全て
の浮動小数点命令を浮動小数点ユニット２２に発行す
る。
【００２１】（５）メモリ（ＭＥＭＯＲＹ）段１６ メモリ段は、プログラム命令実行段からの結果を格納
し、又は、命令パイプライン１１、浮動小数点ユニット
２２及びデータキャッシュとの間で６４ビットのデータ
を受け、６４ビットのデータを送出することにより、整
数ユニットロード命令、整数ユニットストア命令、浮動
小数点ユニットロード命令、若しくは、浮動小数点ユニ
ットストア命令を行う。ロード命令中に、全てのデータ
がストア整列装置によって並べられ、空きが生じたとき
データキャッシュに書き込むためストア・データ・ホー
ルディング・レジスタ（図示しない）に通知される。
し、又は、命令パイプライン１１、浮動小数点ユニット
２２及びデータキャッシュとの間で６４ビットのデータ
を受け、６４ビットのデータを送出することにより、整
数ユニットロード命令、整数ユニットストア命令、浮動
小数点ユニットロード命令、若しくは、浮動小数点ユニ
ットストア命令を行う。ロード命令中に、全てのデータ
がストア整列装置によって並べられ、空きが生じたとき
データキャッシュに書き込むためストア・データ・ホー
ルディング・レジスタ（図示しない）に通知される。
【００２２】（６）遅延（ＤＥＦＥＲ）段１７ 遅延段は、間違ったロード命令の結果として整数ユニッ
トレジスタファイル２１に送られた書込データを削除す
る機会を与えることにより、命令実行の同時性を補助す
る。 （７）書込（ＷＲＩＴＥ）段 書込段は、遅延段１７から整数型結果を受け、その整数
型結果を整数ユニットレジスタファイル２１に書き込む
ことにより、整数型結果を書き出す。また、浮動小数点
除算及び平方根命令が特別の浮動小数点除算又は平方根
ホールディングスロット（図示しない）に送られる。
トレジスタファイル２１に送られた書込データを削除す
る機会を与えることにより、命令実行の同時性を補助す
る。 （７）書込（ＷＲＩＴＥ）段 書込段は、遅延段１７から整数型結果を受け、その整数
型結果を整数ユニットレジスタファイル２１に書き込む
ことにより、整数型結果を書き出す。また、浮動小数点
除算及び平方根命令が特別の浮動小数点除算又は平方根
ホールディングスロット（図示しない）に送られる。
【００２３】（８）浮動小数点遅延（ＦＰ−ＤＥＦＥ
Ｒ）段１９ 浮動小数点遅延段は、算術演算及び乗算演算を含む全て
の浮動小数点命令の終了を同期させる。さらに、通知さ
れた浮動小数点除算及び平方根命令が完了される。算
術、論理及び乗算命令は、命令パイプライン１１と同期
して４サイクルで終了し、一方、除算及び平方根命令は
略２５サイクルで終了する。
Ｒ）段１９ 浮動小数点遅延段は、算術演算及び乗算演算を含む全て
の浮動小数点命令の終了を同期させる。さらに、通知さ
れた浮動小数点除算及び平方根命令が完了される。算
術、論理及び乗算命令は、命令パイプライン１１と同期
して４サイクルで終了し、一方、除算及び平方根命令は
略２５サイクルで終了する。
【００２４】（９）浮動小数点書込（ＦＰ−ＷＲＩＴ
Ｅ）段２０ 浮動小数点書込段は浮動小数点型結果を書き出す。浮動
小数点レジスタファイル２６に通知されたあらゆる浮動
小数点書込命令が書き込まれ、又は、あらゆる間違いの
ある浮動小数点命令が浮動小数点誤りキューに挿入され
る。また、浮動小数点状態レジスタが更新される。
Ｅ）段２０ 浮動小数点書込段は浮動小数点型結果を書き出す。浮動
小数点レジスタファイル２６に通知されたあらゆる浮動
小数点書込命令が書き込まれ、又は、あらゆる間違いの
ある浮動小数点命令が浮動小数点誤りキューに挿入され
る。また、浮動小数点状態レジスタが更新される。
【００２５】整数命令の実行と浮動小数点命令の実行と
の間で同時性を達成し、命令処理スループットを増加さ
せるため、マイクロプロセッサ９は、整数ユニット／浮
動小数点ユニットコントローラ１１と浮動小数点ユニッ
ト２２との間で整数データ及び浮動小数点データを通信
する共有データパスを利用する。整数ユニット２７と浮
動小数点ユニット２２は共に、命令パイプライン１１の
種々の段のレジスタの間でオペランド及び結果を転送す
るため、バイパスパスを含むデータパスを必要とする。
後述するように、上記データパスの中の特定のセクショ
ンは、メモリ段１６から書込段１８までの間で共有され
る。
の間で同時性を達成し、命令処理スループットを増加さ
せるため、マイクロプロセッサ９は、整数ユニット／浮
動小数点ユニットコントローラ１１と浮動小数点ユニッ
ト２２との間で整数データ及び浮動小数点データを通信
する共有データパスを利用する。整数ユニット２７と浮
動小数点ユニット２２は共に、命令パイプライン１１の
種々の段のレジスタの間でオペランド及び結果を転送す
るため、バイパスパスを含むデータパスを必要とする。
後述するように、上記データパスの中の特定のセクショ
ンは、メモリ段１６から書込段１８までの間で共有され
る。
【００２６】浮動小数点命令は、以下の通りデコード段
１４から浮動小数点書込段２０までで処理される。全て
の浮動小数点命令は、デコード段１４において構造上及
びオペランドの障害が試験される。浮動小数点命令オペ
ランドは、実行段１５において浮動小数点レジスタから
集められる。浮動小数点コントローラ（ＦＰＣ）２８
は、デコード段１７から書込段２０までの間で動作し、
浮動小数点命令及びオペランドの浮動小数点ユニット２
２へのディスパッチ、並びに、浮動小数点ユニット２２
からの浮動小数点型結果の受け取りを調整することによ
り、浮動小数点ユニット２２の動作を制御する。浮動小
数点命令は、浮動小数点ユニット２２によりメモリ段１
６から実行されはじめ、約３．５サイクル経過後に浮動
小数点遅延段１９で終了する。但し、浮動小数点除算及
び平方根命令は、約２５サイクルで終了する。浮動小数
点型結果は、浮動小数点書込段２０において浮動小数点
レジスタファイルに書き込まれる。浮動小数点レジスタ
ファイル、又は、３エントリ形浮動小数点誤りキューの
いずれかが、浮動小数点書込段２０の間に、浮動小数点
状態レジスタ（ＦＳＲ）と共に書き込まれる。
１４から浮動小数点書込段２０までで処理される。全て
の浮動小数点命令は、デコード段１４において構造上及
びオペランドの障害が試験される。浮動小数点命令オペ
ランドは、実行段１５において浮動小数点レジスタから
集められる。浮動小数点コントローラ（ＦＰＣ）２８
は、デコード段１７から書込段２０までの間で動作し、
浮動小数点命令及びオペランドの浮動小数点ユニット２
２へのディスパッチ、並びに、浮動小数点ユニット２２
からの浮動小数点型結果の受け取りを調整することによ
り、浮動小数点ユニット２２の動作を制御する。浮動小
数点命令は、浮動小数点ユニット２２によりメモリ段１
６から実行されはじめ、約３．５サイクル経過後に浮動
小数点遅延段１９で終了する。但し、浮動小数点除算及
び平方根命令は、約２５サイクルで終了する。浮動小数
点型結果は、浮動小数点書込段２０において浮動小数点
レジスタファイルに書き込まれる。浮動小数点レジスタ
ファイル、又は、３エントリ形浮動小数点誤りキューの
いずれかが、浮動小数点書込段２０の間に、浮動小数点
状態レジスタ（ＦＳＲ）と共に書き込まれる。
【００２７】浮動小数点コントローラ２８は、１サイク
ルにつき１個の浮動小数点命令を発行する。全ての浮動
小数点コピー命令及びロード命令はメモリ段１６で終了
するが、浮動小数点型結果は、以下に説明するように浮
動小数点遅延段１９まで共有データパスを用いる命令パ
イプライン１１の中でパイプライン化される。浮動小数
点算術論理装置２３及び浮動小数点乗算器２４用の浮動
小数点命令は、オペランド若しくは結果の異常又は正常
とは無関係に、浮動小数点遅延段１９で終了し、一方、
浮動小数点除算／平方根ユニット２５は、メモリ段１
６、遅延段１７及び書込段１８の間でパイプライン化さ
れる。その後、これらの命令は、浮動小数点除算／平方
根ホールディングスロット（図示しない）に入れられ
る。
ルにつき１個の浮動小数点命令を発行する。全ての浮動
小数点コピー命令及びロード命令はメモリ段１６で終了
するが、浮動小数点型結果は、以下に説明するように浮
動小数点遅延段１９まで共有データパスを用いる命令パ
イプライン１１の中でパイプライン化される。浮動小数
点算術論理装置２３及び浮動小数点乗算器２４用の浮動
小数点命令は、オペランド若しくは結果の異常又は正常
とは無関係に、浮動小数点遅延段１９で終了し、一方、
浮動小数点除算／平方根ユニット２５は、メモリ段１
６、遅延段１７及び書込段１８の間でパイプライン化さ
れる。その後、これらの命令は、浮動小数点除算／平方
根ホールディングスロット（図示しない）に入れられ
る。
【００２８】上記の如く、浮動小数点型オペランドは、
実行段１５の間に集められ、浮動小数点命令実行はメモ
リ段１６の間に始まる。浮動小数点ユニット２２は、３
２ビット（シングルワード）又は６４ビット（ダブルワ
ード）のいずれの値でも動作し得るので、浮動小数点ユ
ニット２２内のデータパスは６４ビット幅である。シン
グルワードオペランドは、レジスタ番号に従ってオペラ
ンド及び迂回データパス上に並べられる。特に、浮動小
数点レジスタ％ｆ０（図示しない）に送られたシングル
ワードはビット［６３：３２］を使用し、一方、浮動小
数点レジスタ％ｆ２５（図示しない）から読み出された
シングルワードはビット［３１：０］を使用する。２個
の異なる３２ビット値は１個の６４ビットオペランドを
形成するため結合することができるので、第２浮動小数
点型オペランド（ビット［６３：３２］）のためのバイ
パスデータパスは、第１浮動小数点型オペランド（ビッ
ト［３１：０］）のためのバイパスデータパスとは別個
である。整数ストア命令及び浮動小数点ストア命令の両
方のためのデータは実行段１５で集められるので、整数
ユニット２７及び浮動小数点ユニット２２は、図３を参
照して詳述するように第２オペランド［３１：０］のた
めの３２ビットバイパスデータパスを共有することが可
能である。
実行段１５の間に集められ、浮動小数点命令実行はメモ
リ段１６の間に始まる。浮動小数点ユニット２２は、３
２ビット（シングルワード）又は６４ビット（ダブルワ
ード）のいずれの値でも動作し得るので、浮動小数点ユ
ニット２２内のデータパスは６４ビット幅である。シン
グルワードオペランドは、レジスタ番号に従ってオペラ
ンド及び迂回データパス上に並べられる。特に、浮動小
数点レジスタ％ｆ０（図示しない）に送られたシングル
ワードはビット［６３：３２］を使用し、一方、浮動小
数点レジスタ％ｆ２５（図示しない）から読み出された
シングルワードはビット［３１：０］を使用する。２個
の異なる３２ビット値は１個の６４ビットオペランドを
形成するため結合することができるので、第２浮動小数
点型オペランド（ビット［６３：３２］）のためのバイ
パスデータパスは、第１浮動小数点型オペランド（ビッ
ト［３１：０］）のためのバイパスデータパスとは別個
である。整数ストア命令及び浮動小数点ストア命令の両
方のためのデータは実行段１５で集められるので、整数
ユニット２７及び浮動小数点ユニット２２は、図３を参
照して詳述するように第２オペランド［３１：０］のた
めの３２ビットバイパスデータパスを共有することが可
能である。
【００２９】III. 共有オペランドデータパス 上記の如く、整数命令は典型的に実行段１５中の１サイ
クルで終了する。しかし、その結果は３段後方にある書
込段１８まで格納されない。浮動小数点命令は、典型的
に、メモリ段１６から始まり浮動小数点遅延段１９で終
了する３．５サイクルで完了する。その結果として、整
数命令処理及び浮動小数点命令処理は、（図２に示され
る如く）メモリ段１６と、遅延段１７と、書込段１８と
からなる３段の間で重なり合う。
クルで終了する。しかし、その結果は３段後方にある書
込段１８まで格納されない。浮動小数点命令は、典型的
に、メモリ段１６から始まり浮動小数点遅延段１９で終
了する３．５サイクルで完了する。その結果として、整
数命令処理及び浮動小数点命令処理は、（図２に示され
る如く）メモリ段１６と、遅延段１７と、書込段１８と
からなる３段の間で重なり合う。
【００３０】
【実施例】図３は整数ユニット２７及び浮動小数点ユニ
ット２２のための共有データパスの図である。図３に示
された回路を通じて命令パイプラインにより使用される
データパスは、９本の別々のデータパスであるが、それ
らは重なり合う。同図に示された全てのラインは３２ビ
ット幅である。５本のデータパスが整数命令を処理する
ため使用され、４本のデータパスが浮動小数点命令を処
理するため使用される。本発明の好ましい実施例におい
て、命令パイプラインの各段で回路内に存在するデータ
は、整数データ又は浮動小数点データのいずれかであ
る。
ット２２のための共有データパスの図である。図３に示
された回路を通じて命令パイプラインにより使用される
データパスは、９本の別々のデータパスであるが、それ
らは重なり合う。同図に示された全てのラインは３２ビ
ット幅である。５本のデータパスが整数命令を処理する
ため使用され、４本のデータパスが浮動小数点命令を処
理するため使用される。本発明の好ましい実施例におい
て、命令パイプラインの各段で回路内に存在するデータ
は、整数データ又は浮動小数点データのいずれかであ
る。
【００３１】Ａ．整数演算及び論理命令用のデータパス 第１マルチプレクサ（ＭＵＸ１）３０は第１整数型オペ
ランドに対する入力データを選択する。第２マルチプレ
クサ（ＭＵＸ２）３２は第２整数型オペランドに対する
データを選択する。入力パスは各オペランドに対し同じ
であり、図の明瞭さの便宜のため図３から省かれている
第２マルチプレクサ（ＭＵＸ２）３２のための入力パス
及び後述する関連したバイパス回路についての説明は行
わない。入力データは、バイパスパスからのデータと、
実行中の命令の二つのオペランドフィールドからのデー
タとを含む。
ランドに対する入力データを選択する。第２マルチプレ
クサ（ＭＵＸ２）３２は第２整数型オペランドに対する
データを選択する。入力パスは各オペランドに対し同じ
であり、図の明瞭さの便宜のため図３から省かれている
第２マルチプレクサ（ＭＵＸ２）３２のための入力パス
及び後述する関連したバイパス回路についての説明は行
わない。入力データは、バイパスパスからのデータと、
実行中の命令の二つのオペランドフィールドからのデー
タとを含む。
【００３２】デコード段１４の間に第１マルチプレクサ
（ＭＵＸ１）３０の入力は、ライン３４を介した整数ユ
ニットレジスタファイル２１からの３２ビット値、処理
されている整数命令の選択されたフィールドにより指定
されるようなライン３６上の直接又は零オペランド、又
は、最後に発生された整数型結果を含むライン３８上の
バイパス整数型オペランドを含む。バイパス回路につい
ては以下に詳述する。制御ライン（図示しない）は、ラ
イン４２を介して第３マルチプレクサ（ＭＵＸ３）４０
に転送される第１マルチプレクサ（ＭＵＸ１）３０の入
力を選択する。第３マルチプレクサ（ＭＵＸ３）４０
は、入力として第１マルチプレクサ（ＭＵＸ１）３０の
出力又はデータキャッシュ（図示しない）からのデータ
を取る。データキャッシュからのデータはライン４１を
介して到達し、ロード整列装置４３によって処理され
る。ロード整列装置４３は、整数ユニット算術論理装置
５０により要求される選択されたワードバウンダリ及び
バイトバウンダリに基づいてデータキャッシュからのデ
ータを並べ、そのデータをライン８４を介して第３マル
チプレクサ（ＭＵＸ３）４０に転送する。第３マルチプ
レクサ（ＭＵＸ３）４０は、選択された第１整数型オペ
ランドを転送し、そのオペランドは第１実行レジスタ４
４に格納される。同様に、第２マルチプレクサ（ＭＵＸ
２）３２は、ライン４８０を用いて第４マルチプレクサ
（ＭＵＸ４）４６を経由して第２実行レジスタ４８へ転
送する第２整数型オペランドを選択する。
（ＭＵＸ１）３０の入力は、ライン３４を介した整数ユ
ニットレジスタファイル２１からの３２ビット値、処理
されている整数命令の選択されたフィールドにより指定
されるようなライン３６上の直接又は零オペランド、又
は、最後に発生された整数型結果を含むライン３８上の
バイパス整数型オペランドを含む。バイパス回路につい
ては以下に詳述する。制御ライン（図示しない）は、ラ
イン４２を介して第３マルチプレクサ（ＭＵＸ３）４０
に転送される第１マルチプレクサ（ＭＵＸ１）３０の入
力を選択する。第３マルチプレクサ（ＭＵＸ３）４０
は、入力として第１マルチプレクサ（ＭＵＸ１）３０の
出力又はデータキャッシュ（図示しない）からのデータ
を取る。データキャッシュからのデータはライン４１を
介して到達し、ロード整列装置４３によって処理され
る。ロード整列装置４３は、整数ユニット算術論理装置
５０により要求される選択されたワードバウンダリ及び
バイトバウンダリに基づいてデータキャッシュからのデ
ータを並べ、そのデータをライン８４を介して第３マル
チプレクサ（ＭＵＸ３）４０に転送する。第３マルチプ
レクサ（ＭＵＸ３）４０は、選択された第１整数型オペ
ランドを転送し、そのオペランドは第１実行レジスタ４
４に格納される。同様に、第２マルチプレクサ（ＭＵＸ
２）３２は、ライン４８０を用いて第４マルチプレクサ
（ＭＵＸ４）４６を経由して第２実行レジスタ４８へ転
送する第２整数型オペランドを選択する。
【００３３】実行段１５の間に、整数型オペランドは第
１実行レジスタ４４及び第２実行レジスタ４８からフェ
ッチされ、整数ユニット算術論理装置（ＩＵ ＡＬＵ）
５０は２個の整数型オペランドに関して算術又は論理演
算を行う。演算の整数型結果は、常にライン５２を介し
て第５マルチプレクサ（ＭＵＸ５）５４に転送され、第
１メモリレジスタ５６に格納されるが、ライン５８を介
して第１整数型オペランドバイパスパスに送られても良
い。第１整数型オペランドバイパスパスは、第６マルチ
プレクサ（ＭＵＸ６）６０に至るライン５上に整数ユニ
ット算術論理装置５０の出力を含む。デコード段１４の
間に処理されている命令が、実行段１５において更新さ
れた直後の整数ユニットレジスタファイル２１からのオ
ペランドであって、未だ整数ユニットレジスタファイル
２１に書き直されていないオペランドを必要とするなら
ば、このオペランドは、上記のデコード段回路に返送さ
れる。このパスは、第６マルチプレクサ（ＭＵＸ６）６
０を第１マルチプレクサ（ＭＵＸ１）３０に接続するラ
イン３８として示されている。
１実行レジスタ４４及び第２実行レジスタ４８からフェ
ッチされ、整数ユニット算術論理装置（ＩＵ ＡＬＵ）
５０は２個の整数型オペランドに関して算術又は論理演
算を行う。演算の整数型結果は、常にライン５２を介し
て第５マルチプレクサ（ＭＵＸ５）５４に転送され、第
１メモリレジスタ５６に格納されるが、ライン５８を介
して第１整数型オペランドバイパスパスに送られても良
い。第１整数型オペランドバイパスパスは、第６マルチ
プレクサ（ＭＵＸ６）６０に至るライン５上に整数ユニ
ット算術論理装置５０の出力を含む。デコード段１４の
間に処理されている命令が、実行段１５において更新さ
れた直後の整数ユニットレジスタファイル２１からのオ
ペランドであって、未だ整数ユニットレジスタファイル
２１に書き直されていないオペランドを必要とするなら
ば、このオペランドは、上記のデコード段回路に返送さ
れる。このパスは、第６マルチプレクサ（ＭＵＸ６）６
０を第１マルチプレクサ（ＭＵＸ１）３０に接続するラ
イン３８として示されている。
【００３４】メモリ段１６の間に、整数型結果は、第１
メモリレジスタ５６からライン６４を介して第７マルチ
プレクサ（ＭＵＸ７）６２に転送され、次に、ライン６
８を介して第８マルチプレクサ（ＭＵＸ８）６６に送ら
れる。メモリ段１６の間の整数型結果が第１整数型オペ
ランドとして必要であるならば、ライン７０を介して整
数型結果を第９マルチプレクサ（ＭＵＸ９）７２に転送
し、次に、ライン７４を介して第６マルチプレクサ（Ｍ
ＵＸ６）６０に送ることにより、第１整数型オペランド
バイパスパスを介して転送される。整数型結果は、常
に、第１遅延レジスタ７６に書き込まれる。
メモリレジスタ５６からライン６４を介して第７マルチ
プレクサ（ＭＵＸ７）６２に転送され、次に、ライン６
８を介して第８マルチプレクサ（ＭＵＸ８）６６に送ら
れる。メモリ段１６の間の整数型結果が第１整数型オペ
ランドとして必要であるならば、ライン７０を介して整
数型結果を第９マルチプレクサ（ＭＵＸ９）７２に転送
し、次に、ライン７４を介して第６マルチプレクサ（Ｍ
ＵＸ６）６０に送ることにより、第１整数型オペランド
バイパスパスを介して転送される。整数型結果は、常
に、第１遅延レジスタ７６に書き込まれる。
【００３５】書込段１８の間に、整数型結果は、ライン
８０を用いて第１遅延レジスタ７６から第１０マルチプ
レクサ（ＭＵＸ１０）７８を通して整数ユニットレジス
タファイル２１まで転送される。書込段１８中の整数型
結果が第１整数型オペランドとして必要であるならば、
整数型結果をライン８２を介して第９マルチプレクサ
（ＭＵＸ９）７２に転送することによって、第１整数型
オペランドバイパスパスにより転送される。
８０を用いて第１遅延レジスタ７６から第１０マルチプ
レクサ（ＭＵＸ１０）７８を通して整数ユニットレジス
タファイル２１まで転送される。書込段１８中の整数型
結果が第１整数型オペランドとして必要であるならば、
整数型結果をライン８２を介して第９マルチプレクサ
（ＭＵＸ９）７２に転送することによって、第１整数型
オペランドバイパスパスにより転送される。
【００３６】Ｂ． 整数ロード命令用のデータパス 命令パイプラインによって処理される命令が整数ロード
命令（即ち、データキャッシュからの整数データによる
整数ユニットレジスタファイル２１内のレジスタのロー
ド）であるとき、オペランド発生処理は算術又は論理命
令に対する処理と略同じである。しかし、算術又は論理
演算を行う代わりに、整数ユニット算術論理装置５０
は、選択されたレジスタにロードされるべきデータのア
ドレスを計算する。アドレス及びレジスタ情報は、ライ
ン３４及び第２整数型オペランド用のライン（図示しな
い）を介して命令から得られた直後のオペランドであ
る。
命令（即ち、データキャッシュからの整数データによる
整数ユニットレジスタファイル２１内のレジスタのロー
ド）であるとき、オペランド発生処理は算術又は論理命
令に対する処理と略同じである。しかし、算術又は論理
演算を行う代わりに、整数ユニット算術論理装置５０
は、選択されたレジスタにロードされるべきデータのア
ドレスを計算する。アドレス及びレジスタ情報は、ライ
ン３４及び第２整数型オペランド用のライン（図示しな
い）を介して命令から得られた直後のオペランドであ
る。
【００３７】デコード段１４の間に、整数型オペランド
が上記の如く決められる。実行段１５の間に、整数ユニ
ット算術論理装置は、ロードされるべきデータのデータ
キャッシュ内アドレスを計算する。このアドレスは図３
に示されないパスを介してデータキャッシュに転送され
る。メモリ段１６の間に、ロード整列装置４３は、整数
ユニット算術論理装置により計算されたアドレスによっ
てアドレス指定されたデータをライン４１を介してデー
タキャッシュから受容し、このデータをライン８６を介
して第８マルチプレクサ（ＭＵＸ８）６６に転送する。
データは、次に、第１遅延レジスタ７６に格納される。
書込段１８の間に、データは、ライン８０を介して、第
１０マルチプレクサ（ＭＵＸ１０）７８を経由して整数
ユニットレジスタファイル２１内の選択されたレジスタ
に転送される。
が上記の如く決められる。実行段１５の間に、整数ユニ
ット算術論理装置は、ロードされるべきデータのデータ
キャッシュ内アドレスを計算する。このアドレスは図３
に示されないパスを介してデータキャッシュに転送され
る。メモリ段１６の間に、ロード整列装置４３は、整数
ユニット算術論理装置により計算されたアドレスによっ
てアドレス指定されたデータをライン４１を介してデー
タキャッシュから受容し、このデータをライン８６を介
して第８マルチプレクサ（ＭＵＸ８）６６に転送する。
データは、次に、第１遅延レジスタ７６に格納される。
書込段１８の間に、データは、ライン８０を介して、第
１０マルチプレクサ（ＭＵＸ１０）７８を経由して整数
ユニットレジスタファイル２１内の選択されたレジスタ
に転送される。
【００３８】Ｃ． 整数ストア命令用のデータパス 命令パイプラインにより処理される命令が整数ストア命
令であるとき（即ち、整数ユニットレジスタファイル２
１のレジスタからの整数データをデータキャッシュ内の
データ格納場所に格納するとき）、オペランド発生処理
は、算術又は論理命令の処理とほぼ同様である。しか
し、算術又は論理演算を行う代わりに、整数ユニット算
術論理装置５０は、データキャッシュに格納されるデー
タのアドレスを計算する。アドレス及びレジスタ情報
は、ライン３４及び第２整数型オペランド用のライン
（図示しない）を介して命令から得られた直後のオペラ
ンドである。
令であるとき（即ち、整数ユニットレジスタファイル２
１のレジスタからの整数データをデータキャッシュ内の
データ格納場所に格納するとき）、オペランド発生処理
は、算術又は論理命令の処理とほぼ同様である。しか
し、算術又は論理演算を行う代わりに、整数ユニット算
術論理装置５０は、データキャッシュに格納されるデー
タのアドレスを計算する。アドレス及びレジスタ情報
は、ライン３４及び第２整数型オペランド用のライン
（図示しない）を介して命令から得られた直後のオペラ
ンドである。
【００３９】デコード段１４の間に、整数型オペランド
が上記の如く決められる。実行段１５の間に、整数ユニ
ット算術論理装置は、ストアされるべきデータのデータ
キャッシュ内アドレスを計算する。このアドレスは、ラ
イン８８を介して整数ユニットレジスタファイル２１内
の選択されたレジスタから受けられ、第５マルチプレク
サ（ＭＵＸ５）５４により転送され、第１メモリレジス
タ５６に格納される。メモリ段１６の間に、このデータ
は、ライン６を介して第７マルチプレクサ（ＭＵＸ７）
６２を通過し、ライン７０を介してストア整列装置９０
まで転送される。ストア整列装置９０はロード整列装置
４３の逆の動作を行う。ストア整列装置９０は、データ
キャッシュの要求に従ってデータを並べる。データは、
次に、第１ストアデータレジスタ９２に格納される。書
込段１８の間に、データは、ライン９４を介して、デー
タキャッシュ内の指定された格納場所に転送される。
が上記の如く決められる。実行段１５の間に、整数ユニ
ット算術論理装置は、ストアされるべきデータのデータ
キャッシュ内アドレスを計算する。このアドレスは、ラ
イン８８を介して整数ユニットレジスタファイル２１内
の選択されたレジスタから受けられ、第５マルチプレク
サ（ＭＵＸ５）５４により転送され、第１メモリレジス
タ５６に格納される。メモリ段１６の間に、このデータ
は、ライン６を介して第７マルチプレクサ（ＭＵＸ７）
６２を通過し、ライン７０を介してストア整列装置９０
まで転送される。ストア整列装置９０はロード整列装置
４３の逆の動作を行う。ストア整列装置９０は、データ
キャッシュの要求に従ってデータを並べる。データは、
次に、第１ストアデータレジスタ９２に格納される。書
込段１８の間に、データは、ライン９４を介して、デー
タキャッシュ内の指定された格納場所に転送される。
【００４０】Ｄ． 整数ストアデータバイパス用のデー
タパス 本発明は、後続の命令による即時使用のためパイプライ
ン内の命令処理の中間結果をパイプラインの前段に返送
する能力を提供する。例えば、値“Ａ”が実行段１５の
間に計算される状況を想定する。計算された値“Ａ”
は、パイプラインの前方の段の命令によりオペランドと
して必要とされる可能性があるときには、実行段の次の
段において依然として命令パイプライン内に在り、整数
ユニットレジスタファイル２１内のレジスタに格納され
ていない。転送能力が設けられていないならば、命令パ
イプラインは更新された値“Ａ”が整数ユニットレジス
タファイルに書き込まれ得るまで遅延される必要があ
る。そうしなければ、“Ａ”をひつようとする命令の処
理は最後に計算された“Ａ”の値を利用できない。転送
能力は、計算されたデータを必要に応じて命令パイプラ
インの前方の段に返送することにより上記の問題を回避
する。
タパス 本発明は、後続の命令による即時使用のためパイプライ
ン内の命令処理の中間結果をパイプラインの前段に返送
する能力を提供する。例えば、値“Ａ”が実行段１５の
間に計算される状況を想定する。計算された値“Ａ”
は、パイプラインの前方の段の命令によりオペランドと
して必要とされる可能性があるときには、実行段の次の
段において依然として命令パイプライン内に在り、整数
ユニットレジスタファイル２１内のレジスタに格納され
ていない。転送能力が設けられていないならば、命令パ
イプラインは更新された値“Ａ”が整数ユニットレジス
タファイルに書き込まれ得るまで遅延される必要があ
る。そうしなければ、“Ａ”をひつようとする命令の処
理は最後に計算された“Ａ”の値を利用できない。転送
能力は、計算されたデータを必要に応じて命令パイプラ
インの前方の段に返送することにより上記の問題を回避
する。
【００４１】整数ユニットファイル２１に書き込まれる
べき整数データは、２通りの場合に命令パイプラインに
返送される。第１の場合はメモリ段１６の間に生じる。
データが第８マルチプレクサ（ＭＵＸ８）６６に到達し
たとき、データはライン９６を介して第１１マルチプレ
クサ（ＭＵＸ１１）９８に転送される。第１１マルチプ
レクサ（ＭＵＸ１１）９８は、データがライン１００及
び１０２を介して第２メモリレジスタ１０４に転送され
るべきであるか否かを制御する。データが第２メモリレ
ジスタ１０４に渡された後、データは、第７マルチプレ
クサ（ＭＵＸ７）６２を介して、第９マルチプレクサ
（ＭＵＸ９）７２までのライン７０から始まるバイパス
パスに転送される。第２メモリレジスタ１０４へのデー
タのロードは、第１メモリレジスタ５６へのデータのロ
ードと同じクロックサイクルの間に行われる。第２の場
合は遅延段１７の間に生じる。データが第１０マルチプ
レクサ（ＭＵＸ１０）７８に到達したとき、データはラ
イン１０６を介して第１２マルチプレクサ（ＭＵＸ１
２）１０８に転送される。第１２マルチプレクサ（ＭＵ
Ｘ１２）１０８はデータが第１１マルチプレクサ（ＭＵ
Ｘ１１）９８を通って第２メモリレジスタ（ＭＵＸ２）
１０４まで至るバイパスパスに合流すべきか否かを制御
する。
べき整数データは、２通りの場合に命令パイプラインに
返送される。第１の場合はメモリ段１６の間に生じる。
データが第８マルチプレクサ（ＭＵＸ８）６６に到達し
たとき、データはライン９６を介して第１１マルチプレ
クサ（ＭＵＸ１１）９８に転送される。第１１マルチプ
レクサ（ＭＵＸ１１）９８は、データがライン１００及
び１０２を介して第２メモリレジスタ１０４に転送され
るべきであるか否かを制御する。データが第２メモリレ
ジスタ１０４に渡された後、データは、第７マルチプレ
クサ（ＭＵＸ７）６２を介して、第９マルチプレクサ
（ＭＵＸ９）７２までのライン７０から始まるバイパス
パスに転送される。第２メモリレジスタ１０４へのデー
タのロードは、第１メモリレジスタ５６へのデータのロ
ードと同じクロックサイクルの間に行われる。第２の場
合は遅延段１７の間に生じる。データが第１０マルチプ
レクサ（ＭＵＸ１０）７８に到達したとき、データはラ
イン１０６を介して第１２マルチプレクサ（ＭＵＸ１
２）１０８に転送される。第１２マルチプレクサ（ＭＵ
Ｘ１２）１０８はデータが第１１マルチプレクサ（ＭＵ
Ｘ１１）９８を通って第２メモリレジスタ（ＭＵＸ２）
１０４まで至るバイパスパスに合流すべきか否かを制御
する。
【００４２】Ｅ． 整数乗算及び除算命令用のデータパ
ス 本発明において、整数乗算命令及び整数除算命令の実行
は整数ユニット算術論理装置５０によって行われない。
その代わりに、整数型オペランドが以下の方法で浮動小
数点ユニット２２の浮動小数点乗算器２４及び浮動小数
点除算／平方根ユニット２５に転送される。メモリ段１
６の間に、オペランドデータは第８マルチプレクサ（Ｍ
ＵＸ８）６６を介して転送され、ライン９６により第１
１マルチプレクサ（ＭＵＸ１１）９８に送られる。オペ
ランドデータは、次に、乗算命令又は除算命令のどちら
が処理されているかに依存して、ライン１００を介して
浮動小数点ユニット２２の適当なセクションに転送され
る。また、オペランドデータは、遅延段１７の間に、第
１遅延レジスタ７６から第１０マルチプレクサ（ＭＵＸ
１０）７８を通過し、ライン１０６を介して第１２マル
チプレクサ（ＭＵＸ１２）１０８に転送される。オペラ
ンドデータは、次に、ライン１００を介して浮動小数点
ユニット２２の適当なセクションに転送される。次に、
浮動小数点ユニットは要求された演算を実行する。整数
型結果は浮動小数点ユニットからライン１１０及び１１
２を介して整数ユニットに送られる。ライン１１０は整
数型結果のビット０からビット３１までを伝達し、ライ
ン１１２は整数型結果のビット３２からビット６３まで
を伝達する。ビット０乃至３１は、第１４マルチプレク
サ（ＭＵＸ１４）１１４及び第１５マルチプレクサ（Ｍ
ＵＸ１５）１１６を介して第１２マルチプレクサ（ＭＵ
Ｘ１２）１０８に転送される。第１２マルチプレクサ
（ＭＵＸ１２）１０８から結果データは、第１１マルチ
プレクサ（ＭＵＸ１１）９８を通過し、ライン１００及
び１０２を介して第２メモリレジスタ１０４に転送され
る。整数型結果の下位３２ビットは第７マルチプレクサ
（ＭＵＸ７）６２を通過し、ライン７０から始まるバイ
パスパス内で使用され、或いは、第８マルチプレクサ
（ＭＵＸ８）６６、第１遅延レジスタ７６及び第１０マ
ルチプレクサ（ＭＵＸ１０）７８を経由して、ライン８
０を介して整数ユニットレジスタファイルに出力され
る。整数型結果のビット３２乃至６４は、第１６マルチ
プレクサ（ＭＵＸ１６）１１８、第１７マルチプレクサ
（ＭＵＸ１７）１２０、第１８マルチプレクサ（ＭＵＸ
１８）１２２及び第１９マルチプレクサ（ＭＵＸ１９）
１２４を介して転送される。第１９マルチプレクサ（Ｍ
ＵＸ１９）１２４は、整数型結果のビット３２乃至６３
をライン１２６及び１２８を介して第３メモリレジスタ
１３０に転送する。
ス 本発明において、整数乗算命令及び整数除算命令の実行
は整数ユニット算術論理装置５０によって行われない。
その代わりに、整数型オペランドが以下の方法で浮動小
数点ユニット２２の浮動小数点乗算器２４及び浮動小数
点除算／平方根ユニット２５に転送される。メモリ段１
６の間に、オペランドデータは第８マルチプレクサ（Ｍ
ＵＸ８）６６を介して転送され、ライン９６により第１
１マルチプレクサ（ＭＵＸ１１）９８に送られる。オペ
ランドデータは、次に、乗算命令又は除算命令のどちら
が処理されているかに依存して、ライン１００を介して
浮動小数点ユニット２２の適当なセクションに転送され
る。また、オペランドデータは、遅延段１７の間に、第
１遅延レジスタ７６から第１０マルチプレクサ（ＭＵＸ
１０）７８を通過し、ライン１０６を介して第１２マル
チプレクサ（ＭＵＸ１２）１０８に転送される。オペラ
ンドデータは、次に、ライン１００を介して浮動小数点
ユニット２２の適当なセクションに転送される。次に、
浮動小数点ユニットは要求された演算を実行する。整数
型結果は浮動小数点ユニットからライン１１０及び１１
２を介して整数ユニットに送られる。ライン１１０は整
数型結果のビット０からビット３１までを伝達し、ライ
ン１１２は整数型結果のビット３２からビット６３まで
を伝達する。ビット０乃至３１は、第１４マルチプレク
サ（ＭＵＸ１４）１１４及び第１５マルチプレクサ（Ｍ
ＵＸ１５）１１６を介して第１２マルチプレクサ（ＭＵ
Ｘ１２）１０８に転送される。第１２マルチプレクサ
（ＭＵＸ１２）１０８から結果データは、第１１マルチ
プレクサ（ＭＵＸ１１）９８を通過し、ライン１００及
び１０２を介して第２メモリレジスタ１０４に転送され
る。整数型結果の下位３２ビットは第７マルチプレクサ
（ＭＵＸ７）６２を通過し、ライン７０から始まるバイ
パスパス内で使用され、或いは、第８マルチプレクサ
（ＭＵＸ８）６６、第１遅延レジスタ７６及び第１０マ
ルチプレクサ（ＭＵＸ１０）７８を経由して、ライン８
０を介して整数ユニットレジスタファイルに出力され
る。整数型結果のビット３２乃至６４は、第１６マルチ
プレクサ（ＭＵＸ１６）１１８、第１７マルチプレクサ
（ＭＵＸ１７）１２０、第１８マルチプレクサ（ＭＵＸ
１８）１２２及び第１９マルチプレクサ（ＭＵＸ１９）
１２４を介して転送される。第１９マルチプレクサ（Ｍ
ＵＸ１９）１２４は、整数型結果のビット３２乃至６３
をライン１２６及び１２８を介して第３メモリレジスタ
１３０に転送する。
【００４３】整数乗算演算及び整数除算演算の結果の一
部分は、“Ｙレジスタ”（図３には図示されない）と称
されるレジスタに格納される。Ｙレジスタは、整数乗算
演算又は整数除算演算からの６４ビット結果の中の上位
３２ビットを保持する。Ｙレジスタは第１３マルチプレ
クサ（ＭＵＸ１３）１３４までのライン１３２に接続さ
れる。Ｙレジスタは、参考のため引用した“the SPARC
Architecture Manual,Version 8", SPARC Internationa
l, Inc., 1992に詳細に説明されている。
部分は、“Ｙレジスタ”（図３には図示されない）と称
されるレジスタに格納される。Ｙレジスタは、整数乗算
演算又は整数除算演算からの６４ビット結果の中の上位
３２ビットを保持する。Ｙレジスタは第１３マルチプレ
クサ（ＭＵＸ１３）１３４までのライン１３２に接続さ
れる。Ｙレジスタは、参考のため引用した“the SPARC
Architecture Manual,Version 8", SPARC Internationa
l, Inc., 1992に詳細に説明されている。
【００４４】Ｆ． オペランド２個の浮動小数点命令用
のデータパス オペランド２個の浮動小数点命令には、浮動小数点加
算、浮動小数点減算、浮動小数点乗算、浮動小数点平方
根、整数から浮動小数点への変換、及び、浮動小数点か
ら整数への変換のような命令が含まれる。浮動小数点ユ
ニット２２は、実行段１５の間に浮動小数点命令を受け
るマイクロプロセッサアーキテクチャ内の別個の処理装
置である。しかし、浮動小数点型オペランドは、図３に
示された回路によって完成される。同図には第２浮動小
数点型オペランド用のパスだけが示されている。オペラ
ンド発生パスは第１浮動小数点型オペランド用の発生パ
スと同様である。
のデータパス オペランド２個の浮動小数点命令には、浮動小数点加
算、浮動小数点減算、浮動小数点乗算、浮動小数点平方
根、整数から浮動小数点への変換、及び、浮動小数点か
ら整数への変換のような命令が含まれる。浮動小数点ユ
ニット２２は、実行段１５の間に浮動小数点命令を受け
るマイクロプロセッサアーキテクチャ内の別個の処理装
置である。しかし、浮動小数点型オペランドは、図３に
示された回路によって完成される。同図には第２浮動小
数点型オペランド用のパスだけが示されている。オペラ
ンド発生パスは第１浮動小数点型オペランド用の発生パ
スと同様である。
【００４５】第２浮動小数点型オペランドは、実行段１
５の間に浮動小数点レジスタファイル２６からフェッチ
される。第２浮動小数点型オペランド用のデータの中の
６４ビットまでが、ビット０乃至３１を伝達するライン
１３６と、ビット３２乃至６３を伝達するライン１３８
とを介して到達する。第２浮動小数点型オペランドが３
２ビットシングルワードからなる場合に、使用されてい
るレジスタのレジスタ番号に依存して、ビット０乃至３
１又はビット３２乃至６３のいずれか一方が使用され
る。ビット０乃至３１は、第１４マルチプレクサ（ＭＵ
Ｘ１４）１１４と、第１５マルチプレクサ（ＭＵＸ１
５）１１６と、第１２マルチプレクサ（ＭＵＸ１２）１
０８と、第１１マルチプレクサ（ＭＵＸ１１）９８とを
通過し、ライン１００を介して浮動小数点ユニット２２
に転送される。或いは、第２浮動小数点型オペランドデ
ータのビット０乃至３１は、メモリ段１６、遅延段１
７、書込段１８又は浮動小数点遅延段１９の間に命令パ
イプラインから生ずる場合がある。第２浮動小数点型オ
ペランドデータは、メモリ段１６の間にライン９６を介
して第８マルチプレクサ（ＭＵＸ８）６から、遅延段１
７の間にライン１０６を介して第１遅延レジスタ７６及
び第１０マルチプレクサ（ＭＵＸ１０）７８から、書込
段１８の間にライン１５６を介して第１書込レジスタ１
５４から、浮動小数点遅延段１９の間にライン１６０を
介して第１浮動小数点レジスタ１５６からオペランド発
生パスに転送される。他方、第２浮動小数点型オペラン
ドのビット３２乃至６３が、メモリ段１６、遅延段１
７、書込段１８又は浮動小数点遅延段１９の間に命令パ
イプラインから生ずる場合がある。この第２浮動小数点
型オペランドは、メモリ段１６の間にライン１４０を介
して第１３マルチプレクサ（ＭＵＸ１３）１３４から、
遅延段１７の間にライン１４４を介して第２遅延レジス
タ１４２から、書込段１８の間にライン１４８を介して
第２書込レジスタ１４６から、浮動小数点遅延段１９の
間にライン１５２を介して第２浮動小数点レジスタ１５
０からオペランド発生パスに転送される。
５の間に浮動小数点レジスタファイル２６からフェッチ
される。第２浮動小数点型オペランド用のデータの中の
６４ビットまでが、ビット０乃至３１を伝達するライン
１３６と、ビット３２乃至６３を伝達するライン１３８
とを介して到達する。第２浮動小数点型オペランドが３
２ビットシングルワードからなる場合に、使用されてい
るレジスタのレジスタ番号に依存して、ビット０乃至３
１又はビット３２乃至６３のいずれか一方が使用され
る。ビット０乃至３１は、第１４マルチプレクサ（ＭＵ
Ｘ１４）１１４と、第１５マルチプレクサ（ＭＵＸ１
５）１１６と、第１２マルチプレクサ（ＭＵＸ１２）１
０８と、第１１マルチプレクサ（ＭＵＸ１１）９８とを
通過し、ライン１００を介して浮動小数点ユニット２２
に転送される。或いは、第２浮動小数点型オペランドデ
ータのビット０乃至３１は、メモリ段１６、遅延段１
７、書込段１８又は浮動小数点遅延段１９の間に命令パ
イプラインから生ずる場合がある。第２浮動小数点型オ
ペランドデータは、メモリ段１６の間にライン９６を介
して第８マルチプレクサ（ＭＵＸ８）６から、遅延段１
７の間にライン１０６を介して第１遅延レジスタ７６及
び第１０マルチプレクサ（ＭＵＸ１０）７８から、書込
段１８の間にライン１５６を介して第１書込レジスタ１
５４から、浮動小数点遅延段１９の間にライン１６０を
介して第１浮動小数点レジスタ１５６からオペランド発
生パスに転送される。他方、第２浮動小数点型オペラン
ドのビット３２乃至６３が、メモリ段１６、遅延段１
７、書込段１８又は浮動小数点遅延段１９の間に命令パ
イプラインから生ずる場合がある。この第２浮動小数点
型オペランドは、メモリ段１６の間にライン１４０を介
して第１３マルチプレクサ（ＭＵＸ１３）１３４から、
遅延段１７の間にライン１４４を介して第２遅延レジス
タ１４２から、書込段１８の間にライン１４８を介して
第２書込レジスタ１４６から、浮動小数点遅延段１９の
間にライン１５２を介して第２浮動小数点レジスタ１５
０からオペランド発生パスに転送される。
【００４６】オペランド２個の浮動小数点命令の処理結
果は、浮動小数点ユニット２２からライン１１０及び１
１２に返される。結果の中のビット０乃至３１はライン
１１０上で受けられ、ビット３２乃至６３はライン１１
２上で受けられる。ビット０乃至３１は第２０マルチプ
レクサ（ＭＵＸ２０）１６２に転送され、浮動小数点レ
ジスタファイル２６に書き込まれる。ビット３２乃至６
３は第２１マルチプレクサ（ＭＵＸ２１）１６４に転送
され、浮動小数点レジスタファイル２６に書き込まれ
る。
果は、浮動小数点ユニット２２からライン１１０及び１
１２に返される。結果の中のビット０乃至３１はライン
１１０上で受けられ、ビット３２乃至６３はライン１１
２上で受けられる。ビット０乃至３１は第２０マルチプ
レクサ（ＭＵＸ２０）１６２に転送され、浮動小数点レ
ジスタファイル２６に書き込まれる。ビット３２乃至６
３は第２１マルチプレクサ（ＭＵＸ２１）１６４に転送
され、浮動小数点レジスタファイル２６に書き込まれ
る。
【００４７】Ｇ． オペランド１個の浮動小数点命令用
のデータパス オペランド１個の浮動小数点命令には、浮動小数点移動
（ＦＰＭＯＶ）、浮動小数点否定（ＦＰＮＥＧ）、浮動
小数点絶対値（ＦＰＡＢＳ）及び変換演算（例えば、整
数から倍精度浮動小数点への変換）のような命令が含ま
れる。浮動小数点ユニット２２は上記命令を処理するた
め使用されず、第２浮動小数点型オペランドだけが単一
オペランドとして使用される。
のデータパス オペランド１個の浮動小数点命令には、浮動小数点移動
（ＦＰＭＯＶ）、浮動小数点否定（ＦＰＮＥＧ）、浮動
小数点絶対値（ＦＰＡＢＳ）及び変換演算（例えば、整
数から倍精度浮動小数点への変換）のような命令が含ま
れる。浮動小数点ユニット２２は上記命令を処理するた
め使用されず、第２浮動小数点型オペランドだけが単一
オペランドとして使用される。
【００４８】第２浮動小数点型オペランドは、実行段１
５の間に浮動小数点レジスタファイル２６からフェッチ
される。第１浮動小数点型オペランド用のデータの３２
ビットが、ビット０乃至３１を伝達するライン１３６、
又は、ビット３２乃至６３を伝達するライン１３８を介
して到達する。３２ビットオペランドに対し二つの並列
したデータパスがあることに注意する必要がある。ビッ
ト０乃至３１として指定されたデータは、第１４マルチ
プレクサ（ＭＵＸ１４）１１４と、第１５マルチプレク
サ（ＭＵＸ１５）１１６と、第１２マルチプレクサ（Ｍ
ＵＸ１２）１０８と、第１１マルチプレクサ（ＭＵＸ１
１）９８とを通過し、ライン１００を介して第２メモリ
レジスタ１０４に転送される。他方、ビット３２乃至６
３として指定されたデータは、第１６マルチプレクサ
（ＭＵＸ１６）１１８と、第１７マルチプレクサ（ＭＵ
Ｘ１７）１２０と、第１８マルチプレクサ（ＭＵＸ１
８）１２２と、第１９マルチプレクサ（ＭＵＸ１９）１
２４とを通過し、ライン１２６及び１２８を介して第３
メモリレジスタ１３０に転送される。かくして、実行段
１５の間に、第２浮動小数点型オペランドの３２ビット
データは、第２メモリレジスタ１０４又は第３メモリレ
ジスタ１３０のいずれか一方にロードされ、両方にロー
ドされることはない。上記メモリレジスタから、データ
が適当なデータパスに流れる。第２メモリレジスタ１０
４がロードされた場合、データは第２２マルチプレクサ
（ＭＵＸ２２）１６６を介して浮動小数点コピー装置１
６８に転送される。浮動小数点コピー装置１６８は単一
オペランドに関して要求された演算を行う。その結果
は、メモリ段１６の間に第８マルチプレクサ（ＭＵＸ
８）６から第１遅延レジスタ７６に、遅延段１７の間に
第１遅延レジスタ７６から第１０マルチプレクサ（ＭＵ
Ｘ１０）７８を介して第１書込レジスタ１５４に、書込
段１８の間に第１書込レジスタ１５４から第１浮動小数
点遅延レジスタ１５８に、浮動小数点書込段２０の間に
第１浮動小数点レジスタ１５６から第２０マルチプレク
サ（ＭＵＸ２０）１６２を介して浮動小数点レジスタフ
ァイル２６に伝達される。同様に、第３メモリレジスタ
１３０がロードされた場合、データは第２２マルチプレ
クサ（ＭＵＸ２２）１６６を介して浮動小数点コピー装
置１６８に転送される。浮動小数点コピー装置１６８は
単一オペランドに基づいて要求された演算を行う。その
結果は、メモリ段１６の間に第１３マルチプレクサ（Ｍ
ＵＸ１３）１３４から第２遅延レジスタ１４２に、遅延
段１７の間に第２遅延レジスタ１４２から第２書込レジ
スタ１４６に、書込段１８の間に第２書込レジスタ１４
６から第２浮動小数点遅延レジスタ１５０に、浮動小数
点書込段２０の間に第２浮動小数点レジスタ１５０から
第２１マルチプレクサ（ＭＵＸ２１）１６４を介して浮
動小数点レジスタファイル２６に伝達される。
５の間に浮動小数点レジスタファイル２６からフェッチ
される。第１浮動小数点型オペランド用のデータの３２
ビットが、ビット０乃至３１を伝達するライン１３６、
又は、ビット３２乃至６３を伝達するライン１３８を介
して到達する。３２ビットオペランドに対し二つの並列
したデータパスがあることに注意する必要がある。ビッ
ト０乃至３１として指定されたデータは、第１４マルチ
プレクサ（ＭＵＸ１４）１１４と、第１５マルチプレク
サ（ＭＵＸ１５）１１６と、第１２マルチプレクサ（Ｍ
ＵＸ１２）１０８と、第１１マルチプレクサ（ＭＵＸ１
１）９８とを通過し、ライン１００を介して第２メモリ
レジスタ１０４に転送される。他方、ビット３２乃至６
３として指定されたデータは、第１６マルチプレクサ
（ＭＵＸ１６）１１８と、第１７マルチプレクサ（ＭＵ
Ｘ１７）１２０と、第１８マルチプレクサ（ＭＵＸ１
８）１２２と、第１９マルチプレクサ（ＭＵＸ１９）１
２４とを通過し、ライン１２６及び１２８を介して第３
メモリレジスタ１３０に転送される。かくして、実行段
１５の間に、第２浮動小数点型オペランドの３２ビット
データは、第２メモリレジスタ１０４又は第３メモリレ
ジスタ１３０のいずれか一方にロードされ、両方にロー
ドされることはない。上記メモリレジスタから、データ
が適当なデータパスに流れる。第２メモリレジスタ１０
４がロードされた場合、データは第２２マルチプレクサ
（ＭＵＸ２２）１６６を介して浮動小数点コピー装置１
６８に転送される。浮動小数点コピー装置１６８は単一
オペランドに関して要求された演算を行う。その結果
は、メモリ段１６の間に第８マルチプレクサ（ＭＵＸ
８）６から第１遅延レジスタ７６に、遅延段１７の間に
第１遅延レジスタ７６から第１０マルチプレクサ（ＭＵ
Ｘ１０）７８を介して第１書込レジスタ１５４に、書込
段１８の間に第１書込レジスタ１５４から第１浮動小数
点遅延レジスタ１５８に、浮動小数点書込段２０の間に
第１浮動小数点レジスタ１５６から第２０マルチプレク
サ（ＭＵＸ２０）１６２を介して浮動小数点レジスタフ
ァイル２６に伝達される。同様に、第３メモリレジスタ
１３０がロードされた場合、データは第２２マルチプレ
クサ（ＭＵＸ２２）１６６を介して浮動小数点コピー装
置１６８に転送される。浮動小数点コピー装置１６８は
単一オペランドに基づいて要求された演算を行う。その
結果は、メモリ段１６の間に第１３マルチプレクサ（Ｍ
ＵＸ１３）１３４から第２遅延レジスタ１４２に、遅延
段１７の間に第２遅延レジスタ１４２から第２書込レジ
スタ１４６に、書込段１８の間に第２書込レジスタ１４
６から第２浮動小数点遅延レジスタ１５０に、浮動小数
点書込段２０の間に第２浮動小数点レジスタ１５０から
第２１マルチプレクサ（ＭＵＸ２１）１６４を介して浮
動小数点レジスタファイル２６に伝達される。
【００４９】Ｈ． 浮動小数点ロード命令用のデータパ
ス 命令パイプラインによって処理される命令が浮動小数点
ロード命令（即ち、データキャッシュからの浮動小数点
データによる浮動小数点レジスタファイル２６内のレジ
スタのロード）であるとき、オペランド発生処理は固定
小数点算術命令に対する処理と略同じである。アドレス
及びレジスタ情報は、ライン３４及び第２オペランド用
のライン（図示しない）を介して命令から得られた直後
のオペランドである。
ス 命令パイプラインによって処理される命令が浮動小数点
ロード命令（即ち、データキャッシュからの浮動小数点
データによる浮動小数点レジスタファイル２６内のレジ
スタのロード）であるとき、オペランド発生処理は固定
小数点算術命令に対する処理と略同じである。アドレス
及びレジスタ情報は、ライン３４及び第２オペランド用
のライン（図示しない）を介して命令から得られた直後
のオペランドである。
【００５０】デコード段１４の間にオペランドが上記の
如く決められる。実行段１５の間に、整数ユニット算術
論理装置は、ロードされるべき浮動小数点データのデー
タキャッシュ内アドレスを計算する。このアドレスは図
３に示されないパスを介してデータキャッシュに転送さ
れる。メモリ段１６の間に、ロード整列装置４３は、整
数ユニット算術論理装置により計算されたアドレスによ
ってアドレス指定された浮動小数点データの３２ビット
のシングルワード又は浮動小数点データの６４ビットの
ダブルワードをライン４１を介してデータキャッシュか
ら受容し、この浮動小数点データをライン８６及び１７
０を介して転送する。第２浮動小数点データが３２ビッ
トのシングルワードからなるならば、使用されるレジス
タのレジスタ番号に依存して、ビット０乃至３１又はビ
ット３２乃至６３のいずれか一方が使用される。浮動小
数点データのビット０乃至３１は、ライン８６を介して
第８マルチプレクサ（ＭＵＸ８）６６に転送される。浮
動小数点データのビット３２乃至６３は、ライン１７０
を介して第１３マルチプレクサ（ＭＵＸ１３）に転送さ
れる。データのビット０乃至３１は、第１遅延レジスタ
７６に格納される。遅延段１７の間に、データのビット
０乃至３１は、第１０マルチプレクサ（ＭＵＸ１０）７
８を介して第１書込レジスタ１５４に転送される。書込
段１８の間に、データのビット０乃至３１は第１浮動小
数点遅延レジスタ１５８に転送される。最後に、浮動小
数点書込段２０の間に、データのビット０乃至３１は第
２０マルチプレクサ（ＭＵＸ２０）１６２に転送され、
次いで、浮動小数点レジスタファイル２６に書き込まれ
る。同様に、データのビット３２乃至６３が第２遅延レ
ジスタ１４２に格納される。遅延段１７の間に、データ
のビット３２乃至６３は、第２書込レジスタ１４６に転
送される。書込段１８の間に、データのビット３２乃至
６３は第２浮動小数点遅延レジスタ１５０に転送され
る。最後に、浮動小数点書込段２０の間に、データのビ
ット３２乃至６３は第２１マルチプレクサ（ＭＵＸ２
１）１６４に転送され、次いで、浮動小数点レジスタフ
ァイル２６に書き込まれる。
如く決められる。実行段１５の間に、整数ユニット算術
論理装置は、ロードされるべき浮動小数点データのデー
タキャッシュ内アドレスを計算する。このアドレスは図
３に示されないパスを介してデータキャッシュに転送さ
れる。メモリ段１６の間に、ロード整列装置４３は、整
数ユニット算術論理装置により計算されたアドレスによ
ってアドレス指定された浮動小数点データの３２ビット
のシングルワード又は浮動小数点データの６４ビットの
ダブルワードをライン４１を介してデータキャッシュか
ら受容し、この浮動小数点データをライン８６及び１７
０を介して転送する。第２浮動小数点データが３２ビッ
トのシングルワードからなるならば、使用されるレジス
タのレジスタ番号に依存して、ビット０乃至３１又はビ
ット３２乃至６３のいずれか一方が使用される。浮動小
数点データのビット０乃至３１は、ライン８６を介して
第８マルチプレクサ（ＭＵＸ８）６６に転送される。浮
動小数点データのビット３２乃至６３は、ライン１７０
を介して第１３マルチプレクサ（ＭＵＸ１３）に転送さ
れる。データのビット０乃至３１は、第１遅延レジスタ
７６に格納される。遅延段１７の間に、データのビット
０乃至３１は、第１０マルチプレクサ（ＭＵＸ１０）７
８を介して第１書込レジスタ１５４に転送される。書込
段１８の間に、データのビット０乃至３１は第１浮動小
数点遅延レジスタ１５８に転送される。最後に、浮動小
数点書込段２０の間に、データのビット０乃至３１は第
２０マルチプレクサ（ＭＵＸ２０）１６２に転送され、
次いで、浮動小数点レジスタファイル２６に書き込まれ
る。同様に、データのビット３２乃至６３が第２遅延レ
ジスタ１４２に格納される。遅延段１７の間に、データ
のビット３２乃至６３は、第２書込レジスタ１４６に転
送される。書込段１８の間に、データのビット３２乃至
６３は第２浮動小数点遅延レジスタ１５０に転送され
る。最後に、浮動小数点書込段２０の間に、データのビ
ット３２乃至６３は第２１マルチプレクサ（ＭＵＸ２
１）１６４に転送され、次いで、浮動小数点レジスタフ
ァイル２６に書き込まれる。
【００５１】Ｉ． 浮動小数点ストア命令用のデータパ
ス 命令パイプラインにより処理される命令が浮動小数点ス
トア命令であるとき（即ち、浮動小数点レジスタファイ
ル２６のレジスタからの浮動小数点データをデータキャ
ッシュ内のデータ格納場所に格納するとき）、オペラン
ド発生処理は、浮動小数点算術命令の処理とほぼ同様で
ある。従って、整数ユニット算術論理装置５０は、第１
オペランド及び第２オペランドを使用してアドレスを計
算する。アドレス及びレジスタ情報は、ライン３４及び
第２オペランド用のライン（図示しない）を介して命令
から得られた直後のオペランドである。ストアデータは
命令内の第３オペランドであるが、第１４マルチプレク
サ（ＭＵＸ１４）１１４と、第１６マルチプレクサ（Ｍ
ＵＸ１６）１１８と、第１５マルチプレクサ（ＭＵＸ１
５）１１６と、第１７マルチプレクサ（ＭＵＸ１７０）
１２０と、第１２マルチプレクサ（ＭＵＸ１２）１０８
と、第１８マルチプレクサ（ＭＵＸ１８）１２２と、第
１１マルチプレクサ（ＭＵＸ１１）９８と、第１９マル
チプレクサ（ＭＵＸ１９）１２４等を用いる第２浮動小
数点型オペランドパスのデータパス内に形成される。浮
動小数点データは浮動小数点レジスタファイルから取得
される。
ス 命令パイプラインにより処理される命令が浮動小数点ス
トア命令であるとき（即ち、浮動小数点レジスタファイ
ル２６のレジスタからの浮動小数点データをデータキャ
ッシュ内のデータ格納場所に格納するとき）、オペラン
ド発生処理は、浮動小数点算術命令の処理とほぼ同様で
ある。従って、整数ユニット算術論理装置５０は、第１
オペランド及び第２オペランドを使用してアドレスを計
算する。アドレス及びレジスタ情報は、ライン３４及び
第２オペランド用のライン（図示しない）を介して命令
から得られた直後のオペランドである。ストアデータは
命令内の第３オペランドであるが、第１４マルチプレク
サ（ＭＵＸ１４）１１４と、第１６マルチプレクサ（Ｍ
ＵＸ１６）１１８と、第１５マルチプレクサ（ＭＵＸ１
５）１１６と、第１７マルチプレクサ（ＭＵＸ１７０）
１２０と、第１２マルチプレクサ（ＭＵＸ１２）１０８
と、第１８マルチプレクサ（ＭＵＸ１８）１２２と、第
１１マルチプレクサ（ＭＵＸ１１）９８と、第１９マル
チプレクサ（ＭＵＸ１９）１２４等を用いる第２浮動小
数点型オペランドパスのデータパス内に形成される。浮
動小数点データは浮動小数点レジスタファイルから取得
される。
【００５２】デコード段１４の間にオペランドが上記の
如く決められる。実行段１５の間に、整数ユニット算術
論理装置は、ストアされるべき浮動小数点データのデー
タキャッシュ内アドレスを計算する。このアドレスは、
ライン１３６及び１３８を介して浮動小数点レジスタフ
ァイル２６内の選択されたレジスタから受けられる。浮
動小数点データは、３２ビットを有するシングルワー
ド、又は、６４ビットを有するダブルワードである。浮
動小数点データのビット０乃至３１は、第１４マルチプ
レクサ（ＭＵＸ１４）１１４と、第１５マルチプレクサ
（ＭＵＸ１５）１１６と、第１２マルチプレクサ（ＭＵ
Ｘ１２）１０８と、第１１マルチプレクサ（ＭＵＸ１
１）９８とを通過し、ライン１００及び１０２を介して
転送され、第２メモリレジスタ１０４に格納される。浮
動小数点データのビット３２乃至６３は、第１６マルチ
プレクサ（ＭＵＸ１６）１１８と、第１７マルチプレク
サ（ＭＵＸ１７０）１２０と、第１８マルチプレクサ
（ＭＵＸ１８）１２２と、第１９マルチプレクサ（ＭＵ
Ｘ１９）１２４とを通過し、ライン１２６及び１２８を
介して転送され、第３メモリレジスタ１３０に格納され
る。メモリ段１６の間に、このデータのビット０乃至３
１は、第２メモリレジスタ１０４から第７マルチプレク
サ（ＭＵＸ７）６２を通過しライン７０を介してストア
整列装置９０に転送される。ストア整列装置９０はロー
ド整列装置４３の逆の動作を行う。ストア整列装置９０
は、データキャッシュの要求に従って浮動小数点データ
を並べる。データのビット３２乃至６３は、第３メモリ
レジスタ１３０からライン１７２を介してストア整列装
置９０に転送される。遅延段１７の間に、データのビッ
ト０乃至３１は第１ストアデータレジスタ９２に格納さ
れ、データのビット３２乃至６３は第２ストアデータレ
ジスタ１７４に格納される。データがストアデータレジ
スタに格納された後、データは、データキャッシュが利
用可能になるか、又は、後続のストア（及びそのデー
タ）が到達するまで、ストアデータレジスタ内に留ま
る。
如く決められる。実行段１５の間に、整数ユニット算術
論理装置は、ストアされるべき浮動小数点データのデー
タキャッシュ内アドレスを計算する。このアドレスは、
ライン１３６及び１３８を介して浮動小数点レジスタフ
ァイル２６内の選択されたレジスタから受けられる。浮
動小数点データは、３２ビットを有するシングルワー
ド、又は、６４ビットを有するダブルワードである。浮
動小数点データのビット０乃至３１は、第１４マルチプ
レクサ（ＭＵＸ１４）１１４と、第１５マルチプレクサ
（ＭＵＸ１５）１１６と、第１２マルチプレクサ（ＭＵ
Ｘ１２）１０８と、第１１マルチプレクサ（ＭＵＸ１
１）９８とを通過し、ライン１００及び１０２を介して
転送され、第２メモリレジスタ１０４に格納される。浮
動小数点データのビット３２乃至６３は、第１６マルチ
プレクサ（ＭＵＸ１６）１１８と、第１７マルチプレク
サ（ＭＵＸ１７０）１２０と、第１８マルチプレクサ
（ＭＵＸ１８）１２２と、第１９マルチプレクサ（ＭＵ
Ｘ１９）１２４とを通過し、ライン１２６及び１２８を
介して転送され、第３メモリレジスタ１３０に格納され
る。メモリ段１６の間に、このデータのビット０乃至３
１は、第２メモリレジスタ１０４から第７マルチプレク
サ（ＭＵＸ７）６２を通過しライン７０を介してストア
整列装置９０に転送される。ストア整列装置９０はロー
ド整列装置４３の逆の動作を行う。ストア整列装置９０
は、データキャッシュの要求に従って浮動小数点データ
を並べる。データのビット３２乃至６３は、第３メモリ
レジスタ１３０からライン１７２を介してストア整列装
置９０に転送される。遅延段１７の間に、データのビッ
ト０乃至３１は第１ストアデータレジスタ９２に格納さ
れ、データのビット３２乃至６３は第２ストアデータレ
ジスタ１７４に格納される。データがストアデータレジ
スタに格納された後、データは、データキャッシュが利
用可能になるか、又は、後続のストア（及びそのデー
タ）が到達するまで、ストアデータレジスタ内に留ま
る。
【００５３】上記の如く本発明の種々の実施例が具体的
に示されているが、当業者であれば、請求項に記載され
ているような本発明の範囲及び精神を逸脱することな
く、形式及び詳細に関して種々の変更をなし得ることが
わかるであろう。
に示されているが、当業者であれば、請求項に記載され
ているような本発明の範囲及び精神を逸脱することな
く、形式及び詳細に関して種々の変更をなし得ることが
わかるであろう。
【００５４】
【発明の効果】上記の如く、本発明によれば、データパ
スは命令パイプライン内の連続的な段の間でデータを通
信するため整数ユニットと浮動小数点ユニットとにより
共有されるので、混在する整数命令と実数命令とを処理
するため整数データ及び浮動小数点データを通信する際
の性能の低下、演算の複雑さ、及び、演算の遅れが回避
される利点が得られる。
スは命令パイプライン内の連続的な段の間でデータを通
信するため整数ユニットと浮動小数点ユニットとにより
共有されるので、混在する整数命令と実数命令とを処理
するため整数データ及び浮動小数点データを通信する際
の性能の低下、演算の複雑さ、及び、演算の遅れが回避
される利点が得られる。
【図１】本発明の共有データパスを組み込むマイクロプ
ロセッサの機能的なブロック図である。
ロセッサの機能的なブロック図である。
【図２】命令パイプラインのブロック図である。
【図３】共有データパスの構成図である。
９ マイクロプロセッサ １０ 整数ユニット／浮動小数点ユニットコントロー
ラ １１ 命令パイプライン １２ 発行段 １３ フェッチ段 １４ デコード段 １５ 実行段 １６ メモリ段 １７ 遅延段 １８ 書込段 １９ 浮動小数点遅延段 ２０ 浮動小数点書込段 ２１ 整数ユニットレジスタファイル ２２ 浮動小数点ユニット ２３ 浮動小数点算術論理装置 ２４ 浮動小数点乗算器 ２５ 浮動小数点除算／平方根ユニット ２６ 浮動小数点レジスタファイル ２７ 整数ユニット ２８ 浮動小数点コントローラ
ラ １１ 命令パイプライン １２ 発行段 １３ フェッチ段 １４ デコード段 １５ 実行段 １６ メモリ段 １７ 遅延段 １８ 書込段 １９ 浮動小数点遅延段 ２０ 浮動小数点書込段 ２１ 整数ユニットレジスタファイル ２２ 浮動小数点ユニット ２３ 浮動小数点算術論理装置 ２４ 浮動小数点乗算器 ２５ 浮動小数点除算／平方根ユニット ２６ 浮動小数点レジスタファイル ２７ 整数ユニット ２８ 浮動小数点コントローラ
Claims (32)
- 【請求項１】 複数の連続的な処理段を有する命令パイ
プライン内で、整数演算を行う整数命令及び浮動小数点
演算を行う浮動小数点命令が混在した命令を同時に処理
する処理装置において、 上記命令パイプライン内の浮動小数点命令を実行し、少
なくとも一つの浮動小数点型オペランドから浮動小数点
型結果を生成する浮動小数点ユニットと、 上記命令パイプライン内の整数命令を実行し、少なくと
も一つの整数型オペランドから整数型結果を生成する整
数ユニットと、 上記浮動小数点ユニットによる浮動小数点命令の同期及
び終了を制御する浮動小数点コントローラと、 上記浮動小数点ユニット、上記整数ユニット及び上記浮
動小数点コントローラにより共有され、上記命令パイプ
ライン内の連続的な段の処理中に上記浮動小数点ユニッ
ト、上記整数ユニット及び上記浮動小数点コントローラ
の間で整数型オペランド、整数型結果、浮動小数点型オ
ペランド及び浮動小数点型結果を通信する通信手段とか
らなる処理装置。 - 【請求項２】 上記通信手段に接続され、上記整数ユニ
ットにより形成された整数型結果を格納する第１のレジ
スタファイルを更に有する請求項１記載の処理装置。 - 【請求項３】 上記通信手段に接続され、上記浮動小数
点ユニットにより形成された浮動小数点型結果を格納す
る第２のレジスタファイルを更に有する請求項１記載の
処理装置。 - 【請求項４】 上記浮動小数点ユニットは、上記浮動小
数点命令から生じた浮動小数点型オペランドに基づいて
加算演算、減算演算及び変換演算を行う浮動小数点算術
論理装置を含む請求項１記載の処理装置。 - 【請求項５】 上記浮動小数点ユニットは、上記浮動小
数点命令から生じた浮動小数点型オペランドに基づいて
乗算演算を行う浮動小数点乗算器を含む請求項１記載の
処理装置。 - 【請求項６】 上記浮動小数点ユニットは、上記浮動小
数点命令から生じた浮動小数点型オペランドに基づいて
除算演算及び平方根演算を行う浮動小数点除算及び平方
根ユニットを含む請求項１記載の処理装置。 - 【請求項７】 上記通信手段は、上記整数ユニット及び
上記浮動小数点コントローラと統合されている請求項１
記載の処理装置。 - 【請求項８】 上記整数ユニットは、整数命令及び浮動
小数点命令用の命令アドレスを発行する手段を含む請求
項１記載の処理装置。 - 【請求項９】 上記整数ユニットは、整数命令及び浮動
小数点命令をフェッチする手段を含む請求項１記載の処
理装置。 - 【請求項１０】 上記整数ユニットは、少なくとも一つ
の整数型オペランドを生成するため整数命令をデコード
する手段を含む請求項１記載の処理装置。 - 【請求項１１】 上記整数ユニットは、整数命令から生
じた整数型オペランドに基づいて整数演算を実行し、浮
動小数点命令及び浮動小数点型オペランドを上記浮動小
数点ユニットにディスパッチする手段を含む請求項１記
載の処理装置。 - 【請求項１２】 整数命令の実行の結果を格納する手段
を更に有する請求項１記載の処理装置。 - 【請求項１３】 整数型結果の上記第１のレジスタファ
イルへの格納を取り消す手段を更に有する請求項２記載
の処理装置。 - 【請求項１４】 整数型結果を上記第１のレジスタファ
イルに書き込む手段を更に有する請求項２記載の処理装
置。 - 【請求項１５】 上記浮動小数点コントローラは、 上記浮動小数点ユニットによる浮動小数点命令の実行の
終了を同期させる手段と、 浮動小数点型結果を上記第２のレジスタファイルに書き
込む手段とを含む請求項３記載の処理装置。 - 【請求項１６】 上記通信手段は、整数算術及び論理命
令の整数型オペランド並びに整数型結果を通信する第１
のデータパス手段を含む請求項１記載の処理装置。 - 【請求項１７】 上記通信手段は、整数ロード命令の整
数型オペランド及び整数型結果を通信する第２のデータ
パス手段を含む請求項１記載の処理装置。 - 【請求項１８】 上記通信手段は、整数ストア命令の整
数型オペランド及び整数型結果を通信する第３のデータ
パス手段を含む請求項１記載の処理装置。 - 【請求項１９】 上記通信手段は、整数型オペランド及
び整数型結果を上記命令パイプライン内の先行する段に
通信する第４のデータパス手段を含む請求項１記載の処
理装置。 - 【請求項２０】 上記通信手段は、整数型オペランド及
び整数型結果を上記命令パイプライン内の先行する段に
通信する第５のデータパス手段を含む請求項１記載の処
理装置。 - 【請求項２１】 上記通信手段は、オペランド１個の浮
動小数点命令の少なくとも１個の浮動小数点型オペラン
ドと浮動小数点型結果とを通信する第６のデータパス手
段を含む請求項１記載の処理装置。 - 【請求項２２】 上記通信手段は、オペランド２個の浮
動小数点命令の少なくとも２個の浮動小数点型オペラン
ドと浮動小数点型結果とを通信する第７のデータパス手
段を含む請求項１記載の処理装置。 - 【請求項２３】 上記通信手段は、浮動小数点ロード命
令の浮動小数点型オペランド及び浮動小数点型結果を通
信する第８のデータパス手段を含む請求項１記載の処理
装置。 - 【請求項２４】 上記通信手段は、浮動小数点ストア命
令の浮動小数点型オペランド及び浮動小数点型結果を通
信する第９のデータパス手段を含む請求項１記載の処理
装置。 - 【請求項２５】 整数ユニット及び浮動小数点ユニット
を含み、た整数演算を行う整数命令と浮動小数点演算を
行う浮動小数点命令とが混在した命令を同時に処理する
処理システムにおいて、 整数型オペランドを受ける第１のレジスタ手段と、 整数型結果を発生させるべく上記第１のレジスタ手段か
ら得られた上記整数型オペランドに基づいて算術演算及
び論理演算を行う算術論理装置と、 上記整数型結果を受ける第２のレジスタ手段と、 上記整数型結果を上記第１のレジスタ手段に転送する第
１のバイパス手段と、 上記第２のレジスタ手段から上記整数型結果を受ける第
３のレジスタ手段と、 上記整数型結果を格納する第１のレジスタファイルと、 上記第３のレジスタ手段から上記第１のレジスタファイ
ルに上記整数型結果を転送する手段とかなる共有データ
パス。 - 【請求項２６】 上記第３のレジスタ手段に接続され、
整数データを受容し、上記整数データを上記整数型結果
に並べ、上記整数型結果を上記第３のレジスタ手段に格
納するロード整列手段を更に有する請求項２５記載の共
有データパス。 - 【請求項２７】 上記第１のレジスタファイルから上記
第２のレジスタ手段に整数型オペランドを転送する手段
と、 上記第２のレジスタ手段に接続され、上記整数型オペラ
ンドを受容し、上記整数型オペランドを上記整数型結果
に並べるストア整列手段と、 上記整数型結果を受ける第４のレジスタ手段と、 上記第４のレジスタ手段から上記第１のレジスタファイ
ルに上記整数型結果を転送する手段とを更に有する請求
項２５記載の共有データパス。 - 【請求項２８】 整数乗算命令若しくは整数除算命令の
実行によって得られる整数型結果、又は、浮動小数点コ
ピー命令の実行によって得られる浮動小数点型結果を受
ける第５のレジスタ手段と、 上記第２のレジスタ手段から上記第５のレジスタ手段
に、整数型結果、整数型オペランド、浮動小数点型オペ
ランド又は浮動小数点型結果を転送する第２のバイパス
手段と、 上記第３のレジスタ手段から上記第２のバイパス手段
に、整数型結果、浮動小数点型オペランド又は浮動小数
点型結果を転送する第３のバイパス手段とを更に有する
請求項２５記載の共有データパス。 - 【請求項２９】 整数型オペランドを上記浮動小数点ユ
ニットに転送する手段と、 上記浮動小数点ユニットから整数型結果を受ける手段
と、 上記整数型結果を上記第３のバイパス手段に転送する手
段とを更に有する請求項２８記載の共有データパス。 - 【請求項３０】 浮動小数点型オペランド及び浮動小数
点型結果を格納する第２のレジスタファイルと、 上記第２のレジスタファイルから浮動小数点型オペラン
ドを受け、上記浮動小数点型オペランドを上記浮動小数
点ユニットに転送し、上記浮動小数点型オペランドを上
記第５のレジスタ手段に転送する手段と、 上記浮動小数点ユニットから上記浮動小数点型結果を受
け、上記浮動小数点型結果を上記第５のレジスタ手段に
転送する手段と、 上記第５のレジスタ手段から上記浮動小数点型結果を受
け、上記第５のレジスタ手段から上記浮動小数点型オペ
ランドを受ける第６のレジスタ手段と、 上記第６のレジスタ手段から上記第３のバイパス手段に
上記浮動小数点型オペランド又は上記浮動小数点型結果
を転送する第４のバイパス手段と、 上記第６のレジスタ手段から上記浮動小数点型結果を受
ける第７のレジスタ手段と、 上記第７のレジスタ手段から上記第４のバイパス手段に
上記浮動小数点型オペランド又は上記浮動小数点型結果
を転送する第５のバイパス手段と、 上記第７のレジスタ手段又は上記浮動小数点ユニットか
ら上記浮動小数点型結果を受け、上記浮動小数点型結果
を上記第２のレジスタファイルに格納する手段とを更に
有する請求項２９記載の共有データパス。 - 【請求項３１】 上記第３のレジスタ手段及び上記第５
のレジスタ手段に接続されている浮動小数点コピー装置
を更に有する請求項３０記載の共有データパス。 - 【請求項３２】 マイクロプロセッサ内の共有データパ
スを介して整数ユニットと浮動小数点ユニットと浮動小
数点コントローラとの間で、混在した整数型オペラン
ド、整数型結果、浮動小数点型オペランド及び浮動小数
点型結果を通信する方法において、 整数乗算及び整数除算を含む整数命令、又は、浮動小数
点コピー命令を含む浮動小数点命令のいずれかの実行の
命令を、上記命令が浮動小数点コピー命令、又は、整数
乗算命令若しくは整数除算命令以外の整数命令であると
き上記整数ユニットに発行し、上記命令が整数乗算命令
若しくは整数除算命令、又は、浮動小数点コピー命令以
外の浮動小数点命令であるとき上記浮動小数点ユニット
に発行する段階と、 上記命令が整数乗算命令又は整数除算命令であるとき、
上記共有データパスを介して上記整数型オペランドを受
ける段階と、 上記命令が浮動小数点命令であるとき、上記共有データ
パスを介して上記浮動小数点型オペランドを受ける段階
と、 上記発行された命令が整数命令であるとき整数型結果を
生成するため、又は、上記発行された命令が浮動小数点
コピー命令であるとき浮動小数点型結果を形成するた
め、上記発行された命令を上記整数ユニットにより実行
する段階と、 上記発行された命令が浮動小数点命令であるとき浮動小
数点型結果を形成するため、又は、上記発行された命令
が整数乗算命令若しくは整数除算命令であるとき整数型
結果を生成するため、上記発行された命令を上記浮動小
数点ユニットにより実行する段階と、 上記共有データパスを介して上記整数型結果及び上記浮
動小数点型結果を選択的に通信する段階とからなる方
法。
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